JP2020194848A

JP2020194848A - Switching element

Info

Publication number: JP2020194848A
Application number: JP2019098602A
Authority: JP
Inventors: 大西　徹; Toru Onishi; 徹大西; 克博朽木; Katsuhiro Kuchiki; 浩次江口; Koji Eguchi
Original assignee: Denso Corp; Toyota Motor Corp
Current assignee: Denso Corp; Toyota Motor Corp
Priority date: 2019-05-27
Filing date: 2019-05-27
Publication date: 2020-12-03
Anticipated expiration: 2039-05-27
Also published as: JP7111061B2

Abstract

To relax the electric field applied to the lower end of a trench and realize stable switching operation in a switching element having a silicon carbide substrate.SOLUTION: A switching element includes a plurality of first trenches, a plurality of second trenches connecting the first trenches, a gate insulating film and a gate electrode arranged in the first trench, and an embedded insulating layer arranged in the second trench. A silicon carbide substrate includes a bottom region provided along the bottom of the trench, and a connection region that is provided along the longitudinal end face of the second trench and connects a body region and the bottom region. When a cross section obtained by cutting at least a part of the second trench in the width direction is observed, the part is filled with the embedded insulating layer, and the gate electrode is not arranged in the part.SELECTED DRAWING: Figure 1

Description

本明細書に開示の技術は、スイッチング素子に関する。 The techniques disclosed herein relate to switching devices.

特許文献１に開示のスイッチング素子は、半導体基板の上面に設けられたゲートトレンチを有している。ゲートトレンチは、ｘ方向に伸びる複数の第１トレンチと、ｙ方向（第１トレンチに対して直交する方向）に伸びる第２トレンチを有している。第２トレンチは、複数の第１トレンチを接続している。このため、半導体基板の上面において、ゲートトレンチがＨ型に伸びている。第１トレンチと第２トレンチ内には、ゲート絶縁膜と、ゲート電極が配置されている。ゲート電極は、ゲート絶縁膜によって半導体基板から絶縁されている。半導体基板は、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドリフト領域と、ｐ型の底部領域と、ｐ型の接続領域を有する。ソース領域、ボディ領域、及び、ドリフト領域は、第１トレンチと第２トレンチの側面でゲート絶縁膜に接している。底部領域は、第１トレンチの底面と第２トレンチの底面に沿って設けられている。接続領域は、第２トレンチの長手方向の端面に沿って設けられており、ボディ領域と底部領域を接続している。接続領域が設けられていることで、底部領域の電位が安定する。このため、スイッチング素子がターンオフするときに、底部領域からその周囲に空乏層が広がる。底部領域から空乏層が広がることで、各トレンチの下端に加わる電界が緩和される。また、特許文献１のスイッチング素子の製造工程では、第２トレンチの端面にｐ型不純物を注入することによって接続領域が形成される。第２トレンチが設けられていることで、接続領域を容易に形成することができる。 The switching element disclosed in Patent Document 1 has a gate trench provided on the upper surface of the semiconductor substrate. The gate trench has a plurality of first trenches extending in the x direction and a second trench extending in the y direction (direction orthogonal to the first trench). The second trench connects a plurality of first trenches. Therefore, the gate trench extends in an H shape on the upper surface of the semiconductor substrate. A gate insulating film and a gate electrode are arranged in the first trench and the second trench. The gate electrode is insulated from the semiconductor substrate by a gate insulating film. The semiconductor substrate has an n-type source region, a p-type body region, an n-type drift region, a p-type bottom region, and a p-type connection region. The source region, body region, and drift region are in contact with the gate insulating film on the side surfaces of the first trench and the second trench. The bottom region is provided along the bottom surface of the first trench and the bottom surface of the second trench. The connection region is provided along the longitudinal end face of the second trench and connects the body region and the bottom region. By providing the connection region, the potential in the bottom region is stabilized. Therefore, when the switching element is turned off, the depletion layer spreads from the bottom region to the periphery thereof. As the depletion layer extends from the bottom region, the electric field applied to the lower end of each trench is relaxed. Further, in the manufacturing process of the switching element of Patent Document 1, a connection region is formed by injecting a p-type impurity into the end face of the second trench. Since the second trench is provided, the connection region can be easily formed.

特開２０１７−０６３０８２号公報JP-A-2017-063082

炭化ケイ素基板を用いたスイッチング素子が知られている。炭化ケイ素基板を用いたスイッチング素子によれば、従来のスイッチング素子に比べて損失を低減することができる。炭化ケイ素基板を用いたスイッチング素子でも、特許文献１の構造（すなわち、第１トレンチ、第２トレンチ、接続領域、及び、底部領域を有する構造）を採用することで、各トレンチの下端に加わる電界を緩和することができる。他方、炭化ケイ素基板を用いたスイッチング素子に特許文献１の構造を適用すると、スイッチング動作が不安定化するという問題が生じる。すなわち、炭化ケイ素基板は、六方晶の結晶構造を有している。このため、炭化ケイ素基板の上面に第１トレンチと第２トレンチ（すなわち、互いに直交するトレンチ）を形成すると、第１トレンチの側面が、第２トレンチの側面が異なる結晶面となる。例えば、第１トレンチの側面がｍ面である場合には、第２トレンチの側面はａ面またはａ面に近い面となる。このように第１トレンチの側面を構成する結晶面が第２トレンチの側面を構成する結晶面と異なると、第１トレンチの側面における界面準位密度と第２トレンチの側面における界面準位密度に差が生じる。その結果、第１トレンチにより構成されるゲート構造と第２トレンチにより構成されるゲート構造の間で、特性（特に、ゲート閾値）に差が生じる。このため、スイッチング素子がターンオンまたはターンオフするタイミングにおいて、第１トレンチにより構成されるゲート構造と第２トレンチにより構成されるゲート構造のスイッチングするタイミングにずれが生じる。このように、炭化ケイ素基板を用いたスイッチング素子に特許文献１の構造を採用すると、スイッチング動作が不安定化するという問題が生じる。本明細書では、炭化ケイ素基板を有するスイッチング素子において、トレンチの下端に加わる電界を緩和することができるとともに、安定したスイッチング動作を実現することが可能な技術を提案する。 Switching elements using a silicon carbide substrate are known. According to the switching element using the silicon carbide substrate, the loss can be reduced as compared with the conventional switching element. Even in a switching element using a silicon carbide substrate, by adopting the structure of Patent Document 1 (that is, a structure having a first trench, a second trench, a connection region, and a bottom region), an electric field applied to the lower end of each trench is applied. Can be alleviated. On the other hand, when the structure of Patent Document 1 is applied to a switching element using a silicon carbide substrate, there arises a problem that the switching operation becomes unstable. That is, the silicon carbide substrate has a hexagonal crystal structure. Therefore, when the first trench and the second trench (that is, trenches orthogonal to each other) are formed on the upper surface of the silicon carbide substrate, the side surface of the first trench becomes a crystal plane different from the side surface of the second trench. For example, when the side surface of the first trench is the m-plane, the side surface of the second trench is the a-plane or a plane close to the a-plane. When the crystal planes constituting the side surfaces of the first trench are different from the crystal planes constituting the side surfaces of the second trench in this way, the interface state densities on the side surfaces of the first trench and the interface state densities on the side surfaces of the second trench There is a difference. As a result, there is a difference in characteristics (particularly, the gate threshold) between the gate structure composed of the first trench and the gate structure composed of the second trench. Therefore, at the timing when the switching element is turned on or off, the switching timing of the gate structure composed of the first trench and the gate structure composed of the second trench is different. As described above, when the structure of Patent Document 1 is adopted for the switching element using the silicon carbide substrate, there arises a problem that the switching operation becomes unstable. In the present specification, in a switching element having a silicon carbide substrate, we propose a technique capable of relaxing an electric field applied to the lower end of a trench and realizing a stable switching operation.

本明細書が開示するスイッチング素子は、炭化ケイ素基板と、複数の第１トレンチと、第２トレンチと、ゲート絶縁膜と、ゲート電極と、埋め込み絶縁層を有する。複数の前記第１トレンチは、前記炭化ケイ素基板の上面に設けられており、互いに平行に伸びている。前記第２トレンチは、前記炭化ケイ素基板の前記上面に設けられており、複数の前記第１トレンチに対して直交する方向に伸びており、複数の前記第１トレンチを接続している。前記ゲート絶縁膜は、前記第１トレンチ内に配置されている。前記ゲート電極は、前記第１トレンチ内に配置されており、前記ゲート絶縁膜によって前記炭化ケイ素基板から絶縁されている。前記埋め込み絶縁層は、前記第２トレンチ内に配置されている。前記炭化ケイ素基板が、ソース領域と、ボディ領域と、ドリフト領域と、底部領域と、接続領域を有する。前記ソース領域は、前記ゲート絶縁膜に接する第１導電型領域である。前記ボディ領域は、前記ソース領域の下側で前記ゲート絶縁膜に接するとともに前記埋め込み絶縁層に接する第２導電型領域である。前記ドリフト領域は、前記ボディ領域の下側で前記ゲート絶縁膜に接するとともに前記ボディ領域の下側で前記埋め込み絶縁層に接する第１導電型領域である。前記底部領域は、前記第１トレンチの底面と第２トレンチの底面に沿って設けられている第２導電型領域である。前記接続領域は、前記第２トレンチの長手方向の端面に沿って設けられており、前記ボディ領域と前記底部領域を接続している第２導電型領域である。前記第２トレンチの少なくとも一部分をその幅方向に切断した断面を観察したときに、前記一部分が前記埋め込み絶縁層によって満たされており、前記一部分内に前記ゲート電極が配置されていない。 The switching element disclosed in the present specification includes a silicon carbide substrate, a plurality of first trenches, a second trench, a gate insulating film, a gate electrode, and an embedded insulating layer. The plurality of first trenches are provided on the upper surface of the silicon carbide substrate and extend in parallel with each other. The second trench is provided on the upper surface of the silicon carbide substrate, extends in a direction orthogonal to the plurality of the first trenches, and connects the plurality of the first trenches. The gate insulating film is arranged in the first trench. The gate electrode is arranged in the first trench and is insulated from the silicon carbide substrate by the gate insulating film. The embedded insulating layer is arranged in the second trench. The silicon carbide substrate has a source region, a body region, a drift region, a bottom region, and a connection region. The source region is a first conductive type region in contact with the gate insulating film. The body region is a second conductive type region that is in contact with the gate insulating film and the embedded insulating layer below the source region. The drift region is a first conductive type region that is in contact with the gate insulating film on the lower side of the body region and is in contact with the embedded insulating layer on the lower side of the body region. The bottom region is a second conductive type region provided along the bottom surface of the first trench and the bottom surface of the second trench. The connection region is a second conductive type region provided along the end face in the longitudinal direction of the second trench and connecting the body region and the bottom region. When observing a cross section obtained by cutting at least a part of the second trench in the width direction, the part is filled with the embedded insulating layer, and the gate electrode is not arranged in the part.

このスイッチング素子では、底部領域が第１トレンチの底面と第２トレンチの底面に沿って設けられており、接続領域がボディ領域と底部領域を接続している。このため、スイッチング素子がターンオフするときに、底部領域からその周囲に空乏層が伸びる。このため、各トレンチの下端に加わる電界が緩和される。また、このスイッチング素子では、第２トレンチの少なくとも一部分をその幅方向に切断した断面を観察したときに、その一部分が埋め込み絶縁層によって満たされており、その一部分内にゲート電極が配置されていない。すなわち、当該一部分の内部にゲート構造が形成されていない。このため、スイッチング素子がスイッチングするときに、当該一部分の周囲にチャネルが形成されずに電流が流れない。したがって、第２トレンチがスイッチング素子の特性に与える影響が抑制される。このため、安定したスイッチング動作を実現することができる。このように、このスイッチング素子の構造によれば、炭化ケイ素基板を有するスイッチング素子において、トレンチの下端に加わる電界を緩和することができるとともに、安定したスイッチング動作を実現することができる。 In this switching element, a bottom region is provided along the bottom surface of the first trench and the bottom surface of the second trench, and a connection region connects the body region and the bottom region. Therefore, when the switching element is turned off, a depletion layer extends from the bottom region to the periphery thereof. Therefore, the electric field applied to the lower end of each trench is relaxed. Further, in this switching element, when observing a cross section obtained by cutting at least a part of the second trench in the width direction, the part is filled with the embedded insulating layer, and the gate electrode is not arranged in the part. .. That is, the gate structure is not formed inside the part. Therefore, when the switching element switches, no channel is formed around the part and no current flows. Therefore, the influence of the second trench on the characteristics of the switching element is suppressed. Therefore, stable switching operation can be realized. As described above, according to the structure of this switching element, in the switching element having the silicon carbide substrate, the electric field applied to the lower end of the trench can be relaxed and stable switching operation can be realized.

実施形態のスイッチング素子の平面図。Top view of the switching element of the embodiment. 図１のＩＩ−ＩＩ線における断面図。FIG. 2 is a cross-sectional view taken along the line II-II of FIG. 図１のＩＩＩ−ＩＩＩ線における断面図。FIG. 1 is a cross-sectional view taken along the line III-III of FIG. 図１のＩＶ−ＩＶ線における断面図。FIG. 2 is a cross-sectional view taken along the line IV-IV of FIG. 比較例のスイッチング素子の図４に対応する箇所の断面図。The cross-sectional view of the part corresponding to FIG. 4 of the switching element of the comparative example. 実施形態のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of an embodiment. 実施形態のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of an embodiment. 実施形態のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of an embodiment. 実施形態のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of an embodiment. 実施形態のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of an embodiment. 実施形態のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of an embodiment. 実施形態のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of an embodiment. 実施形態のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of an embodiment. 実施形態のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of an embodiment. 実施形態のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of an embodiment. 変形例の製造方法の説明図。The explanatory view of the manufacturing method of the modification. 変形例のスイッチング素子の図１に対応する平面図。The plan view corresponding to FIG. 1 of the switching element of the modification.

図１〜４は、実施形態のスイッチング素子１０（ＭＯＳＦＥＴ）を示している。図２〜４に示すように、実施形態のＭＯＳＦＥＴ１０は、炭化ケイ素基板１２と、上部電極１４と、下部電極１６を有している。なお、図１では、炭化ケイ素基板１２の上面１２ａ上の電極層及び絶縁層の図示が省略されている。炭化ケイ素基板１２は、六方晶系の結晶構造を有している。上部電極１４は、炭化ケイ素基板１２の上面１２ａを覆っている。下部電極１６は、炭化ケイ素基板１２の下面１２ｂを覆っている。なお、本明細書では、炭化ケイ素基板１２の厚み方向をｚ方向といい、ｚ方向に直交する一方向（上面１２ａに平行な一方向）をｘ方向といい、ｚ方向及びｘ方向に直交する方向をｙ方向という。 1 to 4 show the switching element 10 (MOSFET) of the embodiment. As shown in FIGS. 2 to 4, the MOSFET 10 of the embodiment has a silicon carbide substrate 12, an upper electrode 14, and a lower electrode 16. In FIG. 1, the electrode layer and the insulating layer on the upper surface 12a of the silicon carbide substrate 12 are not shown. The silicon carbide substrate 12 has a hexagonal crystal structure. The upper electrode 14 covers the upper surface 12a of the silicon carbide substrate 12. The lower electrode 16 covers the lower surface 12b of the silicon carbide substrate 12. In the present specification, the thickness direction of the silicon carbide substrate 12 is referred to as the z direction, one direction orthogonal to the z direction (one direction parallel to the upper surface 12a) is referred to as the x direction, and is orthogonal to the z direction and the x direction. The direction is called the y direction.

図１に示すように、炭化ケイ素基板１２の上面１２ａには、複数の第１トレンチ２１と複数の第２トレンチ２２が形成されている。各第１トレンチ２１は、ｘ方向に沿って長く伸びている。各第１トレンチ２１の側面（ｘ方向に沿って伸びる側面）は、炭化ケイ素の結晶の（１−１００）面によって構成されている。複数の第１トレンチ２１は、互いに平行に伸びている。複数の第１トレンチ２１は、ｙ方向に間隔を空けて配置されている。各第２トレンチ２２は、ｙ方向に沿って長く伸びている。各第２トレンチ２２の側面（ｙ方向に沿って伸びる側面）は、炭化ケイ素の結晶の（１１−２０）面によって構成されている。複数の第２トレンチ２２は、互いに平行に伸びている。複数の第２トレンチ２２は、ｘ方向に間隔を空けて配置されている。各第２トレンチ２２は、各第１トレンチ２１に接続されている。すなわち、複数の第１トレンチ２１は、各第２トレンチ２２によって互いに接続されている。第１トレンチ２１の深さと第２トレンチ２２の深さは略等しい。 As shown in FIG. 1, a plurality of first trenches 21 and a plurality of second trenches 22 are formed on the upper surface 12a of the silicon carbide substrate 12. Each first trench 21 extends long along the x direction. The side surface (side surface extending along the x direction) of each first trench 21 is composed of (1-100) planes of silicon carbide crystals. The plurality of first trenches 21 extend in parallel with each other. The plurality of first trenches 21 are arranged at intervals in the y direction. Each second trench 22 extends long along the y direction. The side surface (side surface extending along the y direction) of each second trench 22 is composed of (11-20) surfaces of silicon carbide crystals. The plurality of second trenches 22 extend in parallel with each other. The plurality of second trenches 22 are arranged at intervals in the x direction. Each second trench 22 is connected to each first trench 21. That is, the plurality of first trenches 21 are connected to each other by each second trench 22. The depth of the first trench 21 and the depth of the second trench 22 are substantially equal.

図１〜３に示すように、各第１トレンチ２１内には、ゲート絶縁膜２４とゲート電極２６が配置されている。ゲート絶縁膜２４は、各第１トレンチ２１の内面を覆っている。ゲート電極２６は、各第１トレンチ２１の内部に配置されている。ゲート電極２６は、ゲート絶縁膜２４によって炭化ケイ素基板１２から絶縁されている。 As shown in FIGS. 1 to 3, a gate insulating film 24 and a gate electrode 26 are arranged in each first trench 21. The gate insulating film 24 covers the inner surface of each first trench 21. The gate electrode 26 is arranged inside each first trench 21. The gate electrode 26 is insulated from the silicon carbide substrate 12 by the gate insulating film 24.

図１、３、４に示すように、各第２トレンチ２２内には、埋め込み絶縁層２８が配置されている。各第２トレンチ２２は、各第１トレンチ２１と交差する交差部２２ｂと、交差部２２ｂ以外の部分（以下、メイン部２２ａという）を有している。図１、３、４に示すように、埋め込み絶縁層２８は、第２トレンチ２２のメイン部２２ａ内に配置されている。図１、３に示すように、交差部２２ｂ内には、ゲート電極２６とゲート絶縁膜２４が配置されている。各第２トレンチ２２内において、ゲート電極２６は、交差部２２ｂ内のみに配置されており、メイン部２２ａ内には配置されていない。すなわち、図４に示すように、メイン部２２ａで第２トレンチ２２をその幅方向に切断した断面を観察したときに、メイン部２２ａは埋め込み絶縁層２８で満たされており、メイン部２２ａ内にゲート電極２６が配置されていない。 As shown in FIGS. 1, 3 and 4, an embedded insulating layer 28 is arranged in each of the second trenches 22. Each second trench 22 has an intersection 22b that intersects each first trench 21 and a portion other than the intersection 22b (hereinafter, referred to as a main portion 22a). As shown in FIGS. 1, 3 and 4, the embedded insulating layer 28 is arranged in the main portion 22a of the second trench 22. As shown in FIGS. 1 and 3, a gate electrode 26 and a gate insulating film 24 are arranged in the intersection 22b. In each second trench 22, the gate electrode 26 is arranged only in the intersection 22b, not in the main portion 22a. That is, as shown in FIG. 4, when observing the cross section of the second trench 22 cut in the width direction of the main portion 22a, the main portion 22a is filled with the embedded insulating layer 28, and the inside of the main portion 22a is filled. The gate electrode 26 is not arranged.

図２〜４に示すように、炭化ケイ素基板１２上に、層間絶縁膜２９が設けられている。層間絶縁膜２９は、ゲート電極２６の上面を覆っている。上部電極１４は、層間絶縁膜２９によって、ゲート電極２６から絶縁されている。 As shown in FIGS. 2 to 4, an interlayer insulating film 29 is provided on the silicon carbide substrate 12. The interlayer insulating film 29 covers the upper surface of the gate electrode 26. The upper electrode 14 is insulated from the gate electrode 26 by an interlayer insulating film 29.

図１に示すように、炭化ケイ素基板１２は、ソース領域３０とボディコンタクト領域３１を有している。ソース領域３０とボディコンタクト領域３１は、炭化ケイ素基板１２の上面１２ａを含む範囲に設けられている。 As shown in FIG. 1, the silicon carbide substrate 12 has a source region 30 and a body contact region 31. The source region 30 and the body contact region 31 are provided in a range including the upper surface 12a of the silicon carbide substrate 12.

ソース領域３０は、ｎ型不純物濃度が高いｎ型領域である。図１に示すように、ソース領域３０は、第１トレンチ２１の側面に沿ってｘ方向に長く伸びている。図２に示すように、ソース領域３０は、上部電極１４に対してオーミック接触している。ソース領域３０は、第１トレンチ２１の上端部においてゲート絶縁膜２４に接している。図１、４に示すように、ソース領域３０は、第２トレンチ２２の上端部において埋め込み絶縁層２８に接している。 The source region 30 is an n-type region having a high n-type impurity concentration. As shown in FIG. 1, the source region 30 extends long in the x direction along the side surface of the first trench 21. As shown in FIG. 2, the source region 30 is in ohmic contact with the upper electrode 14. The source region 30 is in contact with the gate insulating film 24 at the upper end of the first trench 21. As shown in FIGS. 1 and 4, the source region 30 is in contact with the embedded insulating layer 28 at the upper end of the second trench 22.

ボディコンタクト領域３１は、ｐ型不純物濃度が高いｐ型領域である。図１に示すように、ボディコンタクト領域３１は、２つのソース領域３０の間に配置されている。ボディコンタクト領域３１は、ソース領域３０に沿ってｘ方向に長く伸びている。図２に示すように、ボディコンタクト領域３１は、上部電極１４に対してオーミック接触している。ボディコンタクト領域３１は、ゲート絶縁膜２４に接していない。図１に示すように、ボディコンタクト領域３１は、第２トレンチ２２の上端部において埋め込み絶縁層２８に接している。 The body contact region 31 is a p-type region having a high concentration of p-type impurities. As shown in FIG. 1, the body contact region 31 is arranged between the two source regions 30. The body contact region 31 extends long in the x direction along the source region 30. As shown in FIG. 2, the body contact region 31 is in ohmic contact with the upper electrode 14. The body contact region 31 is not in contact with the gate insulating film 24. As shown in FIG. 1, the body contact region 31 is in contact with the embedded insulating layer 28 at the upper end of the second trench 22.

図２〜４に示すように、ソース領域３０とボディコンタクト領域３１の下側に、ボディ領域３２が配置されている。ボディ領域３２は、ボディコンタクト領域３１よりもｐ型不純物濃度が低いｐ型領域である。ボディ領域３２は、ソース領域３０とボディコンタクト領域３１に対して下側から接している。図２に示すように、ボディ領域３２は、ソース領域３０の下側で第１トレンチ２１内のゲート絶縁膜２４に接している。図４に示すように、ボディ領域３２は、ソース領域３０の下側で第２トレンチ２２内の埋め込み絶縁層２８に接している。 As shown in FIGS. 2 to 4, the body region 32 is arranged below the source region 30 and the body contact region 31. The body region 32 is a p-type region having a lower p-type impurity concentration than the body contact region 31. The body region 32 is in contact with the source region 30 and the body contact region 31 from below. As shown in FIG. 2, the body region 32 is in contact with the gate insulating film 24 in the first trench 21 under the source region 30. As shown in FIG. 4, the body region 32 is in contact with the embedded insulating layer 28 in the second trench 22 below the source region 30.

図２〜４に示すように、ボディ領域３２の下側に、ドリフト領域３４が配置されている。ドリフト領域３４は、ソース領域３０よりもｎ型不純物濃度が低いｎ型領域である。ドリフト領域３４は、ボディ領域３２に対して下側から接している。ドリフト領域３４は、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、第１トレンチ２１の下端及び第２トレンチ２２の下端よりも下側まで分布している。図２に示すように、ドリフト領域３４は、ボディ領域３２の下側で第１トレンチ２１内のゲート絶縁膜２４に接している。図４に示すように、ドリフト領域３４は、ボディ領域３２の下側で第２トレンチ２２内の埋め込み絶縁層２８に接している。 As shown in FIGS. 2 to 4, the drift region 34 is arranged below the body region 32. The drift region 34 is an n-type region having a lower n-type impurity concentration than the source region 30. The drift region 34 is in contact with the body region 32 from below. The drift region 34 is separated from the source region 30 by the body region 32. The drift region 34 is distributed below the lower end of the first trench 21 and the lower end of the second trench 22. As shown in FIG. 2, the drift region 34 is in contact with the gate insulating film 24 in the first trench 21 on the lower side of the body region 32. As shown in FIG. 4, the drift region 34 is in contact with the embedded insulating layer 28 in the second trench 22 on the lower side of the body region 32.

図２〜４に示すように、第１トレンチ２１と第２トレンチ２２の底面を含む範囲に、ｐ型の底部領域３６が設けられている。底部領域３６は、第１トレンチ２１と第２トレンチ２２の底面に沿って伸びている。底部領域３６は、第１トレンチ２１の底面と第２トレンチ２２の底面の全域において、ゲート絶縁膜２４及び埋め込み絶縁層２８に接している。底部領域３６の周囲は、ドリフト領域３４に囲まれている。底部領域３６は、ドリフト領域３４に接している。底部領域３６は、後述する接続領域３８が設けられている箇所を除いて、ドリフト領域３４によってボディ領域３２から分離されている。 As shown in FIGS. 2 to 4, a p-shaped bottom region 36 is provided in a range including the bottom surfaces of the first trench 21 and the second trench 22. The bottom region 36 extends along the bottom surfaces of the first trench 21 and the second trench 22. The bottom region 36 is in contact with the gate insulating film 24 and the embedded insulating layer 28 over the entire bottom surface of the first trench 21 and the bottom surface of the second trench 22. The bottom region 36 is surrounded by a drift region 34. The bottom region 36 is in contact with the drift region 34. The bottom region 36 is separated from the body region 32 by the drift region 34, except where the connection region 38, which will be described later, is provided.

図１、３に示すように、第２トレンチ２２のｙ方向の端面２２ｃを含む範囲に、ｐ型の接続領域３８が設けられている。図３に示すように、接続領域３８は、ボディ領域３２の下側に配置されており、ゲート絶縁膜２４に接している。接続領域３８は、端面２２ｃに沿って深さ方向に伸びている。接続領域３８の上端はボディ領域３２に接続されており、接続領域３８の下端は底部領域３６に接続されている。すなわち、接続領域３８を介して、底部領域３６がボディ領域３２に接続されている。接続領域３８の側面には、ドリフト領域３４が接している。 As shown in FIGS. 1 and 3, a p-type connection region 38 is provided in a range including the end surface 22c of the second trench 22 in the y direction. As shown in FIG. 3, the connection region 38 is arranged below the body region 32 and is in contact with the gate insulating film 24. The connection region 38 extends in the depth direction along the end face 22c. The upper end of the connection area 38 is connected to the body area 32, and the lower end of the connection area 38 is connected to the bottom area 36. That is, the bottom region 36 is connected to the body region 32 via the connection region 38. A drift region 34 is in contact with the side surface of the connection region 38.

図２〜４に示すように、ドリフト領域３４の下側に、ドレイン領域３５が配置されている。ドレイン領域３５は、ドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域である。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、炭化ケイ素基板１２の下面１２ｂを含む範囲に設けられている。ドレイン領域３５は、下部電極１６に対してオーミック接触している。 As shown in FIGS. 2 to 4, the drain region 35 is arranged below the drift region 34. The drain region 35 is an n-type region having a higher n-type impurity concentration than the drift region 34. The drain region 35 is in contact with the drift region 34 from below. The drain region 35 is provided in a range including the lower surface 12b of the silicon carbide substrate 12. The drain region 35 is in ohmic contact with the lower electrode 16.

次に、スイッチング素子１０の動作について説明する。スイッチング素子１０の使用時に、下部電極１６に上部電極１４よりも高い電位が印加される。ゲート電極２６の電位をゲート閾値以上の値に上昇させると、ゲート絶縁膜２４近傍のボディ領域３２にチャネルが形成される。図２に示す断面において、ボディ領域３２にチャネルが形成されると、チャネルによってソース領域３０とドリフト領域３４が接続される。このため、電子が、ソース領域３０から、チャネルとドリフト領域３４を通ってドレイン領域３５へ流れる。すなわち、スイッチング素子１０がオンする。 Next, the operation of the switching element 10 will be described. When the switching element 10 is used, a potential higher than that of the upper electrode 14 is applied to the lower electrode 16. When the potential of the gate electrode 26 is raised to a value equal to or higher than the gate threshold value, a channel is formed in the body region 32 near the gate insulating film 24. In the cross section shown in FIG. 2, when a channel is formed in the body region 32, the source region 30 and the drift region 34 are connected by the channel. Therefore, electrons flow from the source region 30 to the drain region 35 through the channel and drift region 34. That is, the switching element 10 is turned on.

また、本実施形態のスイッチング素子１０では、第２トレンチ２２のメイン部２２ａが、埋め込み絶縁層２８によって満たされており、この部分にゲート電極２６が配置されていない。これによって、スイッチング素子１０のターンオン時の動作が安定化されている。以下に、比較例のスイッチング素子と比較しながら、本実施形態のスイッチング素子１０の動作について説明する。 Further, in the switching element 10 of the present embodiment, the main portion 22a of the second trench 22 is filled with the embedded insulating layer 28, and the gate electrode 26 is not arranged in this portion. As a result, the operation of the switching element 10 at the time of turn-on is stabilized. The operation of the switching element 10 of the present embodiment will be described below while comparing with the switching element of the comparative example.

図５に示す比較例のスイッチング素子では、第２トレンチ２２のメイン部２２ａ内に、ゲート電極２６とゲート絶縁膜２４が配置されている。比較例のスイッチング素子のその他の構成は、実施形態のスイッチング素子１０と等しい。図５のように第２トレンチ２２のメイン部２２ａ内にゲート電極２６が配置されていると、スイッチング素子がオンするときに、第２トレンチ２２に接する範囲のボディ領域３２にチャネルが形成される。このため、電子は、第１トレンチ２１に隣接するチャネルと第２トレンチ２２に隣接するチャネルに流れる。上述したように、第１トレンチ２１の側面は（１−１００）面であり、第２トレンチ２２の側面は（１１−２０）面である。このように、第１トレンチ２１の側面と第２トレンチ２２の側面が異なる結晶面によって構成されているので、第１トレンチ２１の側面における界面準位密度と第２トレンチ２２の側面における界面準位密度が異なる。このため、第１トレンチ２１内のゲート構造と第２トレンチ２２内のゲート構造とで特性が異なる。例えば、第１トレンチ２１内のゲート構造と第２トレンチ２２内のゲート構造の間で、ゲート閾値（チャネルを形成するために必要な最低のゲート電位）が異なる。このため、比較例のスイッチング素子をオンさせるときには、第１トレンチ２１に隣接する範囲にチャネルが形成されるタイミングと第２トレンチ２２に隣接する範囲にチャネルが形成されるタイミングが異なる。また、比較例のスイッチング素子をオフさせるときには、第１トレンチ２１に隣接する範囲のチャネルが消失するタイミングと第２トレンチ２２に隣接する範囲のチャネルが消失するタイミングが異なる。このように、ターンオン時及びターンオフ時に、チャネルの形成または消失タイミングにずれが生じ、動作が不安定となる。さらに、第１トレンチ２１に隣接する範囲に形成されるチャネルと第２トレンチ２２に隣接する範囲に形成されるチャネルとでチャネル抵抗が異なるので、比較例のスイッチング素子の構造では、オン特性を意図した特性に制御することが困難である。 In the switching element of the comparative example shown in FIG. 5, the gate electrode 26 and the gate insulating film 24 are arranged in the main portion 22a of the second trench 22. Other configurations of the switching element of the comparative example are the same as those of the switching element 10 of the embodiment. When the gate electrode 26 is arranged in the main portion 22a of the second trench 22 as shown in FIG. 5, a channel is formed in the body region 32 in the range in contact with the second trench 22 when the switching element is turned on. .. Therefore, the electrons flow to the channel adjacent to the first trench 21 and the channel adjacent to the second trench 22. As described above, the side surface of the first trench 21 is the (1-100) plane, and the side surface of the second trench 22 is the (11-20) plane. As described above, since the side surface of the first trench 21 and the side surface of the second trench 22 are composed of different crystal planes, the interface state density on the side surface of the first trench 21 and the interface state on the side surface of the second trench 22 The density is different. Therefore, the characteristics of the gate structure in the first trench 21 and the gate structure in the second trench 22 are different. For example, the gate threshold (the lowest gate potential required to form a channel) differs between the gate structure in the first trench 21 and the gate structure in the second trench 22. Therefore, when the switching element of the comparative example is turned on, the timing at which the channel is formed in the range adjacent to the first trench 21 and the timing at which the channel is formed in the range adjacent to the second trench 22 are different. Further, when the switching element of the comparative example is turned off, the timing at which the channel in the range adjacent to the first trench 21 disappears and the timing at which the channel in the range adjacent to the second trench 22 disappears are different. In this way, at the time of turn-on and turn-off, the timing of channel formation or disappearance is deviated, and the operation becomes unstable. Further, since the channel resistance is different between the channel formed in the range adjacent to the first trench 21 and the channel formed in the range adjacent to the second trench 22, the switching element structure of the comparative example is intended to have an on characteristic. It is difficult to control the characteristics.

これに対し、実施形態のスイッチング素子１０では、図４に示すように、第２トレンチ２２のメイン部２２ａが埋め込み絶縁層２８によって埋め込まれており、メイン部２２ａ内にゲート電極２６が配置されていない。このため、実施形態のスイッチング素子１０では、第２トレンチ２２に接する範囲のボディ領域３２にチャネルが形成されない。このため、比較例のスイッチング素子のようなターンオン時及びターンオフ時における動作の不安定性が生じない。また、比較例のスイッチング素子とは異なり、実施形態のスイッチング素子１０では、オン特性を意図した特性に容易に制御することができる。 On the other hand, in the switching element 10 of the embodiment, as shown in FIG. 4, the main portion 22a of the second trench 22 is embedded by the embedded insulating layer 28, and the gate electrode 26 is arranged in the main portion 22a. Absent. Therefore, in the switching element 10 of the embodiment, the channel is not formed in the body region 32 in the range in contact with the second trench 22. Therefore, the instability of operation at the time of turn-on and at the time of turn-off unlike the switching element of the comparative example does not occur. Further, unlike the switching element of the comparative example, in the switching element 10 of the embodiment, the on characteristic can be easily controlled to the intended characteristic.

ゲート電極２６の電位をゲート閾値未満に低下させると、チャネルが消失し、スイッチング素子１０がオフする。すると、ボディ領域３２からドリフト領域３４に空乏層が広がる。また、底部領域３６からもドリフト領域３４へ空乏層が広がる。底部領域３６からドリフト領域３４へ広がる空乏層によって、第１トレンチ２１と第２トレンチ２２の下端近傍への電界集中が抑制される。特に、本実施形態では、底部領域３６が接続領域３８を介してボディ領域３２に接続されているので、底部領域３６の電位が低電位に固定される。したがって、底部領域３６からドリフト領域３４へ空乏層が広がり易い。このため、第１トレンチ２１と第２トレンチ２２の下端近傍への電界集中がより効果的に抑制される。 When the potential of the gate electrode 26 is lowered below the gate threshold, the channel disappears and the switching element 10 is turned off. Then, the depletion layer spreads from the body region 32 to the drift region 34. In addition, the depletion layer extends from the bottom region 36 to the drift region 34. The depletion layer extending from the bottom region 36 to the drift region 34 suppresses the electric field concentration near the lower ends of the first trench 21 and the second trench 22. In particular, in the present embodiment, since the bottom region 36 is connected to the body region 32 via the connection region 38, the potential of the bottom region 36 is fixed at a low potential. Therefore, the depletion layer tends to spread from the bottom region 36 to the drift region 34. Therefore, the electric field concentration near the lower ends of the first trench 21 and the second trench 22 is more effectively suppressed.

以上に説明したように、実施形態のスイッチング素子１０によれば、第１トレンチ２１と第２トレンチ２２の下端に加わる電界を緩和することができるとともに、安定したスイッチング動作を実現することができる。 As described above, according to the switching element 10 of the embodiment, the electric field applied to the lower ends of the first trench 21 and the second trench 22 can be relaxed, and stable switching operation can be realized.

次に、スイッチング素子１０の製造方法について説明する。図６〜１５は、スイッチング素子１０の製造工程を示している。なお、図６〜１１、１３〜１５において、左側の断面は第１トレンチ２１が形成される箇所の断面（図２に対応する箇所の一部の断面）を示しており、右側の断面は第２トレンチ２２が形成される箇所の断面（図３に対応する箇所の断面）を示している。 Next, a method of manufacturing the switching element 10 will be described. 6 to 15 show a manufacturing process of the switching element 10. In FIGS. 6 to 11 and 13 to 15, the cross section on the left side shows the cross section of the portion where the first trench 21 is formed (a cross section of a part of the portion corresponding to FIG. 2), and the cross section on the right side is the first. 2 The cross section of the place where the trench 22 is formed (the cross section of the place corresponding to FIG. 3) is shown.

スイッチング素子１０は、ドリフト領域３４と同じｎ型不純物濃度を有する炭化ケイ素基板１２（加工前の炭化ケイ素基板１２）から製造される。まず、図６に示すように、炭化ケイ素基板１２に、ソース領域３０、ボディコンタクト領域３１、及び、ボディ領域３２を形成する。これらの領域は、イオン注入またはエピタキシャル成長等によって形成することができる。 The switching element 10 is manufactured from a silicon carbide substrate 12 (silicon carbide substrate 12 before processing) having the same n-type impurity concentration as the drift region 34. First, as shown in FIG. 6, a source region 30, a body contact region 31, and a body region 32 are formed on the silicon carbide substrate 12. These regions can be formed by ion implantation, epitaxial growth, or the like.

次に、図７に示すように、炭化ケイ素基板１２の上面１２ａを選択的にエッチングすることによって、第１トレンチ２１と第２トレンチ２２を形成する。 Next, as shown in FIG. 7, the first trench 21 and the second trench 22 are formed by selectively etching the upper surface 12a of the silicon carbide substrate 12.

次に、図８に示すように、炭化ケイ素基板１２の上面１２ａをマスク９０で覆った状態で、炭化ケイ素基板１２に向かって上面側からｐ型不純物を照射する。これによって、第１トレンチ２１と第２トレンチ２２の底面にｐ型不純物を注入する。その結果、第１トレンチ２１と第２トレンチ２２の底面に露出する範囲にｐ型の底部領域３６が形成される。 Next, as shown in FIG. 8, the upper surface 12a of the silicon carbide substrate 12 is covered with the mask 90, and the p-type impurities are irradiated from the upper surface side toward the silicon carbide substrate 12. As a result, p-type impurities are injected into the bottom surfaces of the first trench 21 and the second trench 22. As a result, a p-shaped bottom region 36 is formed in a range exposed on the bottom surfaces of the first trench 21 and the second trench 22.

次に、図９に示すように、炭化ケイ素基板１２の上面１２ａをマスク９０で覆った状態で、炭化ケイ素基板１２の上面１２ａに立てた垂線Ｓ１に対して照射方向を傾斜させて炭化ケイ素基板１２に向かって上面側からｐ型不純物を照射する。ここでは、照射方向が第２トレンチ２２に沿う方向となるように、照射方向を傾斜させる。また、ここでは、照射方向の傾斜角度θ１（垂線Ｓ１に対する角度）を調整して、第２トレンチ２２の端面２２ｃにｐ型不純物を注入する。このように、第２トレンチ２２の長さ方向に沿って照射方向を傾斜させることで、端面２２ｃにｐ型不純物を注入することができる。これによって、端面２２ｃに露出する範囲に、ｐ型の接続領域３８を形成する。また、第１トレンチ２１の幅が狭いので、端面２２ｃを除いて、第１トレンチ２１の側面にはｐ型不純物は注入されない。 Next, as shown in FIG. 9, in a state where the upper surface 12a of the silicon carbide substrate 12 is covered with the mask 90, the irradiation direction is inclined with respect to the perpendicular line S1 standing on the upper surface 12a of the silicon carbide substrate 12, and the silicon carbide substrate is inclined. Irradiate p-type impurities from the upper surface side toward 12. Here, the irradiation direction is inclined so that the irradiation direction is along the second trench 22. Further, here, the inclination angle θ1 (angle with respect to the perpendicular line S1) in the irradiation direction is adjusted to inject p-type impurities into the end surface 22c of the second trench 22. By inclining the irradiation direction along the length direction of the second trench 22 in this way, the p-type impurities can be injected into the end face 22c. As a result, the p-type connection region 38 is formed in the range exposed on the end face 22c. Further, since the width of the first trench 21 is narrow, p-type impurities are not injected into the side surface of the first trench 21 except for the end surface 22c.

次に、図１０に示すように、第１トレンチ２１と第２トレンチ２２の全体を埋め込むように埋め込み絶縁層２８を形成する。例えば、ＴＥＯＳ膜やＣＶＤによって埋め込み絶縁層２８を形成することができる。次に、炭化ケイ素基板１２の上面１２ａ上に堆積した埋め込み絶縁層２８をエッチングにより除去する。次に、図１１、１２に示すように、第２トレンチ２２のメイン部２２ａ内の埋め込み絶縁層２８の上面を覆うようにレジスト等からなるマスク９２を形成する。第１トレンチ２１内の埋め込み絶縁層２８はマスク９２で覆わない。次に、図１３に示すように、異方性エッチングによって、第１トレンチ２１内の埋め込み絶縁層２８を除去する。次に、図１４に示すように、第１トレンチ２１の内面にゲート絶縁膜２４を形成する。次に、図１５に示すように、第１トレンチ２１内に、リンがドープされたポリシリコンにより構成されたゲート電極２６を形成する。その後、層間絶縁膜２９、上部電極１４、ドレイン領域３５、及び、下部電極１６を従来公知の方法で形成する。その後、炭化ケイ素基板１２をチップに分割することで、図１〜４に示すスイッチング素子１０が完成する。 Next, as shown in FIG. 10, the embedded insulating layer 28 is formed so as to embed the entire first trench 21 and the second trench 22. For example, the embedded insulating layer 28 can be formed by a TEOS film or CVD. Next, the embedded insulating layer 28 deposited on the upper surface 12a of the silicon carbide substrate 12 is removed by etching. Next, as shown in FIGS. 11 and 12, a mask 92 made of a resist or the like is formed so as to cover the upper surface of the embedded insulating layer 28 in the main portion 22a of the second trench 22. The embedded insulating layer 28 in the first trench 21 is not covered with the mask 92. Next, as shown in FIG. 13, the embedded insulating layer 28 in the first trench 21 is removed by anisotropic etching. Next, as shown in FIG. 14, a gate insulating film 24 is formed on the inner surface of the first trench 21. Next, as shown in FIG. 15, a gate electrode 26 made of phosphorus-doped polysilicon is formed in the first trench 21. After that, the interlayer insulating film 29, the upper electrode 14, the drain region 35, and the lower electrode 16 are formed by a conventionally known method. After that, the switching element 10 shown in FIGS. 1 to 4 is completed by dividing the silicon carbide substrate 12 into chips.

なお、図１２に示す工程に代えて、図１６に示すように交差部２２ｂを覆うようにマスク９２を形成してもよい。このようにマスク９２を形成しても、等方性エッチングを用いれば、交差部２２ｂ内の埋め込み絶縁層２８を除去することができる。 Instead of the step shown in FIG. 12, the mask 92 may be formed so as to cover the intersection 22b as shown in FIG. Even if the mask 92 is formed in this way, the embedded insulating layer 28 in the intersection 22b can be removed by using isotropic etching.

また、上述した実施形態では、第２トレンチ２２のメイン部２２ａ内にゲート電極２６が配置されていなかった。しかしながら、図１７に示すように、交差部２２ｂからメイン部２２ａの一部にゲート電極２６が進入していてもよい。このような構成でも、第２トレンチ２２が埋め込み絶縁層２８により満たされている部分を有するので、安定したスイッチング動作を実現することができる。 Further, in the above-described embodiment, the gate electrode 26 is not arranged in the main portion 22a of the second trench 22. However, as shown in FIG. 17, the gate electrode 26 may enter a part of the main portion 22a from the intersection 22b. Even in such a configuration, since the second trench 22 has a portion filled with the embedded insulating layer 28, stable switching operation can be realized.

また、交差部２２ｂ内にゲート電極２６が配置されておらず、交差部２２ｂが埋め込み絶縁層２８で満たされていてもよい。この場合、交差部２２ｂ内の絶縁層２８によって分離された各ゲート電極２６を互いに接続するために、交差部２２ｂをｘ方向に跨ぐように伸びる配線層をトレンチ２２の上部に設けてもよい。このような構成でも、安定したスイッチング動作を実現することができる。 Further, the gate electrode 26 may not be arranged in the intersection 22b, and the intersection 22b may be filled with the embedded insulating layer 28. In this case, in order to connect the gate electrodes 26 separated by the insulating layer 28 in the intersection 22b to each other, a wiring layer extending so as to straddle the intersection 22b in the x direction may be provided above the trench 22. Even with such a configuration, stable switching operation can be realized.

また、上述した実施形態では、ｎチャネル型のＭＯＳＦＥＴについて説明したが、ｐチャネル型のＭＯＳＦＥＴに本明細書が開示する技術を適用してもよい。上述した実施形態において、ｎ型とｐ型を入れ替えることで、ｐチャネル型のＭＯＳＦＥＴを得ることができる。 Further, in the above-described embodiment, the n-channel MOSFET has been described, but the technique disclosed in the present specification may be applied to the p-channel MOSFET. In the above-described embodiment, the p-channel MOSFET can be obtained by exchanging the n-type and the p-type.

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above. The technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques illustrated in the present specification or drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

１０：スイッチング素子
１２：炭化ケイ素基板
１４：上部電極
１６：下部電極
２１：第１トレンチ
２２：第２トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
２８：埋め込み絶縁層
２９：層間絶縁膜
３０：ソース領域
３１：ボディコンタクト領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
３８：接続領域 10: Switching element 12: Silicon carbide substrate 14: Upper electrode 16: Lower electrode 21: First trench 22: Second trench 24: Gate insulating film 26: Gate electrode 28: Embedded insulating layer 29: Interlayer insulating film 30: Source region 31: Body contact area 32: Body area 34: Drift area 35: Drain area 36: Bottom area 38: Connection area

Claims

It is a switching element
Silicon carbide substrate and
A plurality of first trenches provided on the upper surface of the silicon carbide substrate and extending in parallel with each other,
A second trench provided on the upper surface of the silicon carbide substrate, extending in a direction orthogonal to the plurality of the first trenches, and connecting the plurality of the first trenches.
The gate insulating film arranged in the first trench and
A gate electrode arranged in the first trench and insulated from the silicon carbide substrate by the gate insulating film, and a gate electrode.
An embedded insulating layer arranged in the second trench,
Have,
The silicon carbide substrate
The first conductive type source region in contact with the gate insulating film and
A second conductive body region that is in contact with the gate insulating film and is in contact with the embedded insulating layer under the source region, and
A first conductive type drift region that is in contact with the gate insulating film on the lower side of the body region and is in contact with the embedded insulating layer on the lower side of the body region.
A second conductive type bottom region provided along the bottom surface of the first trench and the bottom surface of the second trench, and
A second conductive type connection region, which is provided along the longitudinal end surface of the second trench and connects the body region and the bottom region.
Have,
When observing a cross section obtained by cutting at least a part of the second trench in the width direction, the part is filled with the embedded insulating layer, and the gate electrode is not arranged in the part.
Switching element.