JP2020165802A - Semiconductor device and method for testing semiconductor device - Google Patents

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Abstract

To reduce the cost of manufacturing a semiconductor device by reducing the size of an additional circuit while maintaining the function of an LBIST test.SOLUTION: The semiconductor device according to the present invention runs a self-test, and includes: a plurality of circuit blocks 50 for receiving an input of a pattern; and a comparator 302 for acquiring a test response based on a response that each circuit block outputs in response to the input of the pattern and obtaining the result of the self-test of the circuit block by comparing with the reference value. The plurality of circuit blocks share the pattern input.SELECTED DRAWING: Figure 5

Description

本発明は、自己テストを行う半導体装置、および半導体装置のテスト方法に関する。 The present invention relates to a semiconductor device that performs self-testing, and a method for testing the semiconductor device.

論理回路には設計過程・製造過程で不具合が組み込まれる可能性がある。また、出荷当初不具合がない論理回路であっても、経年劣化や自然放射線の影響などにより、後発的に誤動作が発生することもある。よって、機能安全の観点から、出荷時のみならず稼動中も半導体装置が自己診断を行い、不具合を速やかに検出することが望ましい。 There is a possibility that defects will be incorporated into logic circuits during the design and manufacturing processes. In addition, even if the logic circuit has no defects at the time of shipment, malfunction may occur later due to deterioration over time or the influence of natural radiation. Therefore, from the viewpoint of functional safety, it is desirable that the semiconductor device performs self-diagnosis not only at the time of shipment but also during operation to promptly detect a defect.

論理回路や記憶装置に対するテスト機能を半導体装置に組み込むことで、半導体装置自身が自己テストを行う、組み込み自己テスト(BIST:Built−In Self−Test)が知られている。このうち論理回路について行うBISTをL(Logic)BISTと呼ぶ(特許文献1)。LBISTは外部の試験装置を用いないため、検証ボード上、システム上、また実動作環境のいずれであっても実行可能である。その反面、半導体装置内部にテスト用の回路を設ける必要があるため、半導体装置の規模は大きくなる。 An embedded self-test (BIST: Built-In Self-Test) is known in which a semiconductor device itself performs a self-test by incorporating a test function for a logic circuit or a storage device into the semiconductor device. Of these, the BIST performed on the logic circuit is called an L (Logic) BIST (Patent Document 1). Since LBIST does not use an external test device, it can be executed on a verification board, a system, or in an actual operating environment. On the other hand, since it is necessary to provide a test circuit inside the semiconductor device, the scale of the semiconductor device becomes large.

一方、画像処理、機械学習といった並列計算技術の進展に伴い、同一の演算ユニットを多数搭載した半導体装置の普及が進んでいる。 On the other hand, with the progress of parallel computing technology such as image processing and machine learning, semiconductor devices equipped with a large number of the same arithmetic units are becoming widespread.

特開2013−253840号公報Japanese Unexamined Patent Publication No. 2013-253840

本発明は、LBISTテストの機能を維持しながらも、追加される回路規模を削減することにより、半導体装置の製造コストを低減することを目的とする。 An object of the present invention is to reduce the manufacturing cost of a semiconductor device by reducing the scale of additional circuits while maintaining the function of the LBIST test.

本発明は上記課題を解決するために以下の技術的手段を採用する。特許請求の範囲及びこの項に記載した括弧内の符号は、ひとつの態様として後述する実施の形態に記載の具体的手段との対応関係を示す一例であって、本発明の技術的範囲を限定するものではない。 The present invention employs the following technical means to solve the above problems. The scope of claims and the reference numerals in parentheses described in this section are examples showing the correspondence with the specific means described in the embodiments described later as one embodiment, and limit the technical scope of the present invention. It is not something to do.

本発明の半導体装置(10)は、自己テストを行う半導体装置(10)であって、パタン入力を受け付ける複数の回路ブロック(50)と、前記パタン入力に対して前記複数の回路ブロックの各々が出力する応答を起源とするテスト応答を取得し、基準値と比較することで当該回路ブロックの前記自己テストの結果を得る比較器(302,303)と、を備え、前記パタン入力を、前記複数の回路ブロックが共用する。 The semiconductor device (10) of the present invention is a semiconductor device (10) that performs a self-test, and each of a plurality of circuit blocks (50) that accept pattern inputs and the plurality of circuit blocks with respect to the pattern input A comparator (302, 303) for obtaining a test response originating from an output response and comparing it with a reference value to obtain the result of the self-test of the circuit block, and the pattern input is provided in the plurality. Circuit block is shared.

この構成により、回路ブロックごとにパタン入力を発生するための回路を設けなくて済むので、半導体装置に対して少ない回路面積でLBIST機能を付加することができる。 With this configuration, it is not necessary to provide a circuit for generating a pattern input for each circuit block, so that the LBIST function can be added to the semiconductor device with a small circuit area.

また、本半導体装置は、前記応答を圧縮して圧縮値を生成する符号圧縮器(60)を更に備え、前記比較器は前記圧縮値を前記テスト応答として、基準値と比較することができる。 Further, the semiconductor device further includes a code compressor (60) that compresses the response to generate a compressed value, and the comparator can compare the compressed value with the reference value as the test response.

この構成により、テスト応答の期待値を予め半導体装置内部に保持しておき、効率的に比較を行うことができる。 With this configuration, the expected value of the test response can be held in the semiconductor device in advance, and the comparison can be performed efficiently.

また、本半導体装置は、前記符号圧縮器を前記複数の回路ブロックが共用することができる。 Further, in the present semiconductor device, the code compressor can be shared by the plurality of circuit blocks.

この構成により、符号圧縮器の数を減らすことができるため、テストのための回路面積をより少なくすることができ、製造コストを下げることができる。 With this configuration, the number of code compressors can be reduced, so that the circuit area for testing can be reduced and the manufacturing cost can be reduced.

また、本半導体装置において、前記基準値は、前記パタン入力に応じて用意された期待値とすることができる。 Further, in the present semiconductor device, the reference value can be an expected value prepared according to the pattern input.

予め正当な期待値を用意しておくことで、回路ブロックの動作状態を正確に判断することができる。 By preparing a valid expected value in advance, the operating state of the circuit block can be accurately determined.

また、本半導体装置において、前記複数の回路ブロックは、互いに同一の機能を有し、
前記複数の回路ブロックの各々の前記基準値は、当該回路ブロックと同一の前記パタン入力を共用する他の前記回路ブロックのテスト応答とすることができる。
Further, in the present semiconductor device, the plurality of circuit blocks have the same function as each other.
The reference value of each of the plurality of circuit blocks can be a test response of the other circuit block that shares the same pattern input as the circuit block.

この構成により、期待値が予め登録されていないテストパタンに対しても、テストを行うことができる。 With this configuration, it is possible to perform a test even for a test pattern in which the expected value is not registered in advance.

また、本半導体装置において、テストパタンを発生するパタン発生器(40)をさらに備え、前記複数の回路ブロックは、前記パタン発生器が発生する前記テストパタンを前記パタン入力として受け付けることができる。 Further, the semiconductor device further includes a pattern generator (40) that generates a test pattern, and the plurality of circuit blocks can accept the test pattern generated by the pattern generator as the pattern input.

この構成により、パタン発生器の出力に対するテスト応答についての期待値を予め保持しておき、テスト応答と期待値とを比較することにより、回路ブロックの出力が正常かどうかを判断することができる。 With this configuration, it is possible to determine in advance whether or not the output of the circuit block is normal by holding the expected value of the test response to the output of the pattern generator in advance and comparing the test response with the expected value.

また、本半導体装置において、前記自己テストの実行を制御するテスト制御器(30)をさらに備え、前記テスト制御器は、前記複数の回路ブロックの各々の稼働スケジュールに基づいて、休止中の前記回路ブロックに対して前記自己テストを実行することができる。 Further, the semiconductor device further includes a test controller (30) for controlling the execution of the self-test, and the test controller is the circuit in hibernation based on the operation schedule of each of the plurality of circuit blocks. The self-test can be performed on the block.

この構成により、稼動時にも回路ブロックのスケジュールを参照しながら空き回路ブロックに対して動的にテストを繰り返すことで、回路ブロック群全体のテストを行うことができる。 With this configuration, the entire circuit block group can be tested by dynamically repeating the test for an empty circuit block while referring to the circuit block schedule even during operation.

また、本半導体装置において、前記テスト制御器は、パタン初期化入力を生成し、前記パタン生成器は、前記パタン初期化入力に基づいて前記テストパタン発生することができる。 Further, in the present semiconductor device, the test controller can generate a pattern initialization input, and the pattern generator can generate the test pattern based on the pattern initialization input.

この構成により、テストが回路ブロックの機能を網羅する確率を上げることができ、不具合を検出できる可能性を上げることができる。 With this configuration, the probability that the test covers the functions of the circuit block can be increased, and the possibility of detecting a defect can be increased.

また、本半導体装置において、前記パタン入力は、前記半導体装置の通常稼働状態において前記複数の回路ブロックのいずれかに割り当てられるべき入力とすることができる。 Further, in the present semiconductor device, the pattern input can be an input to be assigned to any of the plurality of circuit blocks in the normal operating state of the semiconductor device.

この構成により、パタン発生器そのものが不要になるので、半導体装置の回路面積をより少なくすることができる。 With this configuration, the pattern generator itself becomes unnecessary, so that the circuit area of the semiconductor device can be further reduced.

本半導体装置の自己テスト方法は、半導体装置(10)の自己テストを行うテスト方法であって、回路ブロックにパタン入力を入力するステップと、前記回路ブロックに前記パタン入力の演算を行わせる演算ステップと、前記演算により出力された応答を圧縮してテスト応答を生成する圧縮ステップと、前記テスト応答を基準値と比較することで前記回路ブロックの前記自己テストの結果を得るステップと、を含み、複数の前記回路ブロックに同一の前記パタン入力を入力する。 The self-test method of the semiconductor device is a test method for performing a self-test of the semiconductor device (10), and is a step of inputting a pattern input to a circuit block and a calculation step of causing the circuit block to calculate the pattern input. A step of compressing the response output by the calculation to generate a test response, and a step of comparing the test response with a reference value to obtain the result of the self-test of the circuit block. The same pattern input is input to the plurality of circuit blocks.

また、本半導体装置の自己テスト方法は、前記基準値は、前記パタン入力に応じて用意された期待値であって、前記演算ステップは、前記複数の回路ブロックのうちの動作スケジュール上空きがある回路ブロックを選択して演算を行わせることで実現されてもよい。 Further, in the self-test method of the semiconductor device, the reference value is an expected value prepared according to the pattern input, and the calculation step has a vacancy in the operation schedule of the plurality of circuit blocks. It may be realized by selecting a circuit block and performing an operation.

また、本半導体装置の自己テスト方法は、前記複数の回路ブロックは、互いに同一の機能を有し、前記複数の回路ブロックの各々の前記基準値は、当該回路ブロックと同一の前記パタン入力を共用する他の前記回路ブロックの応答を圧縮したテスト応答とすることで実現されてもよい。 Further, in the self-test method of the present semiconductor device, the plurality of circuit blocks have the same function as each other, and the reference value of each of the plurality of circuit blocks shares the same pattern input as the circuit block. It may be realized by making the response of the other circuit block to be a compressed test response.

また、本半導体装置の自己テスト方法において、前記パタン入力は、前記半導体装置の通常稼働状態において前記複数の回路ブロックのうちのいずれかに割り当てられるべき入力とすることもできる。 Further, in the self-test method of the semiconductor device, the pattern input may be an input to be assigned to any of the plurality of circuit blocks in the normal operating state of the semiconductor device.

本発明によれば、複数の演算ユニットを有する半導体装置でLBIST機能を維持しながら、テスト用の回路規模を削減することができる。これにより、回路の複雑化を防止し、半導体装置全体の小型化を行うことができる。 According to the present invention, it is possible to reduce the circuit scale for testing while maintaining the LBIST function in a semiconductor device having a plurality of arithmetic units. As a result, it is possible to prevent the circuit from becoming complicated and to reduce the size of the entire semiconductor device.

本実施形態の前提となる並列処理について説明するための図である。It is a figure for demonstrating the parallel processing which is the premise of this embodiment. 図1に示される並列処理を実行するためのシステム構成例を示す図である。It is a figure which shows the example of the system configuration for executing the parallel processing shown in FIG. 図2に用いられるDFPの構成例を示す図である。It is a figure which shows the structural example of the DFP used in FIG. LBIST回路の一例の概要を示す図である。It is a figure which shows the outline of an example of the LBIST circuit. 第1の実施の形態のテスト回路を示したものである。The test circuit of the first embodiment is shown. 第1の実施の形態の演算時間割とテストスケジュール例を示す表である。It is a table which shows the calculation timetable and the test schedule example of the 1st Embodiment. 第2の実施の形態のテスト回路を示したものである。The test circuit of the second embodiment is shown. 第2の実施の形態の演算時間割とテストスケジュール例を示す表である。It is a table which shows the calculation timetable and the test schedule example of the 2nd Embodiment. 第3の実施の形態のテスト回路を示したものである。The test circuit of the third embodiment is shown. 第4の実施の形態のテスト回路を示したものである。The test circuit of the 4th embodiment is shown.

以下、添付図面を参照しながら本実施形態について説明する。なお、以下に説明する実施の形態は、本発明を実施する場合の一例を示すものであって、本発明を以下に説明する具体的構成に限定するものではない。本発明の実施にあたっては、実施の形態に応じた具体的構成が適宜採用されてよい。 Hereinafter, the present embodiment will be described with reference to the accompanying drawings. It should be noted that the embodiments described below show an example of the case where the present invention is carried out, and the present invention is not limited to the specific configuration described below. In carrying out the present invention, a specific configuration according to the embodiment may be appropriately adopted.

図1(A)は、グラフ構造のプログラムコードを示しており、図1(B)は、スレッドの状態を示しており、図1(C)は、並列処理の状況を示している。 FIG. 1 (A) shows a program code having a graph structure, FIG. 1 (B) shows a thread state, and FIG. 1 (C) shows a state of parallel processing.

図1(A)に示されるように、本実施形態が処理対象とするプログラムは、データと処理とが分割されているグラフ構造を有している。このグラフ構造は、プログラムのタスク並列性、グラフ並列性を保持している。 As shown in FIG. 1A, the program targeted for processing in the present embodiment has a graph structure in which data and processing are divided. This graph structure maintains the task parallelism and graph parallelism of the program.

図1(A)に示されるプログラムコードに対して、コンパイラによる自動ベクトル化とグラフ構造の抽出を行うと、図1(B)に示されるような大量のスレッドを生成することができる。 When the program code shown in FIG. 1 (A) is automatically vectorized by a compiler and the graph structure is extracted, a large number of threads can be generated as shown in FIG. 1 (B).

図1(B)に示される多量のスレッドに対して、ハードウェアによる動的レジスタ配置とスレッド・スケジューリングにより、図1(C)に示されるような並列実行を行うことができる。実行中にレジスタ資源を動的配置することで、異なる命令ストリームに対しても複数のスレッドを並列実行することができる。 For a large number of threads shown in FIG. 1 (B), parallel execution as shown in FIG. 1 (C) can be performed by dynamic register allocation and thread scheduling by hardware. By dynamically allocating register resources during execution, multiple threads can be executed in parallel for different instruction streams.

続いて図2を参照しながら、動的レジスタ配置及びスレッド・スケジューリングを行うアクセラレータとしてのDFP(Data Flow Processor)10を含むシステム構成例である、データ処理システム2を説明する。 Subsequently, with reference to FIG. 2, a data processing system 2 which is a system configuration example including a DFP (Data Flow Processor) 10 as an accelerator for performing dynamic register arrangement and thread scheduling will be described.

データ処理システム2は、DFP10と、イベントハンドラ20と、ホストCPU21と、ROM22と、RAM23と、外部インターフェイス24と、システムバス25と、を備えている。ホストCPU21は、データ処理を主として行う演算装置である。ホストCPU21は、OSをサポートしている。イベントハンドラ20は、割り込み処理を生成する部分である。 The data processing system 2 includes a DFP 10, an event handler 20, a host CPU 21, a ROM 22, a RAM 23, an external interface 24, and a system bus 25. The host CPU 21 is an arithmetic unit that mainly performs data processing. The host CPU 21 supports an OS. The event handler 20 is a part that generates interrupt processing.

ROM22は、読み込み専用のメモリである。RAM23は、読み書き用のメモリである。外部インターフェイス24は、データ処理システム2外と情報授受を行うためのインターフェイスである。システムバス25は、DFP10と、ホストCPU21と、ROM22と、RAM23と、外部インターフェイス24との間で情報の送受信を行うためのものである。 The ROM 22 is a read-only memory. The RAM 23 is a memory for reading and writing. The external interface 24 is an interface for exchanging information with the outside of the data processing system 2. The system bus 25 is for transmitting and receiving information between the DFP 10, the host CPU 21, the ROM 22, the RAM 23, and the external interface 24.

DFP10は、ホストCPU21の重い演算負荷に対処するために設けられている個別のマスタとして位置づけられている。DFP10は、イベントハンドラ20が生成した割り込みをサポートするように構成されている。 The DFP 10 is positioned as an individual master provided to cope with the heavy computing load of the host CPU 21. The DFP 10 is configured to support interrupts generated by the event handler 20.

続いて図3を参照しながら、DFP10について説明する。図3に示されるように、DFP10は、コマンドユニット12と、スレッドスケジューラ14と、実行コア16と、
メモリサブシステム18と、を備えている。
Subsequently, the DFP10 will be described with reference to FIG. As shown in FIG. 3, the DFP 10 includes a command unit 12, a thread scheduler 14, and an execution core 16.
It includes a memory subsystem 18.

コマンドユニット12は、コンフィグ・インターフェイスとの間で情報通信可能なように構成されている。コマンドユニット12は、コマンドバッファとしても機能している。 The command unit 12 is configured to enable information communication with the config interface. The command unit 12 also functions as a command buffer.

スレッドスケジューラ14は、図1(B)に例示されるような多量のスレッドの処理をスケジューリングする部分である。スレッドスケジューラ14は、スレッドを跨いだスケジューリングを行うことが可能である。 The thread scheduler 14 is a part that schedules the processing of a large number of threads as illustrated in FIG. 1 (B). The thread scheduler 14 can perform scheduling across threads.

実行コア16は、4つのプロセッシングエレメントである、PE#0と、PE#1と、PE#2と、PE#3と、を有している。実行コア16は、独立してスケジューリング可能な多数のパイプラインを有している。 The execution core 16 has four processing elements, PE # 0, PE # 1, PE # 2, and PE # 3. The execution core 16 has a large number of pipelines that can be scheduled independently.

メモリサブシステム18は、アービタ181と、L1キャッシュ18aと、L2キャッシュ18bと、を有している。メモリサブシステム18は、システム・バス・インターフェイス及びROMインターフェイスとの間で情報通信可能なように構成されている。 The memory subsystem 18 has an arbiter 181 and an L1 cache 18a and an L2 cache 18b. The memory subsystem 18 is configured to enable information communication with the system bus interface and the ROM interface.

図4は、LBIST回路の一例の概要を示した図である。
なお、本明細書では、後述する回路ブロック50の出力を「応答」と表現し、この回路ブロック50の応答を起源として後述する比較に用いられるものを「テスト応答」と表現する。
図4のLBIST回路は、テスト制御器30と、パタン発生器40と、回路ブロック50と、符号圧縮器60を備える。テスト制御器30は、パタン初期化器301と、期待値比較器302を備える。テスト制御器30は、回路ブロック50のテストを制御する。具体的には、テスト回路に供給するクロックを生成し、パタン初期化器301で、テストパタンの初期値を生成してテスト回路に供給する。
FIG. 4 is a diagram showing an outline of an example of an LBIST circuit.
In this specification, the output of the circuit block 50 described later is expressed as a “response”, and the response of the circuit block 50 as the origin and used for the comparison described later is expressed as a “test response”.
The LBIST circuit of FIG. 4 includes a test controller 30, a pattern generator 40, a circuit block 50, and a code compressor 60. The test controller 30 includes a pattern initializer 301 and an expected value comparator 302. The test controller 30 controls the test of the circuit block 50. Specifically, a clock to be supplied to the test circuit is generated, and the pattern initializer 301 generates an initial value of the test pattern and supplies it to the test circuit.

パタン発生器40は、パタン初期化器301から与えられた初期値に応じて、テストパタンを生成する。テストパタンの生成には、一般的に疑似乱数発生器(PRPG:Pseudo Random Pattern Generator)が用いられるが、他の方法が用いられてもよい。パタン発生器40が生成したテストパタンは回路ブロック50に入力され、回路ブロック50はテストパタンに基づき演算を行う。回路ブロック50は、テストの対象となる論理回路であって、一例としては図3におけるプロセッシングエレメントPEが相当する。 The pattern generator 40 generates a test pattern according to the initial value given by the pattern initializer 301. A pseudo-random number generator (PRPG: Pseudo Random Pattern Generator) is generally used to generate the test pattern, but other methods may be used. The test pattern generated by the pattern generator 40 is input to the circuit block 50, and the circuit block 50 performs an operation based on the test pattern. The circuit block 50 is a logic circuit to be tested, and the processing element PE in FIG. 3 corresponds to an example.

符号圧縮器60は、回路ブロック50の応答を圧縮してテスト応答を生成する。回路ブロック50が出力するテストパタンへの応答は長大なシリアルデータであって、これをそのままROMに保存するのは不経済である。このためテスト制御器30は、予め計算した圧縮結果を期待値として保持し、使用する。設計上、回路ブロック50が生成した応答を、符号圧縮器60で圧縮した圧縮値であるテスト応答とテスト制御器30が持つ期待値は同一になる。代表的な符号圧縮器としては、多入力シグネチャレジスタ(MISR:Multiple Input Signature Register)が用いられるが、条件を満たすのであれば他の圧縮器を用いてもよい。期待値比較器302は、符号圧縮器60から出力された圧縮値であるテスト応答と、事前に計算されてテスト制御器30内部またはROMなどに保持されている期待値とを比較する。テスト応答と期待値が同一であれば、回路ブロック50は正常に動作している。テスト応答と期待値が異なる場合、回路ブロック50には不具合が疑われる。 The code compressor 60 compresses the response of the circuit block 50 to generate a test response. The response to the test pattern output by the circuit block 50 is a long serial data, and it is uneconomical to store this as it is in the ROM. Therefore, the test controller 30 holds the compressed result calculated in advance as an expected value and uses it. By design, the test response, which is the compressed value obtained by compressing the response generated by the circuit block 50 by the code compressor 60, and the expected value of the test controller 30 are the same. As a typical code compressor, a multi-input signature register (MISR: Multiple Input Signature Register) is used, but other compressors may be used as long as the conditions are satisfied. The expected value comparator 302 compares the test response, which is the compressed value output from the code compressor 60, with the expected value calculated in advance and stored in the test controller 30 or in the ROM or the like. If the test response and the expected value are the same, the circuit block 50 is operating normally. If the test response and the expected value are different, the circuit block 50 is suspected to be defective.

複数の回路ブロックに対してLBISTを行う場合、パタン発生器40と符号圧縮器60は、テスト対象となる回路ブロックの数だけ用意される。この構成では、テストされる回路ブロックの数が多いほど、半導体装置内部のテスト用回路面積が増大し、半導体装置の製造コストが上昇することになる。そこで、本実施の形態のLBIST回路では、以下の各実施形態で示すようにテスト用回路面積の増大を抑制し、半導体装置の製造コストを低減する。 When performing LBIST on a plurality of circuit blocks, the pattern generator 40 and the code compressor 60 are prepared for the number of circuit blocks to be tested. In this configuration, as the number of circuit blocks to be tested increases, the test circuit area inside the semiconductor device increases, and the manufacturing cost of the semiconductor device increases. Therefore, in the LBIST circuit of this embodiment, as shown in each of the following embodiments, an increase in the test circuit area is suppressed and the manufacturing cost of the semiconductor device is reduced.

以下に示す各実施形態のテスト回路において、各構成要素は図4に示したLBIST回路の一例の構成要素と同じ機能を有する。このため、同一の符号を付して重複する説明は省略する。なお、各実施形態における回路ブロック50は、図3におけるプロセッシングエレメントPEのように、同一の機能を有している。 In the test circuit of each embodiment shown below, each component has the same function as the component of an example of the LBIST circuit shown in FIG. Therefore, the same reference numerals are given and duplicate description will be omitted. The circuit block 50 in each embodiment has the same function as the processing element PE in FIG.

(第1の実施の形態)
図5は、第1の実施の形態のテスト回路を示したものである。
本実施形態では、1つのパタン発生器40を全ての回路ブロック50が共用する。
回路ブロック50が同一の機能を有するので、テストパタンに対する応答も同一であり、テスト制御器30が対応する期待値を1つ記憶させておけば、複数の回路ブロック50が同じテストパタンを共用できる。これにより、回路ブロックと同数のパタン発生器を半導体装置に実装する必要がなくなるため、テスト用の回路面積を削減でき、半導体装置の製造コストを下げることができる。
(First Embodiment)
FIG. 5 shows the test circuit of the first embodiment.
In this embodiment, one pattern generator 40 is shared by all circuit blocks 50.
Since the circuit block 50 has the same function, the response to the test pattern is also the same, and if the test controller 30 stores one corresponding expected value, a plurality of circuit blocks 50 can share the same test pattern. .. As a result, it is not necessary to mount the same number of pattern generators as the circuit block in the semiconductor device, so that the circuit area for testing can be reduced and the manufacturing cost of the semiconductor device can be reduced.

テスト制御器30は、どの回路ブロック50に対してテストを行わせるかを、各回路ブロックの予定を参照して決定する。具体的には、テスト制御器30は、ハードウエアスケジューラや、コンパイラにより予め生成されてアービタに格納されたスレッド情報を参照して、テスト可能な空き時間が予定されている回路ブロック50を選択する。テスト制御器30は、選択された回路ブロック50がアイドル状態に入ったら、テストを実行する。 The test controller 30 determines which circuit block 50 is to be tested by referring to the schedule of each circuit block. Specifically, the test controller 30 refers to the thread information generated in advance by the hardware scheduler or the compiler and stored in the arbiter, and selects the circuit block 50 in which the testable free time is scheduled. .. The test controller 30 executes the test when the selected circuit block 50 enters the idle state.

図6は、本実施形態の演算時間割とテストスケジュール例を示す表である。
図6の表は、複数の回路ブロックの各々について、各経過時間における状態を示している。表の各セルにおいて、Wは当該時刻に当該回路ブロックが通常動作を行っている状態、Lは当該時刻に当該回路ブロックがテストを実行している状態、符号のない場所は、当該時刻に当該回路ブロックがアイドル状態になっていることを示す。
FIG. 6 is a table showing an example of the calculation timetable and the test schedule of the present embodiment.
The table of FIG. 6 shows the state of each of the plurality of circuit blocks at each elapsed time. In each cell of the table, W is the state in which the circuit block is operating normally at the time, L is the state in which the circuit block is executing the test at the time, and the unsigned place is the state at the time. Indicates that the circuit block is idle.

テストは、テスト中の回路ブロック50に次のタスクが割り振られる前に終了するので、半導体装置が実使用条件で稼動中に平行してテストを行った場合でも、処理に遅延が発生することはない。なお、本実施形態では、符号圧縮器60は回路ブロック50と同数挿入されているので、同一時刻についてテスト可能なまとまった空き時間を持つ回路ブロック50が複数ある場合には、図6の時刻10〜17に示すように複数の回路ブロック50に対して同時にテストを実行させることもできる。 Since the test is completed before the next task is assigned to the circuit block 50 under test, there may be a delay in processing even if the semiconductor device is tested in parallel while operating under actual usage conditions. Absent. In the present embodiment, the same number of code compressors 60 are inserted as the circuit blocks 50. Therefore, when there are a plurality of circuit blocks 50 having a set free time that can be tested at the same time, the time 10 in FIG. As shown in ~ 17, a plurality of circuit blocks 50 can be tested at the same time.

パタン発生器40が疑似乱数生成器である場合、テスト制御器30はパタン初期化器301の値を変更することで、パタン発生器40に異なるテストパタンを生成させることができる。テスト制御器30が、初期値と疑似乱数と期待値との対応表を事前に用意することにより、更にテストバリエーションを増やし、テストの網羅性を上げることができる。 When the pattern generator 40 is a pseudo-random number generator, the test controller 30 can cause the pattern generator 40 to generate a different test pattern by changing the value of the pattern initializer 301. By preparing the correspondence table between the initial value, the pseudo-random number, and the expected value in advance, the test controller 30 can further increase the test variation and improve the completeness of the test.

また、想定実行時間が異なるテストバリエーションを生成し、テストバリエーションに対して想定実行時間情報を付加しておくこともできる。想定実行時間情報を付加することにより、テスト制御器30は、実行が短時間で終了するものから長時間に及ぶものまでさまざまなテストバリエーションを選択することができる。テスト制御器30は、テストを実行しようとする回路ブロック50のアイドル状態がどの程度続くのかを参照し、アイドル時間内に終了する想定実行時間を持つ最適なテストパタンを選択する。想定実行時間にバリエーションを設けることにより、アイドル時間の不足により標準的な実行時間のテストができない回路ブロック50に対しても、短時間のテストを実行することができる。またアイドル時間が長い回路ブロック50に対しては、長時間のテストを実行することができるので、計算資源を無駄なく使用することができる。 It is also possible to generate test variations with different estimated execution times and add estimated execution time information to the test variations. By adding the estimated execution time information, the test controller 30 can select various test variations from those whose execution is completed in a short time to those whose execution is long. The test controller 30 refers to how long the idle state of the circuit block 50 to execute the test continues, and selects the optimum test pattern having an assumed execution time to end within the idle time. By providing variations in the estimated execution time, it is possible to execute a short-time test even for the circuit block 50, which cannot be tested for the standard execution time due to insufficient idle time. Further, since the circuit block 50 having a long idle time can be tested for a long time, computational resources can be used without waste.

(第2の実施の形態)
図7は、第2の実施の形態のテスト回路を示したものである。
本実施形態では、パタン発生器40のみならず、符号圧縮器60を複数の回路ブロック50が共用する。これにより、回路ブロック50と同数の符号圧縮器60を半導体装置に実装する必要がなくなる。この形態により、第1の実施の形態と比較してもテスト用の回路面積を更に削減することができ、半導体装置の製造コストを下げることができる。
(Second Embodiment)
FIG. 7 shows the test circuit of the second embodiment.
In the present embodiment, not only the pattern generator 40 but also the code compressor 60 is shared by a plurality of circuit blocks 50. This eliminates the need to mount the same number of code compressors 60 as the circuit block 50 on the semiconductor device. According to this embodiment, the circuit area for testing can be further reduced as compared with the first embodiment, and the manufacturing cost of the semiconductor device can be reduced.

図8は、第2の実施の形態の演算時間割とテストスケジュール例を示す表である。
図6と同じく、表のうち、行は経過時刻、列は回路ブロックを示す。第2の実施の形態では、複数の回路ブロック50が1つの符号圧縮器60を共用する。このため、1つの回路ブロックが符号圧縮器60を使用している間、他の回路ブロック50は符号圧縮器60を使用することはできない。回路ブロック50の応答は長大なシリアルデータであるため、回路ブロック50はテスト中一定期間符号圧縮器60を占有する。以上より、本実施形態では、テストは複数の回路ブロックに対して同時に実行できなくなる。テスト制御器30は、スレッド時間割を参照しながら複数の回路ブロックから同時に応答が出力されないようにテストスケジュールを決定し、これに基づいて、図8に示すような最適なテストパタンを生成する。
FIG. 8 is a table showing an example of the calculation timetable and the test schedule of the second embodiment.
As in FIG. 6, in the table, the rows show the elapsed time and the columns show the circuit blocks. In the second embodiment, the plurality of circuit blocks 50 share one code compressor 60. Therefore, while one circuit block uses the code compressor 60, the other circuit block 50 cannot use the code compressor 60. Since the response of the circuit block 50 is a long serial data, the circuit block 50 occupies the code compressor 60 for a certain period of time during the test. From the above, in the present embodiment, the test cannot be executed for a plurality of circuit blocks at the same time. The test controller 30 determines a test schedule so that responses are not output from a plurality of circuit blocks at the same time while referring to the thread timetable, and based on this, generates an optimum test pattern as shown in FIG.

(第3の実施の形態)
図9は、第3の実施の形態のテスト回路を示したものである。
本実施形態では、回路ブロック50はパタン発生器40を共用するが、符号圧縮器60は2つ以上用意されており、複数の回路ブロック50に対して同時に同じ内容のテストを行うことができる。本実施の形態の比較器は期待値を参照しない符号比較器303である。
(Third Embodiment)
FIG. 9 shows the test circuit of the third embodiment.
In the present embodiment, the circuit block 50 shares the pattern generator 40, but two or more code compressors 60 are prepared, and the same test can be performed on a plurality of circuit blocks 50 at the same time. The comparator of the present embodiment is a code comparator 303 that does not refer to the expected value.

第1と第2の実施形態では、符号圧縮器60から生成される圧縮値であるテスト応答と照合する期待値はテスト制御器30内部または図2におけるROM22などのテスト制御器30が参照可能な場所に保存されている。しかし、テストのために確保できる保存領域には限界がある。また、そもそも期待値が用意されていないテストパタンを用いてテストを行いたい場合もある。符号圧縮器60が2つ以上あれば、同時に2つ以上の回路ブロック50に対して同一のテストを行い、2つ以上の応答に対して2つ以上の符号圧縮器60が生成したテスト応答同士を比較することができる。符号比較器303による比較の結果、2つ以上の符号圧縮器60から得られたテスト応答が同一の場合には正常とする。テスト応答が異なる場合、いずれかの回路ブロック50に不具合が発生している。また、符号圧縮器60が3つ以上あれば、3つ以上の回路ブロック50で同時にテストを行い、不具合が発生した回路ブロック50を多数決により特定できる。 In the first and second embodiments, the expected value to be collated with the test response, which is the compression value generated from the code compressor 60, can be referred to inside the test controller 30 or the test controller 30 such as ROM 22 in FIG. It is stored in the location. However, there is a limit to the storage area that can be reserved for testing. In addition, there are cases where it is desired to perform a test using a test pattern for which an expected value is not prepared in the first place. If there are two or more code compressors 60, the same test is performed on two or more circuit blocks 50 at the same time, and the test responses generated by the two or more code compressors 60 are used for two or more responses. Can be compared. As a result of comparison by the code comparator 303, if the test responses obtained from two or more code compressors 60 are the same, it is considered normal. If the test responses are different, one of the circuit blocks 50 has a problem. Further, if there are three or more code compressors 60, the three or more circuit blocks 50 can be tested at the same time, and the circuit block 50 in which the defect has occurred can be identified by a majority vote.

また、本実施形態では、符号圧縮器60を使用せず、直接2つ以上の回路ブロック50の応答同士をテスト応答として比較してもよい。比較の結果、2つ以上のテスト応答が同一であれば、符号圧縮器60で圧縮値の算出を行わなくとも、回路ブロック50の不具合を検出することができる。これにより、符号圧縮器60が不要となり、更にテスト用の回路面積を削減することができる。この場合、符号比較器302の代わりに、例えばビット演算を用いるより簡易な比較器を用いることもできる。但し、符号圧縮器60を使用しない場合、2つ以上の回路ブロック50に対して同時にテストを実施する必要がある。なお、符号圧縮器60を用いる場合には、テストタイミングがずれても比較を行うことができる。 Further, in the present embodiment, the responses of two or more circuit blocks 50 may be directly compared as test responses without using the code compressor 60. As a result of comparison, if two or more test responses are the same, a defect in the circuit block 50 can be detected without calculating the compression value by the code compressor 60. As a result, the code compressor 60 becomes unnecessary, and the circuit area for testing can be further reduced. In this case, instead of the code comparator 302, a simpler comparator that uses, for example, a bit operation can be used. However, when the code compressor 60 is not used, it is necessary to carry out the test on two or more circuit blocks 50 at the same time. When the code compressor 60 is used, comparison can be performed even if the test timing is deviated.

本実施形態では、予め全てのテストパタンについて期待値を用意して回路に組み込んでおく必要がなくなるので、LBISTに使用するメモリ容量を削減することができる。また、期待値が設定されているかどうかに関わらず、パタン初期化器301で任意の初期値をパタン生成器40に渡してテストを行うことができる。また、半導体装置製造後に期待値が組み込まれていない新たなテストパタンが必要になった場合でも、回路ブロック50の不具合を発見することができる。 In the present embodiment, it is not necessary to prepare expected values for all test patterns in advance and incorporate them into the circuit, so that the memory capacity used for LBIST can be reduced. Further, regardless of whether or not the expected value is set, the pattern initializer 301 can pass an arbitrary initial value to the pattern generator 40 for testing. Further, even when a new test pattern in which the expected value is not incorporated is required after manufacturing the semiconductor device, a defect in the circuit block 50 can be found.

(第4の実施の形態)
図10は、第4の実施の形態のテスト回路を示したものである。
本実施形態では、回路ブロック50は、パタン発生器40の出力に代えて、通常動作時の制御器70が生成する同一内容の処理を実行する。すなわち、本実施形態では、半導体装置10の通常稼働状態において回路ブロック50のうちの1つに割り当てられる入力そのものがテストパタンとなる。符号圧縮器60は、第3の実施の形態と同じく、2つ以上で構成される。本実施形態でも、複数の回路ブロック50が同一の処理を行い、符号比較器303は、2つ以上の応答に対して2つ以上の符号圧縮器60が生成した圧縮値であるテスト応答同士を比較する。符号圧縮器60が3つ以上あれば、3つ以上の回路ブロック50で同時にテストを行い、不具合が発生した回路ブロック50を多数決により特定できる点、また、同時に2つ以上の回路ブロックに対してテストを実施するのであれば、符号圧縮器60が不要な構成とすることもできること、また、前述の構成では符号比較器302の代わりに、より簡易な比較器を用いることができることは、第3の実施の形態と同様である。
(Fourth Embodiment)
FIG. 10 shows the test circuit of the fourth embodiment.
In the present embodiment, the circuit block 50 executes the same processing generated by the controller 70 during normal operation instead of the output of the pattern generator 40. That is, in the present embodiment, the input itself assigned to one of the circuit blocks 50 in the normal operating state of the semiconductor device 10 serves as a test pattern. The code compressor 60 is composed of two or more as in the third embodiment. Also in this embodiment, the plurality of circuit blocks 50 perform the same processing, and the code comparator 303 performs test responses that are compression values generated by two or more code compressors 60 for two or more responses. Compare. If there are three or more code compressors 60, tests can be performed on three or more circuit blocks 50 at the same time, and the circuit block 50 in which a defect has occurred can be identified by a majority vote, and for two or more circuit blocks at the same time. If the test is to be carried out, the code compressor 60 can be configured as unnecessary, and in the above configuration, a simpler comparator can be used instead of the code comparator 302. It is the same as the embodiment of.

この構成により、パタン発生器40が不要になるため、回路面積を更に削減でき、製造コストを下げることができる。また、製品テスト段階において、試験者がテストしたい動作を回路ブロック50に入力して、テストに利用することができる。ランダムパタンを使用する通常のLBISTとは異なり、ユーザは回路ブロック50の狙った箇所を重点的に網羅するテストを実行できる。またこの構成では、実使用では起こり得るが設計段階では想定できないパタンに対してもテストを行うことができる。 With this configuration, since the pattern generator 40 is not required, the circuit area can be further reduced and the manufacturing cost can be reduced. Further, in the product test stage, the operation that the tester wants to test can be input to the circuit block 50 and used for the test. Unlike a normal LBIST that uses a random pattern, the user can perform a test that focuses on the target area of the circuit block 50. In addition, with this configuration, it is possible to test patterns that can occur in actual use but cannot be expected at the design stage.

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これらの具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した本具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。 The present embodiment has been described above with reference to specific examples. However, the present disclosure is not limited to these specific examples. Those skilled in the art with appropriate design changes to these specific examples are also included in the scope of the present disclosure as long as they have the features of the present disclosure. The elements and their arrangement, conditions, shapes, etc. included in the above-described specific example are not limited to those illustrated, and can be changed as appropriate. The combination of the elements included in each of the above-mentioned specific examples can be appropriately changed as long as there is no technical contradiction.

例えば、符号圧縮器60が複数存在する場合において、パタン発生器40と通常動作時の制御部70を切り替えてテストに利用できるようにしてもよい。これにより、期待値が不揮発性メモリに登録されている条件ではそれを用いて回路ブロック50が正常に動作しているか確認することができ、期待値が登録されていない条件や、制御部の出力で動作する場合では、複数の符号圧縮器60の圧縮値であるテスト応答同士を比較することにより、回路ブロック50の不具合を検出することができる。 For example, when there are a plurality of code compressors 60, the pattern generator 40 and the control unit 70 during normal operation may be switched so that they can be used for the test. As a result, it is possible to confirm whether the circuit block 50 is operating normally under the condition that the expected value is registered in the non-volatile memory, and the condition that the expected value is not registered or the output of the control unit. In the case of operating in, the defect of the circuit block 50 can be detected by comparing the test responses which are the compressed values of the plurality of code compressors 60.

また、リファレンスとして特定の回路ブロック50にのみ図4に示すLBIST回路を設け、その他の回路ブロック50は第1〜第3の実施の形態で示したようにパタン発生器40と符号圧縮器60を共有することとしてもよい。この構成を比較することにより、パタン発生器40や符号圧縮器60の不良を検出することができる。 Further, as a reference, the LBIST circuit shown in FIG. 4 is provided only in the specific circuit block 50, and the other circuit blocks 50 include the pattern generator 40 and the code compressor 60 as shown in the first to third embodiments. It may be shared. By comparing this configuration, it is possible to detect defects in the pattern generator 40 and the code compressor 60.

パタン発生器40や符号圧縮器60が1つのみの実施形態の場合でも、待機系のパタン発生器40や圧縮器60が別途用意されていてもよい。パタン発生器40または圧縮器60に故障が発生した場合でも、待機系に切り替えてテスト機能を維持することができる。 Even in the case of the embodiment in which the pattern generator 40 and the code compressor 60 are only one, the standby pattern generator 40 and the compressor 60 may be separately prepared. Even if the pattern generator 40 or the compressor 60 fails, the test function can be maintained by switching to the standby system.

上記の各実施形態では、回路ブロック50の機能は全て同一であるものとして説明を行った。しかし、回路ブロックの機能は異なっていてもよい。回路ブロックの機能が全て異なる構成では、テスト制御器30は、回路ブロックの種別ごとに用意されたテストパタンと期待値の組み合わせを利用する。この構成でも、回路ブロック50ごとにパタン発生器40と符号圧縮器60を設ける必要はなくなるので、半導体装置の回路面積を削減でき、製造コストを下げることができる。また、回路ブロックのバリエーションの中に、同一の機能を持つ組み合わせがあるのであれば、第3、第4の実施の形態に記載したように、そのテスト応答同士を比較することで、不具合の発生を知ることができる。 In each of the above embodiments, the functions of the circuit block 50 have been described as being the same. However, the function of the circuit block may be different. In a configuration in which the functions of the circuit blocks are all different, the test controller 30 uses a combination of a test pattern and an expected value prepared for each type of circuit block. Even with this configuration, it is not necessary to provide the pattern generator 40 and the code compressor 60 for each circuit block 50, so that the circuit area of the semiconductor device can be reduced and the manufacturing cost can be reduced. Further, if there is a combination having the same function in the variation of the circuit block, a defect occurs by comparing the test responses with each other as described in the third and fourth embodiments. Can be known.

10:DFP、30:テスト制御器、40:パタン発生器、50:回路ブロック、
60:符号圧縮器、70:通常使用時の制御器
10: DFP, 30: Test controller, 40: Pattern generator, 50: Circuit block,
60: Code compressor, 70: Control during normal use

Claims (13)

自己テストを行う半導体装置(10)であって、
パタン入力を受け付ける複数の回路ブロック(50)と、
前記パタン入力に対して前記複数の回路ブロックの各々が出力する応答を起源とするテスト応答を取得し、
前記複数の回路ブロックの各々について、基準値と比較することで当該回路ブロックの前記自己テストの結果を得る比較器(302,303)と、
を備え、
前記パタン入力を、前記複数の回路ブロックが共用する、半導体装置。
A semiconductor device (10) that performs a self-test.
Multiple circuit blocks (50) that accept pattern input and
Obtain a test response originating from the response output by each of the plurality of circuit blocks to the pattern input.
A comparator (302, 303) for obtaining the result of the self-test of the circuit block by comparing each of the plurality of circuit blocks with a reference value.
With
A semiconductor device in which the plurality of circuit blocks share the pattern input.
前記応答を圧縮して圧縮値を生成する符号圧縮器(60)を更に備え、
前記比較器は前記圧縮値を前記テスト応答として、基準値と比較する、
請求項1記載の半導体装置。
A code compressor (60) that compresses the response to generate a compressed value is further provided.
The comparator uses the compressed value as the test response and compares it with the reference value.
The semiconductor device according to claim 1.
前記符号圧縮器を前記複数の回路ブロックが共用する、請求項2記載の半導体装置。 The semiconductor device according to claim 2, wherein the code compressor is shared by the plurality of circuit blocks. 前記基準値は、前記パタン入力に応じて用意された期待値である、請求項2に記載の半導体装置。 The semiconductor device according to claim 2, wherein the reference value is an expected value prepared in response to the pattern input. 前記複数の回路ブロックは、互いに同一の機能を有し、
前記複数の回路ブロックの各々の前記基準値は、当該回路ブロックと同一の前記パタン入力を共用する他の前記回路ブロックのテスト応答である、請求項1または2に記載の半導体装置。
The plurality of circuit blocks have the same function as each other.
The semiconductor device according to claim 1 or 2, wherein the reference value of each of the plurality of circuit blocks is a test response of the other circuit block sharing the same pattern input as the circuit block.
テストパタンを発生するパタン発生器(40)をさらに備え、
前記複数の回路ブロックは、前記パタン発生器が発生する前記テストパタンを前記パタン入力として受け付ける、請求項1〜5のうちいずれか1項記載の半導体装置。
Further equipped with a pattern generator (40) that generates a test pattern,
The semiconductor device according to any one of claims 1 to 5, wherein the plurality of circuit blocks receive the test pattern generated by the pattern generator as the pattern input.
前記自己テストの実行を制御するテスト制御器(30)をさらに備え、
前記テスト制御器は、前記複数の回路ブロックの各々の稼働スケジュールに基づいて、休止中の前記回路ブロックに対して前記自己テストを実行する、請求項6記載の半導体装置。
A test controller (30) for controlling the execution of the self-test is further provided.
The semiconductor device according to claim 6, wherein the test controller executes the self-test on the dormant circuit block based on the operation schedule of each of the plurality of circuit blocks.
前記テスト制御器は、パタン初期化入力を生成し、
前記パタン発生器は、前記パタン初期化入力に基づいて前記テストパタンを発生する、請求項7記載の半導体装置。
The test controller generates a pattern initialization input and
The semiconductor device according to claim 7, wherein the pattern generator generates the test pattern based on the pattern initialization input.
前記パタン入力は、前記半導体装置の通常稼働状態において前記複数の回路ブロックのいずれかに割り当てられるべき入力である、請求項5記載の半導体装置。 The semiconductor device according to claim 5, wherein the pattern input is an input to be assigned to any of the plurality of circuit blocks in the normal operating state of the semiconductor device. 半導体装置(10)の自己テストを行うテスト方法であって、
回路ブロックにパタン入力を入力するステップと、
前記回路ブロックに前記パタン入力の演算を行わせる演算ステップと、
前記演算により出力された応答を圧縮してテスト応答を生成する圧縮ステップと、
前記テスト応答を基準値と比較することで前記回路ブロックの前記自己テストの結果を得るステップと、
を含み、
複数の前記回路ブロックに同一の前記パタン入力を入力する半導体装置のテスト方法。
This is a test method for self-testing the semiconductor device (10).
Steps to input pattern input to the circuit block,
A calculation step for causing the circuit block to perform the calculation of the pattern input, and
A compression step that compresses the response output by the above operation to generate a test response,
The step of obtaining the result of the self-test of the circuit block by comparing the test response with the reference value,
Including
A method for testing a semiconductor device in which the same pattern input is input to a plurality of the circuit blocks.
前記基準値は、前記パタン入力に応じて用意された期待値であって、
前記演算ステップは、前記複数の回路ブロックのうちの動作スケジュール上空きがある回路ブロックを選択して演算を行わせる、
請求項10記載の半導体装置のテスト方法。
The reference value is an expected value prepared in response to the pattern input.
In the calculation step, a circuit block having a vacancy in the operation schedule is selected from the plurality of circuit blocks and the calculation is performed.
The method for testing a semiconductor device according to claim 10.
前記複数の回路ブロックは、互いに同一の機能を有し、
前記複数の回路ブロックの各々の前記基準値は、当該回路ブロックと同一の前記パタン入力を共用する他の前記回路ブロックの応答を圧縮したテスト応答である、
請求項10記載の半導体装置のテスト方法。
The plurality of circuit blocks have the same function as each other.
The reference value of each of the plurality of circuit blocks is a test response that compresses the response of the other circuit block that shares the same pattern input as the circuit block.
The method for testing a semiconductor device according to claim 10.
前記パタン入力は、前記半導体装置の通常稼働状態において前記複数の回路ブロックのうちのいずれかに割り当てられるべき入力である、請求項12記載の半導体装置のテスト方法。 The method for testing a semiconductor device according to claim 12, wherein the pattern input is an input to be assigned to any one of the plurality of circuit blocks in the normal operating state of the semiconductor device.
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