JP2020145554A - 撮像素子及びその制御方法、撮像装置、及び、画像処理装置 - Google Patents

撮像素子及びその制御方法、撮像装置、及び、画像処理装置 Download PDF

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Abstract

【課題】 フォトンカウンティング型の撮像素子において、フォトンをカウントする画素を選択できるようにすること。【解決手段】 アバランシェフォトダイオードをそれぞれが有する複数の画素と、前記複数の画素を複数の画素グループに分けた画素グループ毎に、前記アバランシェフォトダイオードの降伏電圧よりも大きい第１の電圧値と、前記降伏電圧よりも小さい第２の電圧値のいずれかが、前記アバランシェフォトダイオードの逆バイアス電圧として供給されるように制御する制御手段とを有する。【選択図】 図３

Description

本発明は、アバランシェフォトダイオードを用いた撮像素子の駆動方法の技術に関するものである。
近年、アバランシェフォトダイオード（ＡＰＤ）をガイガーモードで動作させた際に発生するアバランシェ現象を利用して、入射したフォトンの数そのものを計測してデジタル信号として出力するフォトンカウンティング型の撮像素子の検討がなされている。このようなガイガーモードで動作させるアバランシェフォトダイオードを用いたフォトンカウンティング型の撮像素子は、ＳＰＡＤ（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）と呼ばれている。
ＡＰＤをガイガーモードで動作させる時、例えばＡＰＤに１つのフォトンが入射するとアバランシェ現象によって大電流が発生する。この電流をパルス信号に変換し、そのパルス信号の数をカウントすることで、入射するフォトンの個数を直接計測することが可能となる。そのため、ノイズの影響を受けにくく、Ｓ／Ｎ比の向上が期待されている。ＳＰＡＤを用いたセンシングデバイスの一例として、特許文献１では複数画素のＳＰＡＤから成る測距用センサが開示されている。
ここでＡＰＤを用いた従来のフォトンカウンティング型の撮像素子の動作概要について図７を用いて説明する。図７（ａ）は、ＡＰＤをガイガーモードで動作させる撮像素子の単位画素（以下、「画素」と呼ぶ。）の等価回路を示している。画素は、ＡＰＤ９１、クエンチ抵抗９２、コンパレータ９３、抵抗Ｒ1，Ｒ2より構成される。
ＡＰＤ９１のアノード端はＧＮＤに接続されており、カソード端はクエンチ抵抗９２に接続されている。そして、クエンチ抵抗９２を介して、電圧ＶＤＤから逆バイアス電圧が印加される。このとき電圧ＶＤＤとＧＮＤの電圧差はＡＰＤ９１をガイガーモードにする為に降伏電圧以上となるように設定する。
図７（ｂ）はフォトン入射待機状態からアバランシェ現象が発生し、また元のフォトン入射待機状態に戻るまでのＡＰＤ９１のカソード端の電圧ＶAPDの推移を示している。時刻ｔ９０からｔ９１の期間はフォトン入射待機状態であり、時刻ｔ９１でＡＰＤ９１にフォトンが入射するとアバランシェ現象が発生する。アバランシェ現象が発生すると電流が流れて電圧ＶAPDが低下してアバランシェ現象が止まり（時刻ｔ９３）、また元のフォトン入射待機状態に戻る（時刻ｔ９５）。
図７（ａ）に示すようにコンパレータ９３の一方の入力端子にはＡＰＤ９１のカソード端の電圧ＶAPDが、もう一方の入力端子には基準電圧Ｖrefを抵抗Ｒ1と抵抗Ｒ２とで分圧した参照電圧Ｖthが入力されている。参照電圧Ｖthは、上記で説明したフォトンが入射した際の電圧ＶAPDの変化が検出できるように、Ｖ0とＶminの間の電位に設定する。
コンパレータ９３は、電圧ＶAPDがＶthより小さくなり、再び電圧ＶAPDがＶthより大きくなるまの期間（電圧ＶAPDがＶthレベルを往復した期間）にパルス信号を１つ出力する。
図７（ｃ）は、図７（ｂ）に示すようにＡＰＤ９１のカソード端の電圧ＶAPDが推移した場合のコンパレータ９３の出力Ｖoutを示している。時刻ｔ９２に電圧ＶAPDがＶthより小さくなり、時刻ｔ９４に再びＶAPDがＶthより大きくなるため、ｔ９２〜ｔ９４の期間にパルス信号が一つ出力される。
このコンパレータ９３にカウンタ９４を接続しておけば、入射したフォトンの数をカウントすることができる。従って、フォトン入射待機状態からアバランシェ現象の発生、アバランシェ現象の停止、また元のフォトン入射待機状態へ戻るサイクルを繰り返すことで、ＡＰＤ９１に入射したフォトンの数を計測することが可能となる。
特開２０１４−８１２５３号公報
しかしながら、ＡＰＤを用いたフォトンカウンティング型の撮像素子は露光期間中に高電界をかけるために電圧源ＶＤＤから高い電圧をかける必要がある。そのため、すべての画素が同時に露光する場合、露光期間に消費電力が急激に増加することとなる。
本発明は上記問題点を鑑みてなされたものであり、フォトンカウンティング型の撮像素子において、フォトンをカウントする画素を選択できるようにすることを目的とする。
上記目的を達成するために、本発明の撮像素子は、アバランシェフォトダイオードをそれぞれが有する複数の画素と、前記複数の画素を複数の画素グループに分けた画素グループ毎に、前記アバランシェフォトダイオードの降伏電圧よりも大きい第１の電圧値と、前記降伏電圧よりも小さい第２の電圧値のいずれかが、前記アバランシェフォトダイオードの逆バイアス電圧として供給されるように制御する制御手段とを有する。
本発明によれば、フォトンカウンティング型の撮像素子において、フォトンをカウントする画素を選択することが可能となる。
本発明の実施形態における撮像装置の概略構成を示すブロック図。 実施形態における撮像素子の構成を示す図。 実施形態における画素と画素演算部の一部の構成を示す図。 実施形態における論理回路の構成例及び入力信号の論理値を示す図。 実施形態における駆動方法を示すタイミングチャート。 実施形態における画素グループの配置の例を示した図。 従来技術におけるフォトンカウンティング型撮像素子に関する説明図。
以下、添付図面を参照して実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
以下、図１〜図６を参照して、本実施形態におけるフォトンカウンティング型の撮像素子を用いた撮像装置について説明する。
図１は、本実施形態における撮像装置の概略構成を示すブロック図である。図１において、レンズ部２０１は、ズームレンズを含む複数枚のレンズにより構成され、レンズ駆動部２０２の制御により、Ｗｉｄｅ端からＴｅｌｅ端まで、焦点距離を変化させることができる。
メカニカルシャッタ（以下、「メカシャッタ」と記す。）２０３と、その後段の絞り２０４（光量調節部材）は、撮像素子２０６へ入射する光の照射時間を機械的に制御する露光量調整機構である。メカシャッタ２０３及び絞り２０４は、シャッタ・絞り駆動部２０５によって駆動制御される。
ズームレンズを含むレンズ部２０１を通った被写体像は、メカニカルシャッタ２０３及び絞り２０４により適切な露光量に調整され、撮像素子２０６に結像される。撮像素子２０６内の複数の画素に結像した被写体像は、撮像素子２０６内で２次元のデジタルデータに変換され、撮像信号処理回路２０７に送られる。なお、撮像素子２０６の詳細については後述する。
撮像信号処理回路２０７は、ノイズを軽減するローパスフィルタ処理やシェーディング補正処理、ＷＢ調整処理などの各種の画像処理、さらにキズ補正処理やダークシェーディング補正処理、黒引き処理等の各種の補正、圧縮等を行って画像データを生成する。
全体制御演算部２１０は、撮像装置全体の制御と各種演算を行う。タイミング発生部（以下、「ＴＧ」と記す。）２０８は、全体制御演算部２１０からの制御信号に基づき、撮像素子２０６を駆動させるための駆動パルスを発生させる。第１メモリ部２０９は、画像データを一時的に記憶する。
記録媒体制御インターフェース（Ｉ／Ｆ）部２１１は、半導体メモリ等の着脱可能な記憶媒体である記録媒体２１３に対して画像データの記録及び読み出しを行う。表示部２１２は、画像データ等の表示を行う。外部インターフェース（Ｉ／Ｆ）部２１４は、外部コンピュータ等と通信を行う為のインターフェースである。
第２メモリ部２１５は、全体制御演算部２１０での演算結果や撮影条件等の各種パラメータを記憶する。操作部２１６によりユーザーが設定した撮像装置の駆動条件に関する情報は、全体制御演算部２１０に送られ、これらの情報に基づいて撮像装置全体の制御が行われる。
図２は、撮像素子２０６の概略構造を示しており、本実施形態では、一例として、センサ基板３０１と回路基板３０２とが電気的に接続されるとともに互いに積層された、積層構造を有する。
図２（ａ）において、センサ基板３０１には、複数の画素３０３が２次元状に配置された画素アレイが形成される。なお、画素３０３の詳細な構成については後述する。回路基板３０２には、画素演算部３０４及び信号処理回路３０５が構成される。
画素演算部３０４は、センサ基板３０１上の複数の画素３０３の各々とバンプ等で電気的に接続され、各画素３０３を駆動するための制御信号を出力すると共に、画素３０３からのコンパレータ出力を受け、各種処理を行う。
また、画素演算部３０４は、後述するように、対応する画素毎に入射したフォトンに応じて出力されるコンパレータからのパルス信号の数を計測するカウンタを有する。画素演算部３０４で計測されたカウント値は、信号処理回路３０５によって撮像素子２０６の外部へと出力される。
図２（ｂ）は、撮像素子２０６で使用されるカラーフィルタアレイの一部を示しており、図２（ａ）の画素アレイに含まれる各画素３０３にいずれかのカラーフィルタが配置される。このカラーフィルタの配列は、ベイヤー配列と呼ばれ、第１の色フィルタを赤（Ｒ）、第２の色フィルタを緑（Ｇｒ）、第３の色フィルタを緑（Ｇｂ）、第４の色フィルタを青（Ｂ）として繰り返し配列されている。原色の色フィルタ配列の中でも、高い解像度と優れた色再現性を備えた色フィルタ配列である。
本実施形態では、複数の画素３０３をＧｒоｕｐ１〜Ｇｒоｕｐ９に分け、グループ単位で露光時間を制御できるように構成する。
次に、図３を参照して、画素３０３と画素演算部３０４の一部の構成について説明する。図３は、センサ基板３０１上の画素３０３及び画素３０３に対応する回路基板３０２上の画素演算部３０４の一部の等価回路を示している。
画素３０３は、クエンチ抵抗１０１、受光素子であるＡＰＤ１０２、コンパレータ１０３、参照電圧Ｖthを生成するための抵抗Ｒ1、Ｒ2、スイッチ１０６，１０７を含み、センサ基板３０１上に配置される。なお、画素アレイに含まれる他の画素も同様の構成を有する。画素演算部３０４は、各画素３０３に対応したカウンタ１０４及び論理回路１０５を含み、回路基板３０２上に配置される。
ＡＰＤ１０２のアノード端は接地（ＧＮＤ）されており、カソード端はクエンチ抵抗１０１に接続されている。そしてＡＰＤ１０２には、クエンチ抵抗１０１及びスイッチ１０６，１０７を介して逆バイアス電圧が印加される。本実施形態では、逆バイアス電圧として、電圧ＨＶＤＤと、電圧ＨＶＤＤより低い電圧ＬＶＤＤが供給される。ここで、電圧ＬＶＤＤは電圧ＨＶＤＤより低い電圧であればよく、例えば電圧が供給されない状態（０Ｖ）も含まれる。スイッチ１０６，１０７は、クエンチ抵抗１０１の、ＡＰＤ１０２が接続されているノードと反対側のノードＡが、電圧ＨＶＤＤと電圧ＬＶＤＤのいずれかの電圧供給源に接続されるよう切り替える。
スイッチ１０６及びスイッチ１０７には、論理回路１０５が接続されている。詳細は図４を参照して後述するが、本実施形態では、画素演算部３０４は、９種類の異なる構成を有する論理回路１０５を有し、各画素３０３は、Ｇｒоｕｐ１〜Ｇｒоｕｐ９のうち、画素３０３が属するグループに応じた構成の論理回路１０５が接続される。
論理回路１０５は５つの入力端子Ａ〜Ｅを有し、ＴＧ２０８からそれぞれＨｉｇｈまたはＬｏｗのいずれかのレベルの信号が入力する。また、論理回路１０５は２つの出力端子Ｆ，Ｇを有し、入力端子Ａ〜Ｅに入力されたレベルに応じて、互いに異なるレベルの信号を出力する。論理回路１０５の出力端子Ｆ，Ｇの出力により、スイッチ１０６，１０７のいずれか一方が、他方がＯＦＦとなるように切り替えられる。
電圧ＨＶＤＤとＧＮＤの電圧差は、ＡＰＤ１０２をガイガーモードで駆動する為に降伏電圧（以下、「ＶＢＲ」と記す。）以上となるように設定する。一方、電圧ＬＶＤＤとＧＮＤの電圧差は、ＶＢＲより小さくなるように設定する。
ＡＰＤ１０２のカソード端の電圧ＶAPD（出力電圧）はコンパレータ１０３の一方の入力端に入力される。また、コンパレータ１０３のもう一方の入力端には、基準電圧Ｖrefを、抵抗Ｒ1とＲ2により分圧した参照電圧Ｖthが入力される。コンパレータ１０３は、電圧ＶAPDが参照電圧Ｖthレベルを往復した場合にパルス信号を出力する。コンパレータ１０３から出力されたパルス信号は、カウンタ１０４に入力され、その数が計測される。
次に、図４を参照して、論理回路１０５の構成及び駆動パターンについて説明する。本実施形態の画素演算部３０４は、図４（ａ）〜（ｉ）に示す９種類の異なる構成を有する論理回路１０５を有し、各論理回路１０５は複数のＡＮＤ回路とＮＯＴ回路からなる。以下、図４（ａ）〜（ｉ）に示す各構成の論理回路１０５を、それぞれ論理回路１０５（１）〜１０５（９）と記す。論理回路１０５（１）〜１０５（９）の出力端子Ｆ、Ｇは、それぞれ画素グループＧｒоｕｐ１〜Ｇｒоｕｐ９の画素のスイッチ１０６、１０７に接続されている。また、論理回路１０５（１）〜１０５（９）の入力端子Ａ〜Ｅには、それぞれ同じレベルの信号が入力され、ＴＧ２０８により制御される。
図４（ｊ）は、論理回路１０５（１）〜１０５（９）の入力端子Ａ〜Ｅに入力される信号のレベルを示しており、信号のＨレベルとＬレベルのパターンは、パターン（１）からパターン（１１）まであり、入力端子Ａ〜Ｅへの入力信号はＴＧ２０８から入力される。
パターン（１）では、論理回路１０５（１）のみ、出力端子ＦからＨレベル、出力端子ＧからＬレベルが出力され、それ以外の論理回路１０５（２）〜１０５（９）の出力端子ＦからはＬレベル、出力端子ＧからＨレベルが出力される。これにより、Ｇｒｏｕｐ１の画素３０３のみ、スイッチ１０６がＯＮ、スイッチ１０７がＯＦＦとなり、クエンチ抵抗１０１のノードＡが電圧源ＨＶＶＤに接続され、ＡＰＤ１０２がガイガーモードで駆動される。
一方、Ｇｒоｕｐ２〜Ｇｒоｕｐ９の画素３０３では、スイッチ１０６がＯＦＦ、スイッチ１０７がＯＮとなり、クエンチ抵抗１０１のノードＡは電圧源ＬＶＤＤに接続されるため、ＡＰＤ１０２はガイガーモードで駆動されない。従って、Ｇｒｏｕｐ１の画素３０３のみ、入射するフォトンの数を計数することができる。
以下、画素３０３のＡＰＤ１０２がガイガーモードで駆動される状態を、画素３０３がＯＮとなる、と表現する。逆に、画素３０３のＡＰＤ１０２がガイガーモードで駆動されていない状態を、画素３０３がＯＦＦとなる、と表現する。
パターン（２）〜パターン（９）では、それぞれ論理回路１０５（２）〜１０５（９）のいずれか１つのみ、出力端子ＦからＨレベル、出力端子ＧからＬレベルを出力し、それぞれＧｒｏｕｐ２〜Ｇｒｏｕｐ９のいずれかに属する画素３０３がＯＮとなる。
また、パターン（１０）では、Ｇｒоｕｐ１〜Ｇｒоｕｐ９のすべての画素３０３の出力端子ＦからＬレベル、出力端子ＧからＨレベルが出力され、クエンチ抵抗１０１のノードＡが電圧ＬＶＤＤに接続され、すべての画素３０３がＯＦＦとなる。
パターン（１１）は、Ｇｒоｕｐ１〜Ｇｒоｕｐ９のすべての画素３０３の出力端子ＦからＨレベル、出力端子ＧからＬレベルが出力され、クエンチ抵抗１０１のノードＡが電圧ＨＶＤＤに接続され、すべての画素３０３がＯＮとなる。
次に図５と図６を用いて、上記構成を利用した本実施形態における撮像素子２０６の駆動制御について説明する。ここでは一例として、水平方向と垂直方向に３画素加算または３画素間引きの動画モードで駆動させる場合について説明する。
図５（ａ）〜（ｄ）は、Ｇｒоｕｐ１〜Ｇｒоｕｐ９の各画素のクエンチ抵抗１０１のノードＡの電圧値ＶＡの時間推移を示したものである。電圧値ＶＡが電圧ＨＶＤＤに接続された状態をＨｉｇｈ（ＶＡ≧ＶＢＲ）、電圧ＬＶＤＤに接続された状態をＬｏｗ（ＶＡ＜ＶＢＲ）として表している。電圧値ＶＡがＨｉｇｈである間、画素３０３はＯＮとなる。
また、図６（ａ）は、本実施形態における画素グループの配置例を示している。各枠内に記載されているＲ、Ｇｒ、Ｇｂ、Ｂは各画素で用いられているカラーフィルタを示しており、また各枠内に記載されている１〜９の数字は、各画素が属するＧｒоｕｐ１〜Ｇｒоｕｐ９のいずれかを示している。当該配置において、水平方向と垂直方向の３画素加算または３画素間引き処理は、同色の１〜９の画素間で行うものとする。例えば、「Ｒ１」は、赤（Ｒ）の画素でＧｒоｕｐ１に属していることを示しており、Ｒ１〜Ｒ９の９画素の間で画素加算または間引き処理を行う。
＜駆動方法１＞
図５（ａ）は、Ｇｒоｕｐ１の画素のみをＯＮにした場合を示している。図５（ａ）においては、時刻ｔ０〜時刻ｔ１８にかけて、ＴＧ２０８から撮像素子２０６の論理回路１０５の入力端子Ａ、Ｂ、Ｃ、Ｄ、Ｅに対して、図４（ｊ）に示すパターン（１）の信号、即ち、すべてＬｏｗレベルの信号を入力する。
上記入力によりＧｒоｕｐ１の画素の電圧値ＶＡのみＨｉｇｈになり、それ以外のＧｒоｕｐ２〜Ｇｒоｕｐ９の画素の電圧値ＶＡはＬоｗになる。そのため、Ｇｒоｕｐ１の画素（図６（ａ）では、Ｒ１、Ｇｒ１、Ｇｂ１、Ｂ１）のみＯＮとなり、フォトンがカウントされる。
そして時刻ｔ１８において、ＴＧ２０８から撮像素子２０６の論理回路１０５の入力端子Ａ、Ｂ、Ｃ、Ｄ、Ｅに対して、パターン（１０）の信号を入力する。これによりＧｒоｕｐ１〜Ｇｒоｕｐ９すべての画素の電圧値ＶＡはＬоｗになり、Ｇｒоｕｐ１もＯＦＦとなって、フォトンのカウントを終了する。
Ｇｒｏｕｐ１の画素にＯＮ期間中に入射したフォトンに対し、コンパレータ１０３からのパルス信号が出力され、カウンタ１０４にてカウントされる。得られたカウント値は、信号処理回路３０５にて出力信号の無いＧｒоｕｐ２〜Ｇｒоｕｐ９の画素を間引いたデジタル２次元データに変換され、撮像信号処理回路２０７に送られる。撮像信号処理回路２０７では、各種の補正処理、画像処理、圧縮等を行って動画データを作成する。
上記動作により、撮像素子２０６上の画素のうち、１／９の画素のみＯＮすることで、全画素同時にＯＮする場合と比較して、撮影に係る電力を大幅に低減させることができる。
＜駆動方法２＞
図５（ａ）に示す駆動方法では、全画素の１／９の画素しかＯＮとしないため、最終的な出力画像は１／９に間引かれた画像となり、画像のエッジや輪郭部分のガタツキ（以下、「ジャギー」と呼ぶ。）が生じる場合が想定される。そこで、最終出力画像にてジャギーが発生せず、かつ消費電力を低減する駆動方法の例を、図５（ｂ）を用いて説明する。
図５（ｂ）はＧｒоｕｐ１〜Ｇｒоｕｐ９の画素をグループ毎に順次ＯＮにする場合を示している。図５（ｂ）においては、時刻ｔ０〜時刻ｔ２にかけて、ＴＧ２０８から撮像素子２０６の論理回路１０５の入力端子Ａ、Ｂ、Ｃ、Ｄ、Ｅに対して、パターン（１）の信号を入力する。これにより、Ｇｒоｕｐ１の画素の電圧値ＶＡのみＨｉｇｈになり、それ以外の画素の電圧値ＶＡはＬоｗになるため、時刻ｔ０〜時刻ｔ２の間はＧｒоｕｐ１の画素（図６（ａ）のＲ１、Ｇｒ１、Ｇｂ１、Ｂ１）のみＯＮとなり、フォトンがカウントされる。
次に、時刻ｔ２〜時刻ｔ４にかけて、ＴＧ２０８から撮像素子２０６の論理回路１０５の入力端子Ａ、Ｂ、Ｃ、Ｄ、Ｅに対して、パターン（２）の信号を入力する。これにより、Ｇｒоｕｐ２の画素の電圧値ＶＡのみＨｉｇｈになり、それ以外の画素の電圧値ＶＡはＬоｗになるため、時刻ｔ２〜時刻ｔ４の間はＧｒоｕｐ２の画素（図６（ａ）のＲ２、Ｇｒ２、Ｇｂ２、Ｂ２）のみＯＮとなり、フォトンがカウントされる。
時刻ｔ４〜時刻ｔ１８にかけても同様に、Ｇｒоｕｐ３からＧｒоｕｐ９まで、順次電圧値ＶＡをＨｉｇｈとする。これにより、時刻ｔ１８までの間に、Ｇｒоｕｐ１〜Ｇｒоｕｐ９全ての画素を順次ＯＮとして、一連の駆動制御を終了する。
ＯＮ期間中に各画素に入射したフォトンに対し、コンパレータ１０３からのパルス信号が出力され、カウンタ１０４にてカウントされる。得られたカウント値は、信号処理回路３０５にて、Ｇｒоｕｐ１〜Ｇｒоｕｐ９それぞれに属する隣接同色画素間で加算を行う。例えば、図６（ａ）のＲ画素については、Ｒ１〜Ｒ９の９画素のカウント値を加算する。加算されたカウント値は、さらにデジタル２次元データに変換され、撮像信号処理回路２０７に送られる。撮像信号処理回路２０７では、各種の補正処理、画像処理、圧縮等を行って動画データを作成する。
上記動作により、撮像素子２０６上の画素のうち、同時刻にＯＮされているのは全体の１／９の画素のみとなるため、全画素同時にＯＮする場合と比較して、撮影に係る電力を大幅に低減させることができる。また、図５（ｂ）に示す駆動方法では、画素加算して信号を作成しているため、図５（ａ）に示す駆動方法と比較してジャギーが生じない。
＜駆動方法３＞
図５（ｂ）の露光制御では９画素を加算するため、解像感が低下してしまう。そこで、さらに解像感にも配慮したうえで消費電力を低減する駆動方法の例を、図５（ｃ）を用いて説明する。
図５（ｃ）も図５（ｂ）と同様に、Ｇｒоｕｐ１からＧｒоｕｐ９まで順次画素をＯＮにして読み出す場合を示している。図５（ｂ）に示す駆動方法との違いは、図５（ｃ）では、注目画素グループのＯＮ時間を長く、そうでない画素グループのＯＮ時間を短くするように、画素グループ毎に重みづけを行っている点である。本実施形態では、注目画素グループをＧｒоｕｐ５として重み「４」に、Ｇｒоｕｐ５から近い距離にあるＧｒоｕｐ２、４、６、８は重み「２」に、Ｇｒоｕｐ５からの距離がやや遠いＧｒоｕｐ１、３、７、９は重み「１」として重みづけする。そして、重みに応じてＯＮ時間を設定する。
上述した重みづけを画素で表したものを図６（ｂ）に示す。図６（ｂ）において、左斜線パターンの画素（画素Ｇｒоｕｐ５）は、重み「４」の画素であり、ＯＮ時間が最も長い。右斜線パターンの画素（Ｇｒоｕｐ２、４、６、８）は、重み「２」の画素であり、左斜線パターンの画素の１／２のＯＮ時間となる。白塗りの画素（Ｇｒоｕｐ１、３、７、９）は、重み「１」の画素であり、左斜線パターンの画素の１／４のＯＮ時間となる。
図５（ｃ）に示す様に、Ｇｒоｕｐ１の画素は、時刻ｔ０’〜時刻ｔ１’の間、パターン（１）の信号を用いてＯＮにする。Ｇｒоｕｐ２の画素は、時刻ｔ１’〜時刻ｔ３’の間、パターン（２）の信号を用いてＯＮにする。また、Ｇｒоｕｐ３の画素は、時刻ｔ３’〜時刻ｔ４’の間、パターン（３）の信号を用いてＯＮにし、Ｇｒоｕｐ４の画素は、時刻ｔ４’〜時刻ｔ６’の間、パターン（４）の信号を用いてＯＮにする。
Ｇｒоｕｐ５の画素は、時刻ｔ６’〜時刻ｔ１０’の間、パターン（５）の信号を用いてＯＮにし、Ｇｒоｕｐ６の画素は、時刻ｔ１０’〜時刻ｔ１２’の間、パターン（６）の信号を用いてＯＮにする。Ｇｒоｕｐ７の画素は、時刻ｔ１２’〜時刻ｔ１３’の間、パターン（７）の信号を用いてＯＮにし、Ｇｒоｕｐ８の画素は、時刻ｔ１３’〜時刻ｔ１５’の間、パターン（８）の信号を用いてＯＮにする。
そして、Ｇｒоｕｐ９の画素は、時刻ｔ１５’〜時刻ｔ１６’の間、パターン（９）の信号を用いてＯＮにする。このように、重みが「４」であるＧｒоｕｐ５の画素のＯＮ時間が、重みが「１」であるＧｒоｕｐ１、３、７、９の画素のＯＮ時間の４倍、重みが「２」であるＧｒоｕｐ２、４、６、８の画素のＯＮ時間の２倍となるように制御する。
以上の制御により得られるカウント値から動画データ生成までの処理は、図５（ｂ）の場合と同様であるため、説明を省略する。
上記動作により、撮像素子２０６上の画素のうち、同時刻にＯＮされているのは全体の１／９の画素のみとなるため、全画素同時にＯＮする場合と比較して、撮影に係る電力を大幅に低減させることができる。
また、図５（ｂ）の駆動方法に比べ、Ｇｒоｕｐ５からその周辺の画素グループにかけて重みづけして得られたカウント値を加算しているため、エッジ強調され、最終的な出力画像の解像感低下も緩和される。
＜駆動方法４＞
図５（ｂ）及び図５（ｃ）の動作方法では、Ｇｒоｕｐ１からＧｒоｕｐ９までの画素を順次ＯＮしているため、被写体が動いている場合に被写体歪みが目立ちやすい。そこで、被写体歪みを低減する駆動方法の例を、図５（ｄ）を用いて説明する。
図５（ｄ）の動作において、各画素Ｇｒの重みづけは図５（ｃ）の場合と同様である。そのため、各画素グループのＯＮ時間の合計は、図５（ｃ）と同じであるが、図５（ｄ）の動作では、各画素グループ内でも画素のＯＮ時間を離散的に配置すると共に、ＯＮする順番も領域的に偏らないように制御している。
より詳細には、まず、時刻ｔ０’〜時刻ｔ１’の間、パターン（５）の信号を用いて、Ｇｒоｕｐ５の画素をＯＮにする。次に、時刻ｔ１’〜時刻ｔ２’の間、パターン（２）の信号を用いて、Ｇｒоｕｐ２の画素をＯＮにする。そして、時刻ｔ２’〜時刻ｔ３’の間は、パターン（８）の信号を用いて、Ｇｒоｕｐ８の画素をＯＮにし、時刻ｔ３’〜時刻ｔ４’の間は、パターン（４）の信号を用いて、Ｇｒоｕｐ４の画素をＯＮにする。
以下同様に、パターン（１）からパターン（９）の信号を用いて、Ｇｒｏｕｐ６、５、１、９、３、７、５、８、２、６、４、５の順に、画素をＯＮする。このように、重みが「４」であるＧｒоｕｐ５の画素は４回、重みが「２」であるＧｒоｕｐ２、４、６、８の画素は２回、重みが「１」であるＧｒоｕｐ１、３、７、９の画素は１回、ＯＮとなるように、離散的に制御する。
以上の制御により得られるカウント値から動画データ生成までの処理は、図５（ｂ）の場合と同様であるため、説明を省略する。
図５（ｄ）のように駆動することで、図５（ｂ）や図５（ｃ）の駆動方法に比べ、移動する被写体を撮影する際のＯＮ時間のずれによる画像への影響（被写体歪）を抑えることができる。
上記動作により、撮像素子２０６上の画素のうち、同時刻にＯＮされているのは全体の１／９の画素のみとなるため、全画素同時にＯＮする場合と比較して、撮影に係る電力を大幅に低減させることができる。
また、画素をＯＮする順番、ＯＮ時間の重みづけを工夫することで、ジャギーや解像度の低減、被写体歪にも考慮した駆動が可能となる。
なお、上述した例では、画素を９つの画素グループに分けて制御する場合について説明したが、本発明はこれに限られるものでは無い。例えば、４つの画素グループや、１６の画素グループに分けることも可能である。
また、入力端子Ａ、Ｂ、Ｃ、Ｄ、Ｅへの入力信号をＴＧ２０８から入力するものとして説明したが、ＴＧ２０８からのタイミング信号に応じて、撮像素子２０６内で生成するようにしても良い。
また、上述した例では、Ｇｒｏｕｐ１〜Ｇｒｏｕｐ９のいずれかの画素か、またはＧｒｏｕｐ１〜Ｇｒｏｕｐ９の全ての画素をＯＮする場合について説明したが、本発明はこれに限られるものでは無い。上述した構成及び入力信号を利用して、Ｇｒｏｕｐ１〜Ｇｒｏｕｐ９の画素を画素グループ単位で選択する駆動方法であれば良く、目的の画像に必要な信号得られるように、様々な駆動方法により駆動することが可能である。
また、上述した例では、電圧ＨＶＤＤと電圧ＬＶＤＤを、スイッチ１０６，１０７のＯＮ／ＯＦＦにより切り替えて供給する場合について説明したが、異なる電圧を切り替えて供給可能であれば、図３に示す構成と異なる構成であっても構わない。例えば、電圧ＨＶＤＤと電圧ＬＶＤＤのいずれかに接続するスイッチにより、出力端子Ｆの出力がＨｉｇｈであれば電圧ＨＶＤＤ、Ｌｏｗであれば電圧ＬＶＤＤに接続するように構成しても良い。その場合には、論理回路１０５における出力端子Ｇの構成が不要になる。
＜他の実施形態＞
なお、本発明は、複数の機器（例えばホストコンピュータ、インターフェイス機器、カメラなど）から構成されるシステムに適用しても、一つの機器からなる装置に適用してもよい。
また、本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
１０１：クエンチ抵抗、１０２：ＡＰＤ、１０３：コンパレータ、１０４：カウンタ、１０５：論理回路、１０６，１０７：スイッチ、２０１：レンズ、２０２：レンズ駆動部。２０３：メカニカルシャッタ、２０４：絞り、２０５：メカニカルシャッタ・絞り駆動部 ２０６：撮像素子、２０７：撮像信号処理回路、２０８：タイミング発生部、２０９：第１メモリ部、２１０：全体制御演算部、２１１：記録媒体制御インターフェース部、２１２：表示部、２１３：記録媒体、２１４：外部インターフェース部、２１５：第２メモリ部、２１６：操作部、３０１：センサ基板、３０２：回路基板、３０３：画素、３０４：画素演算部、３０５：信号処理回路
しかしながら、ＡＰＤを用いたフォトンカウンティング型の撮像素子は露光期間中に高電界をかけるために電圧源ＶＤＤから高い電圧をかける必要がある。そのため、すべての画素を同時に露光する場合、露光期間に消費電力が急激に増加することとなる。

Claims (14)

  1. アバランシェフォトダイオードをそれぞれが有する複数の画素と、
    前記複数の画素を複数の画素グループに分けた画素グループ毎に、前記アバランシェフォトダイオードの降伏電圧よりも大きい第１の電圧値と、前記降伏電圧よりも小さい第２の電圧値のいずれかが、前記アバランシェフォトダイオードの逆バイアス電圧として供給されるように制御する制御手段と
    を有することを特徴とする撮像素子。
  2. 前記制御手段は、前記複数の画素グループの１つに属する画素に前記第１の電圧値を供給し、それ以外の画素に前記第２の電圧値を供給するように制御することにより、前記複数の画素から信号を間引いて読み出すことを特徴とする請求項１に記載の撮像素子。
  3. 前記制御手段は、前記複数の画素グループの１つに属する画素に前記第１の電圧値を供給し、それ以外の画素に前記第２の電圧値を供給する制御を、前記複数の画素グループに対して順次、行うことにより、前記複数の画素から順次、信号を読み出すことを特徴とする請求項１または２に記載の撮像素子。
  4. 前記制御手段は、前記複数の画素グループに対して重み付けを行い、前記第１の電圧値を供給する時間を、前記重み付けに応じて前記画素グループ毎に設定することを特徴とする請求項３に記載の撮像素子。
  5. 前記制御手段は、前記第１の電圧値を供給する時間を、離散的に設定することを特徴とする請求項４に記載の撮像素子。
  6. 前記第１の電圧値を供給する第１の供給手段と、前記第２の電圧値を供給する第２の供給手段とを更に有し、
    前記制御手段は、前記第１の供給手段と前記第２の供給手段のいずれかを選択することにより、前記第１の電圧値と前記第２の電圧値のいずれかが供給されるように制御することを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
  7. 前記複数の画素はそれぞれ、前記第１の供給手段を選択する第１のスイッチと、前記第２の電圧手段を選択する第２のスイッチとを有し、前記第１のスイッチと第２のスイッチは、前記制御手段により制御されることを特徴とする請求項６に記載の撮像素子。
  8. 前記アバランシェフォトダイオードの出力に基づいて生成されるパルス信号の数をカウントして、カウント値を出力するカウンタを更に有することを特徴とする請求項１乃至７のいずれか１項に記載の撮像素子。
  9. 前記制御手段は、前記複数の画素グループにそれぞれ対応し、複数の入力端子を有する互いに異なる構成を有する複数の論理回路を含み、前記複数の論理回路は、前記複数の入力端子に入力する同じ組み合わせの入力信号に対して、異なる出力信号を、前記逆バイアス電圧を制御するための制御信号として出力することを特徴とする請求項１乃至８のいずれか１項に記載の撮像素子。
  10. 請求項９に記載の撮像素子と、
    前記複数の論理回路それぞれの複数の入力端子に入力する前記入力信号を供給する手段と
    を有することを特徴とする撮像装置。
  11. 請求項８に記載の撮像素子と、
    前記撮像素子から出力されるカウント値を処理して、画像データを生成する処理手段と
    を有することを特徴とする画像処理装置。
  12. アバランシェフォトダイオードをそれぞれが有する複数の画素を含む撮像素子の制御方法であって、
    制御手段が、前記複数の画素を複数の画素グループに分けた画素グループ毎に、前記アバランシェフォトダイオードの降伏電圧よりも大きい第１の電圧値と、前記降伏電圧よりも小さい第２の電圧値のいずれかが、前記アバランシェフォトダイオードの逆バイアス電圧として供給されるように制御することを特徴とする撮像素子の制御方法。
  13. コンピュータに、請求項１２に記載の制御方法を実行させるためのプログラム。
  14. 請求項１３に記載のプログラムを記憶したコンピュータが読み取り可能な記憶媒体。
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