JP2020135787A - 転送制御装置、情報処理装置及び工作機械 - Google Patents
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Abstract
Description
10 予定記憶部
20 転送制御部
30 一次記憶部
40 命令セット設定部
50 タイマ
100 情報処理装置
201,202,203 サーボコントローラ
P1,P2…Pn プロセッサ
Claims (5)
- 複数のプロセッサの要求に応じてデータ転送を行う転送制御装置であって、
それぞれデータ転送の情報を記述した命令セットを記憶可能な予定記憶部と、
前記予定記憶部に記憶された前記命令セットを順番に実行する転送制御部と、
前記複数のプロセッサの要求に応じて前記データ転送に係る情報を記述した前記命令セットである転送命令セット、及び前記複数のプロセッサに対応し、それぞれ空のデータ転送を行うための情報を記述した前記命令セットである複数のダミー命令セットを記憶する一次記憶部と、
前記命令セットを前記一次記憶部に書き込むと共に、前記一次記憶部から読み出した前記命令セットを前記予定記憶部に書き込む命令セット設定部と、
を備え、
前記命令セット設定部は、前記プロセッサからデータ転送の要求があったとき、要求を発した前記プロセッサに対応する前記転送命令セットが存在する場合は、前記要求を発したプロセッサに対応する最後の前記転送命令セットの次に新しい前記転送命令セットを割り込ませ、前記要求を発したプロセッサに対応する前記転送命令セットが存在しない場合は、前記要求を発したプロセッサに対応する前記ダミー命令セットの次に新しい前記転送命令セットを割り込ませる、転送制御装置。 - 前記命令セットは、次に実行する命令セットのアドレスを指定する次アドレス情報を含むものであり、
前記命令セット設定部は、
前記プロセッサからデータ転送の要求があったとき、新しい前記転送命令セットを前記予定記憶部に書き込むと共に、
前記要求を発したプロセッサに対応する最後の転送命令セット又は前記要求を発したプロセッサに対応するダミー命令セットの前記次アドレス情報を前記新しい転送命令セットのアドレスに書き換える、請求項1に記載の転送制御装置。 - 前記命令セット設定部は、
新しく書き込んだ前記転送命令セットの次に、前記要求を発したプロセッサの次の前記プロセッサに対応する前記ダミー命令セットのアドレスを前記次アドレス情報とし、空のデータ転送を行うための情報を記述した前記命令セットである復帰命令セットを割り込ませる、請求項2に記載の転送制御装置。 - 請求項1から3のいずれかに記載の転送制御装置と、前記転送制御装置にデータ転送を要求する複数のプロセッサと、前記転送制御装置を介して転送されるデータに従って外部と通信する通信インターフェイスと、を備える情報処理装置。
- 請求項4に記載の情報処理装置と、前記情報処理装置と通信し、駆動軸を制御するサーボコントローラとを備え、
前記情報処理装置の前記プロセッサは、加工プログラムに基づいて前記駆動軸のあるべき動作を算出する、工作機械。
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JP2019032345A JP7168487B2 (ja) | 2019-02-26 | 2019-02-26 | 転送制御装置、情報処理装置及び工作機械 |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0272464A (ja) * | 1988-09-08 | 1990-03-12 | Toshiba Corp | データ伝送装置のdma方式 |
JP2006024134A (ja) * | 2004-07-09 | 2006-01-26 | Sony Corp | Dma転送装置及びdma転送方法 |
US20080168191A1 (en) * | 2007-01-10 | 2008-07-10 | Giora Biran | Barrier and Interrupt Mechanism for High Latency and Out of Order DMA Device |
-
2019
- 2019-02-26 JP JP2019032345A patent/JP7168487B2/ja active Active
Patent Citations (3)
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JPH0272464A (ja) * | 1988-09-08 | 1990-03-12 | Toshiba Corp | データ伝送装置のdma方式 |
JP2006024134A (ja) * | 2004-07-09 | 2006-01-26 | Sony Corp | Dma転送装置及びdma転送方法 |
US20080168191A1 (en) * | 2007-01-10 | 2008-07-10 | Giora Biran | Barrier and Interrupt Mechanism for High Latency and Out of Order DMA Device |
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JP7168487B2 (ja) | 2022-11-09 |
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