JPH0272464A - データ伝送装置のｄｍａ方式 - Google Patents
データ伝送装置のｄｍａ方式Info
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- JPH0272464A JPH0272464A JP63223403A JP22340388A JPH0272464A JP H0272464 A JPH0272464 A JP H0272464A JP 63223403 A JP63223403 A JP 63223403A JP 22340388 A JP22340388 A JP 22340388A JP H0272464 A JPH0272464 A JP H0272464A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 33
- 230000015654 memory Effects 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 7
- 238000011084 recovery Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004793 poor memory Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、データ伝送装置のＤＭＡ方式における改良
に関する。
に関する。
（従来の技術〉
従来、親局が複数の子局に対して可変長データを送り出
すような伝送システムにおいては、各種のＤＭＡ方式が
採用されている。
すような伝送システムにおいては、各種のＤＭＡ方式が
採用されている。
例えばその１つとしては、親局がディスクリブタと呼ば
れるメモリエリアを有し、これに出込まれたデータ先頭
アドレスとデータサイズとを周毎に読み出して、その内
容に応じて順次周毎にデータを伝送するものである。
れるメモリエリアを有し、これに出込まれたデータ先頭
アドレスとデータサイズとを周毎に読み出して、その内
容に応じて順次周毎にデータを伝送するものである。
第４図はこのようなりＭＡ方式を用いたデータ伝送Ｖ装
置のハードウェア構成を示すブロック図、第５図はディ
スクリブタの内容を示すメモリマップ、第６図は動作の
流れを示すフローチャートである。
置のハードウェア構成を示すブロック図、第５図はディ
スクリブタの内容を示すメモリマップ、第６図は動作の
流れを示すフローチャートである。
なお、この例では、１個の親局に対して３個の子局が接
続されているものと仮定する。
続されているものと仮定する。
まず、親局のＣＰＵは、ディスクリブタより第１局に送
るべきデータの先頭アドレスを読み出し、これをアドレ
スレジスタ４２にセットする（ステツブ６０３）。
るべきデータの先頭アドレスを読み出し、これをアドレ
スレジスタ４２にセットする（ステツブ６０３）。
次に、送るべきデータサイズをディスクリブタから読み
出し、データサイズレジスタ４５にセットづる（ステッ
プ６０４）。
出し、データサイズレジスタ４５にセットづる（ステッ
プ６０４）。
この１す、アドレスレジスタ４２にセットされたアドレ
スから、データ→ノイズレジスタ４５にレットされた数
だけ順にメモリからデータを読み出し送受信回路（図示
せず）に送る（ステップ６０５）データ送出終了後、局
数カウンタ４７の現在の賄と子局数を比較しくステップ
６０６）、等しければ動作を終了し、等しくなければ局
数カウンタ４７をカウントアツプしくステップ６０２）
、次の局のためのデータ送信に移る。
スから、データ→ノイズレジスタ４５にレットされた数
だけ順にメモリからデータを読み出し送受信回路（図示
せず）に送る（ステップ６０５）データ送出終了後、局
数カウンタ４７の現在の賄と子局数を比較しくステップ
６０６）、等しければ動作を終了し、等しくなければ局
数カウンタ４７をカウントアツプしくステップ６０２）
、次の局のためのデータ送信に移る。
現在の局数カウンタ４７の値を１どすれば、子局数は３
′Ｃ−あるから、局数カウンタ４７を２にカウントアツ
プし、第２ ｆｉｎ Ｆ−１の動作に移るわけである。
′Ｃ−あるから、局数カウンタ４７を２にカウントアツ
プし、第２ ｆｉｎ Ｆ−１の動作に移るわけである。
そして、第３掃目のデータを送出した後にすべての動作
を終了する。
を終了する。
また、別のＤＭＡ方式としては、データの最後に次のデ
ータの始まる先頭アドレスを店込んでおき、１局のデー
タが送出された後には次のデータの先頭アドレスにポイ
ンタが移るＪ：うにすることでｆ−エージを構成したち
のもある。この例を第７図に小す。
ータの始まる先頭アドレスを店込んでおき、１局のデー
タが送出された後には次のデータの先頭アドレスにポイ
ンタが移るＪ：うにすることでｆ−エージを構成したち
のもある。この例を第７図に小す。
第７図の動作を説明すると、まず１一番地から始まる第
１局のデータを送出し終ると、最（νに次の第１１１局
のデータの始まる番地Ｊを読込む。
１局のデータを送出し終ると、最（νに次の第１１１局
のデータの始まる番地Ｊを読込む。
すると、ポインタｔまＪ番地に移り、Ｊ番地から始まる
第１＋１局のデータを送出する。
第１＋１局のデータを送出する。
データ送出後は次の第１＋２局のデータのｌｉｉよる番
地に番地Ｋを読込み、同様にしてに番地から始まる第１
＋２局のデータを送出する。
地に番地Ｋを読込み、同様にしてに番地から始まる第１
＋２局のデータを送出する。
最（りの同第１＋２局のデータを送出し終ると、この（
りには最初の第１局のデータが始まるし番地がセラ１〜
されているので、こ机をに・ｋ込むことで再び最初の局
からデータ送信を開始することがで゛きるね【］である
。
りには最初の第１局のデータが始まるし番地がセラ１〜
されているので、こ机をに・ｋ込むことで再び最初の局
からデータ送信を開始することがで゛きるね【］である
。
（発明が解決しようとする課題）
第４図で説明した従来例では、途中の局例えば第２局が
故障した場合、それとは関係なしに第２局に対してデー
タを送ることを繰返してしまい、時間のロスとなる。
故障した場合、それとは関係なしに第２局に対してデー
タを送ることを繰返してしまい、時間のロスとなる。
また、このことを避けるためは、第２局にデータが送ら
れないようにディスクリブタの再配置を行なわねばなら
ず、この場合にはＣＰＵに余計な（１担がかかることに
なる。
れないようにディスクリブタの再配置を行なわねばなら
ず、この場合にはＣＰＵに余計な（１担がかかることに
なる。
また、第７図で説明した従来例でも、途中の局りりＩ／
１．１４シた場合データを送り続ｔプてしまうことは同
じであり、これを避けるためには第８図に示すように、
故障した局だｔＪをチェーンから外すことが必要となる
。
１．１４シた場合データを送り続ｔプてしまうことは同
じであり、これを避けるためには第８図に示すように、
故障した局だｔＪをチェーンから外すことが必要となる
。
しかしながら、この場合には、故障した局がヂ１−ンに
復帰する時のために、故障局のデータの先頭アドレスを
メ土りのどこかに記憶しておかねばならない。そのため
に、メモリの別エリヤにアドレス待機領域を設けておく
ことは、メモリの使用効率が悪くなり、ＣＰｔＪの処理
も複雑になる。
復帰する時のために、故障局のデータの先頭アドレスを
メ土りのどこかに記憶しておかねばならない。そのため
に、メモリの別エリヤにアドレス待機領域を設けておく
ことは、メモリの使用効率が悪くなり、ＣＰｔＪの処理
も複雑になる。
この発明は、以上の問題点を解決するためになされたも
のであり、その目的とするところは、子局に故障が生じ
ても親局のディスクリブタの再配置が不要であり、故障
時の送信停止１回復りの送信再開を速やかに行なえるよ
うなデータ伝送装置のＤＭＡ方式を提供することにある
。
のであり、その目的とするところは、子局に故障が生じ
ても親局のディスクリブタの再配置が不要であり、故障
時の送信停止１回復りの送信再開を速やかに行なえるよ
うなデータ伝送装置のＤＭＡ方式を提供することにある
。
［発明の構成１
（課題を解決するための手段）
この発明は、上記の目的を達成するために、メ［り内の
インデックスエリアに転送先アドレスと転送データサイ
ズとで記述されたＤＭＡ転送指令を参照することにより
、複数の転送先に対し順次にＤＭＡ転送を行なうように
したデータ伝送装置のＤＭＡ方式において、 前記インデッックスエリア内に記述されたＤＭＡ転送指
令のそれぞれに当該指令の有効／無効を示すフラグ又は
コード等を識別子を付加し、前記ＤＭＡ転送指令の参照
に際しては、前記識別子が有効に係るＤＭＡ転送指令の
みを実行し、無効に係るＤＭＡ転送指令についてはこれ
を無視すること、を特徴とするものである。
インデックスエリアに転送先アドレスと転送データサイ
ズとで記述されたＤＭＡ転送指令を参照することにより
、複数の転送先に対し順次にＤＭＡ転送を行なうように
したデータ伝送装置のＤＭＡ方式において、 前記インデッックスエリア内に記述されたＤＭＡ転送指
令のそれぞれに当該指令の有効／無効を示すフラグ又は
コード等を識別子を付加し、前記ＤＭＡ転送指令の参照
に際しては、前記識別子が有効に係るＤＭＡ転送指令の
みを実行し、無効に係るＤＭＡ転送指令についてはこれ
を無視すること、を特徴とするものである。
（作用）
このような構成によれば、子局が故障した場合には、識
別子に関しデータ有効／無効の別を書き換えるという簡
単な操作を行なうだけで、故障した局に対する送信停止
ト、復帰を速やかに行なうことができ、ＣＰＵに対しデ
ィスクリブタのデータ再配置を行なうという煩わしい動
作を行なわせる必要がなくなる。
別子に関しデータ有効／無効の別を書き換えるという簡
単な操作を行なうだけで、故障した局に対する送信停止
ト、復帰を速やかに行なうことができ、ＣＰＵに対しデ
ィスクリブタのデータ再配置を行なうという煩わしい動
作を行なわせる必要がなくなる。
（実施例）
第１図は本発明に係わるデータ伝送装置の一実施例を示
すブロック図、第２図は同装置のディスクリブタの内容
を示すメモリマツプ、第３図は同装置のｆＩＪ作の流れ
を示すフローチャー１・である。
すブロック図、第２図は同装置のディスクリブタの内容
を示すメモリマツプ、第３図は同装置のｆＩＪ作の流れ
を示すフローチャー１・である。
第１図において、アドレスレジスタ１２には、ディスク
リブタから読み出された送信すべきデータの先頭アドレ
スが格納される。
リブタから読み出された送信すべきデータの先頭アドレ
スが格納される。
データサイズレジスタ１５には、ディスクリブタから読
み出されたデータ有効／無効判別フラグ又はコード及び
送信１べきデータのサイズが格納される。
み出されたデータ有効／無効判別フラグ又はコード及び
送信１べきデータのサイズが格納される。
アドレス生成回路１１は、アドレスレジスタ１２にセッ
トされた値を初Ｉｇｌ値としてメモリに対するアドレス
を順次生成する。
トされた値を初Ｉｇｌ値としてメモリに対するアドレス
を順次生成する。
データサイズカウンタ１３は、メモリからデータが読み
込まれる毎にカウントアツプする。
込まれる毎にカウントアツプする。
比較回路１４は、データサイズレジスタ１５にセットさ
れた（白と現在読み込まれたデータ沿を示すデータサイ
ズカウンタ１３の値とを比較し、等しい場合にオンとな
るものである。
れた（白と現在読み込まれたデータ沿を示すデータサイ
ズカウンタ１３の値とを比較し、等しい場合にオンとな
るものである。
データ有効／無効判別回路１Ｂは、ディスクリブタの値
が有効か無効かを判別するものである。
が有効か無効かを判別するものである。
ｉ１１制御回路１６は、メＬりからのデータの跣込みの
タイミングを制御するものである。
タイミングを制御するものである。
局数カウンタ１７は、１局分のデータ読込処理の終了毎
にカウントアツプするしのである。
にカウントアツプするしのである。
第２図に示されるように、ディスクリブタの内容は、ア
ドレスとデータサイズとから構成されており、データ有
効／無効フラグ又はコードはこの例ではデータサイズの
一部として位置付けられている。
ドレスとデータサイズとから構成されており、データ有
効／無効フラグ又はコードはこの例ではデータサイズの
一部として位置付けられている。
次に、本実施例装置の動作を、第３図のフローチャート
を参照しながら説明する。
を参照しながら説明する。
まず、装置の初期化が終了して送信動作へ移ると、ＣＰ
Ｕは最初にディスクリブタから第１局目のアドレスを読
込み、これをアドレスレジスタ１２にセットする（ステ
ップ３０１，３０２．３０３）。
Ｕは最初にディスクリブタから第１局目のアドレスを読
込み、これをアドレスレジスタ１２にセットする（ステ
ップ３０１，３０２．３０３）。
次に、再びディスクリブタからデータ有効／無効判別フ
ラグ及びデータサイズを読込み、これらをデータサイズ
レジスタ１５にセットする（ステップ３０４）。
ラグ及びデータサイズを読込み、これらをデータサイズ
レジスタ１５にセットする（ステップ３０４）。
次に、データサイズレジスタ１５にセットされたデータ
有効／無効フラグの内容が有効か無効かの判別を行なう
（ステップ３０５）。
有効／無効フラグの内容が有効か無効かの判別を行なう
（ステップ３０５）。
ここで、有効であるならば、アドレスレジスタ１２にヒ
ツトきれたアドレスからデータサイズレジスタ１５にセ
ットされたサイズだけデータを読み込みデータ伝送を行
なう（ステップ３０６）。
ツトきれたアドレスからデータサイズレジスタ１５にセ
ットされたサイズだけデータを読み込みデータ伝送を行
なう（ステップ３０６）。
また、無効であるならば、何も行なうことなく第１局目
の送信を直ちに終了する（ステップ３０５ＮＯ）。
の送信を直ちに終了する（ステップ３０５ＮＯ）。
データ送信を終了すると、局数カウンタ１７の値と子局
数値とを比較してこれらが等しく一部れば送信動作を終
了しくステップ３０７ＹＥＳ）、等しくなければ局数カ
ウンタ１７をカウントアツプして「２」として第２局目
の送信動作へと移る〈ステップ３０２）。
数値とを比較してこれらが等しく一部れば送信動作を終
了しくステップ３０７ＹＥＳ）、等しくなければ局数カ
ウンタ１７をカウントアツプして「２」として第２局目
の送信動作へと移る〈ステップ３０２）。
このように、本実施例伝送装置では、インデックスエリ
ア内に記述されたＤＭＡ転送指令のそれぞれに当該指令
の有効／無効を示すフラグ又はコード等の識別子を付加
し、ＤＭＡ転送指令の参照に際しては識別子が有効に係
わるＤＭＡ転送指令のみを実行し、無効に係わるＤＭＡ
転送指令についてはこれを無視することにより、順次子
局に対してディスクリブタの内容に応じたデータ送信を
繰り返すものである。
ア内に記述されたＤＭＡ転送指令のそれぞれに当該指令
の有効／無効を示すフラグ又はコード等の識別子を付加
し、ＤＭＡ転送指令の参照に際しては識別子が有効に係
わるＤＭＡ転送指令のみを実行し、無効に係わるＤＭＡ
転送指令についてはこれを無視することにより、順次子
局に対してディスクリブタの内容に応じたデータ送信を
繰り返すものである。
その結果、この実施例装置によれば、子局が故障した際
には、データ有効／無効の別をよき換えるという簡単な
操作を行なうだけで、故障した局に対する送信停止、復
帰を速度やかに行なわせることができ、またＣＰＵがデ
ィスクリブタのデー夕再記首を行なう等という煩わしい
動作を不要とづ−ることができる。
には、データ有効／無効の別をよき換えるという簡単な
操作を行なうだけで、故障した局に対する送信停止、復
帰を速度やかに行なわせることができ、またＣＰＵがデ
ィスクリブタのデー夕再記首を行なう等という煩わしい
動作を不要とづ−ることができる。
なお、以上の実施例では、データ有効／無効判別フラグ
又はコード等の識別子をデータリーイズの部として位置
付けたが、本発明はその他アドレスの一部としたりある
いは全くアドレスやデータザイズとは別に新たに設けて
もよく、要するにデータ送信の際に有効／無効を判別で
きるような構成であればよい。
又はコード等の識別子をデータリーイズの部として位置
付けたが、本発明はその他アドレスの一部としたりある
いは全くアドレスやデータザイズとは別に新たに設けて
もよく、要するにデータ送信の際に有効／無効を判別で
きるような構成であればよい。
［発明の効果］
以上の説明で明らかなように、この発明によれば、この
種のデータ伝送システムにおいて、子局に故障が生じた
場合、親局のディスクリブタの再記Ｆ７が不要となり、
故障時の送信停止１回復時の送信再開を速やかに行なう
ことができる。
種のデータ伝送システムにおいて、子局に故障が生じた
場合、親局のディスクリブタの再記Ｆ７が不要となり、
故障時の送信停止１回復時の送信再開を速やかに行なう
ことができる。
第１図は本発明方式が適用されたデータ伝送装置の一実
施例を示すブロック図、第２図は同装置におけるディス
クリブタの内容を示すメモリマツプ、第３図は同装置の
動作の流れを示すフローヂャート、第４図は従来方式に
おけるデータ伝送装置の一例を示すブロック図、第５図
は同装置におけるディスクリブタの内容を示すメモリマ
ツプ、第６図は同装置の動作を示すフローチν一ト、第
７図は従来方式の仙の例を示すメモリマツプ、第８図は
同仙の従来例にお【」る問題解決策を示すメモリマツプ
である。 １１・・・アドレス生成回路 １２・・・アドレスレジスタ １３・・・データサイズカウンタ １４・・・比較回路 １５・・・データサイズレジスタ １６・・・制御回路 １７・・・局数カウンタ １８・・・データ有効／無効判別回路
施例を示すブロック図、第２図は同装置におけるディス
クリブタの内容を示すメモリマツプ、第３図は同装置の
動作の流れを示すフローヂャート、第４図は従来方式に
おけるデータ伝送装置の一例を示すブロック図、第５図
は同装置におけるディスクリブタの内容を示すメモリマ
ツプ、第６図は同装置の動作を示すフローチν一ト、第
７図は従来方式の仙の例を示すメモリマツプ、第８図は
同仙の従来例にお【」る問題解決策を示すメモリマツプ
である。 １１・・・アドレス生成回路 １２・・・アドレスレジスタ １３・・・データサイズカウンタ １４・・・比較回路 １５・・・データサイズレジスタ １６・・・制御回路 １７・・・局数カウンタ １８・・・データ有効／無効判別回路
Claims (1)
- 【特許請求の範囲】 メモリ内のインデックスエリアに転送先アドレスと転送
データサイズとで記述されたＤＭＡ転送指令を参照する
ことにより、複数の転送先に対し順次にＤＭＡ転送を行
なうようにしたデータ伝送装置のＤＭＡ方式において、 前記インデッックスエリア内に記述されたＤＭＡ転送指
令のそれぞれに当該指令の有効／無効を示すフラグ又は
コード等を識別子を付加し、前記ＤＭＡ転送指令の参照
に際しては、前記識別子が有効に係るＤＭＡ転送指令の
みを実行し、無効に係るＤＭＡ転送指令についてはこれ
を無視すること、を特徴とするデータ伝送装置のＤＭＡ
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223403A JPH0272464A (ja) | 1988-09-08 | 1988-09-08 | データ伝送装置のｄｍａ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223403A JPH0272464A (ja) | 1988-09-08 | 1988-09-08 | データ伝送装置のｄｍａ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0272464A true JPH0272464A (ja) | 1990-03-12 |
Family
ID=16797600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63223403A Pending JPH0272464A (ja) | 1988-09-08 | 1988-09-08 | データ伝送装置のｄｍａ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0272464A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736806A (ja) * | 1993-07-15 | 1995-02-07 | Nec Corp | Ｄｍａ方式 |
| JP2008146186A (ja) * | 2006-12-07 | 2008-06-26 | Canon Inc | Ｄｍａ転送装置、データ転送制御方法、およびデータ転送制御プログラム |
| JP2010532518A (ja) * | 2007-06-29 | 2010-10-07 | エミュレックス デザイン アンド マニュファクチュアリング コーポレーション | 効率的な待ち行列管理のための方法およびシステム |
| JP2020135787A (ja) * | 2019-02-26 | 2020-08-31 | ファナック株式会社 | 転送制御装置、情報処理装置及び工作機械 |
-
1988
- 1988-09-08 JP JP63223403A patent/JPH0272464A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736806A (ja) * | 1993-07-15 | 1995-02-07 | Nec Corp | Ｄｍａ方式 |
| JP2008146186A (ja) * | 2006-12-07 | 2008-06-26 | Canon Inc | Ｄｍａ転送装置、データ転送制御方法、およびデータ転送制御プログラム |
| JP2010532518A (ja) * | 2007-06-29 | 2010-10-07 | エミュレックス デザイン アンド マニュファクチュアリング コーポレーション | 効率的な待ち行列管理のための方法およびシステム |
| JP2020135787A (ja) * | 2019-02-26 | 2020-08-31 | ファナック株式会社 | 転送制御装置、情報処理装置及び工作機械 |
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