JP2020123635A

JP2020123635A - Semiconductor device

Info

Publication number: JP2020123635A
Application number: JP2019013638A
Authority: JP
Inventors: 朋子岡本; Tomoko Okamoto; 岩田　和志; Kazuyuki Iwata; 和志岩田; 剛明益子; Takeaki Masuko
Original assignee: DIC Corp; Dainippon Ink and Chemicals Co Ltd
Current assignee: DIC Corp
Priority date: 2019-01-29
Filing date: 2019-01-29
Publication date: 2020-08-13

Abstract

To provide a semiconductor device in which an IC chip is mounted on a wiring board having low heat resistance and a wiring layer has a narrow pitch.SOLUTION: A semiconductor device 1 includes an IC chip 2 that has multiple land terminals 2A and has a pitch between land terminals 2A of 100 μm or less, a wiring board 5 including a base material 3 having a melting point or a glass transition temperature of less than 160°C, and a conductive layer 4 having a plurality of wirings 4A having a pitch of 100 μm or less, and a plurality of bumps 7 including conductive particles 6, and the plurality of wirings 4A and the plurality of land terminals 2A are arranged to face each other, and the bumps 7 are located between the wiring 4A and the land terminals 2A.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

近年、電子機器の小型軽量化、多機能化に伴い、電子機器に搭載される配線基板においても高密度実装に対する狭ピッチ化の要求が高まっている。係る要求に対応するため、複数の絶縁性基材と導電性パターンとを交互に積み重ねて多層配線基板を形成する技術や、多層配線基板上に電子部品を実装する技術の開発が進められている。 2. Description of the Related Art In recent years, as electronic devices have become smaller, lighter and more multifunctional, there has been an increasing demand for narrow pitches for high-density mounting in wiring boards mounted in electronic devices. In order to meet such a requirement, a technique for forming a multilayer wiring board by alternately stacking a plurality of insulating base materials and conductive patterns and a technology for mounting electronic components on the multilayer wiring board are being developed. ..

導電性パターン同士を接続する配線構造の製造方法として、ＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）法、ＡＣＰ（ＡｎｉｓｏｔｒｏｐｉｃＣｏｎｄｕｃｔｉｖｅＰａｓｔｅ）法及びバンプ法等が一般的に知られている。このうち、バンプ法にて用いられるバンプの種類には、半田バンプ、ワイヤーボンディングバンプ、銅めっきバンプ、及び導電性ペーストバンプ等が挙げられる。 As a method of manufacturing a wiring structure that connects conductive patterns to each other, a TAB (Tape Automated Bonding) method, an ACP (Anisotropic Conductive Paste) method, a bump method, and the like are generally known. Among these, the types of bumps used in the bump method include solder bumps, wire bonding bumps, copper plating bumps, and conductive paste bumps.

特許文献１は、ＣＯＧ（ｃｈｉｐｏｎｇｌａｓｓ）実装により、ＩＣチップを基板上に搭載した配線ガラス基板を開示する。ＩＣチップには、バンプサイズ１００μｍ×１００μｍ、バンプ高さ１５μｍ、バンプピッチ１６０μｍの金バンプが配置されている。
特許文献２は、ＣＯＦ（ｃｈｉｐｏｎｆｉｌｍ）実装により、配線基板上に半導体チップをフリップチップ実装した半導体装置を開示する。半導体チップのチップ電極上、又は配線基板の電極上に先端を尖らせた金バンプを設け、この金バンプにより配線基板と半導体チップとを接合している。 Patent Document 1 discloses a wiring glass substrate in which an IC chip is mounted on a substrate by COG (chip on glass) mounting. Gold bumps having a bump size of 100 μm×100 μm, a bump height of 15 μm, and a bump pitch of 160 μm are arranged on the IC chip.
Patent Document 2 discloses a semiconductor device in which a semiconductor chip is flip-chip mounted on a wiring substrate by COF (chip on film) mounting. A gold bump having a sharp tip is provided on the chip electrode of the semiconductor chip or on the electrode of the wiring board, and the wiring board and the semiconductor chip are joined by the gold bump.

特許第２８３０６８１号公報Japanese Patent No. 2830681 特開２００１−２５７２３７号公報JP 2001-257237 A

特許文献１及び特許文献２に記載の金バンプは、接合信頼性が高く、微細配線化への対応も容易である。しかしながら、金バンプ等の金属バンプを用いた配線基板の電極との接続圧着は、高温で行う必要があるため、配線構造には耐熱性が高い材料に限定されるという課題がある。一方、ＩＣチップを実装した半導体装置には、種々の用途において、狭ピッチ化への対応が要求されている。 The gold bumps described in Patent Document 1 and Patent Document 2 have high bonding reliability and are easily compatible with fine wiring. However, since connection and pressure bonding with an electrode of a wiring board using a metal bump such as a gold bump needs to be performed at a high temperature, there is a problem that the wiring structure is limited to a material having high heat resistance. On the other hand, semiconductor devices mounted with IC chips are required to cope with narrow pitches in various applications.

本発明は、上記事情に鑑みてなされたものであって、耐熱性が低く、配線層が狭ピッチ化された配線基板にＩＣチップを実装した半導体装置を提供することを課題とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device in which an IC chip is mounted on a wiring board having low heat resistance and a wiring layer having a narrow pitch.

本発明は以下の態様を有する。
［１］複数のランド端子を有し、前記ランド端子間のピッチが１００μｍ以下のＩＣチップと、融点又はガラス転移温度が１６０℃未満の基材も対象とし、前記基材の一方の表面に位置し、ピッチが１００μｍ以下の複数の配線を含む導電層と、を有する配線基板と、
導電性粒子を含む、複数のバンプと、を備え、
複数の前記配線と、複数の前記ランド端子とが互いに対向して配置され、
前記配線と前記ランド端子との間に前記バンプが位置する、半導体装置。
［２］前記基材の線膨張率が、１０ｐｐｍ／℃以上４００ｐｐｍ／℃以下である、［１］に記載の半導体装置。
［３］前記バンプの上底及び下底の直径が、５μｍ以上６０μｍ以下である、［１］又は［２］に記載の半導体装置。
［４］前記ＩＣチップと前記配線基板との間に、前記ＩＣチップと前記配線基板との間の距離を規制する１以上のダミーバンプをさらに備える、［１］乃至［３］のいずれかに記載の半導体装置。 The present invention has the following aspects.
[1] Targeting an IC chip having a plurality of land terminals and having a pitch between the land terminals of 100 μm or less, and a base material having a melting point or a glass transition temperature of less than 160° C., and located on one surface of the base material. And a wiring board having a conductive layer including a plurality of wirings having a pitch of 100 μm or less,
A plurality of bumps including conductive particles,
A plurality of the wirings and a plurality of the land terminals are arranged to face each other,
A semiconductor device, wherein the bump is located between the wiring and the land terminal.
[2] The semiconductor device according to [1], wherein the linear expansion coefficient of the base material is 10 ppm/°C or more and 400 ppm/°C or less.
[3] The semiconductor device according to [1] or [2], wherein the diameter of the upper bottom and the lower bottom of the bump is 5 μm or more and 60 μm or less.
[4] The method according to any one of [1] to [3], further comprising, between the IC chip and the wiring board, one or more dummy bumps that regulate a distance between the IC chip and the wiring board. Semiconductor device.

本発明によれば、耐熱性が低く、配線層が狭ピッチ化された配線基板にＩＣチップを実装した半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device in which an IC chip is mounted on a wiring board having low heat resistance and a wiring layer having a narrow pitch.

第１実施形態の半導体装置の構成の一例を示す断面模式図である。It is a cross-sectional schematic diagram which shows an example of a structure of the semiconductor device of 1st Embodiment. 第１実施形態の半導体装置の製造方法を説明するための断面模式図である。FIG. 6 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device of the first embodiment. 第１実施形態の半導体装置の製造方法を説明するための断面模式図である。FIG. 6 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device of the first embodiment. 第１実施形態の半導体装置の製造方法を説明するための断面模式図である。FIG. 6 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device of the first embodiment. 第２実施形態の半導体装置の構成の一例を示す斜視図である。It is a perspective view which shows an example of a structure of the semiconductor device of 2nd Embodiment. ＩＣチップ２との実装部以外の任意の領域の断面模式図である。FIG. 3 is a schematic cross-sectional view of an arbitrary region other than the mounting portion with the IC chip 2.

以下、図を参照しながら、本発明の一態様における半導体装置について説明する。以下の複数の実施形態では、好ましい例や条件を共有してもよい。また、本発明の趣旨を逸脱しない範囲において、数、量、位置及び形状等について変更、省略及び置換等してもよい。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の寸法や比率などは適宜異ならせてあることがある。 Hereinafter, a semiconductor device according to one embodiment of the present invention will be described with reference to the drawings. The preferred embodiments and conditions may be shared in the following embodiments. Further, the number, the amount, the position, the shape, etc. may be changed, omitted or replaced without departing from the spirit of the present invention. In addition, in all the following drawings, in order to make the drawings easy to see, the dimensions, ratios, and the like of the respective constituent elements may be appropriately changed.

＜第１の実施形態＞
先ず、本発明の半導体装置を適用した第１の実施形態について説明する。
図１は、第１実施形態の半導体装置の構成の一例を示す断面模式図である。図１に示すように、本実施形態の半導体装置１は、ＩＣチップ２と、基材３と導電層４とを有する配線基板５と、導電性粒子６を含む複数のバンプ７と、絶縁層８とを備える。また、半導体装置１は、ダミーバンプ９を有していてもよい。
配線構造１は、いわゆるＣＯＦ（ＣｈｉｐＯｎＦｉｌｍ）構造である。 <First Embodiment>
First, a first embodiment to which the semiconductor device of the present invention is applied will be described.
FIG. 1 is a schematic cross-sectional view showing an example of the configuration of the semiconductor device of the first embodiment. As shown in FIG. 1, the semiconductor device 1 of the present embodiment includes an IC chip 2, a wiring board 5 having a base material 3 and a conductive layer 4, a plurality of bumps 7 containing conductive particles 6, and an insulating layer. 8 and. The semiconductor device 1 may also have dummy bumps 9.
The wiring structure 1 is a so-called COF (Chip On Film) structure.

ＩＣチップ２は、一方の表面に位置する複数のランド端子２Ａを有する。
配線基板５は、基材３と、基材３の一方の表面に位置する導電層４とを有する。
ＩＣチップ２と配線基板５とは、導電層４の複数の配線４Ａと複数のランド端子２Ａとが対向して配置される。
バンプ７は、配線４Ａとランド端子２Ａとの間に位置し、バンプ７の導電性粒子６により、ＩＣチップ２と配線基板５とを電気的に接続する。
絶縁層８は、ＩＣチップ２と配線基板５との間を充填しており、ＩＣチップ２と配線基板５とを接着する接着剤の硬化物である。
ダミーバンプ９は、ＩＣチップ２と配線基板５との間の距離（クリアランス）を確保する。 The IC chip 2 has a plurality of land terminals 2A located on one surface.
The wiring board 5 includes the base material 3 and the conductive layer 4 located on one surface of the base material 3.
The IC chip 2 and the wiring board 5 are arranged such that the plurality of wirings 4A of the conductive layer 4 and the plurality of land terminals 2A face each other.
The bump 7 is located between the wiring 4A and the land terminal 2A, and the conductive particles 6 of the bump 7 electrically connect the IC chip 2 and the wiring substrate 5.
The insulating layer 8 is a cured product of an adhesive that fills the space between the IC chip 2 and the wiring board 5 and bonds the IC chip 2 and the wiring board 5.
The dummy bump 9 secures a distance (clearance) between the IC chip 2 and the wiring board 5.

ＩＣチップ２は、配線基板５に実装可能なものであれば、特に限定されない。ＩＣチップ２は、一方の表面に複数のランド端子２Ａを有する。 The IC chip 2 is not particularly limited as long as it can be mounted on the wiring board 5. The IC chip 2 has a plurality of land terminals 2A on one surface.

ランド端子２Ａは、ＩＣチップ２の一方の表面に位置し、外部と電気的な接続を行う。ランド端子２Ａの材質は、特に限定されない。ランド端子２Ａの材質としては、例えば、銅、金、ニッケル、銀、錫、アルミ、若しくははんだ、又はこれらのうち少なくとも１種を含む合金層を含む積層体が挙げられる。これらの中でも、金、ニッケル、アルミ等がより好ましい。 The land terminal 2A is located on one surface of the IC chip 2 and electrically connects to the outside. The material of the land terminal 2A is not particularly limited. Examples of the material of the land terminal 2A include copper, gold, nickel, silver, tin, aluminum, or solder, or a laminate including an alloy layer containing at least one of these. Among these, gold, nickel, aluminum and the like are more preferable.

ランド端子２Ａ間のピッチｄは、１０μｍ以上１００μｍ以下であることが好ましく、５０μｍ以上９０μｍ以下であることがより好ましい。ピッチｄが上記好ましい範囲内であると、半導体装置１の電気的な接続を十分確保できて、且つ適用されるデバイスの小型化や高集積化に寄与することができる。なお、配線間のピッチｄとは、隣り合うランド端子２Ａの中心間の距離を意味する。 The pitch d between the land terminals 2A is preferably 10 μm or more and 100 μm or less, and more preferably 50 μm or more and 90 μm or less. When the pitch d is within the above-mentioned preferred range, the electrical connection of the semiconductor device 1 can be sufficiently secured, and it can contribute to downsizing and high integration of the applied device. The pitch d between the wirings means the distance between the centers of adjacent land terminals 2A.

ランド端子２Ａの幅は、５μｍ以上８０μｍ以下であることが好ましく、２０μｍ以上７０μｍ以下であることがより好ましい。ランド端子２Ａの幅が上記好ましい範囲内であると、バンプ７とランド端子２Ａとの圧着後に、隣り合うバンプ７同士が短絡（ショート）し難い。 The width of the land terminal 2A is preferably 5 μm or more and 80 μm or less, and more preferably 20 μm or more and 70 μm or less. When the width of the land terminal 2A is within the above-described preferable range, it is difficult for the adjacent bumps 7 to be short-circuited with each other after the bump 7 and the land terminal 2A are pressure bonded.

ランド端子２Ａ間のスペースは、５μｍ以上８０μｍ以下であることが好ましく、２０μｍ以上７０μｍ以下であることがより好ましい。ランド端子間のスペースが上記好ましい範囲内であると、バンプ７とランド端子２Ａとの圧着後に、隣り合うバンプ７同士が短絡し難い。なお、ランド端子２Ａ間のスペースとは、隣り合うランド端子２Ａの端部間の距離を意味する。 The space between the land terminals 2A is preferably 5 μm or more and 80 μm or less, and more preferably 20 μm or more and 70 μm or less. When the space between the land terminals is within the above-mentioned preferable range, it is difficult for the adjacent bumps 7 to short-circuit after the bumps 7 and the land terminals 2A are pressure bonded. The space between the land terminals 2A means the distance between the end portions of the adjacent land terminals 2A.

配線基板５は、基材３と、複数の配線４Ａを含む導電層４とを少なくとも有し、基材３と導電層４との積層部分を含む単層の配線基板であってもよいし、多層配線基板であってもよい。また、配線基板５は、可撓性を有するプリント配線基板（ＦＰＣ）でもよい。さらに、配線基板５は、基材３と導電層４との積層部分以外に、他の機能を付与するための積層部分を有してもよい。 The wiring board 5 may be a single-layer wiring board that includes at least the base material 3 and the conductive layer 4 including the plurality of wirings 4A, and includes a laminated portion of the base material 3 and the conductive layer 4. It may be a multilayer wiring board. The wiring board 5 may be a flexible printed wiring board (FPC). Further, the wiring board 5 may have a laminated portion for imparting another function, in addition to the laminated portion of the base material 3 and the conductive layer 4.

配線基板５は、曲面を有してもよい。曲面は配線基板５の一部であってもよいし、全体が曲面を形成していてもよい。配線基板５の曲面の曲率半径は、例えば５０ｍｍ以上１０００ｍｍ以下である。配線基板５の曲面部分にバンプ７が位置してもよい。 The wiring board 5 may have a curved surface. The curved surface may be a part of the wiring board 5, or the entire surface may form a curved surface. The radius of curvature of the curved surface of the wiring board 5 is, for example, 50 mm or more and 1000 mm or less. The bumps 7 may be located on the curved surface portion of the wiring board 5.

基材３は、融点又はガラス転移温度が１６０℃未満であり、１５０℃以下であってもよい。本実施形態の半導体装置１は、基材３の耐熱温度が低いため、配線基板５にＩＣチップ２を実装する際の温度が制限される。したがって、実装時に高い温度条件を用いる従来の金バンプを用いることができない。 The base material 3 has a melting point or glass transition temperature of less than 160° C., and may be 150° C. or less. In the semiconductor device 1 of the present embodiment, since the base material 3 has a low heat resistant temperature, the temperature at which the IC chip 2 is mounted on the wiring board 5 is limited. Therefore, it is not possible to use a conventional gold bump that uses a high temperature condition during mounting.

基材３の材質としては、融点又はガラス転移温度が１６０℃未満であれば、特に限定されない。このような材質としては、市販のプラスチックフィルムを用いることができ、例えば、ポリエチレンテレフタレート、ポリカーボネート、熱可塑性ポリウレタン（ＴＰＵ）、シリコーン樹脂、及びポリエチレンナフタレート等が挙げられる。これらの中でも、ポリエチレンナフタレートが好ましい。基材３は、これらの材料のうち１つのみ含んでいてもよいし、２以上を含んでいてもよい。 The material of the base material 3 is not particularly limited as long as it has a melting point or a glass transition temperature of less than 160°C. As such a material, a commercially available plastic film can be used, and examples thereof include polyethylene terephthalate, polycarbonate, thermoplastic polyurethane (TPU), silicone resin, and polyethylene naphthalate. Among these, polyethylene naphthalate is preferable. The base material 3 may include only one of these materials, or may include two or more.

基材３の線膨張率（ｐｐｍ／℃）は、１０ｐｐｍ／℃以上４００ｐｐｍ／℃以下であることが好ましく、１５ｐｐｍ／℃以上３０ｐｐｍ／℃以下であることがより好ましい。基材３の線膨張率が上記好ましい範囲内であると、ＩＣと良好な電気的接続性が得られる。 The linear expansion coefficient (ppm/° C.) of the base material 3 is preferably 10 ppm/° C. or higher and 400 ppm/° C. or lower, and more preferably 15 ppm/° C. or higher and 30 ppm/° C. or lower. When the coefficient of linear expansion of the base material 3 is within the above-mentioned preferred range, good electrical connectivity with the IC can be obtained.

導電層４は、配線基板５の一方の表面上に形成されている配線４Ａを含む。
配線４Ａは、例えばめっきやスクリーン印刷等により基材３上に所望のパターンで形成される。配線４Ａは、配線の途中又は端部がＩＣチップ２を実装する際の電極となる。配線４Ａは、銅、金、ニッケル、銀、錫、アルミ、若しくは鉛、又はこれらのうち少なくとも１種を含む合金を含む。配線４Ａは、配線上に他の導電層が形成されている多層構造であってもよい。例えば、配線４Ａは、銅配線上に、金めっき、ニッケルめっき、錫めっき、鉛めっきのうち少なくとも一つが施されている多層構造であってもよい。 Conductive layer 4 includes wiring 4A formed on one surface of wiring board 5.
The wiring 4A is formed in a desired pattern on the base material 3 by plating or screen printing, for example. The wiring 4A serves as an electrode when the IC chip 2 is mounted on the way or at the end of the wiring. The wiring 4A contains copper, gold, nickel, silver, tin, aluminum, or lead, or an alloy containing at least one of these. The wiring 4A may have a multilayer structure in which another conductive layer is formed on the wiring. For example, the wiring 4A may have a multilayer structure in which at least one of gold plating, nickel plating, tin plating, and lead plating is applied on the copper wiring.

配線４Ａ間の最小ピッチは、上述したランド端子２Ａ間のピッチｄと同じ値であることが好ましい。具体的に、配線４Ａ間のピッチは、１０μｍ以上１００μｍ以下が好ましく、５０μｍ以上９０μｍ以下であることがより好ましい。ピッチが上記好ましい範囲内であると、半導体装置１の電気的な接続を十分確保できて、且つ適用されるデバイスの小型化や高集積化に寄与することができる。なお、配線４Ａ間のピッチとは、隣り合う配線４Ａの中心間の距離を意味する。 The minimum pitch between the wirings 4A is preferably the same value as the pitch d between the land terminals 2A described above. Specifically, the pitch between the wirings 4A is preferably 10 μm or more and 100 μm or less, and more preferably 50 μm or more and 90 μm or less. When the pitch is within the above-mentioned preferable range, the electrical connection of the semiconductor device 1 can be sufficiently secured, and it is possible to contribute to downsizing and high integration of the applied device. The pitch between the wirings 4A means the distance between the centers of the adjacent wirings 4A.

配線４Ａの幅は、５μｍ以上８０μｍ以下であることが好ましく、２０μｍ以上７０μｍ以下であることがより好ましい。配線４Ａの幅が上記好ましい範囲内であると、半導体装置１の電気的な接続を十分確保できて、且つ適用されるデバイスの小型化や高集積化に寄与することができる。 The width of the wiring 4A is preferably 5 μm or more and 80 μm or less, and more preferably 20 μm or more and 70 μm or less. When the width of the wiring 4A is within the above-mentioned preferable range, electrical connection of the semiconductor device 1 can be sufficiently secured, and it can contribute to downsizing and high integration of the applied device.

配線４Ａ間のスペースは、５μｍ以上８０μｍ以下であることが好ましく、２０μｍ以上７０μｍ以下であることがより好ましい。配線４Ａ間のスペースが上記好ましい範囲内であると、ＩＣチップ２と配線基板５との圧着後に隣り合うバンプ７がショートし難い。なお、配線４Ａ間のスペースとは、隣り合う配線４Ａの端部間の距離を意味する。一般的に、配線４Ａ間のスペースは、配線４Ａ間のピッチの４分の１以上２分の１以下である。 The space between the wirings 4A is preferably 5 μm or more and 80 μm or less, and more preferably 20 μm or more and 70 μm or less. When the space between the wirings 4A is within the above-mentioned preferable range, the bumps 7 adjacent to each other after the IC chip 2 and the wiring board 5 are pressure-bonded to each other are unlikely to be short-circuited. The space between the wirings 4A means the distance between the ends of the adjacent wirings 4A. Generally, the space between the wirings 4A is not less than ¼ and not more than ½ of the pitch between the wirings 4A.

バンプ７は、導電層４の配線４ＡとＩＣチップ２のランド端子２Ａとの間に位置する。具体的には、導電層４のうち電極となる配線４Ａの一本と、ＩＣチップ２のランド端子２Ａの一つとの間に、一つのバンプ７がそれぞれ位置する。 The bump 7 is located between the wiring 4A of the conductive layer 4 and the land terminal 2A of the IC chip 2. Specifically, one bump 7 is located between one of the wirings 4A which will be an electrode of the conductive layer 4 and one of the land terminals 2A of the IC chip 2.

バンプ７は、導電性粒子６を含み、さらにバインダー樹脂を含んでいてもよい。
導電性粒子６は、Ａｇ、Ｃｕ、Ａｕ、Ｎｉ、Ｓｎ、Ｐｂ，Ｓｂ、Ｂｉ、Ｉｎ、Ｓｉ若しくはＧｅ、それらの少なくとも１種以上を含む合金、又は、それらの１種以上を含む化合物を含有する。導電性粒子６の平均粒径は、０．０５μｍ以上２０μｍ以下であることが好ましく、０．１μｍ以上１０μｍ以下であることがより好ましい。導電性粒子６の平均粒径が上記好ましい範囲内であると、バンプ７を形成する際、ディスペンサで塗布した際にノズルの詰まりが発生しにくく好適である。 The bumps 7 include the conductive particles 6 and may further include a binder resin.
The conductive particles 6 contain Ag, Cu, Au, Ni, Sn, Pb, Sb, Bi, In, Si or Ge, an alloy containing at least one of them, or a compound containing one or more thereof. To do. The average particle diameter of the conductive particles 6 is preferably 0.05 μm or more and 20 μm or less, and more preferably 0.1 μm or more and 10 μm or less. When the average particle diameter of the conductive particles 6 is within the above-mentioned preferable range, it is preferable that the nozzles are less likely to be clogged when the bumps 7 are formed and applied by a dispenser.

導電性粒子６の平均粒径は、レーザー回折散乱粒度分布測定装置を用いて測定された値であると定義する。具体的には、レーザー回折粒度分布計（ＨＯＲＩＢＡ社製、型番：ＬＡ−９６０）を用い、測定対象物０．５ｇを、エタノール溶液１０ｍｌに投入し、測定対象物を分散させた分散液を得る。得られた分散液について粒度分布を測定し、体積基準の累積粒度分布曲線を得る。得られた累積粒度分布曲線において、５０％累積時の微小粒子側から見た粒子径（Ｄ５０）の値を、平均粒径とする。 The average particle size of the conductive particles 6 is defined as a value measured using a laser diffraction/scattering particle size distribution measuring device. Specifically, using a laser diffraction particle size distribution meter (manufactured by HORIBA, model number: LA-960), 0.5 g of the measurement target is put into 10 ml of an ethanol solution to obtain a dispersion liquid in which the measurement target is dispersed. .. The particle size distribution of the obtained dispersion is measured to obtain a volume-based cumulative particle size distribution curve. In the obtained cumulative particle size distribution curve, the value of the particle diameter (D50) viewed from the fine particle side at the time of 50% accumulation is defined as the average particle diameter.

圧着後のバンプ７の上面及び底面の直径は、それぞれ５〜６０μｍであることが好ましく、２０μｍ以上５０μｍ以下であることがより好ましい。バンプ７の上面及び底面の直径が２０μｍ以上５０μｍ以下であると、半導体装置１が適用されるデバイスの小型化や高集積化に寄与することができる。なお、バンプ７の上面及び底面とは、導電層４のうち電極となる配線４Ａとの接触面と、ＩＣチップ２のランド端子２Ａとの接触面とのうち、大きい方を底面、小さい方を上面というものとする。 The diameters of the upper surface and the bottom surface of the bump 7 after pressure bonding are preferably 5 to 60 μm, and more preferably 20 μm or more and 50 μm or less. When the diameters of the top surface and the bottom surface of the bump 7 are 20 μm or more and 50 μm or less, it is possible to contribute to miniaturization and high integration of the device to which the semiconductor device 1 is applied. The top surface and the bottom surface of the bump 7 are the bottom surface and the smaller one of the contact surface of the conductive layer 4 with the wiring 4A serving as an electrode and the contact surface with the land terminal 2A of the IC chip 2. The upper surface.

バンプ７の高さは、特に限定されず、バンプ７の底面の直径に応じて設定してもよい。例えば、バンプ７の底面の直径の０．２倍以上０．８倍以下とすることができる。この場合、バンプ７のアスペクト比（高さ／底面の直径）は、０．２以上０．８以下となる。具体的には、バンプ７の高さは、１０μｍ以上２００μｍ以下であることが好ましく、２０μｍ以上８０μｍ以下であることがより好ましい。バンプ７の底面の直径及び高さは、包埋処理で樹脂に埋め込んだフレキシブル基板を、研磨によりバンプ面で面出しを行い、光学顕微鏡（ＯＬＹＭＰＵＳ社製、型番：ＢＸ−５３Ｍ）を用いて測定した値である。 The height of the bump 7 is not particularly limited, and may be set according to the diameter of the bottom surface of the bump 7. For example, the diameter can be 0.2 times or more and 0.8 times or less the diameter of the bottom surface of the bump 7. In this case, the bump 7 has an aspect ratio (height/bottom diameter) of 0.2 or more and 0.8 or less. Specifically, the height of the bumps 7 is preferably 10 μm or more and 200 μm or less, and more preferably 20 μm or more and 80 μm or less. The diameter and height of the bottom surface of the bump 7 are measured by using an optical microscope (OLYMPUS, model number: BX-53M) by polishing the flexible substrate embedded in the resin by the embedding process and polishing the bump surface. It is the value.

絶縁層８は、１以上のバンプ７を覆うようにＩＣチップ２と配線基板５との間に位置する。絶縁層８は、ＩＣチップ２と配線基板５との間に充填された樹脂成分である。絶縁層８は、ＩＣチップ２と配線基板５とを密着させる。絶縁層８は、熱可塑性樹脂、紫外線硬化性樹脂、及び熱硬化樹脂等の硬化物を適用できる。中でも熱硬化性樹脂を用いることが、十分な剥離強度が得られる点で好ましい。具体的には、絶縁層８として、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、アクリル樹脂、メラミン樹脂、フッ素樹脂、シリコーン等の熱硬化性樹脂が挙げられる。 The insulating layer 8 is located between the IC chip 2 and the wiring board 5 so as to cover the one or more bumps 7. The insulating layer 8 is a resin component filled between the IC chip 2 and the wiring board 5. The insulating layer 8 brings the IC chip 2 and the wiring board 5 into close contact with each other. For the insulating layer 8, a cured product such as a thermoplastic resin, an ultraviolet curable resin, or a thermosetting resin can be applied. Above all, it is preferable to use a thermosetting resin in terms of obtaining sufficient peel strength. Specifically, examples of the insulating layer 8 include thermosetting resins such as epoxy resin, phenol resin, urethane resin, acrylic resin, melamine resin, fluororesin, and silicone.

絶縁層８と配線基板５との剥離強度は、１Ｎ／ｃｍ以上２０Ｎ／ｃｍ以下であることが好ましく、３Ｎ／ｃｍ以上２０Ｎ／ｃｍ以下であることがより好ましい。上記剥離強度が上述した好ましい範囲内であると、半導体装置１を湾曲させる等、曲げ応力を加えても絶縁層８と配線基板５との界面にて剥離が生じ難い。 The peel strength between the insulating layer 8 and the wiring substrate 5 is preferably 1 N/cm or more and 20 N/cm or less, and more preferably 3 N/cm or more and 20 N/cm or less. When the peeling strength is within the above-mentioned preferable range, peeling is unlikely to occur at the interface between the insulating layer 8 and the wiring board 5 even when bending stress is applied such as bending the semiconductor device 1.

絶縁層８と配線基板５との剥離強度は、ピール試験機（例えばＡＩＫＯＨ社製、型番：ＦＴＮ４−１５Ａ）を用いて、９０°剥離試験をすることで測定できる。 The peel strength between the insulating layer 8 and the wiring substrate 5 can be measured by performing a 90° peel test using a peel tester (for example, model number: FTN4-15A manufactured by AIKOH).

本実施形態の半導体装置１は、ＩＣチップ２と配線基板５との間に、ダミーバンプ９が配置されていてもよい。
ダミーバンプ９は、ＩＣチップ２と配線基板５との間の、バンプ７がない空間に位置する。本実施形態の半導体装置１では、バンプ７は導電ペーストによって形成されるため、弾性率が低く変形しやすい。そこで、ＩＣチップ２と配線基板５との間の、バンプ７がない空間に１つ以上のダミーバンプ９を配置することで、ＩＣチップ２と配線基板５との間の距離を所定の間隔により安定して保つことができる。ダミーバンプ９の位置は、一定の間隔で配置されたバンプ７からなるバンプ群の４隅に配置するのが好ましい。 In the semiconductor device 1 of this embodiment, the dummy bumps 9 may be arranged between the IC chip 2 and the wiring board 5.
The dummy bump 9 is located in the space between the IC chip 2 and the wiring board 5 where the bump 7 is not present. In the semiconductor device 1 of the present embodiment, since the bump 7 is formed of the conductive paste, it has a low elastic modulus and is easily deformed. Therefore, by arranging one or more dummy bumps 9 in the space between the IC chip 2 and the wiring board 5 where there is no bump 7, the distance between the IC chip 2 and the wiring board 5 is stabilized at a predetermined interval. Then you can keep it. The positions of the dummy bumps 9 are preferably arranged at the four corners of a bump group consisting of the bumps 7 arranged at regular intervals.

ダミーバンプ９の材料としては、エポキシ樹脂、スチレン樹脂、シリコーン樹脂、アクリル樹脂、アクリル／スチレン樹脂（アクリレートとスチレンとの共重合体）、ポリオレフィン樹脂、メラミン樹脂、ベンゾグアナミン樹脂、自ビニルベンゼン架橋体等が挙げられる。ダミーバンプ９の形状は特に限定されず、球形及び柱状等であってもよい。ダミーバンプ９の最大寸法は、ＩＣチップ２と配線基板５との間の距離よりも大きく、例えば、５μｍ以上２００μｍ以下であることが好ましく、５０μｍ以上１００μｍ以下であることがより好ましい。 Examples of the material of the dummy bump 9 include epoxy resin, styrene resin, silicone resin, acrylic resin, acrylic/styrene resin (copolymer of acrylate and styrene), polyolefin resin, melamine resin, benzoguanamine resin, self-vinylbenzene crosslinked body, and the like. Can be mentioned. The shape of the dummy bump 9 is not particularly limited, and may be spherical or columnar. The maximum size of the dummy bump 9 is larger than the distance between the IC chip 2 and the wiring board 5, and is preferably 5 μm or more and 200 μm or less, and more preferably 50 μm or more and 100 μm or less.

上述の構成を有する半導体装置１は、耐熱性が低い配線基板５に、ＩＣチップ２を実装可能であり、チップバンプ７によって接続するＩＣチップ２及び配線基板５の狭ピッチ化が可能である。 In the semiconductor device 1 having the above configuration, the IC chip 2 can be mounted on the wiring board 5 having low heat resistance, and the pitch of the IC chip 2 and the wiring board 5 connected by the chip bumps 7 can be narrowed.

次に、本実施形態の配線構造１の製造方法の一例について、図２〜図４を参照して説明する。図２〜図４は、本実施形態の半導体装置１の製造方法を説明するための断面模式図である。
本実施形態の配線構造１の製造方法は、配線基板５の一方の表面に位置する導電層４の電極となる配線４Ａ上に、導電性粒子６を含む導電ペーストを用いてバンプ前駆体１２を１以上形成し、配線４ＡとＩＣチップ２の一方の表面に位置するランド端子２Ａとを対向配置し、１以上のバンプ前駆体１２の先端とランド端子２Ａとを圧着するものである。 Next, an example of a method of manufacturing the wiring structure 1 of the present embodiment will be described with reference to FIGS. 2 to 4 are schematic sectional views for explaining the method for manufacturing the semiconductor device 1 of the present embodiment.
In the method for manufacturing the wiring structure 1 of the present embodiment, the bump precursor 12 is formed on the wiring 4A serving as the electrode of the conductive layer 4 located on one surface of the wiring substrate 5 by using the conductive paste containing the conductive particles 6. One or more wirings 4A and the land terminals 2A located on one surface of the IC chip 2 are arranged to face each other, and the tips of the one or more bump precursors 12 and the land terminals 2A are pressure bonded.

先ず、図２に示すように、基材３の一方の表面上にスクリーン印刷法等により導電ペーストを印刷することで、電極となる配線４Ａを含む導電層４を形成した配線基板５を用意する。
次いで、導電層４の電極となる配線４Ａ上に、導電ペーストを用いて、先端部を有するバンプ前駆体１２を形成する。 First, as shown in FIG. 2, by printing a conductive paste on one surface of the base material 3 by a screen printing method or the like, a wiring board 5 having a conductive layer 4 including wiring 4A serving as an electrode is prepared. ..
Next, the bump precursor 12 having a tip portion is formed on the wiring 4</b>A serving as the electrode of the conductive layer 4 by using a conductive paste.

導電ペーストは、少なくとも導電性粒子６を含むものであれば、特に限定されない。
導電ペーストは、せん断速度が１０ｓ^−１のときの粘度が１００Ｐａ・ｓ以上２００Ｐａ・ｓ以下であり、せん断速度が１００ｓ^−１のときの粘度が５Ｐａ・ｓ以上３０Ｐａ・ｓ以下であるものが好ましい。なお、導電ペーストの粘度は、コーンプレート型粘度計で測定する粘度の値である。 The conductive paste is not particularly limited as long as it contains at least the conductive particles 6.
The conductive paste preferably has a viscosity of 100 Pa·s or more and 200 Pa·s or less at a shear rate of 10 s ⁻¹ and a viscosity of 5 Pa·s or more and 30 Pa·s or less at a shear rate of 100 s ^−1. .. The viscosity of the conductive paste is the value of viscosity measured with a cone-plate type viscometer.

バンプ前駆体１２は、電極となる配線４Ａ上に、ディスペンサによる導電ペーストの吐出によって形成する。 The bump precursor 12 is formed on the wiring 4A serving as an electrode by discharging a conductive paste with a dispenser.

ディスペンサは、導電ペーストの吐出が可能なものであれば、特に限定されない。このようなディスペンサとしては、例えば、エンジニアリングシステム社製「Ｒ−ｊｅｔ」等が挙げられる。ディスペンサから導電ペーストを吐出する際の条件としては、シリンジ背圧（空圧）を０．１〜０．３ＭＰａ、Ｒ−ｕｎｉｔの空圧を０．１〜０．３ＭＰａ、塗布時間を０．０１〜０．５秒、ディスペンサーノズル内径は２０〜４０μｍが好ましい。ディスペンサからの１回の吐出によって、１つのバンプ前駆体１２を形成することが好ましい。また、ディスペンサからの２回以上の吐出によって、１つのバンプ前駆体１２を形成してもよい。 The dispenser is not particularly limited as long as it can discharge the conductive paste. Examples of such a dispenser include "R-jet" manufactured by Engineering System Co., Ltd., and the like. As conditions for discharging the conductive paste from the dispenser, the syringe back pressure (air pressure) is 0.1 to 0.3 MPa, the R-unit air pressure is 0.1 to 0.3 MPa, and the coating time is 0.01. ˜0.5 seconds, and the inner diameter of the dispenser nozzle is preferably 20 to 40 μm. It is preferable to form one bump precursor 12 by one discharge from the dispenser. Further, one bump precursor 12 may be formed by discharging the dispenser twice or more.

導電ペーストによって形成したバンプ前駆体１２は、後述するバンプ前駆体１２とＩＣチップ２との圧着時に、高温条件を用いることなく、バンプ前駆体１２が大きく変形可能である。そのため、圧着時に低い温度条件を用いた場合でも、ＩＣチップ２と配線基板５とが確実に電気的に接続された半導体装置１が得られる。 The bump precursor 12 formed of the conductive paste can be largely deformed without using high-temperature conditions when the bump precursor 12 and the IC chip 2 to be described later are pressure bonded. Therefore, the semiconductor device 1 in which the IC chip 2 and the wiring board 5 are reliably electrically connected to each other can be obtained even when a low temperature condition is used during pressure bonding.

バンプ前駆体１２は、配線４Ａの表面（上面）に対して垂直方向上方に、先端１２Ａを含む先端部を有する。バンプ前駆体１２の形状は、先端１２Ａを含む垂直断面を断面視した際、先端部が尖塔型であることが好ましい。すなわち、バンプ全体が尖塔型であってもよいし、先端部のみが尖塔型であってもよい。また、尖塔型としては、円錐や多角錐等の錐状体が挙げられる。 The bump precursor 12 has a tip portion including the tip 12A vertically above the surface (upper surface) of the wiring 4A. As for the shape of the bump precursor 12, it is preferable that the tip portion has a steeple shape when the vertical cross section including the tip 12A is viewed in cross section. That is, the entire bump may be steeple type, or only the tip may be steeple type. The steeple type may be a cone or a pyramid such as a polygonal cone.

バンプ前駆体１２の先端１２Ａの曲率半径は、１μｍ以上４０μｍ以下であり、５μｍ以上２０μｍ以下が好ましい。バンプ前駆体１２の先端部が尖塔型であり、先端１２Ａの曲率半径が１μｍ以上４０μｍ以下であると、被接続体との圧着時に圧力の伝達が容易であり、かつバンプ前駆体１２が押しつぶされてバンプ７となる際、隣接するバンプ７と接触（短絡）しにくいため、信頼性の高い電気的接続が得られる。 The radius of curvature of the tip 12A of the bump precursor 12 is 1 μm or more and 40 μm or less, and preferably 5 μm or more and 20 μm or less. If the tip of the bump precursor 12 is a steeple type and the radius of curvature of the tip 12A is 1 μm or more and 40 μm or less, it is easy to transmit pressure during pressure bonding with the connected body, and the bump precursor 12 is crushed. When the bumps 7 are formed into the bumps 7, it is difficult for the bumps 7 to come into contact (short circuit) with the adjacent bumps 7, so that highly reliable electrical connection can be obtained.

バンプ前駆体１２の先端１２Ａの曲率半径は、白色干渉顕微鏡（日立ハイテクノロジーズ社製、型番：ＶＳ１３３０）で測定したバンプ前駆体の断面プロファイルから、真円の円弧にあたる部分の弦長と円弧の高さを見積り、公知の方法であるＮｅｗｔｏｎ−Ｒａｐｈｓｏｎ法を用いて算出可能である。 The radius of curvature of the tip 12A of the bump precursor 12 is determined by the cross-sectional profile of the bump precursor measured with a white interference microscope (Hitachi High-Technologies Corporation, model number: VS1330). It is possible to estimate the height and calculate it using the known Newton-Raphson method.

バンプ前駆体１２の底面の直径は、１０μｍ以上６０μｍ以下であることが好ましく、２０μｍ以上６０μｍ以下であることがより好ましい。バンプ前駆体１２の底面の直径が２０μｍ以上６０μｍ以下であると、半導体装置１が適用されるデバイスの小型化や高集積化に寄与できる。 The diameter of the bottom surface of the bump precursor 12 is preferably 10 μm or more and 60 μm or less, and more preferably 20 μm or more and 60 μm or less. When the diameter of the bottom surface of the bump precursor 12 is 20 μm or more and 60 μm or less, it is possible to contribute to miniaturization and high integration of the device to which the semiconductor device 1 is applied.

バンプ前駆体１２の高さは、バンプ前駆体１２の底面の直径に応じて設定してもよい。例えば、バンプ前駆体１２の底面の直径の２．０倍以上０．８倍以下である。つまり、バンプ前駆体１２のアスペクト比（高さ／底面の直径）は、０．２以上０．８以下であることが好ましい。具体的には、バンプ前駆体１２の高さは、８μｍ以上５０μｍ以下であることが好ましく、２０μｍ以上５０μｍ以下であることがより好ましい。バンプ前駆体１２の底面の直径及び高さは、白色干渉顕微鏡（日立ハイテクノロジーズ社製、型番：ＶＳ１３３０）を用いて測定した値である。また、バンプ前駆体１２の底面の直径及び高さとして、バンプ前駆体１２の先端１２Ａを含む垂直断面を断面視した際、算出した値を用いてもよい。 The height of the bump precursor 12 may be set according to the diameter of the bottom surface of the bump precursor 12. For example, it is 2.0 times or more and 0.8 times or less the diameter of the bottom surface of the bump precursor 12. That is, the aspect ratio (height/bottom diameter) of the bump precursor 12 is preferably 0.2 or more and 0.8 or less. Specifically, the height of the bump precursor 12 is preferably 8 μm or more and 50 μm or less, and more preferably 20 μm or more and 50 μm or less. The diameter and height of the bottom surface of the bump precursor 12 are values measured using a white light interference microscope (manufactured by Hitachi High-Technologies Corporation, model number: VS1330). Further, as the diameter and height of the bottom surface of the bump precursor 12, the values calculated when the vertical cross section including the tip 12A of the bump precursor 12 is viewed in cross section may be used.

なお、バンプ前駆体１２を形成する前に、配線基板５の、導電層４の配線４Ａを含む表面にプラズマ処理してもよい。プラズマ処理により、配線４Ａの表面に付着する有機物等の不純物が除去され、あるいは配線４Ａの改質がなされるため、配線４Ａとバンプ前駆体１２との密着性が向上する。 Before forming the bump precursor 12, the surface of the wiring substrate 5 including the wiring 4A of the conductive layer 4 may be plasma-treated. By the plasma treatment, impurities such as organic substances attached to the surface of the wiring 4A are removed or the wiring 4A is modified, so that the adhesion between the wiring 4A and the bump precursor 12 is improved.

プラズマ装置は、導電層４の配線４Ａのプラズマ処理が可能なものであれば、特に限定されない。このようなプラズマ装置としては、例えば、魁半導体社製「Ｐ５００−ＳＭ」等が挙げられる。プラズマ処理の条件としては、窒素、圧力０．１５ＭＰａ、照射時間５秒、ギャップ４ｍｍが好ましい。 The plasma device is not particularly limited as long as it can plasma-treat the wiring 4A of the conductive layer 4. Examples of such a plasma device include "P500-SM" manufactured by Kaiki Semiconductor Co., Ltd. As conditions for the plasma treatment, nitrogen, a pressure of 0.15 MPa, an irradiation time of 5 seconds and a gap of 4 mm are preferable.

次いで、バンプ前駆体１２を加熱乾燥して、バンプ前駆体１２に含まれる溶媒成分を除去する。具体的には、バンプ前駆体１２を形成した配線基板５をホットプレート等で８０℃以上１２０℃以下、１５分間〜６０分間乾燥させる。 Next, the bump precursor 12 is heated and dried to remove the solvent component contained in the bump precursor 12. Specifically, the wiring substrate 5 on which the bump precursor 12 is formed is dried on a hot plate or the like at 80° C. or higher and 120° C. or lower for 15 minutes to 60 minutes.

次に、図３に示すように、配線基板５のバンプ前駆体１２を形成した表面側に、ダミーバンプ９を配置する。ダミーバンプ９は、バンプ前駆体１２が配置されていない、バンプ前駆体１２の周囲に設ける。次いで、ディスペンサ（例えば武蔵エンジニアリング社製、型番：ＭＬ−５０００ＸＩＩ）を用いて接着剤を塗布して、バンプ前駆体１２の側面及びダミーバンプ９の側面を覆うように接着剤層１３を形成する。接着剤は液状であり、２３℃における粘度が２０〜５０Ｐａ・ｓの範囲であることが好ましい。 Next, as shown in FIG. 3, the dummy bumps 9 are arranged on the surface of the wiring substrate 5 on which the bump precursors 12 are formed. The dummy bumps 9 are provided around the bump precursor 12 where the bump precursor 12 is not arranged. Then, an adhesive is applied using a dispenser (for example, model number: ML-5000XII manufactured by Musashi Engineering Co., Ltd.) to form an adhesive layer 13 so as to cover the side surface of the bump precursor 12 and the side surface of the dummy bump 9. The adhesive is liquid, and the viscosity at 23° C. is preferably in the range of 20 to 50 Pa·s.

次に、図４に示すように、導電層４の配線４ＡとＩＣチップ２のランド端子２Ａとを対向配置し、電極となる配線４Ａとランド端子２Ａとを位置合わせする。位置合わせの完了後、配線基板５とＩＣチップ２とをそれぞれ固定し、配線４Ａ上の１以上のバンプ前駆体１２の先端１２Ａと、被接合面となるランド端子２Ａとを一括で加熱圧着する。同時に接着剤層１３を硬化して絶縁層８を形成する。これにより、図１に示す半導体装置１を製造することができる。絶縁層８の２５℃〜９０℃における線膨張係数は、乾燥後のバンプ前駆体１２の２５〜９０℃における線膨張係数よりも高いことが好ましく、２〜５倍程度であるとより好ましい。 Next, as shown in FIG. 4, the wiring 4A of the conductive layer 4 and the land terminal 2A of the IC chip 2 are arranged so as to face each other, and the wiring 4A serving as an electrode and the land terminal 2A are aligned with each other. After the alignment is completed, the wiring board 5 and the IC chip 2 are fixed to each other, and the tips 12A of the one or more bump precursors 12 on the wiring 4A and the land terminals 2A to be bonded are collectively heat-pressed. .. At the same time, the adhesive layer 13 is cured to form the insulating layer 8. As a result, the semiconductor device 1 shown in FIG. 1 can be manufactured. The linear expansion coefficient of the insulating layer 8 at 25° C. to 90° C. is preferably higher than that of the dried bump precursor 12 at 25 to 90° C., and more preferably about 2 to 5 times.

なお、加熱圧着には、市販の実装装置（例えば、パナソニック社製、型番：ＦＣＢ−３）を用いることができる。また、加熱圧着条件としては、例えば、温度１００℃、圧力：０．１Ｎ／バンプ、処理時間：９０秒間を用いることができる。 A commercially available mounting device (for example, manufactured by Panasonic Corporation, model number: FCB-3) can be used for the thermocompression bonding. As the thermocompression bonding conditions, for example, a temperature of 100° C., a pressure of 0.1 N/bump, and a processing time of 90 seconds can be used.

加熱圧着により、バンプ前駆体１２の先端１２Ａが導電層４の配線４ＡとＩＣチップ２のランド端子２Ａとの間で押しつぶされてバンプ７となる。この際、バンプ前駆体１２は、導電ペーストを用いて形成するため、潰れ量が大きくなるが、ダミーバンプ９をバンプ前駆体１２の周囲に配置することで潰れ量を規制できる。 By thermocompression bonding, the tip 12A of the bump precursor 12 is crushed between the wiring 4A of the conductive layer 4 and the land terminal 2A of the IC chip 2 to form the bump 7. At this time, since the bump precursor 12 is formed by using the conductive paste, the crush amount is large, but the crush amount can be regulated by disposing the dummy bumps 9 around the bump precursor 12.

なお、バンプ前駆体１２の先端１２Ａと、ランド端子２Ａとを加熱圧着する前に、バンプ前駆体１２の表面にプラズマ処理してもよい。プラズマ処理により、有機物等の不純物が除去され、あるいは改質がなされるため、バンプ前駆体１２とランド端子２Ａとの密着性が向上する。
プラズマ装置及び処理条件としては、導電層４の配線４Ａのプラズマ処理と同じものを用いることができる。 The surface of the bump precursor 12 may be subjected to plasma treatment before the tip 12A of the bump precursor 12 and the land terminal 2A are thermocompression bonded. Impurities such as organic substances are removed or modified by the plasma treatment, so that the adhesion between the bump precursor 12 and the land terminal 2A is improved.
As the plasma device and processing conditions, the same plasma processing as that for the wiring 4A of the conductive layer 4 can be used.

以上説明したように、本実施形態の半導体装置１によれば、接合対象となるＩＣチップ２と配線基板５との電気的接続に、導電性粒子６を含む導電ペーストを用いて形成した１以上のバンプ前駆体１２を用いるため、低温低荷重で接合対象同士を接続できる。したがって、耐熱温度が低い基材３を含む配線基板５であっても、配線基板５の表面に直接ＩＣチップ２を実装することができる。圧着条件は温度８０℃以上１２０℃以下、圧力０．０１Ｎ／バンプ以上０．３Ｎ／バンプ以下であることが好ましく、温度９０℃以上１１０℃以下、圧力０．０５Ｎ／バンプ以上０．１８Ｎ／バンプ以下がより好ましい。 As described above, according to the semiconductor device 1 of the present embodiment, one or more formed by using the conductive paste containing the conductive particles 6 for the electrical connection between the IC chip 2 to be joined and the wiring board 5. Since the bump precursor 12 is used, the bonding targets can be connected to each other at a low temperature and a low load. Therefore, even if the wiring board 5 includes the base material 3 having a low heat resistant temperature, the IC chip 2 can be directly mounted on the surface of the wiring board 5. The pressure bonding conditions are preferably a temperature of 80° C. or more and 120° C. or less and a pressure of 0.01 N/bump or more and 0.3 N/bump or less, a temperature of 90° C. or more and 110° C. or less, a pressure of 0.05 N/bump or more and 0.18 N/bump. The following are more preferable.

また、本実施形態の半導体装置１によれば、導電性粒子６を含む導電ペーストを用いて形成した１以上のバンプ前駆体１２が少ない潰れ量でバンプ７となり、接合対象同士を電気的に接続できるため、配線４Ａの狭ピッチ化が可能となる。 Further, according to the semiconductor device 1 of the present embodiment, the one or more bump precursors 12 formed by using the conductive paste containing the conductive particles 6 become the bumps 7 with a small amount of crushing, and the bonding targets are electrically connected to each other. Therefore, the pitch of the wiring 4A can be narrowed.

また、本実施形態の半導体装置１によれば、接合対象となるＩＣチップ２と配線基板５とを電気的に接続する際、バンプ前駆体１２の周囲にダミーバンプ９を配置することで、バンプ前駆体１２の潰れ量を規制できる。 In addition, according to the semiconductor device 1 of the present embodiment, when the IC chip 2 to be joined and the wiring substrate 5 are electrically connected, the dummy bumps 9 are arranged around the bump precursor 12 so that the bump precursor is formed. The amount of collapse of the body 12 can be regulated.

本実施形態の半導体装置１によれば、配線ピッチが１０μｍ以上１００μｍ以下のＣＯＦ（ＣｈｉｐＯｎＦｉｌｍ）構造に適用できる。 The semiconductor device 1 of the present embodiment can be applied to a COF (Chip On Film) structure having a wiring pitch of 10 μm or more and 100 μm or less.

＜第２の実施形態＞
次に、本発明を適用した第２の実施形態である半導体装置５１について、図５及び図６を参照して詳細に説明する。
図５に示すように、第２の実施形態の半導体装置５１の構成は、上述した第１の実施形態の半導体装置１の構成とは、第１実施形態で示した配線基板５としてフレキシブル配線基板５５を用いる点、及びフレキシブル配線基板５５上に複数のＩＣチップ２を備える点で異なるものであり、その他の構成については第１の実施形態と同一である。したがって、本実施形態の半導体装置５５の構成のうち、第１の実施形態の半導体装置１と共通する構成及び製造方法については、同じ符号を付すると共に説明を省略する。 <Second Embodiment>
Next, a semiconductor device 51 according to a second embodiment of the present invention will be described in detail with reference to FIGS.
As shown in FIG. 5, the configuration of the semiconductor device 51 of the second embodiment is the same as the configuration of the semiconductor device 1 of the first embodiment described above, and a flexible wiring board as the wiring board 5 shown in the first embodiment. The difference is that 55 is used and a plurality of IC chips 2 are provided on the flexible wiring board 55, and other configurations are the same as those in the first embodiment. Therefore, of the configurations of the semiconductor device 55 of the present embodiment, the configurations and manufacturing methods common to those of the semiconductor device 1 of the first embodiment are designated by the same reference numerals, and description thereof will be omitted.

図５に示すように、本実施形態の半導体装置５１は、フレキシブル配線基板５５の表面上に、３つのＩＣチップ２を備える。また、半導体装置５１には、図示略の駆動部や、制御部等が接続してもよい。なお、フレキシブル配線基板５５と各ＩＣチップ２との接合は、上述した第１実施形態と同様に、ＣＯＦ（ＣｈｉｐＯｎＦｉｌｍ）構造である。 As shown in FIG. 5, the semiconductor device 51 of the present embodiment includes three IC chips 2 on the surface of the flexible wiring board 55. Further, the semiconductor device 51 may be connected to a drive unit, a control unit, or the like (not shown). The flexible wiring board 55 and each IC chip 2 are joined by a COF (Chip On Film) structure, as in the first embodiment.

図６は、図５中に示すＩＣチップ２との実装部以外の任意の領域の断面模式図である。
図６に示すように、フレキシブル配線基板５５は、ＩＣチップ２との実装部以外の領域に、センサーデバイスとして、感温センサー２１Ａと感圧センサー２１Ｂとが設けられている。 FIG. 6 is a schematic cross-sectional view of an arbitrary region other than the mounting portion with the IC chip 2 shown in FIG.
As shown in FIG. 6, in the flexible wiring board 55, a temperature sensor 21A and a pressure sensor 21B are provided as sensor devices in a region other than the mounting portion for the IC chip 2.

フィルム基材２２の一方の表面上には、ゲート電極２３Ａ及び２３Ｂが位置する。
フィルム基材２２の一方の表面上には、ゲート電極２３Ａ及び２３Ｂを被覆するゲート絶縁膜２４が位置する。
ゲート絶縁膜２４上には、ソース電極２５Ａとドレイン電極２６Ａとが有機半導体２７Ａを挟んで対向するように配置される。同様に、ソース電極２５Ｂとドレイン電極２６Ｂとが有機半導体２７Ｂを挟んで対向するように配置される。
ゲート絶縁膜２４上には、上述したソース電極２５Ａ，２５Ｂ、ドレイン電極２６Ａ，２６Ｂ及び有機半導体２７Ａ，２７Ｂを全て被覆する中間層２８が位置する。
中間層２８上には、画素電極２９Ａと、画素電極２９Ｂと、画素電極２９Ａと対向配置された共通電極３０とが位置する。
画素電極２９Ａ，２９Ｂは、ドレイン電極２６Ａ，２６Ｂと中間層２８を挟んで対向配置されている。
画素電極２９Ａとドレイン電極２６Ａとは、中間層２８を貫通するポスト電極３１Ａによって接続されている。同様に、画素電極２９Ｂとドレイン電極２６Ｂとは、中間層２８を貫通するポスト電極３１Ｂによって接続されている。
画素電極２９Ａ及び共通電極３０の上面には、画素電極２９Ａと共通電極３０との空間を充填する、感温層３２が位置する。
中間層２８上には、画素電極２９Ａ、共通電極３０及び感温層３２を被覆する絶縁層３３が位置する。
中間層２８上には、画素電極２９Ｂを被覆する感圧層３４が位置する。
絶縁層３３及び感圧層３４上には、電極フィルム３５が位置する。
電極フィルム３５上には、フィルム基材３６が位置する。 The gate electrodes 23A and 23B are located on one surface of the film substrate 22.
A gate insulating film 24 that covers the gate electrodes 23A and 23B is located on one surface of the film substrate 22.
A source electrode 25A and a drain electrode 26A are arranged on the gate insulating film 24 so as to face each other with the organic semiconductor 27A in between. Similarly, the source electrode 25B and the drain electrode 26B are arranged to face each other with the organic semiconductor 27B in between.
An intermediate layer 28 that covers all of the source electrodes 25A and 25B, the drain electrodes 26A and 26B, and the organic semiconductors 27A and 27B described above is located on the gate insulating film 24.
The pixel electrode 29A, the pixel electrode 29B, and the common electrode 30 arranged to face the pixel electrode 29A are located on the intermediate layer 28.
The pixel electrodes 29A and 29B are arranged to face the drain electrodes 26A and 26B with the intermediate layer 28 interposed therebetween.
The pixel electrode 29A and the drain electrode 26A are connected by a post electrode 31A penetrating the intermediate layer 28. Similarly, the pixel electrode 29B and the drain electrode 26B are connected by a post electrode 31B penetrating the intermediate layer 28.
A temperature sensitive layer 32, which fills a space between the pixel electrode 29A and the common electrode 30, is located on upper surfaces of the pixel electrode 29A and the common electrode 30.
An insulating layer 33 covering the pixel electrode 29A, the common electrode 30, and the temperature sensitive layer 32 is located on the intermediate layer 28.
A pressure-sensitive layer 34 that covers the pixel electrode 29B is located on the intermediate layer 28.
The electrode film 35 is located on the insulating layer 33 and the pressure sensitive layer 34.
A film base material 36 is located on the electrode film 35.

感温センサー２１Ａは、フィルム基材２２とフィルム基材３６との間に位置する、ゲート電極２３Ａ、ゲート絶縁膜２４、ソース電極２５Ａ、ドレイン電極２６Ａ、有機半導体２７Ａ、中間層２８、画素電極２９Ａ、共通電極３０、ポスト電極３１Ａ、感温層３２、絶縁層３３、電極フィルム３５によって構成される。 The temperature-sensitive sensor 21A is located between the film base material 22 and the film base material 36, and has a gate electrode 23A, a gate insulating film 24, a source electrode 25A, a drain electrode 26A, an organic semiconductor 27A, an intermediate layer 28, and a pixel electrode 29A. , Common electrode 30, post electrode 31A, temperature sensitive layer 32, insulating layer 33, and electrode film 35.

感圧センサー２１Ｂは、フィルム基材２２とフィルム基材３６との間に位置する、ゲート電極２３Ｂ、ゲート絶縁膜２４、ソース電極２５Ｂ、ドレイン電極２６Ｂ、有機半導体２７Ｂ、中間層２８、画素電極２９Ｂ、ポスト電極３１Ｂ、感圧層３４、電極フィルム３５によって構成される。 The pressure-sensitive sensor 21B is located between the film base material 22 and the film base material 36, and has a gate electrode 23B, a gate insulating film 24, a source electrode 25B, a drain electrode 26B, an organic semiconductor 27B, an intermediate layer 28, and a pixel electrode 29B. The post electrode 31B, the pressure sensitive layer 34, and the electrode film 35.

フレキシブル配線基板５５のセンサーデバイスの製造方法は、先ず、ＰＥＴ、ＰＥＮ、ＰＣ等の耐熱性が低いフィルム基材（例えば、３００ｍｍ×２４０ｍｍ×０．０５ｍｍ）２２上に、各種印刷装置で、絶縁体と導体と半導体とを多層積層させて、トランジスタや配線を印刷して形成する。 The method for manufacturing the sensor device of the flexible wiring board 55 is as follows. First, on a film base material (for example, 300 mm×240 mm×0.05 mm) 22 having low heat resistance such as PET, PEN, or PC, an insulator is used by various printing devices. And a conductor and a semiconductor are laminated in multiple layers, and transistors and wirings are printed to form them.

次に、画素電極２９Ａ，２９Ｂ上に、感圧センサー（感圧層）や感温センサー（感温層）用の材料をスクリーン印刷でそれぞれ形成した後、対向電極（電極フィルム）と組み合わせることで、感温センサー２１Ａや感圧センサー２１Ｂとすることができる。 Next, a material for a pressure sensor (pressure sensitive layer) or a temperature sensitive sensor (temperature sensitive layer) is formed on each of the pixel electrodes 29A and 29B by screen printing, and then combined with a counter electrode (electrode film). The temperature sensor 21A and the pressure sensor 21B can be used.

各種印刷装置としては、高精度薄膜反転印刷機、グラビアオフセット印刷機、スリットダイコーター、高精度インクジェット印刷機、スクリーン印刷機等が挙げられる。印刷装置は、形成する層によって、適宜選択すればよい。 Examples of various printing devices include a high-precision thin film reverse printing machine, a gravure offset printing machine, a slit die coater, a high-precision inkjet printing machine, and a screen printing machine. The printing device may be appropriately selected depending on the layer to be formed.

以上説明したように、本実施形態の半導体装置５１によれば、上述した第１実施形態と同様に、低温低圧の接合条件でフレキシブル配線基板５５の表面上に直接ＩＣチップ２を実装し、各配線の狭ピッチ化が可能となる。 As described above, according to the semiconductor device 51 of the present embodiment, the IC chip 2 is directly mounted on the surface of the flexible wiring board 55 under the low-temperature and low-pressure joining condition, as in the above-described first embodiment. It is possible to narrow the wiring pitch.

また、本実施形態の半導体装置５１は、感温センサー２１Ａや感圧センサー２１ＢとＩＣチップ２とが同一のフレキシブル配線基板５５に設けられており、いわゆるフレキシブルセンサー等に適用できる。 Further, in the semiconductor device 51 of the present embodiment, the temperature sensor 21A or the pressure sensor 21B and the IC chip 2 are provided on the same flexible wiring board 55, and can be applied to a so-called flexible sensor or the like.

＜他の実施形態＞
次に、本発明を適用した他の実施形態である半導体装置について説明する。上述した第１実施形態の半導体装置１及び第２実施形態の半導体装置５１は、配線基板５あるいはフレキシブル配線基板５５の平坦部分にＩＣチップ２が位置するが、他の実施形態の半導体装置では、配線基板５あるいはフレキシブル配線基板５５の一部または全体が曲面を形成しており、その曲面部分にバンプ７を介してＩＣチップ２が位置するものである。 <Other Embodiments>
Next, a semiconductor device according to another embodiment of the present invention will be described. In the semiconductor device 1 of the first embodiment and the semiconductor device 51 of the second embodiment described above, the IC chip 2 is located in the flat portion of the wiring board 5 or the flexible wiring board 55, but in the semiconductor devices of other embodiments, A part or the whole of the wiring board 5 or the flexible wiring board 55 forms a curved surface, and the IC chip 2 is located on the curved surface portion via the bump 7.

曲面部分を有する半導体装置１，５１の製造方法としては、以下の二つの方法が挙げられる。
第一の方法は、先ず、配線基板５の導電層４の配線４Ａ上にバンプ前駆体１２を形成した後、配線基板５を湾曲する。次いで、湾曲した配線４Ａに対向するようにＩＣチップ２を配置し、バンプ前駆体１２の先端１２Ａとランド端子２Ａとを圧着すればよい。 The following two methods can be given as methods for manufacturing the semiconductor devices 1 and 51 having curved surface portions.
In the first method, first, the bump precursor 12 is formed on the wiring 4A of the conductive layer 4 of the wiring board 5, and then the wiring board 5 is curved. Next, the IC chip 2 may be arranged so as to face the curved wiring 4A, and the tip 12A of the bump precursor 12 and the land terminal 2A may be pressure bonded.

第二の方法は、上述した第１及び第２の実施形態と同様に、半導体装置１，５１を得る。その後、バンプ７を介する接合部分を所要の曲率半径となるように湾曲する。これにより、曲面部分を有する半導体装置が得られる。 The second method obtains the semiconductor devices 1 and 51 in the same manner as in the first and second embodiments described above. After that, the joint portion via the bump 7 is curved so as to have a required radius of curvature. As a result, a semiconductor device having a curved surface portion is obtained.

なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上述した実施形態では、バンプ前駆体１２を断面視した際、全体の形状が尖塔型である構成を一例として説明したが、これに限定されない。バンプ前駆体１２の断面視した際の形状は、少なくとも先端部が尖塔型であればよい。例えば、基端側が円柱や多角柱等の柱状であり、先端側円錐や多角錘等の錘状であってもよい。 The technical scope of the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention. For example, in the above-described embodiment, the configuration in which the entire shape of the bump precursor 12 when viewed in cross section is a steeple type has been described as an example, but the present invention is not limited to this. As for the shape of the bump precursor 12 when viewed in cross section, at least the tip may have a steeple shape. For example, the base end side may be a columnar shape such as a cylinder or a polygonal column, and the tip end side cone or a pyramid shape such as a polygonal cone.

また、上述した実施形態では、バンプ前駆体１２をディスペンサによって形成する構成を一例として説明したが、これに限定されない。ディスペンサに代えて、スクリーン印刷によって所要の形状を有するバンプ前駆体１２を形成してもよい。なお、スクリーン印刷によってバンプ前駆体１２を形成する場合、１回の印刷で形成してもよいし、複数回の印刷で形成してもよい。 Further, in the above-described embodiment, the configuration in which the bump precursor 12 is formed by the dispenser has been described as an example, but the present invention is not limited to this. Instead of the dispenser, the bump precursor 12 having a desired shape may be formed by screen printing. When the bump precursor 12 is formed by screen printing, it may be formed by printing once or may be formed by printing plural times.

また、上述した実施形態では、絶縁層８にダミーバンプ９を含む構成を一例として説明したが、これに限定されない。絶縁層８は、ダミーバンプ９を含まない構成としてもよい。 Further, in the above-described embodiment, the configuration including the dummy bump 9 in the insulating layer 8 has been described as an example, but the configuration is not limited to this. The insulating layer 8 may be configured not to include the dummy bump 9.

また、上述した実施形態では、バンプ前駆体１２を形成する前及びバンプ前駆体１２の先端１２Ａを被接合面に圧着する前のいずれか一方又は両方に、プラズマ処理する構成を一例として説明したが、これに限定されない。いずれにおいてもプラズマ処理をしない構成としてもよい。 Further, in the above-described embodiment, the configuration in which the plasma processing is performed before forming the bump precursor 12 and/or before pressing the tip 12A of the bump precursor 12 onto the surface to be bonded has been described as an example. , But not limited to this. In any case, the plasma treatment may be omitted.

また、上述した第１実施形態では、バンプ前駆体１２を形成した後、バンプ前駆体１２の先端１２Ａを被接合面（第２面５Ａ）に圧着する前に接着剤層１３を形成する構成を一例として説明したが、これに限定されない。バンプ前駆体１２の先端１２Ａを被接合面（第２面５Ａ）に圧着した後に、第１配線基板２と第２配線基板３との間の空間に接着剤層１３を形成してもよい。 Further, in the above-described first embodiment, after the bump precursor 12 is formed, the adhesive layer 13 is formed before the tip 12A of the bump precursor 12 is pressure-bonded to the surface to be joined (second surface 5A). Although described as an example, the present invention is not limited to this. The adhesive layer 13 may be formed in the space between the first wiring board 2 and the second wiring board 3 after the tip 12A of the bump precursor 12 is pressure-bonded to the surface to be bonded (second surface 5A).

また、上述した実施形態では、ディスペンサから接着剤を塗布して接着剤層１３を形成する構成を一例として説明したが、これに限定されない。あらかじめシート状に成型した接着剤層１３を用いる構成としてもよい。なお、シート状の接着剤層１３を用いる場合、接合前あるいは接合時にバンプ前駆体１２が接着剤層１３を貫通する構成としてもよい。 Further, in the above-described embodiment, the configuration in which the adhesive is applied from the dispenser to form the adhesive layer 13 has been described as an example, but the present invention is not limited to this. A configuration may be used in which the adhesive layer 13 that is molded in a sheet shape in advance is used. When the sheet-shaped adhesive layer 13 is used, the bump precursor 12 may penetrate the adhesive layer 13 before or during bonding.

また、上述した実施形態では、導電層４の配線４Ａ上にバンプ前駆体１２を形成する構成を一例として説明したが、これに限定されない。ＩＣチップ２のランド端子２Ａ上にバンプ前駆体１２を形成してもよい。この場合、導電層４の配線４Ａが、バンプ前駆体１２の先端１２Ａの被接合面となる。 Further, in the above-described embodiment, the configuration in which the bump precursor 12 is formed on the wiring 4A of the conductive layer 4 has been described as an example, but the configuration is not limited to this. The bump precursor 12 may be formed on the land terminal 2A of the IC chip 2. In this case, the wiring 4A of the conductive layer 4 becomes the surface to be joined of the tip 12A of the bump precursor 12.

以下、実施例を示して本発明を詳細に説明するが、本発明は以下の記載によって限定されるものではない。 Hereinafter, the present invention will be described in detail with reference to Examples, but the present invention is not limited to the following description.

＜評価方法＞
（基材の耐熱性及び線膨張係数の評価）
基材の融点又はガラス転移温度の測定方法は、公知公用の方法により測定することができ、又は文献情報に記載された物性値を採用することが出来る。 <Evaluation method>
(Evaluation of heat resistance and linear expansion coefficient of base material)
The melting point or glass transition temperature of the base material can be measured by a publicly known method, or the physical property values described in literature information can be used.

（圧着後のバンプの底面と上面の直径、及び高さ）
各実施例の半導体装置について、バンプの底面と上面の直径、及び高さは、ＩＣ接続部を切り出した後に、包埋処理で樹脂に埋め込んだ半導体装置を、研磨によりバンプ面で面出しを行い、光学顕微鏡（ＯＬＹＭＰＵＳ社製、型番：ＢＸ−５３Ｍ）を用いて測定した。バンプ高さとバンプ底面の直径の比をアスペクト比とした。 (Diameter and height of bottom and top of bump after pressure bonding)
Regarding the diameters and heights of the bottom surface and the top surface of the bumps of the semiconductor device of each example, after cutting out the IC connection portion, the semiconductor device embedded in resin by the embedding process is chamfered on the bump surface by polishing. , And an optical microscope (manufactured by OLYMPUS, model number: BX-53M). The aspect ratio is the ratio of the bump height to the diameter of the bottom surface of the bump.

（接続部の導通評価）
各実施例の半導体装置について、印刷電極シートの導体部をそれぞれ評価ボードに接続させて、テスター（ＳＡＮＷＡ社製、型番：ＰＣ７００）を用いてバンプによる接続部の導通の有無を確認した。１００箇所の接続部について導通の有無を確認し、ショート（短絡）不良が確認された接続部の割合を算出してショート不良率を算出した。同様の手順で、オーブン（断線）不良が確認された接続部の割合を算出して、オープン不良率を算出した。 (Evaluation of connection continuity)
Regarding the semiconductor devices of the respective examples, the conductor portions of the printed electrode sheets were connected to the evaluation boards, respectively, and the presence or absence of electrical continuity of the connection portions due to the bumps was confirmed using a tester (manufactured by SANWA, model number: PC700). The presence or absence of electrical continuity was confirmed at 100 connection parts, and the percentage of connection parts in which a short circuit (short circuit) defect was confirmed was calculated to calculate a short circuit defect rate. In the same procedure, the ratio of the connection portion where the oven (disconnection) defect was confirmed was calculated to calculate the open defect rate.

（接続可能な圧着時の圧力の下限値）
各実施例の半導体装置の作製手順における、バンプと導電部との圧着時の圧力を０．０５Ｎ／バンプずつ下げた各条件で半導体装置を作製し、それぞれ初期の接続割合を上述の方法により算出した。初期の接続割合が１００％である最小の圧着時の圧力を、接続可能な圧着時の圧力の下限値とした。 (Lower limit of connectable pressure during crimping)
In the manufacturing procedure of the semiconductor device of each example, the semiconductor device was manufactured under each condition in which the pressure at the time of pressure bonding the bump and the conductive portion was decreased by 0.05 N/bump, and the initial connection ratio was calculated by the above method. did. The minimum pressure at the time of crimping at which the initial connection ratio was 100% was set as the lower limit of the pressure at the time of crimping at which connection was possible.

（短絡しないランド端子ピッチの下限値）
各実施例の半導体装置の作製手順における、ＩＣ上のランド端子のピッチを０．２ｍｍ、０．１５ｍｍ、０．１ｍｍ、０．０８ｍｍ、及び０．０５ｍｍとし、同様に印刷電極シート上の導電部のピッチを０．２ｍｍ、０．１５ｍｍ、０．１ｍｍ、０．０８ｍｍ、及び０．０５ｍｍとして半導体装置を作製した。圧着前のバンプの直径は、電極からはみ出さないように調整した。 (Lower limit of land terminal pitch that does not short circuit)
In the manufacturing procedure of the semiconductor device of each example, the pitch of the land terminals on the IC was set to 0.2 mm, 0.15 mm, 0.1 mm, 0.08 mm, and 0.05 mm, and the conductive portions on the printed electrode sheet were similarly set. The semiconductor devices were manufactured with the pitches of 0.2 mm, 0.15 mm, 0.1 mm, 0.08 mm, and 0.05 mm. The diameter of the bump before pressure bonding was adjusted so that it would not protrude from the electrode.

圧着後の半導体装置の、印刷電極シート上の導電部を評価ボードに接続させて、それぞれ隣り合うランド端子又は導電部との短絡の有無を、テスター（ＳＡＮＷＡ社製、型番：ＰＣ７００）を用いて確認した。短絡が発生しなかった最小のランド端子ピッチを短絡しない電極ピッチの下限値とした。 The conductive part on the printed electrode sheet of the semiconductor device after pressure bonding is connected to the evaluation board, and whether or not there is a short circuit with the adjacent land terminal or conductive part is checked using a tester (manufactured by SANWA, model number: PC700). confirmed. The minimum land terminal pitch at which no short circuit occurred was defined as the lower limit of the electrode pitch at which no short circuit occurred.

（実施例１）
ポリエチレンナフタレートのフィルム基材上にグラビアオフセット印刷法により導電ペースト（ＤＮＰファインケミカル社製、型番：ＦＡＩＮＡＰ）を印刷することで電極を有する引き出し電極パターン形成し、印刷電極シートを作製した。引き出し電極パターンは、電極のピッチが０．１ｍｍ、電極幅が０．０５ｍｍ、電極間スペースが０．０５ｍｍ、電極数が１００本のパターンとした。 (Example 1)
A conductive electrode (model number: FAINAP, manufactured by DNP Fine Chemical Co., Ltd.) was printed on a polyethylene naphthalate film base material by a gravure offset printing method to form a lead electrode pattern having an electrode, thereby producing a printed electrode sheet. The lead electrode pattern was a pattern in which the electrode pitch was 0.1 mm, the electrode width was 0.05 mm, the inter-electrode space was 0.05 mm, and the number of electrodes was 100.

ＩＣチップはバンプを形成していないもので、ランド端子のピッチが０．１ｍｍ、ランド端子幅が０．０５ｍｍ、ランド端子間スペースが０．０５ｍｍ、ランド端子数が１００のパターンとした。 The IC chip had no bumps, and the land terminals had a pitch of 0.1 mm, a land terminal width of 0.05 mm, a space between land terminals of 0.05 mm, and a number of land terminals of 100.

平均粒子径が１μｍの銀粉、市販のエポキシ樹脂、硬化剤である市販のフェノール樹脂、及び有機溶剤としてジエチレングリコールモノブチルエーテルアセテートを混合し、ディスペンサで吐出可能な粘度となるよう、有機溶剤で粘度を適宜調整し、導電性ペーストを得た。コーンプレート型粘度計で測定された導電ペーストの粘度は、せん断速度が１００ｓ^−１のときの粘度が１２Ｐａ・ｓであった。この導電ペーストを用いて、ディスペンサ（エンジニアリングシステム社製、Ｒ−ｊｅｔ）で塗布し、印刷電極シートの電極上にバンプ前駆体を形成した。塗布条件は、シリンジ背圧（空圧）を０．２Ｐａ、Ｒ−ｕｎｉｔの空圧を０．２Ｐａ、ディスペンサのノズル内径を４０μｍとした。 Mix the silver powder with an average particle diameter of 1 μm, a commercially available epoxy resin, a commercially available phenol resin as a curing agent, and diethylene glycol monobutyl ether acetate as an organic solvent, and adjust the viscosity appropriately with an organic solvent so that the viscosity can be discharged with a dispenser. Adjustment was performed to obtain a conductive paste. The viscosity of the conductive paste measured by a cone-plate viscometer was 12 Pa·s when the shear rate was 100 s ⁻¹ . This conductive paste was used and applied with a dispenser (R-jet, manufactured by Engineering System Co., Ltd.) to form a bump precursor on the electrodes of the printed electrode sheet. The coating conditions were a syringe back pressure (air pressure) of 0.2 Pa, an R-unit air pressure of 0.2 Pa, and a dispenser nozzle inner diameter of 40 μm.

バンプ前駆体を形成した印刷電極シートをホットプレート上で１００℃３０分間乾燥させた。 The printed electrode sheet on which the bump precursor was formed was dried on a hot plate at 100° C. for 30 minutes.

バンプを形成した印刷電極シート上にディスペンサ（例えば武蔵エンジニアリング社製、ＭＬ−５０００ＸＩＩ）を用いて接着剤（味の素ファインテクノ社製、ＤＪ−６８）を３０μｍとなるよう塗布した。 An adhesive (DJ-68, manufactured by Ajinomoto Fine-Techno Co., Ltd.) was applied on the printed electrode sheet having the bumps thereon using a dispenser (for example, ML-5000XII, manufactured by Musashi Engineering Co., Ltd.) so that the thickness was 30 μm.

接着剤が塗布された印刷電極シートを、フリップチップボンダ（パナソニック社製ＦＣＢ３）のステージに載置し、ＩＣチップの実装を行った。ＩＣチップのランド端子が、対応する印刷電極シートの電極上に位置するように位置合わせしたのち、接合ツールにより押圧しパルス加熱ヒータで加熱した。加熱により接着剤を硬化させた後に、常温冷却と除圧し取り出した。圧着条件は、１００℃９０秒で荷重は０．１Ｎ／バンプに設定した。 The printed electrode sheet coated with the adhesive was placed on the stage of a flip chip bonder (FCB3 manufactured by Panasonic Corporation) to mount an IC chip. After the land terminals of the IC chip were aligned so that they were positioned on the electrodes of the corresponding printed electrode sheet, they were pressed by a joining tool and heated by a pulse heater. After the adhesive was hardened by heating, it was cooled at room temperature, depressurized, and taken out. The pressure bonding conditions were 100° C. for 90 seconds and the load was set to 0.1 N/bump.

光学顕微鏡（ＯＬＹＭＰＵＳ社製、型番：ＢＸ−５３Ｍ）を用いて観察した圧着後のバンプの底面直径は５０μｍ、上面直径は３０μｍ、高さは４０μｍ（アスペクト比：０．８）であった。 The bottom diameter of the bumps after pressure bonding observed using an optical microscope (OLYMPUS, model number: BX-53M) was 50 μm, the top surface diameter was 30 μm, and the height was 40 μm (aspect ratio: 0.8).

（実施例２）
印刷電極シートのフィルム基材としてポリエチレンナフタレートの代わりにポリエチレンテレフタレートを用いた以外は、実施例１と同じ方法で半導体装置を得た。 (Example 2)
A semiconductor device was obtained in the same manner as in Example 1 except that polyethylene terephthalate was used instead of polyethylene naphthalate as the film base material of the printed electrode sheet.

（実施例３）
印刷電極シートのフィルム基材としてポリエチレンナフタレートの代わりに熱可塑性ポリウレタン（ＴＰＵ）を用いた以外は、実施例１と同じ方法で半導体装置を得た。 (Example 3)
A semiconductor device was obtained in the same manner as in Example 1 except that thermoplastic polyurethane (TPU) was used as the film base material of the printed electrode sheet instead of polyethylene naphthalate.

（比較例１）
実施例１における印刷電極シートの代わりに、厚さ３０μｍのポリイミド基材上に熱圧着、フォトレジストの方法により銅箔からなる引き出し配線を形成した。バンプ前駆体は、実施例１で用いた導電ペーストのかわりに、ＩＣチップのランド端子上に、金ワイヤボンドで形成したワイヤーを引きちぎり、レベリングさせることでスタッドバンプを形成した。これ以外は、実施例１と同じ方法で半導体装置を得た。 (Comparative Example 1)
Instead of the printed electrode sheet in Example 1, a lead wire made of copper foil was formed on a polyimide substrate having a thickness of 30 μm by thermocompression bonding and a photoresist method. As the bump precursor, instead of the conductive paste used in Example 1, a wire formed by gold wire bond was torn off and leveled on the land terminal of the IC chip to form a stud bump. A semiconductor device was obtained in the same manner as in Example 1 except for this.

（比較例２）
実施例１における印刷電極シートの代わりに、厚さ３０μｍのポリイミド基材上に熱圧着、フォトレジストの方法により銅箔からなる引き出し配線を形成した。さらに配線上に銅めっきにより銅ピラーバンプを形成した。これ以外は、実施例１と同じ方法で半導体装置を得た。 (Comparative example 2)
Instead of the printed electrode sheet in Example 1, a lead wiring made of copper foil was formed on a polyimide base material having a thickness of 30 μm by thermocompression bonding and a photoresist method. Furthermore, copper pillar bumps were formed on the wiring by copper plating. A semiconductor device was obtained in the same manner as in Example 1 except for this.

実施例１〜３、比較例１〜２の圧着後のバンプの底面と上面の直径、バンプ高さ、アスペクト比、ショート不良率、オープン不良率、接続可能な圧着時の圧力の下限値、及び短絡しないランド端子ピッチの下限値の結果を表１に示す。 Diameters of bottom and top surfaces of bumps after pressure bonding in Examples 1 to 3 and Comparative Examples 1 and 2, bump height, aspect ratio, short circuit defective rate, open defective rate, lower limit value of pressure at which pressure can be connected, and Table 1 shows the result of the lower limit value of the land terminal pitch that does not short-circuit.

実施例１〜３では、いずれもガラス転移温度が１６０℃未満の基材を使用しており、接続部の導通評価においてショート不良及びオープン不良が発生せず、良好であった。
これに対して、比較例１では、ガラス転移温度が１６０℃以上の基材を使用しており、０．１Ｎ／バンプ、１００℃９０秒の圧着条件においては、オープン不良が５０％であった。オープン不良が発生しないような、接続可能な圧力の下限値は０．２５Ｎ／バンプであった。
また、比較例２では、ガラス転移温度が１６０℃以上の基材を使用しており、０．１Ｎ／バンプ、１００℃９０秒の圧着条件においては、オープン不良が６０％であった。オープン不良が発生しないような、接続可能な圧力の下限値は０．２５Ｎ／バンプであった。 In each of Examples 1 to 3, the base material having a glass transition temperature of less than 160° C. was used, and in the continuity evaluation of the connection portion, neither a short circuit defect nor an open defect was generated, which was good.
On the other hand, in Comparative Example 1, a base material having a glass transition temperature of 160° C. or higher was used, and under the pressure bonding condition of 0.1 N/bump and 100° C. for 90 seconds, the open defect was 50%. .. The lower limit of connectable pressure at which open defects did not occur was 0.25 N/bump.
Further, in Comparative Example 2, a substrate having a glass transition temperature of 160° C. or higher was used, and under the pressure bonding condition of 0.1 N/bump and 100° C. for 90 seconds, the open defect was 60%. The lower limit of connectable pressure at which open defects did not occur was 0.25 N/bump.

１，５１…半導体装置
２…ＩＣチップ
２Ａ…ランド端子
３…基材
４…導電層
４Ａ…配線
５…配線基板
６…導電性粒子
７…バンプ
８…絶縁層
９…ダミーバンプ
１２…バンプ前駆体
１２Ａ…先端
１３…接着剤層
５５…フレキシブル配線基板 1, 51... Semiconductor device 2... IC chip 2A... Land terminal 3... Base material 4... Conductive layer 4A... Wiring 5... Wiring substrate 6... Conductive particles 7... Bump 8... Insulating layer 9... Dummy bump 12... Bump precursor 12A ... Tip 13... Adhesive layer 55... Flexible wiring board

Claims

An IC chip having a plurality of land terminals and having a pitch between the land terminals of 100 μm or less;
A wiring board having a base material having a melting point or a glass transition temperature of less than 160° C., and a conductive layer which is located on one surface of the base material and includes a plurality of wirings having a pitch of 100 μm or less,
A plurality of bumps including conductive particles,
A plurality of the wirings and a plurality of the land terminals are arranged to face each other,
A semiconductor device, wherein the bump is located between the wiring and the land terminal.

The semiconductor device according to claim 1, wherein the linear expansion coefficient of the base material is 10 ppm/° C. or more and 400 ppm/° C. or less.

The semiconductor device according to claim 1, wherein the diameter of the upper bottom and the lower bottom of the bump is 5 μm or more and 60 μm or less.

4. The semiconductor device according to claim 1, further comprising, between the IC chip and the wiring board, one or more dummy bumps that regulate a distance between the IC chip and the wiring board. ..