JP2020096084A - Method of manufacturing semiconductor device - Google Patents

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Abstract

To provide a manufacturing method capable of making a shoulder portion of a trench curved while suppressing an occurrence of defects in channel operation of a semiconductor device.SOLUTION: The method of manufacturing a semiconductor device includes the steps of: forming a trench extending in a depth direction of a trench through a source region and a body region from a surface of a semiconductor substrate where a first conduction type drift region, a second conduction type body region and a first conduction type source region are arranged in this order along the depth direction of the semiconductor substrate; depositing a protective film in the trench to coat at least a portion of the body region exposed to sides of the trench and to expose the shoulders of the trench; and curving the shoulders of the trench exposed from the protective film by performing an annealing process with the sides of the trench coated with the protective film.SELECTED DRAWING: Figure 1

Description

本明細書が開示する技術は、トレンチゲートを備える半導体装置の製造方法に関する。 The technique disclosed in the present specification relates to a method for manufacturing a semiconductor device including a trench gate.

特許文献１は、肩部が曲面化されたトレンチゲートを備える半導体装置を開示する。このようなトレンチゲートを備える半導体装置では、肩部における電界集中が緩和され、ゲート・ソース間漏れ電流が低減される。 Patent Document 1 discloses a semiconductor device including a trench gate having a curved shoulder. In the semiconductor device including such a trench gate, the electric field concentration at the shoulder is relaxed, and the gate-source leakage current is reduced.

特開２０１６−８２０９６号公報JP, 2016-82096, A

特許文献１は、ｎ型のドリフト領域とｐ型のボディ領域とｎ型のソース領域が半導体基板の深さ方向に沿ってこの順で並んでいる半導体基板の表面からソース領域とボディ領域を貫通して前記深さ方向に伸びるトレンチを形成した後に、アニール処理を実施してトレンチの肩部を曲面化する製造方法を開示する。この製造方法では、アニール処理を実施することにより、トレンチの肩部を溶融させ、トレンチの肩部を曲面化する。 In Patent Document 1, an n-type drift region, a p-type body region, and an n-type source region are arranged in this order along the depth direction of the semiconductor substrate, and the source region and the body region are penetrated from the surface of the semiconductor substrate. Then, after forming the trench extending in the depth direction, an annealing process is performed to make the shoulder portion of the trench curved. In this manufacturing method, the shoulder portion of the trench is melted and the shoulder portion of the trench is curved by performing an annealing treatment.

ところが、トレンチの肩部にはｎ型のソース領域が位置している。このため、溶融したｎ型のソース領域の一部がトレンチの側面に沿って垂れ流れ、トレンチの側面に露出するｐ型のボディ領域にまで達すると、半導体装置のチャネル動作に不具合を生じさせ得る。 However, the n-type source region is located at the shoulder of the trench. For this reason, when a part of the melted n-type source region flows down along the side surface of the trench and reaches the p-type body region exposed on the side surface of the trench, the channel operation of the semiconductor device may be defective. ..

本願明細書は、半導体装置のチャネル動作に不具合が生じるのを抑えながら、トレンチの肩部を曲面化することができる製造方法を提供する。 The present specification provides a manufacturing method capable of making the shoulder portion of the trench curved while suppressing the occurrence of a defect in the channel operation of the semiconductor device.

本明細書が開示する半導体装置の製造方法は、第１導電型のドリフト領域と第２導電型のボディ領域と第１導電型のソース領域が半導体基板の深さ方向に沿ってこの順で並んでいる前記半導体基板の表面から前記ソース領域と前記ボディ領域を貫通して前記深さ方向に伸びるトレンチを形成する工程と、前記トレンチの側面に露出する前記ボディ領域の少なくとも一部を被覆するとともに、前記トレンチの肩部を露出させるように、前記トレンチ内に保護膜を成膜する工程と、前記トレンチの側面が前記保護膜で被覆された状態でアニール処理を実施し、前記保護膜から露出する前記トレンチの前記肩部を曲面化する工程と、を備えることができる。ここで、前記ドリフト領域と前記ボディ領域と前記ソース領域は、前記半導体基板の深さ方向に沿ってこの順で並んでいる限り、それらの領域間に他の半導体領域が介在してもよい。例えば、前記ドリフト領域と前記ボディ領域の間に、前記ドリフト領域よりも第１導電型不純物の濃度が濃いＪＦＥＴ抵抗低減領域が介在していてもよい。 In the method of manufacturing a semiconductor device disclosed in the present specification, a drift region of the first conductivity type, a body region of the second conductivity type, and a source region of the first conductivity type are arranged in this order along the depth direction of the semiconductor substrate. Forming a trench extending in the depth direction from the surface of the semiconductor substrate through the source region and the body region, and covering at least a part of the body region exposed on the side surface of the trench. A step of forming a protective film in the trench so as to expose the shoulder portion of the trench, and an annealing treatment is performed in a state where the side surface of the trench is covered with the protective film and exposed from the protective film. Forming a curved surface of the shoulder portion of the trench. Here, as long as the drift region, the body region, and the source region are arranged in this order along the depth direction of the semiconductor substrate, another semiconductor region may be interposed therebetween. For example, a JFET resistance reduction region having a higher concentration of the first conductivity type impurity than the drift region may be interposed between the drift region and the body region.

上記製造方法によると、前記アニール処理を実施するときに、前記トレンチの側面に露出する前記ボディ領域の少なくとも一部が前記保護膜によって被覆されている。このため、前記アニール処理によって溶融した前記ソース領域の一部は、前記保護膜によって被覆されている前記ボディ領域の一部にまで垂れ流れることが防止されている。これにより、前記半導体装置は、前記ボディ領域の一部によって安定したチャネル動作を行うことができる。このように、上記製造方法によると、半導体装置のチャネル動作に不具合が生じるのを抑えながら、前記トレンチの肩部を曲面化することができる。 According to the above manufacturing method, at the time of performing the annealing treatment, at least a part of the body region exposed on the side surface of the trench is covered with the protective film. Therefore, a part of the source region melted by the annealing treatment is prevented from flowing down to a part of the body region covered with the protective film. As a result, the semiconductor device can perform stable channel operation with a part of the body region. As described above, according to the above-described manufacturing method, the shoulder portion of the trench can be curved while suppressing the occurrence of a defect in the channel operation of the semiconductor device.

本実施形態の半導体装置の要部断面図を模式的に示す。1 schematically shows a cross-sectional view of a main part of a semiconductor device of this embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 3 is a schematic sectional view showing an essential part of a manufacturing process of the semiconductor device of this embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 3 is a schematic sectional view showing an essential part of a manufacturing process of the semiconductor device of this embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 3 is a schematic sectional view showing an essential part of a manufacturing process of the semiconductor device of this embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 3 is a schematic sectional view showing an essential part of a manufacturing process of the semiconductor device of this embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 3 is a schematic sectional view showing an essential part of a manufacturing process of the semiconductor device of this embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 3 is a schematic sectional view showing an essential part of a manufacturing process of the semiconductor device of this embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 3 is a schematic sectional view showing an essential part of a manufacturing process of the semiconductor device of this embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 3 is a schematic sectional view showing an essential part of a manufacturing process of the semiconductor device of this embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 3 is a schematic sectional view showing an essential part of a manufacturing process of the semiconductor device of this embodiment.

図１に示されるように、半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称されるパワー半導体素子であり、半導体基板１０、半導体基板１０の裏面１０ａを被覆するドレイン電極２２、半導体基板１０の表面１０ｂを被覆するソース電極２４及び半導体基板１０の表層部に設けられているトレンチゲート３０を備えている。トレンチゲート３０は、半導体基板１０の表面１０ｂに対して直交する方向から観測したときに、例えばストライプ状に配置されている。 As shown in FIG. 1, a semiconductor device 1 is a power semiconductor element called MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and includes a semiconductor substrate 10, a drain electrode 22 that covers a back surface 10 a of the semiconductor substrate 10, a semiconductor. A source electrode 24 covering the surface 10b of the substrate 10 and a trench gate 30 provided in the surface layer portion of the semiconductor substrate 10 are provided. The trench gates 30 are arranged, for example, in a stripe shape when observed from a direction orthogonal to the surface 10b of the semiconductor substrate 10.

半導体基板１０は、炭化珪素（ＳｉＣ）を材料とする基板であり、ｎ+型のドレイン領域１１、ｎ型のドリフト領域１２、ｐ型の電界緩和領域１３、ｎ+型のＪＦＥＴ抵抗低減領域１４、ｐ型のボディ領域１５、ｐ+型のボディコンタクト領域１６及びｎ+型のソース領域１７を有している。 The semiconductor substrate 10 is a substrate made of silicon carbide (SiC), and includes an n + type drain region 11, an n type drift region 12, a p type electric field relaxation region 13, and an n + type JFET resistance reduction region 14. , P type body region 15, p + type body contact region 16 and n + type source region 17.

ドレイン領域１１は、半導体基板１０の裏層部に配置されており、半導体基板１０の裏面に露出している。ドレイン領域１１は、後述するドリフト領域１２がエピタキシャル成長するための下地基板でもある。ドレイン領域１１は、半導体基板１０の裏面を被覆するドレイン電極２２にオーミック接触している。 The drain region 11 is arranged in the back layer portion of the semiconductor substrate 10 and is exposed on the back surface of the semiconductor substrate 10. The drain region 11 is also a base substrate for the epitaxial growth of the drift region 12 described later. The drain region 11 is in ohmic contact with the drain electrode 22 that covers the back surface of the semiconductor substrate 10.

ドリフト領域１２は、ドレイン領域１１上に設けられている。ドリフト領域１２は、エピタキシャル成長技術を利用して、ドレイン領域１１の表面から結晶成長して形成される。ドリフト領域１２の不純物濃度は、半導体基板１０の厚み方向に一定である。 The drift region 12 is provided on the drain region 11. The drift region 12 is formed by crystal growth from the surface of the drain region 11 using an epitaxial growth technique. The impurity concentration of the drift region 12 is constant in the thickness direction of the semiconductor substrate 10.

電界緩和領域１３は、トレンチゲート３０の底面を覆うように設けられており、トレンチゲート３０の底面に集中する電界を緩和することができる。この断面では、電界緩和領域１３がドリフト領域１２及びＪＦＥＴ抵抗低減領域１４によってボディ領域１５から隔てられている。しかしながら、図示しない断面において、電界緩和領域１３がボディ領域１５に接続されていてもよい。電界緩和領域１３は、イオン注入技術を利用して、トレンチゲート３０を形成するためのトレンチの底面に向けてアルミニウムをイオン注入し、そのトレンチの底面に形成される。 The electric field relaxation region 13 is provided so as to cover the bottom surface of the trench gate 30, and can alleviate the electric field concentrated on the bottom surface of the trench gate 30. In this cross section, the electric field relaxation region 13 is separated from the body region 15 by the drift region 12 and the JFET resistance reduction region 14. However, the electric field relaxation region 13 may be connected to the body region 15 in a cross section (not shown). The electric field relaxation region 13 is formed on the bottom surface of the trench by ion-implanting aluminum toward the bottom surface of the trench for forming the trench gate 30 by using the ion implantation technique.

ＪＦＥＴ抵抗低減領域１４は、ドリフト領域１２とボディ領域１５の間に設けられており、ドリフト領域１２とボディ領域１５を隔てており、ドリフト領域１２よりもｎ型不純物の濃度が濃い領域である。ＪＦＥＴ抵抗低減領域１４は、隣り合うトレンチゲート３０の間において、一方のトレンチゲート３０の側面から他方のトレンチゲート３０の側面まで伸びている。ＪＦＥＴ抵抗低減領域１４は、イオン注入技術を利用して、半導体基板１０の表面に向けて窒素をイオン注入し、ドリフト領域１２とボディ領域１５の双方に接する位置に形成される。 The JFET resistance reduction region 14 is provided between the drift region 12 and the body region 15, separates the drift region 12 and the body region 15, and has a higher concentration of n-type impurities than the drift region 12. The JFET resistance reduction region 14 extends from the side surface of one trench gate 30 to the side surface of the other trench gate 30 between adjacent trench gates 30. The JFET resistance reduction region 14 is formed at a position in contact with both the drift region 12 and the body region 15 by ion-implanting nitrogen toward the surface of the semiconductor substrate 10 using an ion implantation technique.

ボディ領域１５は、ＪＦＥＴ抵抗低減領域１４上に設けられており、半導体基板１０の表層部に配置されている。ボディ領域１５は、トレンチゲート３０の側面に接している。ボディ領域１５は、イオン注入技術を利用して、半導体基板１０の表面に向けてアルミニウムをイオン注入し、半導体基板１０の表層部に形成される。 The body region 15 is provided on the JFET resistance reduction region 14 and is arranged on the surface layer portion of the semiconductor substrate 10. The body region 15 is in contact with the side surface of the trench gate 30. The body region 15 is formed in the surface layer portion of the semiconductor substrate 10 by ion-implanting aluminum toward the surface of the semiconductor substrate 10 using an ion implantation technique.

ボディコンタクト領域１６は、ボディ領域１５上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出しており、ボディ領域１５よりもｐ型不純物の濃度が濃い領域である。ボディコンタクト領域１６は、半導体基板１０の表面１０ｂを被覆するソース電極２４にオーミック接触している。ボディコンタクト領域１６は、イオン注入技術を利用して、半導体基板１０の表面に向けてアルミニウムをイオン注入し、半導体基板１０の表層部に形成される。 The body contact region 16 is provided on the body region 15, is disposed on the surface layer portion of the semiconductor substrate 10, is exposed on the surface of the semiconductor substrate 10, and has a p-type impurity concentration lower than that of the body region 15. It is a dark area. The body contact region 16 is in ohmic contact with the source electrode 24 that covers the surface 10b of the semiconductor substrate 10. The body contact region 16 is formed in the surface layer portion of the semiconductor substrate 10 by ion-implanting aluminum toward the surface of the semiconductor substrate 10 using an ion implantation technique.

ソース領域１７は、ボディ領域１５上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面１０ｂに露出している。ソース領域１７は、ボディ領域１５によってＪＦＥＴ抵抗低減領域１４から隔てられている。ソース領域１７は、トレンチゲート３０の側面に接している。ソース領域１７は、半導体基板１０の表面１０ｂを被覆するソース電極２４にオーミック接触している。ソース領域１７は、イオン注入技術を利用して、半導体基板１０の表面に向けて窒素をイオン注入し、半導体基板１０の表層部に形成される。 The source region 17 is provided on the body region 15, is disposed in the surface layer portion of the semiconductor substrate 10, and is exposed on the surface 10b of the semiconductor substrate 10. The source region 17 is separated from the JFET resistance reduction region 14 by the body region 15. The source region 17 is in contact with the side surface of the trench gate 30. The source region 17 is in ohmic contact with the source electrode 24 that covers the surface 10b of the semiconductor substrate 10. The source region 17 is formed in the surface layer portion of the semiconductor substrate 10 by ion-implanting nitrogen toward the surface of the semiconductor substrate 10 using an ion implantation technique.

ソース領域１７が設けられている位置において、トレンチゲート３０の肩部３０ａが曲面化している。トレンチゲート３０の肩部３０ａとは、半導体基板１０の表面１０ｂとトレンチゲート３０の側面が交差する部分であり、半導体基板１０の表面１０ｂにおけるトレンチゲート３０の開口部に対応した部分である。このように、トレンチゲート３０の肩部３０ａが曲面化していると、肩部３０ａにおける電界集中が緩和され、ゲート・ソース間漏れ電流が低減される。 At the position where the source region 17 is provided, the shoulder 30a of the trench gate 30 is curved. The shoulder portion 30a of the trench gate 30 is a portion where the surface 10b of the semiconductor substrate 10 and the side surface of the trench gate 30 intersect, and is a portion corresponding to the opening of the trench gate 30 on the surface 10b of the semiconductor substrate 10. In this way, when the shoulder portion 30a of the trench gate 30 is curved, the electric field concentration in the shoulder portion 30a is relaxed, and the gate-source leakage current is reduced.

トレンチゲート３０は、半導体基板１０の表面１０ｂから半導体基板１０の深さ方向（紙面上下方向）に沿って伸びており、ゲート絶縁膜３２及びゲート電極３４を有している。トレンチゲート３０は、ソース領域１７とボディ領域１５とＪＦＥＴ抵抗低減領域１４を貫通してドリフト領域１２に達している。ゲート絶縁膜３２は、酸化シリコンである。ゲート電極３４は、ゲート絶縁膜３２で被覆されており、不純物を含むポリシリコンである。 The trench gate 30 extends from the surface 10b of the semiconductor substrate 10 along the depth direction of the semiconductor substrate 10 (vertical direction on the paper surface), and has a gate insulating film 32 and a gate electrode 34. The trench gate 30 penetrates the source region 17, the body region 15, and the JFET resistance reduction region 14 to reach the drift region 12. The gate insulating film 32 is silicon oxide. The gate electrode 34 is covered with the gate insulating film 32 and is polysilicon containing impurities.

次に、図１を参照し、半導体装置１の動作を説明する。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４が接地されていると、半導体装置１はオフである。半導体装置１では、電界緩和領域１３がトレンチゲート３０の底面を覆うように設けられている。このため、トレンチゲート３０の底面のゲート絶縁膜３２における電界集中が緩和され、半導体装置１は高い耐圧を有することができる。 Next, the operation of the semiconductor device 1 will be described with reference to FIG. When a positive voltage is applied to the drain electrode 22, the source electrode 24 is grounded, and the gate electrode 34 of the trench gate 30 is grounded, the semiconductor device 1 is off. In the semiconductor device 1, the electric field relaxation region 13 is provided so as to cover the bottom surface of the trench gate 30. Therefore, the electric field concentration in the gate insulating film 32 on the bottom surface of the trench gate 30 is relaxed, and the semiconductor device 1 can have a high breakdown voltage.

ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４にソース電極２４よりも正となる閾値電圧以上の電圧が印加されていると、半導体装置１はオンである。このとき、ソース領域１７とＪＦＥＴ抵抗低減領域１４を隔てるボディ領域１５のうちのトレンチゲート３０の側面に対向する部分に反転層が形成される。ソース領域１７から供給される電子は、その反転層を経由してＪＦＥＴ抵抗低減領域１４に達する。ＪＦＥＴ抵抗低減領域１４に達した電子は、ＪＦＥＴ抵抗低減領域１４を経由してドリフト領域１２に流れる。このようなＪＦＥＴ抵抗低減領域１４が設けられていると、電界緩和領域１３からドリフト領域１２内に伸びてくる空乏層を迂回するように電流が流れることができる。このため、このような空乏層による抵抗の増加、即ち、ＪＦＥＴ抵抗の増加が抑えられる。このように、半導体装置１は、トレンチゲート３０のピッチ幅が狭い微細化構造に適した構造を有している。 When a positive voltage is applied to the drain electrode 22, the source electrode 24 is grounded, and a voltage equal to or higher than the threshold voltage which is more positive than the source electrode 24 is applied to the gate electrode 34 of the trench gate 30, the semiconductor device 1 is turned on. Is. At this time, an inversion layer is formed in a portion of the body region 15 that separates the source region 17 and the JFET resistance reduction region 14 from the side face of the trench gate 30. The electrons supplied from the source region 17 reach the JFET resistance reduction region 14 via the inversion layer. The electrons that have reached the JFET resistance reduction region 14 flow into the drift region 12 via the JFET resistance reduction region 14. When such a JFET resistance reduction region 14 is provided, a current can flow so as to bypass the depletion layer extending from the electric field relaxation region 13 into the drift region 12. Therefore, an increase in resistance due to such a depletion layer, that is, an increase in JFET resistance is suppressed. As described above, the semiconductor device 1 has a structure suitable for a miniaturized structure in which the pitch width of the trench gates 30 is narrow.

次に、半導体装置１の製造方法を説明する。まず、図２に示されるように、ドレイン領域１１とドリフト領域１２とＪＦＥＴ抵抗低減領域１４とボディ領域１５とソース領域１７が半導体基板１０の深さ方向に沿ってこの順で並んでいる半導体基板１０を準備する。ドレイン領域１１が半導体基板１０の裏面１０ａに露出しており、ソース領域１７が半導体基板１０の表面１０ｂに露出している。半導体基板１０の表層部には、ソース領域１７の間にボディコンタクト領域１６も形成されている。この半導体基板１０は、エピタキシャル成長技術を利用して、ドレイン領域１１からドリフト領域１２を結晶成長した後に、イオン注入技術を利用して、半導体基板１０の表面１０ｂに向けてｎ型不純物及びｐ型不純物をイオン注入し、ＪＦＥＴ抵抗低減領域１４とボディ領域１５とボディコンタクト領域１６とソース領域１７を形成することで準備される。 Next, a method for manufacturing the semiconductor device 1 will be described. First, as shown in FIG. 2, a semiconductor substrate in which a drain region 11, a drift region 12, a JFET resistance reduction region 14, a body region 15, and a source region 17 are arranged in this order along the depth direction of the semiconductor substrate 10. Prepare 10. The drain region 11 is exposed on the back surface 10a of the semiconductor substrate 10, and the source region 17 is exposed on the front surface 10b of the semiconductor substrate 10. A body contact region 16 is also formed between the source regions 17 in the surface layer portion of the semiconductor substrate 10. In the semiconductor substrate 10, after the drift region 12 is crystal-grown from the drain region 11 using the epitaxial growth technique, the n-type impurity and the p-type impurity are directed toward the surface 10b of the semiconductor substrate 10 using the ion implantation technique. By ion implantation to form a JFET resistance reduction region 14, a body region 15, a body contact region 16 and a source region 17.

次に、図３に示されるように、フォトリソグラフィー技術を利用して、半導体基板１０の表面１０ｂ上にレジスト膜４２をパターニングする。レジスト膜４２は、開口からソース領域１７の一部が露出するようにパターニングされる。次に、ドライエッチング技術を利用して、レジスト膜４２の開口から露出する半導体基板１０の表面１０ｂから半導体基板１０の深さ方向に沿って伸びるトレンチＴＲを形成する。トレンチＴＲは、半導体基板１０の表面１０ｂからソース領域１７とボディ領域１５とＪＦＥＴ抵抗低減領域１４を貫通してドリフト領域１２に達するように形成される。なお、トレンチＴＲは、ソース領域１７とボディ領域１５を貫通していればよく、その底面がＪＦＥＴ抵抗低減領域１４内に位置するように形成されてもよい。 Next, as shown in FIG. 3, a resist film 42 is patterned on the surface 10b of the semiconductor substrate 10 by using a photolithography technique. The resist film 42 is patterned so that a part of the source region 17 is exposed from the opening. Next, a trench TR extending from the surface 10b of the semiconductor substrate 10 exposed from the opening of the resist film 42 along the depth direction of the semiconductor substrate 10 is formed by using a dry etching technique. Trench TR is formed so as to reach drift region 12 from surface 10b of semiconductor substrate 10 through source region 17, body region 15 and JFET resistance reduction region 14. It is sufficient that trench TR penetrates source region 17 and body region 15, and the trench TR may be formed so that the bottom surface thereof is located in JFET resistance reduction region 14.

次に、図４に示されるように、イオン注入技術を利用して、トレンチＴＲの底面に露出するドリフト領域１２に向けてアルミニウムをイオン注入し、ドリフト領域１２上であってトレンチＴＲの底面に露出する電界緩和領域１３を形成する。なお、このイオン注入に先立って、トレンチＴＲの側面にアルミニウムが導入されるのを抑えるために、トレンチＴＲの側面に保護膜を成膜してもよい。 Next, as shown in FIG. 4, using an ion implantation technique, aluminum is ion-implanted toward the drift region 12 exposed on the bottom surface of the trench TR, and on the drift region 12 and on the bottom surface of the trench TR. The exposed electric field relaxation region 13 is formed. Prior to this ion implantation, a protective film may be formed on the side surface of trench TR in order to suppress the introduction of aluminum to the side surface of trench TR.

次に、図５に示されるように、成膜技術を利用して、半導体基板１０の表面１０ｂ、トレンチＴＲの側面と底面を被覆するように、カーボンキャップ膜４４を成膜する。カーボンキャップ膜４４を成膜した後に、活性化アニール処理を実施し、イオン注入で形成した各種の半導体領域を活性化する。活性化アニール処理に先立ってカーボンキャップ膜４４を成膜することにより、半導体基板１０の表面１０ｂ、トレンチＴＲの側面と底面における昇華等による表面荒れが抑えられる。 Next, as shown in FIG. 5, a carbon cap film 44 is formed using a film forming technique so as to cover the surface 10b of the semiconductor substrate 10 and the side and bottom surfaces of the trench TR. After forming the carbon cap film 44, activation annealing treatment is performed to activate various semiconductor regions formed by ion implantation. By forming the carbon cap film 44 prior to the activation annealing treatment, surface roughness due to sublimation or the like on the surface 10b of the semiconductor substrate 10 and the side and bottom surfaces of the trench TR can be suppressed.

次に、図６に示されるように、エッチング技術を利用して、カーボンキャップ膜４４を除去する。 Next, as shown in FIG. 6, the carbon cap film 44 is removed using an etching technique.

次に、図７に示されるように、成膜技術を利用して、トレンチＴＲを充填するように、保護膜４６を成膜する。保護膜４６は、後述のアニール処理の温度によって溶融しない融点を有する材料である。この例では、保護膜４６の材料は、カーボンである。保護膜４６を成膜する方法としては、熱ＣＶＤ法又はプラズマＣＶＤ法等のＣＶＤ法を用いてもよく、あるいは、真空蒸着法又はスパッタリング法等のＰＶＣ法を用いてもよい。 Next, as shown in FIG. 7, a protective film 46 is formed using the film forming technique so as to fill the trench TR. The protective film 46 is a material having a melting point that does not melt at the temperature of the annealing process described later. In this example, the material of the protective film 46 is carbon. As a method for forming the protective film 46, a CVD method such as a thermal CVD method or a plasma CVD method may be used, or a PVC method such as a vacuum deposition method or a sputtering method may be used.

次に、図８に示されるように、ドライエッチング技術を利用して、半導体基板１０の表面１０ｂ上に成膜されていた保護膜４６、及び、トレンチＴＲ内に充填されていた保護膜４６の一部を除去する。トレンチＴＲ内の保護膜４６は、半導体基板１０の表面１０ｂから約１００ｎｍの深さでエッチバックされる。トレンチＴＲ内の保護膜４６の上面は、ソース領域１７が存在する深さの範囲内に調整されている。このため、トレンチＴＲの側面に露出するボディ領域１５の全体は、保護膜４６によって被覆されている。このように、半導体基板１０の表面１０ｂとトレンチＴＲの側面が交差する肩部３０ａは、保護膜４６によって被覆されておらず、外部に露出している。 Next, as shown in FIG. 8, by using the dry etching technique, the protective film 46 formed on the surface 10b of the semiconductor substrate 10 and the protective film 46 filled in the trench TR are removed. Remove some. The protective film 46 in the trench TR is etched back to a depth of about 100 nm from the surface 10b of the semiconductor substrate 10. The upper surface of the protective film 46 in the trench TR is adjusted within the depth range in which the source region 17 exists. Therefore, the entire body region 15 exposed on the side surface of the trench TR is covered with the protective film 46. Thus, the shoulder portion 30a where the surface 10b of the semiconductor substrate 10 and the side surface of the trench TR intersect each other is not covered with the protective film 46 and is exposed to the outside.

次に、図９に示されるように、アニール技術を利用して、トレンチＴＲの肩部３０ａを曲面化する。このアニール工程の温度は、トレンチＴＲの肩部３０ａに位置するソース領域１７の一部が溶融する温度以上であり、保護膜４６が溶融されない温度以下である。この例では、半導体基板１０の材料に炭化珪素が用いられている。このため、アニール工程の温度がシリコンの融点（１４１４℃）を超えると、炭化珪素の構成するシリコンが溶融し、トレンチＴＲの肩部３０ａが曲面化される。具体的には、このアニール工程は、約１７００℃の不活性ガス雰囲気下で実施される。これにより、トレンチＴＲの肩部３０ａに位置するソース領域１７の一部が溶融し、トレンチＴＲの肩部３０ａが曲面化する。このとき、トレンチＴＲ内に保護膜４６が充填されているので、溶融したソース領域１７の一部がボディ領域１５にまで垂れ流れることが防止されている。例えば、トレンチＴＲ内に保護膜４６が充填されていないと、溶融したソース領域１７の一部が、ボディ領域１５を超えてＪＦＥＴ抵抗低減領域１４にまで垂れ流れることが懸念される。このような場合、ソース領域１７とＪＦＥＴ抵抗低減領域１４が、垂れ流れたソース領域１７の一部を介して接続され、正常にチャネル動作（すなわち、所望の閾値電圧に基づくオンとオフのスイッチング動作）ができなくなる可能性がある。本製造方法では、トレンチＴＲ内に保護膜４６が充填されているので、このような事態が発生することを防止することができる。 Next, as shown in FIG. 9, the shoulder portion 30a of the trench TR is curved using an annealing technique. The temperature of this annealing step is equal to or higher than a temperature at which a part of the source region 17 located at the shoulder portion 30a of the trench TR is melted, and is equal to or lower than a temperature at which the protective film 46 is not melted. In this example, silicon carbide is used as the material of the semiconductor substrate 10. Therefore, when the temperature of the annealing step exceeds the melting point of silicon (1414° C.), the silicon constituting the silicon carbide is melted and the shoulder portion 30a of the trench TR is curved. Specifically, this annealing step is performed in an inert gas atmosphere at about 1700°C. As a result, a part of the source region 17 located in the shoulder portion 30a of the trench TR is melted and the shoulder portion 30a of the trench TR is curved. At this time, since the protective film 46 is filled in the trench TR, a part of the melted source region 17 is prevented from flowing down to the body region 15. For example, if the trench TR is not filled with the protective film 46, a part of the melted source region 17 may flow over the body region 15 to the JFET resistance reduction region 14. In such a case, the source region 17 and the JFET resistance reduction region 14 are connected via a part of the source region 17 that droops, and normal channel operation (that is, on/off switching operation based on a desired threshold voltage) is performed. ) May not be possible. In the present manufacturing method, since the protective film 46 is filled in the trench TR, it is possible to prevent such a situation from occurring.

次に、図１０に示されるように、エッチング技術を利用して、トレンチＴＲ内に充填されていた保護膜４６を除去する。次に、ＣＶＤ技術を利用して、そのトレンチＴＲ内にゲート絶縁膜３２を堆積する。次に、ＣＶＤ技術を利用して、ゲート電極３４をトレンチ内に充填する。最後に、半導体基板１０の裏面にドレイン電極２２を成膜し、半導体基板１０の表面にソース電極２４を成膜すると、半導体装置１が完成する。 Next, as shown in FIG. 10, the protective film 46 filled in the trench TR is removed using an etching technique. Next, using the CVD technique, the gate insulating film 32 is deposited in the trench TR. Next, the gate electrode 34 is filled in the trench using the CVD technique. Finally, the drain electrode 22 is formed on the back surface of the semiconductor substrate 10, and the source electrode 24 is formed on the front surface of the semiconductor substrate 10, whereby the semiconductor device 1 is completed.

上記製造方法では、トレンチＴＲ内に充填されていた保護膜４６が、トレンチＴＲの側面に露出するボディ領域１５の全体を被覆する場合を例示した。この例に代えて、保護膜４６は、トレンチＴＲの側面に露出するボディ領域１５の少なくとも一部を被覆していてもよい。例えば、ボディ領域１５がイオン注入によって形成される場合、閾値電圧を決定するボディ領域１５の不純物濃度のピーク位置に対応した深さの側面を少なくとも被覆するように、保護膜４６が設けられていてもよい。また、ボディ領域１５が結晶成長で形成される場合、又は、多段イオン注入によって形成される場合、ボディ領域１５の不純物濃度が深さ方向に略一定であることから、閾値電圧を決定するボディ領域の深さ方向の位置は任意である。この場合、保護膜４６は、トレンチＴＲの側面に露出するボディ領域１５の少なくとも一部を被覆すればよい。 In the above-mentioned manufacturing method, the case where the protective film 46 filled in the trench TR covers the entire body region 15 exposed on the side surface of the trench TR is illustrated. Instead of this example, the protective film 46 may cover at least a part of the body region 15 exposed on the side surface of the trench TR. For example, when the body region 15 is formed by ion implantation, the protective film 46 is provided so as to cover at least the side surface having the depth corresponding to the peak position of the impurity concentration of the body region 15 that determines the threshold voltage. Good. Further, when the body region 15 is formed by crystal growth or by multi-stage ion implantation, the impurity concentration of the body region 15 is substantially constant in the depth direction. The position in the depth direction is arbitrary. In this case, the protective film 46 may cover at least a part of the body region 15 exposed on the side surface of the trench TR.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described above in detail, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. Further, the technical elements described in the present specification or the drawings exert technical utility alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technique illustrated in the present specification or the drawings can achieve a plurality of purposes at the same time, and achieving one of the purposes has technical utility.

１ ：半導体装置
１０ ：半導体基板
１１ ：ドレイン領域
１２ ：ドリフト領域
１３ ：電界緩和領域
１４ ：ＪＦＥＴ抵抗低減領域
１５ ：ボディ領域
１６ ：ボディコンタクト領域
１７ ：ソース領域
２２ ：ドレイン電極
２４ ：ソース電極
３０ ：トレンチゲート
３０ａ ：肩部
３２ ：ゲート絶縁膜
３４ ：ゲート電極 1: semiconductor device 10: semiconductor substrate 11: drain region 12: drift region 13: electric field relaxation region 14: JFET resistance reduction region 15: body region 16: body contact region 17: source region 22: drain electrode 24: source electrode 30: Trench gate 30a: Shoulder 32: Gate insulating film 34: Gate electrode

Claims (1)

第１導電型のドリフト領域と第２導電型のボディ領域と第１導電型のソース領域が半導体基板の深さ方向に沿ってこの順で並んでいる前記半導体基板の表面から前記ソース領域と前記ボディ領域を貫通して前記深さ方向に伸びるトレンチを形成する工程と、
前記トレンチの側面に露出する前記ボディ領域の少なくとも一部を被覆するとともに、前記トレンチの肩部を露出させるように、前記トレンチ内に保護膜を成膜する工程と、
前記トレンチの側面が前記保護膜で被覆された状態でアニール処理を実施し、前記保護膜から露出する前記トレンチの前記肩部を曲面化する工程と、を備える、半導体装置の製造方法。 The drift region of the first conductivity type, the body region of the second conductivity type, and the source region of the first conductivity type are arranged in this order along the depth direction of the semiconductor substrate, from the surface of the semiconductor substrate to the source region and the source region. Forming a trench extending through the body region in the depth direction,
Covering at least a part of the body region exposed on the side surface of the trench, and forming a protective film in the trench so as to expose the shoulder of the trench,
A method of manufacturing a semiconductor device, comprising: performing an annealing treatment in a state in which a side surface of the trench is covered with the protective film to make the shoulder portion of the trench exposed from the protective film into a curved surface.
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