JP2020072295A - 車両用中継装置 - Google Patents

Abstract

【課題】ＰＨＹマネージャを制御するための負荷を低減しつつ、且つ、ＰＨＹマネージャとＰＨＹモジュールとの通信速度を向上可能な車両用中継装置を提供する。【解決手段】車両用中継装置は、１つのＰＨＹマネージャ４１が複数のＰＨＹ３のそれぞれとＭＤＣ線Ｌｎ１及びＭＤＩＯ線Ｌｎ２にて接続された構成を有する。ＰＨＹマネージャ４１は、ＰＨＹ３のレジスタ３２へデータの書き込みを行う際には、当該データの書込対象としないＰＨＹ３に対応するＭＤＩＯをハイインピーダンス状態に設定する。一方、当該データの書込対象とするＰＨＹ３に対応する入出力回路４１４に対しては、当該データを所定のアドレスに書き込むように指示する命令コマンド（以降、書込コマンド）を出力する。これにより当該書込コマンドに対応する書込要求信号が１つ又は複数のＰＨＹ３に向けて一斉に出力される。【選択図】図３

Description

本開示は、車両内の通信ネットワークを構成する中継装置である車両用中継装置に関する。

従来、オフィスや家庭などではイーサネット（登録商標）による通信ネットワークが広く使用されている。また、近年では車両においても、通信速度向上等の観点から、イーサネットの導入が進んでいる。

一般的に、イーサネットの規格に準拠した通信ネットワークにて、通信フレームの中継機能を提供する装置（以降、中継装置）は、複数のＰＨＹモジュールと、複数のＭＡＣ部と、を備える。ＰＨＹモジュールは物理層を提供する構成であり、例えば１つまたは２つのポートを備えるＰＨＹチップとしてパッケージ化されている。ＭＡＣ部は、媒体アクセス制御を実行する構成であって、複数のＰＨＹモジュールのそれぞれに対して１つずつ設けられている。なお、通信フレームの送受信に係るＰＨＹモジュールとＭＡＣ部とのインターフェースとしては、ＭＩＩ（Media Independent Interface）や、ＲＭＩＩ（Reduced MII）など、多様な方式が採用可能である。

また、中継装置は、ＰＨＹモジュールの動作を制御するＰＨＹマネージャを備える。ＰＨＹマネージャは、ＰＨＹモジュールを管理するためのデータであるマネージメントデータを入出力するための信号線（以降、ＭＤＩＯ線）でＰＨＹモジュールと接続されている。ＰＨＹマネージャは、当該ＭＤＩＯ線を介してＰＨＹモジュールの動作設定を変更するためにＰＨＹモジュールのレジスタの値を書き換えたり、ＰＨＹモジュールのレジスタ値を読み出したりする。ＭＤＩＯは、Management Data Input/Outputの略である。ＭＤＩＯ線を介したマネージメントデータの送受信は、ＰＨＹマネージャが出力する専用のクロック信号であるＭＤＣ（Management Data Clock）のクロックエッジを基準として実施される。なお、ＰＨＹマネージャ自体は、より上位の存在（以降、上位層）によって制御される。上位層はコンピュータによって提供される事が多い。また、上記のＰＨＹマネージャとしての機能は、一般的に、ＭＡＣ部としての機能を提供する専用ＩＣに内蔵されている事が多い。

特開２０１６−２０１１１１号公報

中継装置の構成（以降、第１想定構成）としては、各ＰＨＹモジュールに接続するＭＤＩＯ線及びＭＤＣを共通化することで、１つのＰＨＹマネージャを用いて複数のＰＨＹを順番に制御（例えば時分割制御）する構成も考えられる。上記の第１想定構成によれば、中継装置が備えるＰＨＹマネージャは１つであるため、上位層によるＰＨＹマネージャの管理及び制御は相対的に容易である。しかしながら、上記想定構成ではＭＤＩＯ線が複数のＰＨＹモジュールで共有されているため、ＰＨＹマネージャは、通信対象とするＰＨＹモジュールを指定しつつ、データを送受信する必要がある。また、１度に通信可能なＰＨＹモジュールは１つであるため、複数のＰＨＹモジュールと通信する必要が有る場合には、それら複数のＰＨＹモジュールに対して順番にアクセスする必要がある。換言すれば、第１想定構成では、複数のＰＨＹモジュールに対しては同時にはアクセスできない。そのため、ＰＨＹモジュールとＰＨＹマネージャ間の通信速度が遅いといった課題がある。

ところで、車両においては走行用電源（例えばイグニッション電源）がオフの間は（つまり駐車中は）、暗電流抑制のために種々のＥＣＵへの電力供給を遮断する。当然、暗電流抑制の観点からは、車両用中継装置への電力供給もオフすることが好ましい。駐車中は車両用中継装置への電力供給をオフにする構成では、車両の走行用電源がオンとなった場合など、所定のイベントが発生したことをトリガとして、車両用中継装置は所定の起動処理（いわゆるブート処理）を実行することになる。

車両用中継装置を含む中継装置では、ブート処理として一般的に、各ＰＨＹモジュールのレジスタに対して、ＭＤＩＯ線を介してＰＨＹモジュールの動作設定を示すデータを書き込む処理を行う。ＰＨＹモジュールの動作設定とは、例えば当該ＰＨＹモジュールに適用するイーサネットの通信規格やシリアル伝送方式などを指す。ＰＨＹマネージャによる各ＰＨＹモジュールが備えるレジスタへの動作設定の書き込みが完了しないと、車両用中継装置はＥＣＵ等と通信できない。車両用中継装置がＥＣＵと通信できないと、ＥＣＵ同士が通信できない。また、車両が走行を開始するためには、ＥＣＵ同士が正常に通信可能な状態となっている必要がある。車両用中継装置の起動時間が長いほど、走行用電源がオンとなってからと、ユーザを待たせてしまうおそれが生じる。故に、車両用中継装置の起動時間はなるべく短縮したいといった需要が有る。

なお、中継装置の他の構成（以降、第２想定構成）としては、複数のＰＨＹモジュールのそれぞれに対応する複数のＰＨＹマネージャを用いて、各ＰＨＹモジュールを並列的に且つ独立的に制御する構成も考えられる。当該第２想定構成によれば、複数のＰＨＹモジュールへの書き込み等を同時に行えるため、起動時間等の短縮や、ＰＨＹモジュールとＰＨＹマネージャ間の通信速度の向上が期待できる。しかしながら第２想定構成では複数のＰＨＹマネージャが存在することによって、上位層によるＰＨＹマネージャの制御自体が複雑となるといった課題が生じる。

もちろん、複数のＰＨＹマネージャを制御するための演算負荷は、相対的に高性能なプロセッサを用いれば問題にはなりにくい。しかしながら、車両用中継装置では、耐振動性や耐熱性といった耐環境性、及び、コストの観点から、ＰＨＹマネージャを制御するための構成として、オフィスや家庭で使用されるコンピュータほど高性能なプロセッサを使用することは難しい。

本開示は、この事情に基づいて成されたものであり、その目的とするところは、ＰＨＹマネージャを制御するための負荷を低減しつつ、且つ、ＰＨＹマネージャとＰＨＹモジュールとの通信速度を向上可能な車両用中継装置を提供することにある。

その目的を達成するための車両用中継装置は、イーサネットの規格に準拠した通信を行うためのＰＨＹモジュール（３）の動作設定の変更及び動作状態の監視を行う１つのＰＨＹマネージャに対して、複数のＰＨＹモジュールが接続されている車両用中継装置であって、ＰＨＹマネージャは、複数のＰＨＹモジュールと、ＰＨＹモジュールの動作を監視及び制御するためのマネージメントデータを送受信するための信号線としてのＭＤＩＯ線で個別に接続されているとともに、ＰＨＹマネージャは、複数のＰＨＹモジュールのそれぞれに対して、マネージメントデータを送受信するためのクロックであるＭＤＣを出力するＭＤＣ出力部（４１５）を備え、ＰＨＹマネージャは、複数のＰＨＹモジュールの少なくとも何れか１つとマネージメントデータを送受信する場合には、通信対象とするＰＨＹモジュールに接続しているＭＤＩＯ線にマネージメントデータを一斉出力する一方、当該マネージメントデータの送受信を行わないＰＨＹモジュールである非対象モジュールに接続しているＭＤＩＯ線をハイインピーダンス状態に設定するか、または、非対象モジュールへのＭＤＣの出力を停止するように構成されている。

以上の車両用中継装置では、ＰＨＹマネージャは複数のＰＨＹモジュールのそれぞれと個別にＭＤＩＯ線で接続されている。ＰＨＹマネージャは、或るＰＨＹモジュールとマネージメントデータをやりとりする場合には、通信対象としないＰＨＹモジュール（つまり非対象モジュール）に連なるＭＤＩＯ線をハイインピーダンスにするか、ＭＤＣを停止する。当該構成によれば、非対象モジュールはＰＨＹマネージャがマネージメントデータを送受信しようとしていることは伝わらない。そのため、通信対象としないＰＨＹモジュールのレジスタにアクセスすることはない。なお、ハイインピーダンス状態とは、スイッチ等を用いて信号線（ここではＭＤＩＯ線）をマネージメントデータの入出力端子から電気的に切り離した状態を指す。

また、通信対象とするＰＨＹモジュールには一斉にマネージメントデータを出力するため、複数のＰＨＹモジュールのレジスタの内容を一斉に書き換えたり、所定のレジスタ値を同時に読み出したりすることができる。その結果、ＰＨＹモジュールとＰＨＹマネージャとの平均的な通信速度を高めることができる。

そして、上記の構成では１つのＰＨＹマネージャが複数のＰＨＹモジュールを統括的に管理及び制御する。このような構成によれば、ＰＨＹマネージャを制御するための負荷を低減しつつ、且つ、ＰＨＹマネージャとＰＨＹモジュールとの通信速度を向上させることができる。

なお、特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本開示の技術的範囲を限定するものではない。

中継装置２を用いてなる車載通信システム１００の一例を示す図である。 中継装置２の構成の一例を概略的に示す図である。 ＰＨＹマネージャ４１の構成を概略的に示す図である。 入出力回路４１４とＰＨＹ３との接続構成を示す図である。 第１比較構成について説明するための図である。 第１比較構成の作動を説明するための図である。 第２比較構成について説明するための図である。 第２比較構成の作動について説明するための図である。 実施形態の作動について説明するための図である。 変形例１について説明するための図である。 変形例２について説明するための図である。

以下、本開示の実施形態について図を用いて説明する。図１は、本開示に係る車載通信システム１００の構成例を示す図である。車載通信システム１００は、車両に構築されている通信システムである。本実施形態の車載通信システム１００は、車載イーサネットの規格に従って構成されている。なお、イーサネットは登録商標である。以下では、イーサネット通信プロトコルに準拠したデータ通信をイーサネット通信という。また、以降における通信フレームとは、イーサネット通信プロトコルに従った通信フレーム（いわゆるイーサネットフレーム）を指す。当該車載通信システム１００が搭載されている車両のことを搭載車両とも記載する。

車載通信システム１００は、複数のノード１と、少なくとも１つの中継装置２と、を備えている。図１に示す車載通信システム１００は一例として、６つのノード１と、２つの中継装置２とを備えている。２つの中継装置２を区別する場合には、中継装置２ａ、２ｂと記載する。また、６つのノード１のそれぞれを区別する場合には、ノード１ａ〜１ｃ、１α〜１γと記載する。ノード１は通信装置に相当する。中継装置２が車両用中継装置に相当する。

ノード１ａ〜１ｃはそれぞれ通信ケーブル９を介して中継装置２ａと相互通信可能に接続されている。ノード１α〜１γはそれぞれ通信ケーブル９を介して中継装置２ｂと相互通信可能に接続されている。中継装置２ａと中継装置２ｂもまた通信ケーブル９を介して相互通信可能に接続されている。通信ケーブル９は、たとえば、ツイストペアケーブルである。

なお、車載通信システム１００を構成するノード１や中継装置２の数は一例であり、適宜変更可能である。また、図１に示す車載通信システム１００のネットワークトポロジは一例であってこれに限らない。車載通信システム１００のネットワークトポロジは、メッシュ型や、スター型、バス型、リング型などであってもよい。ネットワーク形状も適宜変更可能である。

ノード１は、例えば電子制御装置（以降、ＥＣＵ：Electronic Control Unit）である。複数のノード１はそれぞれ異なる機能を提供する。例えばノード１ａは自動運転機能を提供するＥＣＵ（いわゆる自動運転ＥＣＵ）である。また、ノード１ｂは、外部サーバと無線通信することによってＥＣＵのソフトウェアを更新するためのプログラムを取得し、当該プログラムを用いて、当該プログラムの適用対象となるＥＣＵのソフトウェアアップデートを実行するＥＣＵである。ノード１ｃは、スマートエントリ機能を提供するＥＣＵである。中継装置２には様々な機能を提供するＥＣＵがノード１として接続されうる。

各ノード１は、中継装置２を介して他のノード１とイーサネット通信プロトコルに従ったデータの送受信を実行する。なお、中継装置２に接続されるノードは、センサなど、ノード１以外のものでもよい。ノードは、ユーザや点検者によって車載通信システム１００への接続状態を動的に変更可能な外部ツールであってもよい。中継装置２もまた、別の観点によればノードに相当しうる。例えば中継装置２ａにとって中継装置２ｂは自装置に接続するノードの１つに該当する。ノード１や中継装置２などにはそれぞれ固有の識別情報（ＭＡＣアドレス）が付与されている。

中継装置２は、或る通信ケーブル９から入力された通信フレームを、当該通信フレームの宛先に応じた通信ケーブル９に送出する装置である。中継装置２は図２に示すように、複数のＰＨＹ３と、制御部４と、マイクロコンピュータ（以降、マイコン５）と、を備えている。

ＰＨＹ３は、通信ケーブル９と接続される構成であって、ＯＳＩ参照モデルにおける物理層を提供する構成である。ＰＨＹ３は、通信ケーブル９と電気的に接続されるポート３１を備える。本実施形態では一例として１つのＰＨＹ３には、１本の通信ケーブル９が接続されるように構成されている。つまり、各ＰＨＹ３は、通信ケーブル９と接続するためのポート３１を１つずつ備える。

例えば中継装置２ａが備える或る１つのＰＨＹ３は、通信ケーブル９を介してノード１ａと接続されており、他の１つのＰＨＹ３は、通信ケーブル９を介してノード１ｂと接続されている。その他、中継装置２ａは、通信ケーブル９を介してノード１ｃと接続されているＰＨＹ３や、中継装置２ｂと接続されているＰＨＹ３などを備える。

中継装置２が備えるＰＨＹ３の数は、中継装置２が接続可能なノードの数に相当する。本実施形態の中継装置２は一例として、最大６つのノードとイーサネット通信可能なように、６つのＰＨＹ３を備える。なお、他の構成として、中継装置２が備えるＰＨＹ３の数は４や８などであっても良い。また、ＰＨＹ３は、ポート３１を複数備えるものであってもよい。例えばＰＨＹ３は、２つのポート３１を備えていてもよい。各ＰＨＹ３は同一の構成を有する。

複数のＰＨＹ３のそれぞれには、ＰＨＹ番号、及び、ＰＨＹアドレスが設定されている。ＰＨＹ番号は、後述するＰＨＹマネージャ４１が複数のＰＨＹを識別するための番号であって、ＰＨＹ３毎に固有の値に設定されている。ＰＨＹアドレスは、マイコン５が複数のＰＨＹ３を制御するための識別子である。本実施形態では実質的に各ＰＨＹ３はＰＨＹ番号によって管理されるため、ＰＨＹアドレスは、他のＰＨＹ３と重複する値に設定されていても良い。ここでは一例として各ＰＨＹ３には共通のＰＨＹアドレスが設定されているものとする。

便宜上、中継装置２が備える複数のＰＨＹ３を区別する場合には、そのＰＨＹ３に設定されているＰＨＹ番号Ｋを用いて第ＫＰＨＹとも記載する。例えば、第１ＰＨＹ３はＰＨＹ番号が１番に設定されているＰＨＹ３を指し、第２ＰＨＹ３はＰＨＹ番号が２番に設定されているＰＨＹ３を指す。

各ＰＨＹ３は、概略的には、自分自身と接続している通信ケーブル９（以降、接続ケーブル）から入力された信号を、制御部４で処理可能なデジタル信号に変換して制御部４（具体的にはＭＡＣ４２）に出力する。また、ＰＨＹ３は、制御部４から入力されたデジタル信号を、通信ケーブル９へ伝送可能な電気信号に変換アナログ信号に変換した上で所定の通信ケーブル９に出力する。

ＰＨＹ３はアナログ回路などを備えたＩＣ、すなわち、ハードウェア回路である。各ＰＨＹ３と制御部４（具体的にはＭＡＣ４２）とは、例えばＭＩＩ（Media Independent Interface）規格で通信するように構成されている。なお、ＰＨＹ３とＭＡＣ４２との通信は、ＲＭＩＩ（Reduced MII）やＲＧＭＩＩ（Reduced Gigabit MII）など、多様な規格を採用可能である。ＰＨＹ３は例えば、１つのポート３１と、動作設定などのデータを保持するためのレジスタ３２と、を備えるチップセットとして実現されている。ＰＨＹ３がＰＨＹモジュールに相当する。

ＰＨＹ３は、レジスタ３２に登録されている動作設定に従って動作する。ＰＨＹ３の動作設定を構成する項目（換言すればパラメータ）としては、例えば、ＰＨＹ３に適用する通信規格や、シリアル伝送方式、通信速度、オートネゴシエーションの結果としての役割（マスタかスレイブか）、割込条件、動作モードなどが含まれる。ＰＨＹ３の動作を規定する種々のパラメータは、後述するＰＨＹマネージャ４１によって適宜書き換えられる。なお、ＰＨＹ３に適用される通信規格としては、例えば100BASE-T1、100BASE-TX、1000BASE-T1などがある。シリアル伝送方式は、全二重通信で通信するのか、半二重通信で通信するのかを示す。割込条件は、割り込み処理を実施する条件を示す。動作モードはテストモードで動作するのか否かを示す。

また、レジスタ３２は、ＰＨＹ３が通信ケーブル９を介して他の通信装置（いわゆるリンクパートナー）と通信接続しているか否かや、オートネゴシエーションが完了しているか否かなど、ＰＨＹ３の動作状態を示すデータが格納されるための記憶領域も備える。便宜上、ＰＨＹ３の動作状態を示すデータのことを動作状態データとも称する。

各種項目のデータ（実体的には値）は、レジスタ３２のそれぞれ異なるアドレスに格納される。各種項目の格納先はその種別に応じて予め設定されている。なお、リンクパートナーと通信接続しているか否かを示すデータは、換言すれば、リンクアップ状態であるかリンクダウン状態であるかを示すデータに相当する。動作設定を変更するためのデータや、動作状態データが後述のマネージメントデータに相当する。

ＰＨＹ３は、通信ケーブル９と接続されるポート３１の他に、後述のＰＨＹマネージャ４１と通信するための構成として、ＭＤＣ入力端子Ｐ２１や、ＭＤＩＯ端子Ｐ２２を備える。また、ＰＨＹ３は、ＭＡＣ４２とデータの送受信を実施するための端子として、例えば、送信クロック出力端子、送信データ入力端子、受信クロック出力端子、及び受信データ出力端子、リセット入力端子などを備える。送信クロック出力端子は、所定の周波数（例えば２５ＭＨｚ）の送信クロック信号（いわゆるＴＸ＿ＣＬＫ）をＭＡＣ４２に逐次出力するための端子である。送信データ入力端子は、ＭＡＣ４２から送出された通信フレームを構成するデータが入力される端子である。受信クロック出力端子は、所定の周波数（例えば２５ＭＨｚ）の受信クロック信号（いわゆるＲＸ＿ＣＬＫ）をＭＡＣ４２に逐次出力するための端子である。受信データ出力端子は受信した通信フレームを構成するデータをＭＡＣ４２へ出力するための端子である。

制御部４は、複数のＰＨＹ３のそれぞれと接続されているとともに、マイコン５とも相互通信可能に接続されている。制御部４は、ＯＳＩ参照モデルにおける第２層（データリンク層）〜第３層（いわゆるネットワーク層）の機能を実行できるようにプログラムされている。制御部４は、機能ブロックとして、１つのＰＨＹマネージャ４１と、複数のＭＡＣ４２と、スイッチ処理部４３と、第３層提供部Ｌ３と、を備える。

ＰＨＹマネージャ４１は、各ＰＨＹ３の動作を制御する構成である。ＰＨＹマネージャ４１は、各ＰＨＹ３の動作設定の変更及び動作状態の監視を行う。ＰＨＹマネージャ４１の詳細については別途後述する。

ＭＡＣ４２は、イーサネット通信プロトコルにおける媒体アクセス制御（Medium Access Control）を実施する構成である。ＭＡＣ４２は、複数のＰＨＹ３のそれぞれに対して用意されている。複数のＭＡＣ４２はそれぞれ異なる１つのＰＨＹ３と接続されている。

ＭＡＣ４２は、当該ＭＡＣ４２と接続しているＰＨＹ３から入力された通信フレーム（以降、受信フレームとも記載）をスイッチ処理部４３に提供する。加えて、ＭＡＣ４２はスイッチ処理部４３から入力された通信フレームを、当該ＭＡＣ４２に対応するＰＨＹ３に出力し、通信ケーブル９へと送出させる。ＭＡＣ４２は、IEEE802.3にて規定されている機能を提供するように構成されていれば良い。ＭＡＣ４２がＭＡＣ部に相当する。

スイッチ処理部４３は、ＭＡＣ４２から入力された通信フレームを、当該通信フレームに含まれる宛先ＭＡＣアドレスとアドレステーブルに基づいて、該通信フレームを送出するべきＰＨＹ３（厳密にはポート３１）を特定する。そして、特定したＰＨＹ３に対応するＭＡＣ４２へ当該通信フレームを出力することにより、受信フレームの中継を実施する。アドレステーブルは、各ＰＨＹ３（具体的には各ポート３１）に接続しているノード１のＭＡＣアドレスを示すデータである。各ＰＨＹ３に接続しているＭＡＣアドレスについてはラーニングブリッジやＡＲＰ（Address Resolution Protocol）など、多様な方法で学習される。ここではアドレステーブルの生成方法についての詳細な説明は省略する。なお、ＰＨＹ３毎の接続先のＭＡＣアドレスを学習する機能（以降、アドレステーブル更新機能）は、制御部４が備えていてもよいし、マイコン５が備えていても良い。

第３層提供部Ｌ３はＩＰ（Internet Protocol）アドレスを用いた中継処理を実施する構成である。換言すれば、第３層提供部Ｌ３は、異なるネットワーク間での通信フレームの中継を実施する。なお、ＯＳＩ参照モデルにおける第３層の機能は、マイコン５が備えていても良い。中継装置２内における機能配置は適宜変更可能である。例えば制御部４は第２層の機能のみを提供するように構成されていてもよいし、第４層以上の機能を提供するように構成されていても良い。

当該制御部４は、例えばＦＰＧＡ（field-programmable gate array）を用いて実現されている。なお、制御部４は、ＡＳＩＣ（application specific integrated circuit）を用いて実現されていても良い。また、制御部４は、ＭＰＵや、ＣＰＵ、ＧＰＵを用いて実現されていても良い。なお、上記の機能を備える制御部４は、スイッチ（換言すればスイッチングハブ）や、ルータとして作動する構成に相当する。

マイコン５は、ＣＰＵ５１、フラッシュメモリ５２、ＲＡＭ５３、Ｉ／Ｏ、およびこれらの構成を接続するバスラインなどを備えたコンピュータである。フラッシュメモリ５２には、通常のコンピュータを本実施形態のマイコン５として機能させるためのプログラム（以降、中継装置プログラム）が格納されている。ＣＰＵが、ＲＡＭの一時記憶機能を利用しつつ、フラッシュメモリ５２に記憶された中継装置プログラムを実行することで、マイコン５は、ＯＳＩ参照モデルにおける第４層から第７層までの機能を提供する。

すなわち、マイコン５は、第４層から第７層までの各層に対応する第４層提供部Ｌ４、第５層提供部Ｌ５、第６層提供部Ｌ６、及び第７層提供部Ｌ７を備える。第４層提供部Ｌ４は、第４層（つまりトランスポート層）としての処理を実行する構成であり、プログラム間通信や、データ転送保証などを実行する。第５層提供部Ｌ５は、第５層（つまりセッション層）としての処理を実行する構成である。第６層提供部Ｌ６は、第６層（つまりプレゼンテーション層）としての処理を実行する構成である。第７層提供部Ｌ７は、第７層（つまりアプリケーション層）としての処理を実行する構成である。このような構成は、第４層〜第７層をソフトウェア処理によって実現される構成に相当する。なお、ＣＰＵが実行するプログラムを記憶する記憶媒体はフラッシュメモリ５２に限られず、非遷移的実体的記録媒体(non-transitory tangible storage medium)に記憶されていればよい。

＜ＰＨＹマネージャ４１の構成について＞
次に図３を用いて、ＰＨＹマネージャ４１に係る構成及び作動について説明する。本実施形態のＰＨＹマネージャ４１は、複数のＰＨＹ３のそれぞれと、ＭＤＣ線Ｌｎ１及びＭＤＩＯ線Ｌｎ２で接続されている。ＭＤＣは、Management Data Clockの略であり、ＭＤＩＯは、Management Data Input/Outputの略である。

ＭＤＣ線Ｌｎ１は、ＰＨＹマネージャ４１がＰＨＹ３とマネージメントデータを送受信するためのクロック信号であるＭＤＣが流れる信号線である。ここでのマネージメントデータとは、ＰＨＹ３を管理するためのデータであって、前述の動作設定や動作状態を示すデータを指す。ＭＤＩＯ線Ｌｎ２は、マネージメントデータが流れる信号線（換言すれば通信線）である。各種信号線はバスに相当する。

ＰＨＹマネージャ４１は、概略的には、ＭＤＩＯ線Ｌｎ２を介して、各ＰＨＹ３の動作状態データを読み出したり、ＰＨＹ３の動作設定を変更したりする。ＭＤＩＯ線Ｌｎ２を介したマネージメントデータの送受信は、専用のクロック信号であるＭＤＣのクロックエッジを基準として実施される。

当該ＰＨＹマネージャ４１は、図３に示すように、マネージャコントローラ４１１、書込バッファ４１２、読出バッファ４１３、及び複数の入出力回路４１４を備える。マネージャコントローラ４１１は、ＰＨＹマネージャ４１の動作全般を制御する構成である。例えばマネージャコントローラ４１１は、マイコン５の指示に基づき、入出力回路４１４と協働してレジスタ３２へ動作設定データの書込処理を行う。また、マネージャコントローラ４１１は、マイコン５からの要求に基づき、各入出力回路４１４と協働して、各レジスタ３２から所定のデータを読み出す。

書込バッファ４１２は、レジスタ３２に書き込むデータ（以降、書込用データ）を格納するバッファである。書込用データには、当該データを書き込むべきＰＨＹ３を示すデータが付加されている。書込対象とするＰＨＹ３はＰＨＹ番号によって表現されている。読出バッファ４１３は、ＰＨＹ３から読み出したデータを格納するバッファである。読出バッファ４１３は、ＰＨＹ３毎に設けられている。すなわち、ＰＨＹマネージャ４１は各ＰＨＹ３に対応する読出バッファ４１３を備える。

入出力回路４１４は、ＭＤＣ線Ｌｎ１及びＭＤＩＯ線Ｌｎ２に流れる信号を制御する構成である。入出力回路４１４は、ＰＨＹ３毎に用意されている。便宜上、ＰＨＹマネージャ４１が備える複数の入出力回路４１４を区別する場合、その入出力回路４１４に接続されているＰＨＹ３のＰＨＹ番号Ｋを用いて、第Ｋ入出力回路４１４とも記載する。例えば、第１入出力回路４１４とは、ＰＨＹ番号が１に設定されているＰＨＹ３と接続されている入出力回路４１４を指す。

各入出力回路４１４は、図４に示すように、ＭＤＣ出力部４１５、ＭＤＩＯ制御部４１６、ＭＤＣ出力端子Ｐ１１、及びＭＤＩＯ端子Ｐ１２を備える。ＭＤＣ出力部４１５は、マネージャコントローラ４１１からの指示に基づき、ＭＤＣ出力端子Ｐ１１からＭＤＣを出力する。ＭＤＣ出力端子Ｐ１１は、ＭＤＣを出力するための端子であって、ＭＤＣ線Ｌｎ１と接続している。ＭＤＣ線Ｌｎ１の他端は、ＰＨＹ３のＭＤＣ入力端子Ｐ２１と接続されている。ＭＤＣ入力端子Ｐ２１は、ＭＤＣが入力されるための端子である。

ＭＤＩＯ制御部４１６は、マネージャコントローラ４１１からの指示に基づき、ＭＤＩＯ端子Ｐ１２を介して、所定の書込用データを出力したり、ＰＨＹ３から送信されるデータを受信したりする。ＭＤＩＯ端子Ｐ１２は、マネージメントデータを入出力するための端子であって、ＭＤＩＯ線Ｌｎ２と接続している。ＭＤＩＯ線Ｌｎ２の他端は、ＰＨＹ３のＭＤＩＯ端子Ｐ２２と接続されている。ＭＤＩＯ端子Ｐ２２は、マネージメントデータに相当する電気信号を入出力するための端子であって、ＭＤＩＯ線Ｌｎ２と接続されている。なお、ＭＤＩＯ線Ｌｎ２は所定の基準電位が印加されている基準電源ラインにプルアップ抵抗を介して接続（いわゆるプルアップ）されている。ＭＤＩＯ線Ｌｎ２に対するプルアップ回路は入出力回路４１４の内部に設けられていても良い。

ＭＤＩＯ線Ｌｎ２は、ハイレベル状態、ローレベル状態、及び、ハイインピーダンス（Ｈｉ−Ｚ）状態の３つの状態をとりうる。ハイレベル状態は、ＭＤＩＯ端子Ｐ１２又はＭＤＩＯ端子Ｐ２２から、デジタル信号の“１”が出力されている状態に相当する。ローレベル状態は、ＭＤＩＯ端子Ｐ１２又はＭＤＩＯ端子Ｐ２２から、デジタル信号の“０”が出力されている状態に相当する。

ハイインピーダンス状態は、スイッチング素子等を用いて、ＭＤＩＯ端子Ｐ１２をＭＤＩＯ線Ｌｎ２から切り離した状態である。つまり、ハイインピーダンス状態は、ＭＤＩＯ端子Ｐ１２に連なる回路が開放されている（オープンな）状態である。ハイインピーダンス状態においては、ＰＨＹ３にはデータが入力されない。以降では便宜上、ＭＤＩＯ端子Ｐ１２の出力信号のことをＭＤＩＯとも記載する。

＜ＰＨＹマネージャ４１の作動＞
ここでは、ＰＨＹ３のレジスタ３２にデータを書き込む場合、及び、ＰＨＹ３のレジスタ３２に格納されているデータを読み出す場合の、それぞれにおけるマネージャコントローラ４１１の作動について説明する。なお、以降における対象ＰＨＹとは、レジスタ３２へのデータの書き込みや、レジスタ３２のデータの読み出しといった、レジスタ３２へのアクセス対象とする（換言すれば通信対象とする）ＰＨＹ３を指す。

まずは、ＰＨＹ３にデータを書き込む際のマネージャコントローラ４１１の作動について説明する。マネージャコントローラ４１１は、所定のデータを複数のＰＨＹ３の何れかに書き込む処理を行う場合、当該データの書込対象としないＰＨＹ３（以降、非対象ＰＨＹ）に対応するＭＤＩＯをハイインピーダンス状態に設定する。非対象ＰＨＹが非対象モジュールに相当する。また、データの書込対象とするＰＨＹ３（以降、対象ＰＨＹ）の入出力回路４１４に対しては、当該データを所定のアドレスに書き込むように指示する命令コマンド（以降、書込コマンド）を出力する。これにより、当該書込コマンドに対応する信号（後述の書込要求信号）が１つ又は複数の対象ＰＨＹに向けて一斉に出力される。

書込コマンドは、書き込むべきデータと、当該データの書込先とするアドレスを示すデータである。書込コマンドが入力された入出力回路４１４は、当該書込コマンドに対応するビット列（以降、書込要求信号）をＭＤＩＯ端子Ｐ１２から出力する。なお、データの書き込みを行う場合、マネージャコントローラ４１１は、各入出力回路４１４のＭＤＣ出力部４１５にはＭＤＣを出力させる。

例えば、第１〜第３ＰＨＹ３に対して同一のデータを各レジスタ３２の同一アドレスに書き込む場合には、第１〜第３ＰＨＹ３に対応する入出力回路４１４にＭＤＣを出力させるとともに、ＭＤＩＯ端子Ｐ１２から書込要求信号を出力させる。また、非対象ＰＨＹに該当する第４〜第６ＰＨＹ３に対応する入出力回路４１４に対しては、ＭＤＩＯをハイインピーダンス状態に設定させる。なお、上記の例では、第１〜第３ＰＨＹ３が対象ＰＨＹに該当する。

ＭＤＩＯ端子Ｐ２２から書込コマンドに対応するビット列が入力されたＰＨＹ３は当該書込コマンドに応じて、指定されたアドレスの値（以降、アドレス値）を、指定された値に書き換える。各対象ＰＨＹには一斉に書込要求信号が発信されるため、以上の構成によれば、複数のＰＨＹ３の動作設定を一度に書き換えることができる。

なお、ＰＨＹマネージャ４１がＰＨＹ３のレジスタ３２にデータの書き込みを行う場合とは、例えば、搭載車両の走行用電源がオンとなって、中継装置２が起動する場合である。中継装置２は起動処理（換言すればブート処理）として、中継装置２が各ノード１と通信可能なように、各ＰＨＹ３のレジスタ３２に種々の動作設定データを書き込む。また、中継装置２の起動完了後も、マスタ／スレイブといった役割を入れ替える場合には、適宜レジスタ３２において当該項目に対応するアドレスの値を書き換える。その他、中継装置２の診断を行う場合には、動作モードをテストモードに設定するための書き込みを行う。

次に、ＰＨＹ３が備えるレジスタ３２の所定のアドレスのデータを読み出す際のマネージャコントローラ４１１の作動について説明する。マネージャコントローラ４１１は、複数のＰＨＹ３の少なくとも１つから、所定のアドレスの値を読み出す場合、アクセス対象としないＰＨＹ３（つまり非対象ＰＨＹ）に対応する入出力回路４１４のＭＤＩＯをハイインピーダンス状態に設定する。また、アクセス対象とするＰＨＹ３（つまり対象ＰＨＹ）の入出力回路４１４に対しては、所定のアドレスの値を参照するように指示する命令コマンド（以降、読出コマンド）を一斉出力する。読出コマンドは、読出対象とするアドレス番号を含む。なお、所定のアドレスの値を読み出すことは、当該アドレスに対応する項目／パラメータを参照することに相当する。

読出コマンドが入力された入出力回路４１４は、当該読出コマンドに対応するビット列（以降、読出要求信号）をＭＤＩＯ端子Ｐ１２から出力する。なお、データの読み出しを行う場合には、マネージャコントローラ４１１は、各入出力回路４１４のＭＤＣ出力部４１５には、各対象ＰＨＹによるデータ出力が完了するまで、ＭＤＣを出力させる。

なお、ＰＨＹマネージャ４１によるＰＨＹ３のレジスタ３２に保存されているデータの読み出しは、例えば、マイコン５からの指示に基づき実行される。読出対象とするパラメータもまた、マイコン５から指示される。例えば、ＰＨＹマネージャ４１は、マイコン５からの指示に基づき、オートネゴシエーションが動作中か完了したかを示すデータを所定のＰＨＹ３から読み出し、マイコン５に提供する。

また、ＰＨＹマネージャ４１は、所定の監視周期で自発的に所定のパラメータに対応するアドレス値を読み出してマイコン５に報告するように構成されていても良い。監視周期は例えば１００ミリ秒など、適宜設計されれば良い。定期的に読み出すパラメータ（換言すれば項目）の種類もまた適宜設計されれば良い。例えばＰＨＹマネージャ４１は監視周期毎に各ＰＨＹ３の通信接続状態（リンクアップ／リンクダウン）を示すアドレスの値を読み出してマイコン５に出力する。

＜実施形態の効果＞
ここでは第１比較構成、及び、第２比較構成を導入しつつ、第１〜第３ＰＨＹ３のそれぞれから同一項目のデータを読み出す場合を例にとって、上記実施形態として開示の構成（以降、提案構成）の作動及び効果について説明する。なお、以下ではレジスタ３２のデータを読み出す場合を例にとって、提案構成の効果について説明しているが、レジスタ３２にデータを書き込む場合も同様である。

第１比較構成は、図５に示すように１つのＰＨＹマネージャ４１ｘを用いて、複数のＰＨＹ３に順番にアクセスする構成である。第１比較構成においては、ＭＤＣ用のバス、ＭＤＩＯ用のバスを複数のＰＨＹ３で共有している。第１比較構成におけるＰＨＹマネージャ４１ｘは、ＰＨＹアドレスを用いて複数のＰＨＹ３の何れか１つをアクセス対象として指定することにより、アクセス対象とするＰＨＹ３のレジスタ３２にアクセスする。

上記の第１比較構成では、第１〜第３ＰＨＹ３のそれぞれから同一項目のデータを読み出す場合、図６に示すように、各ＰＨＹ３が備えるレジスタ３２へのアクセスは所定の順番にて順次行われる。すなわち、まずはＣＰＵ５１がＰＨＹマネージャ４１ｘに対して、第１ＰＨＹ３が備えるレジスタ３２の指定アドレスの値を読み出すように指示する（ステップＳ１１）。ＰＨＹマネージャ４１ｘは、当該ＣＰＵ５１の指示に基づいて第１ＰＨＹ３が備えるレジスタ３２の指定アドレスの値を読み出し、ＰＨＹマネージャ４１ｘの読出バッファ４１３に保存する（ステップＳ１２）。そして、ＣＰＵ５１が読出バッファ４１３に保存されている値を読み出し（ステップＳ１３）、第１ＰＨＹ３に対するアクセス処理を完了させる。

次に、ＣＰＵ５１はＰＨＹマネージャ４１ｘに対して、第２ＰＨＹ３が備えるレジスタ３２の指定アドレスの値を読み出すように指示する（ステップＳ１４）。ＰＨＹマネージャ４１ｘは当該指示に基づいて第２ＰＨＹ３が備えるレジスタ３２の指定アドレスの値を読み出し、ＰＨＹマネージャ４１ｘの読出バッファ４１３に保存する（ステップＳ１５）。そして、ＣＰＵ５１が読出バッファ４１３に保存されている値を読み出し（ステップＳ１６）、第２ＰＨＹ３に対するアクセス処理を完了させる。

第２ＰＨＹ３のレジスタ３２へのアクセス処理が完了すると、ＣＰＵ５１はＰＨＹマネージャ４１ｘに対して、第３ＰＨＹ３が備えるレジスタ３２の指定アドレスの値を読み出すように指示する（ステップＳ１７）。ＰＨＹマネージャ４１ｘは当該指示に基づいて第３ＰＨＹ３が備えるレジスタ３２の指定アドレスの値を読み出し、ＰＨＹマネージャ４１ｘの読出バッファ４１３に保存する（ステップＳ１８）。そして、ＣＰＵ５１が読出バッファ４１３に保存されている値を読み出し（ステップＳ１９）、第３ＰＨＹ３に対するアクセス処理を完了させる。

このように第１比較構成では、ＭＤＣやＭＤＩＯが複数のＰＨＹ３で共有される。そのため、ＰＨＹマネージャ４１による各ＰＨＹ３へのアクセス（書込／読出）はＰＨＹ３毎に異なるタイミングで（換言すれば順番に）行わざるを得ない。故に、複数のＰＨＹ３に対して同一内容の処理を実施する場合であっても、処理対象とするＰＨＹ３の数に応じた時間がかかる。

例えば、ＣＰＵ５１とＰＨＹマネージャ４１ｙとの通信時間をＴａ、ＰＨＹマネージャ４１ｙとＰＨＹ３との通信時間をＴｂとすると、上記の処理に要する合計時間Ｔｃ１は概ね６×Ｔａ＋３×Ｔｂである。Ｔａは５マイクロ秒程度であり、Ｔｂは２５マイクロ秒程度である。図６にてハッチングが施されている矢印は、ＣＰＵ５１が実行するタスクを概念的に表しており、白塗りの矢印はＰＨＹマネージャ４１が実行するタスクを概念的に表している。図８や図９に示す各矢印の意味も図６と同様である。

第２比較構成は、図７に示すように複数のＰＨＹ３のそれぞれに対応する複数のＰＨＹマネージャ４１ｙを用いて、各ＰＨＹ３を並列的に且つ独立的に制御する構成である。各ＰＨＹマネージャ４１ｙは、制御対象とするＰＨＹ３と、ＭＤＣ線及びＭＤＩＯ線で接続されている。各ＰＨＹマネージャ４１ｙの動作はＣＰＵ５１によって制御される。

第２比較構成では、第１比較構成と同様に、第１〜第３ＰＨＹ３のそれぞれから同一種類のデータを読み出す場合、図８に示すように、第１〜第３ＰＨＹ３に対応する複数のＰＨＹマネージャ４１が並列的に動作する。具体的には次の通りである。まずはＣＰＵ５１が第１ＰＨＹ３に対応するＰＨＹマネージャ４１ｘに対して、第１ＰＨＹ３が備えるレジスタ３２の指定アドレスの値を読み出すように指示する（ステップＳ２１）。また、ＣＰＵ５１は、第１ＰＨＹ３に対応するＰＨＹマネージャ４１ｙへの指示が完了すると、第２ＰＨＹ３に対応するＰＨＹマネージャ４１ｘに対して、第２ＰＨＹ３が備えるレジスタ３２の指定アドレスの値を読み出すように指示する（ステップＳ２４）。さらに、ＣＰＵ５１は、第２ＰＨＹ３に対応するＰＨＹマネージャ４１ｙへの指示が完了すると、第３ＰＨＹ３に対応するＰＨＹマネージャ４１ｘに対して、第３ＰＨＹ３が備えるレジスタ３２の指定アドレスの値を読み出すように指示する（ステップＳ２７）。

各ＰＨＹマネージャ４１ｙはＣＰＵ５１からの指示に基づき、それぞれ並列的に、指定されたアドレスの値の読み出し処理を行い、読み出した値を各読出バッファ４１３に保存する（ステップＳ２２、Ｓ２５、Ｓ２８）。ＣＰＵ５１は各読出バッファ４１３に保存されている値を読み出し、各ＰＨＹ３へのアクセスを完了する（ステップＳ２３、Ｓ２６、Ｓ２９）。

このような第２比較構成によれば、第１比較構成よりもアクセス所要時間を抑制する事ができる。例えば、ＣＰＵ５１とＰＨＹマネージャ４１ｙとの通信時間をＴａ、ＰＨＹマネージャ４１ｙとＰＨＹ３との通信時間をＴｂとすると、上記の処理に要する合計時間Ｔｃ２は概ね４×Ｔａ＋１×Ｔｂである。ただし、ＣＰＵ５１は複数のＰＨＹマネージャ４１ｙを個別に制御する必要があるため、ＣＰＵ５１の演算負荷が相対的に高いといった課題がある。

これらの第１、第２比較構成に対し、上記提案構成では、第１〜第３ＰＨＹ３のそれぞれから同一種類のデータを読み出す場合、図９に示すように作動する。すなわち、ＣＰＵ５１は、ＰＨＹマネージャ４１に対して、第１〜第３ＰＨＹ３が備えるレジスタ３２の指定アドレスの値を読み出すように指示する（ステップＳ３１）。なお、ここでは第１〜第３ＰＨＹ３が対象ＰＨＹに相当し、第４〜第６ＰＨＹ３が非対象ＰＨＹに相当する。ＰＨＹマネージャ４１は、当該ＣＰＵ５１の指示に基づいて、第４〜第６ＰＨＹ３へのＭＤＩＯをハイインピーダンス状態に設定する一方、第１〜第３ＰＨＹ３に接続するＭＤＩＯには読出要求信号を出力する（ステップＳ３２）。

具体的には、マネージャコントローラ４１１は、対象ＰＨＹである第１〜第３ＰＨＹ３に対応する第１〜第３入出力回路４１４に対して、ＣＰＵ５１からの指示に対応する読出要求信号を出力する。また、それと同時に／事前に、非対象ＰＨＹである第４〜第６ＰＨＹ３に対応する第４〜第６入出力回路４１４には、ＭＤＩＯをハイインピーダンス状態に設定させる。第１〜第３入出力回路４１４は、マネージャコントローラ４１１から入力された読出要求信号をＭＤＩＯ線Ｌｎ２に出力するとともに、ＰＨＹ３からの応答データの受信を実行する（ステップＳ３２ａ〜Ｓ３２ｃ）。非対象ＰＨＹに連なる第４〜第６入出力回路４１４は、マネージャコントローラ４１１からの指示に基づきＭＤＩＯをハイインピーダンス状態に設定する（ステップＳ３２ｄ〜Ｓ３２ｆ）。これにより、第１〜第３ＰＨＹ３が備えるレジスタ３２の指定アドレスの値を取得し、各ＰＨＹ３に対応する読出バッファ４１３に格納する。なお、これらの処理は並列的に実行される。そして、ＣＰＵ５１は第１〜第３ＰＨＹ３用の読出バッファ４１３に順にアクセスし、所望のデータを取得する（ステップＳ３３〜Ｓ３５）。

上記の通り、本実施形態のマネージャコントローラ４１１は、別の観点によれば、ＣＰＵ５１からの指示を、対象ＰＨＹに連なる入出力回路４１４にのみ配信（換言すればマルチキャスト）する構成に相当する。なお、図９において“＃１”は第１入出力回路４１４の作動を表しており、“＃４”の右横に示す矢印は第４入出力回路４１４の作動を表している。図９中の“＃２”、“＃３”、“＃５”、“＃６”の右横に示す矢印もまた、第２、第３、第５、第６入出力回路４１４のそれぞれの作動を示している。

当該提案構成によれば、図９に示す通り、第１比較構成よりもアクセス所要時間を抑制する事ができる。例えばＣＰＵ５１とＰＨＹマネージャ４１との通信時間をＴａ、ＰＨＹマネージャ４１とＰＨＹ３とのアクセス所要時間をＴｂとすると、上記の処理に要する合計時間Ｔｃ３は概ね４×Ｔａ＋１×Ｔｂである。すなわち、第２比較構成と同程度の時間で複数のＰＨＹ３へのアクセスを実現できる。

加えて提案構成によれば、ＰＨＹマネージャ４１はＣＰＵ５１からの指示に対応する読出要求信号を複数の対象ＰＨＹに対して一斉送信する。つまり、ＣＰＵ５１は複数のＰＨＹマネージャ４１に対して個別に指示を出力する必要はない。故に、提案構成によればＣＰＵ５１の演算処理負荷を抑制することができる。具体的には、第２比較構成では、ＣＰＵ５１がＰＨＹマネージャ４１に対して読出命令を出力した回数は３回（ステップＳ２１、Ｓ２４、Ｓ２７）であるのに対し、提案構成ではステップＳ３１の１回だけでよい。

また、提案構成では、制御部４が各ＰＨＹ３に対応するように複数のＰＨＹマネージャ４１を備えている必要はない。つまり第２比較構成に比べて制御部４の構成を簡素化することができる。その結果、制御部４の実現コストの低減も期待できる。

以上、本開示の実施形態を説明したが、本開示は上述の実施形態に限定されるものではなく、以降で述べる種々の変形例も本開示の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。例えば下記の種々の変形例は、技術的な矛盾が生じない範囲において適宜組み合わせて実施することができる。なお、前述の実施形態で述べた部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。また、構成の一部のみに言及している場合、他の部分については先に説明した実施形態の構成を適用することができる。

［変形例１］
上述した実施形態では非対象ＰＨＹへのＭＤＩＯをハイインピーダンス状態とすることで、非対象ＰＨＹのレジスタ３２へのデータの書込及び読出を無効化／禁止する制御態様を開示した。換言すれば、ＭＤＩＯをハイインピーダンス化によって、アクセス対象とするＰＨＹ３を限定する構成を開示した。しかしながら、所定のＰＨＹ３のレジスタ３２へのアクセスを無効化／禁止する方法はこれに限らない。非対象ＰＨＹのレジスタ３２へのアクセスの無効化／禁止（換言すればアクセス対象の限定）は、図１０に示すように、非対象ＰＨＹへのＭＤＣ出力を停止することによって実現されても良い。換言すれば、上記のＰＨＹマネージャ４１は、対象ＰＨＹにのみＭＤＣを供給するように構成されていても良い。

［変形例２］
実施形態では、各ＰＨＹ３に対して個別にＭＤＣを入力する態様、換言すれば、ＰＨＹ３毎に、ＭＤＣ出力部４１５及びＭＤＣ線Ｌｎ１を設けた構成を開示したが、ＰＨＹマネージャ４１の構成はこれに限らない。図１１に示すように各ＰＨＹ３へのＭＤＣ線Ｌｎ１は共通化されていてもよい。なお、この変形例２に対しては、変形例１に開示の技術思想は適用できない。各ＰＨＹ３に入力するＭＤＣ線Ｌｎ１を共通にしているため、ＭＤＣ出力を停止すると全てのＰＨＹ３へのアクセスが不能となるためである。

［変形例３］
以上では、ＰＨＹマネージャ４１はＰＨＹ毎の読出バッファ４１３を備える態様を開示したが、これに限らない。各ＰＨＹ３から読み出したデータを１つのバッファ／レジスタ内に格納するように構成されていても良い。読み出したデータは、読出元を示すＰＨＹ番号と対応づけられて保存される。そのような構成によればＣＰＵ５１は１つのバッファ／レジスタにアクセスすることで複数の対象ＰＨＹのデータを取得可能となるため、より一層高速化できる。

＜付言＞
本開示に記載の制御部４及びその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサを構成する専用コンピュータにより、実現されてもよい。また、本開示に記載の装置及びその手法は、専用ハードウェア論理回路により、実現されてもよい。さらに、本開示に記載の装置及びその手法は、コンピュータプログラムを実行するプロセッサと一つ以上のハードウェア論理回路との組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。

１ ノード、２ 中継装置、３ ＰＨＹ（ＰＨＹモジュール）、４ 制御部、５ マイコン、３２ レジスタ、４１ ＰＨＹマネージャ、４２ ＭＡＣ、５１ ＣＰＵ、５２ フラッシュメモリ、４１１ マネージャコントローラ、４１２ 書込バッファ、４１３ 読出バッファ、４１４ 入出力回路、４１５ ＭＤＣ出力部、４１６ ＭＤＩＯ制御部、Ｐ１１ ＭＤＣ出力端子、Ｐ１２ ＭＤＩＯ端子

Claims (5)

1. イーサネットの規格に準拠した通信を行うためのＰＨＹモジュール（３）の動作設定の変更及び動作状態の監視を行う１つのＰＨＹマネージャに対して、複数の前記ＰＨＹモジュールが接続されている車両用中継装置であって、
   前記ＰＨＹマネージャは、複数の前記ＰＨＹモジュールと、前記ＰＨＹモジュールの動作を監視及び制御するためのマネージメントデータを送受信するための信号線としてのＭＤＩＯ線（Ｌｎ２）で個別に接続されているとともに、
   前記ＰＨＹマネージャは、複数の前記ＰＨＹモジュールのそれぞれに対して、前記マネージメントデータを送受信するためのクロックであるＭＤＣを出力するＭＤＣ出力部（４１５）を備え、
   前記ＰＨＹマネージャは、
   複数の前記ＰＨＹモジュールの少なくとも何れか１つと前記マネージメントデータを送受信する場合には、通信対象とする前記ＰＨＹモジュールに接続している前記ＭＤＩＯ線に対して前記マネージメントデータを一斉出力する一方、当該マネージメントデータの送受信を行わない前記ＰＨＹモジュールである非対象モジュールに接続している前記ＭＤＩＯ線をハイインピーダンス状態に設定するか、または、前記非対象モジュールへのＭＤＣの出力を停止するように構成されている車両用中継装置。
2. 請求項１に記載の車両用中継装置であって、
   前記ＰＨＹマネージャは、
   複数の前記ＰＨＹモジュールと、前記ＭＤＣを送受信するための信号線としてのＭＤＣ線（Ｌｎ１）で個別に接続されており、
   複数の前記ＰＨＹモジュールの少なくとも何れか１つと前記マネージメントデータを送受信する際、前記非対象モジュールに接続している前記ＭＤＣ線への前記ＭＤＣの出力を停止するように構成されている車両用中継装置。
3. 請求項１又は２に記載の車両用中継装置であって、
   前記ＰＨＹマネージャは、前記マネージメントデータとして、前記ＰＨＹモジュールが接続しているリンクの状態を示すデータを取得可能に構成されている車両用中継装置。
4. 請求項１から３の何れか１項に記載の車両用中継装置であって、
   前記ＰＨＹマネージャは、前記マネージメントデータとして、前記ＰＨＹモジュールの動作設定を書き換えるためのデータを出力可能に構成されている車両用中継装置。
5. 請求項３に記載の車両用中継装置であって、
   前記動作設定を構成する項目には、通信ケーブルを介して接続している他の通信装置との通信規格、シリアル伝送方式、及び割込条件の少なくとも何れか１つが含まれている車両用中継装置。

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