JP2020058126A - Semiconductor module - Google Patents
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Abstract
Description
本発明は、一対の半導体素子と、該半導体素子を搭載した積層基板とを有する半導体モジュールに関する。 The present invention relates to a semiconductor module having a pair of semiconductor elements and a laminated substrate on which the semiconductor elements are mounted.
従来から、上アーム半導体素子と下アーム半導体素子との一対の半導体素子と、該半導体素子を搭載した積層基板とを有する半導体モジュールが知られている(図19参照)。この半導体モジュールは、直流電源に電気接続される。そして、上記半導体素子をスイッチング動作させることにより、直流電源から供給される直流電力を交流電力に変換するよう構成されている。 2. Description of the Related Art Conventionally, there has been known a semiconductor module including a pair of semiconductor elements, an upper arm semiconductor element and a lower arm semiconductor element, and a stacked substrate on which the semiconductor elements are mounted (see FIG. 19). This semiconductor module is electrically connected to a DC power supply. The semiconductor device is configured to perform a switching operation to convert DC power supplied from a DC power supply into AC power.
上記積層基板は、絶縁材料からなる絶縁基板と、該絶縁基板の、半導体素子側の主面に形成された素子側金属層と、反対側の主面に形成された反対側金属層とを備える。上記素子側金属層をエッチングして、複数のアイランドを形成してある。これらのアイランドに半導体素子が搭載される。 The laminated substrate includes an insulating substrate made of an insulating material, an element-side metal layer formed on a semiconductor element-side main surface of the insulating substrate, and an opposite-side metal layer formed on an opposite main surface. . The element-side metal layer is etched to form a plurality of islands. Semiconductor elements are mounted on these islands.
また、上記積層基板では、反対側金属層によって、一つの大型のアイランドを形成してある(図18参照)。半導体素子をスイッチング動作させると、半導体素子や素子側金属層に、周波数の高い交流電流が流れる。これに伴って、反対側金属層に渦電流が発生する。この渦電流の周囲に発生した磁束によって、上記交流電流の周囲に発生した磁束が相殺されるため、インダクタンスを低減することができる。そのため、半導体素子に大きなサージが加わることを抑制できる。 In the laminated substrate, one large island is formed by the metal layer on the opposite side (see FIG. 18). When the semiconductor element performs a switching operation, a high-frequency alternating current flows through the semiconductor element and the element-side metal layer. Accordingly, an eddy current is generated in the opposite metal layer. The magnetic flux generated around the eddy current cancels the magnetic flux generated around the alternating current, so that the inductance can be reduced. Therefore, it is possible to suppress a large surge from being applied to the semiconductor element.
しかしながら、上記半導体モジュールは、積層基板が反りやすいという課題がある。すなわち、上記半導体モジュールでは、反対側金属層によって一つの大型のアイランドを形成してあるため、素子側金属層と反対側金属層との、アイランドの形状が大きく異なる。そのため、温度が上昇したときに、2枚の金属層の、熱膨張によって生じる延び量(以下、熱膨張量とも記す)が大きく異なり、積層基板が反りやすくなる。その結果、半導体素子と素子側金属層との接合部等へ応力が集中し、半導体モジュールの寿命が低下する可能性が考えられる。 However, the semiconductor module has a problem that the laminated substrate is easily warped. That is, in the semiconductor module, since one large island is formed by the opposite metal layer, the island shapes of the element-side metal layer and the opposite metal layer are greatly different. Therefore, when the temperature rises, the amount of elongation (hereinafter, also referred to as the amount of thermal expansion) of the two metal layers caused by thermal expansion greatly differs, and the laminated substrate is easily warped. As a result, stress may be concentrated on the junction between the semiconductor element and the element-side metal layer, and the life of the semiconductor module may be reduced.
この課題を解決するため、素子側金属層および反対側金属層の、厚さとアイランド形状を等しくすることが検討されている(下記特許文献1参照)。例えば、反対側金属層をエッチングして、素子側金属層と同じパターンにする(図20参照)。このようにすれば、2枚の金属層の熱膨張量が等しくなり、積層基板の反りを抑制できると考えられる。
In order to solve this problem, studies have been made to equalize the thickness and the island shape of the element-side metal layer and the opposite-side metal layer (see
しかしながら、素子側金属層と反対側金属層とを同じパターンにすると、反対側金属層が細かく分割される。上述したように、半導体素子をスイッチング動作したときに、素子側金属層に交流電流が流れ、この交流電流の周囲に発生した磁束を打ち消す渦電流が反対側金属層に誘起されるが、反対側金属層を分割すると、渦電流が流れる経路が制限され(図20参照)、渦電流が、交流電流の経路に沿って流れにくくなる。したがって、渦電流による磁束の打ち消し効果が低下する。その結果、寄生インダクタンスが大きくなり、半導体素子に加わるサージ電圧が増加する。 However, when the element-side metal layer and the opposite-side metal layer have the same pattern, the opposite-side metal layer is finely divided. As described above, when the semiconductor element performs a switching operation, an alternating current flows through the element-side metal layer, and an eddy current that cancels a magnetic flux generated around the alternating current is induced in the opposite metal layer. When the metal layer is divided, the path through which the eddy current flows is restricted (see FIG. 20), and the eddy current is less likely to flow along the path of the alternating current. Therefore, the effect of canceling the magnetic flux due to the eddy current is reduced. As a result, the parasitic inductance increases, and the surge voltage applied to the semiconductor element increases.
本発明は、かかる課題に鑑みてなされたものであり、積層基板の反りを抑制でき、かつインダクタンスを低減できる半導体モジュールを提供しようとするものである。 The present invention has been made in view of such a problem, and an object of the present invention is to provide a semiconductor module that can suppress warpage of a laminated substrate and reduce inductance.
本発明の一態様は、互いに直列に電気接続された、上アーム半導体素子(2U)と下アーム半導体素子(2L)との、少なくとも一対の半導体素子(2)と、
上記上アーム半導体素子に電気接続した正極端子(3P)と、上記下アーム半導体素子に電気接続した負極端子(3N)との、一対の直流端子(3)と、
絶縁材料からなる絶縁基板(4)と、該絶縁基板の上記半導体素子側の主面(S1)に形成された素子側金属層(50)と、上記絶縁基板の、上記素子側金属層を設けた側とは反対側の主面(S2)に形成された反対側金属層(60)と、を有する積層基板(10)とを備え、
上記素子側金属層によって複数のアイランド(5)が形成され、該複数のアイランドのうち少なくとも一部の該アイランドは、上記半導体素子が搭載され、該半導体素子を流れる電流の経路をなしており、
上記反対側金属層は、上記絶縁基板の厚さ方向(Z)から見たときに、個々の上記アイランドと重なり合う複数の重複部(6)と、該複数の重複部のうち少なくとも2個の該重複部を連結する連結部(61)とを備え、
上記半導体素子のスイッチング動作に伴って、交流電流が、上記一対の直流端子の間に、上記一対の半導体素子および上記アイランドを介して流れたとき、渦電流が、上記複数の重複部と上記連結部とを含む経路に流れるよう構成されている、半導体モジュール(1)にある。
One embodiment of the present invention provides at least one pair of a semiconductor element (2) of an upper arm semiconductor element (2 U ) and a lower arm semiconductor element (2 L ) electrically connected in series with each other;
A pair of DC terminals (3) of a positive terminal (3 P ) electrically connected to the upper arm semiconductor element and a negative terminal (3 N ) electrically connected to the lower arm semiconductor element;
An insulating substrate made of an insulating material (4), the element-side metal layer formed on the semiconductor element side of the main surface of the insulating substrate (S 1) and (50), of the insulating substrate, the element-side metal layer and the main surface of the provided was opposite to the side opposite the metal layer formed on the (S 2) (60), and a multilayer substrate having a (10),
A plurality of islands (5) are formed by the element-side metal layer, and at least a part of the plurality of islands has the semiconductor element mounted thereon and forms a path of a current flowing through the semiconductor element.
The opposite metal layer has a plurality of overlapping portions (6) overlapping with the individual islands when viewed from the thickness direction (Z) of the insulating substrate, and at least two of the overlapping portions among the plurality of overlapping portions. A connecting portion (61) for connecting the overlapping portion,
When an alternating current flows between the pair of DC terminals through the pair of semiconductor elements and the islands in accordance with the switching operation of the semiconductor element, an eddy current is connected to the plurality of overlapping portions and the plurality of overlapping portions. The semiconductor module (1) is configured to flow in a path including
上記半導体モジュールでは、積層基板の上記反対側金属層によって、上記重複部と、上記連結部とを形成してある。そのため、積層基板の反りを抑制しつつ、インダクタンスを低減できる。
すなわち、上記重複部は、上記厚さ方向から見たときに、素子側金属層によって形成されたアイランドと重なり合うよう構成されている。そのため、素子側金属層と反対側金属層のパターンを近似させることができる。したがって、これらの金属層の熱膨張量が略等しくなり、積層基板の反りを抑制できる。
In the semiconductor module, the overlapping portion and the connecting portion are formed by the metal layer on the opposite side of the laminated substrate. Therefore, the inductance can be reduced while suppressing the warpage of the laminated substrate.
That is, the overlap portion is configured to overlap with the island formed by the element-side metal layer when viewed from the thickness direction. Therefore, the patterns of the element-side metal layer and the opposite-side metal layer can be approximated. Therefore, the thermal expansion amounts of these metal layers are substantially equal, and the warpage of the laminated substrate can be suppressed.
また、上記半導体モジュールでは、上記連結部を形成してあるため、上記交流電流が流れたときに、渦電流を、連結部を介して、複数の重複部の間に流すことができる。そのため、渦電流の経路が制限されにくくなり、渦電流を、交流電流の経路に沿って流しやすくなる。したがって、交流電流の磁束を、渦電流の磁束によって効果的に打ち消すことができ、インダクタンスを低減することが可能になる。そのため、半導体素子に大きなサージが加わることを抑制できる。 Further, in the semiconductor module, since the connecting portion is formed, the eddy current can flow between the plurality of overlapping portions via the connecting portion when the alternating current flows. Therefore, the path of the eddy current is less likely to be restricted, and the eddy current is more likely to flow along the path of the alternating current. Therefore, the magnetic flux of the alternating current can be effectively canceled by the magnetic flux of the eddy current, and the inductance can be reduced. Therefore, it is possible to suppress a large surge from being applied to the semiconductor element.
以上のごとく、上記態様によれば、積層基板の反りを抑制でき、インダクタンスを低減できる半導体モジュールを提供することができる。
なお、特許請求の範囲及び課題を解決する手段に記載した括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであり、本発明の技術的範囲を限定するものではない。
As described above, according to the above aspect, it is possible to provide a semiconductor module capable of suppressing the warpage of the laminated substrate and reducing the inductance.
Note that reference numerals in parentheses described in the claims and means for solving the problems indicate the correspondence with specific means described in the embodiments described below, and limit the technical scope of the present invention. Not something.
(実施形態1)
上記半導体モジュールに係る実施形態について、図1〜図6を参照して説明する。図1〜図3に示すごとく、本形態の半導体モジュール1は、一対の半導体素子2と、一対の直流端子3と、積層基板10とを備える。半導体素子2には、上アーム側に配された上アーム半導体素子2U(図6参照)と、下アーム側に配された下アーム半導体素子2Lとがある。これら一対の半導体素子2U,2Lは、互いに直列に接続されている。
(Embodiment 1)
An embodiment according to the semiconductor module will be described with reference to FIGS. As shown in FIGS. 1 to 3, the
図1、図2に示すごとく、直流端子3には、上アーム半導体素子2Uに電気接続した正極端子3Pと、下アーム半導体素子2Lに電気接続した負極端子3Nとがある。
As shown in FIGS. 1 and 2, the
図3に示すごとく、積層基板10は、絶縁材料からなる絶縁基板4と、素子側金属層50と、反対側金属層60とを備える。素子側金属層50は、絶縁基板4の、半導体素子2側の主面S1に形成されている。また、反対側金属層60は、絶縁基板4の、素子側金属層50を設けた側とは反対側の主面S2に形成されている。
As shown in FIG. 3, the
図2、図4に示すごとく、素子側金属層50によって複数のアイランド5が形成されている。複数のアイランド5のうち一部のアイランド5(5U,5L)に、半導体素子2が搭載されている。このアイランド5U,5Lは、半導体素子2に流れる電流の経路をなしている。
As shown in FIGS. 2 and 4, a plurality of
図5に示すごとく、反対側金属層60は、複数の重複部6と、連結部61とを備える。重複部6は、絶縁基板4の厚さ方向(Z方向)から見たときに、個々のアイランド5(図4参照)と重なり合う。重複部の周縁部69は、アイランド5の周縁部59と一致している。連結部61は、複数の重複部6を連結している。
As shown in FIG. 5, the opposite
図2、図4に示すごとく、半導体素子2のスイッチング動作に伴って、交流電流Iが、一対の直流端子3の間に、一対の半導体素子2およびアイランド5を介して流れたとき、図5に示すごとく、渦電流iが、複数の重複部6と連結部61とを含む経路に流れるよう構成されている。
As shown in FIGS. 2 and 4, when an alternating current I flows between the pair of
本形態の半導体モジュール1は、電気自動車やハイブリッド車等の車両に搭載するための、車載用半導体モジュールである。本形態では、3個の半導体モジュール1を用いて、インバータ回路19(図17参照)を構成してある。個々の半導体素子2をスイッチング動作させることにより、直流電源から供給される直流電力を交流電力に変換している。これにより、三相交流モータを駆動し、上記車両を走行させている。
The
図1に示すごとく、本形態の半導体モジュール1は、フレーム7を備える。このフレーム7内に、半導体素子2等が配されている。フレーム7の内部には、シリコン樹脂等からなる封止部材12(図3参照)を充填してある。
As shown in FIG. 1, the
また、図1、図2、図4に示すごとく、アイランド5には、上アーム搭載アイランド5Uと、下アーム搭載アイランド5Lと、中継アイランド5Hと、フレームアイランド5Fとがある。上アーム搭載アイランド5Uに上アーム半導体素子2Uを搭載してあり、下アーム搭載アイランド5Lに下アーム半導体素子2Lを搭載してある。本形態では、はんだ層18(図3参照)を用いて、半導体素子2をアイランド5(5U,5L)に接続してある。
In addition, as shown in FIG. 1, 2, 4, the
中継アイランド5Hには、半導体素子2が搭載されていない。中継アイランド5Hは、導電部材8(8B)を介して、下アーム半導体素子2Lに電気接続されている。また、中継アイランド5Hは、ボンディングワイヤ11を介して、負極端子3Nに電気接続されている。
The
フレームアイランド5Fは、上アーム搭載アイランド5Uと、下アーム搭載アイランド5Lと、中継アイランド5Hとを取り囲んでいる。フレームアイランド5Fは、Z方向から見たときに、フレーム7と重なる。フレームアイランド5Fは、フレーム7を積層基板10に接着するために形成されている。
図1、図2に示すごとく、本形態の半導体モジュール1は、上記直流端子3P,3Nの他に、交流電力を出力する交流端子39を備える。直流端子3及び交流端子39は、ボンディングワイヤ11を介して、半導体素子2に電気接続されている。
As shown in FIGS. 1 and 2, the
また、フレーム7内には、上記導電部材8(8A,8B)が配されている。第1導電部材8Aは、上アーム半導体素子2U(MOSFET)のソース電極と、下アーム搭載アイランド5Lとを電気接続している。また、第2導電部材8Bは、下アーム半導体素子2Lのソース電極と中継アイランド5Hとを電気接続している。
Also within the
正極端子3Pは、ボンディングワイヤ11を介して、上アーム搭載アイランド5Uに電気接続している。また、負極端子3Nは、ボンディングワイヤ11を介して、中継アイランド5Hに電気接続している。本形態では、負極端子3Nを下アーム半導体素子2Lに直接、接続せず、中継アイランド5Hを介して、下アーム半導体素子2Lに電気接続している。これにより、下アーム半導体素子2Lから発生した熱が、負極端子3Nに直接、伝わらないようにしている。
The
半導体素子2をスイッチング動作させると、半導体素子2やアイランド5U,5Lにオン電流が流れる。このオン電流に、周波数が例えば数kHz以上の上記交流電流Iが、ノイズ成分として重畳する。交流電流Iは、2つの直流端子3P,3Nの間を、半導体素子2、導電部材8、アイランド5(5U,5L,5H)等を通って流れる。
When the
交流電流Iは、インダクタンスが最小になる経路を流れやすい。図4に示す電流経路は、交流電流I同士が接近しており、磁界が互いに打ち消されるため、インダクタンスが小さい。したがって、交流電流Iは、図4に示す経路を流れやすい。 The alternating current I tends to flow on a path where the inductance is minimized. In the current path shown in FIG. 4, the alternating currents I are close to each other, and the magnetic fields cancel each other out, so that the inductance is small. Therefore, the alternating current I easily flows through the path shown in FIG.
上述したように本形態では、図5に示すごとく、直流端子3P,3N間に交流電流Iが流れたとき、複数の重複部6間に、連結部61を介して渦電流iが流れるようにしている。この渦電流iの周囲に発生した磁束によって、交流電流Iの周囲に発生した磁束を打ち消すことができる。そのため、一対の直流端子3P,3N間のインダクタンスを低減でき、半導体素子2に高いサージが加わることを抑制できる。
As described above, in the present embodiment, as shown in FIG. 5, when the alternating current I flows between the
図5に示すごとく、重複部6には、上アーム重複部6Uと、下アーム重複部6Lと、中継重複部6Hと、フレーム重複部6Fとがある。上アーム重複部6Uは、Z方向から見たときに、上アーム搭載アイランド5U(図4参照)と重なる位置に形成されている。同様に、下アーム重複部6Lは、下アーム搭載アイランド5Lと重なり、中継重複部6Hは、中継アイランド5Hと重なる位置に形成されている。また、フレーム重複部6Fは、フレームアイランド5Fと重なる位置に形成されている。
As shown in FIG. 5, the overlapping
図5に示すごとく、本形態では、4個の連結部61を形成してある。第1連結部61Aは、上アーム重複部6Uと下アーム重複部6Lとを連結している。第2連結部61Bは、下アーム重複部6Lと中継重複部6Hとを連結している。第3連結部61Cは、中継重複部6Hとフレーム重複部6Fとを連結している。また、第4連結部61Dは、フレーム重複部6Fと上アーム重複部6Uとを連結している。これらの連結部61A〜61Dは、Z方向から見たときに、交流電流Iの経路から外れた位置に形成されている。
As shown in FIG. 5, in this embodiment, four connecting
反対側金属層60は、図示しない冷却器に接触している。半導体素子2をスイッチング動作させると発熱するため、この冷却器を用いて、半導体素子2を冷却している。また、冷却器と反対側金属層60との間には、ヒートシンクが介在していない。ヒートシンクを設けると、ヒートシンクの熱抵抗によって熱が冷却器に伝わりにくくなる。そのため本形態では、ヒートシンクを設けず、反対側金属層60を冷却器に直接、接触させている。なお、反対側金属層60を直接、冷却水に接触させても良い。
The
本形態の作用効果について説明する。図5に示すごとく、本形態では、反対側金属層60によって、重複部6と連結部61とを形成してある。そのため、積層基板10の反りを抑制しつつ、インダクタンスを低減できる。
すなわち、重複部6は、Z方向から見たときに、素子側金属層50によって形成されたアイランド5と重なり合うよう構成されている。そのため、素子側金属層50と反対側金属層60のパターンを近似させることができる。したがって、これらの金属層50,60の熱膨張量が略等しくなり、積層基板10の反りを抑制できる。
The operation and effect of the present embodiment will be described. As shown in FIG. 5, in this embodiment, the overlapping
That is, the overlapping
また、本形態では、連結部61を形成してあるため、上記交流電流Iが流れたときに、渦電流iを、連結部61を介して、複数の重複部6の間に流すことができる。そのため、渦電流iの経路が制限されにくくなり、渦電流iを、交流電流Iの経路に沿って流しやすくなる。したがって、交流電流Iの磁束を、渦電流iの磁束によって効果的に打ち消すことができ、インダクタンスを低減することが可能になる。そのため、半導体素子2に大きなサージが加わることを抑制できる。
Further, in the present embodiment, since the connecting
従来の半導体モジュール1は、図18、図19に示すごとく、反対側金属層60によって1つの大型のアイランドを形成していた。そのため、素子側金属層50と反対側金属層60の面積差が大きく、熱膨張量の差が大きかった。したがって、半導体素子2が発熱して温度が上昇したときに、積層基板10が反りやすかった。
In the
この問題を解決するため、図20に示すごとく、反対側金属層60を素子側金属層50と同じパターンにすると、熱膨張量の差を低減でき、積層基板10の反りを抑制できるものの、個々の重複部6が分断されてしまうため、渦電流iの経路が制限され、渦電流iが、交流電流Iに沿って流れにくくなる。そのため、磁束の打ち消し効果が低減し、インダクタンスが大きくなりやすい。
In order to solve this problem, as shown in FIG. 20, when the
これに対して、図5に示すごとく、本形態のように、重複部6と連結部61とを形成すれば、素子側金属層50と反対側金属層60との、熱膨張量の差を低減でき、積層基板10の反りを低減できると共に、渦電流iが、連結部61を介して複数の重複部6間に流れるため、渦電流iの経路が制限されにくい。そのため、渦電流iが、交流電流Iの経路に沿って流れやすくなり、交流電流Iの磁束を、渦電流iの磁束によって効果的に打ち消すことができる。そのため、インダクタンスを低減でき、半導体素子2に大きなサージが加わることを抑制できる。
On the other hand, as shown in FIG. 5, when the overlapping
また、本形態の半導体モジュール1は、図5に示すごとく、上アーム重複部6Uと、下アーム重複部6Lと、中継重複部6Hと、フレーム重複部6Fとを備える。そして、連結部61を用いて、上アーム重複部6Uと下アーム重複部6Lとの間と、下アーム重複部6Lと中継重複部6Hとの間と、中継重複部6Hとフレーム重複部6Fとの間と、フレーム重複部6Fと上アーム重複部6Uとの間とを連結している。
このようにすると、渦電流iを、交流電流Iに沿って、長い距離にわたって流すことができる。そのため、交流電流Iから発生した磁束を、渦電流iの磁束によって効果的に打ち消すことができ、インダクタンスを効果的に低減することができる。
Further, the
In this way, the eddy current i can flow over the long distance along the alternating current I. Therefore, the magnetic flux generated from the AC current I can be effectively canceled by the magnetic flux of the eddy current i, and the inductance can be effectively reduced.
以上のごとく、本形態によれば、積層基板の反りを抑制でき、インダクタンスを低減できる半導体モジュールを提供することができる。 As described above, according to the present embodiment, it is possible to provide a semiconductor module capable of suppressing the warpage of the laminated substrate and reducing the inductance.
なお、本形態では、図4に示すごとく、4個のアイランド5を形成したが、本発明はこれに限るものではない。すなわち、上アーム搭載アイランド5Uと下アーム搭載アイランド5Lとの、2個のアイランド5のみ形成してもよい。また、4個以上のアイランド5を形成してもよい。
In the present embodiment, four
また、本形態では、図1に示すごとく、半導体モジュール1内に一対の半導体素子2(2U,2L)を封止したが、本発明はこれに限るものではない。すなわち、後述するシミュレーション結果のように、3対の半導体素子2を1個の半導体モジュール1に封止してもよい。また、2対でもよく、4対以上の半導体素子を1個の半導体モジュール1に封止してもよい。
Further, in this embodiment, as shown in FIG. 1, but sealing the pair of semiconductor element 2 (2 U, 2 L) in the
また、本形態では、1個の上アーム半導体素子2Uと1個の下アーム半導体素子2Lとを互いに直列に接続したが、本発明はこれに限るものではない。すなわち、2個以上の上アーム半導体素子2Uを互いに並列接続して上アーム半導体素子群を構成すると共に、2個以上の下アーム半導体素子2Lを互いに並列接続して下アーム半導体素子群を構成し、これら2つの半導体素子群を互いに直列に接続してもよい。
Further, in this embodiment, although one upper
以下の実施形態においては、図面に用いた符号のうち、実施形態1において用いた符号と同一のものは、特に示さない限り、実施形態1と同様の構成要素等を表す。 In the following embodiments, among the reference numerals used in the drawings, the same reference numerals as those used in the first embodiment represent the same components and the like as those in the first embodiment unless otherwise specified.
(実施形態2)
本形態は、反対側金属層60の形状を変更した例である。図7に示すごとく、本形態の反対側金属層60は、実施形態1と同様に、複数の重複部6と、複数の連結部61(61A,61B,61E)とを備える。第1連結部61Aによって、上アーム重複部6Uと下アーム重複部6Lとを連結してある。また、第2連結部61Bによって、下アーム重複部6Lと中継重複部6Hとを連結してある。さらに、別の連結部61Eによって、中継重複部6Hと上アーム重複部6Uと連結している。本形態では、実施形態1と異なり、中継重複部6Hとフレーム重複部6Fとの間、及びフレーム重複部6Fと上アーム重複部6Uとの間は、連結していない。
(Embodiment 2)
This embodiment is an example in which the shape of the
本形態の作用効果について説明する。上記構成にすると、実施形態1と比べて、連結部61の数を少なくすることができる。そのため、素子側金属層50と反対側金属層60のパターンを、より近似させることができ、積層基板10の反りをより効果的に抑制できる。また、上記構成を採用した場合も、渦電流iを、交流電流Iに沿って、比較的長い距離にわたって流すことができる。そのため、交流電流Iの磁束を、渦電流iの磁束によって効果的に打ち消すことができ、インダクタンスを効果的に低減できる。
その他、実施形態1と同様の構成および作用効果を備える。
The operation and effect of the present embodiment will be described. With the above configuration, the number of connecting
In addition, the second embodiment has the same configuration, operation and effect as those of the first embodiment.
(実施形態3)
本形態は、反対側金属層60の形状を変更した例である。図8に示すごとく、本形態の半導体モジュール1は、実施形態1と同様に、4個の連結部61(61A〜61D)を備える。これらの連結部61によって、上アーム重複部6Uと下アーム重複部6Lとの間と、下アーム重複部6Lと中継重複部6Hとの間と、中継重複部6Hとフレーム重複部6Fとの間と、フレーム重複部6Fと上アーム重複部6Uとの間を連結している。また、本形態では、1個の連結部61(第1連結部61A)を、Z方向から見たときに、交流電流Iと重なる位置に形成してある。
(Embodiment 3)
This embodiment is an example in which the shape of the
本形態の作用効果について説明する。上述したように、本形態では、複数の連結部61のうち、1個の連結部61(第1連結部61A)を、Z方向から見たときに、交流電流Iと重なる位置に形成してある。
このようにすると、渦電流iを、交流電流Iに沿って、より長い距離にわたって流すことができる。そのため、渦電流iによる磁束の打ち消し効果をより高めることができ、インダクタンスをより低減できる。
その他、実施形態1と同様の構成および作用効果を備える。
The operation and effect of the present embodiment will be described. As described above, in the present embodiment, one connecting portion 61 (first connecting portion 61 A ) of the plurality of connecting
In this way, the eddy current i can flow over the longer distance along the alternating current I. Therefore, the effect of canceling out the magnetic flux due to the eddy current i can be further enhanced, and the inductance can be further reduced.
In addition, the second embodiment has the same configuration, operation and effect as those of the first embodiment.
なお、本形態では、複数の連結部61のうち、1個の連結部61(第1連結部61A)を、Z方向から見たときに交流電流Iと重なる位置に形成したが、本発明はこれに限るものではなく、2個以上の連結部61を、交流電流Iと重なる位置に形成してもよい。
また、本形態の第1連結部61Aは、Z方向から見たときに、その全ての部位が交流電流Iと重なるよう構成されているが、本発明はこれに限るものではなく、第1連結部61Aの一部のみが交流電流Iと重なるよう構成してもよい。
このように、複数の連結部61のうち、少なくとも1個の連結部61を、その少なくとも一部が、Z方向から見たときに交流電流Iと重なるよう構成することができる。
In the present embodiment, one connecting portion 61 (first connecting portion 61 A ) of the plurality of connecting
The first connecting
In this manner, at least one of the plurality of connecting
また、本形態では4個の連結部61を設けたが、本発明はこれに限るものではない。すなわち、実施形態2のように、3個の連結部61を設け、これら3個の連結部61のうち、少なくとも1個の連結部61を、Z方向から見たときに交流電流Iと重なるよう構成してもよい。
In this embodiment, four connecting
(実施形態4)
本形態は、反対側金属層60の形状を変更した例である。図9に示すごとく、本形態の半導体モジュール1は、実施形態1と同様に、4個の連結部61(61A〜61D)を備える。これらの連結部61によって、上アーム重複部6Uと下アーム重複部6Lとの間と、下アーム重複部6Lと中継重複部6Hとの間と、中継重複部6Hとフレーム重複部6Fとの間と、フレーム重複部6Fと上アーム重複部6Uとの間を連結している。また、本形態では、全ての連結部61A〜61Dを、Z方向から見たときに、交流電流Iと重なる位置に形成してある。
個々の連結部61は、Z方向から見たときに、その全ての部位が、交流電流Iと重なるよう構成されている。なお、Z方向から見たときに、個々の連結部61の、一部のみが交流電流Iと重なるよう構成してもよい。
(Embodiment 4)
This embodiment is an example in which the shape of the
Each connecting
本形態の作用効果について説明する。上述したように、本形態では、全ての連結部61A〜61Dを、Z方向から見たときに、交流電流Iと重なる位置に形成してある。
そのため、渦電流iを、交流電流Iに沿って、より長い距離にわたって流すことができる。したがって、渦電流iによる磁束の打ち消し効果をより高めることができ、インダクタンスをより効果的に低減できる。
その他、実施形態1と同様の構成および作用効果を備える。
The operation and effect of the present embodiment will be described. As described above, in this embodiment, all of the connecting
Therefore, the eddy current i can flow over the longer distance along the alternating current I. Therefore, the effect of canceling out the magnetic flux by the eddy current i can be further enhanced, and the inductance can be reduced more effectively.
In addition, the second embodiment has the same configuration, operation and effect as those of the first embodiment.
(シミュレーション例)
本発明の効果を確認するためのシミュレーションを行った。まず、シミュレータ上で、半導体モジュール1の3個のサンプル(サンプルA、サンプルB、サンプルC)を作成した。サンプルAは、図10に示すごとく、3個の上アーム半導体素子2Uと、3個の下アーム半導体素子2Lとを備える。これらの半導体素子2によって、インバータ回路19(図17参照)を形成してある。また、サンプルAは、1本の正極端子3Pと、2本の負極端子3Nとを備える。さらに、サンプルAは、アイランド5として、上アーム半導体素子2Uを搭載した上アーム搭載アイランド5Uと、下アーム半導体素子2Lを搭載した下アーム搭載アイランド5Lと、中継アイランド5Hと、フレームアイランド5Fとを備える。中継アイランド5Hは、導電部材8Bを介して、下アーム半導体素子2Lのソース電極に電気接続している。下アーム搭載アイランド5Lに、交流端子39が接続している。また、中継アイランド5Hと上アーム搭載アイランド5Uとの間には、これらを絶縁する素子側溝部58が形成されている。サンプルAの反対側金属層60(図示しない)は、図11に示すごとく、所謂ベタパターンになっている。
(Simulation example)
A simulation was performed to confirm the effects of the present invention. First, three samples (sample A, sample B, and sample C) of the
図10に示すごとく、半導体素子2をスイッチング動作させると、交流電流Iが、正極端子3Pと負極端子3Nとの間を流れる。交流電流Iは、一対の半導体素子2U,2Lと、導電部材8と、アイランド5(5U,5L,5H)を通過する。交流電流Iが流れると、図11に示すごとく、反対側金属層60に渦電流iが発生する。サンプルAでは、反対側金属層60をベタパターンにしてあるため、渦電流iの経路が制限を受けにくい。したがって、渦電流iは、交流電流Iの経路に沿って流れる。
As shown in FIG. 10, when the switching operation of the
次に、サンプルBの説明を行う。サンプルBの、半導体素子2側の構成は、サンプルA(図10参照)と同一である。サンプルBの反対側金属層60は、図12に示すごとく、素子側金属層50のパターンと同一にしてある。より詳しくは、素子側金属層50は、上アーム重複部6Uと、下アーム重複部6Lと、中継重複部6Hと、フレーム重複部6Fとを備える。これらの重複部6は、連結部61によって連結されていない。そのため、サンプルBでは、渦電流iが、複数の重複部6の間を流れず、渦電流iの経路が制限を受けやすい。したがって、渦電流iは、交流電流Iに沿って流れにくい。
Next, the sample B will be described. The configuration of the sample B on the
次に、サンプルCの説明を行う。サンプルCの、半導体素子2側の構成は、サンプルA(図10参照)と同一である。図13に示すごとく、サンプルCでは、反対側金属層60に、複数の重複部6と、連結部61とを形成してある。この連結部61により、上アーム重複部6Uと下アーム重複部6Lとの間、複数の下アーム重複部6L同士、下アーム重複部6Lと中継重複部6Hの間を連結している。また、中継重複部6Hと上アーム重複部6Uとの間には、反対側溝部68が形成されている。図13、図14に示すごとく、反対側溝部68の先端68Pにも、連結部61が形成されている。この連結部61により、上アーム重複部6Uと中継重複部6Hとを連結している。サンプルCでは、このように複数の連結部61を形成することにより、複数の重複部6の間に渦電流iが流れるようにしてある。
Next, the sample C will be described. The configuration of the sample C on the
上記3個のサンプルについてシミュレーションを行い、反り量とインダクタンスを算出した。まず、上記3個のサンプルを−40℃から150℃に温度変化させ、積層基板10の反り量を算出した。その結果を図15に示す。このグラフでは、サンプルA(すなわち、反対側金属層60をベタパターンにしたサンプル)の反り量を1としたときの、サンプルB、Cの反り量を比率にして表している。図15から、反対側金属層60をベタパターンにすると反り量が大きいことが分かる。また、サンプルB、Cは、反り量が少ないことが分かる。これは、素子側金属層50と反対側金属層60との、熱膨張量が略等しいためだと考えられる。
Simulations were performed on the three samples to calculate the amount of warpage and the inductance. First, the temperature of the three samples was changed from −40 ° C. to 150 ° C., and the amount of warpage of the
次に、インダクタンスのシミュレーション結果を図16に示す。このグラフでは、サンプルAのインダクタンスを1としたときの、サンプルB、Cのインダクタンスを比率にして表している。図16から、連結部61を形成しないサンプルBは、インダクタンスが高いことが分かる。また、連結部61を形成したサンプルCは、インダクタンスを低減でき、サンプルAと略同じ値になることが分かる。これは、サンプルCでは連結部61を形成したため、渦電流iを、交流電流Iの経路に沿って流しやすくなり、交流電流Iの磁束を効果的に打ち消すことができるからだと考えられる。
Next, a simulation result of the inductance is shown in FIG. In this graph, when the inductance of sample A is set to 1, the inductance of samples B and C is expressed as a ratio. From FIG. 16, it can be seen that the sample B in which the connecting
本発明は上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の実施形態に適用することが可能である。 The present invention is not limited to the above embodiments, and can be applied to various embodiments without departing from the gist thereof.
1 半導体モジュール
2 半導体素子
3 直流端子
4 絶縁基板
50 素子側金属層
5 アイランド
60 反対側金属層
6 重複部
61 連結部
DESCRIPTION OF
Claims (4)
上記上アーム半導体素子に電気接続した正極端子(3P)と、上記下アーム半導体素子に電気接続した負極端子(3N)との、一対の直流端子(3)と、
絶縁材料からなる絶縁基板(4)と、該絶縁基板の上記半導体素子側の主面(S1)に形成された素子側金属層(50)と、上記絶縁基板の、上記素子側金属層を設けた側とは反対側の主面(S2)に形成された反対側金属層(60)と、を有する積層基板(10)とを備え、
上記素子側金属層によって複数のアイランド(5)が形成され、該複数のアイランドのうち少なくとも一部の該アイランドは、上記半導体素子が搭載され、該半導体素子を流れる電流の経路をなしており、
上記反対側金属層は、上記絶縁基板の厚さ方向(Z)から見たときに、個々の上記アイランドと重なり合う複数の重複部(6)と、該複数の重複部のうち少なくとも2個の該重複部を連結する連結部(61)とを備え、
上記半導体素子のスイッチング動作に伴って、交流電流が、上記一対の直流端子の間に、上記一対の半導体素子および上記アイランドを介して流れたとき、渦電流が、上記複数の重複部と上記連結部とを含む経路に流れるよう構成されている、半導体モジュール(1)。 At least a pair of semiconductor elements (2) of an upper arm semiconductor element (2 U ) and a lower arm semiconductor element (2 L ) electrically connected in series with each other;
A pair of DC terminals (3) of a positive terminal (3 P ) electrically connected to the upper arm semiconductor element and a negative terminal (3 N ) electrically connected to the lower arm semiconductor element;
An insulating substrate made of an insulating material (4), the element-side metal layer formed on the semiconductor element side of the main surface of the insulating substrate (S 1) and (50), of the insulating substrate, the element-side metal layer and the main surface of the provided was opposite to the side opposite the metal layer formed on the (S 2) (60), and a multilayer substrate having a (10),
A plurality of islands (5) are formed by the element-side metal layer, and at least a part of the plurality of islands has the semiconductor element mounted thereon and forms a path of a current flowing through the semiconductor element.
The opposite metal layer has a plurality of overlapping portions (6) overlapping with the individual islands when viewed from the thickness direction (Z) of the insulating substrate, and at least two of the overlapping portions among the plurality of overlapping portions. A connecting portion (61) for connecting the overlapping portion,
When an alternating current flows between the pair of DC terminals through the pair of semiconductor elements and the islands in accordance with the switching operation of the semiconductor element, an eddy current is connected to the plurality of overlapping portions and the plurality of overlapping portions. A semiconductor module (1) configured to flow in a path including
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018186698A JP6908012B2 (en) | 2018-10-01 | 2018-10-01 | Semiconductor module |
PCT/JP2019/036257 WO2020071098A1 (en) | 2018-10-01 | 2019-09-16 | Semiconductor module |
DE112019004930.5T DE112019004930T5 (en) | 2018-10-01 | 2019-09-16 | SEMI-CONDUCTOR MODULE |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018186698A JP6908012B2 (en) | 2018-10-01 | 2018-10-01 | Semiconductor module |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020058126A true JP2020058126A (en) | 2020-04-09 |
JP6908012B2 JP6908012B2 (en) | 2021-07-21 |
Family
ID=70054844
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018186698A Active JP6908012B2 (en) | 2018-10-01 | 2018-10-01 | Semiconductor module |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP6908012B2 (en) |
DE (1) | DE112019004930T5 (en) |
WO (1) | WO2020071098A1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023199639A1 (en) * | 2022-04-13 | 2023-10-19 | 富士電機株式会社 | Semiconductor device |
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---|---|---|---|---|
JP2011254387A (en) * | 2010-06-03 | 2011-12-15 | Rohm Co Ltd | Ac switch |
JP2014528167A (en) * | 2011-09-16 | 2014-10-23 | エスエムエー ソーラー テクノロジー アーゲー | Circuit layout to reduce vibration tendency |
JP2017099231A (en) * | 2015-11-27 | 2017-06-01 | 株式会社デンソー | Power converter |
-
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- 2018-10-01 JP JP2018186698A patent/JP6908012B2/en active Active
-
2019
- 2019-09-16 WO PCT/JP2019/036257 patent/WO2020071098A1/en active Application Filing
- 2019-09-16 DE DE112019004930.5T patent/DE112019004930T5/en active Pending
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JP2017099231A (en) * | 2015-11-27 | 2017-06-01 | 株式会社デンソー | Power converter |
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Publication number | Publication date |
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JP6908012B2 (en) | 2021-07-21 |
DE112019004930T5 (en) | 2021-06-17 |
WO2020071098A1 (en) | 2020-04-09 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R151 | Written notification of patent or utility model registration |
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