JP2005252305A - Semiconductor device for electric power - Google Patents

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Osamu Daitoku
修 大徳
Takuya Oga
琢也 大賀
Masamitsu Okamura
将光 岡村
Yoshihiro Kashiba
良裕 加柴
Isao Sonoda
功 園田
Ippei Akagi
一平 赤木
Tatsuya Okuda
達也 奥田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device for electric power using a bonding wire which can obtain required and sufficient electrical performance, and also can be manufactured easily irrespective of the number of parallel semiconductor devices. <P>SOLUTION: The semiconductor device for electric power comprises a first insulating substrate 23 in which a plurality of first semiconductor devices, bonding wires, and electrode patterns 21a, 20a and 22a of a source, a drain and a gate where electric connections of the respective first semiconducor elements are formed by soldering are formed, and a second insulating substrate 23 in which a plurality of second semiconductor devices, bonding wires, and electrode patterns 21b, 20b and 22b of the source, the drain and the gate where eledctric connection of the respective second semiconductor elements are formed by solderijng are formed. Each gate electrode pattern of on the first and second insulating substrate puts together gate wirings of the respective semiconductor devices into one. Electrode patterns of the source and the gate on the first insulating substrate and electrode patterns of the source and the gate on the second insulating substrate are arranged in substantially parallel and at a short distance, respectively. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は電力変換装置に使用される電力用半導体装置に関するものである。   The present invention relates to a power semiconductor device used in a power converter.

図１６に、例えば下記特許文献１に開示された、従来の電力用半導体装置の概略平面図を示す。図１７は、図１６に示された電力用半導体装置の断面図である。図１６、図１７では半導体素子として、IGBTを使用しており、このIGBTと逆並列にダイオードが接続されている。図１６において、２０１はアルミナあるいは窒化アルミニウム等のセラミックスからなる絶縁材に対して、薄膜状でＣｕやＡｌからなる導体パターンが付設された絶縁基板、２０２は下面にコレクタ電極、上面にエミッタ電極が形成されているIGBT、２０３は上面にアノード電極、下面にカソード電極が形成されているダイオードである。IGBT２０２のコレクタ電極およびダイオード２０３のカソード電極は、絶縁基板２０１の表面側の導体パターンである正極側コレクタパターン２０９と負極側コレクタパターン２１０に、半田付け等により接続されている。   FIG. 16 shows a schematic plan view of a conventional power semiconductor device disclosed in Patent Document 1 below, for example. 17 is a cross-sectional view of the power semiconductor device shown in FIG. In FIGS. 16 and 17, an IGBT is used as a semiconductor element, and a diode is connected in antiparallel with the IGBT. In FIG. 16, 201 is an insulating substrate in which a conductive pattern made of Cu or Al is attached to an insulating material made of ceramics such as alumina or aluminum nitride, 202 is a collector electrode on the lower surface, and an emitter electrode on the upper surface. The formed IGBT 203 is a diode having an anode electrode on the upper surface and a cathode electrode on the lower surface. The collector electrode of the IGBT 202 and the cathode electrode of the diode 203 are connected to the positive collector pattern 209 and the negative collector pattern 210 which are conductor patterns on the surface side of the insulating substrate 201 by soldering or the like.

また、正極側コレクタパターン２０９上のIGBT２０２およびダイオード２０３と接続されるボンディングワイヤ２０４は、一端が負極側コレクタパターン２１０と接続されている。正極側コレクタパターン２０９には、正極側外部電極２０７が半田付け等により接続されている。負極側コレクタパターン２１０には、出力電極２０８が半田付け等により接続されている。２０５は、通電部材としてだけでなく、絶縁基板等のモジュール内部の各部材を固定するとともに、半導体素子で発生した熱を半導体装置の下面に伝達するベース板の機能を有する負極側導体であり、負極側コレクタパターン２１０上のIGBT２０２のエミッタ電極、ダイオード２０３のアノード電極とボンディングワイヤ２０４により接続されている。また、負極側導体２０５には、負極側外部電極２０６が半田付け等により接続されている。IGBT２０２には制御用のゲート配線が付設されるが、図では省略されている。   Further, one end of the bonding wire 204 connected to the IGBT 202 and the diode 203 on the positive collector pattern 209 is connected to the negative collector pattern 210. A positive external electrode 207 is connected to the positive collector pattern 209 by soldering or the like. An output electrode 208 is connected to the negative electrode side collector pattern 210 by soldering or the like. 205 is a negative side conductor having a function of a base plate that not only serves as an energizing member but also fixes each member inside the module such as an insulating substrate and transmits heat generated in the semiconductor element to the lower surface of the semiconductor device, The emitter electrode of the IGBT 202 on the negative collector pattern 210 and the anode electrode of the diode 203 are connected by a bonding wire 204. The negative electrode-side external electrode 206 is connected to the negative electrode-side conductor 205 by soldering or the like. The IGBT 202 is provided with a control gate wiring, but is omitted in the figure.

近年、MOS FETやIGBTのような電力用半導体素子の高性能化が進み、スイッチング速度の高速化、ON電圧の低減等が急速に進んでいる。主回路インダクタンスの低減は、スイッチング時のサージ電圧低減のために重要であり、また、並列接続される各半導体素子の寄生インダクタンスの均等化は、各半導体素子に流れる電流を均等化するために重要である。   In recent years, power semiconductor elements such as MOS FETs and IGBTs have been improved in performance, and the switching speed has been increased and the ON voltage has been rapidly reduced. Reduction of main circuit inductance is important for reducing surge voltage during switching, and equalization of parasitic inductance of each semiconductor element connected in parallel is important for equalizing the current flowing through each semiconductor element. It is.

特開２００１−２７４３２２号公報JP 2001-274322 A

上述したような従来の電力用半導体装置では、接続用の導体を平行平板状に配置することにより、主回路のインダクタンスを低減し、さらに半導体素子を対称に配置することにより、並列接続される各半導体素子の並列配線における寄生インダクタンスが均一になるようにしている。しかしながら、図１６、１７に示す従来例の場合は、正極側外部電極２０７、負極側外部電極２０６、出力電極２０８を個別に供給したうえで、半田付けなどで接続する必要があるため、部品点数が多く、工程も煩雑になるため、コスト高を招くという問題がある。さらに、上述した構造では、半導体素子が２並列の場合は考慮されているが、半導体素子を３並列、４並列といった多重並列を行う場合には、ゲート配線の引き回しが困難であり、各半導体素子に対する寄生インダクタンスを等しくするのは非常に難しい。   In the conventional power semiconductor device as described above, the conductors for connection are arranged in a parallel plate shape, thereby reducing the inductance of the main circuit and further arranging the semiconductor elements symmetrically to thereby connect each of the parallel connection. The parasitic inductance in the parallel wiring of the semiconductor elements is made uniform. However, in the case of the conventional example shown in FIGS. 16 and 17, since it is necessary to supply the positive electrode side external electrode 207, the negative electrode side external electrode 206, and the output electrode 208 individually and then connect them by soldering or the like, In many cases, the process becomes complicated, resulting in a high cost. Further, in the structure described above, the case where two semiconductor elements are arranged in parallel is considered. However, when the semiconductor elements are subjected to multiple parallel such as three parallels and four parallels, it is difficult to route the gate wiring. It is very difficult to make the parasitic inductance to be equal.

また、上述した構造のみならず、従来の電力用半導体装置では、配線にボンディングワイヤを用いることが多い。このため、大電流を制御する用途においては、ボンディングワイヤを通る時の抵抗損を小さくするために、ボンディングワイヤの断面積を大きくしたり、本数を増やす必要があり、生産性が阻害されていた。さらに、ボンディングワイヤは半導体素子の表面電極との接合界面で、温度サイクルにより剥離するという現象がある。これは半導体素子が線膨張率2.3×10-6のＳｉで構成され、その表面に線膨張率23×10-6のボンディングワイヤ(アルミワイヤ)が接合されており、接合界面の線膨張係数の差が大きいため、電力用半導体装置使用時の発熱により生じる熱応力で、例えば温度差が５０℃生じるような場合では、数百万サイクルで剥離していた。このため、電力用半導体装置の負荷状況で、半導体素子の温度変化が大きくなりすぎないように、放熱性に十分配慮する必要があり、コスト高をまねくという問題があった。 In addition to the structure described above, conventional power semiconductor devices often use bonding wires for wiring. For this reason, in applications that control large currents, it was necessary to increase the cross-sectional area of bonding wires or increase the number of wires in order to reduce resistance loss when passing through bonding wires, which hindered productivity. . Furthermore, there is a phenomenon that the bonding wire is peeled off by a temperature cycle at the bonding interface with the surface electrode of the semiconductor element. This is because the semiconductor element is made of Si with a linear expansion coefficient of 2.3 × 10 −6 , and a bonding wire (aluminum wire) with a linear expansion coefficient of 23 × 10 −6 is bonded to the surface, and the linear expansion coefficient of the bonding interface is Since the difference is large, when the temperature difference is 50 ° C., for example, due to the heat stress caused by the heat generated when the power semiconductor device is used, the peeling occurs in several million cycles. For this reason, it is necessary to give sufficient consideration to heat dissipation so that the temperature change of the semiconductor element does not become excessively large in the load state of the power semiconductor device, and there is a problem of increasing the cost.

このため、ボンディングワイヤに起因する不具合を解消したり、半導体素子の並列数に関わらず、必要かつ十分な電気的性能を得ることが可能であったり、部品点数が少なく、製造工程も簡略であるような電力用半導体装置が望まれている。   For this reason, it is possible to eliminate problems caused by bonding wires, obtain necessary and sufficient electrical performance regardless of the number of parallel semiconductor elements, reduce the number of components, and simplify the manufacturing process. Such a power semiconductor device is desired.

本発明では、特にボンディングワイヤを用いた装置において、半導体素子の並列数に関わらず、必要かつ十分な電気的性能を得ることが可能であり、製造工程も簡略な電力用半導体装置を提供することを目的とする。   The present invention provides a power semiconductor device capable of obtaining necessary and sufficient electrical performance regardless of the number of parallel semiconductor elements, particularly in a device using bonding wires, and having a simple manufacturing process. With the goal.

この発明は、正極側外部電極と交流側に接続される出力電極との間に複数の第１の半導体素子を含む正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の半導体素子を含む負極側回路からなる電力用半導体装置であって、前記複数の第１の半導体素子と、ボンディングワイヤおよび半田付けの少なくとも一方により前記各第１の半導体素子の電気的接続を行うソース、ドレインおよびゲートのそれぞれの電極パターンが形成された第１の絶縁基板と、前記複数の第２の半導体素子と、ボンディングワイヤおよび半田付けの少なくとも一方により前記各第２の半導体素子の電気的接続を行うソース、ドレインおよびゲートのそれぞれの電極パターンが形成された第２の絶縁基板と、前記各第１、第２の半導体素子、前記第１、第２の絶縁基板およびボンディングワイヤを覆う筐体と、を備え、第１の絶縁基板上のゲート電極パターンは複数の第１の半導体素子のゲート配線を１つにまとめており、第２の絶縁基板上のゲート電極パターンは複数の第２の半導体素子のゲート配線を１つにまとめており、第１の絶縁基板上のソース電極パターンとゲート電極パターンを互いに対向するように横並びでかつ近距離に配置し、第２の絶縁基板上のソース電極パターンとゲート電極パターンを互いに対向するように横並びでかつ近距離に配置したことを特徴とする電力用半導体装置にある。   The present invention provides a positive circuit including a plurality of first semiconductor elements between a positive external electrode and an output electrode connected to the AC side, and a plurality of second circuits between the output electrode and the negative external electrode. A power semiconductor device including a negative-side circuit including the semiconductor elements, wherein the first semiconductor elements are electrically connected to each of the first semiconductor elements by at least one of a bonding wire and soldering. The first insulating substrate on which the source, drain and gate electrode patterns are formed, the plurality of second semiconductor elements, and the electrical connection of each second semiconductor element by at least one of bonding wires and soldering A second insulating substrate on which electrode patterns of the source, drain and gate to be connected are formed; the first and second semiconductor elements; and the first and second A gate electrode pattern on the first insulating substrate that combines the gate wirings of the plurality of first semiconductor elements into one, and on the second insulating substrate. The gate electrode pattern is composed of a plurality of second semiconductor element gate wirings, and the source electrode pattern and the gate electrode pattern on the first insulating substrate are arranged side by side and at a short distance so as to face each other. The power semiconductor device is characterized in that the source electrode pattern and the gate electrode pattern on the second insulating substrate are arranged side by side and at a short distance so as to face each other.

この発明では、ボンディングワイヤを用いた装置において、半導体素子の並列数に関わらず、必要かつ十分な電気的性能を得ることが可能であり、製造も簡単になる。   According to the present invention, in a device using bonding wires, it is possible to obtain necessary and sufficient electrical performance regardless of the number of parallel semiconductor elements, and the manufacture is simplified.

以下、本発明を各実施の形態にしたがって説明する。また、以下の例では電力用半導体素子としてMOS FETを用いた電力用半導体装置について説明するが、これに限定されるものではなく、例えばIGBTやパワートランジスタ等の他の電力用
半導体素子を用いた電力用半導体装置においても同様に適用できる。 Hereinafter, the present invention will be described according to each embodiment. In the following example, a power semiconductor device using a MOS FET as a power semiconductor element will be described. However, the present invention is not limited to this, and other power semiconductor elements such as IGBTs and power transistors are used. The same applies to power semiconductor devices.

また、以下の例ではMOS FETが４並列の場合を示しているが、もちろん半導体素子数はこれに限定されるものではない。   The following example shows a case where four MOS FETs are arranged in parallel. Of course, the number of semiconductor elements is not limited to this.

実施の形態１．
図１は、本発明による実施の形態１の電力用半導体装置の内部構成を示すもので、リードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。図１には説明のため、各MOS FETには記号が付してある。図２は、図１に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図を、図３は、図１に示す内部構成を有する電力用半導体装置の樹脂成形後の外観斜視図を示す。図４は、図１に示す内部構成を有する電力用半導体装置の等価回路である。図４において、図１の正極側外部電極３から出力電極７までを正極側回路、図１の出力電極７から負極側外部電極５までを負極側回路と称す。以下、これらの図を用いて説明する。 Embodiment 1 FIG.
FIG. 1 is a plan view showing an internal configuration of the power semiconductor device according to the first embodiment of the present invention, and shows a state in which each connecting portion on the lead frame is connected to a predetermined position. In FIG. 1, symbols are attached to the respective MOS FETs for explanation. 2 is a cross-sectional view taken along the line AA of the power semiconductor device having the internal configuration shown in FIG. 1, and FIG. 3 is a resin of the power semiconductor device having the internal configuration shown in FIG. The external appearance perspective view after shaping | molding is shown. FIG. 4 is an equivalent circuit of the power semiconductor device having the internal configuration shown in FIG. 4, the positive electrode side external electrode 3 to the output electrode 7 in FIG. 1 are referred to as a positive electrode side circuit, and the output electrode 7 to negative electrode side external electrode 5 in FIG. Hereinafter, description will be made with reference to these drawings.

図１において１３はＣｕ等からなるリードフレームであり、曲げ加工等によりあらかじめ所定の形状に成形されている。また、リードフレーム上の斜線部分は、電力用半導体装置において、主電流が流れる主電極の一部とMOS FETを制御するための制御用電極を構成する部分を示している(後述する実施の形態２乃至５の場合も同様である)。１ａ、１ｂはＣｕ等からなる金属ブロックであり、通電部材として主電極を構成するだけではなく、MOS FETで発生した熱を半導体装置下面に伝達するベース板としての機能も有している。また、金属ブロック１ａ、１ｂには、半導体素子及びリードフレーム上の接続部が半田等を用いて接続されるが、半田による接続の信頼性を確保するために、金属ブロック上には部分的にＡｕメッキ等が施される。このため、Ａｕメッキが施されてある金属ブロックを、正極側回路と負極側回路のどちらでも使用できるように、半導体素子２及びリードフレーム１３上の接続部を、金属ブロック上に配置することが好ましい。   In FIG. 1, reference numeral 13 denotes a lead frame made of Cu or the like, which is previously formed into a predetermined shape by bending or the like. Also, the hatched portion on the lead frame indicates a portion constituting a part of the main electrode through which the main current flows and a control electrode for controlling the MOS FET in the power semiconductor device (embodiment to be described later) The same applies to cases 2 to 5.) 1a and 1b are metal blocks made of Cu or the like, which not only form a main electrode as a current-carrying member, but also have a function as a base plate that transmits heat generated in the MOS FET to the lower surface of the semiconductor device. Further, the connection portions on the semiconductor element and the lead frame are connected to the metal blocks 1a and 1b by using solder or the like. However, in order to ensure the reliability of the connection by the solder, the metal blocks 1a and 1b are partially on the metal block. Au plating or the like is applied. For this reason, the connection part on the semiconductor element 2 and the lead frame 13 can be arranged on the metal block so that the metal block on which Au plating is applied can be used in either the positive circuit or the negative circuit. preferable.

２は半導体素子(MOS FET)であり、その下面にはドレイン電極(図示せず)が、上面にはソース電極(図示せず)とゲート電極(図示せず)が形成されており、このドレイン電極が、金属ブロック１ａ、１ｂに半田付け等で接続されている。４は主電流が流れる正極側内部電極、６は主電流が流れる負極側内部電極である。正極側内部電極４は一端がMOS FET上面のソース電極に半田付け等で接続されており、他端は金属ブロック１ｂに接続されている。本実施の形態では、正極側内部電極の一端は金属ブロックに接続されているが、さらに交流側に接続する出力電極としてもよい。また、負極側内部電極６は一端はMOS FET上面のソース電極に半田付け等で接続されており、他端は負極側外部電極５を備えている。この負極側外部電極は直流電源(図示せず)の負極側に接続される。   Reference numeral 2 denotes a semiconductor element (MOS FET) having a drain electrode (not shown) on its lower surface and a source electrode (not shown) and a gate electrode (not shown) on its upper surface. The electrodes are connected to the metal blocks 1a and 1b by soldering or the like. 4 is a positive side internal electrode through which the main current flows, and 6 is a negative side internal electrode through which the main current flows. One end of the positive side internal electrode 4 is connected to the source electrode on the upper surface of the MOS FET by soldering or the like, and the other end is connected to the metal block 1b. In the present embodiment, one end of the positive electrode internal electrode is connected to the metal block, but it may be an output electrode connected to the AC side. One end of the negative side internal electrode 6 is connected to the source electrode on the upper surface of the MOS FET by soldering or the like, and the other end is provided with the negative side external electrode 5. This negative electrode-side external electrode is connected to the negative electrode side of a DC power source (not shown).

３は正極側外部電極であり、一端は金属ブロック１ａに半田付け等で接続されており、他端は直流電源の正極側に接続される。７は出力電極であり、一端は金属ブロック１ｂに半田付け等により接続されており、他端は交流側に接続される。８ａ、８ｂはゲート電極端子であり、MOS FET上面に形成されているゲート電極に半田付け等により接続される。９ａ、９ｂは制御用のソース電極端子であり、それぞれ正極側内部電極４、負極側内部電極６と一体化されている。１０ａ、１０ｂは制御用のドレイン電極端子であり、それぞれ正極側外部電極３、出力電極７と一体構成としている。制御用のドレイン電極端子は駆動回路(図示せず)等で用いない場合は、もちろん配置しなくても構わない。１４は補助端子であり、金属ブロック１ａ，１ｂに接続されることによりリードフレーム１３と金属ブロック１ａ，１ｂを機械的に十分な強度で固定している。また、補助端子は、リードフレーム上に配置されている主電極と制御用電極を十分な強度で保持できるように配置されている。   Reference numeral 3 denotes a positive external electrode, one end of which is connected to the metal block 1a by soldering or the like, and the other end is connected to the positive side of the DC power source. Reference numeral 7 denotes an output electrode, one end of which is connected to the metal block 1b by soldering or the like, and the other end is connected to the AC side. Reference numerals 8a and 8b denote gate electrode terminals which are connected to the gate electrode formed on the upper surface of the MOS FET by soldering or the like. Reference numerals 9a and 9b denote control source electrode terminals which are integrated with the positive side internal electrode 4 and the negative side internal electrode 6, respectively. Reference numerals 10a and 10b denote drain electrode terminals for control, which are integrated with the positive external electrode 3 and the output electrode 7, respectively. If the drain electrode terminal for control is not used in a drive circuit (not shown) or the like, it need not be arranged. An auxiliary terminal 14 is connected to the metal blocks 1a and 1b to mechanically fix the lead frame 13 and the metal blocks 1a and 1b with sufficient strength. The auxiliary terminals are arranged so that the main electrode and the control electrode arranged on the lead frame can be held with sufficient strength.

図２は、図１に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ断面図を示している。図２に示すように、上記のように内部配線を終えた後に、全体をトランスファーモールド成形によりモールド樹脂１１で封止一体化する。図３に、図１に示す内部構成を有する電力用半導体装置の樹脂成形後の外観斜視図を示す。図３に示すように、筐体１２の外部へのリードフレーム突出部を、分離加工し、所定の形状に成形することにより、外部の直流電源と接続される正極側外部電極３と負極側外部電極５、及び外部の交流側負荷と接続される出力電極７、及び外部の駆動回路と接続される制御用電極３０を構成している。   FIG. 2 is a cross-sectional view taken along line AA of the power semiconductor device having the internal configuration shown in FIG. 1 after resin molding. As shown in FIG. 2, after finishing the internal wiring as described above, the whole is sealed and integrated with a mold resin 11 by transfer molding. FIG. 3 shows an external perspective view of the power semiconductor device having the internal configuration shown in FIG. 1 after resin molding. As shown in FIG. 3, the lead frame protruding portion to the outside of the housing 12 is separated and molded into a predetermined shape, so that the positive external electrode 3 connected to the external DC power source and the negative external The electrode 5, the output electrode 7 connected to an external AC load, and the control electrode 30 connected to an external drive circuit are configured.

本実施の形態では、図２に示すように、モールド樹脂１１が金属ブロック１ａ、１ｂの裏面(図面下側)に回りこむことにより、金属ブロックと筐体１２裏面が絶縁分離された構成としている。筐体裏面に金属ブロックが露出している構成の場合は、モールド工程後に例えばセラミック基板やシリコーンシートのような絶縁層を取り付けるか、ヒートシンクへの固定時に上記筐体裏面から露出した金属ブロックとヒートシンクの間に上記絶縁層を挟み込んでも構わない。セラミックス基板を用いる場合は樹脂に対して熱伝導率が大きいため、熱抵抗が小さくなり、シリコーンシートを用いる場合はコストが安くなる。   In the present embodiment, as shown in FIG. 2, the mold resin 11 wraps around the back surfaces (lower side of the drawing) of the metal blocks 1 a and 1 b, so that the metal block and the back surface of the housing 12 are insulated and separated. . In the case where the metal block is exposed on the back of the housing, an insulating layer such as a ceramic substrate or silicone sheet is attached after the molding process, or the metal block and heat sink exposed from the back of the housing when fixed to the heat sink The insulating layer may be sandwiched between them. When a ceramic substrate is used, the thermal resistance is large with respect to the resin, so that the thermal resistance is reduced, and when a silicone sheet is used, the cost is reduced.

図１に示された構成は、図４のような等価回路になる。図４において、図１の正極側外部電極３から出力電極７までを正極側回路、出力電極７から負極側外部電極５までを負極側回路とする。この構造を対アーム構造とする。   The configuration shown in FIG. 1 is an equivalent circuit as shown in FIG. In FIG. 4, the positive electrode side circuit 3 to the output electrode 7 in FIG. 1 are the positive electrode side circuit, and the output electrode 7 to the negative electrode side external electrode 5 are the negative electrode side circuit. This structure is a pair arm structure.

本実施の形態では、上記に示すように、１枚のリードフレーム及び２個の金属ブロック及び複数のMOS FETにより、半導体装置を構成している。このような構成をとることにより、部品点数が非常に少なく、低コストの製品を提供することができる。   In this embodiment, as described above, a semiconductor device is configured by one lead frame, two metal blocks, and a plurality of MOS FETs. By adopting such a configuration, it is possible to provide a low-cost product with a very small number of parts.

また、本実施の形態では、すべての配線からボンディングワイヤを省いているため、ボンディングワイヤを用いることに起因する不具合を回避できる。また、この例ではMOS FET上のゲート電極に対しても、リードフレーム上に設けたゲート電極端子を用いて接続しているが、ボンディングワイヤを用いて接続してもよい。これはゲート電極部分は温度上昇が小さくボンディングワイヤの剥離が問題とならないためである。また同様な理由から、ソース電極端子、ドレイン電極端子への接続にボンディングワイヤを用いてもよい。   Further, in this embodiment, since the bonding wires are omitted from all the wirings, problems caused by using the bonding wires can be avoided. In this example, the gate electrode on the MOS FET is also connected using the gate electrode terminal provided on the lead frame, but may be connected using a bonding wire. This is because the temperature rise in the gate electrode portion is small and peeling of the bonding wire is not a problem. For the same reason, a bonding wire may be used for connection to the source electrode terminal and the drain electrode terminal.

ところで、上記のように構成された電力用半導体装置においては、半導体素子のスイッチング時に、電流変化率と主回路インダクタンスに比例したサージ電圧が発生する。サージ電圧を抑制するには、スイッチング速度を遅くして電流変化率を下げるか、主回路インダクタンスを低くする必要がある。しかし、スイッチング速度を遅くするとスイッチング損失が増大するため、通常はサージ電圧を抑制するために主回路インダクタンスを低減する方法がとられている。   By the way, in the power semiconductor device configured as described above, a surge voltage proportional to the current change rate and the main circuit inductance is generated when the semiconductor element is switched. In order to suppress the surge voltage, it is necessary to slow down the switching speed to lower the current change rate or to lower the main circuit inductance. However, since the switching loss increases when the switching speed is slowed down, a method of reducing the main circuit inductance is usually taken to suppress the surge voltage.

また、各半導体素子を流れる電流のアンバランスが大きくなると、素子のスイッチング損失にばらつきが生じるため、熱サイクルに対する信頼性や短絡耐量等に悪影響を及ぼしたり、極端な場合では、熱暴走による素子の破壊に至る場合がある。このように各半導体素子を流れる電流のアンバランスは、電力用半導体装置の性能に大きな影響を与える重要な要因である。そのため、通常は、並列接続される各半導体素子に均等に電流が流れるようにするために、各半導体素子の並列配線における寄生インダクタンスを均等化する方法がとられている。   In addition, when the current imbalance in each semiconductor element increases, the switching loss of the element varies, which adversely affects the reliability with respect to the thermal cycle and the short-circuit withstand capability. It may lead to destruction. Thus, the unbalance of the current flowing through each semiconductor element is an important factor that greatly affects the performance of the power semiconductor device. Therefore, in general, a method of equalizing the parasitic inductance in the parallel wiring of each semiconductor element is used in order to allow the current to flow evenly through the semiconductor elements connected in parallel.

従来の電力用半導体装置では、主回路のインダクタンスを低減するために、接続用の導体を平行平板状に配置し、また、並列接続される各半導体素子の並列配線における寄生インダクタンスを等しくするために、半導体素子を対称に配置するという手法が一般的である。しかし、接続用の導体を平行平板状に配置する手法では上述したように、配線構造が複雑になりやすくなる。このため、半導体装置を構成する部品点数が増加し、製造工程も煩雑になるため、コスト高になってしまう。さらに、半導体素子を３並列、４並列といった多重並列を行う場合には、半導体素子を対称配置することは困難であり、並列配線における寄生インダクタンスを等しくするのは非常に難しい。   In the conventional power semiconductor device, in order to reduce the inductance of the main circuit, the connecting conductors are arranged in a parallel plate shape, and the parasitic inductance in the parallel wiring of each semiconductor element connected in parallel is made equal. A general technique is to arrange semiconductor elements symmetrically. However, in the method of arranging the connecting conductors in a parallel plate shape, the wiring structure is likely to be complicated as described above. For this reason, the number of parts constituting the semiconductor device increases and the manufacturing process becomes complicated, resulting in an increase in cost. Further, when performing multiple parallel processing such as three parallel and four parallel semiconductor elements, it is difficult to arrange the semiconductor elements symmetrically, and it is very difficult to equalize the parasitic inductances in the parallel wiring.

本実施の形態では、MOS FETは金属ブロック１ａ，１ｂ上に一列に配置されている。また、金属ブロックを除く主電極(３，４，５，６，７)、及び制御用電極３０、及び補助端子１４がすべて１枚のリードフレーム１３上に配置されている。また、正極側内部電極４と負極側内部電極６を半導体装置の中央付近に近接配置させている。また、正極側回路の複数のMOS FETのゲート配線を一つにまとめてゲート電極端子８ａとし、負極側回路の複数のMOS FETのゲート配線を一つにまとめてゲート電極端子８ｂとし、ゲート電極端子８ａを正極側内部電極４に、ゲート電極端子８ｂを負極側内部電極６に対してほぼ平行、かつ近距離に配置している。   In the present embodiment, the MOS FETs are arranged in a row on the metal blocks 1a and 1b. Further, the main electrodes (3, 4, 5, 6, 7) excluding the metal block, the control electrode 30, and the auxiliary terminal 14 are all disposed on one lead frame 13. Further, the positive electrode side internal electrode 4 and the negative electrode side internal electrode 6 are arranged close to each other in the vicinity of the center of the semiconductor device. In addition, the gate wirings of the plurality of MOS FETs in the positive side circuit are combined into a gate electrode terminal 8a, and the gate wirings of the plurality of MOS FETs in the negative side circuit are combined into a gate electrode terminal 8b. The terminal 8 a is disposed on the positive internal electrode 4, and the gate electrode terminal 8 b is disposed substantially parallel to the negative internal electrode 6 and at a short distance.

また、本実施の形態では、MOS FETを金属ブロック１ａ，１ｂ上に一方向に配置することにより、例えば半導体装置の電流容量の変更に伴い、MOS FETの素子数が変更になった場合でも、MOS FETの並び方向に金属ブロック１ａ，１ｂ、リードフレーム１３寸法を伸縮するだけで対応可能である。また、例えばMOS FETの並列数を４並列から３並列に変更する場合、各金属ブロック上に接続されるMOS FETを１つ減らすだけで、金属ブロックやリードフレームは４並列のものをそのまま使用することも可能であり、設計変更、製造工程の変更を必要最小限に抑えることができる。よってMOS FETを金属ブロック上に一方向に配置することにより、半導体装置の設計変更、製造工程変更が容易であり、かつ部材の標準化も容易であるため、低コストの製品を提供することができる。   In the present embodiment, by arranging the MOS FET in one direction on the metal blocks 1a and 1b, for example, when the number of elements of the MOS FET is changed due to the change in the current capacity of the semiconductor device, This can be done by simply expanding and contracting the metal blocks 1a and 1b and the lead frame 13 in the direction in which the MOS FETs are arranged. Also, for example, when changing the number of MOS FETs in parallel from 4 to 3 in parallel, simply reduce the number of MOS FETs connected on each metal block, and use 4 metal blocks and lead frames as they are. In addition, design changes and manufacturing process changes can be minimized. Therefore, by arranging the MOS FET in one direction on the metal block, it is easy to change the design of the semiconductor device and the manufacturing process, and it is easy to standardize the parts, so it is possible to provide low-cost products. .

また、本実施の形態では、金属ブロックを除く主電極、及び制御用電極、及び補助端子がすべて１枚のリードフレーム上に配置されている。よって、リードフレーム上のすべての接続部を、金属ブロック及び半導体素子に１工程で半田付け等で接続することができる。このため製造工程も簡素化できるため、さらに低コストの製品を提供することができる。   In the present embodiment, the main electrode excluding the metal block, the control electrode, and the auxiliary terminal are all arranged on one lead frame. Therefore, all connection portions on the lead frame can be connected to the metal block and the semiconductor element by soldering or the like in one step. For this reason, since the manufacturing process can be simplified, a further low-cost product can be provided.

また、本実施の形態では、正極側内部電極４と負極側内部電極６を半導体装置の中央付近に近接配置させている。このような構成にすることで、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスを低減することが可能となる。   In the present embodiment, the positive-side internal electrode 4 and the negative-side internal electrode 6 are disposed close to the center of the semiconductor device. With this configuration, the main circuit inductance can be reduced by the mutual inductance of the positive side internal electrode and the negative side internal electrode.

また、本実施の形態では、正極側回路の複数のMOS FETのゲート配線を一つにまとめてゲート電極端子８ａとし、負極側回路の複数のMOS FETのゲート配線を一つにまとめてゲート電極端子８ｂとし、ゲート電極端子８ａを正極側内部電極４に、ゲート電極端子８ｂを負極側内部電極６に対してほぼ平行、かつ近距離に配置している。これは各MOS FETに流れる電流のアンバランスを解消してスイッチング損失を均等化させるためである。   In the present embodiment, the gate wirings of the plurality of MOS FETs in the positive side circuit are combined into a gate electrode terminal 8a, and the gate wirings of the plurality of MOS FETs in the negative side circuit are combined into a gate electrode. The terminal 8b is arranged such that the gate electrode terminal 8a is disposed on the positive side internal electrode 4 and the gate electrode terminal 8b is disposed substantially parallel to the negative side internal electrode 6 at a short distance. This is to eliminate the imbalance of the current flowing through each MOS FET and equalize the switching loss.

ここで、並列接続されたMOS FETに流れる電流を均等化するための従来の手法について説明すると、MOS FETを並列接続した場合、各MOS FETに流れる電流がアンバランスになり、スイッチング損失にばらつきが生じるのは、ゲート−ソース間電圧がばらつくことが主な要因の一つである。従来の手法では、ゲート配線を主電流の流れる主電極の影響を受けないように、主電極と近接する位置では主電極と垂直に近い角度で交差するように配置することにより、各MOS FETのゲート電位を均一にしている。そのうえで、各MOS FETの並列配線における寄生インダクタンスを均等化してソース電位のばらつきを抑えることにより、並列接続されたMOS FETのゲート−ソース間電圧を均一にしていた。   Here, the conventional method for equalizing the current flowing through the MOS FETs connected in parallel will be explained.When the MOS FETs are connected in parallel, the currents flowing through the MOS FETs become unbalanced and the switching loss varies. One of the main factors is that the gate-source voltage varies. In the conventional method, the gate wiring is arranged so as not to be affected by the main electrode through which the main current flows, so that it intersects the main electrode at an angle close to the vertical at a position close to the main electrode. The gate potential is made uniform. In addition, the gate-source voltage of the MOS FETs connected in parallel is made uniform by equalizing the parasitic inductance in the parallel wiring of each MOS FET and suppressing variations in source potential.

しかし、寄生インダクタンスを均等化しようとすると配線構造が複雑になるため、部品点数が多く、製造工程も煩雑になる問題がある。さらに、半導体素子を３並列、４並列といった多重並列を行う場合には、各半導体素子に対する寄生インダクタンスを等しくするのは非常に難しいという問題もある。   However, when trying to equalize the parasitic inductance, the wiring structure becomes complicated, so there are problems that the number of parts is large and the manufacturing process becomes complicated. Furthermore, when performing multiple parallels such as three parallel and four parallel semiconductor elements, there is a problem that it is very difficult to make the parasitic inductances equal to each semiconductor element.

そこで上記課題を解決するために、本実施の形態では、並列接続される各MOS FETのゲート電位に、ソース電位と同様のばらつきを持たせることによってゲート−ソース間電圧を均一にし、スイッチング損失を均等化するという手法を用いた。以下、この原理について、負極側回路に関して説明するが、正極側回路についても同様である。   Therefore, in order to solve the above-described problem, in this embodiment, the gate potential of each MOS FET connected in parallel has the same variation as the source potential, thereby making the gate-source voltage uniform and reducing the switching loss. The technique of equalization was used. Hereinafter, this principle will be described with respect to the negative circuit, but the same applies to the positive circuit.

図５は、本実施の形態の等価回路を示したものであり、負極側回路を詳細に示したものである(正極側回路はダイオード(Diode)で省略している)。各々のMOS FET間には配線インピーダンスが存在するが、本実施の形態では、主電流が流れる方向とMOS FETの並列接続方向を同方向としているため、負極側内部電極６のインピーダンスによって、各MOS FET間のソース電位にはばらつきが発生する。負極側内部電極はＣｕ等からなる低抵抗成分のリードフレームで構成しているため、インピーダンスの主成分はインダクタンス成分となり、スイッチング時に電流が急激に変化すると、負極側内部電極のインダクタンスによって、下記(１)式に示す電位差が発生する。Vs1〜Vs4はそれぞれ順にMOS FET1〜4のソース電位を、Id1〜Id4はMOS FET1〜4のドレイン電流を、Lsは負極側内部電極のインダクタンスを示す。   FIG. 5 shows an equivalent circuit of the present embodiment, and shows the negative side circuit in detail (the positive side circuit is omitted from the diode). Although there is a wiring impedance between the respective MOS FETs, in this embodiment, the direction in which the main current flows and the parallel connection direction of the MOS FETs are set in the same direction. Variations occur in the source potential between the FETs. Since the negative side internal electrode is composed of a lead frame having a low resistance component made of Cu or the like, the main component of the impedance is an inductance component, and when the current changes suddenly during switching, the inductance of the negative side internal electrode causes the following ( The potential difference shown in equation (1) occurs. Vs1 to Vs4 are the source potentials of the MOS FETs 1 to 4, respectively, Id1 to Id4 are the drain currents of the MOS FETs 1 to 4, and Ls is the inductance of the negative side internal electrode.

Figure 2005252305
Figure 2005252305

これは、スイッチング時の各々のMOS FETのソース電位が変動することを表しており、ターンオン時は、Vs1＞Vs2＞Vs3＞Vs4となり、ターンオフ時は、Vs1＜Vs2＜Vs3＜Vs4となる。MOS FET1〜4のゲート−ソース間電圧をVgs1〜Vgs4とし、ここで仮に各MOS FETのゲート電位に変動がないとすると、ゲート−ソース間電圧にばらつきが発生し、ターンオン時にはVgs1＜Vgs2＜Vgs3＜Vgs4、ターンオフ時にはVgs1＞Vgs2＞Vgs3＞Vgs4となり、スイッチング時に電流アンバランスが発生することになる。   This indicates that the source potential of each MOS FET at the time of switching varies. At turn-on, Vs1> Vs2> Vs3> Vs4, and at turn-off, Vs1 <Vs2 <Vs3 <Vs4. If the gate-source voltage of MOS FETs 1 to 4 is Vgs1 to Vgs4 and there is no fluctuation in the gate potential of each MOS FET, the gate-source voltage will vary. At turn-on, Vgs1 <Vgs2 <Vgs3 <Vgs4, Vgs1> Vgs2> Vgs3> Vgs4 at turn-off, and current imbalance occurs during switching.

各MOS FETに電流アンバランスが存在すると、スイッチング損失にアンバランスが発生するため、全ての素子の能力を最大限に使用することができなくなるばかりではなく、熱サイクルに対する信頼性や、短絡耐量等に悪影響を及ぼしたり、極端な場合では、熱暴走による素子の破壊に至る場合がある。上記課題を解決し、スイッチング損失を均一化させるには、各々のMOS FETに印加されるゲート−ソース間電圧を均一にする必要がある。   If there is current imbalance in each MOS FET, an imbalance occurs in switching loss, so that not only can all the elements' capabilities be used to the maximum, but also reliability against thermal cycling, short-circuit tolerance, etc. In an extreme case, the device may be destroyed due to thermal runaway. In order to solve the above problems and make the switching loss uniform, it is necessary to make the gate-source voltage applied to each MOS FET uniform.

本実施の形態では、負極側回路の各MOS FETのゲート配線を一つにまとめてゲート電極端子８ｂとし、ゲート電極端子８ｂを負極側内部電極６とほぼ平行に、かつ近距離に配置することにより、ゲート電極端子と負極側内部電極との相互インダクタンスを大きくしている。そのため、スイッチング時に負極側内部電極のインダクタンスによる電位差が発生すると、ゲート電極端子８ｂにも同方向の電位差が発生し、負極側回路の各MOS FETのゲート−ソース間電圧を均等化することが可能となる。よって、各MOS FETのスイッチング損失も均等化される。なお、本実施の形態ではゲート電極端子を各MOS FETからみて主電流が流れる負極側内部電極と反対方向に配置しているが、ゲート電極端子と負極側内部電極をMOS FETからみて同方向に配置することにより、ゲート電極端子と負極側内部電極をより近接配置したり、更にはこれらを積層すれば、スイッチング損失の更なる均等化が可能となる。   In the present embodiment, the gate wirings of the respective MOS FETs in the negative side circuit are combined into a gate electrode terminal 8b, and the gate electrode terminal 8b is arranged substantially parallel to the negative side internal electrode 6 and at a short distance. As a result, the mutual inductance between the gate electrode terminal and the negative electrode is increased. Therefore, if a potential difference due to the inductance of the negative side internal electrode occurs during switching, a potential difference in the same direction also occurs at the gate electrode terminal 8b, and the gate-source voltage of each MOS FET of the negative side circuit can be equalized. It becomes. Therefore, the switching loss of each MOS FET is also equalized. In this embodiment, the gate electrode terminal is disposed in the opposite direction to the negative internal electrode through which the main current flows when viewed from each MOS FET. However, the gate electrode terminal and the negative internal electrode are disposed in the same direction as viewed from the MOS FET. By disposing the gate electrode terminal and the negative internal electrode, the switching loss can be further equalized by arranging them closer to each other or further stacking them.

以上のことから、本実施の形態では正極側回路及び負極側回路のMOS FETのゲート配線を一つにまとめてゲート電極端子とし、ゲート電極端子８ａを正極側内部電極に、ゲート電極端子８ｂを負極側内部電極に、ほぼ平行かつ近距離に配置することにより、各半導体素子に流れる電流を均等化することができる。   From the above, in the present embodiment, the gate wirings of the MOS FETs of the positive side circuit and the negative side circuit are combined into a gate electrode terminal, the gate electrode terminal 8a is used as the positive side internal electrode, and the gate electrode terminal 8b is used as the gate electrode terminal. The current flowing through each semiconductor element can be equalized by disposing the negative electrode side internal electrode substantially parallel and at a short distance.

また、本実施の形態では、制御用電極のソース電極端子９ａ，９ｂをMOS FET4付近から取り出している。このような構造にすることで、電力用半導体装置に、負荷短絡時やアーム短絡時等の異常電流が流れた時の過電流抑制効果を得ることができる。例えば、正極側外部電極３から出力電極７を通って負荷に電流が流れている時に、負荷短絡が起きた場合について説明する。負荷短絡が発生すると、MOS FETに流れる電流は急増し、場合によっては、定格の数倍程度の電流が流れることになる。本実施の形態では、MOS FETに流れる電流が急増すると、正極側内部電極４のインピーダンスによって上記(１)式に示される誘導起電圧が発生し、Vs1＞Vs2＞Vs3＞Vs4となる。その結果、各MOS FETはゲート−ソース間電圧が低くなり、MOS FETのインピーダンスは上昇する。以上より、本実施の形態では、外部指令や特別なセンサを設けることなく、負荷短絡やアーム短絡時の短絡電流値を抑制することが可能となる。   In the present embodiment, the source electrode terminals 9a and 9b of the control electrode are taken out from the vicinity of the MOS FET 4. With such a structure, it is possible to obtain an overcurrent suppressing effect when an abnormal current flows, such as when a load is short-circuited or when an arm is short-circuited, in the power semiconductor device. For example, a case where a load short circuit occurs when current flows from the positive external electrode 3 through the output electrode 7 to the load will be described. When a load short circuit occurs, the current that flows through the MOS FET increases rapidly, and in some cases, a current that is several times the rated value flows. In the present embodiment, when the current flowing through the MOS FET increases rapidly, an induced electromotive voltage expressed by the above equation (1) is generated by the impedance of the positive side internal electrode 4, and Vs1> Vs2> Vs3> Vs4. As a result, each MOS FET has a low gate-source voltage, and the impedance of the MOS FET increases. As described above, in the present embodiment, it is possible to suppress the short-circuit current value at the time of load short-circuiting or arm short-circuiting without providing an external command or a special sensor.

また、図１に示すように、本実施の形態では、筐体１２の外部に突出している部分の制御用電極３０(ゲート電極端子、ソース電極端子、ドレイン電極端子)を中心線６０に対して非対称に配置している。図６に、例えば３相モータ駆動のために、本実施の形態で示す半導体装置を１ユニットとして、複数ユニットを用いて構成される電力用半導体装置の外観平面図を示す。制御用電極３０の配置が中心線６０に対して対称であれば、各ユニット間の距離を制御用電極の平坦部長さ１０１の２倍以上離す必要がある。しかし、本実施の形態では制御用電極の平坦部長さ分だけ離せばよいため、各ユニットを中心線６０と同方向にずらすことなく、距離をつめて配置することができる。以上により、本実施の形態で示す電力用半導体装置を１ユニットとして、複数ユニットを用いて構成される電力用半導体装置を小型化することができる。   Further, as shown in FIG. 1, in the present embodiment, the control electrode 30 (gate electrode terminal, source electrode terminal, drain electrode terminal) of the portion protruding to the outside of the housing 12 is placed with respect to the center line 60. Arranged asymmetrically. FIG. 6 shows an external plan view of a power semiconductor device configured using a plurality of units, with the semiconductor device shown in the present embodiment as one unit, for example, for driving a three-phase motor. If the arrangement of the control electrode 30 is symmetric with respect to the center line 60, the distance between the units needs to be separated by at least twice the flat portion length 101 of the control electrode. However, in this embodiment, it is only necessary to separate the control electrode by the flat portion length, so that the units can be arranged at a distance without being shifted in the same direction as the center line 60. As described above, the power semiconductor device described in this embodiment can be reduced in size by using the plurality of units as one unit.

また、本実施の形態では、正極側回路と負極側回路のソース電極端子９ａ，９ｂは、それぞれ正極側内部電極４、負極側内部電極６と一体化しており、ドレイン電極端子１０ａ，１０ｂは、それぞれ正極側外部電極３、出力電極７と一体構成としている。制御用電極３０であるソース電極端子とドレイン電極端子を他の電極と一体化したことにより、これらの端子の接続工程が省略できるため、製造工程が簡略になる。また、リードフレーム上に補助端子１４を配置して、補助端子を金属ブロックに接続することにより、リードフレームに金属ブロックを機械的に十分な強度で固定している。また、補助端子は、リードフレーム上に配置されている主電極と制御用電極を十分な強度で保持できるようにも配置されている。このような構成にすることにより、製造工程において、リードフレームを保持して金属ブロックごと搬送することが可能となるため、半導体装置の取り扱いが容易になる。また、トランスファーモールド成形後に筐体１２外部に突出する補助端子は、筐体付近で切断することにより、筐体外部に突出しないようにすることが好ましい。   In the present embodiment, the source electrode terminals 9a and 9b of the positive side circuit and the negative side circuit are respectively integrated with the positive side internal electrode 4 and the negative side internal electrode 6, and the drain electrode terminals 10a and 10b are The positive electrode side external electrode 3 and the output electrode 7 are integrated with each other. Since the source electrode terminal and the drain electrode terminal which are the control electrodes 30 are integrated with other electrodes, the connection process of these terminals can be omitted, and thus the manufacturing process is simplified. Further, the auxiliary terminal 14 is disposed on the lead frame, and the auxiliary terminal is connected to the metal block, whereby the metal block is mechanically fixed to the lead frame with sufficient strength. The auxiliary terminal is also arranged so that the main electrode and the control electrode arranged on the lead frame can be held with sufficient strength. With such a configuration, in the manufacturing process, the lead frame can be held and transported together with the metal block, so that the semiconductor device can be handled easily. Moreover, it is preferable that the auxiliary terminal protruding outside the housing 12 after transfer molding is cut off near the housing so as not to protrude outside the housing.

また、本実施の形態では、リードフレームは１枚で構成されているため、筐体外部に突出する外部電極もほぼ同一平面上に配置されている。そのため、この平面を基準としてすべての外部電極を一度に所定の形状に曲げ成形でき、曲げ成形に用いる金型等も簡略になるため、さらに低コストの製品を提供することができる。   In the present embodiment, since the lead frame is composed of one sheet, the external electrodes protruding outside the housing are also arranged on substantially the same plane. For this reason, all the external electrodes can be bent into a predetermined shape at a time using this plane as a reference, and the mold used for the bending is simplified, so that a further low-cost product can be provided.

以上本発明の実施の形態１の電力用半導体装置の効果をまとめると、１枚のリードフレーム及び２個の金属ブロック及び複数のMOS FETにより、半導体装置を構成している。このため、部品点数が非常に少なく、低コストの製品を提供することができる。また、すべての配線もしくは主電極からボンディングワイヤを省くことにより、ボンディングワイヤを用いることに起因する不具合を回避することができる。また、MOS FETを金属ブロック上に一列に配置することにより、電力用半導体装置の設計変更、製造工程変更が容易になり、かつ部材の標準化も容易となるため、さらに低コストの製品を提供することができる。   The effects of the power semiconductor device according to the first embodiment of the present invention are summarized as described above, and a semiconductor device is constituted by one lead frame, two metal blocks, and a plurality of MOS FETs. For this reason, the number of parts is very small, and a low-cost product can be provided. Further, by omitting the bonding wires from all the wirings or the main electrodes, it is possible to avoid problems caused by using the bonding wires. In addition, by arranging MOS FETs in a row on a metal block, it becomes easy to change the design and manufacturing process of power semiconductor devices, and it is also easy to standardize parts, thus providing a lower cost product. be able to.

また、金属ブロックを除く主電極、及び制御用電極、及び補助端子がすべて１枚のリードフレーム上に配置されている。よって、リードフレーム上のすべての接続部を、金属ブロック及び半導体素子に１工程で半田付け等で接続することがき、製造工程が簡素化できるため、さらに低コストの製品を提供することができる。また、正極側内部電極と負極側内部電極を電力用半導体装置の中央付近に近接配置している。このため、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスを低減することができる。また、正極側回路及び負極側回路のMOS FETのゲート配線を一つにまとめてゲート電極端子とし、ゲート電極端子８ａを正極側内部電極に、ゲート電極端子８ｂを負極側内部電極に、ほぼ平行かつ近距離に配置することにより、各半導体素子に流れる電流を均等化することができる。   Further, the main electrode excluding the metal block, the control electrode, and the auxiliary terminal are all arranged on one lead frame. Therefore, all the connection portions on the lead frame can be connected to the metal block and the semiconductor element by soldering or the like in one process, and the manufacturing process can be simplified, so that a further low-cost product can be provided. In addition, the positive side internal electrode and the negative side internal electrode are arranged close to the center of the power semiconductor device. For this reason, the main circuit inductance can be reduced by the mutual inductance of the positive side internal electrode and the negative side internal electrode. In addition, the gate wirings of the MOS FETs of the positive side circuit and the negative side circuit are combined into a gate electrode terminal, the gate electrode terminal 8a is a positive side internal electrode, and the gate electrode terminal 8b is a negative side internal electrode. In addition, the current flowing through each semiconductor element can be equalized by arranging them at a short distance.

また、制御用電極であるソース電極端子をMOS FET4付近から取り出している。このような構造にすることで、外部指令や特別なセンサを設けることなく、負荷短絡やアーム短絡時の短絡電流値を抑制することが可能となる。また、制御用電極(ゲート電極端子、ソース電極端子、ドレイン電極端子)を中心線６０に対して非対称に配置している。これにより、本実施の形態の電力用半導体装置を１ユニットとして、複数ユニットを用いて構成される電力用半導体装置を小型化することができる。また、筐体１２の外部に突出している部分の正極側回路と負極側回路のソース電極端子は、それぞれ正極側内部電極、負極側内部電極と一体化しており、ドレイン電極端子は、それぞれ正極側外部電極、出力電極と一体構成としている。これにより、これらの端子の接続工程が省略できるため、製造工程が簡略になる。   Further, the source electrode terminal which is a control electrode is taken out from the vicinity of the MOS FET 4. With such a structure, it is possible to suppress a short-circuit current value at the time of load short-circuiting or arm short-circuiting without providing an external command or a special sensor. The control electrodes (gate electrode terminal, source electrode terminal, drain electrode terminal) are arranged asymmetrically with respect to the center line 60. As a result, the power semiconductor device of the present embodiment can be reduced in size by using the power semiconductor device of one embodiment as one unit. In addition, the source electrode terminals of the positive side circuit and the negative side circuit of the portion protruding to the outside of the housing 12 are respectively integrated with the positive side internal electrode and the negative side internal electrode, and the drain electrode terminal is respectively connected to the positive side The external electrode and the output electrode are integrated. Thereby, since the connection process of these terminals can be omitted, the manufacturing process is simplified.

また、リードフレーム上に補助端子を配置して、補助端子を金属ブロックに接続することにより、リードフレームに金属ブロックを機械的に十分な強度で固定している。また、補助端子は、リードフレーム上に配置されている主電極と制御用電極を十分な強度で保持できるようにも配置されている。このような構成にすることにより、製造工程において、リードフレームを保持して金属ブロックごと搬送することが可能となるため、半導体装置の取り扱いが容易になる。また、リードフレームは１枚で構成されているため、筐体外部に突出する外部電極もほぼ同一平面上に配置されている。そのため、この平面を基準としてすべての外部電極を一度に所定の形状に曲げ成形でき、曲げ成形に用いる金型等も簡略になるため、さらに低コストの製品を提供することができる。   Further, the auxiliary terminal is disposed on the lead frame and the auxiliary terminal is connected to the metal block, thereby mechanically fixing the metal block to the lead frame with sufficient strength. The auxiliary terminal is also arranged so that the main electrode and the control electrode arranged on the lead frame can be held with sufficient strength. With such a configuration, in the manufacturing process, the lead frame can be held and transported together with the metal block, so that the semiconductor device can be handled easily. In addition, since the lead frame is composed of a single sheet, the external electrodes protruding outside the housing are also arranged on substantially the same plane. For this reason, all the external electrodes can be bent into a predetermined shape at a time using this plane as a reference, and the mold used for the bending is simplified, so that a further low-cost product can be provided.

実施の形態２．
上記実施の形態１では、正極側内部電極４と負極側内部電極６の幅は一定としているが、電流が流れる方向にこれらの電極幅が広くなるように、電極幅に傾斜を持たせてもよい。 Embodiment 2. FIG.
In the first embodiment, the widths of the positive-side internal electrode 4 and the negative-side internal electrode 6 are constant, but the electrode width may be inclined so that the width of these electrodes increases in the direction in which the current flows. Good.

図７は、本発明による実施の形態２の電力用半導体装置の内部構成を示すもので、リードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。図７において、実施の形態１で示した構造と同一あるいは相当するものには、同一符号を付して、その説明は省略する。以下、本実施の形態について、負極側回路に関して説明するが、正極側回路についても同様である。   FIG. 7 shows an internal configuration of the power semiconductor device according to the second embodiment of the present invention, and is a plan view showing a state in which each connection portion on the lead frame is connected to a predetermined position. In FIG. 7, parts that are the same as or correspond to the structure shown in Embodiment 1 are given the same reference numerals, and descriptions thereof are omitted. Hereinafter, the present embodiment will be described with respect to the negative electrode side circuit, but the same applies to the positive electrode side circuit.

実施の形態１では、負極側内部電極の電極幅を一定としている。このため、実施の形態１の負極側内部電極６のMOS FET1付近の電流密度は、MOS FET4付近の電流密度よりも低く、MOS FET4付近の電流密度が負極側内部電極の最大電流密度となる。もちろん、負極側内部電極の形状・寸法は、過度の電流集中により電極自身が発熱しないように、電流密度を十分考慮して設計されている。   In the first embodiment, the electrode width of the negative side internal electrode is constant. For this reason, the current density in the vicinity of the MOS FET 1 of the negative-side internal electrode 6 of the first embodiment is lower than the current density in the vicinity of the MOS FET 4, and the current density in the vicinity of the MOS FET 4 becomes the maximum current density of the negative-side internal electrode. Of course, the shape and dimensions of the negative electrode are designed in consideration of the current density so that the electrode itself does not generate heat due to excessive current concentration.

本実施の形態では、負極側内部電極６の厚みは実施の形態１と同じにした上で、電流が流れる方向に負極側内部電極の幅が広くなるように、電極幅に傾斜を持たせている。具体的にはMOS FET4付近の負極側内部電極の幅は、実施の形態１の負極側内部電極と同等以上とし、MOS FET1付近の負極側内部電極の幅は、実施の形態１の場合の約１/4以上にすることにより、最大電流密度に関しては実施の形態１と同等となる。このような構成にすることで、最大電流密度が高くなることなく、負極側内部電極と正極側内部電極を、中心線６０と垂直方向に近づけることができるため、半導体装置をより小型化することができる。   In the present embodiment, the negative electrode-side internal electrode 6 has the same thickness as that of the first embodiment, and the electrode width is inclined so that the width of the negative electrode-side internal electrode increases in the direction in which the current flows. Yes. Specifically, the width of the negative side internal electrode near the MOS FET 4 is equal to or greater than that of the negative side internal electrode of the first embodiment, and the width of the negative side internal electrode near the MOS FET 1 is about the same as that of the first embodiment. By setting it to 1/4 or more, the maximum current density is equivalent to that of the first embodiment. By adopting such a configuration, the negative electrode side internal electrode and the positive electrode side internal electrode can be brought closer to the direction perpendicular to the center line 60 without increasing the maximum current density, thereby further reducing the size of the semiconductor device. Can do.

すなわち、本発明の実施の形態２の電力用半導体装置によれば、正極側内部電極と負極側内部電極について、電流が流れる方向にこれらの電極幅が広くなるように、電極幅に傾斜を持たせている。このような構成にすることで、最大電流密度が高くなることなく、負極側内部電極と正極側電極の占める領域を小さくできるため、半導体装置をより小型化することができる。   In other words, according to the power semiconductor device of the second embodiment of the present invention, the positive electrode side internal electrode and the negative electrode side internal electrode are inclined in the electrode width so that the electrode widths are increased in the direction in which the current flows. It is With such a configuration, the area occupied by the negative electrode and the positive electrode can be reduced without increasing the maximum current density, so that the semiconductor device can be further downsized.

実施の形態３．
実施の形態１では、正極側内部電極４と負極側内部電極６を半導体装置の中央付近に近接配置させていたが、正極側内部電極と負極側内部電極を積層構造にしてもよい。 Embodiment 3 FIG.
In the first embodiment, the positive electrode side internal electrode 4 and the negative electrode side internal electrode 6 are arranged close to the center of the semiconductor device, but the positive electrode side internal electrode and the negative electrode side internal electrode may have a laminated structure.

図８は、本発明による実施の形態３の電力用半導体装置の内部構成を示すもので、リードフレーム上の各接続部を所定位置に接続した状態(製造工程途中)を示す平面図である。図９は、図８に示す内部構成を有する電力用半導体装置の樹脂成形後(完成状態)のＡ−Ａ線に沿った断面図を示している。図８、図９において、実施の形態１で示した構造と同一あるいは相当するものには、同一符号を付して、その説明は省略する。なお、図８は製造工程途中の状態のものを示し、図９は完成時のものを示す。   FIG. 8 shows the internal configuration of the power semiconductor device according to the third embodiment of the present invention, and is a plan view showing a state where connection portions on the lead frame are connected to predetermined positions (during the manufacturing process). FIG. 9 shows a cross-sectional view along line AA after resin molding (completed state) of the power semiconductor device having the internal configuration shown in FIG. 8 and 9, the same or corresponding parts as those shown in the first embodiment are given the same reference numerals, and the description thereof is omitted. 8 shows a state in the middle of the manufacturing process, and FIG. 9 shows a completed state.

図８に示すように、正極側内部電極４の一端に出力電極１５を備えており、交流側と接続する端子は出力電極７及び出力電極１５の２端子となる。また、金属ブロック１ａと１ｂは実施の形態１と比較すると、あらかじめ離して配置されている。また、正極側内部電極が負極側内部電極よりも上部に配置されるように、例えば図に示すようにソース電極端子９ａと、正極側内部電極４を保持している補助端子１４の部分を曲げ整形することにより、正極側内部電極４を上部に持ち上げている。その後、図８の二点鎖線７０の部分を切断する。次に、正極側回路と負極側回路を、中心線６０と垂直方向に相対的に近づけることにより、正極側内部電極４を負極側内部電極６の上側に配置し、かつ負極側内部電極と近接対向させる。図９は、上述した手順で正極側回路と負極側回路を組み立て、トランスファーモールド成形した後の、図８のＡ−Ａ線に沿った断面に相当する部分を示す。このような構成にすることで、リードフレーム１３を１枚しか用いていないため部品点数が少なく低コストであるのにもかかわらず、正極側内部電極と負極側内部電極を近接対向させることができるため、主回路インダクタンスをさらに低減することが可能となる。また、本実施の形態では正極側内部電極が負極側内部電極の上部に配置されるように構成されているが、負極側内部電極が正極側内部電極の上部に配置されるような構成でももちろん構わない。   As shown in FIG. 8, an output electrode 15 is provided at one end of the positive-side internal electrode 4, and terminals connected to the AC side are two terminals of the output electrode 7 and the output electrode 15. Further, the metal blocks 1a and 1b are arranged apart from each other in advance as compared with the first embodiment. Further, for example, as shown in the figure, the source electrode terminal 9a and the auxiliary terminal 14 holding the positive electrode side internal electrode 4 are bent so that the positive electrode side internal electrode is disposed above the negative electrode side internal electrode. By shaping, the positive side internal electrode 4 is lifted upward. Then, the part of the dashed-two dotted line 70 of FIG. 8 is cut | disconnected. Next, the positive electrode side circuit and the negative electrode side circuit are relatively close to each other in the direction perpendicular to the center line 60 so that the positive electrode side internal electrode 4 is disposed above the negative electrode side internal electrode 6 and is close to the negative electrode side internal electrode. Make them face each other. FIG. 9 shows a portion corresponding to a cross section taken along the line AA in FIG. 8 after the positive electrode side circuit and the negative electrode side circuit are assembled and transfer-molded by the above-described procedure. With such a configuration, since only one lead frame 13 is used and the number of parts is small and the cost is low, the positive-side internal electrode and the negative-side internal electrode can be closely opposed to each other. Therefore, the main circuit inductance can be further reduced. Further, in the present embodiment, the positive side internal electrode is configured to be disposed above the negative side internal electrode, but of course, the configuration in which the negative side internal electrode is disposed above the positive side internal electrode is also possible. I do not care.

以上により、本実施の形態では、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスをさらに低減することが可能となる。   As described above, in the present embodiment, the main circuit inductance can be further reduced by the mutual inductance of the positive side internal electrode and the negative side internal electrode.

すなわち、本発明の実施の形態３の電力用半導体装置によれば、正極側内部電極と負極側内部電極を積層構造にしている。このような構成にすることで、正極側内部電極と負極側内部電極を近接対向させることができるため、主回路インダクタンスをさらに低減することが可能となる。   That is, according to the power semiconductor device of the third embodiment of the present invention, the positive electrode side internal electrode and the negative electrode side internal electrode have a laminated structure. With such a configuration, the positive-side internal electrode and the negative-side internal electrode can be brought close to each other, so that the main circuit inductance can be further reduced.

実施の形態４．
実施の形態１では、正極側内部電極４と負極側内部電極６を半導体装置の中央付近に近接配置させていたが、正極側内部電極と負極側内部電極を９０度に近い角度で同方向にそれぞれ折り曲げて、近接対向させてもよい。 Embodiment 4 FIG.
In the first embodiment, the positive side internal electrode 4 and the negative side internal electrode 6 are disposed close to the center of the semiconductor device. However, the positive side internal electrode and the negative side internal electrode are arranged in the same direction at an angle close to 90 degrees. You may bend | fold each and you may make it adjoin and oppose.

図１０は、本発明による実施の形態４の電力用半導体装置の内部構成を示すもので、リードフレーム１３上の各接続部を所定位置に接続した状態を示す平面図である。図１１は、図１０に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図である。   FIG. 10 shows the internal configuration of the power semiconductor device according to the fourth embodiment of the present invention, and is a plan view showing a state in which each connecting portion on the lead frame 13 is connected to a predetermined position. FIG. 11 is a cross-sectional view taken along line AA of the power semiconductor device having the internal configuration shown in FIG. 10 after resin molding.

このような構成にすることで、正極側内部電極４と負極側内部電極６は対向面積が増大するため、相互インダクタンスにより、主回路インダクタンスをさらに低減することが可能となる。また、本実施の形態では正極側内部電極と負極側内部電極を上側に折り曲げているが、これらを下側に曲げても良い。このような構成にすることにより、半導体装置の高さ方向の寸法を抑えることができるため、半導体装置をより小型化できる。   With such a configuration, the opposing area of the positive electrode side internal electrode 4 and the negative electrode side internal electrode 6 is increased, so that the main circuit inductance can be further reduced by the mutual inductance. In this embodiment, the positive side internal electrode and the negative side internal electrode are bent upward, but they may be bent downward. With such a configuration, the size of the semiconductor device in the height direction can be suppressed, so that the semiconductor device can be further downsized.

以上により、本実施の形態では、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスをさらに低減することが可能となる。   As described above, in the present embodiment, the main circuit inductance can be further reduced by the mutual inductance of the positive side internal electrode and the negative side internal electrode.

すなわち、本発明の実施の形態４の電力用半導体装置によれば、正極側内部電極と負極側内部電極を９０度に近い角度で同方向に折り曲げて、近接対向させている。このような構成にすることで、正極側内部電極と負極側内部電極は対向面積が増大するため、主回路インダクタンスをさらに低減することが可能となる。   That is, according to the power semiconductor device of the fourth embodiment of the present invention, the positive side internal electrode and the negative side internal electrode are bent in the same direction at an angle close to 90 degrees and are placed close to each other. With such a configuration, since the opposing area of the positive side internal electrode and the negative side internal electrode is increased, the main circuit inductance can be further reduced.

実施の形態５．
実施の形態１では、正極側回路と負極側回路の２回路を一括してトランスファーモールド成形をしているが、正極側回路と負極側回路を個別にトランスファーモールド成形してもよい。図１２は、本発明による実施の形態５の電力用半導体装置の内部構成を示すもので、リードフレーム上の各接続部を所定位置に接続した状態の正極側回路及び負極側回路を示す平面図である。図１３は、図１２で示される正極側回路と負極側回路を個別にトランスファーモールド成形した後、これらの回路を用いて構成される半導体装置の外観斜視図である。実施の形態１で示した構造と同一あるいは相当するものには、同一符号を付して、その説明は省略する。 Embodiment 5 FIG.
In the first embodiment, the positive circuit and the negative circuit are collectively formed by transfer molding. However, the positive circuit and the negative circuit may be separately molded by transfer molding. FIG. 12 shows the internal configuration of the power semiconductor device according to the fifth embodiment of the present invention, and is a plan view showing a positive side circuit and a negative side circuit in a state where each connection portion on the lead frame is connected to a predetermined position. It is. FIG. 13 is an external perspective view of a semiconductor device configured by using these circuits after the positive side circuit and the negative side circuit shown in FIG. 12 are individually molded by transfer molding. Components that are the same as or correspond to the structure shown in Embodiment 1 are given the same reference numerals, and descriptions thereof are omitted.

図１２の(ａ)は負極側回路を、図１２の(ｂ)は正極側回路を示している。図１２の(ｂ)において、１６は交流側と接続する出力電極である。図１２の(ｂ)に示される正極側回路は、図１２(a)で示される負極側回路を図面で左右が反対になるように１８０度回転させた構造とし、正極側回路と負極側回路は同一モジュールから構成されている。もちろん、正極側回路と負極側回路が異なるモジュールで構成されていてもよいが、同一モジュールから構成されているほうが好ましいのは言うまでもない。以下、正極側回路と負極側回路のどちらの回路も構成することができるモジュールを１回路モジュールと称す。筐体１２の外部に突出する部分のゲート電極端子８ａ、ソース電極端子９ａ、ドレイン電極端子１０ａの各々の電極端子について、中心線６１に対称な位置に自身の電極端子及び他の２つの電極端子がこないように配置されている。ゲート電極端子８ｂ、ソース電極端子９ｂ、ドレイン電極端子１０ｂについても上記と同様である。     12A shows a negative side circuit, and FIG. 12B shows a positive side circuit. In FIG. 12B, 16 is an output electrode connected to the AC side. The positive side circuit shown in FIG. 12 (b) has a structure in which the negative side circuit shown in FIG. 12 (a) is rotated 180 degrees so that the left and right sides are opposite in the drawing. Are composed of the same modules. Of course, the positive-side circuit and the negative-side circuit may be composed of different modules, but it is needless to say that they are composed of the same module. Hereinafter, a module that can constitute both a positive circuit and a negative circuit is referred to as a single circuit module. About each of the electrode terminals of the gate electrode terminal 8a, the source electrode terminal 9a, and the drain electrode terminal 10a that protrude to the outside of the housing 12, its own electrode terminal and the other two electrode terminals at positions symmetrical to the center line 61 It is arranged not to come. The same applies to the gate electrode terminal 8b, the source electrode terminal 9b, and the drain electrode terminal 10b.

図１３は、正極側回路及び負極側回路が１回路モジュールから構成されており、１回路モジュールをトランスファーモールド成形した後、これらの回路を２個用いて構成される半導体装置の外観斜視図である。図１３に示すように交流側に接続する端子は出力電極７と出力電極１６の２端子になり、筐体１２の外部に突出する、正極側回路と負極側回路の制御用電極３０は中心線６２に対して、非対称に配置される。   FIG. 13 is an external perspective view of a semiconductor device in which the positive-side circuit and the negative-side circuit are composed of one circuit module, and after one circuit module is transfer-molded, two of these circuits are used. . As shown in FIG. 13, the terminals connected to the AC side are two terminals of the output electrode 7 and the output electrode 16, and the control electrode 30 of the positive side circuit and the negative side circuit that protrudes outside the housing 12 is the center line. 62 is arranged asymmetrically.

上記のように、正極側回路と負極側回路を個別にトランスファーモールド成形することにより、トランスファーモールド成形における外形寸法が小さくできるため、モールド用金型も小型化でき、トランスファーモールド装置も大きな改造を行わずに対応できるため、設備投資を抑え、低コストの製品を提供できる。また、リードフレームを用いて金属ブロックごと搬送する際に、１枚のリードフレームにかかる重量が小さくできるので、リードフレームを用いた搬送が安定する。さらに、正極側回路と負極側回路を同一構造にして、１回路モジュールからどちらの回路も構成可能にすることにより、実施の形態１と同様に部品点数が非常に少なく、低コストの製品を提供できる。また、実施の形態１のように正極側回路または負極側回路の一方に不良があれば、他方の良品の回路ごと不良にしてしまうことが回避でき、不良率が低減できるため、さらに低コストの製品を提供できる。   As described above, the positive-side circuit and the negative-side circuit can be individually molded by transfer molding, so that the outer dimensions of the transfer molding can be reduced, so that the mold for molding can be reduced in size, and the transfer molding device has undergone major modifications. Therefore, it is possible to reduce the capital investment and provide low-cost products. Further, since the weight applied to one lead frame can be reduced when the metal block is transported using the lead frame, the transport using the lead frame is stable. Furthermore, by making the positive side circuit and the negative side circuit the same structure, both circuits can be configured from a single circuit module, so that the number of parts is very small as in the first embodiment, and a low-cost product is provided. it can. Further, if one of the positive side circuit and the negative side circuit is defective as in the first embodiment, it can be avoided that the other non-defective circuit is defective, and the defect rate can be reduced. Can provide products.

また、本実施の形態においては、１回路モジュールを負極側回路として用いた場合の負極側内部電極が、電流が流れる方向に幅が広くなるように、電極幅に傾斜を持たせることにより、実施の形態２と同様の効果を得ることができる。このとき、負極側内部電極の幅に傾斜を持たせるのと同様に、金属ブロックとトランスファーモールド成形により形成される筐体１２にも傾斜を持たせる必要がある。   Further, in the present embodiment, the negative electrode side internal electrode in the case where one circuit module is used as the negative electrode side circuit is provided with an inclination in the electrode width so that the width is increased in the direction of current flow. The effect similar to the form 2 of this can be acquired. At this time, the casing 12 formed by the metal block and transfer molding needs to be tilted in the same manner as the width of the negative side internal electrode is tilted.

さらに、本実施の形態においては、１回路モジュールを負極側回路として用いた場合の負極側内部電極を、９０度に近い角度折り曲げることにより、実施の形態４と同様の効果を得ることができる。このとき、負極側外部電極まで折り曲げないように、負極側外部電極の位置をずらすなどすることが好ましい。   Further, in the present embodiment, the same effect as that of the fourth embodiment can be obtained by bending the negative electrode internal electrode when the one circuit module is used as the negative circuit on the side at an angle close to 90 degrees. At this time, it is preferable to shift the position of the negative electrode side external electrode so as not to bend the negative electrode side external electrode.

以上、本発明の実施の形態５の電力用半導体装置によれば、正極側回路と負極側回路を個別にトランスファーモールド成形している。このような構成にすることで、トランスファーモールド成形における外形寸法が小さくできるため、金型も小型化でき、トランスファーモールド装置も大きな改造を行わずに対応できるため、設備投資を抑え、低コストの製品を提供できる。また、リードフレームを用いて金属ブロックごと搬送する際に、１枚のリードフレームにかかる重量が小さくできるので、リードフレームを用いた搬送が安定する。   As described above, according to the power semiconductor device of the fifth embodiment of the present invention, the positive electrode side circuit and the negative electrode side circuit are individually molded by transfer molding. With this configuration, the outer dimensions of transfer molding can be reduced, the mold can be downsized, and the transfer molding device can be handled without major modifications, reducing capital investment and reducing costs. Can provide. Further, since the weight applied to one lead frame can be reduced when the metal block is transported using the lead frame, the transport using the lead frame is stable.

また、正極側回路と負極側回路は同じ１回路モジュールから構成されている。このような構成にすることで、部品点数が非常に少なく、低コストの製品を提供できる。また、正極側回路または負極側回路の一方に不良があれば、他方の良品の回路ごと不良にしてしまうことが回避でき、不良率が低減できるため、さらに低コストの製品を提供できる。   Further, the positive side circuit and the negative side circuit are composed of the same single circuit module. With such a configuration, it is possible to provide a low-cost product with a very small number of parts. Further, if one of the positive side circuit and the negative side circuit is defective, it can be avoided that the other non-defective circuit is defective, and the defect rate can be reduced, so that a lower cost product can be provided.

実施の形態６．
実施の形態１に示した電力用半導体装置では、半導体素子のスイッチング時に、正極側内部電極と負極側内部電極の間の磁束密度が非常に強くなる。そこで、本実施の形態では、正極側内部電極と負極側内部電極の上方に薄板状の金属部材すなわち金属板を配置している。図１４に、本発明による実施の形態６の電力用半導体装置の断面図を示す。図１４は、より具体的には、実施の形態１の電力用半導体装置において、正極側内部電極及び負極側内部電極の上方に薄板状の金属部材１７を配置したものである。 Embodiment 6 FIG.
In the power semiconductor device shown in the first embodiment, the magnetic flux density between the positive side internal electrode and the negative side internal electrode becomes very strong when the semiconductor element is switched. Therefore, in the present embodiment, a thin plate-like metal member, that is, a metal plate is disposed above the positive electrode side internal electrode and the negative electrode side internal electrode. FIG. 14 is a cross-sectional view of the power semiconductor device according to the sixth embodiment of the present invention. More specifically, FIG. 14 shows the power semiconductor device according to the first embodiment in which a thin plate-like metal member 17 is disposed above the positive side internal electrode and the negative side internal electrode.

このような構成にすることにより、スイッチング時に発生する磁束を打ち消す方向に、金属部材に渦電流が流れるため、主回路インダクタンスを低減することが可能である。また、この主回路インダクタンスの低減効果は、金属部材を磁束密度の強い箇所に配置する程効果があるため、金属部材をできるだけ正極側内部電極と負極側内部電極に近接対向して配置するのが好ましい。   By adopting such a configuration, an eddy current flows through the metal member in a direction to cancel the magnetic flux generated during switching, so that the main circuit inductance can be reduced. In addition, since the effect of reducing the main circuit inductance is so effective that the metal member is arranged at a location where the magnetic flux density is strong, the metal member should be arranged as close as possible to the positive side internal electrode and the negative side internal electrode. preferable.

また、本実施の形態は、実施の形態１に示した電力用半導体装置に限らず、主電流が流れる正極側内部電極と負極側内部電極がほぼ同一平面上に配置されており、これらに薄板状の金属部材を近接対向して配置することにより、同様な効果をえることができる。   Further, the present embodiment is not limited to the power semiconductor device shown in the first embodiment, and the positive side internal electrode and the negative side internal electrode through which the main current flows are arranged on substantially the same plane, and the thin plate A similar effect can be obtained by arranging the metal members in a close proximity to each other.

以上、本発明の本実施の形態６では、正極側内部電極と負極側内部電極の上方に薄板状の金属部材を配置している。このような構成にすることにより、スイッチング時に発生する磁束を打ち消す方向に、金属部材に渦電流が流れるため、主回路インダクタンスを低減することが可能である。また、この主回路インダクタンスの低減効果は、金属部材を磁束密度の強い箇所に配置するほど効果があるため、金属部材をできるだけ正極側内部電極と負極側内部電極に近接対向して配置するのが好ましい。   As described above, in the sixth embodiment of the present invention, the thin plate-like metal member is disposed above the positive electrode side internal electrode and the negative electrode side internal electrode. By adopting such a configuration, an eddy current flows through the metal member in a direction to cancel the magnetic flux generated during switching, so that the main circuit inductance can be reduced. In addition, since the effect of reducing the main circuit inductance is more effective as the metal member is arranged at a location where the magnetic flux density is stronger, it is preferable to arrange the metal member as close as possible to the positive side internal electrode and the negative side internal electrode. preferable.

実施の形態７．
実施の形態１では、金属ブロック及びリードフレームを用いることにより回路配線を構成しているが、従来の構造のように絶縁基板上に形成された導体パターン及びボンディングワイヤを用いて回路配線を構成してもよい。図１５に、本発明による実施の形態７の電力用半導体装置の主要部の平面図を示す。実施の形態１で示した構造と同一あるいは相当するものには、同一符号を付して、その説明は省略する。 Embodiment 7 FIG.
In the first embodiment, the circuit wiring is configured by using the metal block and the lead frame. However, the circuit wiring is configured by using the conductor pattern and the bonding wire formed on the insulating substrate as in the conventional structure. May be. FIG. 15 is a plan view of the main part of the power semiconductor device according to the seventh embodiment of the present invention. Components that are the same as or correspond to the structure shown in Embodiment 1 are given the same reference numerals, and descriptions thereof are omitted.

２３は絶縁基板であり、その表面には、正極側回路及び負極側回路のどちらでも構成できるような導体パターンが形成されている。２０ａ、２０ｂはドレイン電極パターンであり、２０ａは回路配線としては実施の形態１の金属ブロック１ａに相当し、２０ｂは金属ブロック１ｂに相当する。２１ａ、２１ｂはソース電極パターンであり、２１ａは回路配線としては実施の形態１の正極側内部電極４に相当し、２１ｂは負極側内部電極６に相当する。２２ａ、２２ｂはゲート電極パターンである。正極側外部電極３はドレイン電極パターン２０ａに、負極側外部電極５はソース電極パターン２１ｂに、出力電極７はドレイン電極パターン２０ｂにボンディングワイヤ２４を用いて接続される。   Reference numeral 23 denotes an insulating substrate, on the surface of which a conductor pattern that can be configured by either a positive side circuit or a negative side circuit is formed. 20a and 20b are drain electrode patterns, 20a is equivalent to the metal block 1a of Embodiment 1 as circuit wiring, and 20b is equivalent to the metal block 1b. Reference numerals 21a and 21b denote source electrode patterns, 21a corresponds to the positive side internal electrode 4 of the first embodiment, and 21b corresponds to the negative side internal electrode 6 as circuit wiring. 22a and 22b are gate electrode patterns. The positive external electrode 3 is connected to the drain electrode pattern 20a, the negative external electrode 5 is connected to the source electrode pattern 21b, and the output electrode 7 is connected to the drain electrode pattern 20b using a bonding wire 24.

MOS FET下面に形成されたドレイン電極は、ドレイン電極パターン２０ａ、２０ｂに半田付け等により接続されている。MOS FET上面に形成されたソース電極は、ソース電極パターン２１ａ、２１ｂとボンディングワイヤにより接続され、MOS FET上面に形成されたゲート電極は、ゲート電極パターン２２ａ、２２ｂとボンディングワイヤにより接続される。正極側回路のソース電極パターン２１ａと負極側回路のドレイン電極パターン２０ｂはボンディングワイヤにより接続される。ゲート電極端子８ａ、８ｂはそれぞれゲート電極パターン２２ａ、２２ｂとボンディングワイヤにより接続される。ソース電極端子９ａ、９ｂはそれぞれソース電極パターン２１ａ、２１ｂにボンディングワイヤにより接続される。ドレイン電極端子１０ａ、１０ｂはそれぞれドレイン電極パターン２０ａ、２０ｂにボンディングワイヤにより接続される。   The drain electrode formed on the lower surface of the MOS FET is connected to the drain electrode patterns 20a and 20b by soldering or the like. The source electrode formed on the upper surface of the MOS FET is connected to the source electrode patterns 21a and 21b by bonding wires, and the gate electrode formed on the upper surface of the MOS FET is connected to the gate electrode patterns 22a and 22b by bonding wires. The source electrode pattern 21a of the positive side circuit and the drain electrode pattern 20b of the negative side circuit are connected by a bonding wire. The gate electrode terminals 8a and 8b are connected to the gate electrode patterns 22a and 22b by bonding wires, respectively. The source electrode terminals 9a and 9b are connected to the source electrode patterns 21a and 21b by bonding wires, respectively. The drain electrode terminals 10a and 10b are connected to the drain electrode patterns 20a and 20b by bonding wires, respectively.

本実施の形態では、MOS FETを一列に配置することにより、電力用半導体装置の設計変更、製造工程変更が容易になり、かつ部材の標準化も容易となるため、低コストの製品を提供することができる。また、ソース電極パターン２１ａ及び２１ｂを電力用半導体装置の中央付近に近接配置している。このため、ソース電極パターン２１ａ、２１ｂの相互インダクタンスにより、主回路インダクタンスを低減することができる。また、正極側回路及び負極側回路のMOS FETのゲート配線を一つにまとめてゲート電極パターンとし、ゲート電極パターン２２ａをソース電極パターン２１ａに、ゲート電極パターン２２ｂをソース電極パターン２１ｂに、ほぼ平行かつ近距離に配置することにより、各MOS FETに流れる電流を均等化することができる。また、従来の電力用半導体装置の構造を用いているため、生産設備などはそのまま流用することができ、低コストの製品を提供することができる。   In this embodiment, by arranging MOS FETs in a row, it becomes easy to change the design and manufacturing process of the power semiconductor device, and it becomes easy to standardize the parts, so that a low-cost product is provided. Can do. Further, the source electrode patterns 21a and 21b are arranged close to the center of the power semiconductor device. For this reason, the main circuit inductance can be reduced by the mutual inductance of the source electrode patterns 21a and 21b. The gate wirings of the MOS FETs of the positive side circuit and the negative side circuit are combined into a gate electrode pattern, the gate electrode pattern 22a is substantially parallel to the source electrode pattern 21a, and the gate electrode pattern 22b is substantially parallel to the source electrode pattern 21b. In addition, the current flowing through each MOS FET can be equalized by arranging them at a short distance. In addition, since the structure of the conventional power semiconductor device is used, the production equipment can be used as it is, and a low-cost product can be provided.

従って、従来の電力用半導体装置の構造を用いた場合でも、低コストであり、かつ主回路インダクタンスを低減し、さらに各MOS FETに流れる電流を均等化することができる。   Therefore, even when the structure of the conventional power semiconductor device is used, the cost can be reduced, the main circuit inductance can be reduced, and the current flowing through each MOS FET can be equalized.

以上、本発明の本実施の形態７では、絶縁基板上に形成された導体パターン及びボンディングワイヤを用いて回路配線を構成するという従来の構造を用いつつ、MOS FETを一列に配置し、さらに正極側回路及び負極側回路のソース電極パターンを電力用半導体装置の中央付近に近接配置し、さらに正極側回路及び負極側回路のMOS FETのゲート配線を一つにまとめてゲート電極パターンとし、正極側回路のゲート電極パターンを正極側内部電極に、負極側回路のゲート電極パターンを負極側内部電極に、ほぼ平行かつ近距離に配置している。このような構成にすることにより、従来の電力用半導体装置の構造を用いた場合でも、低コストであり、かつ主回路インダクタンスを低減し、さらに各MOS FETに流れる電流を均等化することができる。   As described above, in the seventh embodiment of the present invention, the MOS FETs are arranged in a line while using the conventional structure in which the circuit wiring is configured using the conductor pattern and the bonding wire formed on the insulating substrate, and further the positive electrode The source electrode pattern of the side circuit and the negative circuit is placed close to the center of the power semiconductor device, and the gate wiring of the MOS FET of the positive circuit and the negative circuit is combined into a gate electrode pattern. The gate electrode pattern of the circuit is arranged on the positive side internal electrode, and the gate electrode pattern of the negative side circuit is arranged on the negative side internal electrode substantially in parallel and at a short distance. With such a configuration, even when the structure of a conventional power semiconductor device is used, the cost is low, the main circuit inductance is reduced, and the current flowing through each MOS FET can be equalized. .

以上のようにこの発明によれば、正極側外部電極と交流側に接続される出力電極との間に複数の第１の半導体素子を含む正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の半導体素子を含む負極側回路からなる電力用半導体装置であって、前記複数の第１の半導体素子と、前記各第１の半導体素子の第１の面と接続する第１の金属ブロックと、前記複数の第２の半導体素子と、前記各第２の半導体素子の第１の面と接続する第２の金属ブロックと、前記各第１の半導体素子の第１の面と対向する第２の面及び前記各第２の半導体素子の第１の面と対向する第２の面及び前記第１の金属ブロック及び前記第２の金属ブロックに接続するリードフレームと、前記第１の金属ブロックの前記第１の半導体素子と反対側及び前記第２の金属ブロックの前記第２の半導体素子と反対側とに設けられた絶縁層と、前記各第１、第２の半導体素子及び前記第１、第２の金属ブロック及び前記リードフレームを一体に覆う筐体と、を備え、前記第１、第２の金属ブロックは主電流が流れる主電極の一部を構成し、リードフレームは金属ブロックを除く主電極、半導体素子を制御するための制御用電極を含み、筐体内部において、リードフレームから構成される主電極及び制御用電極が、第１、第２の半導体素子及び第１および第２の金属ブロックへの接続部分を除き、ほぼ同一平面上に配置されることを特徴とする電力用半導体装置とした。これにより、１枚のリードフレーム及び２個の金属ブロック及び複数の半導体素子により、電力用半導体装置を構成しているため、部品点数が非常に少なく、低コストの製品を提供することができる。また、金属ブロックを除く主電極及び制御用電極がすべて１枚のリードフレーム上に配置されているため、リードフレーム上のすべての接続部を１工程で半導体素子及び金属ブロックに接続でき、さらに低コストで製造が容易な製品を提供できる。   As described above, according to the present invention, the positive-side circuit including a plurality of first semiconductor elements between the positive-side external electrode and the output electrode connected to the AC side, the output electrode and the negative-side external electrode A power semiconductor device comprising a negative-side circuit including a plurality of second semiconductor elements in between, wherein the first semiconductor elements are connected to a first surface of each of the first semiconductor elements. A first metal block; a plurality of second semiconductor elements; a second metal block connected to a first surface of each second semiconductor element; and a first surface of each first semiconductor element. A second surface facing the second surface, a second surface facing the first surface of each of the second semiconductor elements, a lead frame connected to the first metal block and the second metal block, and A side of the first metal block opposite to the first semiconductor element and the second block. An insulating layer provided on a side of the metal block opposite to the second semiconductor element, and a housing that integrally covers the first and second semiconductor elements, the first and second metal blocks, and the lead frame. The first and second metal blocks constitute a part of a main electrode through which a main current flows, and the lead frame includes a main electrode excluding the metal block and a control electrode for controlling the semiconductor element. In the housing, the main electrode composed of the lead frame and the control electrode are substantially on the same plane except for the connection portions to the first and second semiconductor elements and the first and second metal blocks. The power semiconductor device is characterized by being disposed. Thereby, since the power semiconductor device is constituted by one lead frame, two metal blocks, and a plurality of semiconductor elements, the number of parts is very small, and a low-cost product can be provided. In addition, since the main electrode and the control electrode excluding the metal block are all arranged on one lead frame, all the connection parts on the lead frame can be connected to the semiconductor element and the metal block in one step, and further lower Products that are easy to manufacture at a low cost can be provided.

また、前記リードフレームから構成される主電極は、一端が第１の半導体素子の第２面と接続され他端が第２の金属ブロックに接続される又はさらに前記出力電極となる正極側内部電極と、一端が第２の半導体素子の第２面と接続され他端が直流電源の負極と接続される前記負極側外部電極となる負極側内部電極とを含み、前記リードフレーム上の制御用電極は、正極側回路の複数の第１の半導体素子のゲート配線をひとつにまとめている第１のゲート電極端子と、負極側回路の複数の第２の半導体素子のゲート配線をひとつにまとめている第２のゲート電極端子を含み、第１のゲート電極端子と正極側内部電極、及び第２のゲート電極端子と負極側内部電極を、ほぼ平行かつ近距離に配置したことを特徴とした。これにより例えば、正極側回路の複数の半導体素子のゲート配線を一つにまとめてゲート電極端子とし、負極側回路の複数の半導体素子のゲート配線を一つにまとめてゲート電極端子とし、正側のゲート電極端子を正極側内部電極に、負側のゲート電極端子を負極側内部電極に対してほぼ平行、かつ近距離に配置している。これは各半導体素子に流れる電流のアンバランスを解消してスイッチング損失を均等化させる。   The main electrode composed of the lead frame has a positive-side internal electrode having one end connected to the second surface of the first semiconductor element and the other end connected to the second metal block or further serving as the output electrode. And a negative electrode internal electrode serving as the negative external electrode, one end of which is connected to the second surface of the second semiconductor element and the other end is connected to the negative electrode of the DC power supply, and the control electrode on the lead frame Includes a first gate electrode terminal that groups together the gate wirings of the plurality of first semiconductor elements of the positive-side circuit and a gate wiring of the plurality of second semiconductor elements of the negative-side circuit. Including the second gate electrode terminal, the first gate electrode terminal and the positive side internal electrode, and the second gate electrode terminal and the negative side internal electrode are arranged substantially in parallel and at a short distance. Thus, for example, the gate wirings of a plurality of semiconductor elements in the positive side circuit are combined into a gate electrode terminal, and the gate wirings of the plurality of semiconductor elements in the negative side circuit are combined into a gate electrode terminal. And the negative gate electrode terminal is arranged substantially in parallel and at a short distance with respect to the negative electrode electrode. This eliminates an imbalance of the current flowing through each semiconductor element and equalizes the switching loss.

また、前記リードフレームから構成される主電極は、一端が第１の半導体素子の第２面と接続され他端が第２の金属ブロックに接続される又はさらに前記出力電極となる正極側内部電極と、一端が第２の半導体素子の第２面と接続され他端が直流電源の負極と接続される前記負極側外部電極となる負極側内部電極とを含み、正極側内部電極と負極側内部電極を半導体装置の中央付近で近接配置したことを特徴とする。これにより例えば、正極側内部電極と負極側内部電極を半導体装置の中央付近に近接配置させている。このような構成にすることで、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスを低減することが可能となる。   The main electrode composed of the lead frame has a positive-side internal electrode having one end connected to the second surface of the first semiconductor element and the other end connected to the second metal block or further serving as the output electrode. And a negative electrode internal electrode serving as the negative electrode external electrode, one end of which is connected to the second surface of the second semiconductor element and the other electrode is connected to the negative electrode of the DC power source. The electrodes are arranged close to each other near the center of the semiconductor device. Thereby, for example, the positive electrode internal electrode and the negative electrode internal electrode are disposed close to the center of the semiconductor device. With this configuration, the main circuit inductance can be reduced by the mutual inductance of the positive side internal electrode and the negative side internal electrode.

また、複数の第１の半導体素子と複数の第２の半導体素子がそれぞれに並列接続され主電流の流れる方向に直線上に配置されており、正極側内部電極及び第１のゲート電極端子は、第１の半導体素子の一方の端付近から他方の端付近までの間に、第１の半導体素子に沿って形成され、負極側内部電極及び第２のゲート電極端子は、第２の半導体素子の一方の端付近から他方の端付近までの間に、第２の半導体素子に沿って形成されていることを特徴とする。これにより、金属ブロック上に複数の半導体素子を１方向に配置しているため、例えば、半導体素子数を変更しても、電力用半導体装置の設計変更、製造工程変更が最小限に抑えることができ、かつ部材の標準化も容易であるため、低コストの製品を提供することができる。   Also, the plurality of first semiconductor elements and the plurality of second semiconductor elements are connected in parallel to each other and arranged in a straight line in the direction in which the main current flows, and the positive-side internal electrode and the first gate electrode terminal are: The first semiconductor element is formed along the first semiconductor element between the vicinity of one end of the first semiconductor element and the vicinity of the other end. The negative-side internal electrode and the second gate electrode terminal are formed on the second semiconductor element. It is formed along the second semiconductor element between the vicinity of one end and the vicinity of the other end. Thereby, since a plurality of semiconductor elements are arranged in one direction on the metal block, for example, even if the number of semiconductor elements is changed, design changes and manufacturing process changes of the power semiconductor device can be minimized. Since it is possible to easily standardize parts, it is possible to provide a low-cost product.

また、電流が流れる方向に、正極側内部電極と負極側内部電極の幅が広くなるように、電極幅に傾斜を持たせたことを特徴とする。これにより、最大電流密度が高くなることなく、負極側内部電極と正極側電極の占める領域を小さくできるため、半導体装置をより小型化することができる。   In addition, the electrode width is inclined so that the width of the positive side internal electrode and the negative side internal electrode is increased in the direction in which the current flows. Thereby, the area occupied by the negative electrode and the positive electrode can be reduced without increasing the maximum current density, and the semiconductor device can be further downsized.

また、正極側内部電極と負極側内部電極を積層して、正極側内部電極と負極側内部電極を近接対向させたことを特徴とする。これにより、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスをさらに低減することが可能となる。   In addition, the positive electrode side internal electrode and the negative electrode side internal electrode are stacked, and the positive electrode side internal electrode and the negative electrode side internal electrode are closely opposed to each other. Thereby, the main circuit inductance can be further reduced by the mutual inductance of the positive electrode side internal electrode and the negative electrode side internal electrode.

また、正極側内部電極と負極側内部電極を９０度に近い角度で同方向に折り曲ることにより、正極側内部電極と負極側内部電極を近接対向させたことを特徴とする。これにより、正極側内部電極と負極側内部電極は対向面積が増大するため、主回路インダクタンスをさらに低減することが可能となる。   Further, the positive electrode side internal electrode and the negative electrode side internal electrode are closely opposed to each other by bending the positive electrode side internal electrode and the negative electrode side internal electrode in the same direction at an angle close to 90 degrees. Thereby, since the opposing area increases between the positive electrode side internal electrode and the negative electrode side internal electrode, the main circuit inductance can be further reduced.

また、少なくとも半導体素子、電気的接続を行う各種電極を構成するリードフレーム、これらの半導体素子とリードフレームを一体に覆う筐体を備え、正極側外部電極と交流側に接続される出力電極との間に半導体素子を含む正極側回路と、前記出力電極と負極側外部電極の間に半導体素子を含む負極側回路からなる対アーム構造の電力用半導体装置であって、リードフレームから構成され筐体外部に突出する外部電極端子が、筐体の特定の一面とそれに対向する面に配置されており、前記筐体の特定の一面及びそれに対向する面に対して平行、かつ前記２つの面の中間に位置する仮想線に対して、非対称に配置される前記外部電極端子を備えたことを特徴とする電力用半導体装置とした。これにより、外部電極端子の配置が仮想線に対して対称であれば、電力用半導体装置を複数並べる際に外部電極端子同士の位置が重なるため各装置を離す必要があるが、本願では外部電極端子同士の位置が重ならないため、距離をつめて配置することができる。   In addition, at least a semiconductor element, a lead frame that constitutes various electrodes for electrical connection, a housing that integrally covers these semiconductor element and the lead frame, and a positive external electrode and an output electrode connected to the AC side A power semiconductor device of a pair arm structure comprising a positive side circuit including a semiconductor element in between and a negative side circuit including a semiconductor element between the output electrode and a negative side external electrode, comprising a lead frame and a housing External electrode terminals projecting to the outside are disposed on a specific surface of the housing and a surface facing it, parallel to the specific surface of the housing and the surface facing the same, and between the two surfaces A power semiconductor device comprising the external electrode terminals arranged asymmetrically with respect to a virtual line located at a distance from the virtual line. As a result, if the arrangement of the external electrode terminals is symmetric with respect to the virtual line, it is necessary to separate each device because the positions of the external electrode terminals overlap when arranging a plurality of power semiconductor devices. Since the positions of the terminals do not overlap with each other, they can be arranged at a distance.

また、半導体素子と、この半導体素子の第１の面と接続する金属ブロックと、前記半導体素子の第１の面と対向する第２の面及び金属ブロックに接続するリードフレームと、前記金属ブロックの半導体素子と反対側とに設けられた絶縁層と、前記半導体素子、金属ブロック及びリードフレームを一体に覆う筐体と、を備え、前記金属ブロックは主電流が流れる主電極の一部を構成し、前記リードフレームは、前記金属ブロック以外の主電極、半導体素子を制御するための制御用電極及び補助端子を含み、この補助端子は少なくとも前記金属ブロック又は主電極又は制御用電極のいずれか一つに接続されて、筐体外部に殆ど突出しないことを特徴とする電力用半導体装置とした。これにより、補助端子により金属ブロック、主電極、制御用電極を十分に保持することができるため、製造工程においてリードフレームを保持しての金属ブロックの搬送が可能になり、半導体装置の取り扱いが容易になる。   A semiconductor element; a metal block connected to the first surface of the semiconductor element; a second surface facing the first surface of the semiconductor element; a lead frame connected to the metal block; An insulating layer provided on the opposite side of the semiconductor element, and a housing that integrally covers the semiconductor element, the metal block, and the lead frame, and the metal block constitutes a part of a main electrode through which a main current flows. The lead frame includes a main electrode other than the metal block, a control electrode for controlling a semiconductor element, and an auxiliary terminal. The auxiliary terminal is at least one of the metal block, the main electrode, or the control electrode. And a power semiconductor device characterized in that it hardly protrudes outside the housing. As a result, the metal block, the main electrode, and the control electrode can be sufficiently held by the auxiliary terminal, so that the metal block can be transferred while holding the lead frame in the manufacturing process, and the semiconductor device can be easily handled. become.

また、前記正極側回路は、前記第１の半導体素子と、前記第１の半導体素子の第１の面と接続する第１の金属ブロックと、前記第１の半導体素子の第１の面と対向する第２の面及び前記第１の金属ブロックに接続する第１のリードフレームと、前記第１の金属ブロックの前記第１の半導体素子と反対側に設けられた第１の絶縁層と、前記第１の半導体素子、前記第１の金属ブロック及び前記第１のリードフレームを一体に覆う第１の筐体と、を備え、前記負極側回路は前記第２の半導体素子と、前記第２の半導体素子の第１の面と接続する第２の金属ブロックと、前記第２の半導体素子の第１の面と対向する第２の面及び前記第２の金属ブロックに接続する第２のリードフレームと、前記第２の金属ブロックの前記第２の半導体素子と反対側に設けられた第２の絶縁層と、前記第２の半導体素子、前記第２の金属ブロック及び前記第２のリードフレームを一体に覆う第２の筐体と、を備え、正極側回路と負極側回路が個別に一体成形されたことを特徴とする電力用半導体装置とした。これにより、トランスファーモールド成形における外形寸法が小さくできるため、モールド用金型も小型化でき、トランスファーモールド装置も大きな改造を行わずに対応できるため、設備投資を抑え、低コストの製品を提供できる。また、リードフレームを用いて金属ブロックごと搬送する際に、１枚のリードフレームにかかる重量が小さくできるので、リードフレームを用いた搬送が安定する。   The positive side circuit is opposed to the first semiconductor element, a first metal block connected to the first surface of the first semiconductor element, and the first surface of the first semiconductor element. A first lead frame connected to the second surface and the first metal block; a first insulating layer provided on the opposite side of the first metal block to the first semiconductor element; A first housing that integrally covers the first semiconductor element, the first metal block, and the first lead frame, wherein the negative-side circuit includes the second semiconductor element and the second semiconductor element. A second metal block connected to the first surface of the semiconductor element; a second surface facing the first surface of the second semiconductor element; and a second lead frame connected to the second metal block. And the second metal block opposite to the second semiconductor element A second insulating layer provided; and a second housing that integrally covers the second semiconductor element, the second metal block, and the second lead frame. The power semiconductor device is characterized in that the circuits are individually integrally formed. Thereby, since the external dimension in transfer mold molding can be reduced, the mold for molding can be miniaturized, and the transfer mold apparatus can also be handled without major modification, so that the equipment investment can be suppressed and a low-cost product can be provided. Further, since the weight applied to one lead frame can be reduced when the metal block is transported using the lead frame, the transport using the lead frame is stable.

また、正極側回路と負極側回路がそれぞれ同一の構造を有するモジュールから構成されることを特徴とする。これにより、１回路モジュールからどちらの回路も構成可能にすることにより、部品点数が非常に少なく、低コストの製品を提供できる。また、正極側回路または負極側回路の一方に不良があれば、他方の良品の回路ごと不良にしてしまうことが回避でき、不良率が低減できるため、さらに低コストの製品を提供できる。   Further, the positive-side circuit and the negative-side circuit are each composed of modules having the same structure. As a result, it is possible to provide a low-cost product with a very small number of parts by allowing both circuits to be configured from one circuit module. Further, if one of the positive side circuit and the negative side circuit is defective, it can be avoided that the other non-defective circuit is defective, and the defect rate can be reduced, so that a lower cost product can be provided.

また、正極側外部電極と交流側に接続される出力電極との間に複数の第１の半導体素子を含む正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の半導体素子を含む負極側回路からなる電力用半導体装置であって、前記複数の第１の半導体素子と、ボンディングワイヤおよび半田付けの少なくとも一方により前記各第１の半導体素子の電気的接続を行うソース、ドレインおよびゲートのそれぞれの電極パターンが形成された第１の絶縁基板と、前記複数の第２の半導体素子と、ボンディングワイヤおよび半田付けの少なくとも一方により前記各第２の半導体素子の電気的接続を行うソース、ドレインおよびゲートのそれぞれの電極パターンが形成された第２の絶縁基板と、前記各第１、第２の半導体素子、前記第１、第２の絶縁基板およびボンディングワイヤを覆う筐体と、を備え、第１の絶縁基板上のゲート電極パターンは複数の第１の半導体素子のゲート配線を１つにまとめており、第２の絶縁基板上のゲート電極パターンは複数の第２の半導体素子のゲート配線を１つにまとめており、第１の絶縁基板上のソース電極パターンとゲート電極パターンをほぼ平行かつ近距離に配置し、第２の絶縁基板上のソース電極パターンとゲート電極パターンをほぼ平行かつ近距離に配置したことを特徴とする電力用半導体装置とした。これにより、半導体パターンが形成された絶縁基板を用いる従来の電力用半導体装置の構造を用いた場合でも、各半導体素子に流れる電流のアンバランスを解消してスイッチング損失を均等化することができる。   A positive-side circuit including a plurality of first semiconductor elements between a positive-side external electrode and an output electrode connected to the AC side; and a plurality of second semiconductors between the output electrode and the negative-side external electrode A power semiconductor device including a negative-side circuit including an element, wherein the plurality of first semiconductor elements are electrically connected to each of the first semiconductor elements by at least one of a bonding wire and solder; Electrical connection of each of the second semiconductor elements is achieved by at least one of a first insulating substrate on which electrode patterns of drain and gate are formed, the plurality of second semiconductor elements, and bonding wires and soldering. A second insulating substrate on which source, drain and gate electrode patterns are formed, the first and second semiconductor elements, and the first and second insulating layers, respectively. A gate electrode pattern on the first insulating substrate, wherein the gate wiring of the plurality of first semiconductor elements is combined into one, and a gate on the second insulating substrate is provided. The electrode pattern includes a plurality of second semiconductor element gate wirings integrated into one, and the source electrode pattern and the gate electrode pattern on the first insulating substrate are arranged substantially in parallel and at a short distance to form a second insulating substrate. The power source semiconductor device is characterized in that the upper source electrode pattern and the gate electrode pattern are arranged substantially in parallel and at a short distance. Thereby, even when the structure of the conventional power semiconductor device using the insulating substrate on which the semiconductor pattern is formed is used, the unbalance of the current flowing through each semiconductor element can be eliminated and the switching loss can be equalized.

また、複数の第１の半導体素子と複数の第２の半導体素子がそれぞれ並列接続され主電流の流れる方向に直線状に配置されており、正極側回路のソース電極パターン及びゲート電極パターンは、第１の半導体素子の一方の端付近から他方の端付近までの間に、第１の半導体素子に沿って形成され、負極側回路のソース電極パターン及びゲート電極パターンは、第２の半導体素子の一方の端付近から他方の端付近までの間に、第２の半導体素子に沿って形成されていることを特徴とする。これにより、金属ブロック上に半導体素子を１方向に配置しているため、例えば、半導体素子数を変更しても、電力用半導体装置の設計変更、製造工程変更が最小限に抑えることができ、かつ部材の標準化も容易であるため、低コストの製品を提供することができる。   The plurality of first semiconductor elements and the plurality of second semiconductor elements are respectively connected in parallel and arranged linearly in the direction in which the main current flows. The source electrode pattern and the gate electrode pattern of the positive side circuit are The first semiconductor element is formed along the first semiconductor element between the vicinity of one end of the first semiconductor element and the vicinity of the other end, and the source electrode pattern and the gate electrode pattern of the negative-side circuit are arranged on one side of the second semiconductor element. The second semiconductor element is formed between the vicinity of one end and the vicinity of the other end. Thereby, since the semiconductor elements are arranged in one direction on the metal block, for example, even if the number of semiconductor elements is changed, the design change of the power semiconductor device and the manufacturing process change can be minimized, In addition, since standardization of members is easy, a low-cost product can be provided.

また、前記正極側内部電極及び前記負極側内部電極に対して、金属板を近接対向して配置したことを特徴とする。これにより、スイッチング時に発生する磁束を打ち消す方向に、金属板に渦電流が流れるため、主回路インダクタンスを低減することが可能である。また、この主回路インダクタンスの低減効果は、金属板を磁束密度の強い箇所に配置するほど効果があるため、金属板をできるだけ正極側内部電極と負極側内部電極に近接対向して配置するのが好ましい。   Further, a metal plate is disposed in close proximity to the positive side internal electrode and the negative side internal electrode. Thereby, since an eddy current flows through the metal plate in a direction to cancel the magnetic flux generated at the time of switching, the main circuit inductance can be reduced. In addition, since the effect of reducing the main circuit inductance is more effective as the metal plate is arranged at a location where the magnetic flux density is stronger, it is necessary to arrange the metal plate as close as possible to the positive side internal electrode and the negative side internal electrode. preferable.

本発明による実施の形態１の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。FIG. 5 is a plan view showing an internal configuration of the power semiconductor device according to the first embodiment of the present invention and showing a state where each connection portion on the lead frame is connected to a predetermined position. 図１に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図である。It is sectional drawing along the AA line after resin molding of the power semiconductor device which has an internal structure shown in FIG. 図１に示す内部構成を有する電力用半導体装置の樹脂成形後の外観斜視図である。It is an external appearance perspective view after resin molding of the power semiconductor device which has an internal structure shown in FIG. 図１に示す内部構成を有する電力用半導体装置の等価回路を示した図である。It is the figure which showed the equivalent circuit of the power semiconductor device which has an internal structure shown in FIG. 図１に示す内部構成を有する電力用半導体装置の負極側回路を詳細に示した等価回路を示した図である。It is the figure which showed the equivalent circuit which showed the negative electrode side circuit of the power semiconductor device which has an internal structure shown in FIG. 1 in detail. 実施の形態１で示す電力用半導体装置を１ユニットとして複数ユニットを用いて構成される電力用半導体装置の外観平面図である。1 is an external plan view of a power semiconductor device configured using a plurality of units with the power semiconductor device shown in the first embodiment as one unit. 本発明による実施の形態２の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。It is a top view which shows the internal structure of the power semiconductor device of Embodiment 2 by this invention, and shows the state which connected each connection part on a lead frame to a predetermined position. 本発明による実施の形態３の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。It is a top view which shows the internal structure of the power semiconductor device of Embodiment 3 by this invention, and shows the state which connected each connection part on a lead frame to a predetermined position. 図８に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図である。It is sectional drawing along the AA line after resin molding of the power semiconductor device which has an internal structure shown in FIG. 本発明による実施の形態４の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。It is a top view which shows the internal structure of the power semiconductor device of Embodiment 4 by this invention, and shows the state which connected each connection part on a lead frame to a predetermined position. 図１０に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図である。It is sectional drawing along the AA line after resin molding of the power semiconductor device which has an internal structure shown in FIG. 本発明による実施の形態５の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。It is a top view which shows the internal structure of the power semiconductor device of Embodiment 5 by this invention, and shows the state which connected each connection part on a lead frame to a predetermined position. 図１２で示される１回路モジュールをトランスファーモールド成形した後、このモジュールを２個用いて正極側回路と負極側回路の２回路を構成したときの電力用半導体装置の外観斜視図である。FIG. 13 is an external perspective view of a power semiconductor device when two circuits of a positive electrode side circuit and a negative electrode side circuit are formed by using two of the modules after transfer molding the one circuit module shown in FIG. 12. 本発明による実施の形態６の電力用半導体装置の断面図を示す。Sectional drawing of the power semiconductor device of Embodiment 6 by this invention is shown. 本発明による実施の形態７の電力用半導体装置の主要部の平面図を示す。FIG. 16 is a plan view of a main part of a power semiconductor device according to a seventh embodiment of the present invention. 従来の電力用半導体装置の概略平面図である。It is a schematic plan view of a conventional power semiconductor device. 図１６に示された従来の電力用半導体装置の断面図である。FIG. 17 is a cross-sectional view of the conventional power semiconductor device shown in FIG. 16.

符号の説明Explanation of symbols

１ａ，ｂ 金属ブロック、２ 半導体素子(MOS FET)、３ 正極側外部電極、４正極側内部電極、５ 負極側外部電極、６ 負極側内部電極、７ 出力電極、８ａ，ｂ ゲート電極端子、９ａ，ｂ ソース電極端子、１０ａ，ｂ ドレイン電極端子、１１ モールド樹脂、１２ 筐体、１３ リードフレーム、１４ 補助端子、１５ 出力電極、１６ 出力電極、１７ 金属部材、２０ａ，ｂ ドレイン電極パターン、２１ａ，ｂ ソース電極パターン、２２ａ，ｂ ゲート電極パターン、２３ 絶縁基板、２４ ボンディングワイヤ、３０ 制御用電極、６０，６１，６２ 中心線、７０ 切断線。   1a, b metal block, 2 semiconductor element (MOS FET), 3 positive electrode external electrode, 4 positive electrode internal electrode, 5 negative electrode external electrode, 6 negative electrode internal electrode, 7 output electrode, 8a, b gate electrode terminal, 9a , B Source electrode terminal, 10a, b Drain electrode terminal, 11 Mold resin, 12 Housing, 13 Lead frame, 14 Auxiliary terminal, 15 Output electrode, 16 Output electrode, 17 Metal member, 20a, b Drain electrode pattern, 21a, b source electrode pattern, 22a, b gate electrode pattern, 23 insulating substrate, 24 bonding wire, 30 control electrode, 60, 61, 62 center line, 70 cutting line.

Claims (3)

正極側外部電極と交流側に接続される出力電極との間に複数の第１の半導体素子を含む正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の半導体素子を含む負極側回路からなる電力用半導体装置であって、
前記複数の第１の半導体素子と、
ボンディングワイヤおよび半田付けの少なくとも一方により前記各第１の半導体素子の電気的接続を行うソース、ドレインおよびゲートのそれぞれの電極パターンが形成された第１の絶縁基板と、
前記複数の第２の半導体素子と、
ボンディングワイヤおよび半田付けの少なくとも一方により前記各第２の半導体素子の電気的接続を行うソース、ドレインおよびゲートのそれぞれの電極パターンが形成された第２の絶縁基板と、
前記各第１、第２の半導体素子、前記第１、第２の絶縁基板およびボンディングワイヤを覆う筐体と、
を備え、
第１の絶縁基板上のゲート電極パターンは複数の第１の半導体素子のゲート配線を１つにまとめており、
第２の絶縁基板上のゲート電極パターンは複数の第２の半導体素子のゲート配線を１つにまとめており、
第１の絶縁基板上のソース電極パターンとゲート電極パターンを互いに対向するように横並びでかつ近距離に配置し、
第２の絶縁基板上のソース電極パターンとゲート電極パターンを互いに対向するように横並びでかつ近距離に配置したことを特徴とする電力用半導体装置。 A positive-side circuit including a plurality of first semiconductor elements between a positive-side external electrode and an output electrode connected to the AC side; and a plurality of second semiconductor elements between the output electrode and the negative-side external electrode A power semiconductor device comprising a negative electrode side circuit comprising:
The plurality of first semiconductor elements;
A first insulating substrate formed with respective electrode patterns of a source, a drain, and a gate for electrically connecting each of the first semiconductor elements by at least one of a bonding wire and solder;
The plurality of second semiconductor elements;
A second insulating substrate on which electrode patterns of a source, a drain, and a gate are formed to electrically connect each of the second semiconductor elements by at least one of a bonding wire and solder;
A housing covering each of the first and second semiconductor elements, the first and second insulating substrates, and bonding wires;
With
The gate electrode pattern on the first insulating substrate combines the gate wirings of the plurality of first semiconductor elements into one,
The gate electrode pattern on the second insulating substrate combines gate wirings of a plurality of second semiconductor elements into one,
The source electrode pattern and the gate electrode pattern on the first insulating substrate are arranged side by side and at a short distance so as to face each other,
A power semiconductor device, wherein a source electrode pattern and a gate electrode pattern on a second insulating substrate are arranged side by side and at a short distance so as to face each other. 複数の第１の半導体素子と複数の第２の半導体素子がそれぞれ並列接続され主電流の流れる方向に直線状に配置されており、正極側回路のソース電極パターン及びゲート電極パターンは、複数の第１の半導体素子の一方の端付近から他方の端付近までの間に、複数の第１の半導体素子に沿って形成され、負極側回路のソース電極パターン及びゲート電極パターンは、複数の第２の半導体素子の一方の端付近から他方の端付近までの間に、複数の第２の半導体素子に沿って形成されていることを特徴とする請求項１に記載の電力用半導体装置。   The plurality of first semiconductor elements and the plurality of second semiconductor elements are respectively connected in parallel and arranged linearly in the direction in which the main current flows. The source electrode pattern and the gate electrode pattern of the positive-side circuit have a plurality of first semiconductor elements. The first semiconductor element is formed along the plurality of first semiconductor elements between the vicinity of one end of the semiconductor element and the vicinity of the other end, and the source electrode pattern and the gate electrode pattern of the negative electrode side circuit are formed of the plurality of second semiconductor elements. 2. The power semiconductor device according to claim 1, wherein the power semiconductor device is formed along a plurality of second semiconductor elements between a vicinity of one end and a vicinity of the other end of the semiconductor element. 正極側内部電極及び負極側内部電極に対して、金属板を近接対向して配置したことを特徴とする請求項１又は２に記載の電力用半導体装置。   3. The power semiconductor device according to claim 1, wherein a metal plate is disposed in close proximity to the positive side internal electrode and the negative side internal electrode.
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