JP2020057698A - Ceramic laminated substrate and manufacturing method thereof - Google Patents

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Tetsuya Ueda
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Abstract

To obtain a ceramic laminated substrate including a passive element having a high resistance value with respect to a desired design value.SOLUTION: A ceramic laminated substrate 100 includes a plurality of laminated ceramic layers 10, a plurality of electrically independent internal conductor films sandwiched between adjacent first ceramic layer and second ceramic layer from among the plurality of ceramic layers 10, and a glass chip 60 which is arranged so as to be sandwiched between the first ceramic layer and the second ceramic layer and in which a circuit of a passive element formed of a thin film which is in contact with the two internal conductor films is formed on a glass substrate 62.SELECTED DRAWING: Figure 1

Description

本発明は、回路を構成する導体層と抵抗体とを内層に有するセラミック積層基板およびセラミック積層基板の製造方法に関する。   The present invention relates to a ceramic laminated substrate having a conductor layer and a resistor constituting a circuit in an inner layer and a method of manufacturing the ceramic laminated substrate.

近年、移動体通信端末機器などの電子装置においては、小型化および高機能化が求められている。このため、電子装置に用いられる半導体チップなどの各種実装部品を搭載する回路基板についても、配線の微細化と多層化とによる高密度および高集積化が図られている。電子装置では、複数のセラミック層が積層された積層体の内部に必要な回路を構成する配線パターンが配設され、且つ、表面に各種の実装部品を実装することが可能なセラミック積層基板が広く使用されるようになっている。   2. Description of the Related Art In recent years, electronic devices such as mobile communication terminal devices have been required to be smaller and have higher functions. For this reason, a circuit board on which various mounting components such as a semiconductor chip used for an electronic device are mounted is also being improved in density and integration by miniaturization of wiring and multilayering. 2. Description of the Related Art In electronic devices, there are widely used ceramic laminated substrates in which a wiring pattern constituting a necessary circuit is disposed inside a multilayer body in which a plurality of ceramic layers are laminated, and various mounting components can be mounted on the surface. Is being used.

このようなセラミック積層基板においては、表面または内層に抵抗回路などの受動素子を内蔵する場合がある。設計どおりの回路をセラミック積層基板に製造するためには、セラミック積層基板に内蔵される抵抗回路の抵抗値の公差は小さいことが望ましい。一般的に、抵抗体を内蔵するセラミック積層基板は、内層となる未焼成のセラミック層にペーストをスクリーン印刷して抵抗膜を形成し、抵抗膜の両端に導体膜を接続し、他のセラミック層を積層および焼成することにより形成される。   In such a ceramic laminated substrate, a passive element such as a resistance circuit may be built in a surface or an inner layer in some cases. In order to manufacture a circuit as designed on a ceramic laminated substrate, it is desirable that the tolerance of the resistance value of a resistor circuit built in the ceramic laminated substrate is small. In general, a ceramic laminated substrate having a built-in resistor is formed by forming a resistive film by screen-printing a paste on an unfired ceramic layer serving as an inner layer, connecting a conductor film to both ends of the resistive film, and forming another ceramic layer. Are formed by laminating and firing.

しかしながら、スクリーン印刷により抵抗膜を形成する場合には、抵抗膜のパターン端のがたつきおよび抵抗膜の膜厚の不均一性が問題となっていた。このため、所望の抵抗値を有する抵抗体を安定して得ることが困難であった。特に、低い抵抗値を有する低抵抗回路を形成する場合には、抵抗膜の線路方向の寸法を短くしつつ、細長い形状を印刷しなければならず、形成がさらに困難であった。   However, when a resistive film is formed by screen printing, there is a problem in that the pattern edge of the resistive film is loose and the thickness of the resistive film is not uniform. Therefore, it has been difficult to stably obtain a resistor having a desired resistance value. In particular, when forming a low-resistance circuit having a low resistance value, it is necessary to print an elongated shape while shortening the dimension of the resistance film in the line direction, and it is even more difficult to form the resistive film.

これに対して、特許文献１では、抵抗膜の膜厚を線路長とした抵抗体を形成して、セラミック積層基板の内部において抵抗回路を上下方向に繋ぐ低抵抗回路を形成することが開示されている。   On the other hand, Patent Literature 1 discloses that a resistor having a resistive film having a line length corresponding to the thickness of a resistive film is formed to form a low-resistance circuit that connects resistance circuits in a vertical direction inside a ceramic laminated substrate. ing.

特開２０１６−１７４０１２号公報JP-A-2006-174012

しかしながら、上記特許文献１に記載のセラミック積層基板においては、セラミックグリーンシート上に直接ペーストを印刷することにより抵抗膜を形成している。このため、抵抗膜のパターンの端部形状のがたつき、および膜厚の精度の限界などにより、設計値に対する抵抗値の精度の向上が難しかった。   However, in the ceramic laminated substrate described in Patent Literature 1, the resistive film is formed by directly printing a paste on a ceramic green sheet. For this reason, it is difficult to improve the accuracy of the resistance value with respect to the design value due to the backlash of the end shape of the pattern of the resistance film and the limit of the accuracy of the film thickness.

本発明は、上記に鑑みてなされたものであって、所望の設計値に対する抵抗値の精度の高い受動素子を内蔵したセラミック積層基板を得ることを目的とする。   The present invention has been made in view of the above, and an object of the present invention is to provide a ceramic laminated substrate having a built-in passive element having a high resistance value with respect to a desired design value.

上述した課題を解決し、目的を達成するために、本発明にかかるセラミック積層基板は、積層された複数のセラミック層と、複数のセラミック層のうち隣り合う第１のセラミック層と第２のセラミック層との間に挟まれて配置されて電気的に独立した複数の内部導体膜と、第１のセラミック層と第２のセラミック層との間に挟まれて配置され、複数の内部導体膜のうちの２つの内部導体膜に接触する薄膜からなる受動素子の回路がガラス基板上に成膜されたガラスチップと、を備える。   In order to solve the above-described problems and achieve the object, a ceramic laminated substrate according to the present invention includes a plurality of stacked ceramic layers, a first ceramic layer adjacent to the plurality of ceramic layers, and a second ceramic layer. And a plurality of electrically independent internal conductor films interposed between the first and second ceramic layers, and a plurality of electrically independent internal conductor films interposed between the first ceramic layer and the second ceramic layer. And a glass chip in which a circuit of a passive element formed of a thin film in contact with the two internal conductor films is formed on a glass substrate.

本発明によれば、所望の設計値に対する抵抗値の精度の高い受動素子を内蔵したセラミック積層基板が得られる、という効果を奏する。   According to the present invention, there is an effect that a ceramic laminated substrate having a built-in passive element having a high resistance value with respect to a desired design value can be obtained.

本発明の実施の形態１にかかるセラミック積層基板の構成を示す要部断面模式図FIG. 2 is a schematic cross-sectional view of a main part showing a configuration of the ceramic laminated substrate according to the first embodiment of the present invention. 本発明の実施の形態１にかかるガラスチップの上面模式図1 is a schematic top view of a glass chip according to a first embodiment of the present invention. 本発明の実施の形態１にかかるセラミック積層基板の製造方法を説明するフローチャートFlow chart for explaining a method for manufacturing a ceramic laminated substrate according to a first embodiment of the present invention 本発明の実施の形態１にかかるセラミック層の製造方法を説明する図FIG. 4 is a view for explaining a method for manufacturing a ceramic layer according to the first embodiment of the present invention. 本発明の実施の形態１にかかるセラミック層の製造方法を説明する図FIG. 4 is a view for explaining a method for manufacturing a ceramic layer according to the first embodiment of the present invention. 本発明の実施の形態１にかかるセラミック層の製造方法を説明する図FIG. 4 is a view for explaining a method for manufacturing a ceramic layer according to the first embodiment of the present invention. 本発明の実施の形態１にかかるセラミック層の製造方法を説明する図FIG. 4 is a view for explaining a method for manufacturing a ceramic layer according to the first embodiment of the present invention. 本発明の実施の形態１にかかるセラミック層の製造方法を説明する図FIG. 4 is a view for explaining a method for manufacturing a ceramic layer according to the first embodiment of the present invention. 本発明の実施の形態１にかかるセラミック層の製造方法を説明する図FIG. 4 is a view for explaining a method for manufacturing a ceramic layer according to the first embodiment of the present invention. 本発明の実施の形態１にかかるセラミック層の製造方法を説明する図FIG. 4 is a view for explaining a method for manufacturing a ceramic layer according to the first embodiment of the present invention. 本発明の実施の形態１にかかる未焼成のセラミック積層体の製造方法を説明する図FIG. 4 is a view for explaining a method of manufacturing an unfired ceramic laminate according to the first embodiment of the present invention. 本発明の実施の形態１にかかる未焼成のセラミック積層体の製造方法を説明する図FIG. 4 is a view for explaining a method of manufacturing an unfired ceramic laminate according to the first embodiment of the present invention. 本発明の実施の形態１にかかるセラミック積層基板の製造方法を説明する図FIG. 4 is a view for explaining a method of manufacturing the ceramic laminated substrate according to the first embodiment of the present invention. 本発明の実施の形態１にかかるガラスチップの製造方法を説明する図であり、ガラス基板にフォトレジストが形成された状態を示す図FIG. 3 is a diagram illustrating a method for manufacturing a glass chip according to the first embodiment of the present invention, and is a diagram illustrating a state where a photoresist is formed on a glass substrate. 本発明の実施の形態１にかかるガラスチップの製造方法を説明する図であり、フォトレジストがパターニングされた状態を示す図FIG. 4 is a diagram for explaining the method for manufacturing a glass chip according to the first embodiment of the present invention, showing a state in which a photoresist is patterned. 本発明の実施の形態１にかかるガラスチップの製造方法を説明する図であり、抵抗膜となる導体膜が形成された状態を示す図FIG. 3 is a diagram for explaining the method for manufacturing a glass chip according to the first embodiment of the present invention, and is a diagram showing a state in which a conductive film serving as a resistive film is formed. 本発明の実施の形態１にかかるガラスチップの製造方法を説明する図であり、フォトレジストが除去された状態を示す図FIG. 4 is a diagram for explaining the method for manufacturing a glass chip according to the first embodiment of the present invention, and is a diagram showing a state where the photoresist has been removed; 本発明の実施の形態２にかかるセラミック積層基板の構成を示す要部断面模式図Principal cross-sectional schematic diagram showing a configuration of a ceramic laminated substrate according to a second embodiment of the present invention. 本発明の実施の形態２にかかるガラスチップの構成を示す模式図FIG. 4 is a schematic diagram showing a configuration of a glass chip according to a second embodiment of the present invention. 本発明の実施の形態３にかかるセラミック積層基板の構成を示す要部断面模式図Principal cross-sectional schematic diagram showing a configuration of a ceramic laminated substrate according to a third embodiment of the present invention.

以下に、本発明の実施の形態にかかるセラミック積層基板およびセラミック積層基板の製造方法を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。   Hereinafter, a ceramic laminated substrate and a method of manufacturing the ceramic laminated substrate according to an embodiment of the present invention will be described in detail with reference to the drawings. The present invention is not limited by the embodiment.

実施の形態１．
図１は、本発明の実施の形態１にかかるセラミック積層基板１００の構成を示す要部断面模式図である。本実施の形態１にかかるセラミック積層基板１００は、複数のセラミック層１０が積層されて形成されている。図１に示すセラミック積層基板１００においては、図１における上側を上層側、図１における下側を下層側とする。セラミック積層基板１００は、所望の回路を構成するために、導電層である導体膜からなる配線パターン２０が形成されており、各導電層の層間接続用にビア３０が設けられている。セラミック積層基板１００およびセラミック層１０における上層側を一面側、セラミック積層基板１００およびセラミック層１０における下層側を他面側と呼ぶ場合がある。 Embodiment 1 FIG.
FIG. 1 is a schematic cross-sectional view of a main part showing a configuration of a ceramic laminated substrate 100 according to the first embodiment of the present invention. The ceramic laminated substrate 100 according to the first embodiment is formed by laminating a plurality of ceramic layers 10. In the ceramic laminated substrate 100 shown in FIG. 1, the upper side in FIG. 1 is the upper layer side, and the lower side in FIG. 1 is the lower layer side. In the ceramic laminated substrate 100, a wiring pattern 20 made of a conductive film as a conductive layer is formed to form a desired circuit, and a via 30 is provided for interlayer connection of each conductive layer. The upper layer side of the ceramic laminated substrate 100 and the ceramic layer 10 may be called one surface side, and the lower layer side of the ceramic laminated substrate 100 and the ceramic layer 10 may be called another surface side.

本実施の形態１にかかるセラミック積層基板１００は、複数のセラミック層のうち隣り合う第１のセラミック層と第２のセラミック層との間に挟まれて配置されて電気的に独立した複数の内部導体膜と、第１のセラミック層と第２のセラミック層との間に挟まれて配置され、複数の内部導体膜のうちの２つの内部導体膜に接触する薄膜からなり受動素子を構成する回路と、回路が成膜されたガラス基板とを有するガラスチップと、を備えて構成されている。   The ceramic laminated substrate 100 according to the first embodiment includes a plurality of electrically independent internal layers that are disposed between adjacent first and second ceramic layers among the plurality of ceramic layers. A circuit comprising a conductive film, a thin film disposed between the first ceramic layer and the second ceramic layer and in contact with two of the plurality of internal conductive films, and constituting a passive element And a glass chip having a glass substrate on which a circuit is formed.

すなわち、セラミック積層基板１００は、セラミック層１０であるセラミック層１１とセラミック層１２とセラミック層１３とが積層されたセラミック積層体を有する。セラミック層１１は、複数のセラミック層１０のうち最上層に配置されたセラミック層１０である。セラミック層１２は、複数のセラミック層１０のうちセラミック積層基板１００の内部に配置されたセラミック層１０である。セラミック層１３は、複数のセラミック層１０のうち最下層に配置されたセラミック層１０である。セラミック層１２は、第１のセラミック層に対応する。セラミック層１１は、第２のセラミック層に対応する。セラミック層１３は、第３のセラミック層に対応する。   That is, the ceramic laminated substrate 100 has a ceramic laminated body in which the ceramic layers 11, which are the ceramic layers 10, the ceramic layers 12, and the ceramic layers 13 are laminated. The ceramic layer 11 is the ceramic layer 10 arranged on the uppermost layer among the plurality of ceramic layers 10. The ceramic layer 12 is the ceramic layer 10 that is arranged inside the ceramic laminated substrate 100 among the plurality of ceramic layers 10. The ceramic layer 13 is the ceramic layer 10 disposed at the bottom of the plurality of ceramic layers 10. The ceramic layer 12 corresponds to a first ceramic layer. The ceramic layer 11 corresponds to a second ceramic layer. The ceramic layer 13 corresponds to a third ceramic layer.

セラミック層１０は、例えばアルミナ（Ａｌ２Ｏ３）、シリカ（ＳｉＯ２）および酸化ホウ素（Ｂ２Ｏ３）を含むガラスセラミックスから形成される。なお、セラミック層１０の材料は、上記の材料に限定されず、一般的なセラミック積層基板において用いられる他の材料を用いることも可能である。 The ceramic layer 10 is formed of a glass ceramic containing, for example, alumina (Al 2 O 3 ), silica (SiO 2 ), and boron oxide (B 2 O 3 ). Note that the material of the ceramic layer 10 is not limited to the above-described materials, and other materials used in a general ceramic laminated substrate can be used.

また、セラミック積層基板１００は、導体膜からなる配線パターン２０である、上面配線パターン２１と上面配線パターン２２と内部配線パターン２３と内部配線パターン２４と内部配線パターン２５と下面配線パターン２６と、を有する。   In addition, the ceramic laminated substrate 100 includes an upper wiring pattern 21, an upper wiring pattern 22, an internal wiring pattern 23, an internal wiring pattern 24, an internal wiring pattern 25, and a lower wiring pattern 26, which are wiring patterns 20 made of a conductive film. Have.

上面配線パターン２１および上面配線パターン２２は、複数のセラミック層１０のうち最上層のセラミック層１０であるセラミック層１１の一面上において予め定められたパターンで導体膜が形成された配線パターンである。   The upper surface wiring pattern 21 and the upper surface wiring pattern 22 are wiring patterns in which a conductor film is formed in a predetermined pattern on one surface of the ceramic layer 11 which is the uppermost ceramic layer 10 among the plurality of ceramic layers 10.

内部配線パターン２３および内部配線パターン２４は、セラミック積層基板１００の内部において、複数のセラミック層１０のうち隣り合うセラミック層１１とセラミック層１２との間に挟まれて配置された内部配線パターンである。すなわち、内部配線パターン２３および内部配線パターン２４は、複数のセラミック層１０のうち隣り合う２つのセラミック層の層間に配置された内部導体膜である。内部配線パターン２３および内部配線パターン２４は、機械的および電気的に独立した内部配線パターンである。   The internal wiring pattern 23 and the internal wiring pattern 24 are internal wiring patterns disposed between the adjacent ceramic layers 11 and 12 of the plurality of ceramic layers 10 in the ceramic laminated substrate 100. . That is, the internal wiring pattern 23 and the internal wiring pattern 24 are internal conductive films disposed between two adjacent ceramic layers among the plurality of ceramic layers 10. The internal wiring patterns 23 and 24 are mechanically and electrically independent internal wiring patterns.

内部配線パターン２５は、セラミック積層基板１００の内部において、複数のセラミック層１０のうち隣り合うセラミック層１２とセラミック層１３との間に挟まれて配置された内部配線パターンである。   The internal wiring pattern 25 is an internal wiring pattern disposed between the adjacent ceramic layers 12 and 13 of the plurality of ceramic layers 10 inside the ceramic laminated substrate 100.

下面配線パターン２６は、複数のセラミック層１０のうち最下層のセラミック層１０であるセラミック層１３の他面上において予め定められたパターンで形成された配線パターンである。   The lower wiring pattern 26 is a wiring pattern formed in a predetermined pattern on the other surface of the ceramic layer 13 that is the lowermost ceramic layer 10 of the plurality of ceramic layers 10.

また、セラミック積層基板１００は、各セラミック層１０においてセラミック層１０の積層方向に延びて形成されて配線パターン２０同士をセラミック層１０の積層方向において電気的に接続する層間接続用のビア３０を有する。セラミック層１０の積層方向は、セラミック層１０の厚さ方向と同じ方向である。   Further, the ceramic laminated substrate 100 has vias 30 for interlayer connection formed in each ceramic layer 10 so as to extend in the laminating direction of the ceramic layers 10 and electrically connect the wiring patterns 20 in the laminating direction of the ceramic layers 10. . The laminating direction of the ceramic layer 10 is the same as the thickness direction of the ceramic layer 10.

また、配線パターン２０およびビア３０は、例えば銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）およびパラジウム（Ｐｄ）からなる群より選択される少なくとも１種の金属粉末または金属粒子を含有する導体により形成される。なお、配線パターン２０およびビア３０の材料は、上記の材料に限定されず、一般的なセラミック積層基板において用いられる他の材料を用いることも可能である。   The wiring pattern 20 and the via 30 are selected from the group consisting of, for example, copper (Cu), silver (Ag), aluminum (Al), gold (Au), nickel (Ni), platinum (Pt), and palladium (Pd). Formed by a conductor containing at least one kind of metal powder or metal particles. The materials of the wiring patterns 20 and the vias 30 are not limited to the above-mentioned materials, and other materials used in general ceramic laminated substrates can be used.

また、セラミック積層基板１００は、上面配線パターン２１および上面配線パターン２２を被覆するソルダーレジスト４０である上面ソルダーレジスト４１と、下面配線パターン２６を被覆するソルダーレジスト４０である下面ソルダーレジスト４２と、を有する。   In addition, the ceramic laminated substrate 100 includes an upper solder resist 41, which is a solder resist 40 covering the upper wiring pattern 21 and the upper wiring pattern 22, and a lower solder resist 42, which is a solder resist 40 covering the lower wiring pattern 26. Have.

ソルダーレジスト４０の材料は、例えば、アルミナ（Ａｌ２Ｏ３）、シリカ（ＳｉＯ２）、および酸化ホウ素（Ｂ２Ｏ３）を含むセラミック層１０と同じ成分のガラスセラミックスである。なお、ソルダーレジスト４０の材料は、上記の材料に限定されず、一般的なセラミック積層基板において用いられる他の材料を用いることも可能である。 The material of the solder resist 40 is, for example, a glass ceramic having the same components as the ceramic layer 10 containing alumina (Al 2 O 3 ), silica (SiO 2 ), and boron oxide (B 2 O 3 ). In addition, the material of the solder resist 40 is not limited to the above-mentioned material, and other materials used in a general ceramic laminated substrate can be used.

また、セラミック積層基板１００は、上面ソルダーレジスト４１に設けられた開口部４１ａから上面配線パターン２１が露出してなる実装パッド５０である実装パッド５１と、下面ソルダーレジスト４２に設けられた開口部４２ａから下面配線パターン２６が露出してなる実装パッド５０である実装パッド５２と、を有する。実装パッド５１および実装パッド５２は、半導体チップといった実装部品をセラミック積層基板１００に実装するために設けられた導電領域である。   Further, the ceramic laminated substrate 100 includes a mounting pad 51 which is a mounting pad 50 in which the upper wiring pattern 21 is exposed from an opening 41 a provided in the upper solder resist 41, and an opening 42 a provided in the lower solder resist 42. And a mounting pad 52 which is a mounting pad 50 in which the lower wiring pattern 26 is exposed. The mounting pad 51 and the mounting pad 52 are conductive regions provided for mounting a mounting component such as a semiconductor chip on the ceramic laminated substrate 100.

また、セラミック積層基板１００は、受動素子である抵抗体を構成するガラスチップ６０が、セラミック層１１とセラミック層１２との間に挟まれて内蔵されている。受動素子は、供給された電力を消費、蓄積、または放出する素子であり、増幅および整流などの能動動作を行わない部品である。ガラスチップ６０は、セラミック積層基板１００の内部において２つの内部配線パターンである内部配線パターン２３と内部配線パターン２４とに接触して、内部配線パターン２３と内部配線パターン２４とを電気的に接続する。ガラスチップ６０は、内部配線パターン２３と内部配線パターン２４とガラスチップ６０とを含む抵抗回路の一部を構成している。   In the ceramic laminated substrate 100, a glass chip 60 constituting a resistor as a passive element is embedded and sandwiched between the ceramic layer 11 and the ceramic layer 12. A passive element is an element that consumes, stores, or discharges supplied power, and is a component that does not perform active operations such as amplification and rectification. The glass chip 60 contacts the internal wiring patterns 23 and 24, which are two internal wiring patterns, inside the ceramic laminated substrate 100 to electrically connect the internal wiring patterns 23 and 24. . The glass chip 60 constitutes a part of a resistance circuit including the internal wiring pattern 23, the internal wiring pattern 24, and the glass chip 60.

図２は、本発明の実施の形態１にかかるガラスチップ６０の上面模式図である。ガラスチップ６０は、図２では、セラミック積層基板１００に組み込まれる前のガラスチップ６０の状態を示している。図２に示すように、受動素子の回路を構成する導体膜６１が絶縁基板からなる基体であるガラス基板６２上に成膜されて構成されている。ガラスチップ６０の基体であるガラス基板６２は、例えばシリカ（ＳｉＯ２）、酸化ホウ素（Ｂ２Ｏ３）およびアルミナ（Ａｌ２Ｏ３）を主成分とするホウケイ酸ガラスなどから形成される。導体膜６１は、薄膜プロセスにより成膜された薄膜の導体膜である。すなわち、ガラスチップ６０は、２つの配線パターンである内部配線パターン２３と内部配線パターン２４とに接触する薄膜からなり受動素子を構成する回路と、受動素子の回路が成膜されたガラス基板６２とを有する。 FIG. 2 is a schematic top view of the glass chip 60 according to the first embodiment of the present invention. FIG. 2 shows a state of the glass chip 60 before being incorporated into the ceramic laminated substrate 100. As shown in FIG. 2, a conductive film 61 constituting a circuit of a passive element is formed on a glass substrate 62 which is a base made of an insulating substrate. The glass substrate 62, which is a base of the glass chip 60, is formed of, for example, borosilicate glass containing silica (SiO 2 ), boron oxide (B 2 O 3 ), and alumina (Al 2 O 3 ) as main components. The conductor film 61 is a thin conductor film formed by a thin film process. That is, the glass chip 60 is composed of a thin film that is in contact with two internal wiring patterns, the internal wiring pattern 23 and the internal wiring pattern 24, a circuit that forms a passive element, and a glass substrate 62 on which the passive element circuit is formed. Having.

導体膜６１は、抵抗体として機能する被膜である抵抗膜である。抵抗膜には、セラミック積層基板の量産に適した導電材料の中で相対的に電気抵抗の高い材料が用いられる。このような抵抗膜は、例えばニッケルクロム（ＮｉＣｒ）、タンタル（Ｔａ）などの高抵抗材料、または窒化タンタル（ＴａＮ）などの薄膜抵抗体に用いられる材料、またはＴａ−ＳｉＯ２などのサーメット材料等からなる群より選択される少なくとも１種の材料から形成される。導体膜６１の厚みの範囲は、０．０３μｍ以上１０μｍ以下が例示される。また、導体膜６１の抵抗値は、１０Ω以上数ｋΩ以下の幅広い範囲とすることが可能である。 The conductor film 61 is a resistance film which is a film functioning as a resistor. As the resistance film, a material having relatively high electric resistance among conductive materials suitable for mass production of the ceramic laminated substrate is used. Such a resistance film is made of, for example, a high resistance material such as nickel chromium (NiCr) or tantalum (Ta), a material used for a thin film resistor such as tantalum nitride (TaN), or a cermet material such as Ta-SiO 2. And at least one material selected from the group consisting of: The range of the thickness of the conductor film 61 is, for example, 0.03 μm or more and 10 μm or less. Further, the resistance value of the conductive film 61 can be set in a wide range from 10Ω to several kΩ.

つぎに、本実施の形態１にかかるセラミック積層基板１００の製造方法について、図３から図１３を参照して説明する。図３は、本発明の実施の形態１にかかるセラミック積層基板１００の製造方法を説明するフローチャートである。図４は、本発明の実施の形態１にかかるセラミック層１１の製造方法を説明する図である。図５は、本発明の実施の形態１にかかるセラミック層１１の製造方法を説明する図である。図６は、本発明の実施の形態１にかかるセラミック層１１の製造方法を説明する図である。図７は、本発明の実施の形態１にかかるセラミック層１２の製造方法を説明する図である。図８は、本発明の実施の形態１にかかるセラミック層１３の製造方法を説明する図である。図９は、本発明の実施の形態１にかかるセラミック層１１の製造方法を説明する図である。図１０は、本発明の実施の形態１にかかるセラミック層１３の製造方法を説明する図である。図１１は、本発明の実施の形態１にかかる未焼成のセラミック積層体の製造方法を説明する図である。図１２は、本発明の実施の形態１にかかる未焼成のセラミック積層体の製造方法を説明する図である。図１３は、本発明の実施の形態１にかかるセラミック積層基板１００の製造方法を説明する図である。   Next, a method for manufacturing the ceramic laminated substrate 100 according to the first embodiment will be described with reference to FIGS. FIG. 3 is a flowchart illustrating the method for manufacturing the ceramic laminated substrate 100 according to the first embodiment of the present invention. FIG. 4 is a diagram illustrating a method for manufacturing the ceramic layer 11 according to the first embodiment of the present invention. FIG. 5 is a diagram illustrating a method for manufacturing the ceramic layer 11 according to the first embodiment of the present invention. FIG. 6 is a diagram illustrating a method for manufacturing the ceramic layer 11 according to the first embodiment of the present invention. FIG. 7 is a diagram illustrating a method for manufacturing the ceramic layer 12 according to the first embodiment of the present invention. FIG. 8 is a diagram illustrating a method for manufacturing the ceramic layer 13 according to the first embodiment of the present invention. FIG. 9 is a diagram illustrating a method for manufacturing the ceramic layer 11 according to the first embodiment of the present invention. FIG. 10 is a diagram illustrating a method for manufacturing the ceramic layer 13 according to the first embodiment of the present invention. FIG. 11 is a diagram illustrating a method for manufacturing an unfired ceramic laminate according to the first embodiment of the present invention. FIG. 12 is a diagram illustrating a method for manufacturing an unfired ceramic laminate according to the first embodiment of the present invention. FIG. 13 is a diagram illustrating a method for manufacturing the ceramic laminated substrate 100 according to the first embodiment of the present invention.

まず、ステップＳ１０において、図４に示すように、未焼成のセラミック層であるセラミックグリーンシート１０ａに、セラミックグリーンシート１０ａを厚み方向において貫通する貫通孔であるビアホール３１が形成される。ステップＳ１０においては、セラミック積層基板１００を構成する複数のセラミック層１０のうち、セラミック層１１となるグリーンシート１０ａであるセラミックグリーンシート１１ａに対してビアホール３１が形成される。以下では、「セラミックグリーンシート」を「グリーンシート」と表記する。   First, in step S10, as shown in FIG. 4, a via hole 31 which is a through hole penetrating the ceramic green sheet 10a in the thickness direction is formed in the ceramic green sheet 10a which is an unfired ceramic layer. In step S10, via holes 31 are formed in ceramic green sheets 11a, which are green sheets 10a to be ceramic layers 11, among a plurality of ceramic layers 10 constituting ceramic laminated substrate 100. Hereinafter, the “ceramic green sheet” is referred to as a “green sheet”.

ビアホール３１は、例えば厚さ１００μｍのグリーンシート１１ａおよびグリーンシート１２ａに、レーザー加工またはパンチング等の方法により、直径１５０μｍで形成される。なお、ビアホール３１の形成方法は、特に限定されない。   The via hole 31 is formed in the green sheet 11a and the green sheet 12a having a thickness of, for example, 100 μm and has a diameter of 150 μm by a method such as laser processing or punching. The method for forming the via hole 31 is not particularly limited.

つぎに、ステップＳ２０において、図５に示すように、ビアホール３１に導体３２が充填される。ここで、図５は、グリーンシート１１ａのビアホール３１に導体３２が充填された状態を示している。導体３２の材料としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）およびパラジウム（Ｐｄ）からなる群より選択される少なくとも１種の金属粉末または金属粒子を含有する導体に、焼結助剤として無機添加物および有機溶剤成分を加えてペースト状にした導体ペーストが用いられる。具体的には、導体ペーストである導体３２が、スクリーン印刷法を用いてビアホール３１に充填され、乾燥される。このようにして形成された、ビアホール３１に充填された導体３２を単にビア３０と表記する。なお、導体３２の充填方法は、特に限定されない。   Next, in step S20, the conductor 32 is filled in the via hole 31 as shown in FIG. Here, FIG. 5 shows a state where the conductor 32 is filled in the via hole 31 of the green sheet 11a. The material of the conductor 32 is selected, for example, from the group consisting of copper (Cu), silver (Ag), aluminum (Al), gold (Au), nickel (Ni), platinum (Pt), and palladium (Pd). A conductor paste containing an inorganic additive and an organic solvent component as a sintering aid added to a conductor containing at least one type of metal powder or metal particles to form a paste is used. Specifically, the conductor 32 which is a conductor paste is filled in the via hole 31 by using a screen printing method, and dried. The conductor 32 filled in the via hole 31 thus formed is simply referred to as a via 30. The method of filling the conductor 32 is not particularly limited.

つぎに、ステップＳ３０において、図６から図８に示すように、グリーンシート１０ａ上に、導体膜を成膜することによって配線パターン２０が形成される。ここで、図５に引き続く図６は、グリーンシート１１ａに配線パターン２０が形成された状態を示している。図７は、グリーンシート１２ａに配線パターン２０が形成された状態を示している。図８は、セラミック層１３となるグリーンシート１３ａに配線パターン２０が形成された状態を示している。   Next, in step S30, as shown in FIGS. 6 to 8, the wiring pattern 20 is formed by forming a conductive film on the green sheet 10a. Here, FIG. 6 subsequent to FIG. 5 shows a state where the wiring pattern 20 is formed on the green sheet 11a. FIG. 7 shows a state in which the wiring pattern 20 is formed on the green sheet 12a. FIG. 8 shows a state in which a wiring pattern 20 is formed on a green sheet 13 a to be the ceramic layer 13.

すなわち、図６に示すように、グリーンシート１１ａの一面上に、予め定められたパターンの上面配線パターン２１と上面配線パターン２２とが形成される。また、図７に示すように、グリーンシート１２ａの一面上に、予め定められたパターンの内部配線パターン２３と内部配線パターン２４とが形成される。また、セラミック層１３となるグリーンシート１３ａには、図８に示すように、予め定められたパターンの内部配線パターン２５が一面上に形成され、予め定められたパターンの下面配線パターン２６が他面上に形成される。なお、セラミック層１２となるグリーンシート１２ａおよびセラミック層１３となるグリーンシート１３ａには、ビア３０は形成されていない。   That is, as shown in FIG. 6, the upper surface wiring pattern 21 and the upper surface wiring pattern 22 having a predetermined pattern are formed on one surface of the green sheet 11a. As shown in FIG. 7, an internal wiring pattern 23 and an internal wiring pattern 24 having a predetermined pattern are formed on one surface of the green sheet 12a. As shown in FIG. 8, an internal wiring pattern 25 having a predetermined pattern is formed on one surface of the green sheet 13a serving as the ceramic layer 13, and a lower surface wiring pattern 26 having the predetermined pattern is formed on the other surface. Formed on top. The vias 30 are not formed in the green sheet 12a to be the ceramic layer 12 and the green sheet 13a to be the ceramic layer 13.

配線パターン２０は、例えば、スクリーン印刷法により、導体ペーストをグリーンシート１０ａ上に塗布して、乾燥することで形成される。これによりグリーンシート１０ａ上に導体膜からなる配線パターン２０が形成される。導体ペーストは、例えば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、またはパラジウム（Ｐｄ）等からなる少なくとも１種の金属粉末または金属粒子を含有する導体に、焼結助剤として無機添加物および有機溶剤成分を加えてペースト状にしたものである。導体膜２の厚さは、例えば５μｍ以上２０μｍ以下の範囲である。   The wiring pattern 20 is formed, for example, by applying a conductive paste on the green sheet 10a by a screen printing method and drying the paste. Thus, the wiring pattern 20 made of a conductive film is formed on the green sheet 10a. The conductor paste is, for example, at least one metal powder made of copper (Cu), silver (Ag), aluminum (Al), gold (Au), nickel (Ni), platinum (Pt), palladium (Pd), or the like. Alternatively, an inorganic additive and an organic solvent component are added as a sintering aid to a conductor containing metal particles to form a paste. The thickness of the conductive film 2 is, for example, in a range of 5 μm or more and 20 μm or less.

つぎに、ステップＳ４０において、図９および図１０に示すように、グリーンシート１１ａおよびグリーンシート１３ａの配線パターン２０を構成する導体膜の上にソルダーレジスト４０が形成される。ここで、図６に引き続く図９は、グリーンシート１１ａにソルダーレジスト４０が形成された状態を示している。図８に引き続く図１０は、グリーンシート１３ａにソルダーレジスト４０が形成された状態を示している。すなわち、図９に示すように、セラミック層１１となるグリーンシート１１ａにおいてセラミック層１１の一面側となる面に上面ソルダーレジスト４１が形成される。また、図１０に示すように、セラミック層１３となるグリーンシート１３ａにおいてセラミック層１１の他面側となる面に下面ソルダーレジスト４２が形成される。   Next, in step S40, as shown in FIGS. 9 and 10, a solder resist 40 is formed on the conductor film constituting the wiring pattern 20 of the green sheets 11a and 13a. Here, FIG. 9 subsequent to FIG. 6 shows a state where the solder resist 40 is formed on the green sheet 11a. FIG. 10 subsequent to FIG. 8 shows a state where the solder resist 40 is formed on the green sheet 13a. That is, as shown in FIG. 9, the upper surface solder resist 41 is formed on the surface on the one surface side of the ceramic layer 11 in the green sheet 11 a to be the ceramic layer 11. Further, as shown in FIG. 10, a lower surface solder resist 42 is formed on the surface on the other surface side of the ceramic layer 11 in the green sheet 13a to be the ceramic layer 13.

ソルダーレジスト４０としては、例えば、スクリーン印刷法により、アルミナ（Ａｌ２Ｏ３）、シリカ（ＳｉＯ２）、および酸化ホウ素（Ｂ２Ｏ３）を含むガラスセラミックスからなる粉末に有機溶剤成分を加えてペースト状にしたものを用いる。上面ソルダーレジスト４１は、開口部４１ａを有している。下面ソルダーレジスト４２は、開口部４２ａを有している。ソルダーレジスト４０の厚さは、例えば５μｍ以上２０μｍ以下である。このようにして配線パターン２０、ビア３０、ソルダーレジスト４０等の配線パターンを有したセラミック層１１、セラミック層１２およびセラミック層１３となるグリーンシート１０ａが形成される。 As the solder resist 40, for example, an organic solvent component is added to a powder made of a glass ceramic containing alumina (Al 2 O 3 ), silica (SiO 2 ), and boron oxide (B 2 O 3 ) by a screen printing method. Use a paste. The upper surface solder resist 41 has an opening 41a. The lower solder resist 42 has an opening 42a. The thickness of the solder resist 40 is, for example, not less than 5 μm and not more than 20 μm. In this manner, green sheets 10a to be the ceramic layers 11, 12, and 13 having the wiring patterns such as the wiring patterns 20, the vias 30, and the solder resists 40 are formed.

つぎに、ステップＳ５０において、図１１に示すように、グリーンシート１３ａと、グリーンシート１２ａと、ガラスチップ６０とがこの順で積層される。すなわち、グリーンシート１３ａの内部配線パターン２５と、グリーンシート１２ａの他面側とが対向する状態で、グリーンシート１３ａ上にグリーンシート１２ａが積層される。そして、ガラスチップ６０の導体膜６１を２つの内部配線パターンである内部配線パターン２３と内部配線パターン２４とに接触させた状態で、ガラス基板６２が一面側とされて、グリーンシート１２ａの一面上にガラスチップ６０が実装される。   Next, in step S50, as shown in FIG. 11, the green sheet 13a, the green sheet 12a, and the glass chip 60 are stacked in this order. That is, the green sheet 12a is stacked on the green sheet 13a in a state where the internal wiring pattern 25 of the green sheet 13a faces the other surface of the green sheet 12a. Then, in a state where the conductive film 61 of the glass chip 60 is in contact with the internal wiring patterns 23 and 24, which are the two internal wiring patterns, the glass substrate 62 is placed on one side and the green sheet 12a is placed on one side. Is mounted with a glass chip 60.

つぎに、図１２に示すように、グリーンシート１２ａおよびガラスチップ６０の一面側に、グリーンシート１１ａが積層される。このとき、グリーンシート１１ａは、グリーンシート１１ａにおけるセラミック層１１の他面側となる面とガラスチップ６０とが対向するように積層される。これにより、グリーンシート１３ａと、グリーンシート１２ａと、ガラスチップ６０と、グリーンシート１１ａとが積層された未焼成のセラミック積層体が形成される。   Next, as shown in FIG. 12, the green sheet 11a is laminated on one surface side of the green sheet 12a and the glass chip 60. At this time, the green sheet 11a is laminated so that the surface of the green sheet 11a on the other surface side of the ceramic layer 11 and the glass chip 60 face each other. Thereby, an unfired ceramic laminate in which the green sheet 13a, the green sheet 12a, the glass chip 60, and the green sheet 11a are laminated is formed.

ここで、セラミック層１２となるグリーンシート１２ａを第１のセラミック層と呼び、セラミック層１１となるグリーンシート１１ａを第２のセラミック層と呼び、セラミック層１３となるグリーンシート１３ａを第３のセラミック層と呼ぶ。ステップＳ５０では、第１のセラミック層およびガラスチップ６０を間に挟んで、第２のセラミック層と第３のセラミック層とが上下に配置されて未焼成のセラミック積層体が形成される。ガラスチップ６０は、ガラスチップ６０の導体膜６１を２つの内部配線パターンである内部配線パターン２３と内部配線パターン２４とに接触させ、また、ガラスチップ６０のガラス基板６２の一面側の外周縁部を内部配線パターン２３の表面および内部配線パターン２４の表面に接触させた状態で、第１のセラミック層の一面上および内部配線パターン２３上および内部配線パターン２４上に配置される。すなわち、ステップＳ５０では、受動素子の回路を構成する薄膜を２つの内部導体膜に接触させた状態で第１のセラミック層の一方の面上にガラスチップ６０を配置するとともに、少なくとも第２のセラミック層を第１のセラミック層の一方の面上に積層し、未焼成のセラミック積層体を形成する工程が実施される。   Here, the green sheet 12a serving as the ceramic layer 12 is referred to as a first ceramic layer, the green sheet 11a serving as the ceramic layer 11 is referred to as a second ceramic layer, and the green sheet 13a serving as the ceramic layer 13 is referred to as a third ceramic layer. Called layer. In step S50, the second ceramic layer and the third ceramic layer are vertically arranged with the first ceramic layer and the glass chip 60 interposed therebetween to form an unfired ceramic laminate. The glass chip 60 contacts the conductive film 61 of the glass chip 60 with the internal wiring patterns 23 and 24, which are two internal wiring patterns. Are placed on one surface of the first ceramic layer, on the internal wiring pattern 23, and on the internal wiring pattern 24 in a state where they are in contact with the surface of the internal wiring pattern 23 and the surface of the internal wiring pattern 24. That is, in step S50, the glass chip 60 is arranged on one surface of the first ceramic layer in a state where the thin film forming the circuit of the passive element is in contact with the two internal conductor films, and at least the second ceramic Laminating the layers on one side of the first ceramic layer to form a green ceramic laminate is performed.

なお、ガラスチップ６０の実装においては、チップマウンタなどの汎用自動機を用いることで、高速且つ高精度なガラスチップ６０の実装が可能となる。また、グリーンシート１２ａ上への実装後のガラスチップ６０の位置ずれが懸念される場合には、接着剤または粘着剤などを用いて、グリーンシート１１ａを積層する前に予めガラスチップ６０を仮固定してもよい。グリーンシート１１ａを積層する前に予めガラスチップ６０を仮固定することで、ガラスチップ６０の実装位置を適正な位置に高精度に制御でき、グリーンシート１１ａおよびグリーンシート１３ａに設けた実装パッド５０とガラスチップ６０に設けた導体膜６１との相対位置関係を、安定して設計どおりの位置関係とすることができる。これにより、ガラスチップ６０の抵抗値が安定した抵抗回路を得ることができる。   In mounting the glass chip 60, high-speed and high-precision mounting of the glass chip 60 becomes possible by using a general-purpose automatic machine such as a chip mounter. If there is a possibility that the glass chip 60 will be misaligned after being mounted on the green sheet 12a, the glass chip 60 is temporarily fixed in advance before laminating the green sheet 11a using an adhesive or an adhesive. May be. By temporarily fixing the glass chip 60 in advance before laminating the green sheet 11a, the mounting position of the glass chip 60 can be controlled to an appropriate position with high accuracy, and the mounting pad 50 provided on the green sheet 11a and the green sheet 13a The relative positional relationship with the conductive film 61 provided on the glass chip 60 can be stably set as designed. Thereby, a resistance circuit in which the resistance value of the glass chip 60 is stable can be obtained.

なお、ガラスチップ６０の仮固定に使用する接着剤または粘着剤は、セラミック積層体を焼成する際に熱分解される。したがって、接着剤または粘着剤に含まれる有機成分は、最終的にはセラミック積層基板１００には残存しない。   The adhesive or pressure-sensitive adhesive used for temporarily fixing the glass chip 60 is thermally decomposed when the ceramic laminate is fired. Therefore, the organic component contained in the adhesive or the pressure-sensitive adhesive does not ultimately remain on the ceramic laminated substrate 100.

つぎに、ステップＳ６０において、多層積層が完了した未焼成のセラミック積層体に対して、静水圧プレスなどによる上下からの加圧処理を施すことにより、図１３に示すように各層のグリーンシート１０ａが一体化される。   Next, in Step S60, the green sheet 10a of each layer is subjected to a pressing process from above and below by a hydrostatic press or the like on the unfired ceramic laminate having been subjected to the multilayer lamination, as shown in FIG. Be integrated.

つぎに、ステップＳ７０において、一体化された未焼成のセラミック積層体を必要な寸法に裁断して焼成処理することにより、焼結された基板が完成する。これにより、図１に示したセラミック積層基板１００が得られる。   Next, in step S70, the integrated unfired ceramic laminate is cut into necessary dimensions and fired to complete a sintered substrate. Thereby, the ceramic laminated substrate 100 shown in FIG. 1 is obtained.

なお、実装パッド５０を含む電極の酸化防止およびはんだ濡れ性の向上を目的として、実装パッド５０を含む電極に対してニッケルめっき、金めっきなどのめっき処理を施してもよい。   The electrodes including the mounting pads 50 may be subjected to a plating process such as nickel plating or gold plating for the purpose of preventing oxidation of the electrodes including the mounting pads 50 and improving the solder wettability.

つぎに、ガラスチップ６０の製造方法について説明する。図１４は、本発明の実施の形態１にかかるガラスチップ６０の製造方法を説明する図であり、ガラス基板６２にフォトレジスト７１が形成された状態を示す図である。図１５は、本発明の実施の形態１にかかるガラスチップ６０の製造方法を説明する図であり、フォトレジスト７１がパターニングされた状態を示す図である。図１６は、本発明の実施の形態１にかかるガラスチップ６０の製造方法を説明する図であり、抵抗膜となる導体膜６１ａが形成された状態を示す図である。図１７は、本発明の実施の形態１にかかるガラスチップ６０の製造方法を説明する図であり、フォトレジスト７１が除去された状態を示す図である。   Next, a method for manufacturing the glass chip 60 will be described. FIG. 14 is a diagram for explaining the method of manufacturing the glass chip 60 according to the first embodiment of the present invention, and is a diagram illustrating a state where the photoresist 71 is formed on the glass substrate 62. FIG. 15 is a diagram illustrating the method for manufacturing the glass chip 60 according to the first embodiment of the present invention, and is a diagram illustrating a state where the photoresist 71 is patterned. FIG. 16 is a diagram for explaining the method of manufacturing the glass chip 60 according to the first embodiment of the present invention, and is a diagram illustrating a state in which the conductor film 61a serving as the resistance film is formed. FIG. 17 is a diagram illustrating the method for manufacturing the glass chip 60 according to the first embodiment of the present invention, and is a diagram illustrating a state where the photoresist 71 is removed.

まず、図１４に示すように、スピンコートなどの塗布方法を用いて、平板状のガラス基板６２の一方の面の全面および外周を覆うようにフォトレジスト７１を形成する。つぎに、図１５に示すように、フォトリソグラフィによってフォトレジスト７１のパターンニングを行う。すなわち、ガラス基板６２の一方の面において抵抗膜が形成される抵抗膜形成領域の上の領域以外に形成されている不要なフォトレジスト７１を、フォトマスクと露光機を用いて露光処理する。そして、現像処理液でフォトレジスト７１の不要部を除去する。これにより、フォトレジスト７１において、ガラス基板６２の一方の面における抵抗膜が形成される抵抗膜形成領域に開口部７２が形成される。   First, as shown in FIG. 14, a photoresist 71 is formed using a coating method such as spin coating so as to cover the entire surface and the outer periphery of one surface of the flat glass substrate 62. Next, as shown in FIG. 15, patterning of the photoresist 71 is performed by photolithography. That is, the unnecessary photoresist 71 formed in a region other than the region above the resistance film formation region where the resistance film is formed on one surface of the glass substrate 62 is exposed using a photomask and an exposure machine. Then, unnecessary portions of the photoresist 71 are removed with a developing solution. As a result, in the photoresist 71, an opening 72 is formed in a resistive film forming region on one surface of the glass substrate 62 where the resistive film is formed.

つぎに、図１６に示すように、抵抗膜となる導体膜６１ａとして例えば窒化タンタル（ＴａＮ）などの材料がガラス基板６２上およびフォトレジスト７１上の全面に成膜される。導体膜６１ａは、薄膜プロセスにより成膜され、たとえばスパッタリング装置を用いて成膜される。   Next, as shown in FIG. 16, for example, a material such as tantalum nitride (TaN) is formed on the entire surface of the glass substrate 62 and the photoresist 71 as the conductive film 61 a to be a resistance film. The conductor film 61a is formed by a thin film process, for example, using a sputtering device.

つぎに、剥離液を用いてフォトレジスト７１をガラス基板６２から除去することで、図１７に示すように、受動素子の回路を構成する導体膜６１がガラス基板６２の一方の面の上に成膜されたガラスチップ６０が得られる。また、必要に応じて、ダイシングなどによりガラス基板６２の外形を加工してもよい。なお、ガラスチップ６０の外形の一例は、例えば縦０．６ｍｍ×横０．３ｍｍ、厚さ０．０５ｍｍである。また、導体膜６１の外形の一例は、例えば縦０．４ｍｍ×横０．１ｍｍ、厚さ１００ｎｍである。   Next, by removing the photoresist 71 from the glass substrate 62 using a stripper, a conductor film 61 constituting a circuit of a passive element is formed on one surface of the glass substrate 62 as shown in FIG. The coated glass chip 60 is obtained. If necessary, the outer shape of the glass substrate 62 may be processed by dicing or the like. An example of the outer shape of the glass chip 60 is, for example, 0.6 mm long × 0.3 mm wide and 0.05 mm thick. An example of the outer shape of the conductive film 61 is, for example, 0.4 mm long × 0.1 mm wide and 100 nm thick.

上述した工程を経ることによって、抵抗体として機能するガラスチップ６０を内蔵したセラミック積層基板１００を形成することができる。なお、上記においては、リフトオフ工法により導体膜６１を形成する場合について示したが、導体膜６１の形成方法はこれに限定されない。導体膜６１は、たとえばエッチング工法を用いて形成されてもよい。   Through the above-described steps, the ceramic laminated substrate 100 including the glass chip 60 functioning as a resistor can be formed. Although the case where the conductor film 61 is formed by the lift-off method has been described above, the method of forming the conductor film 61 is not limited to this. The conductor film 61 may be formed using, for example, an etching method.

なお、上記においては、３層のセラミック層１０が積層されたセラミック積層基板１００について説明したが、上記と同様の方法によってより多くのセラミック層１０を積層することによって、より多層のセラミック層１０が積層されるとともにガラスチップ６０が内蔵されたセラミック積層基板を形成することが可能である。また、セラミック層１１とセラミック層１２との２層のセラミック層１０が積層されたセラミック積層基板を構成することも可能である。   In the above description, the ceramic laminated substrate 100 on which the three ceramic layers 10 are laminated has been described. However, by laminating more ceramic layers 10 by the same method as described above, a more multilayer ceramic layer 10 can be formed. It is possible to form a ceramic laminated substrate in which the glass chips 60 are embedded while being laminated. It is also possible to configure a ceramic laminated substrate in which two ceramic layers 10 of a ceramic layer 11 and a ceramic layer 12 are laminated.

上述した本実施の形態１では、グリーンシート１０ａの表面よりも高い平坦性を有するガラス基板６２上にあらかじめ導体膜６１を形成するため、グリーンシート１０ａの表面に導体膜６１を直接形成する場合と比べて安定した形状の導体膜６１の成膜が可能となる。すなわち、図２に示すようにパターン端のがたつきが無く、また膜厚の均一性が高い導体膜６１を形成することができる。このため、細長い形状を有する導体膜６１であっても、薄膜プロセスで可能な範囲の膜厚で、パターン端のがたつきが無く、また膜厚の均一性が高い導体膜６１を形成することができる。これにより、設計どおりの所望の抵抗値に対して公差±１０％程度の範囲内の抵抗値を有する導体膜６１を安定して形成することができ、抵抗値の精度の高い抵抗体を内蔵したセラミック積層基板１００を安定して形成することができる。   In the first embodiment described above, since the conductor film 61 is formed in advance on the glass substrate 62 having higher flatness than the surface of the green sheet 10a, the case where the conductor film 61 is directly formed on the surface of the green sheet 10a As a result, the conductive film 61 having a more stable shape can be formed. That is, as shown in FIG. 2, it is possible to form the conductor film 61 with no play at the pattern end and with high uniformity of the film thickness. For this reason, even if the conductive film 61 has an elongated shape, it is necessary to form the conductive film 61 having a thickness within a range that can be achieved by the thin film process, with no play at the pattern end, and a high uniformity of the film thickness. Can be. This makes it possible to stably form the conductive film 61 having a resistance value within a range of about ± 10% of a desired resistance value as designed, and to incorporate a resistor having a high resistance value. The ceramic laminated substrate 100 can be formed stably.

また、本実施の形態１にかかるセラミック積層基板の製造方法では、導体膜６１は１回の薄膜プロセスで形成可能であり、少ない工数でガラスチップ６０を形成可能である。   Further, in the method for manufacturing a ceramic laminated substrate according to the first embodiment, the conductive film 61 can be formed by one thin-film process, and the glass chip 60 can be formed with a small number of steps.

したがって、本実施の形態１にかかるセラミック積層基板の製造方法では、スクリーン印刷法などの印刷法で抵抗膜を形成する場合に生じる、抵抗膜のパターンの端部形状のがたつきが大きくなる、膜厚が不均一になる、膜厚が局所的に薄い部位で欠陥が発生する、といった問題が生じることがなく、これらの問題に起因して設計どおりの抵抗値を安定して得られない、という問題がない。   Therefore, in the method for manufacturing a ceramic laminated substrate according to the first embodiment, when the resistive film is formed by a printing method such as a screen printing method, the end shape of the pattern of the resistive film, which occurs when the resistive film is formed, becomes large. There is no problem that the film thickness becomes non-uniform or a defect occurs at a portion where the film thickness is locally thin, and the resistance value as designed cannot be stably obtained due to these problems. There is no problem.

また、上述した本実施の形態１にかかるセラミック積層基板の製造方法では、未焼成のセラミック積層体を焼成する際にセラミック積層基板１００を焼結するときにガラス基板６２が軟化する。そして、軟化したガラス基板６２が、ガラス基板６２に対向するセラミック層１１と導体膜６１との接合材として機能する。これにより、ガラスチップ６０に対向するセラミック層１０とガラスチップ６０との密着性が向上する。すなわち、セラミック積層基板１００に内蔵された内蔵部品であるガラスチップ６０とセラミック層１１との界面の密着性が向上する。これにより、セラミック積層基板１００の耐久性および組み立ての信頼性が向上する。   In the method for manufacturing a ceramic laminated substrate according to the first embodiment described above, the glass substrate 62 is softened when the ceramic laminated substrate 100 is sintered when the unfired ceramic laminated body is fired. Then, the softened glass substrate 62 functions as a bonding material between the ceramic layer 11 and the conductor film 61 facing the glass substrate 62. Thereby, the adhesion between the ceramic layer 10 facing the glass chip 60 and the glass chip 60 is improved. That is, the adhesiveness at the interface between the glass chip 60, which is a built-in component built in the ceramic laminated substrate 100, and the ceramic layer 11 is improved. Thereby, the durability and the reliability of assembly of the ceramic laminated substrate 100 are improved.

なお、ガラスチップ６０のガラス基板６２の反りが大きい場合には、ガラスチップ６０に対向するセラミック層１０とガラス基板６２とが接触しない部位が生じる可能性がある。このため、ガラスチップ６０に対向するセラミック層１０とガラスチップ６０との密着性の向上の観点においては、ガラス基板６２の平坦性は、ガラスチップ６０上にグリーンシート１１ａが積層された際に、ガラスチップ６０とグリーンシート１１ａとの間に隙間が生じない程度であることが好ましい。   When the glass substrate 62 of the glass chip 60 has a large warp, there is a possibility that a portion where the ceramic layer 10 facing the glass chip 60 does not contact the glass substrate 62 may occur. Therefore, from the viewpoint of improving the adhesion between the ceramic layer 10 facing the glass chip 60 and the glass chip 60, the flatness of the glass substrate 62 is improved when the green sheet 11a is laminated on the glass chip 60. It is preferable that a gap is not generated between the glass chip 60 and the green sheet 11a.

したがって、本実施の形態１によれば、所望の設計値に対する抵抗値の精度の高い受動素子を内蔵したセラミック積層基板１００が得られる、という効果を奏する。   Therefore, according to the first embodiment, there is an effect that a ceramic laminated substrate 100 having a built-in passive element having a high resistance value with respect to a desired design value is obtained.

実施の形態２．
図１８は、本発明の実施の形態２にかかるセラミック積層基板２００の構成を示す要部断面模式図である。図１９は、本発明の実施の形態２にかかるガラスチップ８０の構成を示す模式図である。 Embodiment 2 FIG.
FIG. 18 is a schematic cross-sectional view of a main part showing a configuration of a ceramic laminated substrate 200 according to the second embodiment of the present invention. FIG. 19 is a schematic diagram illustrating a configuration of the glass chip 80 according to the second embodiment of the present invention.

セラミック積層基板に内蔵されてガラスチップにより構成される受動素子は、抵抗膜の単層膜により形成される抵抗体である必要はない。セラミック積層基板に内蔵されてガラスチップにより構成される受動素子は、例えば、図１９に示すように、下部電極８１、誘電体層からなる誘電体層８２および上部電極８３がガラス基板８４上にセラミック層の積層方向において積層されたキャパシタであってもよい。すなわち、ガラスチップ８０は、受動素子の回路に接触する２つの内部導体膜のうちの一方に接触する下部電極８１と、誘電体層８２と、受動素子の回路に接触する２つの内部導体膜のうちの他方に接触する上部電極とがガラス基板８４上に積層されている。下部電極８１および上部電極８３は、薄膜プロセスにより成膜された薄膜の導体膜である。誘電体層８２は、薄膜プロセスにより成膜された薄膜の誘電体膜である。   The passive element formed of a glass chip and incorporated in the ceramic laminated substrate does not need to be a resistor formed of a single-layer resistive film. As shown in FIG. 19, for example, as shown in FIG. 19, a passive element built in a ceramic laminated substrate and formed of a glass chip includes a lower electrode 81, a dielectric layer 82 composed of a dielectric layer, and an upper electrode 83 formed on a glass substrate 84 by a ceramic. The capacitors may be stacked in the stacking direction of the layers. That is, the glass chip 80 includes the lower electrode 81 that contacts one of the two internal conductor films that contact the circuit of the passive element, the dielectric layer 82, and the two internal conductor films that contact the circuit of the passive element. An upper electrode that contacts the other of them is laminated on a glass substrate 84. The lower electrode 81 and the upper electrode 83 are thin conductor films formed by a thin film process. The dielectric layer 82 is a thin dielectric film formed by a thin film process.

さらに、セラミック積層基板に内蔵されてガラスチップにより構成される受動素子は、ガラス基板上に導体パターン、または導体パターンと誘電体層とが配置された回路からなる、インダクタまたはフィルタなどの受動素子であってもよい。この場合、導体パターン、または導体パターンと誘電体層とが配置された回路は、リフトオフ工法、エッチング工法などを利用した薄膜プロセスによって形成される。これにより、本実施の形態２では、ガラスチップに多様な回路を形成することが可能になり、セラミック積層基板の高機能化を実現できる。   Furthermore, passive elements which are built in a ceramic laminated substrate and are configured by a glass chip are passive elements such as inductors or filters which are formed by a circuit in which a conductor pattern or a conductor pattern and a dielectric layer are arranged on a glass substrate. There may be. In this case, the conductor pattern or a circuit in which the conductor pattern and the dielectric layer are arranged is formed by a thin film process using a lift-off method, an etching method, or the like. Thereby, in the second embodiment, it is possible to form various circuits on the glass chip, and it is possible to realize a high-performance ceramic laminated substrate.

実施の形態３．
図２０は、本発明の実施の形態３にかかるセラミック積層基板３００の構成を示す要部断面模式図である。セラミック積層基板３００は、内部配線パターン２５の代わりに電気的に独立した内部配線パターン２７と内部配線パターン２８とを有し、セラミック層１２に層間接続用のビア３０を有し、ガラスチップ６０が内部配線パターン２７と内部配線パターン２８とに接続されて配置されている点が、セラミック積層基板１００と異なる。 Embodiment 3 FIG.
FIG. 20 is a schematic cross-sectional view of a main part showing a configuration of a ceramic laminated substrate 300 according to the third embodiment of the present invention. The ceramic laminated substrate 300 has an internal wiring pattern 27 and an internal wiring pattern 28 that are electrically independent in place of the internal wiring pattern 25, has a via 30 for interlayer connection in the ceramic layer 12, and has a glass chip 60. It is different from the ceramic laminated substrate 100 in that it is arranged to be connected to the internal wiring patterns 27 and 28.

ガラスチップ６０は、セラミック積層基板において必ずしも面内方向における外周の四方の側面がセラミック層１０と密着する必要は無い。したがって、セラミック積層基板は、図２０に示すようにガラスチップ６０の側面とセラミック層１０との間に空隙１２ｃを残す構造とされてもよい。一般的なセラミック積層基板は、焼成時に有機成分がガス化して、外形が収縮する傾向にある。上述した実施の形態１にかかるセラミック積層基板１００では、焼成時にセラミック層がセラミック層の面内方向において収縮すると、ガラスチップ６０を圧縮する応力がガラスチップ６０に加わり、ガラスチップ６０にクラックが入る可能性が考えられる。   The glass chip 60 does not necessarily need to be in close contact with the ceramic layer 10 on the four outer peripheral sides in the in-plane direction in the ceramic laminated substrate. Therefore, the ceramic laminated substrate may have a structure in which a gap 12c is left between the side surface of the glass chip 60 and the ceramic layer 10, as shown in FIG. In a general ceramic laminated substrate, an organic component tends to be gasified at the time of firing, and the outer shape tends to shrink. In the ceramic laminated substrate 100 according to the above-described first embodiment, when the ceramic layer contracts in the in-plane direction of the ceramic layer during firing, a stress compressing the glass chip 60 is applied to the glass chip 60, and the glass chip 60 is cracked. There is a possibility.

本実施の形態３にかかるセラミック積層基板３００は、実施の形態１にかかるセラミック積層基板１００の構成を基本構成として、セラミック層１３側の面に設けられてガラスチップ６０が配置される凹部１２ｂが、セラミック層１２に形成されている。ここで、凹部１２ｂのセラミック層１２の面内方向における開口部寸法は、凹部１２ｂの内側面とガラスチップ６０との間に意図的に空隙１２ｃを残すように、セラミック層１２の面内方向におけるガラスチップ６０の外形寸法よりも大きくされている。これにより、ガラスチップ６０のガラス基板６２の側面は、セラミック層１２の面内方向においてセラミック層１２から離間している。このように、凹部１２ｂの内側面とガラスチップ６０のガラス基板６２の側面との間に意図的に空隙１２ｃを設けることで、セラミック積層基板３００を作製する焼成時における、セラミック層１２がセラミック層１２の面内方向において収縮することに起因するガラスチップ６０に対する圧縮応力を低減することができる。これにより、セラミック積層基板３００は、セラミック層１２の焼成時の収縮に起因したガラスチップ６０の破損を防止することができ、セラミック積層基板３００の信頼性の向上を実現できる。   The ceramic laminated substrate 300 according to the third embodiment is based on the configuration of the ceramic laminated substrate 100 according to the first embodiment, and includes a concave portion 12b provided on the surface on the ceramic layer 13 side and on which the glass chip 60 is arranged. , Formed on the ceramic layer 12. Here, the size of the opening of the recess 12b in the in-plane direction of the ceramic layer 12 is such that the gap 12c is intentionally left between the inner surface of the recess 12b and the glass chip 60. It is larger than the outer dimensions of the glass chip 60. Thereby, the side surface of the glass substrate 62 of the glass chip 60 is separated from the ceramic layer 12 in the in-plane direction of the ceramic layer 12. In this way, by intentionally providing the gap 12c between the inner side surface of the concave portion 12b and the side surface of the glass substrate 62 of the glass chip 60, the ceramic layer 12 during firing of the ceramic laminated substrate 300 is 12, the compressive stress on the glass chip 60 caused by contraction in the in-plane direction can be reduced. Thus, the ceramic laminated substrate 300 can prevent the glass chip 60 from being damaged due to shrinkage of the ceramic layer 12 during firing, and can improve the reliability of the ceramic laminated substrate 300.

なお、凹部１２ｂの代わりに、セラミック層１２を厚み方向において貫通する開口がセラミック層１２における凹部１２ｂの形成領域に形成されてもよい。この場合は、セラミック層１１におけるセラミック層１２側の面に内部配線パターンを設けることにより、図２０に示すセラミック積層基板３００と同様の機能を備えたセラミック積層基板を構成可能である。   Note that, instead of the concave portion 12b, an opening penetrating the ceramic layer 12 in the thickness direction may be formed in a region of the ceramic layer 12 where the concave portion 12b is formed. In this case, by providing an internal wiring pattern on the surface of the ceramic layer 11 on the ceramic layer 12 side, a ceramic laminated substrate having the same function as the ceramic laminated substrate 300 shown in FIG. 20 can be configured.

以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、実施の形態の技術同士を組み合わせることも可能であるし、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。   The configurations shown in the above embodiments show an example of the content of the present invention, and the technologies of the embodiments can be combined with each other, or can be combined with another known technology. However, a part of the configuration may be omitted or changed without departing from the gist of the present invention.

１０，１１，１２，１３ セラミック層、１０ａ，１１ａ，１２ａ，１３ａ セラミックグリーンシート、１１ｂ，１２ｂ 凹部、１２ｃ 空隙、２０ 配線パターン、２１，２２ 上面配線パターン、２３，２４，２５，２７，２８ 内部配線パターン、２６ 下面配線パターン、３０ ビア、３１ ビアホール、３２ 導体、４０ ソルダーレジスト、４１ 上面ソルダーレジスト、４１ａ，４２ａ，７２ 開口部、４２ 下面ソルダーレジスト、５０，５１，５２ 実装パッド、６０，８０ ガラスチップ、６１，６１ａ 導体膜、６２，８４ ガラス基板、７１ フォトレジスト、８１ 下部電極、８２ 誘電体層、８３ 上部電極、１００，２００，３００ セラミック積層基板。   10, 11, 12, 13 ceramic layer, 10a, 11a, 12a, 13a ceramic green sheet, 11b, 12b recess, 12c void, 20 wiring pattern, 21, 22 top wiring pattern, 23, 24, 25, 27, 28 inside Wiring pattern, 26 lower wiring pattern, 30 vias, 31 via holes, 32 conductors, 40 solder resist, 41 upper solder resist, 41a, 42a, 72 opening, 42 lower solder resist, 50, 51, 52 mounting pad, 60, 80 Glass chip, 61, 61a conductor film, 62, 84 glass substrate, 71 photoresist, 81 lower electrode, 82 dielectric layer, 83 upper electrode, 100, 200, 300 ceramic laminated substrate.

Claims (7)

積層された複数のセラミック層と、
前記複数のセラミック層のうち隣り合う第１のセラミック層と第２のセラミック層との間に挟まれて配置されて電気的に独立した複数の内部導体膜と、
前記第１のセラミック層と前記第２のセラミック層との間に挟まれて配置され、前記複数の内部導体膜のうちの２つの前記内部導体膜に接触する薄膜からなり受動素子を構成する回路と、前記回路が成膜されたガラス基板とを有するガラスチップと、
を備えることを特徴とするセラミック積層基板。 A plurality of stacked ceramic layers,
A plurality of electrically independent inner conductor films interposed between adjacent first and second ceramic layers among the plurality of ceramic layers;
A circuit comprising a thin film that is disposed between the first ceramic layer and the second ceramic layer and that is in contact with two of the plurality of internal conductor films, and constitutes a passive element. And a glass chip having a glass substrate on which the circuit is formed,
A ceramic laminated substrate comprising: 前記ガラス基板は、前記第２のセラミック層における前記第１のセラミック層側の面に設けられた凹部に配置されており、前記第２のセラミック層の面内方向において側面が前記第２のセラミック層から離間していること、
を特徴とする請求項１に記載のセラミック積層基板。 The glass substrate is disposed in a concave portion provided on a surface of the second ceramic layer on the first ceramic layer side, and a side surface of the second ceramic layer in the in-plane direction of the second ceramic layer is the second ceramic layer. Separated from the layers,
The ceramic laminated substrate according to claim 1, wherein: 前記回路は、抵抗膜であること、
を特徴とする請求項１または２に記載のセラミック積層基板。 The circuit is a resistive film;
The ceramic laminated substrate according to claim 1, wherein: 前記回路は、下部電極と誘電体層と上部電極とが積層されていること、
を特徴とする請求項１または２に記載のセラミック積層基板。 The circuit, a lower electrode, a dielectric layer and an upper electrode are laminated,
The ceramic laminated substrate according to claim 1, wherein: 受動素子の回路を構成する薄膜をガラス基板の一方の面上に成膜してガラスチップを形成する第１工程と、
未焼成の第１のセラミック層の一面上に電気的に独立した複数の内部導体膜を薄膜プロセスにより形成する第２工程と、
前記受動素子の回路を構成する薄膜を前記複数の内部導体膜のうちの２つの前記内部導体膜に接触させた状態で前記第１のセラミック層の一方の面上に前記ガラスチップを配置するとともに、少なくとも未焼成の第２のセラミック層を前記第１のセラミック層の一方の面上に積層し、未焼成のセラミック積層体を形成する第３工程と、
前記未焼成のセラミック積層体を焼結する第４工程と、
を含むことを特徴とするセラミック積層基板の製造方法。 A first step of forming a glass chip by forming a thin film constituting a circuit of a passive element on one surface of a glass substrate;
A second step of forming a plurality of electrically independent internal conductor films on one surface of the unfired first ceramic layer by a thin film process;
Disposing the glass chip on one surface of the first ceramic layer in a state where a thin film constituting a circuit of the passive element is in contact with two of the plurality of internal conductor films; A third step of laminating at least an unfired second ceramic layer on one surface of the first ceramic layer to form an unfired ceramic laminate;
A fourth step of sintering the unfired ceramic laminate;
A method for manufacturing a ceramic laminated substrate, comprising: 前記第３工程では、前記未焼成の第２のセラミック層に前記ガラス基板の前記一方の面を対向させて、前記未焼成の第１のセラミック層と前記未焼成の第２のセラミック層とを積層すること、
を特徴とする請求項５に記載のセラミック積層基板の製造方法。 In the third step, the one side of the glass substrate is opposed to the unfired second ceramic layer, and the unfired first ceramic layer and the unfired second ceramic layer are separated. Stacking,
The method for manufacturing a ceramic laminated substrate according to claim 5, wherein: 前記ガラス基板を、前記第２のセラミック層における前記第１のセラミック層側の面に設けられた凹部に配置し、前記第２のセラミック層の面内方向において前記ガラス基板の側面を前記第２のセラミック層から離間させること、
を特徴とする請求項６に記載のセラミック積層基板の製造方法。 The glass substrate is disposed in a concave portion provided on a surface of the second ceramic layer on the side of the first ceramic layer, and a side surface of the glass substrate is aligned with the second surface in an in-plane direction of the second ceramic layer. Separated from the ceramic layer of
The method for manufacturing a ceramic laminated substrate according to claim 6, wherein:
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