JP2020038883A - 回路構造体及び回路構造体の製造方法 - Google Patents

Abstract

【課題】精度よい配線が可能な回路構造体及び斯かる回路構造体の製造方法を提供する。【解決手段】複数の第１端子７１１と、第１端子７１１と並設された少なくとも一つの第２端子７２１とを備える半導体素子７が複数実装された回路構造体において、半導体素子７の並設方向に並設され、半導体素子７毎に第１端子７１１と接続された接続ランド部３１と、接続ランド部３１同士の間に設けられた絶縁部６と、絶縁部６に設けられ、第２端子と接続された導電部８１（８）とを備える。【選択図】図４

Description

本発明は、半導体素子が実装された回路構造体及び斯かる回路構造体の製造方法に関する。

従来から、自動車には、電源からヘッドランプ、ワイパー等の負荷へ電力を分配する電気接続箱が搭載されている。電気接続箱は、電源に接続されて電力回路を構成するバスバと、前記電力回路を制御する制御回路を有する回路基板とを備える。電力回路には電力の供給・遮断を行うスイッチング素子等を備える。

特許文献１には、配線パターン状に打ち抜いた複数のバスバを、電子部品が実装される部分を露出した状態で、例えば絶縁材料を用いて一体化成形した電子部品搭載用基板が提案されている。

特開平９−３２１３９５号公報

一方、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体スイッチング素子を用いる場合、ドレイン端子・ソース端子・ゲート端子をそれぞれ別のバスバ上に接続する必要が生じる。

一般にはスイッチング素子の端子配列は、ソース端子とゲート端子とが直線状に並設され、端子ピッチに合わせて所定間隙にてバスバが夫々配置される。またドレイン端子に係るバスバにおいても、ソース端子・ゲート端子に係るバスバと所定間隙を隔てて配置される。

ところが、近年、スイッチング素子の小型化に伴い、端子ピッチが狭小されつつあり、バスバ同士を隣り合わせる配置が物理的に難しくなっている。また、複数のスイッチング素子を並設させるような場合は、バスバの配置が更に困難である。

しかしながら、特許文献１に係る電子部品搭載用基板においても、このような問題については考慮されておらず、解決することは出来ない。

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、狭小な端子ピッチを有する複数の半導体素子を並設する場合において、精度よい配線が可能な回路構造体及び斯かる回路構造体の製造方法を提供することにある。

本開示の一態様に係る回路構造体は、複数の第１端子と、前記第１端子と並設された少なくとも一つの第２端子とを備える半導体素子が複数実装された回路構造体において、前記半導体素子の並設方向に並設され、前記半導体素子毎に前記第１端子と接続された接続部と、前記接続部同士の間に設けられた絶縁部と、前記絶縁部に設けられ、前記第２端子と接続された導電部とを備える。

本開示の一態様に係る回路構造体の製造方法は、複数の第１端子と、前記第１端子と並設された少なくとも一つの第２端子とを備える半導体素子が複数実装される回路構造体の製造方法において、第１導電片と、前記第１導電片に一辺側が接続された矩形の接続板部と、前記接続板部の前記一辺と対向する他辺側に並設され、前記第１端子に接続される接続部とが一体成型された一体部材に対して、前記接続部同士の間に絶縁部を形成し、前記絶縁部に溝部を形成し、前記溝部内に導電材を設け、前記第２端子と前記導電材とを接続する。

本開示の一態様によれば、狭小な端子ピッチを有する複数の半導体素子を並設する場合においても、精度よい配線が可能な回路構造体及び斯かる回路構造体の製造方法を提供できる。

本実施形態に係る電気接続箱の外見を示す斜視図である。 本実施形態に係る電気接続箱の分解図である。 本実施形態に係る回路構造体の分解図である。 図３の四角の破線部を拡大した拡大図である。 図４におけるＶ−Ｖ線による縦断面図である。 図４におけるＶＩ−ＶＩ線による縦断面図である。 図５における絶縁部部分を拡大して示す図である。 本実施形態に係る回路構造体の製造方法を説明する説明図である。 本実施形態に係る回路構造体の製造方法を説明する説明図である。 本実施形態に係る回路構造体の製造方法を説明する説明図である。 本実施形態に係る回路構造体の製造方法を説明する説明図である。

［本発明の実施形態の説明］
最初に本開示の実施態様を列挙して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。

（１）本開示の一態様に係る回路構造体は、複数の第１端子と、前記第１端子と並設された少なくとも一つの第２端子とを備える半導体素子が複数実装された回路構造体において、前記半導体素子の並設方向に並設され、前記半導体素子毎に前記第１端子と接続された接続部と、前記接続部同士の間に設けられた絶縁部と、前記絶縁部に設けられ、前記第２端子と接続された導電部とを備える。

本態様にあっては、前記第１端子を前記接続部に接続させ、前記接続部同士の間に設けられた前記絶縁部内に設けられた前記導電部に前記第２端子を接続させる。従って、前記第１端子及び前記第２端子間のピッチが狭小な複数の半導体素子を並設する場合においても、精度よく配線ができ、前記第１端子の配線及び前記第２端子の配線間にショート等が発生することを防止できる。

（２）本開示の一態様に係る回路構造体は、前記導電部は、前記絶縁部に形成された溝部と、前記溝部内に設けられた導電材とを含む。

本態様にあっては、前記導電部が、前記絶縁部に形成された前記溝部と、前記溝部内に設けられた前記導電材とからなる。従って、前記第１端子の配線及び前記第２端子の配線間にショート等が発生することを防止できるうえに、各半導体素子の前記第２端子間のショート等が発生することを防止できる。

（３）本開示の一態様に係る回路構造体は、前記接続部と接続された第１導電片と、矩形であり、一辺側が前記第１導電片と接続され、前記一辺と対向する他辺側が前記接続部と接続された接続板部とを備え、前記第１導電片、前記接続板部、及び、前記接続部が一体形成してある。

本態様にあっては、前記第１導電片、前記接続板部、及び、前記接続部が一体形成されてある。従って、前記第１導電片、前記接続板部、及び、前記接続部の間における接続点がなくなり、これらの間の電気抵抗を減らすことができる。

（４）本開示の一態様に係る回路構造体は、前記接続部は、前記接続板部の一面上に設けられ、前記絶縁部は、前記接続板部の前記一面を覆うように設けられており、前記絶縁部において前記導電部が形成された導電面と、前記接続部において前記第１端子と接続された接続面とは面一である。

本態様にあっては、前記絶縁部において前記導電部が形成された導電面と、前記接続部において前記第１端子と接続された接続面とは面一である。従って、一つの半導体素子において、並設された前記第１端子及び前記第２端子の配線が容易にできる。

（５）本開示の一態様に係る回路構造体は、前記絶縁部の前記導電面及び前記接続部の前記接続面と面一に設けられ、前記接続部の並設方向と交差する方向に、前記接続部と間隔を挟んで配置された第２導電片を備え、各半導体素子の第３端子が前記第２導電片と接続している。

本態様にあっては、前記第２導電片が前記接続部と間隔を挟んで配置され、前記第３端子と、前記第１端子及び前記第２端子とが絶縁されている。また、前記第２導電片が前記絶縁部の前記導電面及び前記接続部の前記接続面と面一であるので、一つの半導体素子が備える前記第１端子、前記第２端子及び前記第３端子を、同一面上に配線することができる。

（６）本開示の一態様に係る回路構造体は、前記複数の半導体素子は、前記接続板部の前記他辺において両端を除く部分に設けられ、前記絶縁部は、前記接続板部の前記他辺の両端近傍に、前記第１導電片及び前記第２導電片の間の間隔を維持する間隔維持部を有する。

本態様にあっては、前記第１導電片及び前記第２導電片の間の間隔を維持する前記間隔維持部が、前記半導体素子が設けられていない、前記接続板部の前記他辺の両端近傍に設けられている。従って、半導体素子の発熱によって前記間隔維持部が膨張することに起因する問題を事前に防止することができる。

（７）本開示の一態様に係る回路構造体は、前記導電材は、前記溝部内おいて、前記導電面より低い位置に設けられている。

本態様にあっては、前記溝部内おいて前記導電材が前記導電面より低く設けられているので、例えば、前記導電面上に水滴が落ちて複数の導電部に跨っているような状態になった場合であっても、水滴と前記導電材が接することを防ぎ、エレクトロマイグレーションが生じることを防止できる。

（８）本開示の一態様に係る回路構造体の製造方法は、複数の第１端子と、前記第１端子と並設された少なくとも一つの第２端子とを備える半導体素子が複数実装される回路構造体の製造方法において、第１導電片と、前記第１導電片に一辺側が接続された矩形の接続板部と、前記接続板部の前記一辺と対向する他辺側に並設され、前記第１端子に接続される接続部とが一体成型された一体部材に対して、前記接続部同士の間に絶縁部を形成し、前記絶縁部に溝部を形成し、前記溝部内に導電材を設け、前記第２端子と前記導電材とを接続する。

本態様にあっては、前記第１導電片と、前記接続板部と、複数の前記接続部とが一体成型された一体部材に対して、前記接続部同士の間に前記絶縁部を形成し、前記絶縁部に前記溝部を形成し、前記溝部内に設ける前記導電材が前記第２端子と接続する。従って、前記第１端子及び前記第２端子の配線間の絶縁が確実に行われ、且つ前記第１端子及び前記第２端子間のピッチが狭小な複数の半導体素子を並設する場合においても、精度よく配線ができる。

（９）本開示の一態様に係る回路構造体の製造方法は、前記一体部材と、各半導体素子の第３端子が接続される第２導電片とを収容する枠体を形成することを含み、前記絶縁部の形成、前記溝部の形成及び前記枠体の形成は同時に行われる。

本態様にあっては、前記絶縁部の形成、前記溝部の形成及び前記枠体の形成は同時に行われる。従って、製造工程を簡素化できる。

（１０）本開示の一態様に係る回路構造体の製造方法は、前記接続部に前記第１端子を接続し、前記第２導電片に前記第３端子を接続し、前記溝部内に導電材を設けて、前記第２端子と前記導電材とを接続させる。

本態様にあっては、前記第１端子と前記接続部との接続、及び、前記第２導電片と前記第３端子との接続が完了した後、前記溝部内に前記導電材を設けると共に、前記第２端子と前記導電材との接続が行われる。前記第１端子の接続及び前記第３端子の接続後であるので、前記第２端子に対する位置決めが確実であり、前記導電材を設けると共に前記第２端子の接続が行われるので製造工程を簡素化できる。

（１１）本開示の一態様に係る回路構造体の製造方法は、前記絶縁部の形成、前記溝部の形成及び前記枠体の形成はインサート成形にて行われる。

本態様にあっては、前記絶縁部の形成、前記溝部の形成及び前記枠体の形成はインサート成形にて行われるので、同時に成形でき、製造工程を簡素化できる。

（１２）本開示の一態様に係る回路構造体の製造方法は、前記導電材は銅ナノ粒子インクを用いる。

本態様にあっては、前記導電材として銅ナノ粒子インクを用いる。低温焼成処理によって銅ナノ粒子インクが硬化し、この際、前記第２端子との接続が完了する。従って、製造工程を簡素化できる。

[本発明の実施形態の詳細]
本発明をその実施形態を示す図面に基づいて具体的に説明する。本開示の実施形態に係る回路構造体及びその製造方法を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

以下においては、本実施形態に係る回路構造体を、電源からヘッドランプ、ワイパー等の負荷へ電力を分配する電気接続箱に適用した場合を例にあげて説明する。

図１は、本実施形態に係る電気接続箱１００の外見を示す斜視図であり、図２は、本実施形態に係る電気接続箱１００の分解図である。
本実施形態に係る電気接続箱１００は略箱体の形状をなしており、制御回路基板９と、制御回路基板９を収容する回路構造体１０と、制御回路基板９を収容した回路構造体１０を覆う蓋８０と、回路構造体１０を挟んで蓋８０と反対側に設けられ、回路構造体１０が発する熱を放熱するヒートシンク９０とを備える。ヒートシンク９０は、ネジ７０が回路構造体１０の四隅に形成された貫通孔６０に挿入されてヒートシンク９０の四隅に形成された螺子穴９１と螺合することによって回路構造体１０に取り付けられる。

回路構造体１０には、複数の半導体素子７１〜７７が並設されている。以下、説明の便宜上、半導体素子７１〜７７を単に半導体素子７とも言う。また、半導体素子７１〜７７は同じ構成を有するので、説明の便宜上、半導体素子７１の場合を例に挙げて説明し、半導体素子７２〜７７についての説明を省略する。

図３は、本実施形態に係る回路構造体１０の分解図であり、図４は、図３の四角の破線部を拡大した拡大図である。

各半導体素子７は、例えばＦＥＴ（より具体的には面実装タイプのパワーＭＯＳＦＥＴ）であり、３つのソース端子７１１（第１端子）、１つのゲート端子７２１（第２端子）及び１つのドレイン端子７３１（図５及び図６参照）を有している。３つのソース端子７１１とゲート端子７２１とは直線状に並設されており、ドレイン端子７３１（第３端子）は半導体素子７の下側に設けられている。

半導体素子７１〜７７は、第１バスバ３ａを備える第１通電体３（一体部材）と、第２バスバ２ａ（第２導電片）を備える第２通電体２とに跨るように実装されている。即ち、半導体素子７１〜７７の並設方向と交差する方向（前後方向）に、第１通電体３と第２通電体２とが所定の間隔５０を隔てて配置されており、各半導体素子７の一端が第１通電体３に接続され、前記一端と対向する他端が第２通電体２に接続されている。半導体素子７１〜７７は第２通電体２に固定されている。

第１通電体３及び第２通電体２は、例えば、略矩形の板状であり、夫々の上面が面一になるように配置されている。このような状態にて、第１通電体３及び第２通電体２は枠体１１内に収容されている。第１通電体３の第１バスバ３ａ及び第２通電体２の第２バスバ２ａは夫々の長手方向が枠体１１の長手方向と一致するように配置されている。枠体１１は第１通電体３及び第２通電体２の側面を取り囲んで保持している。

枠体１１は、中空矩形であり、上下方向に所定の厚みを有する。制御回路基板９と接続されるコネクタ端子５が、枠体１１の右側側壁を厚み方向に貫通して設けられ、一端が枠体１１の内側に突出され、他端が枠体１１の外側に突出されている。枠体１１の右側側壁の外側には、コネクタ端子５の他端を保護する円筒形のハウジング５１が取り付けられている。

第１通電体３は、第１バスバ３ａ（第１導電片）、接続板部３８、絶縁部６及び接続ランド部３１〜３７（接続部）からなる。第１通電体３には、第１バスバ３ａの前側（長辺側）の側面から垂直に立ち上がる端子板３９が設けられている（図８参照）。端子板３９は、電源（バッテリー）又は負荷（ヘッドランプ、ワイパー等）に接続される。端子板３９は、枠体１１の前側の側壁を貫通し、枠体１１の外側に突出している。

第２通電体２では、第２バスバ２ａの後側（長辺側）の側面から垂直に立ち上がる端子板２１が設けられている（図８参照）。端子板２１は、電源（バッテリー）又は負荷（ヘッドランプ、ワイパー等）に接続される。端子板２１は、枠体１１の後側の側壁を貫通し、枠体１１の外側に突出している。

図５は、図４におけるＶ−Ｖ線による縦断面図であり、図６は、図４におけるＶＩ−ＶＩ線による縦断面図である。第１通電体３の後側の側面と第２通電体２の前側の側面とは、間隔５０を挟んで対向している。これによって、第１通電体３及び第２通電体２は絶縁されている。

第１通電体３は、上面において前後方向の後側半部に絶縁部６が設けられている。絶縁部６は、例えばＰＰＳ（ポリフェニレンサルファイド）のような耐熱性の高い熱可塑性樹脂からなる。また、第１通電体３は、前後方向の前側半部に第１バスバ３ａが設けられている。第１バスバ３ａは、例えば純銅又は銅合金からなり、上面にはニッケルメッキが施されている。

絶縁部６は略矩形板状であり、絶縁部６において後側の辺縁には、半導体素子７１〜７７のソース端子と接続される接続ランド部３１〜３７が設けられている。接続ランド部３１〜３７は半導体素子７毎に３つのソース端子と夫々接続する。例えば、接続ランド部３１は半導体素子７１の３つのソース端子７１１と接続されている（図４参照）。

絶縁部６の下側には、接続ランド部３１〜３７を第１バスバ３ａと接続する接続板部３８が設けられている。換言すれば、絶縁部６は接続板部３８の上面（一面）上に設けられている。接続板部３８は、例えば純銅又は銅合金からなる。また、接続板部３８は矩形であり、前側の一辺側が第１バスバ３ａと接続され、前記一辺と対向する、後側の他辺側が接続ランド部３１〜３７と接続されている。より詳しくは、接続ランド部３１〜３７は、接続板部３８の前記上面の上であって、後側の他辺側に設けられている（図８参照）。
このように、板状の接続板部３８を用いることによって、接続ランド部３１〜３７と第１バスバ３ａとの接続における電気抵抗を減らすことができる。

接続ランド部３１〜３７は、半導体素子７１〜７７の並設方向に沿って、即ち、左右方向に等間隔にて並設されている。接続ランド部３１〜３７同士の間にも絶縁部６が設けられている。即ち、接続ランド部３１〜３７同士の間と、接続ランド部３１〜３７及び第１バスバ３ａの間とには絶縁部６が設けられている。接続ランド部３１〜３７は、例えば純銅又は銅合金からなる。

接続ランド部３１〜３７は上面（接続面）が矩形であり、前記上面に半導体素子７１〜７７のソース端子が接続される。例えば、接続ランド部３１の上面３１１には半導体素子７１の３つのソース端子７１１が接続されている。上述する導電部８が設けられた絶縁部６の上面６８（導電面）と接続ランド部３１〜３７の上面は面一をなしている（図５参照）。

接続ランド部３１〜３７、接続板部３８及び第１バスバ３ａは一体形成されている。例えば、純銅又は銅合金の板材にニッケルメッキを施した後、切断、切削、プレス加工などにより一体形成される。これによって、本実施形態に係る回路構造体１０では、第１通電体３においていわゆる接続点がなくなり、電気抵抗を減らすことができる。
本実施形態に係る回路構造体１０はこれに限るものでなく、接続ランド部３１〜３７、接続板部３８及び第１バスバ３ａを別々に設けて第１通電体３をなしても良い。

絶縁部６の上面６８には、導電部８が線状に設けられている。絶縁部６の上面６８において左側の端部には制御回路基板９に接続するピン状の接続端子４が複数突設されている。導電部８は各半導体素子７のゲート端子を各接続端子４に夫々接続させる。即ち、半導体素子７１〜７７は夫々導電部８によって各接続端子４に接続される。

各導電部８は、絶縁部６の上面６８に形成された溝部６１〜６７と、溝部６１〜６７の内側に設けられた導電材８１〜８７とを含む。溝部６１〜６７は互いに干渉しないように形成されている。

図７は、図５における絶縁部６部分を拡大して示す図である。
各溝部６１〜６７は、第２通電体２に固定された各半導体素子７１〜７７のゲート端子に整合する位置から夫々対応する接続端子４まで凹設されている。

例えば、溝部６１は半導体素子７１のゲート端子７２１の真下から、何れかの接続端子４まで凹設されている（図４及び図６参照）。溝部６１の内側には導電材８１が設けられ、半導体素子７１のゲート端子７２１及び対応する接続端子４が導電材８１と接続している。導電材８１〜８７には、例えば銅ナノ粒子インクを用いる。

このようにして、各接続端子４は導電部８（導電材８１〜８７）を介して各半導体素子７１〜７７のゲート端子と接続する。
接続端子４は制御回路基板９に接続されており、制御回路基板９が送信する、半導体素子７１〜７７を制御する制御信号を、導電部８を介して各半導体素子７１〜７７のゲート端子に送る。これによって、半導体素子７１〜７７が制御され、第１通電体３から第２通電体２へ、又は第２通電体２から第１通電体３への通電が制御される。

図７に示すように、各導電部８においては、導電材８１〜８７が夫々溝部６１〜６７の内側に設けられている。この際、導電材８１〜８７の上面は溝部６１〜６７からはみ出ることなく、絶縁部６の上面６８よりも低い位置に位置する。
これによって、本実施形態に係る回路構造体１０においては、例えば、第１通電体３上に水滴が落ちて複数の導電部８に跨っているような状態になった場合であっても、水滴と導電材８１〜８７とが接することを防ぎ、エレクトロマイグレーションが生じることを事前に防止出来る。

上述したように、接続ランド部３１〜３７（半導体素子７１〜７７）は、絶縁部６において後側の辺縁部に並設されており、前記辺縁部において左右方向の両端を除く部分に設けられている。換言すれば、接続ランド部３１〜３７は接続板部３８の後側の辺縁部に並設されている。

一方、絶縁部６は、後側の辺縁部における左右方向の両端に、第１バスバ３ａ及び第２バスバ２ａの間の間隔５０を維持する間隔維持部６９を有している。間隔維持部６９は、絶縁部６の前記辺縁部における左右方向の両端部にて、第２バスバ２ａ方向に、換言すれば第２通電体２及び第１通電体３の離隔方向に間隔５０だけ突設されている。また、これに限るものでなく、間隔維持部６９の一部が間隔５０に介在するように構成しても良い。

このように、本実施形態に係る回路構造体１０においては、半導体素子７１〜７７の位置から離れて、絶縁部６の前記辺縁部における左右方向の両端部に間隔維持部６９を設けている。従って、半導体素子７１〜７７が発熱する際に間隔維持部６９が熱膨張することによって生じる問題等を未然に防止出来る。

第２通電体２（第２バスバ２ａ）には半導体素子７１〜７７が固定されている。第２バスバ２ａは矩形の板状であり、上面において、前側の辺縁部に半導体素子７１〜７７が並設されている。半導体素子７１〜７７は下方にドレイン端子を備えているので、ドレイン端子を第２バスバ２ａに例えばはんだ付けさせることにより、半導体素子７１〜７７が第２バスバ２ａに固定される。
例えば、半導体素子７１においては、ドレイン端子７３１が第２バスバ２ａの前側の辺縁部にハンダ付けされている。これによって、半導体素子７１が第２バスバ２ａに接続されると共に、第２バスバ２ａに固定される。

制御回路基板９は、回路パターンが形成されており、マイクロコンピュータ又は制御ＩＣ等の制御素子が実装されている。制御回路基板９は接続端子４及びコネクタ端子５に接続されている。制御回路基板９はコネクタ端子５を介して入力される指示信号に応じて、半導体素子７１〜７７の開閉を制御する制御信号を、接続端子４及び導電材８１〜８７を介して半導体素子７１〜７７に送信する。

以上のような構成を有することから、本実施形態に係る回路構造体１０は、複数の端子を有し、端子間のピッチが狭小な半導体素子７を複数並設する場合においても、半導体素子７の各端子に係る配線を精度よく行うことができる。

具体的には、本実施形態に係る回路構造体１０においては、半導体素子７のソース端子に対しては接続ランド部３１〜３７による配線を行い、ゲート端子に対しては絶縁部６の導電部８による配線を行うことにより、配線を精度良く行うことができ、ソース端子の配線とゲート端子の配線間にショートが生じることを防ぐことができる。
更に、導電部８は絶縁部６に設けられており、絶縁部６に形成された溝部６１〜６７と、その内側に設けられた導電材８１〜８７からなる。従って、導電部８同士間でショートが生じることを防止できる。

以下、本実施形態に係る回路構造体１０の製造方法について説明する。図８〜図１１は、本実施形態に係る回路構造体１０の製造方法を説明する説明図である。

先ずは、接続ランド部３１〜３７、接続板部３８、第１バスバ３ａ及び端子板３９が一体形成された第１通電体３と、第２バスバ２ａ及び端子板２１が一体形成された第２通電体２とを用意する。斯かる第１通電体３及び第２通電体２は、例えば、純銅又は銅合金の板材に、厚み２〜３ｍｍのニッケルメッキを施した後、切断、切削、プレス加工などを行うことによって作成される（図８参照）。

このように作成された第１通電体３及び第２通電体２と、接続端子と、コネクタ端子５とをインサート成型用金型内に配置して、射出成形機にて一体成型する。成形樹脂としては、ＰＰＳ(ポリフェニレンサルファイド)のような耐熱性の高い熱可塑性樹脂を使用する。

この工程にて、枠体１１及びハウジング５１が成形され、かつ第２通電体２の上面及び第１通電体３の接続ランド部３１〜３７の上面が露出した状態にて同一平面上に絶縁部６が形成される（図９参照）。また、この際、絶縁部６の上面６８には、導電部８用の溝部６１〜６７が同時に形成される。上述したように、溝部６１〜６７は、各半導体素子７１〜７７のゲート端子の下部から、接続端子４を結ぶように設けられている。

次いで、半導体素子７１〜７７を実装する。具体的には、半導体素子７１〜７７のドレイン端子と接続する第２通電体２の辺縁部、ソース端子と接続する接続ランド部３１〜３７の上面にはんだペースト４０を塗布後、半導体素子７１〜７７を適宜載置して（図１０参照）、この状態にてリフロー炉ではんだ付けを行う。

以後、溝部６１〜６７内に導電材を充填する。導電材としては、低温の焼成でバルクに近い導電性を発現する特徴を持つ銅ナノ粒子インクを用いる。
１２０℃程度の温度で焼成すると、溝部６１〜６７内に導電材８１〜８７が夫々形成され、半導体素子７１〜７７のゲート端子及び接続端子４がそれぞれ銅配線と接合される。これによって、半導体素子７１〜７７のゲート端子及び接続端子４が電気的に接続される（図１１参照）。

次いで、制御回路基板９の所定位置に形成されたスルーホール部（図３参照）に、接続端子４及びコネクタ端子５をはんだ付けする。

今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

２ 第２通電体
２ａ 第２バスバ
３ 第１通電体
３ａ 第１バスバ
４ 接続端子
５ コネクタ端子
６ 絶縁部
７ 半導体素子
８ 導電部
９ 制御回路基板
１０ 回路構造体
１１ 枠体
３１〜３７ 接続ランド部
３８ 接続板部
３９ 端子板
４０ はんだペースト
５０ 間隔
５１ ハウジング
６１〜６７ 溝部
６８ 上面
６９ 間隔維持部
７０ ネジ
８０ 蓋
７１〜７７ 半導体素子
８１〜８７ 導電材
９０ ヒートシンク
９１ 螺子穴
１００ 電気接続箱
３１１ 上面
７１１ ソース端子（第１端子）
７２１ ゲート端子（第２端子）
７３１ ドレイン端子

Claims (12)

1. 複数の第１端子と、前記第１端子と並設された少なくとも一つの第２端子とを備える半導体素子が複数実装された回路構造体において、
   前記半導体素子の並設方向に並設され、前記半導体素子毎に前記第１端子と接続された接続部と、
   前記接続部同士の間に設けられた絶縁部と、
   前記絶縁部に設けられ、前記第２端子と接続された導電部と
   を備える回路構造体。
2. 前記導電部は、
   前記絶縁部に形成された溝部と、
   前記溝部内に設けられた導電材と
   を含む請求項１に記載の回路構造体。
3. 前記接続部と接続された第１導電片と、
   矩形であり、一辺側が前記第１導電片と接続され、前記一辺と対向する他辺側が前記接続部と接続された接続板部とを備え、
   前記第１導電片、前記接続板部、及び、前記接続部が一体形成してある請求項２に記載の回路構造体。
4. 前記接続部は、前記接続板部の一面上に設けられ、
   前記絶縁部は、前記接続板部の前記一面を覆うように設けられており、
   前記絶縁部において前記導電部が形成された導電面と、前記接続部において前記第１端子と接続された接続面とは面一である請求項３に記載の回路構造体。
5. 前記絶縁部の前記導電面及び前記接続部の前記接続面と面一に設けられ、前記接続部の並設方向と交差する方向に、前記接続部と間隔を挟んで配置された第２導電片を備え、
   各半導体素子の第３端子が前記第２導電片と接続している請求項４に記載の回路構造体。
6. 前記複数の半導体素子は、前記接続板部の前記他辺において両端を除く部分に設けられ、
   前記絶縁部は、前記接続板部の前記他辺の両端近傍に、前記第１導電片及び前記第２導電片の間の間隔を維持する間隔維持部を有する請求項５に記載の回路構造体。
7. 前記導電材は、前記溝部内おいて、前記導電面より低い位置に設けられている請求項４から６の何れか一つに記載の回路構造体。
8. 複数の第１端子と、前記第１端子と並設された少なくとも一つの第２端子とを備える半導体素子が複数実装される回路構造体の製造方法において、
   第１導電片と、前記第１導電片に一辺側が接続された矩形の接続板部と、前記接続板部の前記一辺と対向する他辺側に並設され、前記第１端子に接続される接続部とが一体成型された一体部材に対して、前記接続部同士の間に絶縁部を形成し、
   前記絶縁部に溝部を形成し、
   前記溝部内に導電材を設け、
   前記第２端子と前記導電材とを接続することを含む回路構造体の製造方法。
9. 前記一体部材と、各半導体素子の第３端子が接続される第２導電片とを収容する枠体を形成することを含み、
   前記絶縁部の形成、前記溝部の形成及び前記枠体の形成は同時に行われる請求項８に記載の回路構造体の製造方法。
10. 前記接続部に前記第１端子を接続し、
    前記第２導電片に前記第３端子を接続し、
    前記溝部内に導電材を設けて、前記第２端子と前記導電材とを接続させる請求項９に記載の回路構造体の製造方法。
11. 前記絶縁部の形成、前記溝部の形成及び前記枠体の形成はインサート成形にて行われる請求項９に記載の回路構造体の製造方法。
12. 前記導電材は銅ナノ粒子インクを用いる請求項８から１１の何れか一つに記載の回路構造体の製造方法。

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