JP2020021387A - メモリシステム - Google Patents

Abstract

【課題】メモリシステムの内部で生成される電圧の不具合が発生した場合に当該不具合の影響を抑制することができるメモリシステムを提供する。【解決手段】フラッシュメモリと、前記フラッシュメモリに対するアクセスを制御するメモリコントローラと、外部電源から供給される電力の電圧を所定の電圧に変換する電圧変換を行い、当該電圧変換後の電力を前記メモリコントローラに供給する電圧変換回路と、前記電圧変換回路から前記メモリコントローラに供給される電力の電圧が所定の電圧範囲から外れている場合に、非活性化信号を前記メモリコントローラに出力する強制停止回路と、を備え、前記メモリコントローラは、活性状態または非活性状態の指示を受ける入力端子を有し、前記入力端子に前記非活性化信号が入力された場合、非活性状態になる、メモリシステム。【選択図】図１

Description

本発明は、メモリシステムに関する。

フラッシュメモリに関する技術についての研究や開発が行われている。
フラッシュメモリを使用してデータを記憶するメモリシステムが知られている。このようなメモリシステムは、外部電源から供給される電圧を各種の動作電圧に変換する複数の電圧変換回路を備える。これらの動作電圧は、メモリコントローラおよびフラッシュメモリのそれぞれに供給される。

近年では、このようなメモリシステムを小型化するために、フラッシュメモリを制御するメモリコントローラのチップと当該フラッシュメモリのチップを１つのパッケージに組み込んだＩＣ（Integrated Circuit）パッケージが開発されている。
ここで、このようなＩＣパッケージに外部から電圧を供給する場合、ユーザ（人）にとって、当該電圧を外部から供給させるための作業が必要になる。このため、このようなＩＣパッケージでは、メモリコントローラとフラッシュメモリとこれらに所定電圧の電力を供給する電圧変換回路が、１つのＩＣパッケージの中に組み込まれていることが多い。

このようなメモリシステムでは、内蔵されている電圧変換回路の不具合により、フラッシュメモリに対するデータの書き込みあるいは読み出しに失敗する場合があった。

例えば、メモリコントローラのプロセッサーに供給されるコア電圧（例えば、＋２．５ボルト［Ｖ］の電圧）は、仕様上、所定の電圧範囲（例えば、＋２．５Ｖ±１０％）に収まる電圧値である必要がある。
しかしながら、ＥＯＳ（Electrical Over Stress）あるいはＥＳＤ（Electro Static Discharge）等により、電圧変換回路で使用されている電源ＩＣに異常等が発生した場合、電圧変換回路からは正常なコア電圧が供給されないことがある。
また、コア電圧の電圧値が所定の電圧範囲よりも高い電圧値である場合であっても、プロセッサーは、見かけ上、動作してしまう場合がある。このような状態でメモリコントローラが動作し続けると、不具合が発生してしまう可能性が高い。

また、所定の電圧が供給されていない状態でメモリシステムが動作してしまうと、フラッシュメモリに対するデータの書き込みあるいは読み出しが正常に行われていなくてもユーザがそれに気付かない場合があった。
この場合、例えば、メモリシステムの信頼性を確保することが困難となり、また、不具合品が流出してしまう恐れもあった。

このような問題を解決するため、メモリコントローラとフラッシュメモリと電圧変換回路とが組み込まれたＩＣパッケージでは、電圧変換回路の出力電圧を監視するための電圧モニターピンが設けられている場合があった。このようなＩＣパッケージでは、当該電圧モニターピンを介して当該ＩＣパッケージに組み込まれている電圧変換回路の出力電圧を監視することができる。
しかしながら、このような監視を行うためには、ＩＣパッケージの外部に電圧を測定する回路を設ける必要がある。

電圧を監視する回路の従来技術としては、特許文献１に、端子の電圧があらかじめ決められた上限値および下限値の間にあるか否かを判定する回路が開示されている（特許文献１参照。）。

特開２００８−３０４３９３号公報

しかしながら、フラッシュメモリを使用するメモリシステムでは、当該メモリシステムの内部で生成される電圧が所定の電圧範囲から外れている場合に、それに対処する技術の具体化が不十分であった。

本発明は、このような事情を考慮してなされたもので、メモリシステムの内部で生成される電圧が所定の電圧範囲から外れた場合、つまり、メモリシステムに組み込まれている電圧変換回路に不具合が発生した場合に、当該不具合の影響を抑制することができるメモリシステムを提供することを課題とする。

本発明の一態様は、フラッシュメモリと、前記フラッシュメモリに対するアクセスを制御するメモリコントローラと、外部電源から供給される電力の電圧を所定の電圧に変換する電圧変換を行い、当該電圧変換後の電力を前記メモリコントローラに供給する電圧変換回路と、前記電圧変換回路から前記メモリコントローラに供給される電力の電圧が所定の電圧範囲から外れている場合に、非活性化信号を前記メモリコントローラに出力する強制停止回路と、を備え、前記メモリコントローラは、活性状態または非活性状態の指示を受ける入力端子を有し、前記入力端子に前記非活性化信号が入力された場合、非活性状態になる、メモリシステムである。

本発明によれば、メモリシステムの内部で生成される電圧の不具合が発生した場合に当該不具合の影響を抑制することができる。

実施形態に係るメモリシステムの構成の一例を示す図である。 強制停止回路の回路構成の一例を示す図である。 実施形態の変形例１に係る強制停止回路の一例を示す図である。 実施形態の変形例２に係る強制停止回路の一例を示す図である。 実施形態の変形例３に係るメモリシステムの構成の一例を示す図である。

以下、本発明の実施形態について、図面を参照して説明する。

＜メモリシステムの構成＞
図１は、実施形態に係るメモリシステム１の構成の一例を示す図である。
なお、本実施形態および変形例では、各種の電圧の値を例示するが、それぞれの電圧の値は本実施形態および変形例の値に限定されず、他の値が用いられてもよい。
また、本実施形態および変形例で示される回路構成は一例であり、当該回路構成以外の回路構成が用いられてもよい。

メモリシステム１は、３つの電圧変換回路１１Ａ、１１Ｂ、１１Ｃと、メモリコントローラ１２と、フラッシュメモリ１３と、強制停止回路１４を備える。
本実施形態では、電圧変換回路１１Ａ、１１Ｂ、１１Ｃと、メモリコントローラ１２と、フラッシュメモリ１３と、強制停止回路１４が１つのＩＣパッケージに組み込まれている場合を示す。なお、他の例として、電圧変換回路１１Ａ、１１Ｂ、１１Ｃと、メモリコントローラ１２と、フラッシュメモリ１３と、強制停止回路１４のうちの少なくとも一部が同一のＩＣパッケージに組み込まれていない構成であってもよい。

メモリシステム１は、ホストシステム（図示せず）とコマンドやデータ等の授受を行えるように接続されており、当該ホストシステムから与えられるコマンド等にしたがって、当該ホストシステムから与えられるデータをフラッシュメモリ１３に書き込む処理、あるいは、フラッシュメモリ１３からデータを読み出す処理を行う。

また、メモリシステム１は、外部電源２と接続されている。外部電源２は、例えば、メモリシステム１が接続されるホストシステムに備えられてもよい。なお、他の例として、外部電源２は、当該ホストシステム以外のところに備えられてもよい。
外部電源２は、例えば、＋３．３Ｖの電圧を有する電力を供給する電源である。
外部電源２から供給される電力は、それぞれの電圧変換回路１１Ａ、１１Ｂ、１１Ｃ、メモリコントローラ１２、フラッシュメモリ１３及び強制停止回路１４に供給される。

電圧変換回路１１Ａは、外部電源２から供給される電力の電圧を変換して、電圧変換後の電力をメモリコントローラ１２に供給する。例えば、電圧変換回路１１Ａにおいて、変換前の電圧は＋３．３Ｖであり、変換後の電圧は＋２．５Ｖである。
また、電圧変換回路１１Ａからメモリコントローラ１２に供給される電力の一部が強制停止回路１４に入力される構成となっている。

電圧変換回路１１Ｂは、外部電源２から供給される電力の電圧を変換して、電圧変換後の電力をメモリコントローラ１２に供給する。例えば、電圧変換回路１１Ｂにおいて、変換前の電圧は＋３．３Ｖであり、変換後の電圧は＋１．２Ｖである。

電圧変換回路１１Ｃは、外部電源２から供給される電力の電圧を変換して、電圧変換後の電力をメモリコントローラ１２およびフラッシュメモリ１３に供給する。例えば、電圧変換回路１１Ｃにおいて、変換前の電圧は＋３．３Ｖであり、変換後の電圧は＋１．８Ｖである。

メモリコントローラ１２は、外部電源２と電圧変換回路１１Ａ、１１Ｂ、１１Ｃから供給される電力により動作し、例えば、フラッシュメモリ１３に対するアクセスを制御する。
また、メモリコントローラ１２は、活性状態または非活性状態の指示を受け付ける入力端子１２１を有する。そして、メモリコントローラ１２は、入力端子１２１に活性化信号が入力された場合、活性状態になる。また、メモリコントローラ１２は、入力端子１２１に非活性化信号が入力された場合、非活性状態になる。

ここで、活性状態は、メモリコントローラ１２が外部から入力されたコマンド等に応じた処理を行うことが可能な状態であり、非活性状態は、メモリコントローラ１２が外部から入力されたコマンド等に応じた処理を行うことができない状態である。例えば、活性状態は、メモリコントローラ１２のリセット端子にリセット信号が入力されていない状態のことであり、非活性状態は、メモリコントローラ１２のリセット端子にリセット信号が入力されて、メモリコントローラ１２が動作することができない状態である。本実施形態では、入力端子１２１は、リセット信号が入力されるリセット端子である。
なお、本実施形態では、メモリコントローラ１２に対するリセット信号あるいはリセット解除信号（リセット信号が入力されていない状態）によってメモリコントローラ１２の活性状態と非活性状態を制御する構成を示すが、他の例として、イネーブル信号などによってメモリコントローラ１２の活性状態と非活性状態を制御する構成が用いられてもよい。例えば、メモリコントローラ１２のイネーブル端子にイネーブル信号が入力されたときにメモリコントローラ１２が活性状態になる。

フラッシュメモリ１３は、外部電源２と電圧変換回路１１Ｃから供給される電力により動作し、メモリコントローラ１２によって制御されて、データを記憶する。フラッシュメモリ１３は、様々な種類のフラッシュメモリであってもよい。例えば、フラッシュメモリ１３が備える各セルは、ＳＬＣ（Single Level Cell）であってもよく、ＭＬＣ（Multi Level Cell）であってもよく、あるいは、ＴＬＣ（Triple Level Cell）であってもよい。また、フラッシュメモリ１３は、ＮＡＮＤ型のフラッシュメモリであってもよく、ＮＯＲ型のフラッシュメモリであってもよい。

強制停止回路１４は、外部電源２から供給される電力により動作する。
本実施形態では、強制停止回路１４は、電圧変換回路１１Ａから供給される電力の電圧を監視する。強制停止回路１４は、電圧変換回路１１Ａからメモリコントローラ１２に供給される電力の電圧を検出し、検出された電圧（説明の便宜上、検出電圧ともいう。）が所定の範囲から外れている場合に、非活性化信号（リセット信号）をメモリコントローラ１２に出力する。

ここで、所定の電圧範囲は、メモリコントローラ１２が正常に動作することができる電圧範囲に基づいて設定され、電圧変換回路１１Ａが正常に動作している場合に電圧変換回路１１Ａからメモリコントローラ１２に供給される電圧の電圧範囲に対応する。本実施形態では、電圧変換回路１１Ａからメモリコントローラ１２に供給される電力の電圧範囲はメモリコントローラ１２の動作保証電圧に基づいて、例えば、２．２５Ｖから２．７５までの電圧範囲（＋２．５Ｖを基準として上下１０％の範囲）に設定される。
なお、所定の電圧範囲としては、他の範囲が用いられてもよい。

以上のように、メモリシステム１では、電圧変換回路１１Ａから供給される電圧が所定の電圧範囲から外れている場合に、強制停止回路１４が非活性化信号をメモリコントローラ１２に出力する。
これにより、メモリシステム１では、電圧変換回路１１Ａに生じた不具合などによって電圧変換回路１１Ａから供給される電力の電圧が所定の範囲から外れた場合に、メモリコントローラ１２の動作を停止させることで、当該不具合の影響を抑制することができる。

＜強制停止回路の回路構成＞
図２は、強制停止回路１４の回路構成の一例を示す図である。
強制停止回路１４は、第１回路１５と、第２回路１６と、第３回路１７を備える。

第１回路１５は、電圧変換回路１１Ａからメモリコントローラ１２に供給される電力の電圧（検出電圧）が所定の電圧範囲にあるか否かを判定する。そして、第１回路１５は、当該検出電圧が所定の電圧範囲にある場合にはハイレベルの信号を第３回路１７に出力し、当該検出電圧が所定の電圧範囲にない場合にはローレベルの信号を第３回路１７に出力する。
第２回路１６は、外部電源２から供給される電力の電圧（説明の便宜上、電源電圧ともいう。）が所定の電圧（例えば、２．７Ｖ）以上になったことを検出する回路である。本実施形態では、第２回路１６は、電源電圧が２．７Ｖ未満のときにローレベルの信号を出力し、電源電圧が２．７Ｖ以上のときにハイレベルの信号を出力する。
第３回路１７は、第１回路１５から出力される信号と、第２回路１６から出力される出力との論理積を行う回路であり、論理積の結果に応じたレベルの信号をメモリコントローラ１２の入力端子１２１に出力する。

第１回路１５は、コンパレータ１５１と、コンパレータ１５２と、４つの抵抗Ｒ１１〜Ｒ１４と、コンデンサＣ１１を備える。

コンパレータ１５１は、オープンコレクタ出力方式のコンパレータである。コンパレータ１５１は、端子１５１Ｐと、端子１５１Ｎと、端子１５１＋と、端子１５１−と、端子１５１Ｏを有する。
端子１５１Ｐは、正の電源端子であり、本実施形態では、外部電源２から供給される電力の電圧（＋３．３Ｖ）が印加されている。
端子１５１Ｎは、負の電源端子であり、本実施形態では、グラウンドに接続されている。
端子１５１＋は、非反転入力端子であり、３つの抵抗Ｒ１１〜Ｒ１３に応じた電圧（分圧）が印加されている。
端子１５１−は、反転入力端子であり、電圧変換回路１１Ａから供給される電力の電圧が印加されている。
端子１５１Ｏは、出力端子であり、端子１５１−に印加される電圧が端子１５１＋に印加される電圧以下である場合にハイレベルの信号を出力し、端子１５１−に印加される電圧が端子１５１＋に印加される電圧よりも高い場合にローレベルの信号を出力する。

コンパレータ１５２は、オープンコレクタ出力方式のコンパレータである。コンパレータ１５２は、端子１５２Ｐと、端子１５２Ｎと、端子１５２＋と、端子１５２−と、端子１５２Ｏを有する。
端子１５２Ｐは、正の電源端子であり、本実施形態では、外部電源２から供給される電力の電圧（＋３．３Ｖ）が印加されている。本実施形態では、２つのコンパレータ１５１、１５２に供給される当該電圧は共通となっている。
端子１５２Ｎは、負の電源端子であり、本実施形態では、グラウンドに接続されている。
端子１５２＋は、非反転入力端子であり、電圧変換回路１１Ａから供給される電力の電圧が印加されている。
端子１５２−は、反転入力端子であり、３つの抵抗Ｒ１１〜Ｒ１３に応じた電圧（分圧）が印加されている。
端子１５２Ｏは、出力端子であり、端子１５２＋に印加される電圧が端子１５２−に印加される電圧以上である場合にハイレベルの信号を出力し、端子１５２＋に印加される電圧が端子１５２−に印加される電圧よりも低い場合にローレベルの信号を出力する。

ここで、外部電源２から供給される電力の電圧（＋３．３Ｖ）の電圧源（入力端）とコンパレータ１５１の端子１５１＋との間に抵抗Ｒ１１が接続されている。また、コンパレータ１５１の端子１５１＋とコンパレータ１５２の端子１５２−との間に抵抗Ｒ１２が接続されている。また、コンパレータ１５２の端子１５２−とグラウンドとの間に抵抗Ｒ１３が接続されている。これにより、本実施形態では、コンパレータ１５１の端子１５１＋に所定の上限値（＋２．７５Ｖ）の電圧が印加される構成となっており、コンパレータ１５２の端子１５２−に所定の下限値（＋２．２５Ｖ）の電圧が印加される構成となっている。このような上限値および下限値は、例えば、３つの抵抗Ｒ１１〜Ｒ１３の抵抗値を調整することで実現される。

また、コンデンサＣ１１の一端はコンパレータ１５１の端子１５１Ｐおよびコンパレータ１５２の端子１５２Ｐに接続されており、コンデンサＣ１１の他端はグラウンドに接続されている。
また、抵抗Ｒ１４の一端は、外部電源２から供給される電力の電圧（＋３．３Ｖ）の電圧源（入力端）に接続されており、抵抗Ｒ１４の他端は２つのコンパレータ１５１、１５２の出力の端子１５１Ｏ、１５２Ｏに接続されている。ここで、コンパレータ１５１、１５２はオープンコレクタ出力方式であるため、ワイヤードＯＲが構成されている。
従って、２つのコンパレータ１５１、１５２の出力の端子１５１Ｏ、１５２Ｏから出力される２つの出力信号が共にハイレベルのときだけ、第３回路１７の端子１７１Ａにハイレベルの信号が入力される。

このような回路構成により、第１回路１５では、電圧変換回路１１Ａからメモリコントローラ１２に供給される電力の電圧が所定の電圧範囲の上限値よりも高い場合、コンパレータ１５１の端子１５１Ｏから出力される出力信号はローレベルになり、電圧変換回路１１Ａからメモリコントローラ１２に供給される電力の電圧が所定の電圧範囲の下限値より低い場合、コンパレータ１５２の端子１５２Ｏから出力される出力信号はローレベルになる。そして、第１回路１５は、コンパレータ１５１の端子１５１Ｏとコンパレータ１５２の端子１５２Ｏのいずれかの出力信号がローレベルになるときに第３回路１７にローレベルの信号を出力する。つまり、メモリコントローラ１２に供給される電力の電圧が所定の電圧範囲から外れた場合、第１回路１５は第３回路１７にローレベルの信号を出力する。
また、第１回路１５では、電圧変換回路１１Ａからメモリコントローラ１２に供給される電力の電圧が所定の電圧範囲の上限値と下限値との間にある場合、第３回路１７にハイレベルの信号を出力する。

第２回路１６は、電圧検出回路１６１と、抵抗Ｒ２１と、２つのコンデンサＣ２１〜Ｃ２２を備える。

電圧検出回路１６１は、端子１６１Ｄと、端子１６１Ｓと、端子１６１Ｏと、端子１６１Ｃを備える。
端子１６１Ｄは、正の電源端子であり、本実施形態では、外部電源２から供給される電力の電圧（＋３．３Ｖ）が印加されている。
端子１６１Ｓは、負の電源端子であり、グラウンドに接地されている。
端子１６１Ｏは、出力端子であり、信号を第３回路１７に出力する。
端子１６１Ｃは、外部容量端子であり、コンデンサＣ２２の一方の端子に接続されている。このコンデンサＣ２２の他方の端子はグラウンドに接続されている。

ここで、外部電源２から供給される電力の電圧（＋３．３Ｖ）の電圧源（入力端）は電圧検出回路１６１の端子１６１Ｄに接続され、電圧検出回路１６１の端子１６１Ｄと端子１６１Ｓとの間にコンデンサＣ２１が接続されている。
また、外部電源２から供給される電力の電圧（＋３．３Ｖ）の電圧源（入力端）と電圧検出回路１６１の端子１６１Ｏとの間に、抵抗Ｒ２１が接続されている。

このような回路構成により、電圧検出回路１６１は、端子１６１Ｄに印加される電圧と端子１６１Ｓに印加される電圧との差が、あらかじめ設定された電圧（閾値）以上である場合に、設定された遅延時間が経過した後に第３回路１７にハイレベルの信号を出力する。なお、遅延時間はコンデンサＣ２２の静電容量に応じて決まる。
また、電圧検出回路１６１は、端子１６１Ｄに印加される電圧と端子１６１Ｓに印加される電圧との差が、あらかじめ設定された電圧（閾値）未満である場合には、ローレベルの信号を端子１６１Ｏから第３回路１７に出力する。
なお、本実施形態では、当該あらかじめ設定された電圧（閾値）は、＋２．７Ｖである。

第３回路１７は、ＡＮＤ回路１７１と、コンデンサＣ３１を備える。

ＡＮＤ回路１７１は、端子１７１Ａと、端子１７１Ｂと、端子１７１Ｐと、端子１７１Ｎと、端子１７１Ｏを備える。
端子１７１Ａは、ＡＮＤ回路１７１が有する２つの入力端子のうちの一方であり、第１回路１５から出力される信号を入力する。
端子１７１Ｂは、ＡＮＤ回路１７１が有する２つの入力端子のうちの他方であり、第２回路１６から出力される信号を入力する。
端子１７１Ｐは、正の電源端子であり、本実施形態では、外部電源２から供給される電力の電圧（＋３．３Ｖ）が印加されている。
端子１７１Ｎは、負の電源端子であり、本実施形態では、グラウンドに接続されている。
端子１７１Ｏは、出力端子であり、信号をメモリコントローラ１２の入力端子１２１に出力する。

ここで、外部電源２から供給される電力の電圧（＋３．３Ｖ）の電圧源（入力端）とグラウンドとの間にコンデンサＣ３１が接続されている。

ＡＮＤ回路１７１は、第１回路１５から出力される信号のレベルと、第２回路１６から出力される信号のレベルとの両方がハイレベルである場合、端子１７１Ｏからハイレベルの信号をメモリコントローラ１２の入力端子１２１に出力する。ここで、ハイレベルの信号は活性化信号に対応し、メモリコントローラ１２は、入力端子１２１に活性化信号が入力された場合、活性状態になる。

一方、ＡＮＤ回路１７１は、第１回路１５から出力される信号のレベルと、第２回路１６から出力される信号のレベルとのいずれか一方または両方がローレベルである場合、端子１７１Ｏからローレベルの信号をメモリコントローラ１２の入力端子１２１に出力する。ここで、ローレベルの信号はリセット信号（非活性化信号）に対応し、メモリコントローラ１２は、入力端子１２１にリセット信号（非活性化信号）が入力された場合、非活性状態になる。

このように、強制停止回路１４は、電圧変換回路１１Ａからメモリコントローラ１２に供給される電力の電圧が所定の電圧範囲から外れている場合に、リセット信号（非活性化信号）をメモリコントローラ１２の入力端子１２１に出力する。そして、メモリコントローラ１２は、入力端子１２１にリセット信号（非活性化信号）が入力された場合、非活性状態になる。これにより、メモリシステム１では、当該メモリシステム１の内部で生成される電圧（本実施形態では、電圧変換回路１１Ａから供給される電力の電圧）の不具合が発生した場合に当該不具合の影響を抑制することができる。

例えば、メモリシステム１では、簡易かつ安価な強制停止回路１４によって電圧変換回路１１Ａからの電圧に生じた不具合を検出して、メモリコントローラ１２の動作を停止させることができる。これにより、ユーザは、電圧変換回路１１Ａから供給される電圧が不良なモジュールを簡易な検査によって取り除くことができる。また、不具合が発生した場合にメモリコントローラ１２の動作が停止されるため、未然にその不具合を発見することが容易になり、ホストシステムの側でフラッシュメモリ１３へのデータの書き込み等が失敗したことを見逃す可能性を抑制することができる。

また、強制停止回路１４は、メモリシステム１の内部で起きている異常な動作電圧の供給を、外部からのモニターなしで検出することが可能であり、フェールセーフなメモリシステム１を実現することができる。
本実施形態に係るメモリシステム１により得られる効果は、例えば、メモリシステム１の出荷前に発揮することができ、また、メモリシステム１の出荷後に発揮することも可能である。

ここで、本実施形態では、図２に示されるように、強制停止回路１４は、第１回路１５と第２回路１６と第３回路１７を備えるが、他の例として、強制停止回路１４は、第１回路１５を備え、第２回路１６および第３回路１７を備えない構成が用いられてもよい。このような構成では、強制停止回路１４は、第１回路１５から出力される信号をメモリコントローラ１２の入力端子１２１に出力する。このような構成では、第１回路１５の出力端がメモリコントローラ１２の入力端子１２１と接続される。

なお、強制停止回路１４は、例えば、第１回路１５と第２回路１６と第３回路１７といった本実施形態で示された回路以外の回路を備えてもよい。

また、メモリシステム１は、例えば、フラッシュメモリ１３と、電圧変換回路１１Ａと、強制停止回路１４が１つのＩＣパッケージに収納される構成であってもよい。
また、メモリシステム１は、フラッシュメモリ１３と、電圧変換回路１１Ａと、強制停止回路１４のうちの一部または全部が互いに異なるＩＣパッケージに収納される構成であってもよい。

また、メモリシステム１は、フラッシュメモリ１３と、電圧変換回路１１Ａと、強制停止回路１４と、メモリコントローラ１２が１つのＩＣパッケージに収納される構成であってもよい。
また、メモリシステム１は、フラッシュメモリ１３と、電圧変換回路１１Ａと、強制停止回路１４と、メモリコントローラ１２のうちの一部または全部が互いに異なるＩＣパッケージに収納される構成であってもよい。

ここで、本実施形態では、３つの電圧変換回路１１Ａ、１１Ｂ、１１Ｃのうちの一部である１つの電圧変換回路１１Ａについて強制停止回路１４により電圧を監視する構成を示した。他の構成例として、強制停止回路１４により電圧が監視されない他の電圧変換回路１１Ｂ、１１Ｃのうちの１以上についてはメモリシステム１の内部に備えられずに外部に備えられてもよい。さらに、他の構成例として、外部からメモリシステム１に電圧（本例では、例えば、＋１．２Ｖの電圧、＋１．８Ｖの電圧）が入力される場合には、外部の電源回路は、必ずしも電圧変換回路でなくてもよく、他の回路であってもよい。

また、本実施形態では、メモリコントローラ１２のリセット信号等を受け付ける入力端子１２１への信号のレベルを強制停止回路１４により制御する構成を示したが、他の例として、イネーブル信号を受け付ける入力端子（説明の便宜上、イネーブル入力端子という。）への信号のレベルを強制停止回路１４により制御する構成が用いられてもよい。このような構成では、メモリコントローラ１２は、例えば、ハイレベルの信号がイネーブル入力端子に入力されると活性状態となり、ローレベルの信号がイネーブル入力端子に入力されると非活性状態となる。

なお、ローレベルとハイレベルのそれぞれによって実現される動作は、例えば、逆になるように構成されてもよく、つまり、本実施形態におけるローレベルの代わりにハイレベルが用いられ、本実施形態におけるハイレベルの代わりにローレベルが用いられる構成とされてもよい。

＜実施形態の変形例１＞
実施形態の変形例１では、説明の便宜上、実施形態と同様な構成部に同じ符号を付してあり、実施形態と同様な部分について詳しい説明を省略する。なお、メモリシステム１については、内部の回路構成が異なるが、説明の便宜上から、メモリシステム１と示して説明する。
実施形態では、電圧変換回路１１Ａからの電圧を監視する構成を示したが、実施形態の変形例１では、３つの電圧変換回路１１Ａ〜１１Ｃのそれぞれからの電圧を監視する構成例を示す。

図３は、実施形態の変形例１に係る強制停止回路１４Ａの一例を示す図である。
実施形態の変形例１では、強制停止回路１４Ａは、電圧変換回路１１Ａからの電圧を監視する第１回路１５Ａと、電圧変換回路１１Ｂからの電圧を監視する第１回路１５Ｂと、電圧変換回路１１Ｃからの電圧を監視する第１回路１５Ｃと、第２回路１６と、第３回路１７Ｘを備える。

実施形態の変形例１では、メモリシステム１は、複数の電圧変換回路１１Ａ〜１１Ｃとともに、複数の電圧変換回路１１Ａ〜１１Ｃのそれぞれに対する強制停止回路１４Ａを備える。なお、実施形態の変形例１では、複数の電圧変換回路１１Ａ〜１１Ｃのそれぞれに対する強制停止回路１４Ａにおいて、複数の電圧変換回路１１Ａ〜１１Ｃについて共通化できる回路部分については共通化している。

第１回路１５Ａの回路構成は、図２に示される第１回路１５と同様な回路構成である。第１回路１５Ａのコンパレータ１５１およびコンパレータ１５２のそれぞれには、電圧変換回路１１Ａからメモリコントローラ１２に供給される電力の電圧が供給される。第１回路１５Ａから出力される信号は、第３回路１７Ｘに入力される。
また、第１回路１５Ａでは、抵抗Ｒ１１、抵抗Ｒ１２および抵抗Ｒ１３のそれぞれの抵抗値が調整されており、端子１５１＋に入力される電圧が所定の第１電圧範囲の上限値（＋２．７５Ｖ）と一致させられているとともに、端子１５２−に入力される電圧が所定の第１電圧範囲の下限値（＋２．２５Ｖ）と一致させられている。所定の第１電圧範囲は、＋２．５Ｖを基準として上下１０％の範囲となっている。 なお、所定の第１電圧範囲は、他の範囲であってもよい。

そして、第１回路１５Ａでは、電圧変換回路１１Ａからメモリコントローラ１２に供給される電力の電圧が所定の第１電圧範囲にある場合にはハイレベルの信号を第３回路１７Ｘに出力し、当該電圧が当該第１電圧範囲から外れている場合にはローレベルの信号を第３回路１７Ｘに出力する。

第１回路１５Ｂの回路構成は、電圧変換回路１１Ａの代わりに電圧変換回路１１Ｂからの電圧を監視するように調整されている点を除いて、第１回路１５Ａと同様な回路構成である。すなわち、第１回路１５Ｂでは、所定の第１電圧範囲の代わりに所定の第２電圧範囲が用いられており、所定の第２電圧範囲は＋１．２Ｖを基準として上下１０％の範囲となっている。
なお、所定の第２電圧範囲は、他の範囲であってもよい。

第１回路１５Ｃの回路構成は、電圧変換回路１１Ａの代わりに電圧変換回路１１Ｃからの電圧を監視するように調整されている点を除いて、第１回路１５Ａと同様な回路構成である。すなわち、第１回路１５Ｃでは、所定の第１電圧範囲の代わりに所定の第３電圧範囲が用いられており、所定の第３電圧範囲は＋１．８Ｖを基準として上下１０％の範囲となっている。
なお、所定の第３電圧範囲は、他の範囲であってもよい。

ここで、実施形態の変形例１では、電圧変換回路１１Ｂから供給される電力の電圧が第１回路１５Ｂに入力される構成となっている。
また、実施形態の変形例１では、電圧変換回路１１Ｃから供給される電力の電圧が第１回路１５Ｃに入力される構成となっている。
また、第２回路１６については、実施形態と同様である。

第３回路１７Ｘは、実施形態におけるＡＮＤ回路１７１に代えて、４つの入力端子を有するＡＮＤ回路１７１Ｘを備える。
ＡＮＤ回路１７１Ｘは、第１回路１５Ａから出力される信号のレベルと、第１回路１５Ｂから出力される信号のレベルと、第１回路１５Ｃから出力される信号のレベルと、第２回路１６から出力される信号のレベルとの全部がハイレベルである場合に、ハイレベルの信号をメモリコントローラ１２の入力端子１２１に出力する。当該信号は活性化信号となる。

一方、ＡＮＤ回路１７１Ｘは、第１回路１５Ａから出力される信号のレベルと、第１回路１５Ｂから出力される信号のレベルと、第１回路１５Ｃから出力される信号のレベルと、第２回路１６から出力される信号のレベルのうちの少なくとも１つがローレベルである場合には、ローレベルの信号をメモリコントローラ１２の入力端子１２１に出力する。当該信号は非活性化信号となる。

このように、実施形態の変形例１に係る強制停止回路１４Ａは、電圧変換回路１１Ａからメモリコントローラ１２に供給される電力の電圧が所定の第１電圧範囲から外れていることと、電圧変換回路１１Ｂからメモリコントローラ１２に供給される電力の電圧が所定の第２電圧範囲から外れていることと、電圧変換回路１１Ｃからメモリコントローラ１２等に供給される電力の電圧が所定の第３電圧範囲から外れていること、第２回路１６からローレベルの信号が出力されること、のうちの少なくとも１つが発生した場合に、非活性化信号（リセット信号）をメモリコントローラ１２に出力する。

これにより、メモリシステム１は、複数の電圧変換回路１１Ａ、１１Ｂ、１１Ｃを備える場合において、これら複数の電圧変換回路１１Ａ、１１Ｂ、１１Ｃからの電圧の異常を検出して、メモリコントローラ１２の動作を停止させることができる。
したがって、メモリシステム１では、実施形態と同様な効果を得ることができる。

ここで、図３の例では、複数の第１回路１５Ａ、１５Ｂ、１５Ｃからの出力電圧とともに第２回路１６からの出力電圧を第３回路１７Ｘに入力する構成を示したが、他の例として、強制停止回路１４Ａが、第２回路１６を備えずに、複数の第１回路１５Ａ、１５Ｂ、１５Ｃからの出力電圧を第３回路１７Ｘに入力する構成が用いられてもよい。
また、図３の例では、３つの電圧変換回路１１Ａ、１１Ｂ、１１Ｃについて電圧を監視する構成を示したが、他の例として、３つの電圧変換回路１１Ａ、１１Ｂ、１１Ｃのうちの任意の２つについて電圧を監視する構成が用いられてもよく、つまり、複数の電圧変換回路１１Ａ、１１Ｂ、１１Ｃのうちの一部について電圧を監視する構成が用いられてもよい。

＜実施形態の変形例２＞
実施形態の変形例２では、説明の便宜上、実施形態と同様な構成部に同じ符号を付してあり、実施形態と同様な部分について詳しい説明を省略する。なお、メモリシステム１については、内部の回路構成が異なるが、説明の便宜上から、メモリシステム１と示して説明する。
実施形態と比べて、実施形態の変形例２では、外部電源２から供給される電力の電圧（＋３．３Ｖ）が過電圧となってしまう場合に対処する構成例を示す。

図４は、実施形態の変形例２に係る強制停止回路１４Ｂの一例を示す図である。
実施形態の変形例２に係る強制停止回路１４Ｂでは、図２に示される強制停止回路１４の第１回路１５と比べて、さらに、第１回路１５Ｚにおいて、外部電源２から供給される電力の電圧（＋３．３Ｖ）の電圧源（入力端）とグラウンド（接地端）との間にツェナーダイオードＤ１１が接続されている。

これにより、メモリシステム１において、強制停止回路１４Ｂでは、外部電源２から供給される電力の電圧（＋３．３Ｖ）が上昇した場合に、その電圧をツェナーダイオードＤ１１のツェナー電圧以下に制限することができ、その結果、過電圧保護を実現することができる。

ここで、実施形態の変形例２では、コンパレータ１５１、１５２の電源電圧に関してツェナーダイオードＤ１１を備える構成を示したが、他の例として、ツェナーダイオードＤ１１に代えて、シャントレギュレータなどのように基準電圧を発生させるＩＣを備える構成が用いられてもよい。例えば、シャントレギュレータからの基準電圧をコンパレータ１５１の端子１５１＋に入力する構成、あるいは、シャントレギュレータからの基準電圧をコンパレータ１５２の端子１５２−に入力する構成が用いられてもよい。

＜実施形態の変形例３＞
実施形態の変形例３では、説明の便宜上、実施形態と同様な構成部に同じ符号を付してあり、実施形態と同様な部分について詳しい説明を省略する。なお、メモリシステム１については、内部の回路構成が異なるが、説明の便宜上から、メモリシステム１と示して説明する。
実施形態と比べて、実施形態の変形例３では、強制停止回路１４の部分が別のＩＣパッケージとして構成されている場合を示す。

図５は、実施形態の変形例３に係るメモリシステム１の構成の一例を示す図である。
実施形態の変形例３では、メモリシステム１が備える強制停止回路１４は、電圧変換回路１１Ａ、１１Ｂ、１１Ｃとメモリコントローラ１２とフラッシュメモリ１３が備えられたＩＣパッケージとは異なるＩＣパッケージに備えられている。

具体的には、図５に示されるように、実施形態の変形例３に係るメモリシステム１は、第１ＩＣパッケージ１Ａと、第２ＩＣパッケージ１Ｂを備える。
第１ＩＣパッケージ１Ａは、３つの電圧変換回路１１Ａ、１１Ｂ、１１Ｃと、メモリコントローラ１２と、フラッシュメモリ１３を備える。
第２ＩＣパッケージは、強制停止回路１４を備える。

このように、実施形態の変形例３に係るメモリシステム１では、強制停止回路１４が、電圧変換回路１１Ａ、１１Ｂ、１１Ｃとメモリコントローラ１２とフラッシュメモリ１３が備えられたＩＣパッケージとは異なるＩＣパッケージに備えられる場合においても、実施形態と同様な効果を得ることができる。
なお、実施形態のように、メモリシステム１の全体が１つのＩＣパッケージに含められる場合には、当該ＩＣパッケージの内部において、当該ＩＣパッケージの内部で生成される電圧の異常を検出して対処することができる。

＜実施形態の変形例４＞
実施形態の変形例４では、説明の便宜上、実施形態と同様な構成部に同じ符号を付してあり、実施形態と同様な部分について詳しい説明を省略する。なお、メモリシステム１については、内部の回路構成が異なるが、説明の便宜上から、メモリシステム１と示して説明する。

図示を省略するが、実施形態では、２つのコンパレータ１５１、１５２と３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３の両方に、共通の電圧源からの電圧が印加されるが、実施形態の変形例４では、２つのコンパレータ１５１、１５２と３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３のそれぞれに、別の電圧源からの電圧が印加される。
実施形態の変形例４では、２つのコンパレータ１５１、１５２については、外部電源２から供給される電力の電圧（＋３．３Ｖ）の電圧源（入力端）が使用されている。
また、実施形態の変形例４では、３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３については、当該電圧源とは別に備えられた電圧源から供給される電圧（説明の便宜上、リファレンス電圧という。）が供給される。実施形態の変形例４では、リファレンス電圧は、＋３．３Ｖに設定される。

実施形態の変形例４では、例えば、リファレンス電圧を分圧することにより、コンパレータ１５１、１５２における電圧の閾値を分圧抵抗によって設定する構成が用いられてもよい。

以上のように、実施形態に係るメモリシステム（本実施形態では、メモリシステム１）は、フラッシュメモリ（本実施形態では、フラッシュメモリ１３）と、フラッシュメモリに対するアクセスを制御するメモリコントローラ（本実施形態では、メモリコントローラ１２）と、外部電源（本実施形態では、外部電源２）から供給される電力の電圧を所定の電圧に変換する電圧変換を行い、当該電圧変換後の電力をメモリコントローラに供給する電圧変換回路（本実施形態では、電圧変換回路１１Ａ）と、電圧変換回路からメモリコントローラに供給される電力の電圧が所定の電圧範囲から外れている場合に、非活性化信号（リセット信号）をメモリコントローラに供給する強制停止回路（本実施形態では、強制停止回路１４）と、を備え、メモリコントローラは、活性状態または非活性状態の指示を受ける入力端子（本実施形態では、入力端子１２１）を有し、入力端子に非活性化信号（リセット信号）が入力された場合、非活性状態になる。
これにより、メモリシステムでは、当該メモリシステムの内部で生成される電圧の不具合が発生した場合に当該不具合の影響を抑制することができる。例えば、メモリシステムでは、当該メモリシステムの内部で生成される電圧が所定の電圧範囲から外れた場合、つまり、メモリシステムに組み込まれている電圧変換回路に不具合が発生した場合に、当該不具合の影響を抑制することができる。

また、メモリシステムは、電圧変換回路を、複数備え、複数の電圧変換回路（本実施形態および変形例１では、電圧変換回路１１Ａ、１１Ｂ、１１Ｃ）のうち、少なくとも１つの電圧変換回路から供給される電力の電圧が所定の電圧範囲から外れている場合に、非活性化信号をメモリコントローラに供給する、構成が用いられてもよい。
これにより、メモリシステムでは、複数の電圧変換回路が備えられる構成において、電圧の不具合が発生した場合に当該不具合の影響を抑制することができる。

また、メモリシステムでは、フラッシュメモリと、電圧変換回路と、強制停止回路とが１つのＩＣパッケージに収納された、構成が用いられてもよい。
これにより、コンパクトなメモリシステムを実現することができる。

以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない限り、変更、置換、削除等されてもよい。

１…メモリシステム、１Ａ…第１ＩＣパッケージ、１Ｂ…第２ＩＣパッケージ、２…外部電源、１１Ａ、１１Ｂ、１１Ｃ…電圧変換回路、１２…メモリコントローラ、１３…フラッシュメモリ、１４、１４Ａ、１４Ｂ…強制停止回路、１５、１５Ａ、１５Ｂ、１５Ｃ、１５Ｚ…第１回路、１６…第２回路、１７、１７Ｘ…第３回路、１２１…入力端子、１５１、１５２…コンパレータ、１５１Ｐ、１５１Ｎ、１５１Ｏ、１５１＋、１５１−、１５２Ｐ、１５２Ｎ、１５２Ｏ、１５２＋、１５２−、１６１Ｄ、１６１Ｓ、１６１Ｏ、１６１Ｃ、１７１Ａ、１７１Ｂ、１７１Ｐ、１７１Ｎ、１７１Ｏ…端子、１６１…電圧検出回路、１７１、１７１Ｘ…ＡＮＤ回路、Ｃ１１、Ｃ２１〜Ｃ２２、Ｃ３１…コンデンサ、Ｄ１１…ツェナーダイオード、Ｒ１１〜Ｒ１４、Ｒ２１…抵抗

Claims (3)

1. フラッシュメモリと、
   前記フラッシュメモリに対するアクセスを制御するメモリコントローラと、
   外部電源から供給される電力の電圧を所定の電圧に変換する電圧変換を行い、当該電圧変換後の電力を前記メモリコントローラに供給する電圧変換回路と、
   前記電圧変換回路から前記メモリコントローラに供給される電力の電圧が所定の電圧範囲から外れている場合に、非活性化信号を前記メモリコントローラに出力する強制停止回路と、
   を備え、
   前記メモリコントローラは、活性状態または非活性状態の指示を受ける入力端子を有し、前記入力端子に前記非活性化信号が入力された場合、非活性状態になる、
   メモリシステム。
2. 前記電圧変換回路を、複数備え、
   複数の前記電圧変換回路のうち、少なくとも１つの前記電圧変換回路から供給される電力の電圧が所定の電圧範囲から外れている場合に、前記強制停止回路が前記非活性化信号を前記メモリコントローラに出力する、
   請求項１に記載のメモリシステム。
3. 前記フラッシュメモリと、メモリコントローラと、前記電圧変換回路と、前記強制停止回路とが１つのパッケージに収納された、
   請求項１または請求項２に記載のメモリシステム。

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