JP2020017266A - 動的に出力電圧を変更するスイッチングレギュレータ、及び、それを含む電源回路 - Google Patents

動的に出力電圧を変更するスイッチングレギュレータ、及び、それを含む電源回路 Download PDF

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Abstract

【課題】動的に出力電圧を変更するスイッチングレギュレータ及びそれを含む電源回路を提供する。【解決手段】入力電圧ＶＩＮから出力電圧ＶＯＵＴを生成するスイッチングレギュレータ１０は、インダクタＬ、及び、入力電圧ＶＩＮからインダクタＬを通過するインダクタ電流ＩＬを充電することによって出力電圧ＶＯＵＴを生成するキャパシタ回路を含み、該キャパシタ回路は、出力電圧ＶＯＵＴが第１レベルまたは第２レベルである間、第１キャパシタンスを負荷キャパシタンスとして提供し、出力電圧ＶＯＵＴが第１レベルから第２レベルに変更される間、第１キャパシタンスより小さい第２キャパシタンスを負荷キャパシタンスとして提供する。【選択図】図１

Description

本発明は、供給電圧生成に関する。詳細には、動的に出力電圧を変更するスイッチングレギュレータ、及び、それを含む電源回路に関する。
供給電圧（supply voltage）は、電子部品に電力を提供するために生成される。該供給電圧は、電子部品の動作に必要なレベルだけではなく、低減されたノイズを有することが要求される。また、電子部品による電力消耗を減少させるために、電子部品に提供される供給電圧のレベルが変更されもする。例えば、デジタル信号を処理するデジタル回路の場合、相対的に低性能が要求されるとき、低レベルの供給電圧が提供され、一方で、相対的に高性能が要求されるとき、高レベルの供給電圧が提供される。それにより、供給電圧を生成する回路は、低減されたノイズを有しながらも、迅速にレベル変更が可能な供給電圧生成が要求される。
本発明が解決しようとする課題は、低減されたノイズを有しながらも、迅速に所望レベルに変更される供給電圧を提供するスイッチングレギュレータ、及びそれを含む電源回路を提供することである。
前述の目的を達成するために、本開示の技術的思想の一側面により、入力電圧から出力電圧を生成するスイッチングレギュレータは、インダクタ、及び入力電圧からインダクタを通過するインダクタ電流を充電することによって出力電圧を生成するキャパシタ回路を含み、該キャパシタ回路は、第１レベルまたは第２レベルである出力電圧に基づいて、第１キャパシタンスを負荷キャパシタンスとして提供し、第１レベルと第２レベルとの間である出力電圧に基づいて、第１キャパシタンスより小さい第２キャパシタンスを負荷キャパシタンスとして提供することができる。
本開示の技術的思想の一側面により、入力電圧から出力電圧を生成するスイッチングレギュレータは、インダクタと、入力電圧からインダクタを通過するインダクタ電流を充電することによって出力電圧を生成するキャパシタ回路と、を含み、該キャパシタ回路は、制御信号に応答して、第１キャパシタンスから、第１キャパシタンスより小さい第２キャパシタンスに急進的に変更される負荷キャパシタンスを提供するか、あるいは、第２キャパシタンスから、第１キャパシタンスに漸進的に変更される負荷キャパシタンスを提供することができる。
本開示の技術的思想の一側面により、入力電圧から供給電圧を生成する電源回路は、基準電圧に基づいて、入力電圧から第１出力電圧を生成する第１電圧レギュレータと、接地電圧と第１出力電圧との間で、制御信号によって負荷キャパシタンスを変更するスイッチと、負荷条件により、第１出力電圧が変更されるように基準電圧を生成し、負荷キャパシタンスが不変な第１出力電圧に基づいて、かつ、第１キャパシタンスを維持して変更される第１出力電圧に基づいて、第１キャパシタンスより小さい第２キャパシタンスを維持するように制御信号を生成するパワーコントローラと、を含んでよい。
本開示の技術的思想の一側面により、入力電圧から出力電圧を生成するスイッチングレギュレータの動作方法は、第１レベルである出力電圧に基づいて、負荷キャパシタンスを第１キャパシタンスに維持する段階と、第１レベルから第２レベルに変更される出力電圧に基づいて、負荷キャパシタンスを第１キャパシタンスより小さい第２キャパシタンスに維持する段階と、第２レベルである出力電圧に基づいて、負荷キャパシタンスを第１キャパシタンスに維持する段階と、を含んでよい。
本開示の例示的実施形態による、スイッチングレギュレータを示すブロック図である。 本開示の例示的実施形態により、図１のスイッチングレギュレータの動作の例を経時的に示すグラフである。 本開示の例示的実施形態による、スイッチングレギュレータの例を示す図面である。 本開示の例示的実施形態による、スイッチングレギュレータの例を示す図面である。 本開示の例示的実施形態による、スイッチングレギュレータの例を示す図面である。 本開示の例示的実施形態により、図１のキャパシタ回路の例を示す回路図である。 本開示の例示的実施形態により、図１のスイッチングレギュレータの動作の例を経時的に示すグラフである。 本開示の例示的実施形態による、可変キャパシタの例を示す図面である。 本開示の例示的実施形態による、可変キャパシタの例を示す図面である。 本開示の例示的実施形態による、可変キャパシタの例を示す図面である。 本開示の例示的実施形態による、電源回路を示すブロック図である。 本開示の例示的実施形態により、図７の電源回路の例を示す回路図である。 本開示の例示的実施形態により、図８の電源回路の動作の例を経時的に示すグラフである。 本開示の例示的実施形態による、電源回路の例を示す回路図である。 本開示の例示的実施形態による、スイッチングレギュレータの動作方法を示すフローチャートである。 本開示の例示的実施形態による、スイッチングレギュレータの動作方法を示すフローチャートである。 本開示の例示的実施形態による、システムを示す図面である。 本開示の例示的実施形態による、無線通信装置を示すブロック図である。
図１は、本開示の例示的実施形態によるスイッチングレギュレータ１０を示すブロック図である。スイッチングレギュレータ１０は、入力電圧ＶＩＮから、基準電圧ＶＲＥＦを参照し、出力電圧ＶＯＵＴを生成することができ、出力電圧ＶＯＵＴは、他の電子部品の供給電圧（supply voltage）としても使用される。図１に示されているように、スイッチングレギュレータ１０は、インダクタＬ、スイッチ回路１１、スイッチコントローラ１２及びキャパシタ回路１３を含んでもよい。一部の実施形態において、スイッチングレギュレータ１０に含まれた構成要素は、１つの半導体パッケージにも含まれる。一部の実施形態において、スイッチングレギュレータ１０は、構成要素が実装された印刷回路基板を含んでもよい。
スイッチングレギュレータ１０は、素子のオン／オフを切り換える（switch）ことにより、出力電圧ＶＯＵＴを生成する電子回路を指すことができる。例えば、スイッチングレギュレータ１０のスイッチ回路１１は、スイッチコントローラ１２から提供されるスイッチ制御信号Ｃ＿ＳＷに基づいて、スイッチをオン／オフにすることができ、それにより、インダクタＬを通過するインダクタ電流ＩＬの経路を切り換えることができる。本明細書において、スイッチのオン（on）は、スイッチの両端が電気的に連結された（connected）状態を指すことができ、スイッチのオフ（off）は、スイッチの両端が電気的に断線された（disconnected）状態を指すことができる。図３Ａないし図３Ｃを参照して後述されるように、スイッチングレギュレータ１０の一例としてのＤＣ（direct current）・ＤＣコンバータは、ＤＣ電圧である入力電圧ＶＩＮから、ＤＣ電圧である出力電圧ＶＯＵＴを生成することができる。以下において、本開示の例示的実施形態は、スイッチングレギュレータ１０として、ＤＣ−ＤＣコンバータを主に参照して説明されるが、入力電圧ＶＩＮがＡＣ（alternating current）電圧であるＡＣ−ＤＣコンバータのように、他種のスイッチングレギュレータ１０にも、本開示の例示的実施形態が適用されるという点は、理解されるであろう。
スイッチ回路１１は、スイッチコントローラ１２から、スイッチ制御信号Ｃ＿ＳＷを受信することができ、スイッチ制御信号Ｃ＿ＳＷによってオン／オフされる少なくとも１つのスイッチを含んでもよい。スイッチ回路１１は、スイッチ制御信号Ｃ＿ＳＷに基づいて、入力電圧ＶＩＮからインダクタＬを通過して流れるインダクタ電流ＩＬの経路を切り換えることができる。例えば、スイッチ回路１１は、スイッチ制御信号Ｃ＿ＳＷに応答し、キャパシタ回路１３に含まれたキャパシタを充電するために、インダクタ電流ＩＬをキャパシタ回路１３に提供することができ、一方で、スイッチ制御信号Ｃ＿ＳＷに応答し、キャパシタ回路１３に含まれたキャパシタの過充電を防止するために、インダクタ電流ＩＬがキャパシタ回路１３に提供されることを遮断することもできる。また、スイッチングレギュレータ１０から、出力電圧ＶＯＵＴを受信する負荷（load）がある場合、インダクタ電流ＩＬの少なくとも一部が負荷に提供されもする。スイッチ回路１１の例示は、図３Ａないし図３Ｃなどを参照して後述される。
スイッチコントローラ１２は、基準電圧ＶＲＥＦ及び出力電圧ＶＯＵＴに基づいて、スイッチ制御信号Ｃ＿ＳＷを生成することができる。例えば、スイッチコントローラ１２は、２以上の抵抗を含み、２以上の抵抗によって分割された出力電圧ＶＯＵＴを、フィードバック電圧として生成することができる。スイッチコントローラ１２は、フィードバック電圧と基準電圧ＶＲＥＦとを比較することができ、フィードバック電圧が基準電圧ＶＲＥＦと一致するように、スイッチ制御信号Ｃ＿ＳＷを生成することができる。それにより、出力電圧ＶＯＵＴのレベルは、基準電圧ＶＲＥＦのレベルによっても決定され、基準電圧ＶＲＥＦのレベルを変更することにより、出力電圧ＶＯＵＴのレベルが変更される。
キャパシタ回路１３は、少なくとも１つのキャパシタを含み、少なくとも１つのキャパシタは、キャパシタ電流ＩＣによって充放電される。例えば、インダクタ電流ＩＬのうち少なくとも一部が、キャパシタ電流ＩＣとして提供され、キャパシタ電流ＩＣが正（＋）である場合、キャパシタ回路１３の少なくとも１つのキャパシタは、充電される。他方、キャパシタ電流ＩＣがスイッチ回路１１により、接地電圧（または、接地）に流れたり、出力電圧ＶＯＵＴを受信する負荷に流れたりし、キャパシタ電流ＩＣが負（−）である場合、キャパシタ回路１３の少なくとも１つのキャパシタは、放電される。図１に示されているように、キャパシタ回路１３は、出力電圧ＶＯＵＴと接地電圧との間に、負荷キャパシタンスＣＬを提供することができる。
スイッチングレギュレータ１０が生成する出力電圧ＶＯＵＴは、電子部品に電力を提供する供給電圧として機能することができ、そのような電子部品は、スイッチングレギュレータ１０の負荷とされる。例えば、出力電圧ＶＯＵＴは、デジタル信号を処理するデジタル回路、アナログ信号を処理するアナログ回路、及び／又は、ＲＦ（radio frequency）信号を処理するＲＦ回路などにも提供される。負荷キャパシタンスＣＬは、多様な要件によっても決定される。例えば、負荷の誤動作を防止するために、出力電圧ＶＯＵＴは、低減されたノイズを有することが要求され、特に、スイッチングレギュレータ１０のスイッチング動作に起因するリップル（ripple）を低減させることが要求される。それにより、負荷キャパシタンスＣＬは、出力電圧ＶＯＵＴのリップルを低減させるために、大きい値を有することが要求される。他方、負荷の電力消耗を低減させるために、出力電圧ＶＯＵＴのレベルが動的に変更され、例えばスイッチングレギュレータ１０は、負荷において、低い性能または電力消耗が要求されるとき、低レベルの出力電圧ＶＯＵＴを提供することができ、一方で、負荷において、高い性能または電力消耗が要求されるとき、高レベルの出力電圧ＶＯＵＴを提供することもできる。それにより、出力電圧ＶＯＵＴのレベルを迅速に動的に変更するために、負荷キャパシタンスＣＬは、小さい値を有することが要求される。本開示の例示的実施形態により、図２及び図５などを参照して後述されるように、スイッチングレギュレータ１０は、負荷キャパシタンスＣＬに係わる相反する要件にもかかわらず、低減されたノイズを有するだけではなく、迅速に変更されるレベルを有する出力電圧ＶＯＵＴを提供することもできる。
キャパシタ回路１３は、キャパシタ制御信号Ｃ＿ＣＬを受信することができ、キャパシタ制御信号Ｃ＿ＣＬによって可変な負荷キャパシタンスＣＬを提供することができる。例えば、キャパシタ回路１３は、出力電圧ＶＯＵＴのレベルが一定に維持される間、キャパシタ制御信号Ｃ＿ＣＬに応答し、相対的に大きい負荷キャパシタンスＣＬを提供することができ、一方で、出力電圧ＶＯＵＴのレベルが変更される間、キャパシタ制御信号Ｃ＿ＣＬに応答し、相対的に低い負荷キャパシタンスＣＬを提供することもできる。それにより、出力電圧ＶＯＵＴは、低減されたノイズを有するだけではなく、動的に迅速に変更されるレベルを有することもできる。本明細書において、キャパシタ回路１３を制御するためのキャパシタ制御信号Ｃ＿ＣＬは、制御信号とも称される。
図２は、本開示の例示的実施形態により、図１のスイッチングレギュレータ１０の動作の例を経時的に示すグラフである。具体的には、図２は、負荷がない状態において、図１の出力電圧ＶＯＵＴ及び負荷キャパシタンスＣＬを経時的に示す。図２において、点線は、負荷キャパシタンスＣＬが、キャパシタによって固定されたキャパシタンスＣＬ０を有する比較例による出力電圧ＶＯＵＴ及び負荷キャパシタンスＣＬを示す。以下において、図２は、図１を参照して説明する。
図２を参照すれば、キャパシタ回路１３は、キャパシタ制御信号Ｃ＿ＣＬにより、相対的に高い第１キャパシタンスＣＬ１、または相対的に低い第２キャパシタンスＣＬ２に、負荷キャパシタンスＣＬを切り換えることができる。他方、比較例により、負荷キャパシタンスＣＬは、第１キャパシタンスＣＬ１と第２キャパシタンスＣＬ２との間の固定されたキャパシタンスＣＬ０に一定にも維持される。本明細書において、第１キャパシタンスＣＬ１は、第２キャパシタンスＣＬ２より高いと仮定される。
時間ｔ２０から時間ｔ２１まで、出力電圧ＶＯＵＴは、第１レベルＶ１にも維持される。例えば、出力電圧ＶＯＵＴを受信する負荷において、低い性能及び／または電力消耗が要求され、それにより、出力電圧ＶＯＵＴは、相対的に低い第１レベルＶ１にも維持される。キャパシタ回路１３は、キャパシタ制御信号Ｃ＿ＣＬに応答し、第１キャパシタンスＣＬ１を負荷キャパシタンスＣＬとして提供することができ、一方で、比較例によれば、負荷キャパシタンスＣＬは、第１キャパシタンスＣＬ１より低い固定されたキャパシタンスＣＬ０でもある。それにより、図２に示されているように、スイッチングレギュレータ１０は、時間ｔ２０から時間ｔ２１までの間、比較例より低減されたリップルを有する出力電圧ＶＯＵＴを生成することができる。キャパシタ電流ＩＣは、充電と放電の反復により、一定平均を有しながら振動することができる。
時間ｔ２１から時間ｔ２２まで、出力電圧ＶＯＵＴは、第１レベルＶ１から第２レベルＶ２に動的に変更される。例えば、出力電圧ＶＯＵＴを受信する負荷において、高い性能、及び／又は、電力消耗が要求され、それにより、出力電圧ＶＯＵＴのレベルを上昇させる区間が生じる。キャパシタ回路１３は、キャパシタ制御信号Ｃ＿ＣＬに応答し、第２キャパシタンスＣＬ２を負荷キャパシタンスＣＬとして提供することができ、一方で、比較例によれば、負荷キャパシタンスＣＬは、第２キャパシタンスＣＬ２より高い固定されたキャパシタンスＣＬ０でもある。それにより、図２に示されているように、スイッチングレギュレータ１０は、相対的に早い時点、すなわち、時間ｔ２２において、第２レベルＶ２を有する出力電圧ＶＯＵＴを生成することができ、一方で、比較例による出力電圧ＶＯＵＴは、相対的に遅延された時点、すなわち、時間ｔ２３において、第２レベルＶ２を有する出力電圧ＶＯＵＴを生成することもできる。また、比較例の固定されたキャパシタンスＣＬ０より小さい第２キャパシタンスＣＬ２により、キャパシタ電流ＩＣは、比較例より低いピーク値を有することができ、それにより、スイッチ回路１１及びインダクタＬを通過するピーク電流の大きさが低減する。低減されたインダクタ電流ＩＬのピーク値により、結果として、スイッチングレギュレータ１０の動作信頼度が向上し、スイッチ回路１１及びインダクタＬの大きさが低減される。本明細書において、出力電圧ＶＯＵＴの第１レベルＶ１は、第２レベルＶ２より低いと仮定される。
時間ｔ２２から時間ｔ２４まで、出力電圧ＶＯＵＴは、第２レベルＶ２にも維持される。キャパシタ回路１３は、キャパシタ制御信号Ｃ＿ＣＬに応答し、第１キャパシタンスＣＬ１を負荷キャパシタンスＣＬとして提供することができ、一方で、比較例による負荷キャパシタンスＣＬは、第１キャパシタンスＣＬ１より低い固定されたキャパシタンスＣＬ０でもある。それにより、図２に示されているように、スイッチングレギュレータ１０は、時間ｔ２０から時間ｔ２１までの間と類似して、時間ｔ２２から時間ｔ２３までの間、比較例より低減されたリップルを有する出力電圧ＶＯＵＴを生成することができる。キャパシタ電流ＩＣは、充電と放電の反復により、一定平均を有しながら振動することができる。
時間ｔ２４から時間ｔ２５まで、出力電圧ＶＯＵＴは、第２レベルＶ２から第１レベルＶ１に動的にも変更される。例えば、出力電圧ＶＯＵＴを受信する負荷は、低い性能、及び／又は、電力消耗が要求され、それにより、出力電圧ＶＯＵＴのレベルを低減させる区間が生じる。キャパシタ回路１３は、キャパシタ制御信号Ｃ＿ＣＬに応答し、第２キャパシタンスＣＬ２を、負荷キャパシタンスＣＬとして提供することができ、一方で、比較例によれば、負荷キャパシタンスＣＬは、第２キャパシタンスＣＬ２より高い固定されたキャパシタンスＣＬ０でもある。それにより、図２に示されているように、スイッチングレギュレータ１０は、相対的に早い時点、すなわち、時間ｔ２５において、第１レベルＶ１を有する出力電圧ＶＯＵＴを生成することができ、一方で、比較例による出力電圧ＶＯＵＴは、相対的に遅延された時点、すなわち、時間ｔ２６において、第１レベルＶ１を有することもできる。
時間ｔ２５から、出力電圧ＶＯＵＴは、第１レベルＶ１にも維持される。キャパシタ回路１３は、キャパシタ制御信号Ｃ＿ＣＬに応答し、第１キャパシタンスＣＬ１を負荷キャパシタンスＣＬとして提供することができ、一方で、比較例による負荷キャパシタンスＣＬは、第１キャパシタンスより低い固定されたキャパシタンスＣＬ０でもある。それにより、時間ｔ２０から時間ｔ２１まで間と類似して、スイッチングレギュレータ１０は、時間ｔ２５から、比較例より低減されたリップルを有する出力電圧ＶＯＵＴを生成することができる。キャパシタ電流ＩＣは、充電及び放電の反復により、一定平均を有しながら振動することができる。
たとえ、図２の例示において、出力電圧ＶＯＵＴが、２個の異なるレベルのうち一つ、すなわち、第１レベルＶ１または第２レベルＶ２を有するように図示されていても、一部の実施形態において、出力電圧ＶＯＵＴは、３個以上の異なるレベルのうち一つを有することができる。また、図２の例示において、負荷キャパシタンスＣＬは、２個の異なるキャパシタンスのうち一つ、すなわち、第１キャパシタンスＣＬ１または第２キャパシタンスＣＬ２を有するように図示されているが、一部の実施形態において、キャパシタ回路１３は、３個以上の異なる値のうち一つを有する負荷キャパシタンスＣＬを、出力電圧ＶＯＵＴのレベルによって提供することもできる。
図３Ａないし図３Ｃは、本開示の例示的実施形態によるスイッチングレギュレータの例を示す。具体的には、図３Ａないし図３Ｃは、ＤＣ−ＤＣコンバータの例示であり、バック（buck）コンバータ３０ａ、ブースト（boost）コンバータ３０ｂ、及び、バックブースト（buck-boost）コンバータ３０ｃを示す。以下において、図３Ａないし図３Ｃに係わる説明において、重複内容は、省略される。
図３Ａを参照すれば、バックコンバータ３０ａは、入力電圧ＶＩＮのレベルより低レベルの出力電圧ＶＯＵＴを生成することができ、ステップダウン（step-down）コンバータとも称される。図３Ａに示されているように、バックコンバータ３０ａは、インダクタＬ、スイッチ回路３１ａ、スイッチコントローラ３２ａ及びキャパシタ回路３３ａを含んでもよい。スイッチコントローラ３２ａは、基準電圧ＶＲＥＦ及び出力電圧ＶＯＵＴに基づいて、スイッチ制御信号Ｃ＿ＳＷを生成することができ、スイッチ回路３１ａに提供することができる。出力電圧ＶＯＵＴのレベルを変更するために、基準電圧ＶＲＥＦのレベルが変更される場合、スイッチコントローラ３２ａは、変更されたレベルの基準電圧ＶＲＥＦ及び出力電圧ＶＯＵＴのレベルに基づいて、スイッチ制御信号Ｃ＿ＳＷを生成することができる。スイッチ回路３１ａは、入力電圧ＶＩＮと接地電圧との間に直列に連結された２個のスイッチを含んでもよい。一部の実施形態において、スイッチ回路３１ａは、スイッチ制御信号Ｃ＿ＳＷに応答し、２個のスイッチを、相互排他的にオンにすることができる。キャパシタ回路３３ａは、キャパシタ制御信号Ｃ＿ＣＬによって可変な負荷キャパシタンスＣＬを、出力電圧ＶＯＵＴと接地電圧との間に提供することができる。
図３Ｂを参照すれば、ブーストコンバータ３０ｂは、入力電圧ＶＩＮのレベルより高いレベルの出力電圧ＶＯＵＴを生成することができ、ステップアップ（step-up）コンバータとも称される。図３Ｂに示されているように、ブーストコンバータ３０ｂは、インダクタＬ、スイッチ回路３１ｂ、スイッチコントローラ３２ｂ及びキャパシタ回路３３ｂを含んでもよい。スイッチコントローラ３２ｂは、基準電圧ＶＲＥＦ及び出力電圧ＶＯＵＴに基づいて、スイッチ制御信号Ｃ＿ＳＷを生成することができ、スイッチ回路３１ｂに提供することができる。出力電圧ＶＯＵＴのレベルを変更するために、基準電圧ＶＲＥＦのレベルが変更される場合、スイッチコントローラ３２ｂは、変更されたレベルの基準電圧ＶＲＥＦ及び出力電圧ＶＯＵＴのレベルに基づいて、スイッチ制御信号Ｃ＿ＳＷを生成することができる。スイッチ回路３１ｂは、インダクタＬを、出力電圧ＶＯＵＴ及び接地電圧に電気的にそれぞれ連結する２個のスイッチを含んでもよい。一部の実施形態において、スイッチ回路３１ｂは、スイッチ制御信号Ｃ＿ＳＷに応答し、２個のスイッチを相互排他的にオンにすることができる。キャパシタ回路３３ｂは、キャパシタ制御信号Ｃ＿ＣＬによって可変な負荷キャパシタンスＣＬを、出力電圧ＶＯＵＴと接地電圧との間に提供することができる。
図３Ｃを参照すれば、バックブーストコンバータ３０ｃは、入力電圧ＶＩＮのレベルより低レベルの出力電圧ＶＯＵＴ、または
入力電圧ＶＩＮのレベルより高レベルの出力電圧ＶＯＵＴを生成することができ、インダクタＬ、スイッチ回路３１ｃ、スイッチコントローラ３２ｃ及びキャパシタ回路３３ｃを含んでもよい。スイッチコントローラ３２ｃは、出力電圧ＶＯＵＴのレベルにより、バックブーストコンバータ３０ｃが、図３Ａのバックコンバータ３０ａのように動作するか、あるいは、図３Ｂのブーストコンバータ３０ｂのように動作するように、スイッチ制御信号Ｃ＿ＳＷを生成することができる。例えば、出力電圧ＶＯＵＴのレベルが、入力電圧ＶＩＮのレベルより低い場合、スイッチコントローラ３２ｃは、スイッチ回路３１ｃに含まれたスイッチにより、バックブーストコンバータ３０ｃが、図３Ａのバックコンバータ３０ａのような構造を有するように、スイッチ制御信号Ｃ＿ＳＷを生成することができる。他方、出力電圧ＶＯＵＴのレベルが、入力電圧ＶＩＮのレベルより高い場合、スイッチコントローラ３２ｃは、スイッチ回路３１ｃに含まれたスイッチにより、バックブーストコンバータ３０ｃが、図３Ｂのブーストコンバータ３０ｂのような構造を有するように、スイッチ制御信号Ｃ＿ＳＷを生成することができる。また、スイッチコントローラ３２ｃは、基準電圧ＶＲＥＦ及び出力電圧ＶＯＵＴに基づいて、スイッチ制御信号Ｃ＿ＳＷを生成することができる。
スイッチ回路３１ｃは、入力電圧ＶＩＮと接地電圧との間で直列に連結された２個のスイッチを含み、インダクタＬを、出力電圧ＶＯＵＴ及び接地電圧に電気的にそれぞれ連結する２個のスイッチを含んでもよい。キャパシタ回路３３ｃは、キャパシタ制御信号Ｃ＿ＣＬによって可変な負荷キャパシタンスＣＬを、出力電圧ＶＯＵＴと接地電圧との間に提供することができる。
図４は、本開示の例示的実施形態により、図１のキャパシタ回路１３の例を示す回路図である。図１を参照して説明したように、図４のキャパシタ回路４０は、キャパシタ制御信号Ｃ＿ＣＬによって可変な負荷キャパシタンスＣＬを、出力電圧ＶＯＵＴと接地電圧との間で提供することができる。図４に示されているように、キャパシタ回路４０は、固定されたキャパシタンスを有する第１キャパシタＣ１、及び、第１キャパシタＣ１と並列に連結された可変キャパシタ４１を含んでもよい。以下において、図４は、図１及び図２を参照して説明される。
可変キャパシタ４１は、相互に直列に連結された第２キャパシタＣ２及びスイッチＳＷを含み、スイッチＳＷは、キャパシタ制御信号Ｃ＿ＣＬによってオン／オフになる。一部の実施形態において、スイッチＳＷは、出力電圧ＶＯＵＴが、一定レベルに維持される間、オン状態に維持され、一方で、出力電圧ＶＯＵＴのレベルが変更される間、オフ状態にも維持される。スイッチＳＷがオンになる場合、第１キャパシタＣ１及び第２キャパシタＣ２が電気的に並列に連結され、キャパシタ回路４０は、第１キャパシタＣ１のキャパシタンス及び第２キャパシタＣ２のキャパシタンスの和に対応する負荷キャパシタンスＣＬを提供することができる。他方、スイッチＳＷがオフになる場合、キャパシタ回路４０は、第１キャパシタＣ１のキャパシタンスに対応する負荷キャパシタンスＣＬを提供することができる。例えば、図２を参照して説明したように、キャパシタ回路４０が２個の異なる負荷キャパシタンスのうち一つ、すなわち、第１キャパシタンスＣＬ１または第２キャパシタンスＣＬ２を提供することができる場合、第１キャパシタＣ１は、第２キャパシタンスＣＬ２を有することができ、一方で、第２キャパシタＣ２は、第１キャパシタンスＣＬ１と第２キャパシタンスＣＬ２との差（ＣＬ１−ＣＬ２）に対応するキャパシタンスを有することもできる。
一部の実施形態において、キャパシタ回路４０は、キャパシタ制御信号Ｃ＿ＣＬに応答して、第１キャパシタンスＣＬ１から第２キャパシタンスＣＬ２に、負荷キャパシタンスＣＬを急進的に（rapidly）変更することができ、一方で、第２キャパシタンスＣＬ２から第１キャパシタンスＣＬ１に、負荷キャパシタンスＣＬを漸進的に（gradually）変更することもできる。すなわち、キャパシタ回路４０は、出力電圧ＶＯＵＴのレベルが変更され始める時点において、負荷キャパシタンスＣＬを急進的に低減させることができ、一方で、出力電圧ＶＯＵＴのレベル変更が完了した時点において、負荷キャパシタンスＣＬを漸進的に増大させることもできる。それにより、出力電圧ＶＯＵＴのレベルが迅速に変更されるだけではなく、負荷キャパシタンスＣＬをさらに増大させることに起因して生じ得る出力電圧ＶＯＵＴの変動を抑制することができる。そのために、一部の実施形態において、可変キャパシタ４１に含まれたスイッチＳＷは、キャパシタ制御信号Ｃ＿ＣＬに応答し、ターンオン及びターンオフのそれぞれにおいて、異なるように動作することができる。可変キャパシタ４１の例示は、図６Ａないし図６Ｃを参照して後述される。
図５は、本開示の例示的実施形態により、図１のスイッチングレギュレータ１０の動作例を経時的に示すグラフである。具体的に、図５は、キャパシタ回路１３として、図４のキャパシタ回路４０を含むスイッチングレギュレータ１０において負荷がない場合、図１の出力電圧ＶＯＵＴ、負荷キャパシタンスＣＬ、図４のスイッチＳＷのオン抵抗ＲＯＮ及びキャパシタ電流ＩＣを経時的に示す。図４を参照して説明したように、図５の例示において、負荷キャパシタンスＣＬは、急進的に低減され、一方で、漸進的に増大する。以下において、図５は、図１及び図４を参照して説明され、図５に係わる説明において、図２に係わる説明と重複する内容は、省略される。
時間ｔ５０から時間ｔ５１まで、出力電圧ＶＯＵＴは、第１レベルＶ１にも維持される。キャパシタ回路４０は、キャパシタ制御信号Ｃ＿ＣＬに応答し、第１キャパシタンスＣＬ１を負荷キャパシタンスＣＬとして提供することができる。第２キャパシタＣ２のキャパシタンスを、負荷キャパシタンスＣＬの一部として提供するために、スイッチＳＷは、オン状態でもあり、相対的に低い第１抵抗値Ｒ１を有することができる。一部の実施形態において、第１抵抗値Ｒ１は、近似的にゼロでもある。図２を参照して説明したように、相対的に高い第１キャパシタンスＣＬ１に起因し、出力電圧ＶＯＵＴでリップルが低減される。
時間ｔ５２において、出力電圧ＶＯＵＴは、第２レベルＶ２に達し、キャパシタ回路４０は、キャパシタ制御信号Ｃ＿ＣＬに応答し、負荷キャパシタンスＣＬを、第２キャパシタンスＣＬ２から第１キャパシタンスＣＬ１に、漸進的に変更し始めることができる。キャパシタ回路４０は、負荷キャパシタンスＣＬが第１キャパシタンスＣＬ１に達する時間ｔ５３まで、負荷キャパシタンスＣＬを漸進的に変更することができる。たとえ、図５においては、時間ｔ５２から時間ｔ５３まで、負荷キャパシタンスＣＬが線形的に増大するように示されていても、一部の実施形態において、負荷キャパシタンスＣＬは、時間ｔ５２から時間ｔ５３まで、非線形的にも増大される。
負荷キャパシタンスＣＬを、第２キャパシタンスＣＬ２から第２キャパシタンスＣＬ１に、漸進的に変更するために、スイッチＳＷは、オフ状態からオン状態に漸進的に変更され、すなわち、オン抵抗ＲＯＮは、第２抵抗値Ｒ２から第１抵抗値Ｒ１に漸進的に変更される。また、第２キャパシタンスＣＬ２から第１キャパシタンスＣＬ１に、漸進的に増大する負荷キャパシタンスＣＬ、及び第１レベルＶ１から上昇された第２レベルＶ２の出力電圧ＶＯＵＴにより、キャパシタ回路４０の可変キャパシタ４１を充電するためのキャパシタ電流ＩＣが生じ得る。一部の実施形態において、図５に示されているように、キャパシタ電流ＩＣは、時間ｔ５２から時間ｔ５３まで、一定サイズＩＣＨＧを有することができる。
時間ｔ５３から時間ｔ５４まで、出力電圧ＶＯＵＴは、第２サイズＶ２にも維持される。キャパシタ回路４０は、キャパシタ制御信号Ｃ＿ＣＬに応答し、第２キャパシタンスＣＬ２を、負荷キャパシタンスＣＬとして提供することができる。第２キャパシタＣ２のキャパシタンスを、負荷キャパシタンスＣＬの一部として提供するために、スイッチＳＷは、オン状態でもあり、相対的に低い第１抵抗値Ｒ１を有することができる。時間ｔ５０から時間ｔ５１までの間と類似し、相対的に高い第１キャパシタンスＣＬ１に起因して、出力電圧ＶＯＵＴにおいて、リップルが低減される。
時間ｔ５４から時間ｔ５５まで、出力電圧ＶＯＵＴは、第２レベルＶ２から第１レベルＶ１に動的に変更される。キャパシタ回路４０は、キャパシタ制御信号Ｃ＿ＣＬに応答し、時間ｔ５４において、負荷キャパシタンスＣＬを、第１キャパシタンスＣＬ１から第２キャパシタンスＣＬ２に、急進的に変更することができ、時間ｔ５５まで、負荷キャパシタンスＣＬを、第２キャパシタンスＣＬ２に維持することができる。時間ｔ５４において、スイッチＳＷのオン抵抗ＲＯＮは、第１抵抗値Ｒ１から第２抵抗値Ｒ２に急進的に変更され、時間ｔ５５まで、第２抵抗値Ｒ２にも維持される。それにより、相対的に低い第２キャパシタンスＣＬ２に起因して、出力電圧ＶＯＵＴは、早い時点、すなわち、時間ｔ５５において、第１レベルＶ１を有することができる。図５に示されているように、時間ｔ５４から時間ｔ５５まで、低減された出力電圧ＶＯＵＴのレベルに起因して、キャパシタ回路４０を放電するためのキャパシタ電流ＩＣが、キャパシタ回路４０にも提供される。
時間ｔ５５において、出力電圧ＶＯＵＴは、第１レベルＶ１に達することができ、キャパシタ回路４０は、キャパシタ制御信号Ｃ＿ＣＬに応答して、負荷キャパシタンスＣＬを、第２キャパシタンスＣＬ２から第１キャパシタンスＣＬ１に、漸進的に変更し始めることができる。キャパシタ回路４０は、負荷キャパシタンスＣＬが、第１キャパシタンスＣＬ１に達する時間ｔ５６まで、負荷キャパシタンスＣＬを漸進的に変更することができる。負荷キャパシタンスＣＬは、一部の実施形態において、線形的に増大し、一部の実施形態において、非線形的にも増大する。スイッチＳＷのオン抵抗ＲＯＮは、第２抵抗値Ｒ２から第１抵抗値Ｒ１に漸進的に変更される。また、第２キャパシタンスＣＬ２から第１キャパシタンスＣＬ１に、漸進的に増大する負荷キャパシタンスＣＬ、及び、第２レベルＶ２から下降された第１レベルＶ１の出力電圧ＶＯＵＴにより、キャパシタ回路４０の可変キャパシタ４１を放電するためのキャパシタ電流ＩＣが生じ得る。一部の実施形態において、図５に示されているように、キャパシタ電流ＩＣは、時間ｔ５５から時間ｔ５６まで、一定サイズＩＤＩＳを有することができる。
時間ｔ５６から、出力電圧ＶＯＵＴは、第１レベルＶ１にも維持される。キャパシタ回路４０は、キャパシタ制御信号Ｃ＿ＣＬに応答し、第１キャパシタンスＣＬ１を負荷キャパシタンスＣＬとして提供することができ、スイッチングレギュレータ１０は、低減されたリップルを有する出力電圧ＶＯＵＴを生成することができる。
図６Ａないし図６Ｃは、本開示の例示的実施形態による可変キャパシタの例を示す図面である。図４を参照して説明したように、図６Ａないし図６Ｃの可変キャパシタ６０ａ，６０ｂ，６０ｃは、キャパシタ制御信号Ｃ＿ＣＬによって可変的なキャパシタンスを有することができる。また、図５を参照して説明したように、一部の実施形態において、図６Ａないし図６Ｃの可変キャパシタ６０ａ，６０ｂ，６０ｃは、第２キャパシタＣ２のキャパシタンスが、負荷キャパシタンスＣＬから急進的に排除され、第２キャパシタＣ２のキャパシタンスが、負荷キャパシタンスＣＬに漸進的に追加されるように、キャパシタ制御信号Ｃ＿ＣＬに応答し、動作することができる。
図６Ａを参照すれば、可変キャパシタ６０ａは、第２キャパシタＣ２、電流源ＣＳ１、ＳＰＤＴ（single pole double throw）スイッチＳＷ１及び第１トランジスタＴ１を含んでもよい。第１トランジスタＴ１は、ＮＭＯＳ（negative channel metal oxide semiconductor）トランジスタであり、第２キャパシタＣ２に連結されたドレイン、接地電圧が印加されるソース、及び、ＳＰＤＴスイッチＳＷ１に連結されたゲートを有することができる。電流源ＣＳ１は、電流ＩＧを生成することができ、ＳＰＤＴスイッチＳＷ１は、キャパシタ制御信号Ｃ＿ＣＬにより、第１トランジスタＴ１のゲートを電流源ＣＳ１に連結されるか、あるいは、接地ノードに連結される。
低減された負荷キャパシタンスＣＬ（例えば、第２キャパシタンスＣＬ２）のために、ＳＰＤＴスイッチＳＷ１は、例えば、ハイレベルのキャパシタ制御信号Ｃ＿ＣＬに応答し、第１トランジスタＴ１のゲートを接地ノードに連結することができる。それにより、第１トランジスタＴ１は、ターンオフされ、第２キャパシタＣ２のキャパシタンスは、負荷キャパシタンスＣＬから急進的に排除される。他方、増大された負荷キャパシタンスＣＬ（例えば、第１キャパシタンスＣＬ１）のために、ＳＰＤＴスイッチＳＷ１は、例えば、ローレベルのキャパシタ制御信号Ｃ＿ＣＬに応答し、第１トランジスタＴ１のゲートを電流源ＣＳ１と連結することができる。それにより、電流ＩＧにより、第１トランジスタＴ１のゲート電圧が上昇し、第１トランジスタＴ１のソース−ドレイン間の抵抗値が低下する。結果として、第２キャパシタＣ２のキャパシタンスが、漸進的に負荷キャパシタンスＣＬに追加される。ローレベルのキャパシタ制御信号Ｃ＿ＣＬに応答し、可変キャパシタ６０ａのキャパシタンスが増大する速度は、電流源ＣＳ１の電流、及び、第１トランジスタＴ１のゲートに存在する寄生キャパシタンスによっても決定され、一部の実施形態において、可変キャパシタ６０ａは、第１トランジスタＴ１のゲートと接地ノードとの間に連結されたキャパシタをさらに含んでもよい。
図６Ｂを参照すれば、可変キャパシタ６０ｂは、第２キャパシタＣ２、電流源ＣＳ２、及び、複数のトランジスタＴ２ないしＴ４を含んでもよい。第２トランジスタＴ２は、第２キャパシタＣ２に連結されたドレイン、接地電圧が印加されるソース、及び、第３トランジスタＴ３と第４トランジスタＴ４に連結されたゲートを有することができる。電流源ＣＳ２は、基準電流ＩＲＥＦを生成することができ、第４トランジスタＴ４がターンオフされる間に、第３トランジスタＴ３及び第２トランジスタＴ２は、電流ミラー（current mirror）を形成することができる。それにより、第２トランジスタＴ２のドレイン及びソースを介して流れる電流ＩＸは、基準電流ＩＲＥＦ、及び、第３トランジスタＴ３と第２トランジスタＴ２とのサイズ比によっても決定される。
低減された負荷キャパシタンスＣＬ（例えば、第２キャパシタンスＣＬ２）のために、第４トランジスタＴ４は、ハイレベルのキャパシタ制御信号Ｃ＿ＣＬに応答して、第２トランジスタＴ２のゲートに接地電圧を印加することができる。それにより、第２トランジスタＴ２は、ターンオフされ、第２キャパシタＣ２のキャパシタンスは、負荷キャパシタンスＣＬから急進的に排除される。他方、増大された負荷キャパシタンスＣＬ（例えば、第１キャパシタンスＣＬ１）のために、第４トランジスタＴ４は、ローレベルのキャパシタ制御信号Ｃ＿ＣＬに応答してターンオフされる。それにより、第２トランジスタＴ２及び第３トランジスタＴ３のゲート電圧は、漸進的に増大し、第２キャパシタＣ２から、電流ＩＸが引き出されることにより、第２キャパシタＣ２のキャパシタンスが、漸進的に負荷キャパシタンスＣＬに追加される。
図６Ｃを参照すれば、可変キャパシタ６０ｃは、相互に直列に連結された第２キャパシタＣ２及び可変抵抗ＶＲを含んでもよい。可変抵抗ＶＲは、キャパシタ制御信号Ｃ＿ＣＬにより、第２キャパシタＣ２と接地電位との間で可変的な抵抗値を提供することができる。例えば、低減された負荷キャパシタンスＣＬ（例えば、第２キャパシタンスＣＬ２）のために、可変抵抗ＶＲは、相対的に高い抵抗値（例えば、近似的に無限大）を提供することができ、一方で、増大された負荷キャパシタンスＣＬ（例えば、第１キャパシタンスＣＬ１）のために、可変抵抗ＶＲは、相対的に低い抵抗値（例えば、近似的にゼロ）も提供することができる。
一部の実施形態において、可変抵抗ＶＲは、急進的に低減される負荷キャパシタンスＣＬのために、キャパシタ制御信号Ｃ＿ＣＬに応答して、急進的に増加される抵抗値を提供することができ、一方で、漸進的に増大する負荷キャパシタンスＣＬのために、漸進的に減少する抵抗値を提供することもができる。例えば、可変抵抗ＶＲは、相互に直列に連結された抵抗及びＮＭＯＳトランジスタをそれぞれ含む複数のサブ回路を含み、複数のサブ回路は、第２キャパシタＣ２と接地ノードとの間で相互に並列に連結される。キャパシタ制御信号Ｃ＿ＣＬは、複数のサブ回路にそれぞれ提供される複数のビットを含んでもよい。キャパシタ制御信号Ｃ＿ＣＬは、急進的に増加される抵抗値のために、すべてのビットがローレベルを有するようにも急進的に変更され、一方で、漸進的に減少する抵抗値のために、全てのビットがハイレベルを有するまで順次に変更される。
図７は、本開示の例示的実施形態による電源回路７０を示すブロック図である。図７に示されているように、電源回路７０は、入力電圧ＶＩＮから、出力電圧ＶＯＵＴを生成することができ、設定信号ＳＥＴを受信することができる。基準電圧ＶＲＥＦ及び包絡線（envelope）電圧ＶＥＮＶのうち少なくとも一つは、一部の実施形態において、図７に示されているように、電源回路７０内部（例えば、パワーコントローラ７３による）においても生成され、一部の実施形態において、図７に示されているところと異なるように、電源回路７０外部からも受信される。電源回路７０は、第２キャパシタＣ２、スイッチＳＷ、第１電圧レギュレータ７１、第２電圧レギュレータ７２、パワーコントローラ７３、及び、モードスイッチ７４を含んでもよい。
第１電圧レギュレータ７１は、基準電圧ＶＲＥＦに基づいて、入力電圧ＶＩＮから第１出力電圧ＶＯＵＴ１を生成することができる。例えば、第１電圧レギュレータ７１は、図３Ａないし図３Ｃに示されたＤＣ−ＤＣコンバータでもあり、第１出力電圧ＶＯＵＴ１のレベルは、基準電圧ＶＲＥＦのレベルによっても決定される。スイッチＳＷは、第１出力電圧ＶＯＵＴ１と接地電圧との間において、キャパシタ制御信号Ｃ＿ＣＬによって負荷キャパシタンスＣＬを変更することができる。図４の可変キャパシタ４１と類似し、キャパシタ制御信号Ｃ＿ＣＬに応答して、スイッチＳＷがオンになる場合、第２キャパシタＣ２が負荷キャパシタンスＣＬに寄与することができ、一方で、キャパシタ制御信号Ｃ＿ＣＬに応答し、スイッチＳＷがオフになる場合、第２キャパシタＣ２が、負荷キャパシタンスＣＬからも排除される。
第２電圧レギュレータ７２は、包絡線電圧ＶＥＮＶに基づいて、入力電圧ＶＩＮから第２出力電圧ＶＯＵＴ２を生成することができる。例えば、第２電圧レギュレータ７２は、図３Ａないし図３Ｃに例示されたＤＣ−ＤＣコンバータを含み、包絡線電圧ＶＥＮＶにより、第２出力電圧ＶＯＵＴ２の大きさを調節する回路（例えば、線形レギュレータ）をさらに含んでもよい。包絡線電圧ＶＥＮＶは、負荷で要求される消費電力に依存する大きさを有する信号でもあり、例えば、負荷のスイングする出力信号の包絡線に追従する大きさを有することができる。それにより、第２出力電圧ＶＯＵＴ２は、負荷で要求される消費電力による大きさを有することができる。図７に示されているように、一部の実施形態において、第２電圧レギュレータ７２は、第１電圧レギュレータ７１から、第１出力電圧ＶＯＵＴ１を受信することができ、第２電圧レギュレータ７２に含まれた構成要素のうち少なくとも一部は、第１出力電圧ＶＯＵＴ１から電力を供給される。第１電圧レギュレータ７１及び第２電圧レギュレータ７２の例は、図８及び図１０を参照して後述される。
モードスイッチ７４は、パワーコントローラ７３から提供されるモード制御信号Ｃ＿ＭＤにより、第１出力電圧ＶＯＵＴ１及び第２出力電圧ＶＯＵＴ２のうち一つを、出力電圧ＶＯＵＴとして出力することができる。例えば、モード制御信号Ｃ＿ＭＤは、平均電力追跡（ＡＰＴ：average power tracking）モードまたは包絡線追跡（ＥＴ：envelope tracking）モードを示すことができ、モードスイッチ７４は、平均電力追跡モードを示すモード制御信号Ｃ＿ＭＤに応答して、第１出力電圧ＶＯＵＴ１を出力電圧ＶＯＵＴとして出力することができ、一方で、包絡線追跡モードを示すモード制御信号Ｃ＿ＭＤに応答して、第２出力電圧ＶＯＵＴ２を出力電圧ＶＯＵＴとして出力することもできる。一部の実施形態において、モードスイッチ７４は、少なくとも１つのパワースイッチを含み、パワースイッチは、高い電流を支援することができるパワートランジスタを含んでもよい。
パワーコントローラ７３は、電源回路７０の外部から設定信号ＳＥＴを受信することができ、設定信号ＳＥＴに基づいて、複数の制御信号Ｃ＿ＣＬ、Ｃ＿ＭＤ、Ｃ＿ＥＮを生成することができる。例えば、設定信号ＳＥＴは、平均電力追跡モードまたは包絡線モードを示す情報を含み、第１出力電圧ＶＯＵＴ１のレベルを動的に変更する情報を含んでもよい。一部の実施形態において、パワーコントローラ７３は、基準電圧ＶＲＥＦ及び／または包絡線電圧ＶＥＮＶをさらに生成することもできる。
一部の実施形態において、パワーコントローラ７３は、設定信号ＳＥＴが平均電力追跡モードを示す場合、非活性化された（inactive）イネーブル信号Ｃ＿ＥＮを第２電圧レギュレータ７２に提供することができ、第１出力電圧ＶＯＵＴ１が出力電圧ＶＯＵＴに出力されるようにするモード制御信号Ｃ＿ＭＤを、モードスイッチ７４に提供することができる。第２電圧レギュレータ７２は、非活性化されたイネーブル信号Ｃ＿ＥＮに応答して、ディセーブルされ、例えば、ディセーブルされた第２電圧レギュレータ７２は、パワーダウンされる。他方、パワーコントローラ７３は、設定信号ＳＥＴが、包絡線追跡モードを示す場合、活性化された（active）イネーブル信号Ｃ＿ＥＮを、第２電圧レギュレータ７２に提供することができ、第２出力電圧ＶＯＵＴ２が出力電圧ＶＯＵＴに出力されるようにするモード制御信号Ｃ＿ＭＤを、モードスイッチ７４に提供することができる。第２電圧レギュレータ７２は、活性化されたイネーブル信号Ｃ＿ＥＮに応答して、包絡線電圧ＶＥＮＶに基づいて、入力電圧ＶＩＮから第２出力電圧ＶＯＵＴ２を生成することができる。
一部の実施形態において、パワーコントローラ７３は、設定信号ＳＥＴが、第１出力電圧ＶＯＵＴ１のレベル変更を示す場合、スイッチＳＷをオフにするキャパシタ制御信号Ｃ＿ＣＬをスイッチＳＷに提供することができる。それにより、第２キャパシタＣ２は、第１電圧レギュレータ７１の負荷キャパシタンスＣＬに寄与せず、負荷キャパシタンスＣＬは、低減する。また、パワーコントローラ７３は、第１出力電圧ＶＯＵＴ１が、所望レベルに変更が完了した場合、スイッチＳＷをオンにするキャパシタ制御信号Ｃ＿ＣＬを、スイッチＳＷに提供することができる。それにより、第１出力電圧ＶＯＵＴ１は、一定レベルを維持するとき、低減されたリップルを有することができると共に、異なるレベルに迅速に変更される。
図８は、本開示の例示的実施形態により、図７の電源回路７０の例を示す回路図であり、図９は、本開示の例示的実施形態により、図８の電源回路８０の動作例を経時的に示すグラフである。具体的には、図８は、図７の第１電圧レギュレータ７１、第２電圧レギュレータ７２及びモードスイッチ７４の例を示し、図９は、図８の第１出力電圧ＶＯＵＴ１、第２出力電圧ＶＯＵＴ２、出力電圧ＶＯＵＴ、及び、負荷キャパシタンスＣＬを経時的に示す。
図８を参照すれば、電源回路８０は、第２キャパシタＣ２、スイッチＳＷ、第１電圧レギュレータ８１、第２電圧レギュレータ８２、及び、モードスイッチ８４を含んでもよい。第１電圧レギュレータ８１は、基準電圧ＶＲＥＦに基づいて、第１出力電圧ＶＯＵＴ１を生成することができ、第２電圧レギュレータ８２は、包絡線電圧ＶＥＮＶに基づいて、第２出力電圧ＶＯＵＴ２を生成することができる。図８の例において、第１電圧レギュレータ８１及び第２電圧レギュレータ８２は、バック（buck）コンバータを含むように示されているが、一部の実施形態において、第１電圧レギュレータ８１及び／又は第２電圧レギュレータ８２は、ブーストコンバータ及び／又はバックブーストコンバータを含んでもよい。
第１電圧レギュレータ８１は、第１インダクタＬ１、第１キャパシタＣ１、第１スイッチ回路８１＿１、及び、第１スイッチコントローラ８１＿２を含んでもよい。第１スイッチコントローラ８１＿２は、基準電圧ＶＲＥＦ及び第１出力電圧ＶＯＵＴ１に基づいて、第１スイッチ制御信号Ｃ＿ＳＷ１を生成することができ、第１スイッチ回路８１＿１は、第１スイッチ制御信号Ｃ＿ＳＷ１に応答して、入力電圧ＶＩＮから第１インダクタＬ１に電流を提供するか、あるいは、第１インダクタＬ１から接地電圧に電流を引き出すことができる。第１キャパシタＣ１は、第１電圧レギュレータ８１の負荷キャパシタンスＣＬを提供することができる。図４及び図７を参照して説明したように、第２キャパシタＣ２及びスイッチＳＷは、キャパシタ制御信号Ｃ＿ＣＬにより、第１電圧レギュレータ８１の負荷キャパシタンスＣＬを変更することができる。
第２電圧レギュレータ８２は、第２インダクタＬ２、第２スイッチ回路８２＿１、及び、第２スイッチコントローラ８２＿２を含み、第３キャパシタＣ３及び増幅器８２＿３をさらに含んでもよい。第２電圧レギュレータ８２において、第２インダクタＬ２、第２スイッチ回路８２＿１、及び、第２スイッチコントローラ８２＿２は、第１電圧レギュレータ８１と類似して、バックコンバータとして機能することができ、第２電圧レギュレータ８２において、第２出力電圧ＶＯＵＴ２の低周波数帯域を担当することができる。また、第２スイッチコントローラ８２＿２は、第１電圧レギュレータ８１の第１スイッチコントローラ８１＿２と異なるように、第２出力電圧ＶＯＵＴ２をフィードバックとして受信する代わりに、第３キャパシタＣ３を介して流れる電流をフィードバックとして受信することができ、フィードバックに基づいて、第２スイッチ制御信号Ｃ＿ＳＷ２を生成することができる。第２スイッチコントローラ８２＿２は、イネーブル信号Ｃ＿ＥＮを受信することができ、一部の実施形態において活性化されたイネーブル信号Ｃ＿ＥＮに応答し、正常動作を遂行することができ、一方で、非活性化されたイネーブル信号Ｃ＿ＥＮに応答して、パワーダウンされる。
増幅器８２＿３は、第１出力電圧ＶＯＵＴ１から電力を供給され、包絡線電圧ＶＥＮＶを受信する非反転入力、及び、第２出力電圧ＶＯＵＴ２を受信する反転入力を含んでもよい。増幅器８２＿３の出力信号は、第３キャパシタＣ３を通過し、第２出力電圧ＶＯＵＴ２に反映され、第３キャパシタＣ３は、ＡＣカップリングキャパシタとも称される。それにより、増幅器８２＿３及び第３キャパシタＣ３は、第２出力電圧ＶＯＵＴ２の高周波数帯域を担当することができる。第２スイッチコントローラ８２＿２は、イネーブル信号Ｃ＿ＥＮを受信することができ、一部の実施形態において活性化されたイネーブル信号Ｃ＿ＥＮに応答して、正常動作を遂行することができ、一方で、非活性化されたイネーブル信号Ｃ＿ＥＮに応答して、パワーダウンされる。
モードスイッチ８４は、モード制御信号Ｃ＿ＭＤにより、第１電圧レギュレータ８１の出力ノードを、電源回路８０の出力ノードと選択的に連結することができる。例えば、モードスイッチ８４は、平均電力追跡モードを示すモード制御信号Ｃ＿ＭＤに応答して、第１出力電圧ＶＯＵＴ１が出力電圧ＶＯＵＴとして出力されるようにオンになり、一方で、包絡線追跡モードを示すモード制御信号Ｃ＿ＭＤに応答して、第１電圧レギュレータ８１の出力ノードが、電源回路８０の出力ノードと電気的に断線（disconnection）されるように、オフにもなる。図８に示されているように、出力電圧ＶＯＵＴは、第２出力電圧ＶＯＵＴ２と一致するが、平均電力追跡モードにおいて、第２電圧レギュレータ８２がディセーブルされることにより、出力電圧ＶＯＵＴは、第１出力電圧ＶＯＵＴ１によっても決定される。
図９を参照すれば、時間ｔ９０から時間ｔ９３まで、電源回路８０は、平均電力追跡モードにも設定される。それにより、出力電圧ＶＯＵＴは、第１出力電圧ＶＯＵＴ１と一致することができる。平均電力追跡モードにおいて第１電圧レギュレータ８１は、動的に第１出力電圧ＶＯＵＴ１のレベルを変更することができ（Ｖ１１→Ｖ１２→Ｖ１３）、第１出力電圧ＶＯＵＴ１のレベルが変更される間、負荷キャパシタンスＣＬが低減する。例えば、時間ｔ９１において負荷キャパシタンスＣＬは、第１キャパシタンスＣＬ１から第２キャパシタンスＣＬ２に低減し、第１出力電圧ＶＯＵＴ１のレベルが変更される間（Ｖ１１→Ｖ１２）、負荷キャパシタンスＣＬは、第２キャパシタンスＣＬ２にも維持される。一部の実施形態において、負荷キャパシタンスＣＬは、第２キャパシタンスＣＬ２に急進的に低減し、一方で、第１キャパシタンスＣＬ１に漸進的に増大することもできる。類似して、時間ｔ９２及び時間ｔ９３において、負荷キャパシタンスＣＬが低減する。それにより、前述のように、第１出力電圧ＶＯＵＴ１のレベルは、迅速に変更され、一方で、第１出力電圧ＶＯＵＴ１のレベルが一定に維持される間、第１出力電圧ＶＯＵＴ１のノイズ（例えば、リップル）も低減される。
時間ｔ９３から、電源回路８０は、包絡線追跡モードにも設定される。それにより、出力電圧ＶＯＵＴ、すなわち、第２出力電圧ＶＯＵＴ２は、第２電圧レギュレータ８２によっても決定される。図８を参照して説明したように、第２電圧レギュレータ８２の一部構成要素、例えば、増幅器８２＿３は、第１電圧レギュレータ８１が提供する第１出力電圧ＶＯＵＴ１から電力を供給され、第２出力電圧ＶＯＵＴ２がレベルにより、第１出力電圧ＶＯＵＴ１のレベルが動的に変更される（Ｖ１４→Ｖ１５→Ｖ１６）。それにより、平均電力追跡モードと類似して、第１出力電圧ＶＯＵＴ１のレベルが変更される間、負荷キャパシタンスＣＬが低減する。例えば、図９に示されているように、時間ｔ９２、時間ｔ９４、及び、時間ｔ９５において、負荷キャパシタンスＣＬが第２キャパシタンスＣＬ２に低下する。
図１０は、本開示の例示的実施形態による電源回路１００の例を示す回路図である。具体的には、図１０の電源回路１００は、図８の電源回路８０と比較するとき、第１電圧レギュレータ１１０の負荷キャパシタンスＣＬの変更のための第２キャパシタＣ２が省略されてもよい。以下において、図１０に係わる説明のうち、図８に係わる説明と重複内容は、省略される。
図１０を参照すれば、電源回路１００は、スイッチＳＷ、第１電圧レギュレータ１１０、第２電圧レギュレータ１２０、及び、モードスイッチ１４０を含んでもよい。第１電圧レギュレータ１１０は、基準電圧ＶＲＥＦに基づいて、第１出力電圧ＶＯＵＴ１を生成することができ、第１インダクタＬ１、第１キャパシタＣ１、第１スイッチ回路１１１、及び、第１スイッチコントローラ１１２を含んでもよい。第１スイッチコントローラ１１２は、基準電圧ＶＲＥＦ及び第１出力電圧ＶＯＵＴ１に基づいて、第１スイッチ制御信号Ｃ＿ＳＷ１を生成することができる。第２電圧レギュレータ１２０は、包絡線電圧ＶＥＮＶに基づいて、第２出力電圧ＶＯＵＴ２を生成することができ、第２インダクタＬ２、第２スイッチ回路１２１、第２スイッチコントローラ１２２、第３キャパシタＣ３、及び、増幅器１２３を含んでもよい。第２スイッチコントローラ１２２は、第３キャパシタＣ３に流れる電流に基づいて、第２スイッチ制御信号Ｃ＿ＳＷ２を生成することができる。
図８のスイッチＳＷと類似て、図１０のスイッチＳＷは、接地電圧と第２出力電圧ＶＯＵＴ２との間において、キャパシタ制御信号Ｃ＿ＣＬにより、第１電圧レギュレータ１１０の負荷キャパシタンスＣＬを変更することができる。具体的には、図１０においてスイッチＳＷは、第２電圧レギュレータ１２０のＡＣカップリングキャパシタである第３キャパシタＣ３のキャパシタンスを、負荷キャパシタンスＣＬに追加したり除外したりすることにより、負荷キャパシタンスＣＬを変更することができる。例えば、平均電力追跡モードにおいて、モードスイッチ１４０は、モード制御信号Ｃ＿ＭＤにより、第１電圧レギュレータ１１０の出力ノード及び第２電圧レギュレータ１２０の出力ノードを電気的に連結することができる。それにより、第３キャパシタＣ３の一端は、第１電圧レギュレータ１１０の出力ノードと電気的に連結される。また、平均電力追跡モードで増幅器１２３は、非活性化されたイネーブル信号Ｃ＿ＥＮに起因して、フローティングされた出力を有することができる。結果として、第３キャパシタＣ３は、平均電力追跡モードにおいて、図８の第２キャパシタＣ２と同一機能を遂行することができ、スイッチＳＷは、キャパシタ制御信号Ｃ＿ＣＬにより、オン／オフになることにより、負荷キャパシタンスＣＬを変更することができる。一部の実施形態において、スイッチＳＷは、包絡線追跡モードにおいて、キャパシタ制御信号Ｃ＿ＣＬに応答し、常時オフになる。
図１１は、本開示の例示的実施形態によるスイッチングレギュレータの動作方法を示すフローチャートである。例えば、図１１の方法は、図１のスイッチングレギュレータ１０によっても遂行される。図１１に示されているように、スイッチングレギュレータの動作方法は、段階Ｓ１０、段階Ｓ３０、及び、段階Ｓ５０を含み、以下において、図１１は、図１及び図２を参照して説明される。
段階Ｓ１０は、段階Ｓ１１及び段階Ｓ１２を含み、一部の実施形態において、段階Ｓ１１及び段階Ｓ１２は、並列的にも遂行される。段階Ｓ１１において、第１レベルＶ１の出力電圧ＶＯＵＴを出力する動作が遂行される。例えば、スイッチングレギュレータ１０は、レファレンス電圧ＶＲＥＦのレベルに基づいて、第１レベルＶ１の出力電圧ＶＯＵＴを生成することができる。段階Ｓ１２において、負荷キャパシタンスＣＬを、第１キャパシタンスＣＬ１に維持する動作が遂行される。例えば、キャパシタ回路１３は、キャパシタ制御信号Ｃ＿ＣＬに応答して、負荷キャパシタンスＣＬを、第２キャパシタンスＣＬ２より高い第１キャパシタンスＣＬ１に維持することができ、それにより、出力電圧ＶＯＵＴのノイズが低減する。
段階Ｓ３０は、段階Ｓ３１及び段階Ｓ３２を含み、一部の実施形態において、段階Ｓ３１及び段階Ｓ３２は、並列的にも遂行される。段階Ｓ３１において、第１レベルＶ１から第２レベルＶ２に、出力電圧ＶＯＵＴを変更する動作が遂行される。例えば、スイッチングレギュレータ１０は、レファレンス電圧ＶＲＥＦのレベル変化に応答して、出力電圧ＶＯＵＴを、第１レベルＶ１から第２レベルＶ２に変更することができ、それにより、出力電圧ＶＯＵＴは、第１レベルＶ１から第２レベルＶ２に向けて増大する。段階Ｓ３２において、負荷キャパシタンスＣＬを、第２キャパシタンスＣＬ２に維持する動作が遂行される。例えば、キャパシタ回路１３は、キャパシタ制御信号Ｃ＿ＣＬに応答して、負荷キャパシタンスＣＬを、第１キャパシタンスＣＬ１より小さい第２キャパシタンスＣＬ２に維持することができ、それにより、出力電圧ＶＯＵＴは、第１レベルＶ１から第２レベルＶ２に迅速に変更される。
段階Ｓ５０は、段階Ｓ５１及び段階Ｓ５２を含み、一部の実施形態において、段階Ｓ５１及び段階Ｓ５２は、並列的にも遂行される。段階Ｓ５１において、第２レベルＶ２の出力電圧ＶＯＵＴを出力する動作が遂行される。例えば、スイッチングレギュレータ１０は、レファレンス電圧ＶＲＥＦのレベルに基づいて、第２レベルＶ２の出力電圧ＶＯＵＴを生成することができる。段階Ｓ５２において、負荷キャパシタンスＣＬを、第１キャパシタンスＣＬ１に維持する動作が遂行される。例えば、キャパシタ回路１３は、キャパシタ制御信号Ｃ＿ＣＬに応答し、負荷キャパシタンスＣＬを、第２キャパシタンスＣＬ２より高い第１キャパシタンスＣＬ１に維持することができ、それにより、出力電圧ＶＯＵＴのノイズが低減する。
図１２は、本開示の例示的実施形態によるスイッチングレギュレータの動作方法を示すフローチャートである。具体的には、図１２は、図１１の方法と比較するとき、段階Ｓ２０及び段階Ｓ４０をさらに含んでもよい。例えば、図１２の方法は、図１のスイッチングレギュレータ１０によって遂行され、以下において、図１２は、図１及び図５を参照して説明される。
図１１の段階Ｓ１０に続き、段階Ｓ２０が遂行され、段階Ｓ２０において、負荷キャパシタンスＣＬを急進的に低減させる動作が遂行される。例えば、段階Ｓ１０に含まれる段階Ｓ１２において、負荷キャパシタンスＣＬは、第１キャパシタンスＣＬ１に維持され、一方で、段階Ｓ３０に含まれた段階Ｓ３２において負荷キャパシタンスＣＬは、第２キャパシタンスＣＬ２にも維持される。それにより、段階Ｓ２０において、負荷キャパシタンスＣＬは、第１キャパシタンスＣＬ１から第２キャパシタンスＣＬ２に、急進的に低減し、急進的に低減された負荷キャパシタンスＣＬに起因して、出力電圧ＶＯＵＴのレベルは、初期から早く変更される。次いで、段階Ｓ３０が遂行される。
段階Ｓ３０に続き、段階Ｓ４０が遂行され、段階Ｓ４０において、負荷キャパシタンスＣＬを漸進的に増大させる動作が遂行される。例えば、段階Ｓ３０に含まれる段階Ｓ３２において、負荷キャパシタンスＣＬは、第２キャパシタンスＣＬ２に維持され、一方で、段階Ｓ５０に含まれた段階Ｓ５２において、負荷キャパシタンスＣＬは、第１キャパシタンスＣＬ１にも維持される。それにより、段階Ｓ４０において、負荷キャパシタンスＣＬは、第２キャパシタンスＣＬ２から第１キャパシタンスＣＬ１に、漸進的に増大し、漸進的に増大された負荷キャパシタンスＣＬに起因して、出力電圧ＶＯＵＴは、第１レベルＶ１から第２レベルＶ２に変更が完了した時点から、第２レベルＶ２を安定して有することができる。
図１３は、本開示の例示的実施形態によるシステム１３０を示す図面である。システム１３０は、一部の実施形態において、システム・オン・チップ（ＳｏＣ）のように、１つの半導体集積回路でもあり、一部の実施形態において、印刷回路基板、及びそれに実装されたパッケージを含んでもよい。図１３に示されているように、システム１３０は、第１機能ブロック１３１ないし第４機能ブロック１３４、及び、ＰＭＩＣ（power management integrated circuit）１３５を含んでもよい。
第１機能ブロック１３１ないし第４機能ブロック１３４は、ＰＭＩＣ
１３５から出力される第１供給電圧ＶＤＤ１ないし第４供給電圧ＶＤＤ４によって提供される電力に基づいて動作することができる。例えば、第１機能ブロック１３１ないし第４機能ブロック１３４のうち少なくとも一つは、アプリケーションプロセッサ（ＡＰ：application processor）のように、デジタル信号を処理するデジタル回路でもあり、増幅器のように、アナログ信号を処理するアナログ回路でもある。また、アナログ・デジタルコンバータ（ＡＤＣ：analog-to-digital converter）のような混合された信号（mixed signal）を処理する回路でもある。たとえ、図１３において、システム１３０が、４個の機能ブロックを含むように図示されているとしても、一部の実施形態において、システム１３０は、４個未満または５個以上の機能ブロックを含んでもよい。
ＰＭＩＣ１３５は、入力電圧ＶＩＮから、第１供給電圧ＶＤＤ１ないし第４供給電圧ＶＤＤ４を生成することができ、電圧制御信号Ｃ＿Ｖにより、第１供給電圧ＶＤＤ１ないし第４供給電圧ＶＤＤ４のうち少なくとも１つのレベルを変更することができる。第１機能ブロック１３１ないし第４機能ブロック１３４のうち少なくとも一つは、要求される性能及び電力消耗によって動的に可変なレベルの供給電圧を受信することができる。例えば、第１機能ブロック１３１は、イメージデータを処理するイメージプロセッサでもあり、一連のイメージを含む動画を処理する間、第１機能ブロック１３１は、高レベルの第１供給電圧ＶＤＤ１を受信することができ、一方で、単一イメージを含む写真を処理する間、第１機能ブロック１３１は、低レベルの第１供給電圧ＶＤＤ１を受信することもできる。
ＰＭＩＣ１３５は、第１機能ブロック１３１で要求される性能及び電力消耗に対応する電圧制御信号Ｃ＿Ｖを受信することができ、ＰＭＩＣ
１３５は、電圧制御信号Ｃ＿Ｖに基づいて、第１供給電圧ＶＤＤ１のレベルを昇降させることができる。そのように、機能ブロックの供給電圧のレベルを動的に変更する方法は、ＤＶＳ（dynamic voltage scaling）とも称される。ＰＭＩＣ１３５は、図面を参照して説明されたスイッチングレギュレータを含み、それにより、第１供給電圧ＶＤＤ１は、一定レベルを維持するとき、低減されたノイズを有することができ、一方で、第１供給電圧ＶＤＤ１のレベルが迅速に変更される。一部の実施形態において、第１機能ブロック１３１は、第１供給電圧ＶＤＤ１のレベルが変更される間、動作を中止することができ、第１供給電圧ＶＤＤ１のレベルが変更された後、動作を再開することができる。それにより、第１供給電圧ＶＤＤ１のレベルが迅速に変更される場合、第１機能ブロック１３１による動作の遂行時間が短縮され、結果として、システム１３０は、向上した性能を提供することができる。また、第１電源電圧ＶＤＤ１の低減されたノイズにより、第１機能ブロック１３１及びシステム１３０の動作信頼度が向上される。
図１４は、本開示の例示的実施形態による無線通信装置２００を示すブロック図である。具体的に、図１４は、バッテリ２５０によって電力が提供されるユーザ機器（ＵＥ：user equipment）（または、端末）を示す。無線通信装置２００は、一部の実施形態において、５Ｇ、ＬＴＥのようなセルラネットワークを使用する無線通信システムにも含まれ、ＷＬＡＮ（wireless local area network）システム、または、他の任意無線通信システムにも含まれる。無線通信装置２００において、本開示の例示的実施形態によるスイッチングレギュレータは、電力増幅器２１６に可変的な電力を提供するためにも使用される。図１４に示されているように、無線通信装置２００は、送受信器２１０、基底帯域プロセッサ２２０、アンテナ２３０、電源回路２４０、及び、バッテリ２５０を含んでもよい。
送受信器２１０は、アンテナインターフェース回路２１１を含み、入力回路２１２、低ノイズ増幅器（ＬＮＡ）２１３、及び、受信回路２１４を含む受信器、並びに、送信回路２１５、電力増幅器（ＰＡ）２１６及び出力回路２１７を含む送信器を含んでもよい。アンテナインターフェース回路２１１は、送信モードまたは受信モードにより、送信器または受信器をアンテナ２３０と連結させることができる。一部の実施形態において、入力回路２１２は、マッチング回路またはフィルタを含み、低ノイズ増幅器２１３は、入力回路２１２の出力信号を増幅することができ、受信回路２１４は、ダウンコンバージョンのためのミキサを含んでもよい。一部の実施形態において、送信回路２１５は、アップコンバージョンのためのミキサを含み、電力増幅器２１６は、送信回路２１５の出力信号を増幅することができ、出力回路２１７は、マッチング回路またはフィルタを含んでもよい。
基底帯域プロセッサ２２０は、送受信器２１０と、基底帯域の信号を送受信することができ、変調／復調、エンコーディング／デコーディングなどを行うことができる。一部の実施形態において、基底帯域プロセッサ２２０は、モデムとも称される。基底帯域プロセッサ２２０は、平均電力追跡モードまたは包絡線追跡モードを設定するための設定信号ＳＥＴを生成することができ、出力電圧ＶＯＵＴのレベルを変更するための設定信号ＳＥＴを生成することができる。
電源回路２４０は、バッテリ２５０から入力電圧ＶＩＮを受信することができ、電力増幅器２１６に電力を提供する出力電圧ＶＯＵＴを生成することができる。電源回路２４０は、図面を参照して説明されたスイッチングレギュレータを含み、設定信号ＳＥＴにより、負荷キャパシタンスＣＬを変更することによって、出力電圧ＶＯＵＴの迅速なレベル変更、及び、レベルの安定化を可能にすることができる。
以上のように、図面と明細書とで例示的な実施形態が開示された。本明細書において、特定の用語を使用して実施形態について説明されたが、それらは、単に、本開示の技術的思想について説明する目的に使用されたものであり、意味の限定や、特許請求の範囲に記載された本開示の範囲を限定するために使用されたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
本発明の、動的に出力電圧を変更するスイッチングレギュレータ、及び、それを含む電源回路は、例えば、電力供給関連の技術分野に効果的に適用可能である。
１０ スイッチングレギュレータ
１１ スイッチ回路
１２，３２ａ，３２ｂ，３２ｃ スイッチコントローラ
３０ａ バックコンバータ
３０ｂ ブーストコンバータ
３０ｃ バックブーストコンバータ
４０ キャパシタ回路
６０ａ，６０ｂ，６０ｃ 可変キャパシタ
７０，８０，１００，２４０ 電源回路
７１，８１，１１０ 第１電圧レギュレータ
７２，８２，１２０ 第２電圧レギュレータ
７３ パワーコントローラ
７４，１４０ モードスイッチ
８１＿１，１１１ 第１スイッチ回路
８１＿２，１１２ 第１スイッチコントローラ
８２＿１，１２１ 第２スイッチ回路
８２＿２，１２２ 第２スイッチコントローラ
８２＿３，１２３ 増幅器
１３０ システム
１３１ 第１機能ブロック
１３２ 第２機能ブロック
１３３ 第３機能ブロック
１３４ 第４機能ブロック
１３５ ＰＭＩＣ
２００ 無線通信装置
２１０ 送受信器
２１１ アンテナインターフェース回路
２１２ 入力回路
２１３ 低ノイズ増幅器
２１４ 受信回路
２１５ 送信回路
２１６ 電力増幅器
２１７ 出力回路
２２０ 基底帯域プロセッサ
２３０ アンテナ
２５０ バッテリ

Claims (24)

  1. 入力電圧から出力電圧を生成するスイッチングレギュレータであって、
    インダクタと、
    前記入力電圧から前記インダクタを通過するインダクタ電流を充電することにより、前記出力電圧を生成するように構成されたキャパシタ回路と、を含み、
    前記キャパシタ回路は、第１レベルまたは第２レベルである前記出力電圧に基づいて、第１キャパシタンスを負荷キャパシタンスとして提供し、前記第１レベルと前記第２レベルとの間である前記出力電圧に基づいて、前記第１キャパシタンスより小さい第２キャパシタンスを前記負荷キャパシタンスとして提供する、ように構成されている、
    スイッチングレギュレータ。
  2. 前記キャパシタ回路は、前記第１レベルから前記第２レベルに達する前記出力電圧に基づいた時点から一定区間の間、前記第２キャパシタンスから前記第１キャパシタンスまで漸進的に変更される前記負荷キャパシタンスを提供する、ように構成されている、
    請求項１に記載のスイッチングレギュレータ。
  3. 前記キャパシタ回路は、前記一定区間の間、一定サイズの電流によって充放電される、ように構成されている、
    請求項２に記載のスイッチングレギュレータ。
  4. 前記キャパシタ回路は、前記第１レベルから前記第２レベルに向けて変更され始める前記出力電圧に基づいた時点において、前記第１キャパシタンスから前記第２キャパシタンスに急進的に変更される前記負荷キャパシタンスを提供する、ように構成されている、
    請求項１乃至３いずれか一項に記載のスイッチングレギュレータ。
  5. 前記キャパシタ回路は、
    接地電圧と前記出力電圧との間で固定されたキャパシタンスを提供するように構成された第１キャパシタと、
    前記接地電圧と前記出力電圧との間で、前記第１キャパシタと並列に連結された可変キャパシタと、を含む、
    請求項１に記載のスイッチングレギュレータ。
  6. 前記第１キャパシタの前記固定されたキャパシタンスは、前記第２キャパシタンスであり、
    前記可変キャパシタは、
    前記第１キャパシタンスと前記第２キャパシタンスとの差に対応するキャパシタンスを有する第２キャパシタと、
    前記第２キャパシタと直列に連結され、制御信号により、前記第２キャパシタを前記接地電圧と電気的に断線させるように構成されたスイッチと、を含む、
    請求項５に記載のスイッチングレギュレータ。
  7. 前記スイッチは、前記制御信号が印加されるコントロール端子を含み、前記第２キャパシタと前記接地電圧との間に連結されたトランジスタを含む、
    請求項６に記載のスイッチングレギュレータ。
  8. 前記スイッチは、前記制御信号により、前記第２キャパシタから電流を引き出すように構成された電流源を含む、
    請求項６に記載のスイッチングレギュレータ。
  9. 前記スイッチは、前記第２キャパシタと前記接地電圧との間で、前記制御信号によって可変抵抗値を提供する抵抗回路を含む、
    請求項６に記載のスイッチングレギュレータ。
  10. 前記キャパシタ回路は、前記第２レベルから前記第１レベルに変更される前記出力電圧に基づいて、前記第２キャパシタンスを提供する、ように構成されている、
    請求項１に記載のスイッチングレギュレータ。
  11. 前記キャパシタ回路は、前記第２レベルから前記第１レベルに達する前記出力電圧に基づいた時点から一定区間の間、前記第２キャパシタンスから前記第１キャパシタンスまで漸進的に変更される負荷キャパシタンスを提供する、ように構成されている、
    請求項１０に記載のスイッチングレギュレータ。
  12. 前記キャパシタ回路は、前記第２レベルから前記第１レベルに向けて変更され始める前記出力電圧に基づいた時点において、前記第１キャパシタンスから前記第２キャパシタンスに急進的に変更される負荷キャパシタンスを提供する、ように構成されている、
    請求項１０に記載のスイッチングレギュレータ。
  13. 前記スイッチングレギュレータは、さらに、
    前記インダクタ電流を前記キャパシタ回路に選択的に提供するように構成されたスイッチ回路と、
    基準電圧及び前記出力電圧に基づいて、前記スイッチ回路を制御するように構成されたスイッチコントローラと、を含む、
    請求項１に記載のスイッチングレギュレータ。
  14. 入力電圧から出力電圧を生成するように構成されたスイッチングレギュレータであり、
    インダクタと、
    前記入力電圧から前記インダクタを通過するインダクタ電流を充電することにより、前記出力電圧を生成するように構成されたキャパシタ回路と、を含み、
    前記キャパシタ回路は、制御信号に応答して、第１キャパシタンスから前記第１キャパシタンスより小さい第２キャパシタンスに急進的に変更される負荷キャパシタンスを提供するか、あるいは、前記第２キャパシタンスから前記第１キャパシタンスに漸進的に変更される負荷キャパシタンスを提供する、ように構成されている、
    スイッチングレギュレータ。
  15. 前記キャパシタ回路は、第１レベルまたは第２レベルである前記出力電圧に基づいて、前記第１キャパシタンスを提供し、前記出力電圧が、前記第１レベルから前記第２レベルに変更される間、前記第２キャパシタンスを提供する、ように構成されている、
    請求項１４に記載のスイッチングレギュレータ。
  16. 入力電圧から供給電圧を生成する電源回路であって、
    基準電圧に基づいて、前記入力電圧から第１出力電圧を生成するように構成された第１電圧レギュレータと、
    接地電圧と前記第１出力電圧との間で、制御信号によって負荷キャパシタンスを変更するように構成されたスイッチと、
    負荷条件により、前記第１出力電圧が変更されるように前記基準電圧を生成し、前記負荷キャパシタンスが不変な前記第１出力電圧に基づいて、かつ、第１キャパシタンスを維持して変更される前記第１出力電圧に基づいて、前記第１キャパシタンスより小さい第２キャパシタンスを維持するように、前記制御信号を生成する、ように構成されたパワーコントローラと、
    を含む、電源回路。
  17. 前記電源回路は、さらに、
    包絡線電圧に基づいて、前記入力電圧から第２出力電圧を生成するように構成された第２電圧レギュレータ、を含み、
    前記パワーコントローラは、平均電力追跡モードにおいて、前記第２電圧レギュレータをディセーブルし、包絡線追跡モードにおいて、前記第２電圧レギュレータをイネーブルする、ように構成されている、
    請求項１６に記載の電源回路。
  18. 前記電源回路は、さらに、
    前記第１電圧レギュレータ及び前記第２電圧レギュレータに連結されたモードスイッチ、を含み、
    前記パワーコントローラは、前記平均電力追跡モードにおいて、前記第１出力電圧を前記供給電圧として出力し、かつ、前記包絡線追跡モードにおいて、前記第２出力電圧を前記供給電圧として出力するように、前記モードスイッチを制御する、ように構成されている、
    請求項１７に記載の電源回路。
  19. 前記第２電圧レギュレータは、
    前記包絡線電圧と前記第２出力電圧との差を増幅する増幅器と、
    前記増幅器の出力に連結されたＡＣカップリングキャパシタと、を含み、
    前記スイッチは、前記ＡＣカップリングキャパシタの一端に連結され、前記制御信号により、前記ＡＣカップリングキャパシタのキャパシタンスを、前記負荷キャパシタンスに付加するか、あるいは前記負荷キャパシタンスから除去する、ように構成されている、
    請求項１７に記載の電源回路。
  20. 前記包絡線追跡モードにおいて、前記増幅器は、前記第１出力電圧から電力を供給される、
    請求項１９に記載の電源回路。
  21. 前記スイッチは、前記制御信号に応答して、前記第１キャパシタンスから前記第２キャパシタンスに、前記負荷キャパシタンスを急進的に変更するか、あるいは、前記第２キャパシタンスから前記第１キャパシタンスに、前記負荷キャパシタンスを漸進的に変更する、ように構成されている、
    請求項１９に記載の電源回路。
  22. 入力電圧から出力電圧を生成するスイッチングレギュレータの動作方法であって、
    第１レベルである前記出力電圧に基づいて、負荷キャパシタンスを第１キャパシタンスに維持する段階と、
    前記第１レベルから第２レベルに変更される前記出力電圧に基づいて、前記負荷キャパシタンスを、前記第１キャパシタンスより小さい第２キャパシタンスに維持する段階と、
    前記第２レベルである前記出力電圧に基づいて、前記負荷キャパシタンスを、前記第１キャパシタンスに維持する段階と、
    を含む、動作方法。
  23. 前記動作方法は、さらに、
    前記第１レベルから前記第２レベルに達する前記出力電圧に基づいた時点から一定区間の間、前記負荷キャパシタンスを、前記第２キャパシタンスから前記第１キャパシタンスまで漸進的に変更する段階、を含む、
    請求項２２に記載の動作方法。
  24. 前記動作方法は、さらに、
    前記第１レベルから前記第２レベルに向けて変更され始めた前記出力電圧に基づいて、前記負荷キャパシタンスを、前記第１キャパシタンスから前記第２キャパシタンスに急進的に変更する段階、を含む、
    請求項２２に記載の動作方法。
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