JP2020013924A - Circuit board, and manufacturing method of circuit board - Google Patents
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Abstract
Description
開示の技術は、回路基板及び回路基板の製造方法に関する。 The disclosed technology relates to a circuit board and a method of manufacturing the circuit board.
薄膜キャパシタを備えた回路基板に関する技術として、例えば、以下の技術が知られている。 For example, the following technology is known as a technology relating to a circuit board having a thin film capacitor.
例えば、マザーボードと集積回路との間に挟備されるコンデンサ内蔵のキャリア基板が知られている。このキャリア基板は、ｎ層の内部電極層と、各内部電極層の間に挟まれるｎ−１層の誘電体層とを備える。キャリア基板は、ｎ番目及びｎ−２番目の内部電極層に電気的に接続された第１外部電極と、ｎ−１番目及びｎ−３番目の内部電極層に電気的に接続された第２外部電極と、第１及び第２外部電極並びに内部電極層から絶縁されている貫通電極とを備える。 For example, a carrier substrate with a built-in capacitor sandwiched between a motherboard and an integrated circuit is known. The carrier substrate includes n internal electrode layers and n-1 dielectric layers sandwiched between the internal electrode layers. The carrier substrate has a first external electrode electrically connected to the nth and n-2th internal electrode layers, and a second external electrode electrically connected to the n-1 and n-3th internal electrode layers. An external electrode; and a through electrode insulated from the first and second external electrodes and the internal electrode layer.
また、金属箔と誘電体層と導体層とを備える誘電体積層構造体の製造方法が知られている。この製造方法は、金属箔の片面に焼結前の誘電体層を形成する工程と、誘電体層の上層に焼結前の導体層を形成する工程と、誘電体層と導体層との２層に跨って厚さ方向に貫通するビアを形成する工程と、を含む。 Further, a method of manufacturing a dielectric laminated structure including a metal foil, a dielectric layer, and a conductor layer is known. This manufacturing method includes a step of forming a dielectric layer before sintering on one side of a metal foil, a step of forming a conductor layer before sintering on an upper layer of the dielectric layer, and a step of forming a dielectric layer and a conductor layer. Forming a via penetrating in the thickness direction across the layers.
近年、電子機器の小型化及び高機能化を背景に、回路基板に搭載される電子部品の高密度化及び小型化が進んでいる。これまでは、より小型且つ高密度の電子部品を採用することで対応してきたが、さらなる小型化を実現するべく、回路基板に電子部品を内蔵化する動きが高まっている。 2. Description of the Related Art In recent years, with the background of downsizing and high performance of electronic devices, electronic components mounted on circuit boards have been increasing in density and downsizing. Until now, this has been dealt with by adopting smaller and higher-density electronic components. However, in order to achieve further miniaturization, there is an increasing movement to incorporate electronic components into circuit boards.
例えば、導電膜の間に誘電体膜を挟んで構成される薄膜キャパシタを回路基板に内蔵する技術が知られている。薄膜キャパシタを内蔵した回路基板においては、製造プロセスを簡便化するために、回路基板の全面に薄膜キャパシタを延在させた構成が採られている。しかしながら、この構成では、キャパシタとして機能しない領域が、比較的広範囲に亘って発生し、薄膜キャパシタの面積利用効率が低下する。従って、キャパシタとして機能しない領域の発生を抑制するために、回路基板の一部の領域に、個片化された薄膜キャパシタを配置する技術が求められている。 For example, a technique is known in which a thin film capacitor formed by sandwiching a dielectric film between conductive films is built in a circuit board. In a circuit board having a built-in thin film capacitor, a configuration is adopted in which a thin film capacitor is extended over the entire surface of the circuit board in order to simplify the manufacturing process. However, in this configuration, a region that does not function as a capacitor is generated over a relatively wide range, and the area utilization efficiency of the thin film capacitor is reduced. Therefore, in order to suppress the generation of a region that does not function as a capacitor, there is a need for a technique of arranging a singulated thin film capacitor in a partial region of a circuit board.
回路基板の一部の領域に個片化された薄膜キャパシタを配置する場合、回路基板を構成する各材料の熱膨張率の差に起因する回路基板の反りを抑制するために、回路基板の両面に薄膜キャパシタを配置して表裏対称構造とするのが望ましい。しかしながら、回路基板の両面に薄膜キャパシタを配置した場合、歩留りの低下及びコストの上昇が問題となる。歩留り向上及びコスト低減の観点から、回路基板の片面に薄膜キャパシタを配置することが好ましいが、この場合、温度変化による回路基板の反り量が大きくなるおそれがある。回路基板の反り量が大きくなると、薄膜キャパシタを構成する導電膜と誘電体膜とが剥離するおそれがある。 When singulated thin film capacitors are arranged in a partial area of the circuit board, in order to suppress the warpage of the circuit board due to a difference in the coefficient of thermal expansion of each material constituting the circuit board, both sides of the circuit board are controlled. It is desirable to arrange a thin film capacitor in the front and back to make a symmetrical structure. However, when thin-film capacitors are arranged on both sides of the circuit board, there is a problem in that the yield is reduced and the cost is increased. From the viewpoint of improving the yield and reducing the cost, it is preferable to dispose the thin film capacitor on one side of the circuit board. However, in this case, the amount of warpage of the circuit board due to a temperature change may increase. When the amount of warpage of the circuit board increases, the conductive film and the dielectric film constituting the thin film capacitor may be separated.
開示の技術は、一つの側面として、導電膜と誘電体膜とを積層した積層体が基体の内部に設けられた回路基板において、基体の反りに伴う積層体の変形を抑制することを目的とする。 The disclosed technology has, as one aspect, a circuit board in which a laminate in which a conductive film and a dielectric film are laminated is provided inside a base, and has an object of suppressing deformation of the laminate due to warpage of the base. I do.
開示の技術に係る回路基板は、基体の内部に設けられ、第１の導電膜、前記第１の導電膜に積層された誘電体膜、及び前記誘電体膜に積層された第２の導電膜を含む積層体を含む。前記回路基板は、前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と連続的に接触する第３の導電膜を有し、前記基体を貫通する少なくとも１つの貫通ビアを含む。 A circuit board according to the disclosed technology is provided inside a base, and includes a first conductive film, a dielectric film laminated on the first conductive film, and a second conductive film laminated on the dielectric film. And a laminate comprising: The circuit board has a third conductive film that is in continuous contact with each of the first conductive film, the dielectric film, and the second conductive film, and at least one through via penetrating the base. including.
開示の技術は、一つの側面として、導電膜と誘電体膜とを積層した積層体が基体の内部に設けられた薄膜キャパシタを内蔵した回路基板において、基体の反りに伴う積層体の変形を抑制する、という効果を奏する。 As one aspect, the disclosed technology suppresses deformation of a laminate due to warpage of a substrate in a circuit board including a thin film capacitor in which a laminate of a conductive film and a dielectric film is provided inside the substrate. This has the effect of performing
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。 Hereinafter, an example of an embodiment of the disclosed technology will be described with reference to the drawings. In the drawings, the same or equivalent components and portions are denoted by the same reference numerals.
[第１の実施形態]
図１は、開示の技術の第１の実施形態に係る回路基板１の構成の一例を示す斜視図である。図２は、図１における２−２線に沿った断面図である。
[First Embodiment]
FIG. 1 is a perspective view illustrating an example of a configuration of a circuit board 1 according to the first embodiment of the disclosed technology. FIG. 2 is a sectional view taken along line 2-2 in FIG.
回路基板１は、コア層１１及びビルドアップ層１２を含む基体１０と、基体１０の内部に設けられた薄膜キャパシタ２０と、基体１０を貫通する貫通ビア３０Ａ、３０Ｂ、３０Ｃ、３０Ｄとを含んで構成されている。 The circuit board 1 includes a base 10 including a core layer 11 and a build-up layer 12, a thin film capacitor 20 provided inside the base 10, and through vias 30A, 30B, 30C, 30D penetrating the base 10. It is configured.
コア層１１は、ガラスエポキシ、ポリイミド、ビスマレイミドトリアジン等の樹脂材料を含んで構成される絶縁体層１１ａと、絶縁体層１１ａの表裏に設けられた導体層１１ｂを有する。導体層１１ｂには、パターニングが施されている。コア層１１として例えばＦＲ４（Flame Retardant Type 4）を用いることが可能である。ビルドアップ層１２は、コア層１１を構成する絶縁体層１１ａと同じ樹脂材料を含んで構成される複数の絶縁体層１２ａを有する。なお、絶縁体層１２ａは絶縁体層１１ａと異なる樹脂材料を含んで構成されていてもよい。複数の絶縁体層１２ａは、コア層１１の表裏に積層されている。ビルドアップ層１２には、配線を形成するための導体層（図示せず）が設けられていてもよい。 The core layer 11 includes an insulator layer 11a including a resin material such as glass epoxy, polyimide, and bismaleimide triazine, and conductor layers 11b provided on the front and back of the insulator layer 11a. The conductor layer 11b is patterned. For example, FR4 (Flame Retardant Type 4) can be used as the core layer 11. The build-up layer 12 has a plurality of insulator layers 12a including the same resin material as the insulator layer 11a constituting the core layer 11. Note that the insulator layer 12a may include a resin material different from that of the insulator layer 11a. The plurality of insulator layers 12a are stacked on the front and back of the core layer 11. The buildup layer 12 may be provided with a conductor layer (not shown) for forming a wiring.
薄膜キャパシタ２０は、第１の導電膜２１と、第１の導電膜２１に積層された誘電体膜２３と、誘電体膜２３に積層された第２の導電膜２２とを含んで構成されている。すなわち、誘電体膜２３は、下部電極として機能する第１の導電膜２１と、上部電極として機能する第２の導電膜２２との間に挟まれている。誘電体膜２３の材料として、例えば、チタン酸バリウムストロンチウム等の強誘電体セラミックの薄膜を用いることが可能である。誘電体膜２３の厚さは、例えば１μｍ程度である。第１の導電膜２１及び第２の導電膜２２の材料として、例えば、ニッケル及び銅等の金属の薄膜を用いることが可能である。第１の導電膜２１及び第２の導電膜２２の厚さは、それぞれ例えば３０μｍ程度である。第１の導電膜２１及び第２の導電膜２２は、互いに異なる材料で構成されていてもよい。 The thin film capacitor 20 includes a first conductive film 21, a dielectric film 23 laminated on the first conductive film 21, and a second conductive film 22 laminated on the dielectric film 23. I have. That is, the dielectric film 23 is sandwiched between the first conductive film 21 functioning as a lower electrode and the second conductive film 22 functioning as an upper electrode. As a material of the dielectric film 23, for example, a thin film of a ferroelectric ceramic such as barium strontium titanate can be used. The thickness of the dielectric film 23 is, for example, about 1 μm. As a material of the first conductive film 21 and the second conductive film 22, for example, a thin film of a metal such as nickel and copper can be used. The thickness of each of the first conductive film 21 and the second conductive film 22 is, for example, about 30 μm. The first conductive film 21 and the second conductive film 22 may be made of different materials.
薄膜キャパシタ２０の平面サイズは、基体１０の平面サイズよりも小さく、薄膜キャパシタ２０は、ビルドアップ層１２の一部の領域に設けられている。本実施形態において、薄膜キャパシタ２０は、コア層１１の表裏に積層されたビルドアップ層１２のうちの一方にのみ設けられている。すなわち、回路基板１は、厚さ方向において非対称構造を有する。本実施形態において、薄膜キャパシタ２０の外形は四角形とされており、４つのコーナ部２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ（図４Ａ、図４Ｂ参照）を有する。なお、薄膜キャパシタ２０の外形は、四角形に限定されるものではなく、任意の形状とすることができる。 The plane size of the thin film capacitor 20 is smaller than the plane size of the base 10, and the thin film capacitor 20 is provided in a partial region of the buildup layer 12. In the present embodiment, the thin film capacitor 20 is provided only on one of the build-up layers 12 stacked on the front and back of the core layer 11. That is, the circuit board 1 has an asymmetric structure in the thickness direction. In the present embodiment, the outer shape of the thin film capacitor 20 is rectangular, and has four corner portions 20A, 20B, 20C, and 20D (see FIGS. 4A and 4B). Note that the outer shape of the thin film capacitor 20 is not limited to a quadrangle, but may be any shape.
貫通ビア３０Ａ〜３０Ｄは、それぞれ、基体の一方の面から薄膜キャパシタ２０の外縁近傍の領域である外周領域を通過して基体１０の他方の面に達している。より具体的には、貫通ビア３０Ａ〜３０Ｄは、それぞれ、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄの近傍を通過する位置に設けられている。貫通ビア３０Ａ〜３０Ｄは、それぞれ、基体１０を貫通するスルーホールの内壁を覆う導電膜３１と、スルーホールに充填された絶縁体３２と、を含んで構成されている。貫通ビア３０Ａ〜３０Ｄを構成する導電膜３１は、薄膜キャパシタ２０の外周領域において、薄膜キャパシタ２０を構成する第１の導電膜２１、誘電体膜２３及び第２の導電膜２２の各々と連続的に接触している。すなわち、導電膜３１は、薄膜キャパシタ２０と接する部分に途切れ目を有していない。基体１０の表裏には、貫通ビア３０Ａ〜３０Ｄにそれぞれ接続されたビアパッド５０が設けられている。 Each of the through vias 30 </ b> A to 30 </ b> D reaches the other surface of the base 10 from one surface of the base through an outer peripheral region which is a region near the outer edge of the thin film capacitor 20. More specifically, the through vias 30 </ b> A to 30 </ b> D are provided at positions passing near the corners 20 </ b> A to 20 </ b> D of the thin film capacitor 20, respectively. Each of the through vias 30 </ b> A to 30 </ b> D includes a conductive film 31 that covers an inner wall of a through hole that penetrates through the base 10, and an insulator 32 that fills the through hole. The conductive film 31 forming the through vias 30 </ b> A to 30 </ b> D is continuous with each of the first conductive film 21, the dielectric film 23, and the second conductive film 22 forming the thin film capacitor 20 in the outer peripheral region of the thin film capacitor 20. Is in contact with That is, the conductive film 31 does not have a discontinuity in a portion in contact with the thin film capacitor 20. On the front and back of the base 10, via pads 50 connected to the through vias 30A to 30D are provided.
図３は、貫通ビア３０Ａと薄膜キャパシタ２０との接触部分を拡大して示す断面図である。図３に示すように、貫通ビア３０Ａを構成する導電膜３１と、薄膜キャパシタ２０を構成する第１の導電膜２１及び第２の導電膜２２とが一体化され、一体化されたこれらの導電膜によって、誘電体膜２３を挟み込む構造が形成されている。貫通ビア３０Ｂ〜３０Ｄと、薄膜キャパシタ２０との接触部分についても同様である。これにより、薄膜キャパシタ２０が、貫通ビア３０Ａ〜３０Ｄによって拘束され、基体１０の反りに伴う薄膜キャパシタ２０の変形が抑制される。これにより、例えば温度変化によって基体１０に反りが生じた場合における、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生が抑制される。 FIG. 3 is an enlarged sectional view showing a contact portion between the through via 30A and the thin film capacitor 20. As shown in FIG. 3, the conductive film 31 forming the through via 30 </ b> A and the first conductive film 21 and the second conductive film 22 forming the thin film capacitor 20 are integrated, and these integrated conductive films are formed. The film forms a structure sandwiching the dielectric film 23. The same applies to the contact portions between the through vias 30B to 30D and the thin film capacitor 20. Thereby, the thin film capacitor 20 is restrained by the through vias 30A to 30D, and the deformation of the thin film capacitor 20 due to the warpage of the base 10 is suppressed. This suppresses the occurrence of peeling between the dielectric film 23 and the first conductive film 21 or the second conductive film 22 when the base 10 is warped due to, for example, a temperature change.
図４Ａは、薄膜キャパシタ２０を構成する第１の導電膜２１のパターンの一例を示す平面図である。図４Ｂは、薄膜キャパシタ２０を構成する第２の導電膜２２のパターンの一例を示す平面図である。なお、図４Ａ及び図４Ｂには、貫通ビア３０Ａ〜３０Ｄも併せて示されている。ここで、貫通ビア３０Ｂ及び３０Ｄには、それぞれ、第１の電位（例えばグランド電位）が供給されるものとする。また、貫通ビア３０Ａ及び３０Ｃには、それぞれ、第１の電位とは異なる第２の電位（例えば電源電位または信号電位）が供給されるものとする。 FIG. 4A is a plan view showing an example of a pattern of the first conductive film 21 forming the thin film capacitor 20. FIG. FIG. 4B is a plan view showing an example of a pattern of the second conductive film 22 forming the thin film capacitor 20. 4A and 4B also show through vias 30A to 30D. Here, it is assumed that a first potential (for example, a ground potential) is supplied to the through vias 30B and 30D. Further, a second potential (for example, a power supply potential or a signal potential) different from the first potential is supplied to the through vias 30A and 30C.
第１の導電膜２１は、貫通ビア３０Ｂ及び３０Ｄに接続されることで第１の電位が供給される第１の部分２１ａと、貫通ビア３０Ａ及び３０Ｃにそれぞれ接続されることで第２の電位が供給され、且つ第１の部分２１ａから分離された第２の部分２１ｂとを有する。第２の部分２１ｂは、それぞれ、貫通ビア３０Ａ及び３０Ｃの外周を囲むリング状とされている。第１の部分２１ａと第２の部分２１ｂとの間には、導電膜が存在しない絶縁領域２１ｃが形成されている。絶縁領域２１ｃは、それぞれ、第２の部分２１ｂの外周を囲むリング状とされている。第１の部分２１ａの面積は、第２の部分２１ｂの面積と比較して顕著に大きい。例えば、第１の導電膜２１は、グランド配線用電極として機能する。 The first conductive film 21 is connected to the through vias 30B and 30D, and is supplied with the first potential. The first conductive film 21 is connected to the through vias 30A and 30C. And a second portion 21b separated from the first portion 21a. The second portion 21b has a ring shape surrounding the outer periphery of the through vias 30A and 30C, respectively. Between the first portion 21a and the second portion 21b, an insulating region 21c where no conductive film exists is formed. Each of the insulating regions 21c has a ring shape surrounding the outer periphery of the second portion 21b. The area of the first portion 21a is significantly larger than the area of the second portion 21b. For example, the first conductive film 21 functions as a ground wiring electrode.
第２の導電膜２２は、貫通ビア３０Ａ及び３０Ｃに接続されることで第２の電位が供給される第３の部分２２ａと、貫通ビア３０Ｂ及び３０Ｄにそれぞれ接続されることで第１の電位が供給され、且つ第３の部分２２ａから分離された第４の部分２２ｂとを有する。第４の部分２２ｂは、それぞれ、貫通ビア３０Ｂ及び３０Ｄの外周を囲むリング状とされている。第３の部分２２ａと第４の部分２２ｂとの間には、導電膜が存在しない絶縁領域２２ｃが形成されている。絶縁領域２２ｃは、例えば、第４の部分２２ｂの外周を囲むリング状とされている。第３の部分２２ａの面積は、第４の部分２２ｂの面積と比較して顕著に大きい。例えば、第２の導電膜２２は、電源配線用電極または信号配線用電極として機能する。 The second conductive film 22 is connected to the through vias 30A and 30C to be supplied with the second potential, and is connected to the through vias 30B and 30D. And a fourth portion 22b separated from the third portion 22a. The fourth portion 22b has a ring shape surrounding the outer periphery of the through vias 30B and 30D, respectively. An insulating region 22c where no conductive film exists is formed between the third portion 22a and the fourth portion 22b. The insulating region 22c has, for example, a ring shape surrounding the outer periphery of the fourth portion 22b. The area of the third portion 22a is significantly larger than the area of the fourth portion 22b. For example, the second conductive film 22 functions as a power wiring electrode or a signal wiring electrode.
以下に、回路基板１の製造方法について、図５Ａ〜図５Ｈを参照しつつ説明する。はじめに、例えば２０ｍｍ×２０ｍｍの正方形に個片化された薄膜キャパシタ２０を用意する。薄膜キャパシタ２０は、第１の導電膜２１、第２の導電膜２２及びこれらの導電膜の間に挟まれた誘電体膜２３を含んで構成されている（図５Ａ）。 Hereinafter, a method for manufacturing the circuit board 1 will be described with reference to FIGS. 5A to 5H. First, a thin film capacitor 20 diced into, for example, a square of 20 mm × 20 mm is prepared. The thin-film capacitor 20 includes a first conductive film 21, a second conductive film 22, and a dielectric film 23 interposed between these conductive films (FIG. 5A).
次に、フォトリソグラフィ技術及びエッチング技術を用いて、薄膜キャパシタ２０の第１の導電膜２１に、例えば図４Ａに例示されるようなパターニングを施す（図５Ｂ）。 Next, the first conductive film 21 of the thin film capacitor 20 is patterned using, for example, a photolithography technique and an etching technique as illustrated in FIG. 4A (FIG. 5B).
次に、コア層１１の両面にビルドアップ層１２を構成する絶縁体層１２ａを積層した基体１０の表面に、薄膜キャパシタ２０を積層する。薄膜キャパシタ２０は、パターニングされた第１の導電膜２１が、絶縁体層１２ａの表面に接するように配置される。薄膜キャパシタ２０の平面サイズは、基体１０の平面サイズよりも小さく、基体１０の一部の領域に配置される（図５Ｃ）。 Next, a thin-film capacitor 20 is laminated on the surface of the substrate 10 on which the insulator layer 12a constituting the build-up layer 12 is laminated on both surfaces of the core layer 11. The thin film capacitor 20 is arranged such that the patterned first conductive film 21 is in contact with the surface of the insulator layer 12a. The planar size of the thin film capacitor 20 is smaller than the planar size of the base 10, and is arranged in a partial region of the base 10 (FIG. 5C).
次に、フォトリソグラフィ技術及びエッチング技術を用いて、薄膜キャパシタ２０の第２の導電膜２２に、例えば図４Ｂに例示されるようなパターニングを施す（図５Ｄ）。 Next, the second conductive film 22 of the thin film capacitor 20 is patterned using, for example, a photolithography technique and an etching technique as illustrated in FIG. 4B (FIG. 5D).
次に、コア層１１の両面にビルドアップ層１２を構成する絶縁体層１２ａを更に積層する。薄膜キャパシタ２０は、ビルドアップ層１２の内部に埋設される（図５Ｅ）。 Next, an insulator layer 12 a constituting the build-up layer 12 is further laminated on both surfaces of the core layer 11. The thin film capacitor 20 is embedded inside the buildup layer 12 (FIG. 5E).
次に、ドリル等の穴あけ加工装置を用いて、コア層１１及びビルドアップ層１２を含む基体１０を薄膜キャパシタ２０とともに貫通する直径１５０μｍ程度のスルーホール４０を形成する（図５Ｆ）。スルーホール４０の各々は、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄ（図４Ａ、図４Ｂ参照）の近傍を通過する位置に形成される。スルーホール４０の各々は、第１の導電膜２１及び第２の導電膜２２にそれぞれ形成されたパターンに整合するように位置合わせされる。スルーホール４０の内壁には、薄膜キャパシタ２０を構成する第１の導電膜２１、誘電体膜２３及び第２の導電膜２２が表出する。 Next, a through hole 40 having a diameter of about 150 μm is formed through the base 10 including the core layer 11 and the build-up layer 12 together with the thin film capacitor 20 by using a drilling apparatus such as a drill (FIG. 5F). Each of the through holes 40 is formed at a position passing near the corners 20A to 20D (see FIGS. 4A and 4B) of the thin film capacitor 20. Each of the through holes 40 is aligned so as to match the pattern formed on each of the first conductive film 21 and the second conductive film 22. A first conductive film 21, a dielectric film 23, and a second conductive film 22 constituting the thin film capacitor 20 are exposed on the inner wall of the through hole 40.
次に、例えば、無電界めっき法を用いて各スルーホール４０の内壁を覆う、銅等の金属によって構成される導電膜３１を形成する。なお、無電界めっき法と電界めっき法の併用により導電膜３１を形成してもよい。導電膜３１は、スルーホール４０の内壁に表出した、薄膜キャパシタ２０を構成する第１の導電膜２１、誘電体膜２３及び第２の導電膜２２の各々と連続的に接触する（図５Ｇ）。 Next, for example, a conductive film 31 made of a metal such as copper is formed to cover the inner wall of each through hole 40 by using an electroless plating method. Note that the conductive film 31 may be formed by using both the electroless plating method and the electrolytic plating method. The conductive film 31 is in continuous contact with each of the first conductive film 21, the dielectric film 23, and the second conductive film 22, which are exposed on the inner wall of the through hole 40 and constitute the thin film capacitor 20 (FIG. 5G). ).
次に、スルーホール４０の各々に絶縁体３２を充填する。これにより貫通ビア３０Ａ〜３０Ｄが完成する（図５Ｈ）。絶縁体３２の材料として、例えば、エポキシ系樹脂ペースト、エポキシ系熱硬化性インク、ＵＶ（ultraviolet）硬化性インクを用いることが可能である。 Next, each of the through holes 40 is filled with the insulator 32. Thereby, the through vias 30A to 30D are completed (FIG. 5H). As the material of the insulator 32, for example, an epoxy resin paste, an epoxy thermosetting ink, or a UV (ultraviolet) curable ink can be used.
次に、例えば、無電界めっき法を用いてビルドアップ層１２の両面に、配線を構成する導電膜を形成する。その後、フォトリソグラフィ技術及びエッチング技術を用いて、導電膜をパターニングすることで、例えば、貫通ビア３０Ａ〜３０Ｄにそれぞれ接続されたビアパッド５０が形成される（図５Ｈ）。 Next, for example, a conductive film forming a wiring is formed on both surfaces of the build-up layer 12 using an electroless plating method. Thereafter, by patterning the conductive film using a photolithography technique and an etching technique, for example, via pads 50 connected to the through vias 30A to 30D are formed (FIG. 5H).
図６は、比較例に係る回路基板１Ｘの構成の一例を示す断面図である。比較例に係る回路基板１Ｘは、貫通ビア３０が薄膜キャパシタ２０を貫通していない点が、開示の技術の実施形態に係る回路基板１と異なる。すなわち、比較例に係る回路基板１Ｘにおいては、貫通ビア３０を構成する導電膜３１が、薄膜キャパシタ２０を構成する第１の導電膜２１、誘電体膜２３及び第２の導電膜２２の各々と連続的に接触する構造が形成されていない。比較例に係る回路基板１Ｘによれば、基体１０の反りに伴う薄膜キャパシタ２０の変形を抑制する構造を有していないので、例えば、温度変化によって基体１０に反りが生じた場合には、図７に示すように、薄膜キャパシタ２０に比較的大きな反りが生じやすい。これにより、誘電体膜２３と、第１の導電膜２１及び第２の導電膜２２との剥離が発生するおそれがある。 FIG. 6 is a cross-sectional view illustrating an example of a configuration of a circuit board 1X according to a comparative example. The circuit board 1X according to the comparative example is different from the circuit board 1 according to the embodiment of the disclosed technology in that the through via 30 does not penetrate the thin film capacitor 20. That is, in the circuit board 1 </ b> X according to the comparative example, the conductive film 31 forming the through via 30 is in contact with each of the first conductive film 21, the dielectric film 23, and the second conductive film 22 forming the thin film capacitor 20. A structure that makes continuous contact is not formed. Since the circuit board 1X according to the comparative example does not have a structure for suppressing the deformation of the thin film capacitor 20 due to the warpage of the base 10, if the base 10 is warped due to a temperature change, for example, FIG. As shown in FIG. 7, relatively large warpage is likely to occur in the thin film capacitor 20. This may cause the dielectric film 23 to peel off from the first conductive film 21 and the second conductive film 22.
一方、開示の技術の実施形態に係る回路基板１においては、貫通ビア３０Ａ〜３０Ｄを構成する導電膜３１が、薄膜キャパシタ２０を構成する第１の導電膜２１、誘電体膜２３及び第２の導電膜２２の各々と連続的に接触する構造が形成されている。これにより、薄膜キャパシタ２０が、貫通ビア３０Ａ〜３０Ｄによって拘束され、基体１０の反りに伴う薄膜キャパシタ２０の変形が抑制される。従って、例えば温度変化によって基体１０に反りが生じた場合における、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生が抑制される。 On the other hand, in the circuit board 1 according to the embodiment of the disclosed technology, the conductive film 31 forming the through vias 30A to 30D includes the first conductive film 21, the dielectric film 23, and the second conductive film 21 forming the thin film capacitor 20. A structure that is in continuous contact with each of the conductive films 22 is formed. Thereby, the thin film capacitor 20 is restrained by the through vias 30A to 30D, and the deformation of the thin film capacitor 20 due to the warpage of the base 10 is suppressed. Therefore, when the substrate 10 is warped due to, for example, a temperature change, occurrence of peeling between the dielectric film 23 and the first conductive film 21 or the second conductive film 22 is suppressed.
また、貫通ビア３０Ａ〜３０Ｄが、薄膜キャパシタ２０の外周領域に対応する位置に配置されることで、薄膜キャパシタ２０の変形を抑制する効果、及び、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生を抑制する効果が促進される。更に、貫通ビア３０Ａ〜３０Ｄが、薄膜キャパシタ２０の各コーナ部に対応する位置に配置されることで、上記の効果が更に促進される。 Further, the through vias 30 </ b> A to 30 </ b> D are arranged at positions corresponding to the outer peripheral region of the thin film capacitor 20, so that the deformation of the thin film capacitor 20 is suppressed, and the dielectric film 23 and the first conductive film 21 are formed. Alternatively, the effect of suppressing the occurrence of separation from the second conductive film 22 is promoted. Furthermore, the above effects are further promoted by disposing the through vias 30 </ b> A to 30 </ b> D at positions corresponding to the corners of the thin film capacitor 20.
回路基板に温度変化を与えた場合における、薄膜キャパシタの変形量及び薄膜キャパシタを構成する導電膜と誘電体膜との接合状態を、シミュレーションにより検証した。図８Ａは、本実施形態に係る回路基板１に対応するシミュレーションモデル５００を示す図である。図８Ｂは、比較例に係るシミュレーションモデル５００Ｘである。 The amount of deformation of the thin film capacitor and the bonding state between the conductive film and the dielectric film constituting the thin film capacitor when a temperature change was applied to the circuit board were verified by simulation. FIG. 8A is a diagram showing a simulation model 500 corresponding to the circuit board 1 according to the present embodiment. FIG. 8B is a simulation model 500X according to the comparative example.
シミュレーションモデル５００、５００Ｘのそれぞれにおいて、基体１００の構造を、コア層１１０の片側にのみビルドアップ層１２０を積層した構造とした。また、第１の導電膜２１０、誘電体膜２３０及び第２の導電膜２２０をこの順で積層した薄膜キャパシタ２００をビルドアップ層１２０に内蔵した。第１の導電膜２１０の材料を銅とし、第２の導電膜２２０の材料をニッケルとし、誘電体膜２３０の材料をチタン酸バリウムとした。本実施形態に係る回路基板１に対応するシミュレーションモデル５００においては、貫通ビア３００を薄膜キャパシタ２００の端部近傍において薄膜キャパシタ２００を貫通する位置に配置した。比較例に係るシミュレーションモデル５００Ｘにおいては、貫通ビアを含まない構造とした。 In each of the simulation models 500 and 500X, the structure of the base 100 was a structure in which the build-up layer 120 was laminated only on one side of the core layer 110. Further, the thin-film capacitor 200 in which the first conductive film 210, the dielectric film 230, and the second conductive film 220 were laminated in this order was built in the build-up layer 120. The material of the first conductive film 210 was copper, the material of the second conductive film 220 was nickel, and the material of the dielectric film 230 was barium titanate. In the simulation model 500 corresponding to the circuit board 1 according to the present embodiment, the through vias 300 are arranged at positions near the ends of the thin film capacitor 200 so as to penetrate the thin film capacitor 200. The simulation model 500X according to the comparative example has a structure that does not include a through via.
回路基板の温度を２５℃から２５０℃まで変化させた場合を想定した薄膜キャパシタ２０の反り量は、比較例に係るシミュレーションモデル５００Ｘでは０．８７３ｍｍであった。一方、本実施形態に係る回路基板１に対応するシミュレーションモデル５００では０．３７８ｍｍであった。すなわち、本実施形態に係る回路基板１に対応するシミュレーションモデル５００によれば、比較例に係るシミュレーションモデル５００Ｘに対して薄膜キャパシタ２００の反り量が５７％低減された。 The warpage of the thin film capacitor 20 assuming the case where the temperature of the circuit board was changed from 25 ° C. to 250 ° C. was 0.873 mm in the simulation model 500X according to the comparative example. On the other hand, it was 0.378 mm in the simulation model 500 corresponding to the circuit board 1 according to the present embodiment. That is, according to the simulation model 500 corresponding to the circuit board 1 according to the present embodiment, the warpage of the thin film capacitor 200 is reduced by 57% compared to the simulation model 500X according to the comparative example.
図９Ａは、本実施形態に係る回路基板１に対応するシミュレーションモデル５００について、回路基板の温度を２５℃から２５０℃まで変化させた場合を想定した薄膜キャパシタ２００の端部（図８Ａにおいて点線で囲んだ部分）の状態を示す図である。図９Ｂは、比較例に係るシミュレーションモデル５００Ｘについて、回路基板の温度を２５℃から２５０℃まで変化させた場合を想定した薄膜キャパシタ２００の端部（図８Ｂにおいて点線で囲んだ部分）の状態を示す図である。なお、図９Ａ及び図９Ｂでは、薄膜キャパシタ２００の変形倍率を３０倍に拡大して表示した。図９Ｂに示すように、比較例に係るシミュレーションモデル５００Ｘでは、誘電体膜２３０と第１の導電膜２１０とが剥離した剥離部２４０が確認された。一方、図９Ａに示すように、本実施形態に係る回路基板１に対応するシミュレーションモデル５００では、誘電体膜２３０と第１の導電膜２１０または第２の導電膜２２０との剥離は確認されなかった。 FIG. 9A is an end portion of the thin film capacitor 200 assuming a case where the temperature of the circuit board is changed from 25 ° C. to 250 ° C. with respect to the simulation model 500 corresponding to the circuit board 1 according to the present embodiment (in FIG. (Enclosed portion). FIG. 9B shows a state of an end portion (portion surrounded by a dotted line in FIG. 8B) of the simulation model 500X according to the comparative example, assuming that the temperature of the circuit board is changed from 25 ° C. to 250 ° C. FIG. 9A and 9B, the deformation magnification of the thin-film capacitor 200 is shown enlarged to 30 times. As shown in FIG. 9B, in the simulation model 500X according to the comparative example, a peeled portion 240 where the dielectric film 230 and the first conductive film 210 were peeled was confirmed. On the other hand, as shown in FIG. 9A, in the simulation model 500 corresponding to the circuit board 1 according to the present embodiment, no separation between the dielectric film 230 and the first conductive film 210 or the second conductive film 220 is confirmed. Was.
以上のように、開示の技術に実施形態に係る回路基板１によれば、薄膜キャパシタ２０の変形が抑制され、誘電体膜２３と第１の導電膜２１または第２の導電膜２２との剥離の発生が抑制されることが検証された。 As described above, according to the circuit board 1 according to the embodiment of the disclosed technology, the deformation of the thin film capacitor 20 is suppressed, and the dielectric film 23 is separated from the first conductive film 21 or the second conductive film 22. It has been verified that the occurrence of phenomena is suppressed.
以上の説明では、回路基板１が、薄膜キャパシタ２０を貫通する４つの貫通ビア３０Ａ〜３０Ｄを備える構成を例示した。しかしながら、薄膜キャパシタ２０を貫通する貫通ビアの数は、３つ以下または５つ以上であってもよい。回路基板１が、薄膜キャパシタ２０を貫通する少なくとも１つの貫通ビアを備えることで、基体１０の反りに伴う薄膜キャパシタ２０の変形が抑制され、誘電体膜２３と第１の導電膜２１または第２の導電膜２２との剥離の発生が抑制される。 In the above description, the configuration in which the circuit board 1 includes the four through vias 30 </ b> A to 30 </ b> D penetrating the thin film capacitor 20 has been exemplified. However, the number of through vias penetrating the thin film capacitor 20 may be three or less or five or more. Since the circuit board 1 has at least one through via penetrating the thin film capacitor 20, deformation of the thin film capacitor 20 due to warpage of the base 10 is suppressed, and the dielectric film 23 and the first conductive film 21 or the second conductive film 21 are formed. Of the conductive film 22 from the conductive film 22 is suppressed.
［第２の実施形態］
図１０Ａは、開示の技術の第２の実施形態に係る回路基板が備える薄膜キャパシタを構成する第１の導電膜２１のパターンの一例を示す平面図である。図１０Ｂは、開示の技術の第２の実施形態に係る回路基板が備える薄膜キャパシタを構成する第２の導電膜２２のパターンの一例を示す平面図である。なお、図１０Ａ及び図１０Ｂには、貫通ビア３０Ａ〜３０Ｈも併せて示されている。すなわち、開示の技術の第２の実施形態に係る回路基板は、基体を薄膜キャパシタと共に貫通する貫通ビア３０Ａ〜３０Ｈを備える。ここで、貫通ビア３０Ｂ、３０Ｄ、３０Ｆ、３０Ｈには、それぞれ、第１の電位（例えばグランド電位）が供給されるものとする。また、貫通ビア３０Ａ、３０Ｃ、３０Ｅ、３０Ｇには、それぞれ、第１の電位とは異なる第２の電位（例えば電源電位または信号電位）が供給されるものとする。
[Second embodiment]
FIG. 10A is a plan view illustrating an example of a pattern of a first conductive film 21 included in a thin film capacitor included in a circuit board according to a second embodiment of the disclosed technology. FIG. 10B is a plan view illustrating an example of a pattern of the second conductive film 22 included in the thin film capacitor included in the circuit board according to the second embodiment of the disclosed technology. 10A and 10B also show through vias 30A to 30H. That is, the circuit board according to the second embodiment of the disclosed technology includes the through vias 30A to 30H that penetrate the base together with the thin film capacitor. Here, it is assumed that a first potential (for example, a ground potential) is supplied to each of the through vias 30B, 30D, 30F, and 30H. Further, a second potential (for example, a power supply potential or a signal potential) different from the first potential is supplied to the through vias 30A, 30C, 30E, and 30G.
図１０Ａ及び図１０Ｂに示すように、本実施形態において、貫通ビア３０Ａ〜３０Ｈは、それぞれ、薄膜キャパシタの外縁を跨ぐ位置に設けられており、薄膜キャパシタの外縁に接している。より具体的には、貫通ビア３０Ａ〜３０Ｈの中心が、薄膜キャパシタの外縁上に位置している。また、貫通ビア３０Ａ及び３０Ｂは、薄膜キャパシタのコーナ部２０Ａの近傍においてコーナ部２０Ａを挟む位置に設けられている。貫通ビア３０Ｃ及び３０Ｄは、薄膜キャパシタのコーナ部２０Ｂの近傍においてコーナ部２０Ｂを挟む位置に設けられている。貫通ビア３０Ｅ及び３０Ｆは、薄膜キャパシタのコーナ部２０Ｃの近傍において、コーナ部２０Ｃを挟む位置に設けられている。貫通ビア３０Ｇ及び３０Ｈは、薄膜キャパシタのコーナ部２０Ｄの近傍において、コーナ部２０Ｄを挟む位置に設けられている。 As shown in FIGS. 10A and 10B, in the present embodiment, the through vias 30 </ b> A to 30 </ b> H are provided at positions that straddle the outer edge of the thin film capacitor, respectively, and are in contact with the outer edge of the thin film capacitor. More specifically, the centers of the through vias 30A to 30H are located on the outer edge of the thin film capacitor. Further, the through vias 30A and 30B are provided near the corner 20A of the thin-film capacitor and at positions sandwiching the corner 20A. The through vias 30C and 30D are provided in the vicinity of the corner portion 20B of the thin-film capacitor at a position sandwiching the corner portion 20B. The through vias 30E and 30F are provided in the vicinity of the corner portion 20C of the thin-film capacitor at positions sandwiching the corner portion 20C. The through vias 30G and 30H are provided in the vicinity of the corner portion 20D of the thin-film capacitor, at positions sandwiching the corner portion 20D.
第１の導電膜２１は、貫通ビア３０Ｂ、３０Ｄ、３０Ｆ、３０Ｈに接続されることで第１の電位が供給される第１の部分２１ａを有する。また、第１の導電膜２１は、貫通ビア３０Ａ、３０Ｃ、３０Ｅ、３０Ｇにそれぞれ接続されることで第２の電位が供給され、且つ第１の部分２１ａから分離された第２の部分２１ｂを有する。第２の部分２１ｂは、それぞれ、貫通ビア３０Ａ、３０Ｃ、３０Ｅ、３０Ｇの外縁に沿った円弧状とされている。第１の部分２１ａと第２の部分２１ｂとの間には、導電膜が存在しない絶縁領域２１ｃが形成されている。絶縁領域２１ｃは、それぞれ、第２の部分２１ｂの外縁に沿った円弧状とされている。第１の部分２１ａの面積は、第２の部分２１ｂの面積と比較して顕著に大きい。例えば、第１の導電膜２１は、グランド配線用電極として機能する。 The first conductive film 21 has a first portion 21a to which a first potential is supplied by being connected to the through vias 30B, 30D, 30F, and 30H. Further, the first conductive film 21 is connected to the through vias 30A, 30C, 30E, and 30G, respectively, so that the second potential is supplied thereto, and the first conductive film 21 separates the second portion 21b separated from the first portion 21a. Have. The second portion 21b is formed in an arc shape along the outer edges of the through vias 30A, 30C, 30E, and 30G, respectively. Between the first portion 21a and the second portion 21b, an insulating region 21c where no conductive film exists is formed. Each of the insulating regions 21c has an arc shape along the outer edge of the second portion 21b. The area of the first portion 21a is significantly larger than the area of the second portion 21b. For example, the first conductive film 21 functions as a ground wiring electrode.
第２の導電膜２２は、貫通ビア３０Ａ、３０Ｃ、３０Ｅ、３０Ｇに接続されることで第２の電位が供給される第３の部分２２ａを有する。また、第２の導電膜２２は、貫通ビア３０Ｂ、３０Ｄ、３０Ｆ、３０Ｈにそれぞれ接続されることで第１の電位が供給され、且つ第３の部分２２ａから分離された第４の部分２２ｂを有する。第４の部分２２ｂは、それぞれ、貫通ビア３０Ａ、３０Ｃ、３０Ｅ、３０Ｇの外縁に沿った円弧状とされている。第３の部分２２ａと第４の部分２２ｂとの間には、導電膜が存在しない絶縁領域２２ｃが形成されている。絶縁領域２２ｃは、それぞれ、第４の部分２２ｂの外縁に沿った円弧状とされている。第３の部分２２ａの面積は、第４の部分２２ｂの面積と比較して顕著に大きい。例えば、第２の導電膜２２は、電源配線用電極または信号配線用電極として機能する。 The second conductive film 22 has a third portion 22a to which a second potential is supplied by being connected to the through vias 30A, 30C, 30E, 30G. Further, the second conductive film 22 is connected to the through vias 30B, 30D, 30F, and 30H, respectively, so that the first potential is supplied to the second conductive film 22, and the second conductive film 22 separates the fourth portion 22b separated from the third portion 22a. Have. The fourth portion 22b is formed in an arc shape along the outer edges of the through vias 30A, 30C, 30E, and 30G, respectively. An insulating region 22c where no conductive film exists is formed between the third portion 22a and the fourth portion 22b. Each of the insulating regions 22c is formed in an arc shape along the outer edge of the fourth portion 22b. The area of the third portion 22a is significantly larger than the area of the fourth portion 22b. For example, the second conductive film 22 functions as a power wiring electrode or a signal wiring electrode.
本実施形態に係る回路基板の製造方法は、貫通ビア３０Ａ〜３０Ｈを形成するためのスルーホールを、薄膜キャパシタ２０の外縁を通過する位置にそれぞれ形成する工程を含む。 The method of manufacturing a circuit board according to the present embodiment includes a step of forming through holes for forming the through vias 30 </ b> A to 30 </ b> H at positions passing through the outer edge of the thin film capacitor 20.
本実施形態に係る回路基板によれば、薄膜キャパシタの外縁上の各コーナ部２０Ａ〜２０Ｄを挟む位置に貫通ビア３０Ａ〜３０Ｈが設けられるので、基体の反りに伴う薄膜キャパシタの変形を抑制する効果が促進される。従って、例えば温度変化によって基体に反りが生じた場合における、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生を抑制する効果が促進される。 According to the circuit board according to the present embodiment, the through vias 30A to 30H are provided at positions on the outer edge of the thin film capacitor that sandwich the corner portions 20A to 20D, so that the effect of suppressing the deformation of the thin film capacitor due to the warpage of the base is provided. Is promoted. Therefore, the effect of suppressing the occurrence of separation between the dielectric film 23 and the first conductive film 21 or the second conductive film 22 when the substrate is warped due to, for example, a temperature change is promoted.
［第３の実施形態］
図１１は、開示の技術の第３の実施形態に係る回路基板１Ａの構成の一例を示す斜視図である。図１２は、図１１における１２−１２線に沿った断面図である。図１３Ａは、回路基板１Ａが備える薄膜キャパシタ２０を構成する第１の導電膜２１のパターンの一例を示す平面図である。図１３Ｂは、回路基板１Ａが備える薄膜キャパシタ２０を構成する第２の導電膜２２のパターンの一例を示す平面図である。なお、図１３Ａ及び図１３Ｂには、貫通ビア３０Ａ〜３０Ｄも併せて示されている。
[Third Embodiment]
FIG. 11 is a perspective view illustrating an example of a configuration of a circuit board 1A according to the third embodiment of the disclosed technology. FIG. 12 is a sectional view taken along line 12-12 in FIG. FIG. 13A is a plan view showing an example of a pattern of the first conductive film 21 constituting the thin film capacitor 20 provided in the circuit board 1A. FIG. 13B is a plan view illustrating an example of a pattern of the second conductive film 22 included in the thin film capacitor 20 included in the circuit board 1A. 13A and 13B also show through vias 30A to 30D.
第３の実施形態に係る回路基板１Ａにおいて、貫通ビア３０Ａ〜３０Ｄは、それぞれ、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄの頂点を通過する位置に設けられている。より具体的には、貫通ビア３０Ａ〜３０Ｄの中心Ｏが、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄの頂点に位置している。ここで、貫通ビア３０Ｂ及び３０Ｄには、それぞれ、第１の電位（例えばグランド電位）が供給されるものとする。また、貫通ビア３０Ａ及び３０Ｃには、それぞれ、第１の電位とは異なる第２の電位（例えば電源電位または信号電位）が供給されるものとする。 In the circuit board 1 </ b> A according to the third embodiment, the through vias 30 </ b> A to 30 </ b> D are provided at positions passing through the vertexes of the respective corners 20 </ b> A to 20 </ b> D of the thin film capacitor 20. More specifically, the center O of the through vias 30A to 30D is located at the apex of each of the corners 20A to 20D of the thin film capacitor 20. Here, it is assumed that a first potential (for example, a ground potential) is supplied to the through vias 30B and 30D. Further, a second potential (for example, a power supply potential or a signal potential) different from the first potential is supplied to the through vias 30A and 30C.
第１の導電膜２１は、貫通ビア３０Ｂ及び３０Ｄに接続されることで第１の電位が供給される第１の部分２１ａと、貫通ビア３０Ａ及び３０Ｃにそれぞれ接続されることで第２の電位が供給され、且つ第１の部分２１ａから分離された第２の部分２１ｂとを有する。第２の部分２１ｂは、それぞれ、貫通ビア３０Ａ及び３０Ｃの外縁に沿った円弧状とされている。第１の部分２１ａと第２の部分２１ｂとの間には、導電膜が存在しない絶縁領域２１ｃが形成されている。絶縁領域２１ｃは、それぞれ、第２の部分２１ｂの外縁に沿った円弧状とされている。第１の部分２１ａの面積は、第２の部分２１ｂの面積と比較して顕著に大きい。例えば、第１の導電膜２１は、グランド配線用電極として機能する。 The first conductive film 21 is connected to the through vias 30B and 30D, and is supplied with the first potential. The first conductive film 21 is connected to the through vias 30A and 30C. And a second portion 21b separated from the first portion 21a. The second portion 21b is formed in an arc shape along the outer edges of the through vias 30A and 30C, respectively. Between the first portion 21a and the second portion 21b, an insulating region 21c where no conductive film exists is formed. Each of the insulating regions 21c has an arc shape along the outer edge of the second portion 21b. The area of the first portion 21a is significantly larger than the area of the second portion 21b. For example, the first conductive film 21 functions as a ground wiring electrode.
第２の導電膜２２は、貫通ビア３０Ａ及び３０Ｃに接続されることで第２の電位が供給される第３の部分２２ａと、貫通ビア３０Ｂ及び３０Ｄにそれぞれ接続されることで第１の電位が供給され、且つ第３の部分２２ａから分離された第４の部分２２ｂとを有する。第４の部分２２ｂは、それぞれ、貫通ビア３０Ｂ及び３０Ｄの外縁に沿った円弧状とされている。第３の部分２２ａと第４の部分２２ｂとの間には、導電膜が存在しない絶縁領域２２ｃが形成されている。絶縁領域２２ｃは、それぞれ、第４の部分２２ｂの外縁に沿った円弧状とされている。第３の部分２２ａの面積は、第４の部分２２ｂの面積と比較して顕著に大きい。例えば、第２の導電膜２２は、電源配線用電極または信号配線用電極として機能する。 The second conductive film 22 is connected to the through vias 30A and 30C to be supplied with the second potential, and is connected to the through vias 30B and 30D. And a fourth portion 22b separated from the third portion 22a. The fourth portion 22b is formed in an arc shape along the outer edges of the through vias 30B and 30D, respectively. An insulating region 22c where no conductive film exists is formed between the third portion 22a and the fourth portion 22b. Each of the insulating regions 22c is formed in an arc shape along the outer edge of the fourth portion 22b. The area of the third portion 22a is significantly larger than the area of the fourth portion 22b. For example, the second conductive film 22 functions as a power wiring electrode or a signal wiring electrode.
本実施形態に係る回路基板１Ａの製造方法は、貫通ビア３０Ａ〜３０Ｄを形成するためのスルーホールを、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄの中心を通過する位置にそれぞれ形成する工程を含む。 The method for manufacturing the circuit board 1 </ b> A according to the present embodiment includes a step of forming through holes for forming the through vias 30 </ b> A to 30 </ b> D at positions passing through the centers of the corners 20 </ b> A to 20 </ b> D of the thin film capacitor 20. .
本実施形態に係る回路基板１Ａに温度変化を与えた場合における、薄膜キャパシタの変形量及び薄膜キャパシタを構成する導電膜と誘電体膜との接合状態を、シミュレーションにより検証した。図１４は、回路基板１Ａに対応するシミュレーションモデル５００Ａを示す図である。 The amount of deformation of the thin film capacitor and the bonding state between the conductive film and the dielectric film constituting the thin film capacitor when a temperature change was applied to the circuit board 1A according to the present embodiment were verified by simulation. FIG. 14 is a diagram showing a simulation model 500A corresponding to the circuit board 1A.
シミュレーションモデル５００Ａにおいて、基体１０の構造を、コア層１１０の片側にのみビルドアップ層１２０を積層した構造とした。第１の導電膜２１０、誘電体膜２３０及び第２の導電膜２２０をこの順で積層した薄膜キャパシタ２００をビルドアップ層１２０に内蔵した。第１の導電膜２１０の材料を銅とし、第２の導電膜２２０の材料をニッケルとし、誘電体膜２３０の材料をチタン酸バリウムとした。貫通ビア３００の中心が薄膜キャパシタ２０の終端部を通過する位置に貫通ビア３００を配置した。 In the simulation model 500A, the structure of the base 10 was a structure in which the build-up layer 120 was laminated only on one side of the core layer 110. The thin-film capacitor 200 in which the first conductive film 210, the dielectric film 230, and the second conductive film 220 were stacked in this order was built in the build-up layer 120. The material of the first conductive film 210 was copper, the material of the second conductive film 220 was nickel, and the material of the dielectric film 230 was barium titanate. The through via 300 was arranged at a position where the center of the through via 300 passes through the terminal end of the thin film capacitor 20.
回路基板の温度を２５℃から２５０℃まで変化させた場合を想定した薄膜キャパシタ２０の反り量は０．５５６ｍｍであった。すなわち、本実施形態に係る回路基板１Ａに対応するシミュレーションモデル５００Ａによれば、比較例に係るシミュレーションモデル５００Ｘ（図８Ｂ参照）に対して薄膜キャパシタ２００の反り量が３７％低減された。 The warpage of the thin film capacitor 20 was 0.556 mm assuming that the temperature of the circuit board was changed from 25 ° C. to 250 ° C. That is, according to the simulation model 500A corresponding to the circuit board 1A according to the present embodiment, the warpage of the thin-film capacitor 200 is reduced by 37% compared to the simulation model 500X according to the comparative example (see FIG. 8B).
図１５は、本実施形態に係る回路基板１Ａに対応するシミュレーションモデル５００Ａについて、回路基板の温度を２５℃から２５０℃まで変化させた場合を想定した薄膜キャパシタ２０の端部（図１４において点線で囲んだ部分）の状態を示す図である。なお、図１５では、薄膜キャパシタ２００の変形倍率を３０倍に拡大して表示した。本実施形態に係る回路基板１Ａに対応するシミュレーションモデル５００Ａでは、誘電体膜２３０と第１の導電膜２１０または第２の導電膜２１０との剥離の発生は確認されなかった。 FIG. 15 shows an end portion of the thin film capacitor 20 (indicated by a dotted line in FIG. 14) assuming that the temperature of the circuit board is changed from 25 ° C. to 250 ° C. with respect to the simulation model 500A corresponding to the circuit board 1A according to the present embodiment. (Enclosed portion). In FIG. 15, the deformation magnification of the thin-film capacitor 200 is shown enlarged to 30 times. In the simulation model 500A corresponding to the circuit board 1A according to the present embodiment, occurrence of separation between the dielectric film 230 and the first conductive film 210 or the second conductive film 210 was not confirmed.
第１の実施形態に係る回路基板１（図１、図２参照）及び第３の実施形態に係る回路基板１Ａ（図１１、図１２参照）の各々について、薄膜キャパシタ２０を構成する誘電体膜２３の貫通ビア３０Ａ〜３０Ｄの近傍領域に作用する応力を、シミュレーションにより取得した。図１６Ａは、第１の実施形態に係る回路基板１について実施した応力シミュレーションの結果を示す図である。図１６Ｂは、第３の実施形態に係る回路基板１Ａについて実施した応力シミュレーションの結果を示す図である。回路基板１及び１Ａの双方において、誘電体膜２３に作用する応力の最大値は１０００ＭＰａ程度であった。第３の実施形態に係る回路基板１Ａにおいては、最大応力が生じる領域の面積が、第１の実施形態に係る回路基板１に対して２０％減となった。 For each of the circuit board 1 according to the first embodiment (see FIGS. 1 and 2) and the circuit board 1A according to the third embodiment (see FIGS. 11 and 12), the dielectric film forming the thin film capacitor 20 The stress acting on the region in the vicinity of the 23 through vias 30A to 30D was obtained by simulation. FIG. 16A is a diagram illustrating a result of a stress simulation performed on the circuit board 1 according to the first embodiment. FIG. 16B is a diagram illustrating a result of a stress simulation performed on the circuit board 1A according to the third embodiment. In each of the circuit boards 1 and 1A, the maximum value of the stress acting on the dielectric film 23 was about 1000 MPa. In the circuit board 1A according to the third embodiment, the area of the region where the maximum stress occurs is reduced by 20% compared to the circuit board 1 according to the first embodiment.
以上のように、開示の技術の第３の実施形態に係る回路基板１Ａによれば、基体１０の反りに伴う薄膜キャパシタ２０の変形が抑制される。従って、例えば温度変化によって基体１０に反りが生じた場合における、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生が抑制される。また、第１の実施形態に係る回路基板１と比較して、誘電体膜２３における最大応力が生じる領域の面積を小さくすることができるので、応力によって誘電体膜２３が破損するリスクを低減することができる。 As described above, according to the circuit board 1A according to the third embodiment of the disclosed technology, the deformation of the thin-film capacitor 20 due to the warpage of the base 10 is suppressed. Therefore, when the substrate 10 is warped due to, for example, a temperature change, occurrence of peeling between the dielectric film 23 and the first conductive film 21 or the second conductive film 22 is suppressed. Further, since the area of the region where the maximum stress occurs in the dielectric film 23 can be reduced as compared with the circuit board 1 according to the first embodiment, the risk that the dielectric film 23 is damaged by the stress is reduced. be able to.
［第４の実施形態］
図１７は、開示の技術の第４の実施形態に係る回路基板１Ｂの構成の一例を示す斜視図である。図１８は、図１７における１８−１８線に沿った断面図である。図１９Ａは、回路基板１Ｂが備える薄膜キャパシタ２０を構成する第１の導電膜２１のパターンの一例を示す平面図である。図１９Ｂは、回路基板１Ｂが備える薄膜キャパシタ２０を構成する第２の導電膜２２のパターンの一例を示す平面図である。なお、図１９Ａ及び図１９Ｂには、貫通ビア３０Ａ〜３０Ｅも併せて示されている。
[Fourth embodiment]
FIG. 17 is a perspective view illustrating an example of a configuration of a circuit board 1B according to a fourth embodiment of the disclosed technology. FIG. 18 is a sectional view taken along line 18-18 in FIG. FIG. 19A is a plan view illustrating an example of a pattern of the first conductive film 21 included in the thin film capacitor 20 included in the circuit board 1B. FIG. 19B is a plan view illustrating an example of a pattern of the second conductive film 22 included in the thin film capacitor 20 included in the circuit board 1B. 19A and 19B also show through vias 30A to 30E.
第４の実施形態に係る回路基板１Ｂにおいて、貫通ビア３０Ａ〜３０Ｄは、それぞれ、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄの近傍を通過する位置に設けられている。貫通ビア３０Ｅは、薄膜キャパシタ２０の中央部を通過する位置に設けられている。ここで、貫通ビア３０Ｂ及び３０Ｄには、それぞれ、第１の電位（例えばグランド電位）が供給されるものとする。また、貫通ビア３０Ａ、３０Ｃ及び３０Ｅには、それぞれ、第１の電位とは異なる第２の電位（例えば電源電位または信号電位）が供給されるものとする。 In the circuit board 1 </ b> B according to the fourth embodiment, the through vias 30 </ b> A to 30 </ b> D are provided at positions passing near the corners 20 </ b> A to 20 </ b> D of the thin film capacitor 20, respectively. The through via 30E is provided at a position passing through the center of the thin film capacitor 20. Here, it is assumed that a first potential (for example, a ground potential) is supplied to the through vias 30B and 30D. In addition, a second potential (for example, a power supply potential or a signal potential) different from the first potential is supplied to the through vias 30A, 30C, and 30E.
第１の導電膜２１は、貫通ビア３０Ｂ及び３０Ｄに接続されることで第１の電位が供給される第１の部分２１ａを有する。また、第１の導電膜２１は、貫通ビア３０Ａ、３０Ｃ及び３０Ｅにそれぞれ接続されることで第２の電位が供給され、且つ第１の部分２１ａから分離された第２の部分２１ｂを有する。第２の部分２１ｂは、それぞれ、貫通ビア３０Ａ、３０Ｃ及び３０Ｅの外周を囲むリング状とされている。第１の部分２１ａと第２の部分２１ｂとの間には、導電膜が存在しない絶縁領域２１ｃが形成されている。絶縁領域２１ｃは、それぞれ、第２の部分２１ｂの外周を囲むリング状とされている。第１の部分２１ａの面積は、第２の部分２１ｂの面積と比較して顕著に大きい。例えば、第１の導電膜２１は、グランド配線用電極として機能する。 The first conductive film 21 has a first portion 21a to which a first potential is supplied by being connected to the through vias 30B and 30D. Further, the first conductive film 21 has a second portion 21b to which a second potential is supplied by being connected to the through vias 30A, 30C and 30E, respectively, and which is separated from the first portion 21a. The second portion 21b has a ring shape surrounding the outer periphery of the through vias 30A, 30C, and 30E, respectively. An insulating region 21c where no conductive film exists is formed between the first portion 21a and the second portion 21b. Each of the insulating regions 21c has a ring shape surrounding the outer periphery of the second portion 21b. The area of the first portion 21a is significantly larger than the area of the second portion 21b. For example, the first conductive film 21 functions as a ground wiring electrode.
第２の導電膜２２は、貫通ビア３０Ａ、３０Ｃ及び３０Ｅに接続されることで第２の電位が供給される第３の部分２２ａを有する。また、貫通ビア３０Ｂ及び３０Ｄにそれぞれ接続されることで第１の電位が供給され、且つ第３の部分２２ａから分離された第４の部分２２ｂを有する。第４の部分２２ｂは、それぞれ、貫通ビア３０Ｂ及び３０Ｄの外周を囲むリング状とされている。第３の部分２２ａと第４の部分２２ｂとの間には、導電膜が存在しない絶縁領域２２ｃが形成されている。絶縁領域２２ｃは、例えば、第４の部分２２ｂの外周を囲むリング状とされている。第３の部分２２ａの面積は、第４の部分２２ｂの面積と比較して顕著に大きい。例えば、第２の導電膜２２は、電源配線用電極または信号配線用電極として機能する。 The second conductive film 22 has a third portion 22a to which a second potential is supplied by being connected to the through vias 30A, 30C, and 30E. In addition, a fourth portion 22b that is supplied with the first potential by being connected to the through vias 30B and 30D and that is separated from the third portion 22a is provided. The fourth portion 22b has a ring shape surrounding the outer periphery of the through vias 30B and 30D, respectively. An insulating region 22c where no conductive film exists is formed between the third portion 22a and the fourth portion 22b. The insulating region 22c has, for example, a ring shape surrounding the outer periphery of the fourth portion 22b. The area of the third portion 22a is significantly larger than the area of the fourth portion 22b. For example, the second conductive film 22 functions as a power wiring electrode or a signal wiring electrode.
本実施形態に係る回路基板１Ａの製造方法は、貫通ビア３０Ａ〜３０Ｄを形成するためのスルーホールを、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄの近傍及び中央部を通過する位置にそれぞれ形成する工程を含む。 In the method of manufacturing the circuit board 1 </ b> A according to the present embodiment, through holes for forming the through vias 30 </ b> A to 30 </ b> D are formed at positions near the corners 20 </ b> A to 20 </ b> D of the thin film capacitor 20 and at the center. Process.
開示の技術の第４の実施形態に係る回路基板１Ｂによれば、基体１０の反りに伴う薄膜キャパシタ２０の変形が抑制される。従って、例えば温度変化によって基体１０に反りが生じた場合における、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生が抑制される。また、第４の実施形態に係る回路基板１Ｂによれば、薄膜キャパシタ２０の外周領域を通過する貫通ビア３０Ａ〜３０Ｄに加え、薄膜キャパシタ２０の中央部を通過する貫通ビア３０Ｅを備える。これにより、薄膜キャパシタ２０の変形を抑制する効果、及び、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生を抑制する効果が促進される。 According to the circuit board 1 </ b> B according to the fourth embodiment of the disclosed technology, the deformation of the thin film capacitor 20 due to the warpage of the base 10 is suppressed. Therefore, when the substrate 10 is warped due to, for example, a temperature change, occurrence of peeling between the dielectric film 23 and the first conductive film 21 or the second conductive film 22 is suppressed. Further, according to the circuit board 1B according to the fourth embodiment, in addition to the through vias 30A to 30D passing through the outer peripheral region of the thin film capacitor 20, there is provided a through via 30E passing through the central portion of the thin film capacitor 20. Thereby, the effect of suppressing the deformation of the thin film capacitor 20 and the effect of suppressing the occurrence of separation between the dielectric film 23 and the first conductive film 21 or the second conductive film 22 are promoted.
なお、上記の第１乃至第４の実施形態においては、薄膜キャパシタ２０を、コア層１１の表裏に積層されたビルドアップ層１２のうちの一方にのみ設ける場合を例示した。しかしながら、図２０に示すように、薄膜キャパシタ２０を、コア層１１の表裏に積層されたビルドアップ層１２の双方に設け、回路基板１Ｃを、厚さ方向において対称構造としてもよい。これにより、回路基板１Ｃ自体の反りの発生を抑制することができる。 In the first to fourth embodiments, the case where the thin film capacitor 20 is provided only on one of the buildup layers 12 stacked on the front and back of the core layer 11 has been exemplified. However, as shown in FIG. 20, the thin film capacitors 20 may be provided on both the build-up layers 12 stacked on the front and back of the core layer 11, and the circuit board 1C may have a symmetric structure in the thickness direction. Thereby, occurrence of warpage of the circuit board 1C itself can be suppressed.
なお、回路基板１、１Ａ、１Ｂ、１Ｃは、開示の技術における回路基板の一例である。薄膜キャパシタ２０は、開示の技術における積層体の一例である。第１の導電膜２１は、開示の技術における第１の導電膜の一例である。第２の導電膜２２は、開示の技術における第２の導電膜の一例である。誘電体膜２３は、開示の技術における誘電体膜の一例である。貫通ビア３０Ａ〜３０Ｈは、開示の技術における貫通ビアの一例である。導電膜３１は、開示の技術における第３の導電膜の一例である。 The circuit boards 1, 1A, 1B, and 1C are examples of a circuit board according to the disclosed technology. The thin film capacitor 20 is an example of a laminate according to the disclosed technology. The first conductive film 21 is an example of the first conductive film in the disclosed technology. The second conductive film 22 is an example of the second conductive film in the disclosed technology. The dielectric film 23 is an example of the dielectric film in the disclosed technology. The through vias 30A to 30H are examples of through vias in the disclosed technology. The conductive film 31 is an example of a third conductive film in the disclosed technology.
以上の第１乃至第４の実施形態に関し、更に以下の付記を開示する。 Regarding the first to fourth embodiments, the following supplementary notes are further disclosed.
（付記１）
基体の内部に設けられ、第１の導電膜、前記第１の導電膜に積層された誘電体膜、及び前記誘電体膜に積層された第２の導電膜を含む積層体と、
前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と連続的に接触する第３の導電膜を有し、前記基体を貫通する少なくとも１つの貫通ビアと、
を含む回路基板。
(Appendix 1)
A laminate provided inside the base and including a first conductive film, a dielectric film laminated on the first conductive film, and a second conductive film laminated on the dielectric film;
At least one through via that has a third conductive film that is in continuous contact with each of the first conductive film, the dielectric film, and the second conductive film, and that penetrates the base;
A circuit board including:
（付記２）
前記積層体の外周領域において、前記第３の導電膜が、前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と接している
付記１に記載の回路基板。
(Appendix 2)
The circuit board according to claim 1, wherein the third conductive film is in contact with each of the first conductive film, the dielectric film, and the second conductive film in an outer peripheral region of the stacked body.
（付記３）
前記積層体は、複数のコーナ部を有し、
複数の前記貫通ビアの各々が、前記コーナ部の各々に対応する位置に設けられている
請求項１または２に記載の回路基板。
(Appendix 3)
The laminate has a plurality of corners,
The circuit board according to claim 1, wherein each of the plurality of through vias is provided at a position corresponding to each of the corners.
（付記４）
前記貫通ビアが、前記積層体の外縁と接している
付記１から付記３のいずれか１つに記載の回路基板。
(Appendix 4)
The circuit board according to any one of supplementary notes 1 to 3, wherein the through via is in contact with an outer edge of the stacked body.
（付記５）
前記第１の導電膜は、複数の前記貫通ビアのうちの一部の貫通ビアに接続された第１の部分と、複数の前記貫通ビアのうちの他の一部の貫通ビアに接続され、且つ前記第１の部分から分離された第２の部分と、を含み、
前記第２の導電膜は、前記一部の貫通ビアに接続された第３の部分と、前記他の一部の貫通ビアに接続され、且つ前記第３の部分から分離された第４の部分と、を含む
付記１から付記４のいずれか１つに記載の回路基板。
(Appendix 5)
The first conductive film is connected to a first portion connected to a part of the plurality of through vias and to another part of the plurality of through vias; And a second portion separated from the first portion;
The second conductive film includes a third portion connected to the part of the through via and a fourth portion connected to the other part of the through via and separated from the third portion. The circuit board according to any one of Supplementary Notes 1 to 4.
（付記６）
前記基体は、コア層及び前記コア層の一方の面及び他方の面にそれぞれ積層されたビルドアップ層と、を含み、
前記積層体は、前記コア層の一方の面に積層されたビルドアップ層にのみ設けられている
付記１から付記５のいずれか１つに記載の回路基板。
(Appendix 6)
The substrate includes a core layer and a buildup layer laminated on one surface and the other surface of the core layer, respectively.
The circuit board according to any one of supplementary notes 1 to 5, wherein the laminate is provided only on a build-up layer laminated on one surface of the core layer.
（付記７）
前記積層体のサイズは、前記基体のサイズよりも小さい
付記１から付記６のいずれか１つに記載の回路基板。
(Appendix 7)
The circuit board according to any one of supplementary notes 1 to 6, wherein a size of the laminate is smaller than a size of the base.
（付記８）
第１の導電膜、前記第１の導電膜に積層された誘電体膜、及び前記誘電体膜に積層された第２の導電膜を含む積層体を基体の内部に配置する工程と、
前記基体を前記積層体とともに貫通するスルーホールを形成する工程と、
前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と連続的に接する第３の導電膜を、前記スルーホールの内壁に形成する工程と、
を含む回路基板の製造方法。
(Appendix 8)
Disposing a laminate including a first conductive film, a dielectric film laminated on the first conductive film, and a second conductive film laminated on the dielectric film inside a base;
Forming a through-hole through the substrate with the laminate,
Forming a third conductive film continuously in contact with each of the first conductive film, the dielectric film and the second conductive film on the inner wall of the through hole;
A method for manufacturing a circuit board, comprising:
（付記９）
前記積層体の外周領域を通過する位置に前記スルーホールを形成する
付記８に記載の製造方法。
(Appendix 9)
The method according to claim 8, wherein the through hole is formed at a position passing through an outer peripheral region of the laminate.
（付記１０）
前記積層体は、複数のコーナ部を有し、
前記積層体の前記コーナ部の各々に対応する位置に前記スルーホールを形成する
付記８または付記９に記載の製造方法。
(Appendix 10)
The laminate has a plurality of corners,
The method according to claim 8 or 9, wherein the through-hole is formed at a position corresponding to each of the corners of the laminate.
（付記１１）
前記積層体の外縁を通過する位置に前記スルーホールを形成する
付記８から付記１０のいずれか１つに記載の製造方法。
(Appendix 11)
The method according to any one of Supplementary Notes 8 to 10, wherein the through hole is formed at a position passing through an outer edge of the laminate.
１、１Ａ、１Ｂ 回路基板
１０ 基体
２０ 薄膜キャパシタ
２１ 第１の導電膜
２２ 第２の導電膜
２３ 誘電体膜
３０Ａ〜３０Ｈ 貫通ビア
３１ 導電膜
４０ スルーホール
1, 1A, 1B Circuit board 10 Base 20 Thin film capacitor 21 First conductive film 22 Second conductive film 23 Dielectric films 30A to 30H Through via 31 Conductive film 40 Through hole
Claims (6)
前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と連続的に接触する第３の導電膜を有し、前記基体を貫通する少なくとも１つの貫通ビアと、
を含む回路基板。 A laminate provided inside the base and including a first conductive film, a dielectric film laminated on the first conductive film, and a second conductive film laminated on the dielectric film;
At least one through via that has a third conductive film that is in continuous contact with each of the first conductive film, the dielectric film, and the second conductive film, and that penetrates the base;
A circuit board including:
請求項１に記載の回路基板。 The circuit board according to claim 1, wherein the third conductive film is in contact with each of the first conductive film, the dielectric film, and the second conductive film in an outer peripheral region of the stacked body.
複数の前記貫通ビアの各々が、前記コーナ部の各々に対応する位置に設けられている
請求項１または請求項２に記載の回路基板。 The laminate has a plurality of corners,
The circuit board according to claim 1, wherein each of the plurality of through vias is provided at a position corresponding to each of the corner portions.
請求項１から請求項３のいずれか１項に記載の回路基板。 The circuit board according to any one of claims 1 to 3, wherein the through via is in contact with an outer edge of the stacked body.
前記第２の導電膜は、前記一部の貫通ビアに接続された第３の部分と、前記他の一部の貫通ビアに接続され、且つ前記第３の部分から分離された第４の部分と、を含む
請求項１から請求項４のいずれか１項に記載の回路基板。 The first conductive film is connected to a first portion connected to a part of the plurality of through vias and to another part of the plurality of through vias; And a second portion separated from the first portion;
The second conductive film includes a third portion connected to the part of the through via and a fourth portion connected to the other part of the through via and separated from the third portion. The circuit board according to any one of claims 1 to 4, comprising:
前記基体を前記積層体とともに貫通するスルーホールを形成する工程と、
前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と連続的に接する第３の導電膜を、前記スルーホールの内壁に形成する工程と、
を含む回路基板の製造方法。 Disposing a laminate including a first conductive film, a dielectric film laminated on the first conductive film, and a second conductive film laminated on the dielectric film inside a base;
Forming a through-hole through the substrate with the laminate,
Forming a third conductive film continuously in contact with each of the first conductive film, the dielectric film and the second conductive film on the inner wall of the through hole;
A method for manufacturing a circuit board, comprising:
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