JP2020009884A - Semiconductor device, method for using semiconductor device, and method for manufacturing semiconductor device - Google Patents

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生田目　俊秀
Toshihide Namatame
俊秀 生田目
暁彦 大井
Akihiko Oi
暁彦 大井
池田　直樹
Naoki Ikeda
直樹 池田
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Abstract

To provide a gallium nitride-based semiconductor device having a gate oxide film which is fewer in levels and achieves both of a high withstand voltage and a high dielectric constant, and its using and manufacturing methods.SOLUTION: A semiconductor device comprises: a semiconductor layer having a band gap of 2.2 eV or larger; and a gate electrode; and an insulator layer provided between the semiconductor layer and the gate electrode. The insulator layer has at least an amorphous first insulation film containing hafnium, silicon and oxygen in a part adjacent to the semiconductor layer; the content of the hafnium is 50 atom% or more and 90 atom% or less to a total content of the silicon and hafnium. The semiconductor device may be used as a power device or a high-frequency device. The semiconductor device is manufactured by a method comprising the steps of: preparing the semiconductor layer having a band gap of 2.2 eV or larger; forming the insulator layer; and forming the gate electrode.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置、半導体装置の使用方法およびその半導体装置の製造方法に係り、特にゲート絶縁膜の誘電率が高く、かつ絶縁耐圧に優れる半導体装置、半導体装置の使用方法およびその半導体装置の製造方法に関するものである。   The present invention relates to a semiconductor device, a method of using the semiconductor device, and a method of manufacturing the semiconductor device. In particular, the present invention relates to a semiconductor device having a high dielectric constant of a gate insulating film and an excellent withstand voltage, a method of using the semiconductor device, and a method of manufacturing the semiconductor device. It relates to a manufacturing method.

近年、高パワーデバイスや高周波対応のパワーデバイスの需要が急激に高まっている。すでに高パワーデバイスはハイブリッド車や高効率電車のキーデバイスであり、高周波パワーデバイスはポスト５Ｇ世界を支えるキーエンジンと位置づけられている。このため、この高パワーデバイスの需要は今後も益々高まっていくものと考えられている。   In recent years, demand for high power devices and high frequency compatible power devices has been rapidly increasing. High power devices are already key devices for hybrid cars and high-efficiency trains, and high frequency power devices are positioned as key engines supporting the post-5G world. Therefore, it is considered that the demand for this high power device will continue to increase.

高パワーデバイスや高周波のパワーデバイスでは、高電圧、高電界に適合し、高い絶縁耐圧が得られるように、バンドギャップの広い半導体（ワイドバンドギャップ半導体）が使用される。
特に、窒化ガリウム系の半導体は、その高い絶縁破壊電界強度、高い熱伝導率、高い電子飽和速度によって、高パワーデバイスや高周波のパワーデバイスとして注目されている。 In a high-power device or a high-frequency power device, a semiconductor having a wide band gap (wide band gap semiconductor) is used so as to be adapted to a high voltage and a high electric field and to obtain a high withstand voltage.
In particular, gallium nitride-based semiconductors are attracting attention as high-power devices and high-frequency power devices due to their high breakdown electric field strength, high thermal conductivity, and high electron saturation speed.

例えば、ＧａＮ半導体の場合、そのバンドギャップは３．４ｅＶであり、ＳｉやＧａＡｓと比較して２倍以上の飽和電子速度（Ｖｓａｔ）と、Ｓｉの約１０倍、ＧａＡｓの約７．５倍の絶縁破壊電界強度（Ｅｃ）を有する。半導体を用いた高周波・高出力増幅器の性能を比較する指標としてよく用いられるＶｓａｔ・Ｅｃ／２πで表されるＪｏｈｎｓｏｎ指数で比較すると、ＧａＮは、Ｓｉと比較して約２７倍、ＧａＡｓと比較しても約１５倍の大きさであり、これらのことからＧａＮは圧倒的な優位性を有する高周波用半導体、高パワー用半導体と認識されている。
そして、窒化ガリウム系の半導体を用いた縦型パワーデバイス（特許文献１参照）、高周波用デバイス（特許文献２参照）であるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置が開発されている。 For example, in the case of a GaN semiconductor, the band gap is 3.4 eV, and the saturation electron velocity (V sat ) is at least twice that of Si or GaAs, and is about 10 times that of Si and about 7.5 times that of GaAs. Has a dielectric breakdown field strength (E c ) of When compared with the Johnson index represented by V sat · E c / 2π, which is often used as an index for comparing the performance of a high frequency / high power amplifier using a semiconductor, GaN is approximately 27 times as large as Si and GaAs as compared with Si. Approximately 15 times the size in comparison, GaN is recognized as a high-frequency semiconductor and a high-power semiconductor with overwhelming superiority.
Then, a vertical power device using a gallium nitride-based semiconductor (see Patent Document 1), a MISFET (Metal Insulator Semiconductor Effect Transistor) as a high-frequency device (see Patent Document 2), and a MOSFET (Metal Oxide Semiconductor Conductor) ) Has been developed.

近年、窒化ガリウム系パワーデバイスのさらなる電気特性の向上を目指して、動作電圧が５００Ｖを超えるゲート絶縁膜の研究が盛んになされている。そこでは、ＳｉＯ２、ＳｉＮ、ＡｌＳｉＯｘ、Ａｌ２Ｏ３、ＨｆＯ２などの単層膜、およびＡｌ２Ｏ３／ＳｉＯ２、Ａｌ２Ｏ３／ＨｆＯ２などの積層膜が検討されている。 In recent years, with the aim of further improving the electrical characteristics of gallium nitride based power devices, research on gate insulating films having an operating voltage exceeding 500 V has been actively conducted. Here, monolayer films such as SiO 2 , SiN, AlSiO x , Al 2 O 3 , and HfO 2 , and multilayer films such as Al 2 O 3 / SiO 2 and Al 2 O 3 / HfO 2 are being studied.

そこでは、ゲート絶縁耐圧とともに誘電率にも着目した検討が行われている。これは、ゲート絶縁膜の誘電率を高くできると、ゲート静電容量を大きくすることができて高速動作に寄与するとともに、同じゲート静電容量を得るためのゲート絶縁膜の物理的厚さを厚くすることができて、ゲート絶縁膜を通るトンネル電流を低減することができるためである。
しかしながら、現状の窒化ガリウム系を代表に、ワイドバンドギャップ半導体を用いたパワーデバイス、高周波デバイスでは、絶縁耐圧と高誘電率の両者を満たすゲート酸化膜は見出されていない。 There, studies have been made focusing on the dielectric constant as well as the gate insulation withstand voltage. This is because if the dielectric constant of the gate insulating film can be increased, the gate capacitance can be increased, contributing to high-speed operation, and the physical thickness of the gate insulating film for obtaining the same gate capacitance can be reduced. This is because the thickness can be increased and a tunnel current passing through the gate insulating film can be reduced.
However, a gate oxide film that satisfies both the withstand voltage and the high dielectric constant has not been found in a power device or a high-frequency device using a wide bandgap semiconductor, such as the current gallium nitride system.

他方、半導体層をシリコン（Ｓｉ）としたＭＯＳＦＥＴでは、近年、ゲート絶縁膜の誘電率を高める方法として、ハフニウムシリケート（ＨｆＳｉＯｘ）をゲート酸化膜とした半導体装置の研究が盛んになされている（非特許文献１参照）。この場合は、ゲート絶縁膜の厚さは５ｎｍ以下と薄く、１Ｖ以下の低電圧動作になっている。なお、Ｓｉのバンドギャップは１．１２ｅＶである。 On the other hand, in MOSFETs in which the semiconductor layer is silicon (Si), research on semiconductor devices using hafnium silicate (HfSiO x ) as a gate oxide film has been actively conducted as a method for increasing the dielectric constant of the gate insulating film in recent years ( Non-Patent Document 1). In this case, the gate insulating film is as thin as 5 nm or less, and operates at a low voltage of 1 V or less. Note that the band gap of Si is 1.12 eV.

特開２０１５−２３０７４号公報JP-A-2005-23074 特開２０１２−１０９３４５号公報JP 2012-109345 A

低酸素社会の実現に向けた技術および経済・社会の定量的シナリオに基づくイノベーション政策立案のための提案書、技術開発編、「ＧａＮ系半導体デバイスの技術開発課題とその新しい応用の展望」、２０１７年３月、ＬＣＳ−ＦＹ２０１６−ＰＰ−０８、国立研究開発法人科学技術振興機構低酸素社会戦略センターProposals for Innovation Policy Planning Based on Quantitative Scenarios of Technology and Economy and Society for Realizing a Low-Oxygen Society, Technical Development, "Technical Development Issues of GaN-Based Semiconductor Devices and Prospects of New Applications", 2017 March, LCS-FY2016-PP-08, National Institute for Science and Technology Agency

本発明は、準位が少なく、高い絶縁耐圧と高い誘電率を両立させたゲート酸化膜を有する半導体装置およびその製造方法を提供することを目的とする。
特に、窒化ガリウム系半導体が本来もっている絶縁破壊電界強度（Ｅｃ）と高い飽和電子速度（Ｖｓａｔ）を活かしつつ、準位が少なく、高い絶縁耐圧と高い誘電率を両立させたゲート酸化膜を有する半導体装置およびその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device having a gate oxide film having a low level and having both a high withstand voltage and a high dielectric constant, and a method for manufacturing the same.
In particular, a gate oxide film having a low level, a high dielectric strength and a high dielectric constant while utilizing the dielectric breakdown electric field strength (E c ) and high saturation electron velocity (V sat ) inherent in the gallium nitride based semiconductor. It is an object of the present invention to provide a semiconductor device having the same and a method for manufacturing the same.

本発明の構成を下記に示す。
（構成１）
２．２ｅＶ以上のバンドギャップを有する半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた絶縁体層と
を備えた半導体装置であって、
前記絶縁体層は、前記半導体層に隣接する部分において、ハフニウム、シリコンおよび酸素を含むアモルファスの第１の絶縁膜を少なくとも有し、前記ハフニウムの含有量は前記シリコンと前記ハフニウムの和の含有量に対して５０原子％以上９０原子％以下である、半導体装置。
（構成２）
前記半導体層は、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、硫化カドミウム（ＣｄＳ）、セレン化亜鉛（ＺｎＳｅ）、硫化亜鉛（ＺｎＳ）、酸化亜鉛（ＺｎＯ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド（Ｃ）の群から選ばれる何れか１以上である、構成１記載の半導体装置。
（構成３）
窒素とガリウムを含む半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた絶縁体層と
を備えた半導体装置であって、
前記絶縁体層は、前記半導体層に隣接する部分において、ハフニウム、シリコンおよび酸素を含むアモルファスの第１の絶縁膜を少なくとも有し、前記ハフニウムの含有量は前記シリコンと前記ハフニウムの和の含有量に対して５０原子％以上９０原子％以下である、半導体装置。
（構成４）
前記半導体層は、窒化ガリウムである、構成３記載の半導体装置。
（構成５）
前記ハフニウムの含有量は、前記シリコンと前記ハフニウムの和の含有量に対して６５原子％以上９０原子％以下である、構成１から４の何れか一項に記載の半導体装置。
（構成６）
前記第１の絶縁膜は、ハフニウム酸化膜とシリコン酸化膜が層状に積層された膜である、構成１から５の何れか一項に記載の半導体装置。
（構成７）
前記第１の絶縁膜の厚さは１．５ｎｍ以上１００ｎｍ以下である、構成１から６の何れか一項に記載の半導体装置。
（構成８）
前記絶縁体層が、前記ゲート電極と前記第１の絶縁膜との間に設けられた第２の絶縁膜を含み、前記第２の絶縁膜が、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スカンジウム（Ｓｃ）、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、または酸窒化物を有する、構成１から７の何れか一項に記載の半導体装置。
（構成９）
前記ゲート電極が、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）からなる群から選択された少なくとも１つを有する、構成１から８の何れか一項に記載の半導体装置。
（構成１０）
構成１から９の何れか一項に記載の半導体装置をパワーデバイスとして使用する、半導体装置の使用方法。
（構成１１）
構成１から９の何れか一項に記載の半導体装置を高周波デバイスとして使用する、半導体装置の使用方法。
（構成１２）
構成１から９の何れか一項に記載の半導体装置の製造方法であって、
前記半導体層を準備する半導体層準備工程と、
前記絶縁体層を形成する絶縁体形成工程と、
前記ゲート電極を形成するゲート電極形成工程と、を少なくとも有する半導体装置の製造方法。
（構成１３）
前記絶縁体層形成工程は、原子層堆積法によって前記第１の絶縁膜を形成するステップを含む、構成１２記載の半導体装置の製造方法。
（構成１４）
前記絶縁体層形成工程は、化学気相成長法によって前記第１の絶縁膜を形成するステップを含む、構成１２記載の半導体装置の製造方法。
（構成１５）
前記絶縁体層形成工程は、スパッタリング法によって前記第１の絶縁膜を形成するステップを含む、構成１２記載の半導体装置の製造方法。
（構成１６）
前記第１の絶縁膜に含まれる前記ハフニウムの含有量が５０原子％以上９０原子％以下であって、前記絶縁体層形成工程の後に２００℃以上７００℃以下の熱処理を行うステップを含む、構成１２から１５の何れか一項に記載の半導体装置の製造方法。
（構成１７）
前記第１の絶縁膜に含まれる前記ハフニウムの含有量が５０原子％以上８０原子％以下であって、前記絶縁体層形成工程の後に２００℃以上８００℃以下の熱処理を行うステップを含む、構成１２から１５の何れか一項に記載の半導体装置の製造方法。
（構成１８）
前記第１の絶縁膜に含まれる前記ハフニウムの含有量が５０原子％以上７０原子％以下であって、前記絶縁体層形成工程の後に２００℃以上９００℃以下の熱処理を行うステップを含む、構成１２から１５の何れか一項に記載の半導体装置の製造方法。 The configuration of the present invention is shown below.
(Configuration 1)
A semiconductor layer having a band gap of 2.2 eV or more;
A gate electrode;
A semiconductor device comprising: an insulating layer provided between the semiconductor layer and the gate electrode;
The insulator layer has at least a first amorphous insulating film containing hafnium, silicon, and oxygen in a portion adjacent to the semiconductor layer, and a content of the hafnium is a content of a sum of the silicon and the hafnium. A semiconductor device which is at least 50 at.% And at most 90 at.
(Configuration 2)
The semiconductor layer is made of silicon carbide (SiC), aluminum nitride (AlN), cadmium sulfide (CdS), zinc selenide (ZnSe), zinc sulfide (ZnS), zinc oxide (ZnO), gallium oxide (Ga 2 O 3 ). 2. The semiconductor device according to Configuration 1, wherein the semiconductor device is at least one selected from the group consisting of diamond (C).
(Configuration 3)
A semiconductor layer containing nitrogen and gallium;
A gate electrode;
A semiconductor device comprising: an insulating layer provided between the semiconductor layer and the gate electrode;
The insulator layer has at least a first amorphous insulating film containing hafnium, silicon, and oxygen in a portion adjacent to the semiconductor layer, and a content of the hafnium is a content of a sum of the silicon and the hafnium. A semiconductor device which is at least 50 at.% And at most 90 at.
(Configuration 4)
The semiconductor device according to Configuration 3, wherein the semiconductor layer is gallium nitride.
(Configuration 5)
5. The semiconductor device according to claim 1, wherein a content of the hafnium is 65 atomic% or more and 90 atomic% or less with respect to a total content of the silicon and the hafnium.
(Configuration 6)
The semiconductor device according to any one of Configurations 1 to 5, wherein the first insulating film is a film in which a hafnium oxide film and a silicon oxide film are stacked in layers.
(Configuration 7)
The semiconductor device according to any one of Configurations 1 to 6, wherein the thickness of the first insulating film is 1.5 nm or more and 100 nm or less.
(Configuration 8)
The insulator layer includes a second insulating film provided between the gate electrode and the first insulating film, wherein the second insulating film is formed of aluminum (Al), silicon (Si), hafnium. (Hf), zirconium (Zr), tantalum (Ta), titanium (Ti), gallium (Ga), yttrium (Y), scandium (Sc), at least one element selected from the group consisting of rare earth elements. The semiconductor device according to any one of Configurations 1 to 7, comprising an oxide, a nitride, or an oxynitride.
(Configuration 9)
The gate electrode is made of aluminum (Al), titanium (Ti), tungsten (W), platinum (Pt), gold (Au), silver (Ag), ruthenium (Ru), rhodium (Rh), palladium (Pd), The semiconductor device according to any one of Configurations 1 to 8, comprising at least one selected from the group consisting of nickel (Ni), tin (Sn), zinc (Zn), and polycrystalline silicon (poly-Si). .
(Configuration 10)
A method for using a semiconductor device, comprising using the semiconductor device according to any one of Configurations 1 to 9 as a power device.
(Configuration 11)
A method for using a semiconductor device, comprising using the semiconductor device according to any one of Configurations 1 to 9 as a high-frequency device.
(Configuration 12)
The method for manufacturing a semiconductor device according to any one of Configurations 1 to 9, wherein
A semiconductor layer preparing step of preparing the semiconductor layer,
An insulator forming step of forming the insulator layer,
A method of manufacturing a semiconductor device, comprising at least a gate electrode forming step of forming the gate electrode.
(Configuration 13)
13. The method of manufacturing a semiconductor device according to Configuration 12, wherein the insulator layer forming step includes a step of forming the first insulating film by an atomic layer deposition method.
(Configuration 14)
13. The method for manufacturing a semiconductor device according to Configuration 12, wherein the insulator layer forming step includes a step of forming the first insulating film by a chemical vapor deposition method.
(Configuration 15)
13. The method for manufacturing a semiconductor device according to Configuration 12, wherein the insulator layer forming step includes a step of forming the first insulating film by a sputtering method.
(Configuration 16)
A structure in which the content of the hafnium contained in the first insulating film is 50 at% or more and 90 at% or less, and a heat treatment at 200 ° C. to 700 ° C. is performed after the insulator layer forming step. 16. The method for manufacturing a semiconductor device according to any one of 12 to 15.
(Configuration 17)
A configuration in which the content of the hafnium contained in the first insulating film is 50 at% or more and 80 at% or less, and a heat treatment at 200 ° C. to 800 ° C. is performed after the insulator layer forming step. 16. The method for manufacturing a semiconductor device according to any one of 12 to 15.
(Configuration 18)
A configuration in which a content of the hafnium contained in the first insulating film is 50 at% or more and 70 at% or less, and a heat treatment at 200 ° C. to 900 ° C. is performed after the insulator layer forming step. 16. The method for manufacturing a semiconductor device according to any one of 12 to 15.

本発明によれば、ゲート絶縁膜の誘電率と絶縁耐圧を両者とも高くすることが可能となり、かつゲート絶縁膜中の準位は少ないものとなる。その結果、パワーデバイスあるいは高周波デバイスとして良好な電気特性を有する半導体装置、その使用方法およびその製造方法が提供される。
なお、本発明の他の目的、特徴および利点は、添付図面に関する以下の本発明の実施例の記載から明らかになるであろう。 According to the present invention, it is possible to increase both the dielectric constant and the withstand voltage of the gate insulating film, and to reduce the number of levels in the gate insulating film. As a result, a semiconductor device having good electric characteristics as a power device or a high-frequency device, a method of using the same, and a method of manufacturing the same are provided.
Other objects, features and advantages of the present invention will become apparent from the following description of embodiments of the present invention with reference to the accompanying drawings.

本発明の半導体装置の断面概略図である。1 is a schematic sectional view of a semiconductor device according to the present invention. 本発明の半導体装置の製造工程を示すフロー図である。FIG. 3 is a flowchart showing a manufacturing process of the semiconductor device of the present invention. 本発明の半導体装置の要部断面図である。FIG. 3 is a cross-sectional view of a main part of the semiconductor device of the present invention. 本発明の半導体装置の要部断面図である。FIG. 3 is a cross-sectional view of a main part of the semiconductor device of the present invention. 本発明の半導体装置の製造工程を示す断面概略図である。FIG. 3 is a schematic cross-sectional view illustrating a manufacturing process of the semiconductor device of the present invention. 本発明の半導体装置の製造工程を示す断面概略図である。FIG. 3 is a schematic cross-sectional view illustrating a manufacturing process of the semiconductor device of the present invention. 本発明の半導体装置の製造工程を示す断面概略図である。FIG. 3 is a schematic cross-sectional view illustrating a manufacturing process of the semiconductor device of the present invention. 本発明の半導体装置の製造工程を示す断面概略図である。FIG. 3 is a schematic cross-sectional view illustrating a manufacturing process of the semiconductor device of the present invention. 本発明の半導体装置の製造工程を示す断面概略図である。FIG. 3 is a schematic cross-sectional view illustrating a manufacturing process of the semiconductor device of the present invention. 本発明の半導体装置の製造工程を示す断面概略図である。FIG. 3 is a schematic cross-sectional view illustrating a manufacturing process of the semiconductor device of the present invention. 本発明の半導体装置の製造工程を示す断面概略図である。FIG. 3 is a schematic cross-sectional view illustrating a manufacturing process of the semiconductor device of the present invention. 実施例の半導体装置の断面図である。FIG. 3 is a cross-sectional view of the semiconductor device according to the embodiment. 実施例の半導体装置の要部断面図である。FIG. 3 is a cross-sectional view of a main part of the semiconductor device of the example. 熱処理温度を変えたときのハフニウム含有絶縁膜の膜質状態を示すＸＲＤ測定図である。FIG. 4 is an XRD measurement diagram showing a film quality state of a hafnium-containing insulating film when a heat treatment temperature is changed. 誘電率（ｋ値）のハフニウムの含有比率依存性を示す電気特性図である。FIG. 4 is an electrical characteristic diagram showing dependence of a dielectric constant (k value) on a hafnium content ratio. 絶縁耐圧特性を示す電気特性図である。FIG. 4 is an electrical characteristic diagram showing a withstand voltage characteristic. Ｖｆｂのハフニウムの含有比率依存性を示す電気特性図である。FIG. 4 is an electrical characteristic diagram showing dependence of V fb on a hafnium content ratio.

＜実施の形態１＞
実施の形態１では、図１を参照して、本発明の半導体装置の基本構成を説明する。
本発明の半導体装置は、半導体層１、絶縁体層（ゲート絶縁膜）２およびゲート電極３を基本構成要素とし、ゲート絶縁膜２の少なくとも半導体層１と隣接する部分がハフニウム（Ｈｆ）リッチのハフニウムシリコン酸化層（ＨｆＳｉＯｘ層）からなるアモルファス膜であることを特徴とする。
ここで、ＨｆリッチのＨｆＳｉＯｘ層とは、ハフニウムの含有率がハフニウムとシリコン（Ｓｉ）の和の含有率に対して５０原子％以上９０原子％以下のハフニウムとシリコンを含んだ酸化物からなる層のことをいう。以下、本発明では、ハフニウムの含有率は、ハフニウムとシリコンの和に対するハフニウムが占める原子比率のことをいう。
また、ゲート絶縁膜２の少なくとも半導体層１と隣接する部分とは、半導体層１とゲート絶縁膜２との間に半導体層１の自然酸化膜が形成され、その自然酸化膜を介してゲート絶縁膜２が半導体層１と隣接している場合を含む。例えば、半導体層１がＧａＮからなるとき、ＧａＮ半導体層上に自然酸化のＧａ２Ｏ３が介在して、その上にゲート絶縁膜２が形成されている場合を含む。 <Embodiment 1>
In the first embodiment, a basic configuration of a semiconductor device of the present invention will be described with reference to FIG.
The semiconductor device of the present invention has a semiconductor layer 1, an insulator layer (gate insulating film) 2, and a gate electrode 3 as basic constituent elements, and at least a portion of the gate insulating film 2 adjacent to the semiconductor layer 1 is rich in hafnium (Hf). It is an amorphous film made of a hafnium silicon oxide layer (HfSiO x layer).
Here, the Hf-rich HfSiO x layer is made of an oxide containing hafnium and silicon whose hafnium content is 50 to 90 atomic% with respect to the sum of hafnium and silicon (Si). Refers to a layer. Hereinafter, in the present invention, the hafnium content refers to the atomic ratio of hafnium to the sum of hafnium and silicon.
At least a portion of the gate insulating film 2 adjacent to the semiconductor layer 1 is formed with a natural oxide film of the semiconductor layer 1 between the semiconductor layer 1 and the gate insulating film 2, and the gate insulating film is formed via the natural oxide film. The case where the film 2 is adjacent to the semiconductor layer 1 is included. For example, when the semiconductor layer 1 is made of GaN, the case includes a case where Ga 2 O 3 of natural oxidation is interposed on the GaN semiconductor layer and the gate insulating film 2 is formed thereon.

半導体層１は、バンドギャップが２．２ｅＶ以上の半導体からなる。具体的には、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、硫化カドミウム（ＣｄＳ）、セレン化亜鉛（ＺｎＳｅ）、硫化亜鉛（ＺｎＳ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド（Ｃ）およびＧａＮ等の窒素とガリウムを含む半導体を挙げることができる。
ここで、これらの半導体のバンドギャップは、ＳｉＣが２．２０〜３．０２ｅＶ（代表的には２．８６ｅＶ）、ＡｌＮが６．３ｅＶ、ＣｄＳが２．４２ｅＶ、ＺｎＳｅが２．７ｅＶ、ＺｎＳが３．６ｅＶ、ＺｎＯが３．３７ｅＶ、Ｇａ２Ｏ３が４．８〜４．９ｅＶ、ダイヤモンドが５．５ｅＶ、ＧａＮが３．４ｅＶである。
半導体層１として、バンドギャップが２．２ｅＶ以上の半導体を用いることにより、高い絶縁耐圧を得ることが可能となる。 The semiconductor layer 1 is made of a semiconductor having a band gap of 2.2 eV or more. Specifically, silicon carbide (SiC), aluminum nitride (AlN), cadmium sulfide (CdS), zinc selenide (ZnSe), zinc sulfide (ZnS), gallium oxide (Ga 2 O 3 ), diamond (C) and A semiconductor containing nitrogen and gallium such as GaN can be given.
Here, the band gap of these semiconductors is 2.20 to 3.02 eV (typically 2.86 eV) for SiC, 6.3 eV for AlN, 2.42 eV for CdS, 2.7 eV for ZnSe, and 2.7 eV for ZnS. 3.6 eV, ZnO is 3.37eV, Ga 2 O 3 is 4.8～4.9EV, diamonds 5.5 eV, GaN is 3.4 eV.
By using a semiconductor having a band gap of 2.2 eV or more as the semiconductor layer 1, a high withstand voltage can be obtained.

この中でも、半導体層１としては、窒素とガリウムを含む半導体が好ましく、窒化ガリウムを含む半導体がより好ましく、単結晶の窒化ガリウム（ＧａＮ）からなる半導体がさらに一層好ましい。したがって、半導体層１を構成する好ましい半導体としては、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮなどを挙げることができる。   Among these, as the semiconductor layer 1, a semiconductor containing nitrogen and gallium is preferable, a semiconductor containing gallium nitride is more preferable, and a semiconductor made of single crystal gallium nitride (GaN) is even more preferable. Therefore, preferable semiconductors that constitute the semiconductor layer 1 include, for example, GaN, AlGaN, and InAlGaN.

窒素とガリウムを含む半導体、特にＧａＮ半導体は、絶縁破壊電界強度（Ｅｃ）と飽和電子速度（Ｖｓａｔ）に優れるため、高パワー用途、高周波用途に優れたポテンシャルを有している。
その上で、ゲート絶縁膜として本発明の絶縁体層２を用いると、半導体層１として窒素とガリウムを含む半導体、特にＧａＮ半導体を用いた場合は、半導体と絶縁膜およびその界面の状態が相乗効果を生んで、高パワーデバイス、高周波用高パワーデバイスとして極めて優れた性能を発揮する。
以下、本願では、窒素とガリウムを含む半導体を半導体層１として用いた半導体装置を、窒化ガリウム系半導体装置とも呼ぶ。 Semiconductors containing nitrogen and gallium, especially GaN semiconductors, have excellent potential for high power applications and high frequency applications because of their excellent dielectric breakdown electric field strength (E c ) and saturation electron velocity (V sat ).
In addition, when the insulator layer 2 of the present invention is used as the gate insulating film, when a semiconductor containing nitrogen and gallium, particularly a GaN semiconductor, is used as the semiconductor layer 1, the state of the semiconductor, the insulating film, and the interface between them is synergistic. By producing the effect, it exhibits extremely excellent performance as a high power device and high frequency high power device.
Hereinafter, in the present application, a semiconductor device using a semiconductor containing nitrogen and gallium as the semiconductor layer 1 is also referred to as a gallium nitride-based semiconductor device.

なお、半導体層１は、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、炭素（Ｃ）などの不純物を含んでよいが、ゲート絶縁膜２に隣接する部分あるいはゲート絶縁膜２の近傍部分においては不純物を含まなくてもよい。   Note that the semiconductor layer 1 may contain impurities such as aluminum (Al), magnesium (Mg), silicon (Si), and carbon (C), but may be adjacent to the gate insulating film 2 or in the vicinity of the gate insulating film 2. The portion may not contain impurities.

ゲート絶縁膜２は、上述のように、少なくとも半導体層１と隣接する部分がＨｆリッチのＨｆＳｉＯｘ層からなるアモルファスであり、図１（ａ）に示すような単層膜２０１、図１（ｂ）に示すような二層膜であってよい。
ゲート絶縁膜２が二層膜からなるときは、半導体層１と隣接するゲート絶縁膜２の第１の絶縁膜２１１がＨｆリッチのＨｆＳｉＯｘ層の膜であり、さらに第２の絶縁膜２１２を備える（図１（ｂ））。 The gate insulating film 2, as described above, a amorphous least semiconductor layer 1 and the adjacent portions consists HfSiO x layer of Hf rich, single layer 201 as shown in FIG. 1 (a), FIG. 1 (b ) May be a two-layer film.
When the gate insulating film 2 is formed of a two-layer film, the first insulating film 211 of the gate insulating film 2 adjacent to the semiconductor layer 1 is a Hf-rich HfSiO x layer film, and the second insulating film 212 is (FIG. 1B).

ＨｆリッチのＨｆＳｉＯｘ層２０１、２１１は、ハフニウムの含有率がハフニウムとシリコンＳｉの和の含有率に対して５０％原子以上９０％原子以下、より好ましくは６５原子％以上９０％原子以下のハフニウムとシリコンを含んだ酸化物からなるアモルファス状態の層である。
ここで、ハフニウムの含有率が５０％原子を下回ると、誘電率ｋが小さくなり、ＭＯＳＦＥＴのゲート絶縁膜としての性能が低下する。また、ハフニウムの含有率が９０％原子を上回ると、ゲート絶縁耐圧が低下するという問題が生じる。ゲート絶縁膜２は、第１の絶縁膜２０１、２１１であるＨｆＳｉＯｘ層のハフニウムの含有率が６５原子％以上９０％原子以下のアモルファス膜の場合は、１４以上の高い誘電率、２０ＭＶ／ｃｍ以上の高い絶縁耐圧、理想に近いフラットバンドＶｆｂを両立して得ることが可能になる。 The Hf-rich HfSiO x layers 201 and 211 have a hafnium content of 50% or more and 90% or less, more preferably 65% or more and 90% or less of the sum of hafnium and silicon Si. And an amorphous layer made of an oxide containing silicon.
Here, when the content of hafnium is less than 50% atoms, the dielectric constant k decreases, and the performance of the MOSFET as a gate insulating film decreases. Further, when the content of hafnium exceeds 90% atoms, there is a problem that the gate withstand voltage is reduced. The gate insulating film 2 has a high dielectric constant of 14 or more and 20 MV / cm when the hafnium content of the HfSiO x layer as the first insulating films 201 and 211 is an amorphous film of 65 to 90 atomic%. It is possible to obtain both the above high withstand voltage and the ideal flat band Vfb .

第１の絶縁膜２０１、２１１は、ハフニウムとシリコンと酸素が混合した均一な膜でも、ＨｆＯｘとＳｉＯｙが原子レベルで層状に形成されたラミネート膜でもよい。ハフニウムとシリコンと酸素が混合した均一な膜はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタリング法で形成しやすく、ＨｆＯｘとＳｉＯｙが原子レベルで層状に形成されたラミネート膜の場合は、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＰＥ−ＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成しやすいという特徴がある。
また、第１の絶縁膜２０１、２１１は、ハフニウムの含有率が５０％原子以上９０％原子以下のアモルファス状態の膜（層）であれば、そのハフニウムの厚さ方向の含有率は均一でも分布をもっていてもよい。但し、分布をもつ場合は、半導体層１に隣接する面のＨｆ含有量が高い方がより製造されるＭＯＳＦＥＴの電気特性を得る上で、すなわち高い誘電率、高い絶縁耐圧、少ないトラップ電荷とする上で好ましい。
第１の絶縁膜２０１、２１１の膜厚は、１．５ｎｍ以上１００ｎｍ以下が好ましく、３ｎｍ以上１００ｎｍ以下がより好ましく、５ｎｍ以上５０ｎｍ以下がさらにより好ましい。１．５ｎｍ未満の場合、トンネル電流が発生しやすくなったり、ゲート耐圧不良が発生しやすくなったりする。１００ｎｍを超えると電流駆動能力（Ｇｍ）などのＦＥＴの特性が不十分になりやすい。
第１の絶縁膜２０１、２１１は、ＡＬＤ法、ＰＥ−ＡＬＤ法、スパッタリング法、ＣＶＤ法などで形成することができる。 The first insulating films 201 and 211 may be a uniform film in which hafnium, silicon, and oxygen are mixed, or a laminated film in which HfO x and SiO y are formed in a layer at an atomic level. A uniform film in which hafnium, silicon, and oxygen are mixed is easily formed by a CVD (Chemical Vapor Deposition) method or a sputtering method. In the case of a laminate film in which HfO x and SiO y are formed in a layer at an atomic level, an ALD (Atomic) is used. It has a feature that it can be easily formed by a Layer Deposition (PE) method or a PE-ALD (Plasma Enhanced Atomic Layer Deposition) method.
If the first insulating films 201 and 211 are amorphous films (layers) having a hafnium content of 50% or more and 90% or less, the hafnium content in the thickness direction is uniform even if the content is uniform. You may have However, in the case of having a distribution, the higher the Hf content of the surface adjacent to the semiconductor layer 1 is, in order to obtain the electrical characteristics of the MOSFET to be manufactured, that is, a higher dielectric constant, a higher withstand voltage, and a lower trap charge are obtained. Preferred above.
The thickness of the first insulating films 201 and 211 is preferably from 1.5 nm to 100 nm, more preferably from 3 nm to 100 nm, and even more preferably from 5 nm to 50 nm. If the thickness is less than 1.5 nm, a tunnel current is likely to occur, or a gate breakdown voltage defect is likely to occur. If it exceeds 100 nm, the characteristics of the FET such as the current driving capability (Gm) tend to be insufficient.
The first insulating films 201 and 211 can be formed by an ALD method, a PE-ALD method, a sputtering method, a CVD method, or the like.

第２の絶縁膜２１２は、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スカンジウム（Ｓｃ）、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、または酸窒化物から形成される。上層膜２１２の具体的な材料としては、Ｈｆの含有率が小さい（Ｈｆの含有率が５０％未満である）ＨｆＳｉＯｘ、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２、ＺｒＯ３、Ｔａ２Ｏ３、ＴｉＯ２、Ｇａ２Ｏ３、ＹＯ３、Ｓｃ２Ｏ３、Ｓｉ３Ｎ４、ＳｉＯＮなどを挙げることができる。
第２の絶縁膜２１２は単層膜であっても積層膜であっても構わない。また、その組成が厚さ方向に対して分布をもっていても、均一でも構わない。第２の絶縁膜２１２は結晶膜とすることもできるが、アモルファスの方が電気特性を安定させる上で好ましい。
第２の絶縁膜２１２の膜厚は３ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上５０ｎｍ以下がさらに好ましい。３ｎｍ未満の場合、トンネル電流が発生しやすくなったり、ゲート耐圧不良が発生しやすくなったりする。１００ｎｍを超えると電流駆動能力（Ｇｍ）などのＦＥＴの特性が不十分になりやすい。 The second insulating film 212 is formed of aluminum (Al), silicon (Si), hafnium (Hf), zirconium (Zr), tantalum (Ta), titanium (Ti), gallium (Ga), yttrium (Y), scandium ( Sc) is formed from an oxide, nitride, or oxynitride of at least one element selected from the group consisting of rare earth elements. As a specific material of the upper layer film 212, HfSiO x , Al 2 O 3 , SiO 2 , HfO 2 , ZrO 3 , and Ta 2 O 3 having a small Hf content (Hf content is less than 50%) , TiO 2 , Ga 2 O 3 , YO 3 , Sc 2 O 3 , Si 3 N 4 , SiON and the like.
The second insulating film 212 may be a single-layer film or a stacked film. The composition may have a distribution in the thickness direction or may be uniform. Although the second insulating film 212 can be a crystalline film, an amorphous film is preferable in terms of stabilizing electric characteristics.
The thickness of the second insulating film 212 is preferably from 3 nm to 100 nm, more preferably from 5 nm to 50 nm. If the thickness is less than 3 nm, a tunnel current is likely to be generated or a gate breakdown voltage defect is likely to be generated. If it exceeds 100 nm, the characteristics of the FET such as the current driving capability (Gm) tend to be insufficient.

ゲート電極３は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）からなる群から選択された少なくとも１つから形成されている。これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。そして、ＭＩＳＦＥＴのゲート電極としての仕事関数、抵抗率、製造プロセス工程での耐熱性、汚染および加工性を鑑みてこれらの中から最適な材料が選択される。   The gate electrode 3 is made of aluminum (Al), titanium (Ti), tungsten (W), platinum (Pt), gold (Au), silver (Ag), ruthenium (Ru), rhodium (Rh), palladium (Pd), It is formed from at least one selected from the group consisting of nickel (Ni), tin (Sn), zinc (Zn), and polycrystalline silicon (poly-Si). In addition to these metals, alloys containing at least one selected from these groups, and compounds containing at least one selected from these groups, such as nitrides, carbides, and carbonitrides may be used. Then, in consideration of the work function as the gate electrode of the MISFET, the resistivity, the heat resistance in the manufacturing process, the contamination, and the workability, an optimum material is selected from these.

本発明の半導体装置は、図２に示すように、半導体層１を準備する工程Ｓ１と、半導体層１の上に上述の絶縁体層（ゲート絶縁膜）２を形成する絶縁体層形成工程Ｓ２と、絶縁体層２の上にゲート電極３を形成するゲート電極形成工程Ｓ３と、ソース・ドレイン電極を形成するソース・ドレイン電極形成工程Ｓ４を有して製造される（Ｓ５）。   In the semiconductor device of the present invention, as shown in FIG. 2, a step S1 of preparing a semiconductor layer 1 and an insulating layer forming step S2 of forming the above-mentioned insulator layer (gate insulating film) 2 on the semiconductor layer 1 And a gate electrode forming step S3 for forming the gate electrode 3 on the insulator layer 2 and a source / drain electrode forming step S4 for forming the source / drain electrodes (S5).

ここで、第１の絶縁膜に含まれるハフニウムの含有量が５０原子％以上９０原子％以下の場合は、絶縁体層形成工程Ｓ２の後に２００℃以上７００℃以下の熱処理を行うステップを含むことが良好なフラットバンド特性（Ｖｆｂ特性）を得る上で好ましい。２００℃未満では絶縁膜の欠陥を必ずしも除去できないために準位が形成されてＶｆｂが理想値から大きく外れ、７００℃を超えると結晶化が進行して電気特性が劣化する。
また、同様に、第１の絶縁膜に含まれるハフニウムの含有量が５０原子％以上８０原子％以下の場合は、絶縁体層形成工程Ｓ２の後に２００℃以上８００℃以下の熱処理を行うステップ、第１の絶縁膜に含まれるハフニウムの含有量が５０原子％以上７０原子％以下の場合は、絶縁体層形成工程Ｓ２の後に２００℃以上９００℃以下の熱処理を行うステップを含むことが好ましい。 Here, when the content of hafnium contained in the first insulating film is not less than 50 atomic% and not more than 90 atomic%, a step of performing a heat treatment at 200 ° C. to 700 ° C. after the insulator layer forming step S2 is included. Is preferable for obtaining good flat band characteristics (V fb characteristics). If the temperature is lower than 200 ° C., a defect is not necessarily removed from the insulating film, so that a level is formed and V fb greatly deviates from an ideal value. If the temperature exceeds 700 ° C., crystallization proceeds to deteriorate electrical characteristics.
Similarly, when the content of hafnium contained in the first insulating film is 50 atomic% or more and 80 atomic% or less, a heat treatment at 200 ° C. or more and 800 ° C. or less is performed after the insulator layer forming step S2. When the content of hafnium contained in the first insulating film is 50 atomic% or more and 70 atomic% or less, it is preferable to include a step of performing a heat treatment at 200 ° C. to 900 ° C. after the insulator layer forming step S2.

＜実施の形態２＞
実施の形態２では、図３を参照して、ヘテロ接合半導体を用いた高周波用途に好適な半導体装置（ＭＯＳ）１０１について説明する。
半導体装置１０１は、基板１１、バッファ層１２、電子走行層（半導体層）１３、電子供給層（半導体層）１４、２次元電子ガス層１５、ゲート絶縁膜（絶縁体層）１６、ゲート電極１７、ソース電極１８、ドレイン電極１９、および裏面電極（接地電極）２０からなる。ここで、裏面電極２０は、接地させて電気動作を安定させるために形成されているものであるが、省略することもできる。 <Embodiment 2>
In a second embodiment, a semiconductor device (MOS) 101 suitable for high frequency use using a heterojunction semiconductor will be described with reference to FIG.
The semiconductor device 101 includes a substrate 11, a buffer layer 12, an electron transit layer (semiconductor layer) 13, an electron supply layer (semiconductor layer) 14, a two-dimensional electron gas layer 15, a gate insulating film (insulator layer) 16, and a gate electrode 17. , A source electrode 18, a drain electrode 19, and a back surface electrode (ground electrode) 20. Here, the back electrode 20 is formed to be grounded to stabilize the electric operation, but may be omitted.

基板１１は、平坦かつ平滑な表面と適度な剛性を有する自立する基体であって、例えばＳｉ基板、Ａｌ２Ｏ３基板、ＧａＮ基板などを挙げることができる。バッファ層１２は、その上に形成される半導体層（電子走行層１３、電子供給層１４など）の結晶が基板１１と結晶格子不整合により歪が発生するのを緩和させるための層であり、例えばＡｌＧａＮからなる。但し、基板１１がＧａＮウエハの場合は、バッファ層１２を省くこともできる。
電子走行層１３および電子供給層１４は共に窒素とガリウムを含む単結晶半導体、好ましくはＧａＮ単結晶からなる。 The substrate 11 is a self-standing substrate having a flat and smooth surface and appropriate rigidity, and examples thereof include a Si substrate, an Al 2 O 3 substrate, and a GaN substrate. The buffer layer 12 is a layer for alleviating the occurrence of distortion due to crystal lattice mismatch between the substrate 11 and the crystal of the semiconductor layer (such as the electron transit layer 13 and the electron supply layer 14) formed thereon. For example, it is made of AlGaN. However, when the substrate 11 is a GaN wafer, the buffer layer 12 can be omitted.
Both the electron transit layer 13 and the electron supply layer 14 are made of a single crystal semiconductor containing nitrogen and gallium, preferably a GaN single crystal.

電子走行層１３は、モビリティを上げるために少なくとも電子供給層１４と隣接する部分はアンドープか、あるいは不純物が導入されていてもその不純物の濃度は１×１０１７／ｃｍ３以下とすることが好ましい。不純物としては、例えばＳｉを挙げることができる。
電子供給層１４としては、ＡｌＧａＮ、ＩｎＡｌＧａＮおよびｎ型の不純物が導入されたＧａＮを好んで用いることができる。
電子走行層１３と電子供給層１４がヘテロ接合することにより、両者のバンドギャップ差からその界面に２次元電子ガス層１５が形成される。 The electron transit layer 13 is preferably undoped at least in a portion adjacent to the electron supply layer 14 in order to enhance mobility, or even if an impurity is introduced, the concentration of the impurity is preferably 1 × 10 17 / cm 3 or less. . Examples of the impurity include Si.
As the electron supply layer 14, AlGaN, InAlGaN, and GaN doped with n-type impurities can be preferably used.
Due to the heterojunction between the electron transit layer 13 and the electron supply layer 14, a two-dimensional electron gas layer 15 is formed at the interface due to the band gap difference between the two.

ゲート絶縁膜１６は、前述のゲート絶縁膜２で規定された絶縁膜であり、少なくとも電子供給層１４と隣接する部分がハフニウムの含有率が５０％原子以上９０％原子以下、好ましくは６５％原子以上９０％原子以下のＨｆＳｉＯｘ層からなるアモルファスからなる絶縁膜である。 The gate insulating film 16 is an insulating film defined by the above-described gate insulating film 2, and at least a portion adjacent to the electron supply layer 14 has a hafnium content of 50% to 90%, preferably 65%. This is an insulating film made of amorphous and made of a HfSiO x layer of 90% or less atoms.

ゲート電極１７は、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つから形成されている。これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。   The gate electrode 17 is formed of at least one selected from the group consisting of Al, Ti, W, Pt, Au, Ag, Ru, Rh, Pd, Ni, Sn, Zn, and poly-Si. In addition to these metals, alloys containing at least one selected from these groups, and compounds containing at least one selected from these groups, such as nitrides, carbides, and carbonitrides may be used.

ソース電極１８、ドレイン電極１９および裏面電極２０は、オーミックコンタクトの電極であり、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つから形成されている。これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。この中でも、Ｔｉを密着層としたＴｉとＰｔの積層膜やＴｉとＡｕの積層膜を好んで用いることができる。   The source electrode 18, the drain electrode 19, and the back electrode 20 are ohmic contact electrodes, and are a group consisting of Al, Ti, W, Pt, Au, Ag, Ru, Rh, Pd, Ni, Sn, Zn, and poly-Si. At least one selected from the group consisting of: In addition to these metals, alloys containing at least one selected from these groups, and compounds containing at least one selected from these groups, such as nitrides, carbides, and carbonitrides may be used. Among them, a laminated film of Ti and Pt or a laminated film of Ti and Au using Ti as an adhesion layer can be preferably used.

実施の形態２の半導体装置１０１は、ゲート絶縁膜１６の膜内および界面の準位（トラップ準位）が少なく、かつ誘電率が高いため、ＧａＮ半導体が本来有している高い飽和電子速度を活かした優れた高周波特性を有するＧａＮ高周波デバイスになる。   The semiconductor device 101 according to the second embodiment has a low level of traps (trap levels) in the film and the interface of the gate insulating film 16 and a high dielectric constant. It becomes a GaN high frequency device having excellent high frequency characteristics.

＜実施の形態３＞
実施の形態３では、縦型構造を用いたパワー用途に好適な半導体装置（ＭＯＳＦＥＴ）１１０について、図４を参照しながら説明する。
半導体装置１１０は、ｎドリフト層（ｎ型ＧａＮ半導体）５１、ｐベース層（ｐ型ＧａＮ半導体）５２、ｎ＋ソース層（ｎ＋型ＧａＮ半導体）５３、ゲート絶縁膜５４、ゲート電極５５、ソース電極５６、ドレイン電極５７よりなる。ここで、ｎの右肩に記載した＋は、それが記載されていないものよりもキャリア濃度が高いことを意味する。ｎの右肩に−が記載された場合は、それが記載されていないものよりもキャリア濃度が低いことを意味する。 <Embodiment 3>
In a third embodiment, a semiconductor device (MOSFET) 110 suitable for power use using a vertical structure will be described with reference to FIG.
The semiconductor device 110 includes an n drift layer (n-type GaN semiconductor) 51, a p base layer (p-type GaN semiconductor) 52, an n + source layer (n + -type GaN semiconductor) 53, a gate insulating film 54, a gate electrode 55, a source It comprises an electrode 56 and a drain electrode 57. Here, + described at the right shoulder of n means that the carrier concentration is higher than those not described. When-is described in the right shoulder of n, it means that the carrier concentration is lower than that in which n is not described.

ｎ型ＧａＮ半導体５１は、ＧａＮから主に成り、不純物をドナーとして含有する半導体である。不純物としては、Ｓｉおよびヒ素（Ａｓ）を挙げることができる。ここで、ｎ型ＧａＮ半導体５１は不純物濃度が均一な半導体層としてもよいし、下側（基板）がｎ型、上側がｎ−型の不純物濃度が変わった二層あるいは多層の構造としてもよい。
ｐ型ＧａＮ半導体５２は、ＧａＮから主に成り、不純物をアクセプタとして含有する半導体である。不純物としては、ＭｇおよびＢＦ２を挙げることができる。
ｎ＋型ＧａＮ半導体５３は、ＧａＮから主に成り、不純物をドナーとして含有する半導体である。不純物としては、ＳｉおよびＡｓを挙げることができる。ここで、ｎ＋型ＧａＮ半導体５３のキャリア濃度はｎ型ＧａＮ半導体５１のキャリア濃度より高く設定する。 The n-type GaN semiconductor 51 is a semiconductor mainly composed of GaN and containing impurities as donors. Examples of the impurities include Si and arsenic (As). Here, the n-type GaN semiconductor 51 may be a semiconductor layer having a uniform impurity concentration, or a two-layer or multi-layer structure in which the lower side (substrate) has an n-type and the upper side has an n - type impurity concentration. .
The p-type GaN semiconductor 52 is a semiconductor mainly made of GaN and containing impurities as acceptors. As the impurity, mention may be made of Mg and BF 2.
The n + -type GaN semiconductor 53 is a semiconductor mainly composed of GaN and containing impurities as donors. Examples of the impurities include Si and As. Here, the carrier concentration of the n + -type GaN semiconductor 53 is set higher than the carrier concentration of the n-type GaN semiconductor 51.

ゲート絶縁膜５４は、前述のゲート絶縁膜２で規定された絶縁膜であり、少なくともｎ＋型ＧａＮ半導体５３と隣接する部分がハフニウムの含有率が５０％原子以上９０％原子以下、好ましくは６５％原子以上９０％原子以下のＨｆＳｉＯｘ層からなるアモルファスからなる絶縁膜である。 The gate insulating film 54 is an insulating film defined by the gate insulating film 2 described above. At least a portion adjacent to the n + -type GaN semiconductor 53 has a hafnium content of 50% or more and 90% or less, preferably 65% or less. It is an insulating film made of amorphous consisting of a HfSiO x layer of not less than 90% atom and not more than 90% atom.

ゲート電極５５は、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つから形成されている。これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。
ゲート電極５５は、ゲート絶縁膜５４を介して、ｎ＋型ＧａＮ半導体５３およびｐ型ＧａＮ半導体５２と面し、またｎ型ＧａＮ半導体５１の一部と面するように溝の中に形成されている。 The gate electrode 55 is formed of at least one selected from the group consisting of Al, Ti, W, Pt, Au, Ag, Ru, Rh, Pd, Ni, Sn, Zn, and poly-Si. In addition to these metals, alloys containing at least one selected from these groups, and compounds containing at least one selected from these groups, such as nitrides, carbides, and carbonitrides may be used.
The gate electrode 55 is formed in the groove so as to face the n + -type GaN semiconductor 53 and the p-type GaN semiconductor 52 via the gate insulating film 54 and to face a part of the n-type GaN semiconductor 51. I have.

ソース電極５６およびドレイン電極５７は、オーミックコンタクトの電極であり、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つから形成されている。これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。この中でも、Ｔｉを密着層としたＴｉとＰｔの積層膜やＴｉとＡｕの積層膜を好んで用いることができる。   The source electrode 56 and the drain electrode 57 are ohmic contact electrodes, and are selected from the group consisting of Al, Ti, W, Pt, Au, Ag, Ru, Rh, Pd, Ni, Sn, Zn, and poly-Si. It is formed from at least one. In addition to these metals, alloys containing at least one selected from these groups, and compounds containing at least one selected from these groups, such as nitrides, carbides, and carbonitrides may be used. Among them, a laminated film of Ti and Pt or a laminated film of Ti and Au using Ti as an adhesion layer can be preferably used.

実施の形態３の半導体装置１１０は、ゲート絶縁膜５４の絶縁耐圧が高く、ゲート絶縁膜５４の膜内および界面の準位（トラップ準位）が少なく、かつ誘電率が高いため、ＧａＮ半導体が本来有している高い絶縁破壊電界強度を活かした優れたパワー特性を有するＧａＮパワーデバイスになる。   The semiconductor device 110 of the third embodiment has a high dielectric strength of the gate insulating film 54, a small level (trap level) in the film and the interface of the gate insulating film 54, and a high dielectric constant. A GaN power device having excellent power characteristics utilizing the inherently high breakdown electric field strength.

＜実施の形態４＞
実施の形態４では、図５から図７を参照して、ヘテロ接合半導体を用いた高周波用途に好適な半導体装置（ＭＯＳ）１０２の製造方法について説明する。 <Embodiment 4>
In the fourth embodiment, a method for manufacturing a semiconductor device (MOS) 102 suitable for high-frequency use using a heterojunction semiconductor will be described with reference to FIGS.

最初に、基板１１を準備してその上にバッファ層１２および電子走行層１３を順次形成する（図５（ａ））。ここで、基板１１としてはＡｌ２Ｏ３基板、Ｓｉ基板、ＧａＮ基板を用いることができ、バッファ層１２としてはＡｌＧａＮを好んで用いることができる。
バッファ層１２としてＡｌＧａＮを用いたときは、Ａｌの濃度を厚さ方向に変えることが好ましい。その濃度は、例えば、下層を平均Ａｌ組成５０原子％、上層を平均Ａｌ組成２０原子％とする。
電子走行層１３はバッファ層１２上にＧａＮをエピタキシャル成長させて形成する。電子走行層１３としては、アンドープのＧａＮまたは１×１０１７／ｃｍ３以下のキャリア濃度のＳｉがドープされたＧａＮを挙げることができる。 First, a substrate 11 is prepared, and a buffer layer 12 and an electron transit layer 13 are sequentially formed thereon (FIG. 5A). Here, an Al 2 O 3 substrate, a Si substrate, or a GaN substrate can be used as the substrate 11, and AlGaN can be preferably used as the buffer layer 12.
When AlGaN is used as the buffer layer 12, it is preferable to change the Al concentration in the thickness direction. The concentration is set, for example, such that the lower layer has an average Al composition of 50 atomic% and the upper layer has an average Al composition of 20 atomic%.
The electron transit layer 13 is formed on the buffer layer 12 by epitaxially growing GaN. Examples of the electron transit layer 13 include undoped GaN and GaN doped with Si having a carrier concentration of 1 × 10 17 / cm 3 or less.

次に、電子走行層１３の上に電子供給層１４を形成する（図５（ｂ））。ここで、電子供給層１４としては、アンドープのＡｌＧａＮ、ＩｎＡｌＧａＮを用いることができ、またｎ型の不純物がドープされたＧａＮも用いることができる。なお、電子供給層１４の形成に伴い、電子走行層１３と電子供給層１４の界面およびその近傍には２次元電子ガス層１５が形成される。   Next, the electron supply layer 14 is formed on the electron transit layer 13 (FIG. 5B). Here, as the electron supply layer 14, undoped AlGaN or InAlGaN can be used, and GaN doped with an n-type impurity can also be used. Note that with the formation of the electron supply layer 14, a two-dimensional electron gas layer 15 is formed at the interface between the electron transit layer 13 and the electron supply layer 14 and in the vicinity thereof.

その後、電子供給層１４上に、少なくとも電子供給層１４と隣接する部分がハフニウムの含有率が５０％原子以上９０％原子以下、好ましくは６５％原子以上９０％原子以下のＨｆＳｉＯｘ層からなるアモルファスからなるゲート絶縁膜１６ａを形成する（図５（ｃ））。ゲート絶縁膜１６ａは単層膜でも二層膜でも多層膜でもよい。
このＨｆＳｉＯｘ層はＡＬＤ法、ＰＥ−ＡＬＤ法、スパッタリング法、ＣＶＤ法などで形成することができる。
また、ゲート絶縁膜１６ａが二層膜や多層膜のときは、最下層（第１の絶縁膜）をＨｆＳｉＯｘ層とし、その上の層（第２の絶縁膜）をＡｌ２Ｏ３，ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ３などの絶縁膜で形成してよい。第２の絶縁膜は、ＡＬＤ法、ＰＥ−ＡＬＤ法、スパッタリング法、ＣＶＤ法などで形成することができる。 Then, on the electron supply layer 14, at least the electron supply layer 14 and the adjacent portions the content of hafnium less than 50% atomic least 90% atoms, amorphous preferably consisting of HfSiO x layer 90% atomic 65% or more atoms Is formed (FIG. 5C). The gate insulating film 16a may be a single-layer film, a two-layer film, or a multi-layer film.
This HfSiO x layer can be formed by an ALD method, a PE-ALD method, a sputtering method, a CVD method, or the like.
When the gate insulating film 16a is a two-layer film or a multilayer film, the lowermost layer (first insulating film) is an HfSiO x layer, and the upper layer (second insulating film) is Al 2 O 3 , SiO 2. 2 , an insulating film of SiN, SiON, Ta 2 O 3 or the like. The second insulating film can be formed by an ALD method, a PE-ALD method, a sputtering method, a CVD method, or the like.

しかる後、ゲート絶縁膜１６ａ上にゲート電極を形成するための電極材料（導電材料）を被着させ、リソグラフィとエッチングによってゲート電極１７を形成する（図６（ａ））。電極材料としては、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つ、およびこれらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物を挙げることができる。この電極材料の被着方法としては、蒸着法、スパッタリング法、ＣＶＤ法などを挙げることができる。   Thereafter, an electrode material (conductive material) for forming a gate electrode is deposited on the gate insulating film 16a, and a gate electrode 17 is formed by lithography and etching (FIG. 6A). The electrode material is selected from at least one selected from the group consisting of Al, Ti, W, Pt, Au, Ag, Ru, Rh, Pd, Ni, Sn, Zn, and poly-Si, and selected from these groups. And alloys containing at least one selected from these groups, such as nitrides, carbides, and carbonitrides. Examples of the method for applying the electrode material include a vapor deposition method, a sputtering method, and a CVD method.

その後、絶縁膜２１ａを形成する（図６（ｂ））。絶縁膜２１ａとしては、例えばＳｉＯｘ、ＳｉＯＮ、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）、ポリイミドを挙げることができる。その形成法としては、例えばＣＶＤ法、スパッタリング法、塗布形成法を挙げることができる。
しかる後、ソース電極およびドレイン電極が電子供給層１４と電気的接触をとるための開口２２を絶縁膜２１ａおよびゲート絶縁膜１６ａにリソグラフィおよびエッチングにより開けて、開口２２が形成された絶縁膜２１およびゲート絶縁膜１６を形成する（図６（ｃ））。
そして、開口２２に電極材料（導電材料）を被着させ、リソグラフィとエッチングを行ってソース電極１８とドレイン電極１９を形成して、半導体装置１０２が提供される（図７）。
電極材料としては、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つ、およびこれらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物を挙げることができる。この電極材料の被着方法としては、蒸着法、スパッタリング法、ＣＶＤ法などを挙げることができる。 After that, an insulating film 21a is formed (FIG. 6B). Examples of the insulating film 21a include SiO x , SiON, SOG (Spin on Glass), and polyimide. Examples of the formation method include a CVD method, a sputtering method, and a coating formation method.
Thereafter, an opening 22 for making the source electrode and the drain electrode make electrical contact with the electron supply layer 14 is opened in the insulating film 21a and the gate insulating film 16a by lithography and etching. A gate insulating film 16 is formed (FIG. 6C).
Then, an electrode material (conductive material) is applied to the opening 22, and lithography and etching are performed to form the source electrode 18 and the drain electrode 19, whereby the semiconductor device 102 is provided (FIG. 7).
The electrode material is selected from at least one selected from the group consisting of Al, Ti, W, Pt, Au, Ag, Ru, Rh, Pd, Ni, Sn, Zn, and poly-Si, and selected from these groups. And alloys containing at least one selected from these groups, such as nitrides, carbides, and carbonitrides. Examples of the method for applying the electrode material include a vapor deposition method, a sputtering method, and a CVD method.

また、図７に示すように、裏面側から電極材料（導電材料）を被着させて、基板１１に接して裏面電極２０が形成された半導体装置１０３を製造してもよい（図８）。このようにして製造された半導体装置１０３は、裏面電極２０により接地をとることが可能なので、電気動作が安定する。
ここで、電極材料としては、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つ、およびこれらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物を挙げることができる。この電極材料の被着方法としては、蒸着法、スパッタリング法、ＣＶＤ法などを挙げることができる。 Alternatively, as shown in FIG. 7, an electrode material (conductive material) may be applied from the back side to manufacture the semiconductor device 103 in which the back surface electrode 20 is formed in contact with the substrate 11 (FIG. 8). The semiconductor device 103 manufactured as described above can be grounded by the back electrode 20, so that the electric operation is stabilized.
Here, as the electrode material, at least one selected from the group consisting of Al, Ti, W, Pt, Au, Ag, Ru, Rh, Pd, Ni, Sn, Zn, and poly-Si, and these groups And alloys containing at least one selected from the group consisting of nitrides, carbides, carbonitrides, and the like. Examples of the method for applying the electrode material include a vapor deposition method, a sputtering method, and a CVD method.

実施の形態４によって提供される半導体装置１０２および１０３は、ゲート絶縁膜１６の膜内および界面の準位（トラップ準位）が少なく、かつ誘電率が高いため、ＧａＮ半導体が本来有している高い飽和電子速度を活かした優れた高周波特性を有するＧａＮ高周波デバイスになる。   Since the semiconductor devices 102 and 103 provided in the fourth embodiment have few levels (trap levels) in the film and interface of the gate insulating film 16 and a high dielectric constant, the GaN semiconductor originally has A GaN high-frequency device having excellent high-frequency characteristics utilizing a high saturated electron velocity.

＜実施の形態５＞
実施の形態５では、図９から図１１を参照して、縦型構造を用いたパワー用途に好適な半導体装置（ＭＯＳＦＥＴ）１２０の製造方法について説明する。 <Embodiment 5>
In the fifth embodiment, a method for manufacturing a semiconductor device (MOSFET) 120 suitable for power use using a vertical structure will be described with reference to FIGS.

最初に、実施の形態３で説明したｎドリフト層（ｎ型ＧａＮ半導体）５１の基板を準備して、その上にｐベース層（ｐ型ＧａＮ半導体）５２ａ、ｎ＋ソース層（ｎ＋型ＧａＮ半導体）５３ａを順次形成する（図９（ａ））。 First, a substrate of the n drift layer (n-type GaN semiconductor) 51 described in the third embodiment is prepared, and ap base layer (p-type GaN semiconductor) 52a and an n + source layer (n + -type GaN) Semiconductors) 53a are sequentially formed (FIG. 9A).

次に、ｎ＋ソース層５３ａおよびｐベース層５２ａを通して、ｎドリフト層５１の一部に達する開口５９をリソグラフィとエッチングにより開ける（図９（ｂ））。
その後、実施の形態１で説明した少なくとも半導体層（５１、５２、５３）と隣接する部分がハフニウムの含有率が５０％原子以上９０％原子以下、好ましくは６５％原子以上９０％原子以下のＨｆＳｉＯｘ層からなるアモルファスからなるゲート絶縁膜５４ａを被着する（図９（ｃ））。この被着には、ＡＬＤ法、ＰＥ−ＡＬＤ法、スパッタリング法、ＣＶＤ法などを用いることができる。なお、ゲート絶縁膜５４ａはコンフォーマルに被着形成されることが好ましい。 Next, an opening 59 reaching a part of the n drift layer 51 is formed by lithography and etching through the n + source layer 53a and the p base layer 52a (FIG. 9B).
Then, at least a portion adjacent to the semiconductor layers (51, 52, 53) described in the first embodiment has a HfSiO content of 50% or more and 90% or less, preferably 65% or more and 90% or less of hafnium. An amorphous gate insulating film 54a made of an x layer is deposited (FIG. 9C). For this deposition, an ALD method, a PE-ALD method, a sputtering method, a CVD method, or the like can be used. Note that the gate insulating film 54a is preferably formed conformally.

しかる後、ゲート絶縁膜５４ａ上にゲート電極を形成するための電極材料（導電材料）を被着させ、リソグラフィとエッチングによってゲート電極５５を形成する（図１０（ａ））。電極材料としては、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つ、およびこれらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物を挙げることができる。この電極材料の被着方法としては、蒸着法、スパッタリング法、ＣＶＤ法などを挙げることができる。   Thereafter, an electrode material (conductive material) for forming a gate electrode is deposited on the gate insulating film 54a, and a gate electrode 55 is formed by lithography and etching (FIG. 10A). The electrode material is selected from at least one selected from the group consisting of Al, Ti, W, Pt, Au, Ag, Ru, Rh, Pd, Ni, Sn, Zn, and poly-Si, and selected from these groups. And alloys containing at least one selected from these groups, such as nitrides, carbides, and carbonitrides. Examples of the method for applying the electrode material include a vapor deposition method, a sputtering method, and a CVD method.

その後、絶縁膜５８ａを形成する（図１０（ｂ））。絶縁膜５８ａとしては、例えばＳｉＯｘ、ＳｉＯＮ、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）、ポリイミドを挙げることができる。その形成法としては、例えばＣＶＤ法、スパッタリング法、塗布形成法を挙げることができる。
しかる後、ソース電極がｎ＋ソース層５３ａと電気的接触をとるための開口６０を絶縁膜５８ａおよびゲート絶縁膜５４ａにリソグラフィおよびエッチングにより開けて、開口６０が形成された絶縁膜５８およびゲート絶縁膜５４を形成する（図１０（ｃ））。 After that, an insulating film 58a is formed (FIG. 10B). Examples of the insulating film 58a include SiO x , SiON, SOG (Spin on Glass), and polyimide. Examples of the formation method include a CVD method, a sputtering method, and a coating formation method.
Thereafter, an opening 60 for the source electrode to make electrical contact with the n + source layer 53a is opened in the insulating film 58a and the gate insulating film 54a by lithography and etching, and the insulating film 58 in which the opening 60 is formed and the gate insulating film are formed. A film 54 is formed (FIG. 10C).

次に、電極材料（導電材料）を被着させ、リソグラフィとドライエッチングを行ってソース電極５６（図１１（ａ））を形成する。
そして、電極材料（導電材料）を裏面（ｎドリフト層５１露出面側）に被着させ、リソグラフィとドライエッチングを行ってドレイン電極５７を形成して、半導体装置１１０が提供される（図１１（ｂ））。
ここで、電極材料としては、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つ、およびこれらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物を挙げることができる。この電極材料の被着方法としては、蒸着法、スパッタリング法、ＣＶＤ法などを挙げることができる。 Next, an electrode material (conductive material) is applied, and lithography and dry etching are performed to form a source electrode 56 (FIG. 11A).
Then, an electrode material (conductive material) is applied to the back surface (the exposed surface of the n-drift layer 51), and lithography and dry etching are performed to form the drain electrode 57, whereby the semiconductor device 110 is provided (FIG. b)).
Here, as the electrode material, at least one selected from the group consisting of Al, Ti, W, Pt, Au, Ag, Ru, Rh, Pd, Ni, Sn, Zn, and poly-Si, and these groups And alloys containing at least one selected from the group consisting of nitrides, carbides, carbonitrides, and the like. Examples of the method for applying the electrode material include a vapor deposition method, a sputtering method, and a CVD method.

実施の形態５の製造方法によって提供された半導体装置１１０は、ゲート絶縁膜５４の絶縁耐圧が高く、ゲート絶縁膜５４の膜内および界面の準位（トラップ準位）が少なく、かつ誘電率が高いため、ＧａＮ半導体が本来有している高い絶縁破壊電界強度を活かした優れたパワー特性を有するＧａＮパワーデバイスになる。   In the semiconductor device 110 provided by the manufacturing method according to the fifth embodiment, the withstand voltage of the gate insulating film 54 is high, the level (trap level) in the film and the interface of the gate insulating film 54 is small, and the dielectric constant is low. Since it is high, it becomes a GaN power device having excellent power characteristics utilizing a high breakdown electric field strength inherent in a GaN semiconductor.

以下、本発明の実施例について図面を参照して説明するが、本発明はこれらの実施例に限定されるものではない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings, but the present invention is not limited to these embodiments.

実施例１では、半導体装置として図１２に示すＭＩＳキャパシタ（ＭＯＳキャパシタ）１２０を作製して、そのＭＩＳキャパシタ１２０の電気特性を評価した。   In Example 1, an MIS capacitor (MOS capacitor) 120 shown in FIG. 12 was manufactured as a semiconductor device, and the electrical characteristics of the MIS capacitor 120 were evaluated.

実施例１のＭＩＳキャパシタ１２０は、ｎ＋型のＧａＮ（３０１ａ）とｎ型のＧａＮ（３０１ｂ）からなるＧａＮ半導体３０１、絶縁膜３０２、電極３０３と３０４からなる。
ｎ＋型のＧａＮ（３０１ａ）は、１．３×１０１８ｃｍ−３濃度のＳｉをドーパントとしたＧａＮ結晶であり、ｎ型のＧａＮ（３０１ｂ）はその上にエピタキシャル法で形成されたＧａＮの結晶である。ｎ型のＧａＮ（３０１ｂ）の厚さは５μｍで、２×１０１６ｃｍ−３濃度のＳｉをドーパントとして含んでいる。 The MIS capacitor 120 according to the first embodiment includes a GaN semiconductor 301 composed of n + -type GaN (301a) and n-type GaN (301b), an insulating film 302, and electrodes 303 and 304.
The n + -type GaN (301a) is a GaN crystal using 1.3 × 10 18 cm −3 of Si as a dopant, and the n-type GaN (301b) is a GaN crystal formed thereon by an epitaxial method. It is a crystal. The n-type GaN (301b) has a thickness of 5 μm and contains 2 × 10 16 cm −3 of Si as a dopant.

絶縁膜３０２は、ＨｆＯ２膜とＳｉＯ２膜が複数層積層されたハフニウムとシリコンと酸素を含む絶縁膜で構成されており、ｎ型のＧａＮ（３０１ｂ）上にＧａＮの自然酸化膜を介して形成されている。絶縁膜３０２の厚さは２５ｎｍとした。
具体的には、ＨｆＯ２膜はＴＤＭＡＨｆ（Ｔｅｔｒａｋｉｓ−ｄｉｍｅｔｈｙｌａｍｉｎｏ Ｈａｆｎｉｕｍ）を原料ガスとしたＰＥ−ＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またＳｉＯ２膜はＴＤＭＡＳ（Ｔｒｉｓ−ｄｉｍｅｔｈｙｌａｍｉｎｏ Ｓｉｌａｎｅ）を原料ガスとしたＰＥ−ＡＬＤ法によって形成した。そのＨｆＯ２膜およびＳｉＯ２膜の厚さは１サイクル当たりともに０．０８ｎｍである。プロセス温度Ｔｇは３００℃で、酸素プラズマを使用した。そして、絶縁膜３０２のＨｆＯ２とＳｉＯ２の組成比およびＨｆとＳｉの原子数比は、各々のサイクル数の比で制御した。ここで、ＴＤＭＡＨｆの化学式を下記式（Ａ１）に、ＴＤＭＡＳの化学式を下記式（Ａ２）に示す。
そして、Ｈｆ／（Ｈｆ＋Ｓｉ）によって表される原子数比（ハフニウム含有率）を変えた試料を作製して、絶縁膜３０２の電気特性変化を評価した。 The insulating film 302 is composed of an insulating film containing hafnium, silicon, and oxygen in which a plurality of HfO 2 films and SiO 2 films are stacked, and is formed on an n-type GaN (301b) via a natural oxide film of GaN. Is formed. The thickness of the insulating film 302 was 25 nm.
More specifically, the HfO 2 film is formed by a PE-ALD (Plasma Enhanced Atomic Layer Deposition) method using TDMAHf (Tetrakis-dimethylamino Hafnium) as a source gas, and the SiO 2 film is formed by using a TDMAS (Tris-dimethyamine) gas as a TDMAS (Tris-dimension) material. It was formed by the PE-ALD method. The thicknesses of the HfO 2 film and the SiO 2 film are both 0.08 nm per cycle. The process temperature Tg was 300 ° C., and oxygen plasma was used. The composition ratio of HfO 2 and SiO 2 and the atomic ratio of Hf and Si in the insulating film 302 were controlled by the respective cycle numbers. Here, the chemical formula of TDMAHf is shown in the following formula (A1), and the chemical formula of TDMAS is shown in the following formula (A2).
Then, a sample in which the atomic ratio (hafnium content) represented by Hf / (Hf + Si) was changed was manufactured, and a change in electric characteristics of the insulating film 302 was evaluated.


電極３０３および電極３０４は、接触面側をチタン（Ｔｉ）とした白金（Ｐｔ）とＴｉの積層膜であり、蒸着法により形成した。ここで、Ｔｉの厚さは２０ｎｍであり、Ｐｔの厚さは１００ｎｍである。そして、電極３０３の大きさは１００μｍ×１００μｍである。   The electrode 303 and the electrode 304 are a stacked film of platinum (Pt) and Ti with the contact surface side being titanium (Ti), and were formed by an evaporation method. Here, the thickness of Ti is 20 nm, and the thickness of Pt is 100 nm. The size of the electrode 303 is 100 μm × 100 μm.

最初に、絶縁膜２０３の膜状態をＸＲＤ（Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）により分析した。
その測定試料の構造を図１３に示す。
この測定試料は、自然酸化膜３０２ａが形成されたＳｉ基板３００を準備し、その上にＰＥ−ＡＬＤ法によって形成したＳｉＯ２膜３０２ｂを形成し、さらにＰＥ−ＡＬＤ法によって形成したＨｆＯ２膜３０２ｃとＳｉＯ２膜３０２ｄの積層からなるＨｆＳｉＯｘ層３０２ｅを複数層積層して作製した。自然酸化膜３０２ａは厚さ約２ｎｍのＳｉＯ２である。ＳｉＯ２膜３０２ｂの厚さは０．２ｎｍから０．６ｎｍとした。ＨｆＳｉＯｘ層３０２ｅはＭＩＳキャパシタ１２０の絶縁膜２０３を構成するＨｆＳｉＯｘと同等のものであり、ＭＩＳキャパシタ１２０の絶縁膜２０３を形成するときと同じ方法によって形成した。 First, the film state of the insulating film 203 was analyzed by XRD (X-Ray Diffraction).
FIG. 13 shows the structure of the measurement sample.
This measurement sample is prepared by preparing a Si substrate 300 on which a natural oxide film 302a is formed, forming an SiO 2 film 302b formed thereon by a PE-ALD method, and further forming an HfO 2 film 302c formed by a PE-ALD method. And a plurality of HfSiO x layers 302e formed by laminating a SiO 2 film 302d and a SiO 2 film 302d. The natural oxide film 302a is SiO 2 having a thickness of about 2 nm. The thickness of the SiO 2 film 302b was from 0.2 nm to 0.6 nm. The HfSiO x layer 302e is equivalent to the HfSiO x forming the insulating film 203 of the MIS capacitor 120, and was formed by the same method as when forming the insulating film 203 of the MIS capacitor 120.

測定結果を示した図１４からわかるように、Ｈｆ／Ｓｉ＝３／１で９００℃のＰＤＡを行うと３１ｄｅｇのところに結晶化を示すピークが観測されるが、その他の条件ではそのピークは観測されない。したがって、ＨｆＳｉＯｘ層は、Ｈｆ／Ｓｉ＝１／１（Ｈｆ／（Ｈｆ＋Ｓｉ））＝０．５）、Ｈｆ／Ｓｉ＝２／１（Ｈｆ／（Ｈｆ＋Ｓｉ））≒０．６７）では９００℃までのＰＤＡ（Ｐｏｓｔ Ｄｅｐｏｓｉｔｉｏｎ Ａｎｎｅａｌｉｎｇ）処理を行った場合を含みすべての条件で、またＨｆ／Ｓｉ＝３／１（Ｈｆ／（Ｈｆ＋Ｓｉ））＝０．７５）の場合は８００℃以下のＰＤＡ処理でアモルファス状態になっていることがわかった。
なお、Ｈｆ／Ｓｉ＝３／１の試料では、３０．６ｄｅｇのところに鋭いピークが観測されるが、これはＳｉ基板３００のＳｉのサブピークによるものであり、ＨｆＳｉＯｘ層３０２ｅに起因するものではない。このことは、Ｓｉ基板３００を４°ｏｆｆの基板としたときにそのピークが消えることにより確認された。 As shown in FIG. 14 showing the measurement results, when PDA at 900 ° C. is performed at Hf / Si = 3/1, a peak indicating crystallization is observed at 31 deg, but under other conditions, the peak is observed. Not done. Therefore, the HfSiO x layer can be heated up to 900 ° C. when Hf / Si = 1/1 (Hf / (Hf + Si)) = 0.5) and Hf / Si = 2/1 (Hf / (Hf + Si)) ≒ 0.67). Under all conditions including the case where PDA (Post Deposition Annealing) processing was performed, and in the case of Hf / Si = 3/1 (Hf / (Hf + Si)) = 0.75, the PDA processing at 800 ° C. or less It turned out that it was in a state.
In the sample of Hf / Si = 3/1, but a sharp peak at 30.6deg is observed, which is due to the sub-peak of the Si of the Si substrate 300, the due to the HfSiO x layer 302e Absent. This was confirmed by the disappearance of the peak when the Si substrate 300 was a 4 ° off substrate.

次に、ＭＩＳキャパシタ１２０を用い、絶縁膜３０２中のハフニウム含有率を変えて、誘電率（ｋ−ｖａｌｕｅ）を測定した結果を図１５に示す。誘電率の測定には半導体アナライザー（アジレント・テクノロジー製）を用い、測定周波数は１ＭＨｚとした。そこでは、Ａｓ−ｇｒｏｗｎの状態の試料と、大気圧窒素雰囲気下の熱処理装置で８００℃で５分の熱処理を加えた試料について測定した。
なお、図１５には、アモルファス状態のＳｉＯ２とＡｌ２Ｏ３の誘電率も参考までに記載してある。 Next, the results of measuring the dielectric constant (k-value) using the MIS capacitor 120 and changing the hafnium content in the insulating film 302 are shown in FIG. The dielectric constant was measured using a semiconductor analyzer (manufactured by Agilent Technologies), and the measurement frequency was 1 MHz. Here, the measurement was performed on a sample in an As-grown state and on a sample that had been subjected to a heat treatment at 800 ° C. for 5 minutes using a heat treatment apparatus under an atmospheric nitrogen atmosphere.
In FIG. 15, the dielectric constants of amorphous SiO 2 and Al 2 O 3 are also shown for reference.

その結果、絶縁膜３０２のＨｆ／（Ｈｆ＋Ｓｉ）が５０％以上の場合で、ＳｉＯ２の約４、Ａｌ２Ｏ３の約８より大幅に高い誘電率約１１．５以上が得られた。誘電率は、Ｈｆ比率が高いほど高くなる傾向があり、Ｈｆ／（Ｈｆ＋Ｓｉ）が６７％の場合で約１５、７５％の場合でＨｆＯ２の１７に近い約１６の値が得られた。
また、絶縁膜３０２の誘電率は熱処理依存性が低く、膜形成時のプロセス温度以外に熱処理を加えないＡｓ−ｇｒｏｗｎの状態と８００℃の熱処理を加えた状態とで絶縁膜３０２の誘電率に大きな差は認められなかった。 As a result, when Hf / (Hf + Si) of the insulating film 302 was 50% or more, a dielectric constant of about 11.5 or more, which was significantly higher than about 4 for SiO 2 and about 8 for Al 2 O 3 , was obtained. The dielectric constant tends to be higher as the Hf ratio is higher. When Hf / (Hf + Si) is 67%, a value of about 15 is obtained, and when Hf / (Hf + Si) is 75%, a value of about 16 close to 17 of HfO 2 is obtained.
In addition, the dielectric constant of the insulating film 302 has low dependency on heat treatment, and the dielectric constant of the insulating film 302 is different between an As-grown state where heat treatment is not performed except for a process temperature during film formation and a state where a heat treatment at 800 ° C. is performed. No significant difference was observed.

なお、上記の実験では、熱処理（ＰＤＡ処理）を大気圧の窒素雰囲気下で行ったが、窒素に代えて３体積％の水素を窒素に加えた条件で同様の実験を行ったところ、実験結果に上記の実験との有意の差は認められなかった。
一方、ＰＤＡ処理を大気圧の酸素ガス下で行ったところ、窒素ガス下とした場合に比べ絶縁耐圧等の特性が劣化した。これは、酸素ガス下での熱処理により、ＧａＮ半導体層表面が酸化されて窒素分解が起こり、Ｇａの欠陥が生成されたためと考えられる。 In the above experiment, the heat treatment (PDA treatment) was performed in a nitrogen atmosphere at atmospheric pressure, but the same experiment was performed under the condition that 3% by volume of hydrogen was added to nitrogen instead of nitrogen. No significant difference from the above experiment was observed.
On the other hand, when the PDA treatment was performed under oxygen gas at atmospheric pressure, characteristics such as dielectric strength were deteriorated as compared with the case under nitrogen gas. This is presumably because the heat treatment under an oxygen gas oxidized the surface of the GaN semiconductor layer and caused nitrogen decomposition to generate Ga defects.

次に、上述の構造の試料を用いて絶縁耐圧について調べた。その測定には半導体アナライザー（アジレント・テクノロジー製）を用いた。ＳｉＯ２換算膜厚による実効電界Ｅｅｆｆと漏れ電流Ｊの関係を図１６に示す。
図１６中のＨｆ／Ｓｉ＝１／０は、絶縁膜３０２がＨｆＯ２からなる結晶性の膜の場合であるが、そのときは、電流特性曲線はなめらかではなくギザギザしており、実効電界Ｅｅｆｆが約１０ＭＶ／ｃｍという低い値で絶縁破壊を起こした。Ｈｆ／Ｓｉ＝１／０の絶縁耐圧は約１０ＭＶ／ｃｍに留まった。この電流特性曲線がギザギザしている特徴から、絶縁膜３０２とＧａＮ半導体３０１との界面にトラップなどの問題が生じていると考えられる。なお、絶縁耐圧は電流Ｊが１×１０−２／ｃｍ２のときのＥｅｆｆで定義した。 Next, the withstand voltage was examined using the sample having the above structure. A semiconductor analyzer (manufactured by Agilent Technologies) was used for the measurement. FIG. 16 shows the relationship between the effective electric field E eff and the leakage current J based on the SiO 2 equivalent film thickness.
Hf / Si = 1/0 in FIG. 16 is a case where the insulating film 302 is a crystalline film made of HfO 2 , in which case the current characteristic curve is not smooth but jagged, and the effective electric field E Dielectric breakdown occurred when eff was as low as about 10 MV / cm. The withstand voltage of Hf / Si = 1/0 remained at about 10 MV / cm. From the characteristic that the current characteristic curve is jagged, it is considered that a problem such as a trap has occurred at the interface between the insulating film 302 and the GaN semiconductor 301. The dielectric strength was defined as E eff when the current J was 1 × 10 −2 / cm 2 .

一方、ＨｆリッチのＨｆ／Ｓｉ＝２／１（Ｈｆ／（Ｈｆ＋Ｓｉ）≒６７％）およびＨｆ／Ｓｉ＝３／１（Ｈｆ／（Ｈｆ＋Ｓｉ）＝７５％）の場合は、絶縁耐圧はそれぞれ約２５ＭＶ／ｃｍ、２４ＭＶ／ｃｍであり、８００℃のＰＤＡの有無にかかわらず高い値が得られた。また、良好な界面状態を示すなめらかな電流特性曲線になっていた。
図１６には示していないが、Ｈｆ／Ｓｉ＝１／１（Ｈｆ／（Ｈｆ＋Ｓｉ）＝５０％）の場合は、Ｈｆ／Ｓｉ＝２／１の場合とほぼ同じ耐圧特性を示し、その絶縁耐圧は約２４Ｍ／ｃｍであった。
なお、半導体層をＧａＮとしてその上に形成したＡｌ２Ｏ３膜の絶縁耐圧を同様にして測定したところ、その絶縁耐圧は１０〜１２ＭＶ／ｃｍであった。
以上のことから、Ｈｆ／（Ｈｆ＋Ｓｉ）＝５０％以上のＨｆリッチのアモルファスＨｆＳｉＯｘ膜は、絶縁耐圧に優れることが確認された。 On the other hand, when Hf-rich Hf / Si = 2/1 (Hf / (Hf + Si) ≒ 67%) and Hf / Si = 3/1 (Hf / (Hf + Si) = 75%), the withstand voltage is about 25 MV each. / Cm, 24 MV / cm, and high values were obtained regardless of the presence or absence of PDA at 800 ° C. In addition, a smooth current characteristic curve indicating a favorable interface state was obtained.
Although not shown in FIG. 16, when Hf / Si = 1/1 (Hf / (Hf + Si) = 50%), almost the same withstand voltage characteristics as in the case of Hf / Si = 2/1 are exhibited. Was about 24 M / cm.
The dielectric breakdown voltage of the Al 2 O 3 film formed on GaN as the semiconductor layer was measured in the same manner, and the dielectric breakdown voltage was 10 to 12 MV / cm.
From the above, it was confirmed that the Hf-rich amorphous HfSiO x film having Hf / (Hf + Si) = 50% or more had excellent withstand voltage.

次に、絶縁膜３０２のフラットバンド電圧Ｖｆｂを測定した。その結果を図１７に示す。図１７には理想状態でのＶｆｂも示してあるが、測定されたＶｆｂは、Ａｓ−ｇｒｏｗｎで大きく正方向にシフトしている。これは、Ａｓ−ｇｒｏｗｎでは絶縁膜３０２に負の固定電荷やトラップ電荷があるためと推定される。一方、８００℃のＰＤＡ処理を施すと、測定されたＶｆｂは理想のＶｆｂとほぼ同じになる。このことから、絶縁膜２０３は準位（トラップ）の少ない好ましい特性を有することが確認された。 Next, the flat band voltage Vfb of the insulating film 302 was measured. FIG. 17 shows the result. FIG. 17 also shows V fb in an ideal state, but the measured V fb is largely shifted in the positive direction at As-grown. This is presumed to be due to the presence of negative fixed charges and trapped charges in the insulating film 302 in As-grown. On the other hand, when subjected to a PDA treatment 800 ° C., measured V fb is approximately the same as the ideal V fb. From this, it was confirmed that the insulating film 203 has preferable characteristics with few levels (traps).

上記記載は特定の実施例についてなされたが、本発明はそれに限らず、本発明の原理と添付の特許請求の範囲の範囲内で種々の変更および修正をすることができることは当業者に明らかである。   Although the above description has been made with reference to particular embodiments, it is obvious to one skilled in the art that the present invention is not limited thereto, and that various changes and modifications may be made within the principles of the present invention and the scope of the appended claims. is there.

本発明により、準位が少なく、高い絶縁耐圧と高い誘電率を両立させたゲート酸化膜を有する半導体装置、その使用方法およびその製造方法が提供される。特に、半導体層として窒化ガリウム系半導体を用いた場合、窒化ガリウム系半導体の本来有している高い性能を引き出せる半導体装置になる。
パワーデバイスおよび高周波デバイスは、省エネルギー社会、スマート社会のキーデバイスと位置づけられている。本発明の半導体装置は、そのような次世代社会を切り開くキーデバイストとして活用される可能性がある。 According to the present invention, there is provided a semiconductor device having a gate oxide film having a small number of levels and having both a high withstand voltage and a high dielectric constant, a method of using the same, and a method of manufacturing the same. In particular, when a gallium nitride-based semiconductor is used as a semiconductor layer, the semiconductor device can provide a high performance inherent to the gallium nitride-based semiconductor.
Power devices and high-frequency devices are positioned as key devices in an energy-saving society and a smart society. The semiconductor device of the present invention may be used as a key device for opening such a next-generation society.

１ 半導体層
２ ゲート絶縁膜（絶縁体層）
３ ゲート電極
１１ 基板
１２ バッファ層
１３ 電子走行層（半導体層）
１４ 電子供給層（半導体層）
１５ ２次元電子ガス層
１６ ゲート絶縁膜（ゲート絶縁体層）
１６ａ ゲート絶縁膜
１７ ゲート電極
１８ ソース電極
１９ ドレイン電極
２０ 裏面電極（接地電極）
２１ 絶縁膜
２１ａ 絶縁膜
５１ ｎドリフト層（ｎ型ＧａＮ半導体）
５２ ｐベース層（ｐ型ＧａＮ半導体）
５３ ｎ＋ソース層（ｎ＋型ＧａＮ半導体）
５４ ゲート絶縁膜
５４ａ ゲート絶縁膜
５５ ゲート電極
５６ ソース電極
５７ ドレイン電極
５８ 絶縁膜
５８ａ 絶縁膜
５９ 開口
６０ 開口
１０１ 半導体装置
１０２ 半導体装置
１０３ 半導体装置
１１０ 半導体装置（縦型ＭＯＳＦＥＴ）
１２０ 半導体装置（ＭＩＳキャパシタ）
２０１ 第１の絶縁膜（ＨｆＳｉＯｘ層）
２１１ 第１の絶縁膜（ＨｆＳｉＯｘ層）
２１２ 第２の絶縁膜
３００ Ｓｉ基板
３０１ ＧａＮ
３０１ａ ｎ＋型ＧａＮ
３０１ｂ ｎ型ＧａＮ
３０２ 絶縁膜
３０２ａ ＳｉＯ２
３０２ｂ ＳｉＯ２
３０２ｃ ＨｆＯ２
３０２ｄ ＳｉＯ２
３０２ｅ ＨｆＳｉＯｘ層
３０３ 電極
３０４ 電極
1 semiconductor layer 2 gate insulating film (insulator layer)
3 gate electrode 11 substrate 12 buffer layer 13 electron transit layer (semiconductor layer)
14 electron supply layer (semiconductor layer)
15 Two-dimensional electron gas layer 16 Gate insulating film (gate insulator layer)
16a Gate insulating film 17 Gate electrode 18 Source electrode 19 Drain electrode 20 Back electrode (ground electrode)
21 insulating film 21a insulating film 51 n drift layer (n-type GaN semiconductor)
52p base layer (p-type GaN semiconductor)
53 n + source layer (n + type GaN semiconductor)
54 gate insulating film 54a gate insulating film 55 gate electrode 56 source electrode 57 drain electrode 58 insulating film 58a insulating film 59 opening 60 opening 101 semiconductor device 102 semiconductor device 103 semiconductor device 110 semiconductor device (vertical MOSFET)
120 Semiconductor device (MIS capacitor)
201 first insulating film (HfSiO x layer)
211 First insulating film (HfSiO x layer)
212 second insulating film 300 Si substrate 301 GaN
301an + type GaN
301b n-type GaN
302 insulating film 302a SiO 2
302b SiO 2
302c HfO 2
302d SiO 2
302e HfSiO x layer 303 electrode 304 electrode

Claims (18)

２．２ｅＶ以上のバンドギャップを有する半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた絶縁体層と
を備えた半導体装置であって、
前記絶縁体層は、前記半導体層に隣接する部分において、ハフニウム、シリコンおよび酸素を含むアモルファスの第１の絶縁膜を少なくとも有し、前記ハフニウムの含有量は前記シリコンと前記ハフニウムの和の含有量に対して５０原子％以上９０原子％以下である、半導体装置。 A semiconductor layer having a band gap of 2.2 eV or more;
A gate electrode;
A semiconductor device comprising: an insulating layer provided between the semiconductor layer and the gate electrode;
The insulator layer has at least a first amorphous insulating film containing hafnium, silicon, and oxygen in a portion adjacent to the semiconductor layer, and a content of the hafnium is a content of a sum of the silicon and the hafnium. A semiconductor device which is at least 50 at.% And at most 90 at. 前記半導体層は、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、硫化カドミウム（ＣｄＳ）、セレン化亜鉛（ＺｎＳｅ）、硫化亜鉛（ＺｎＳ）、酸化亜鉛（ＺｎＯ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド（Ｃ）の群から選ばれる何れか１以上である、請求項１記載の半導体装置。 The semiconductor layer is made of silicon carbide (SiC), aluminum nitride (AlN), cadmium sulfide (CdS), zinc selenide (ZnSe), zinc sulfide (ZnS), zinc oxide (ZnO), gallium oxide (Ga 2 O 3 ). 2. The semiconductor device according to claim 1, wherein the semiconductor device is at least one selected from the group consisting of diamond and diamond (C). 窒素とガリウムを含む半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた絶縁体層と
を備えた半導体装置であって、
前記絶縁体層は、前記半導体層に隣接する部分において、ハフニウム、シリコンおよび酸素を含むアモルファスの第１の絶縁膜を少なくとも有し、前記ハフニウムの含有量は前記シリコンと前記ハフニウムの和の含有量に対して５０原子％以上９０原子％以下である、半導体装置。 A semiconductor layer containing nitrogen and gallium;
A gate electrode;
A semiconductor device comprising: an insulating layer provided between the semiconductor layer and the gate electrode;
The insulator layer has at least a first amorphous insulating film containing hafnium, silicon, and oxygen in a portion adjacent to the semiconductor layer, and a content of the hafnium is a content of a sum of the silicon and the hafnium. A semiconductor device which is at least 50 at.% And at most 90 at. 前記半導体層は、窒化ガリウムである、請求項３記載の半導体装置。   4. The semiconductor device according to claim 3, wherein said semiconductor layer is gallium nitride. 前記ハフニウムの含有量は、前記シリコンと前記ハフニウムの和の含有量に対して６５原子％以上９０原子％以下である、請求項１から４の何れか一項に記載の半導体装置。   5. The semiconductor device according to claim 1, wherein a content of the hafnium is equal to or more than 65 atomic% and equal to or less than 90 atomic% with respect to a total content of the silicon and the hafnium. 前記第１の絶縁膜は、ハフニウム酸化膜とシリコン酸化膜が層状に積層された膜である、請求項１から５の何れか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first insulating film is a film in which a hafnium oxide film and a silicon oxide film are stacked in a layer. 前記第１の絶縁膜の厚さは１．５ｎｍ以上１００ｎｍ以下である、請求項１から６の何れか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a thickness of the first insulating film is 1.5 nm or more and 100 nm or less. 前記絶縁体層が、前記ゲート電極と前記第１の絶縁膜との間に設けられた第２の絶縁膜を含み、前記第２の絶縁膜が、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スカンジウム（Ｓｃ）、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、または酸窒化物を有する、請求項１から７の何れか一項に記載の半導体装置。   The insulator layer includes a second insulating film provided between the gate electrode and the first insulating film, wherein the second insulating film is formed of aluminum (Al), silicon (Si), hafnium. (Hf), zirconium (Zr), tantalum (Ta), titanium (Ti), gallium (Ga), yttrium (Y), scandium (Sc), at least one element selected from the group consisting of rare earth elements. The semiconductor device according to claim 1, comprising an oxide, a nitride, or an oxynitride. 前記ゲート電極が、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）からなる群から選択された少なくとも１つを有する、請求項１から８の何れか一項に記載の半導体装置。   The gate electrode is made of aluminum (Al), titanium (Ti), tungsten (W), platinum (Pt), gold (Au), silver (Ag), ruthenium (Ru), rhodium (Rh), palladium (Pd), 9. The semiconductor according to claim 1, wherein the semiconductor has at least one selected from the group consisting of nickel (Ni), tin (Sn), zinc (Zn), and polycrystalline silicon (poly-Si). 10. apparatus. 請求項１から９の何れか一項に記載の半導体装置をパワーデバイスとして使用する、半導体装置の使用方法。   A method for using a semiconductor device, comprising using the semiconductor device according to claim 1 as a power device. 請求項１から９の何れか一項に記載の半導体装置を高周波デバイスとして使用する、半導体装置の使用方法。   A method of using a semiconductor device, comprising using the semiconductor device according to claim 1 as a high-frequency device. 請求項１から９の何れか一項に記載の半導体装置の製造方法であって、
前記半導体層を準備する半導体層準備工程と、
前記絶縁体層を形成する絶縁体形成工程と、
前記ゲート電極を形成するゲート電極形成工程と、を少なくとも有する半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein:
A semiconductor layer preparing step of preparing the semiconductor layer,
An insulator forming step of forming the insulator layer,
A method of manufacturing a semiconductor device, comprising at least a gate electrode forming step of forming the gate electrode. 前記絶縁体層形成工程は、原子層堆積法によって前記第１の絶縁膜を形成するステップを含む、請求項１２記載の半導体装置の製造方法。   13. The method of manufacturing a semiconductor device according to claim 12, wherein said insulator layer forming step includes a step of forming said first insulating film by an atomic layer deposition method. 前記絶縁体層形成工程は、化学気相成長法によって前記第１の絶縁膜を形成するステップを含む、請求項１２記載の半導体装置の製造方法。   13. The method of manufacturing a semiconductor device according to claim 12, wherein said insulator layer forming step includes a step of forming said first insulating film by a chemical vapor deposition method. 前記絶縁体層形成工程は、スパッタリング法によって前記第１の絶縁膜を形成するステップを含む、請求項１２記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 12, wherein the insulating layer forming step includes a step of forming the first insulating film by a sputtering method. 前記第１の絶縁膜に含まれる前記ハフニウムの含有量が５０原子％以上９０原子％以下であって、前記絶縁体層形成工程の後に２００℃以上７００℃以下の熱処理を行うステップを含む、請求項１２から１５の何れか一項に記載の半導体装置の製造方法。   The content of the hafnium contained in the first insulating film is not less than 50 atomic% and not more than 90 atomic%, and includes a step of performing a heat treatment at a temperature of 200 ° C. to 700 ° C. after the insulator layer forming step. 16. A method for manufacturing a semiconductor device according to any one of Items 12 to 15. 前記第１の絶縁膜に含まれる前記ハフニウムの含有量が５０原子％以上８０原子％以下であって、前記絶縁体層形成工程の後に２００℃以上８００℃以下の熱処理を行うステップを含む、請求項１２から１５の何れか一項に記載の半導体装置の製造方法。   The content of the hafnium contained in the first insulating film is not less than 50 atomic% and not more than 80 atomic%, and including a step of performing a heat treatment at 200 ° C. to 800 ° C. after the insulator layer forming step. 16. A method for manufacturing a semiconductor device according to any one of Items 12 to 15. 前記第１の絶縁膜に含まれる前記ハフニウムの含有量が５０原子％以上７０原子％以下であって、前記絶縁体層形成工程の後に２００℃以上９００℃以下の熱処理を行うステップを含む、請求項１２から１５の何れか一項に記載の半導体装置の製造方法。   The content of the hafnium contained in the first insulating film is not less than 50 atomic% and not more than 70 atomic%, and including a step of performing a heat treatment at 200 ° C. to 900 ° C. after the insulator layer forming step. 16. A method for manufacturing a semiconductor device according to any one of Items 12 to 15.
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