JP2020004856A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】クラックの発生を抑制することができる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体ウェハ２を用意することと、半導体ウェハ２の表面および内部の結晶欠陥を検出することと、結晶欠陥が検出された位置に基づいて、半導体ウェハ２を正常部と欠陥部とに分けることと、半導体ウェハ２に複数の半導体素子３を形成することと、正常部に形成された半導体素子３を検査対象とし、欠陥部に形成された半導体素子３を検査対象から除外して電気特性検査を行うことと、を備える。【選択図】図１

Description

本発明は、半導体装置の製造方法に関するものである。

半導体装置の製造プロセスでは、半導体ウェハ上に半導体素子や配線を形成した後に、電気特性検査を行う。電気特性検査では、半導体素子に電圧を印加することで、リーク電流の有無等のデバイス特性や信頼性を評価する。電圧を印加する部分に半導体ウェハの結晶欠陥が存在すると、電圧の印加によって結晶欠陥が存在する部分からクラックが生じ、チップ割れおよびウェハ割れが発生するおそれがある。

これについて、あらかじめ非破壊検査によって結晶欠陥を検出し、結晶欠陥を含む領域に形成された半導体装置については電気特性検査をスキップする方法が提案されている。例えば、特許文献１に記載の半導体装置の検査方法では、紫外光を利用したフォトルミネッセンス（ＰＬ）法によって結晶の内部の欠陥を検出し、不良品チップについては電気特性検査をスキップしている。

特開２０１４−２２５０３号公報

しかしながら、半導体材料においては、結晶の内部だけでなく表面にも欠陥が存在することがあり、結晶表面の欠陥によっても電圧印加の際にクラックが生じるおそれがある。

特に、パワーデバイスとして実用化が進み、Ｓｉに代わる高機能半導体材料として注目されている炭化珪素（ＳｉＣ）で構成される半導体ウェハは、Ｓｉウェハに比べて多くの結晶欠陥を含む。また、ＳｉＣデバイスの電気特性検査では、１０００Ｖ、あるいは、１４００Ｖ以上の高電圧が印加されるため、結晶欠陥を起点としたクラックが生じやすい。

また、一般に、パワーデバイスの製造プロセスでは、ウェハを所望の厚さにするために、後工程において研削や研磨等によってウェハが薄板化されるが、ウェハにチップ割れが生じていると、研削等を行う際にチップ割れを起点としたウェハ割れが生じるおそれがある。

本発明は上記点に鑑みて、クラックの発生を抑制することができる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体装置の製造方法であって、半導体ウェハ（２）を用意することと、半導体ウェハの表面および内部の結晶欠陥を検出することと、結晶欠陥が検出された位置に基づいて、半導体ウェハを正常部と欠陥部とに分けることと、半導体ウェハに複数の半導体素子（３）を形成することと、正常部に形成された半導体素子を検査対象とし、欠陥部に形成された半導体素子を検査対象から除外して電気特性検査を行うことと、を備える。

これによれば、電気特性検査の前に半導体ウェハの表面および内部の結晶欠陥が検出され、欠陥部に形成された半導体素子については電気特性検査がスキップされるので、電圧の印加によるクラックの発生を抑制することができる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかる半導体装置の平面図である。 第１実施形態における半導体装置の製造工程を示すフローチャートである。 半導体ウェハの表面の結晶欠陥を検出する方法について説明するための図である。 半導体ウェハの内部の結晶欠陥を検出する方法について説明するための図である。 第２実施形態における半導体装置の製造工程を示すフローチャートである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。本実施形態の半導体装置の製造方法は、図１に示すような半導体装置に適用される。なお、図１では、半導体ウェハに複数の半導体素子が形成された後であって、ダイシングカットにより半導体ウェハがチップ単位に分割される前の状態について図示している。

図１に示すように、半導体装置１は、半導体ウェハ２上に形成された半導体素子３を備えている。半導体ウェハ２は例えばＳｉＣウェハであるが、半導体ウェハ２がＳｉ、ＧａＮ等の半導体材料で構成されたウェハであってもよい。なお、半導体ウェハ２には半導体素子３の他に図示しない配線等が形成されている。

本実施形態の半導体装置の製造方法について説明する。本実施形態では、図２に示すステップＳ１〜ステップＳ８を順に行うことで、半導体装置１が製造される。

ステップＳ１では、半導体ウェハ２を用意し、図３に示すような検査装置１０を用いて、半導体ウェハ２の表面の結晶欠陥を検出する。具体的には、光源１１から射出されたレーザ光を、半導体ウェハ２の表面に平行な方向に走査しながら半導体ウェハ２に照射し、半導体ウェハ２からの反射光に基づいて半導体ウェハ２の表面の凹凸に起因した欠陥を検出する。このような光学式表面検査装置としては、例えば、レーザーテック社のＳＩＣＡを用いることができる。また、ステップＳ１では、検出された欠陥の位置を検査装置１０が備える記憶部１２に記憶させる。

ステップＳ２では、図４に示す検査装置２０を用いて、半導体ウェハ２の内部の結晶欠陥を検出する。具体的には、ＳｉＣのバンドギャップエネルギーよりも大きなエネルギーを有する紫外光を光源２１から半導体ウェハ２に照射し、ＰＬ法によって欠陥を検出する。そして、検出された欠陥の位置を検査装置２０が備える記憶部２２に記憶させる。

ステップＳ３では、ステップＳ１およびステップＳ２での検出結果に基づいて、半導体ウェハ２における各半導体装置１の形成予定領域を正常部と欠陥部とに分類し、分類結果を図示しない記憶部に記憶させる。ここでの正常部は、ステップＳ１、ステップＳ２のいずれにおいても結晶欠陥が検出されなかった部分であり、欠陥部は、ステップＳ１またはステップＳ２のうち少なくともいずれか一方において結晶欠陥が検出された部分である。

ステップＳ４では、表面工程を行い、ショットキーバリアダイオード、ＭＯＳＦＥＴ等の半導体素子３、および、図示しない配線等を半導体ウェハ２に形成する。

ステップＳ５では、ステップＳ４で形成した半導体素子３に電圧を印可して、耐圧等のデバイス性能を評価するための電気特性検査を行う。なお、ここでは、ステップＳ３において正常部に分類された領域に形成された半導体素子３を検査対象として電気特性検査を行い、欠陥部に分類された領域に形成された半導体素子３を検査対象から除外する。

ステップＳ６では、半導体ウェハ２の研削および研磨のうちいずれか一方または両方を行い、半導体ウェハ２を薄板化して所望の厚さにする。ステップＳ７では、半導体ウェハ２の裏面に電極等を形成する裏面工程を行う。ステップＳ８では、半導体ウェハ２のダイシングカットを行い、半導体ウェハ２をチップ単位に分割する。このようにして、複数の半導体装置１が製造される。

以上説明したように、本実施形態では、電気特性検査の前に半導体ウェハ２の表面および内部の結晶欠陥を検出し、欠陥が含まれる領域に形成された半導体素子３については電気特性検査をスキップするので、電圧の印加によるクラックの発生を抑制することができる。また、クラックの発生を抑制することにより、ステップＳ６で半導体ウェハ２を薄板化する際のウェハ割れの発生を抑制することができる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して正常部と欠陥部の分類方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態では、図５に示すように正常部、欠陥部への分類が２回に分けて行われる。具体的には、ステップＳ１の後、ステップＳ３１にて、半導体ウェハ２のうち、ステップＳ１で結晶欠陥が検出されなかった部分を正常部に分類し、結晶欠陥が検出された部分を欠陥部に分類する。

ステップＳ３１の後、ステップＳ２では、ステップＳ３１において正常部に分類された領域について、半導体ウェハ２の内部の結晶欠陥を検出する。ステップＳ２の後、ステップＳ３２では、半導体ウェハ２のうち、ステップＳ２で結晶欠陥が検出されなかった部分をそのまま正常部とし、結晶欠陥が検出された部分を欠陥部に変更して、ステップＳ４に進む。

ステップＳ４の後、ステップＳ５では、ステップＳ３２で正常部に分類された領域に形成された半導体素子３を検査対象とし、ステップＳ３１またはステップＳ３２で欠陥部に分類された領域に形成された半導体素子３を検査対象から除外して、電気特性検査を行う。

このように、半導体ウェハ２の表面の結晶欠陥が検出された領域について、半導体ウェハ２の内部の結晶欠陥の検出をスキップすることで、結晶欠陥の検出に要する時間を短縮することができる。

なお、半導体ウェハ２の表面の結晶欠陥よりも先に内部の結晶欠陥を検出してもよい。半導体ウェハ２に、表面の結晶欠陥が内部の結晶欠陥よりも多い傾向がある場合には、本実施形態のように表面の欠陥を先に検出することで、検出時間をより短縮することができる。また、半導体ウェハ２に、内部の結晶欠陥が表面の結晶欠陥よりも多い傾向がある場合には、内部の欠陥を先に検出することで、検出時間をより短縮することができる。

（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、ステップＳ５では、すべての正常部に形成された半導体素子３を検査対象としてもよいし、一部の正常部に形成された半導体素子３のみを検査対象としてもよい。

また、ステップＳ１とステップＳ２とで別の光源を用いてもよいし、結晶の表面および内部の欠陥を検出するための光を射出できる光源であれば、ステップＳ１とステップＳ２とで同じ光源を用いてもよい。

また、ステップＳ１〜Ｓ３では、結晶欠陥の位置等を検査装置に自動で記憶させてもよいし、ステップＳ１、Ｓ２で結晶欠陥が検出された領域に作業者がインク等を付着させておき、インクが付着した領域の座標をステップＳ３にて検査装置に入力してもよい。

２ 半導体ウェハ
３ 半導体素子

Claims (4)

1. 半導体装置の製造方法であって、
   半導体ウェハ（２）を用意することと、
   前記半導体ウェハの表面および内部の結晶欠陥を検出することと、
   前記結晶欠陥が検出された位置に基づいて、前記半導体ウェハを正常部と欠陥部とに分けることと、
   前記半導体ウェハに複数の半導体素子（３）を形成することと、
   前記正常部に形成された前記半導体素子を検査対象とし、前記欠陥部に形成された前記半導体素子を検査対象から除外して電気特性検査を行うことと、を備える半導体装置の製造方法。
2. 前記電気特性検査を行うことの後に、前記半導体ウェハを薄板化することを備える請求項１に記載の半導体装置の製造方法。
3. 前記薄板化することでは、前記半導体ウェハの研削および研磨のうちいずれか一方または両方を行う請求項２に記載の半導体装置の製造方法。
4. 前記半導体ウェハは、炭化珪素で構成されている請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。

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