JP2019537837A5 - - Google Patents

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統合型OMOM膜積層蒸着処理
パタニングした半導体基板上に膜積層を形成する方法の様々な実施形態を提供する。図2は、誘電性膜と導電性膜を蒸着することで、パタニングした半導体基板上に誘電性膜/導電性膜の対を形成する(21)ように、誘電性膜の蒸着(20)および導電性膜の蒸着を含む開示した方法の処理の流れを示している。次に、導電性膜および誘電性膜の蒸着を繰り返して、導電性膜と誘電性膜との交互層を少なくとも20対含む膜積層を形成する(22)。導電性膜および誘電性膜の蒸着は、膜蒸着と膜蒸着との間に真空が破壊されることなく、同じ処理ツールまたは処理チャンバで行われることによって統合され(23)、導電性膜の蒸着と誘電性膜の蒸着との間に実質的な相互汚染はない(24)。
同じツール/異なるモジュールの統合
図3を参照すると、第1の実施形態では、統合した誘電体の蒸着と金属の蒸着は、同じツール30の異なるモジュール31、32、33、34で実施されてよい。例えば、Lam Research社のStrata PECVDおよび/またはStriker ALDの誘電体蒸着モジュールは、Lam Research社のALTUS金属蒸着モジュールと同じツールのプラットフォームに統合されてよい。このように、層と層の間には空気の遮断がなく、各モジュールはそれぞれの膜の種類に対して最適になっている(反応器の種類、圧力、温度など)。その結果、同じ処理ツールに金属および誘電体の処理ガス、膜および副産物があっても技術的性能は損なわれず、相互汚染(モジュール間のゲートバルブ)がなく、優れた膜の特性が得られる。
図8は、例示的な実施形態によるガス系シーリングシステム200を有する化学蒸着装置100の断面図である。図8に示したように、化学蒸着装置100は、基板ペデスタルモジュール140を備え、ペデスタルモジュールは、ペデスタルモジュール140の上面142から半導体基板(またはウエハ)190を受け取り、かつ/または降ろすように構成される。低位置では、基板190がペデスタルモジュール140の上面142に置かれ、その後、ペデスタルモジュールは、シャワーヘッドモジュール130に向かって垂直方向に上向きに上昇する。例示的な実施形態によれば、ペデスタルモジュール140の上面142とウエハキャビティ150を形成しているシャワーヘッドモジュール130の下面132との間の距離は、約0.2インチ(5ミリメートル)〜約0.6インチ(15ミリメートル)であってよい。ペデスタルモジュール140が上向きに垂直に動いてウエハキャビティ150に近づくことで、ペデスタルモジュール140とシャワーヘッドモジュール130の表板136の外側部分の周囲にある段135との間に細い間隙240ができる。
例示的な実施形態によれば、処理が一定圧力での処理であれば、不活性ガス182の単一の(または一定の)流れと、ペデスタルモジュール140の下からの圧力とを合わせれば、ウエハキャビティ150内の反応性ガス化学物質192と、細い間隙240を通って径方向内側へ流れる不活性ガス182との間で不活性ガスシールを実現するのに十分となり得る。例えば、例示的な実施形態によれば、ガス系シーリングシステム200は、SiのALD酸化物と一緒に使用でき、全体的に比較的一定の圧力モードで運転できる。このほか、ガス系シーリングシステム200は、蒸着チャンバ120内およびウエハキャビティ150内の様々な処理および圧力方式に対して、例えばALD窒化物の処理過程で不活性ガス182の流量またはペデスタルモジュール140の下の圧力および/またはこの両方を合わせたものを変化させることによって、ガスシーリングを制御する手段として作用できる。
例示的な実施形態によれば、1つ以上の排気キャビティ250は、140の外側部分に位置していてよく、ペデスタルモジュールは、ウエハキャビティ150を取り囲んでいる。1つ以上の排気キャビティ250は、細い間隙240および下方出口228と流体連通することができ、これによってウエハキャビティ150から不活性ガス供給源または供給部180まで圧力降下を加えることができる。1つ以上の排気キャビティ250(または環状チャネル)は、例えばALD窒化物の処理過程で、様々な処理および圧力方式に対してガスシーリングを可能にする制御機構の追加も実現できる。例示的な実施形態によれば、1つ以上の排気キャビティ250は、蒸着チャンバ120の周囲に等間隔をあけて配置され得る。例示的な実施形態では、1つ以上の排気キャビティ250は、環状チャネルであってよく、環状チャネルは、同心で、下方出口228よりも幅が広い。
ここで図21を参照すると、この図は、シャワーヘッド870を有する処理チャンバ860を備えている基板処理システム850の一例を描いている。シャワーヘッド870は、軸部872およびヘッド部874を含んでいる。ヘッド部874は、内側キャビティ875を画定している。前駆体またはパージガスなどの流体は、軸部872を通って分散板876の上に流れ、内側キャビティ875に流れる。流体はその後、ヘッド部874の底面に間隔をあけて並んでいる孔878を通って処理チャンバに流れる。
流体コネクタ890がカラー880のヘッド部881の縁に接続されてよく、流体コネクタは、パージガスなどの流体を供給するために使用される。流体コネクタ890は、全体を通して892で識別される1つ以上の導管および/またはコネクタを備えている。カラー880のヘッド部881は、同じく全体を通して893で識別される導管および/またはコネクタを備えて流体の流れをカラー880の内側キャビティ884へ誘導する。
結論
上記の実施形態を明確な理解のためにいくらか詳細に説明したが、添付の特許請求の範囲内であれば特定の変更および修正を加えてもよいことは理解されるであろう。本実施形態の処理、システムおよび装置を実施する代替の方法が多数あることに注意すべきである。したがって、本実施形態は、例示的なものであって限定的なものではないと考えるべきであり、実施形態は、本明細書に記載した詳細に限定されるものではない。
本発明は、たとえば、以下のような態様で実現することもできる。
(1)適用例1
パタニングした半導体基板上に膜積層を形成する方法であって、前記方法は、
導電性膜を蒸着し、
誘電性膜を蒸着し、
それによって前記導電性膜および誘電性膜の蒸着が、パタニングした半導体基板上に導電体/誘電性膜の対を形成する結果になることと、
前記導電性膜および誘電性膜の蒸着を繰り返して、導電性膜と誘電性膜との交互層を少なくとも20対含む膜積層を形成することと
を含み、
前記導電性膜および誘電性膜の蒸着は、前記膜蒸着と膜蒸着の間に真空が破壊されることなく、同じ処理ツールまたは処理チャンバで行われ、
前記導電性膜の蒸着と誘電性膜の蒸着との間に実質的な相互汚染はない、
方法。
(2)適用例2
適用例1の方法であって、前記導電性膜と誘電性膜との対は、少なくとも1時間あたり5つのウエハという率で積層に蒸着される、方法。
(3)適用例3
適用例1の方法であって、前記導電性膜と誘電性膜との対は、前記蒸着と蒸着の間に真空が破壊されることなく、同じツールの異なるモジュールで行われる、方法。
(4)適用例4
適用例1の方法であって、前記導電性膜と誘電性膜との対は、前記蒸着と蒸着の間に真空が破壊されることなく、同じツールの同じモジュール内の異なるステーションで行われる、方法。
(5)適用例5
適用例1の方法であって、前記導電性膜と誘電性膜との対は、前記蒸着と蒸着の間に真空が破壊されることなく、同じツールの同じモジュール内の同じステーションで行われる、方法。
(6)適用例6
適用例1の方法であって、金属および/または導電性金属窒化物と酸化シリコン膜との対のうち少なくとも50対が蒸着される、方法。
(7)適用例7
適用例1の方法であって、前記導電性膜は、最大抵抗率が500マイクロオームcmである、方法。
(8)適用例8
適用例7の方法であって、前記導電性膜は、金属または金属窒化物である、方法。
(9)適用例9
適用例8の方法であって、前記導電性膜はTiNである、方法。
(10)適用例10
適用例1の方法であって、前記誘電体は酸化物である、方法。
(11)適用例11
適用例10の方法であって、前記酸化物はSiO2である、方法。
(12)適用例12
適用例1の方法であって、前記蒸着は、熱化学蒸着(CVD)によって行われる、方法。
(13)適用例13
適用例1の方法であって、前記蒸着は、プラズマ励起化学蒸着(PECVD)によって行われる、方法。
(14)適用例14
適用例1の方法であって、前記蒸着は、原子層蒸着(ALD)によって行われる、方法。
(15)適用例15
適用例4の方法であって、前記異なるステーションは、それぞれがマイクロボリュームステーションである、方法。
(16)適用例16
適用例15の方法であって、前記マイクロボリュームステーションは、複数の絞り弁を備え、圧力を別々に維持できるように前記誘電体ステーションに1つ、前記導電体ステーションに1つ備えている、方法。
(17)適用例17
適用例15の方法であって、各ステーションに対する排気は、共有せずに局所的なものであり、それによって各ステーションからの排気は、ガスが相互に混合/汚染することなく別々の状態でいられる、方法。
(18)適用例18
適用例15の方法であって、前記モジュール内でのステーション間の相互汚染は、カーテンガスを用いる仮想のシーリングで防止される、方法。
(19)適用例19
適用例15の方法であって、前記ステーションハードウェアは、腐食または汚染を回避するためにセラミックを含んでいる、方法。
(20)適用例20
適用例4の方法であって、前記導電性膜と誘電性膜との対は、少なくとも1時間あたり5つのウエハという率で積層に蒸着される、方法。
(21)適用例21
導電体および誘電性膜の層を含む膜積層をパタニングした半導体基板上に統合して形成する装置であって、前記装置は、処理ツール内に処理チャンバを備える1つ以上のモジュールを備え、前記1つ以上のモジュールは、膜蒸着と膜蒸着の間に真空が破壊されることなく、少なくとも20の導電体/誘電性膜の対の積層の導電体蒸着と誘電性膜蒸着を同じ処理ツールまたは処理チャンバで行うように構成され、それによって前記導電体の蒸着と誘電性膜の蒸着との間に実質的な相互汚染がない、装置。
(22)適用例22
適用例21の装置であって、前記装置は、前記導電体/誘電性膜の対の蒸着を、膜蒸着と膜蒸着の間に真空が破壊されることなく、前記同じツールの異なるモジュールで行うためのプログラム命令を含むコントローラをさらに備えている、装置。
(23)適用例23
適用例21の装置であって、前記装置は、前記導電体/誘電性膜の対の蒸着を、膜蒸着と膜蒸着の間に真空が破壊されることなく、前記同じツールの同じモジュールの異なるステーションで行うためのプログラム命令を含むコントローラをさらに備えている、装置。
(24)適用例24
適用例21の装置であって、前記装置は、前記導電体/誘電性膜の対の蒸着を、膜蒸着と膜蒸着の間に真空が破壊されることなく、前記同じツールの同じモジュールの同じステーションで行うためのプログラム命令を含むコントローラをさらに備えている、装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128116B2 (en) * 2016-10-17 2018-11-13 Lam Research Corporation Integrated direct dielectric and metal deposition
JP6833657B2 (ja) * 2017-11-07 2021-02-24 東京エレクトロン株式会社 基板をプラズマエッチングする方法
CN108315720A (zh) * 2018-01-31 2018-07-24 上海集成电路研发中心有限公司 一种提高膜厚均匀性的装置及方法
CN113728421A (zh) * 2019-04-19 2021-11-30 朗姆研究公司 四站式处理模块的前级管道组件
US20220020615A1 (en) * 2020-07-19 2022-01-20 Applied Materials, Inc. Multiple process semiconductor processing system

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68915429T2 (de) * 1989-02-28 1994-09-01 Rockwell International Corp Sperrscheibe.
US6888040B1 (en) * 1996-06-28 2005-05-03 Lam Research Corporation Method and apparatus for abatement of reaction products from a vacuum processing chamber
FR2766174B1 (fr) * 1997-07-21 1999-08-20 Saint Gobain Vitrage Substrat transparent revetu d'au moins une couche mince
US7186569B2 (en) 2002-08-02 2007-03-06 Unity Semiconductor Corporation Conductive memory stack with sidewall
KR100728962B1 (ko) 2004-11-08 2007-06-15 주식회사 하이닉스반도체 지르코늄산화막을 갖는 반도체소자의 캐패시터 및 그 제조방법
US8815014B2 (en) 2005-11-18 2014-08-26 Tokyo Electron Limited Method and system for performing different deposition processes within a single chamber
US9249502B2 (en) 2008-06-20 2016-02-02 Sakti3, Inc. Method for high volume manufacture of electrochemical cells using physical vapor deposition
US7824935B2 (en) 2008-07-02 2010-11-02 Intermolecular, Inc. Methods of combinatorial processing for screening multiple samples on a semiconductor substrate
JP4523995B2 (ja) * 2009-11-26 2010-08-11 キヤノンアネルバ株式会社 電界効果トランジスタの製造方法
US20120280369A1 (en) 2009-12-18 2012-11-08 Hitachi Kokusai Electric Inc. Method for manufacturing semiconductor device, substrate processing apparatus, and semiconductor device
US8741394B2 (en) * 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US9793126B2 (en) * 2010-08-04 2017-10-17 Lam Research Corporation Ion to neutral control for wafer processing with dual plasma source reactor
US8946083B2 (en) * 2011-06-24 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ formation of silicon and tantalum containing barrier
US8846484B2 (en) 2012-02-15 2014-09-30 Intermolecular, Inc. ReRAM stacks preparation by using single ALD or PVD chamber
US9117668B2 (en) * 2012-05-23 2015-08-25 Novellus Systems, Inc. PECVD deposition of smooth silicon films
US9388494B2 (en) * 2012-06-25 2016-07-12 Novellus Systems, Inc. Suppression of parasitic deposition in a substrate processing system by suppressing precursor flow and plasma outside of substrate region
US10781516B2 (en) 2013-06-28 2020-09-22 Lam Research Corporation Chemical deposition chamber having gas seal
US20150004798A1 (en) 2013-06-28 2015-01-01 Lam Research Corporation Chemical deposition chamber having gas seal
US9378971B1 (en) * 2014-12-04 2016-06-28 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
TWI480415B (zh) 2013-11-27 2015-04-11 Ind Tech Res Inst 多模式薄膜沉積設備以及薄膜沉積方法
US20150255511A1 (en) * 2014-03-10 2015-09-10 Kabushiki Kaisha Toshiba Nonvolatile memory device
US9797042B2 (en) * 2014-05-15 2017-10-24 Lam Research Corporation Single ALD cycle thickness control in multi-station substrate deposition systems
US9617638B2 (en) 2014-07-30 2017-04-11 Lam Research Corporation Methods and apparatuses for showerhead backside parasitic plasma suppression in a secondary purge enabled ALD system
TWI670394B (zh) 2014-09-10 2019-09-01 美商應用材料股份有限公司 空間原子層沈積中的氣體分離控制
US9184060B1 (en) * 2014-11-14 2015-11-10 Lam Research Corporation Plated metal hard mask for vertical NAND hole etch
EP3038141B1 (en) * 2014-12-23 2019-08-28 IMEC vzw Method of reading a memory cell of a vertical ferroelectric memory device
US10246772B2 (en) * 2015-04-01 2019-04-02 Applied Materials, Inc. Plasma enhanced chemical vapor deposition of films for improved vertical etch performance in 3D NAND memory devices
US11421321B2 (en) 2015-07-28 2022-08-23 Asm Ip Holding B.V. Apparatuses for thin film deposition
US20170029948A1 (en) 2015-07-28 2017-02-02 Asm Ip Holding B.V. Methods and apparatuses for temperature-indexed thin film deposition
CN107849692A (zh) * 2015-08-24 2018-03-27 学校法人冲绳科学技术大学院大学学园 金属氧化物纳米线的原位生长和催化纳米颗粒修饰
US10128116B2 (en) * 2016-10-17 2018-11-13 Lam Research Corporation Integrated direct dielectric and metal deposition

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