JP2019534551A - フォトレジスト現像液によるエッチングを防ぐためのバッファ層 - Google Patents

フォトレジスト現像液によるエッチングを防ぐためのバッファ層 Download PDF

Info

Publication number
JP2019534551A
JP2019534551A JP2019513965A JP2019513965A JP2019534551A JP 2019534551 A JP2019534551 A JP 2019534551A JP 2019513965 A JP2019513965 A JP 2019513965A JP 2019513965 A JP2019513965 A JP 2019513965A JP 2019534551 A JP2019534551 A JP 2019534551A
Authority
JP
Japan
Prior art keywords
layer
buffer
buffer layer
etch
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019513965A
Other languages
English (en)
Other versions
JP6831452B2 (ja
Inventor
アンソニー・エドワード・メグラント
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Google LLC
Original Assignee
Google LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Google LLC filed Critical Google LLC
Publication of JP2019534551A publication Critical patent/JP2019534551A/ja
Application granted granted Critical
Publication of JP6831452B2 publication Critical patent/JP6831452B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32058—Deposition of superconductive layers
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D133/00—Coating compositions based on homopolymers or copolymers of compounds having one or more unsaturated aliphatic radicals, each having only one carbon-to-carbon double bond, and at least one being terminated by only one carboxyl radical, or of salts, anhydrides, esters, amides, imides, or nitriles thereof; Coating compositions based on derivatives of such polymers
    • C09D133/04—Homopolymers or copolymers of esters
    • C09D133/06—Homopolymers or copolymers of esters of esters containing only carbon, hydrogen and oxygen, the oxygen atom being present only as part of the carboxyl radical
    • C09D133/10—Homopolymers or copolymers of methacrylic acid esters
    • C09D133/12—Homopolymers or copolymers of methyl methacrylate
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/094—Multilayer resist systems, e.g. planarising layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/11—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having cover layers or intermediate layers, e.g. subbing layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • G03F7/2004—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image characterised by the use of a particular light source, e.g. fluorescent lamps or deep UV light
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/30—Imagewise removal using liquid means
    • G03F7/32—Liquid compositions therefor, e.g. developers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76891—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by using superconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/437—Superconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0128—Manufacture or treatment of composite superconductor filaments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0912—Manufacture or treatment of Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/85—Superconducting active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Structural Engineering (AREA)
  • Architecture (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Wood Science & Technology (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Materials For Photolithography (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

方法は、第１の層、および第１の層の表面と接触する第２の層を有するデバイスを準備することであって、第２の層が第１の超伝導体材料を含む、準備することと、エッチバッファ層を形成するために、第２の層上にバッファ材料を形成することであって、フォトレジスト現像液への暴露時のバッファ材料の第２の層に対するエッチ速度選択性は、下にある第２の層が、フォトレジスト現像液へのバッファ層の暴露中にエッチングされないようなものである、形成することと、レジスト層の選択された部分を、堆積させ、エッチバッファ層の第１の部分を露出させるために、除去することであって、レジスト層の選択された部分を除去することが、レジスト層の選択された部分にフォトレジスト現像液を塗布することを含む、堆積させ、除去することとを含む。

Description

本開示は、フォトレジスト現像液によるエッチングを防ぐためのバッファ層に関する。
量子計算は、基底状態（ｂａｓｉｓ ｓｔａｔｅ）の重ね合わせやもつれなどの量子効果を利用して、ある特定の計算を古典的デジタルコンピュータよりも効率良く実施する、比較的新しい計算方法である。ビット（例えば「１」または「０」）の形式で情報を記憶し、操作する、デジタルコンピュータとは対照的に、量子計算システムは、キュービットを使用して情報を操作することができる。キュービットは、複数の状態の重ね合わせ（例えば、「０」状態と「１」状態の両方にあるデータ）を可能にする量子デバイスを指し、かつ／または複数の状態におけるデータの重ね合わせ自体を指すことができる。従来の術語によれば、量子系における「０」および「１」の状態の重ね合わせは、例えば、α｜０＞＋β｜１＞と表すことができる。デジタルコンピュータの「０」状態および「１」状態はそれぞれ、キュービットの｜０＞基底状態および｜１＞基底状態に似ている。｜α｜２という値が、キュービットが｜０＞状態にある確率を表し、一方、｜β｜２という値が、キュービットが｜１＞基底状態にある確率を表す。
一般に、第１の態様では、本開示の主題は、量子回路デバイスを作製する方法であって、第１の層、および第１の層の表面と接触する第２の層を有するデバイスを準備することであって、第２の層が、対応する超伝導臨界温度以下で超伝導特性を呈する第１の超伝導体材料を含む、準備することと、エッチバッファ層を形成するために、第２の層の表面上にバッファ材料を形成することであって、フォトレジスト現像液への暴露時のバッファ材料の第２の層に対するエッチ速度選択性は、下にある第２の層がフォトレジスト現像液へのバッファ層の暴露中にエッチングされないようなものである、形成することと、レジスト層の選択された部分を、堆積させ、エッチバッファ層の第１の部分を露出させるために、除去することであって、レジスト層の選択された部分を除去することが、レジスト層の選択された部分にフォトレジスト現像液を塗布することを含む、堆積させ、除去することとを含む方法において、具現化することができる。
方法の実装形態は、以下の特徴のうちの１つまたは複数を含み得る。例えば、いくつかの実装形態では、フォトレジスト現像液への暴露時のバッファ材料の第２の層に対するエッチ速度選択性が、１：２未満である。
いくつかの実装形態では、第２の層の第１の超伝導体材料がアルミニウムである。
いくつかの実装形態では、バッファ材料がポリマーを含む。ポリマーはポリメチルメタクリレート（ＰＭＭＡ）を含んでよい。
いくつかの実装形態では、方法は、第２の層の第１の部分を露出させるために、エッチバッファ層の露出された第１の部分を除去することをさらに含む。エッチバッファ層の露出された第１の部分を除去することは、エッチバッファ層の露出された第１の部分を乾式エッチにかけることを含んでよい。乾式エッチはＯ２プラズマを含む。方法は、第２の層の露出された第１の部分をエッチングすることをさらに含んでよい。エッチングされた第２の層は、量子回路デバイスの一部を成すことができ、量子デバイスは、キュービット、キュービット測定共振器（ｑｕｂｉｔ ｍｅａｓｕｒｅｍｅｎｔ ｒｅｓｏｎａｔｏｒ）、超伝導量子干渉デバイス、超伝導結合器、または超伝導コプレーナ導波路を含む。方法は、第２の層の露出された第１の部分をエッチングすることに続いて、レジスト層およびエッチバッファ層の残りの部分を除去することをさらに含んでよい。方法は、第２の層の露出された第１の部分上に、誘電体材料、または対応する超伝導温度以下で超伝導特性を呈する第２の超伝導体材料を形成することをさらに含んでよい。第２の層および誘電体材料、または第２の層および第２の超伝導体材料は、量子回路デバイスの一部を成すことができる。量子回路デバイスは、平行板コンデンサ、マイクロストリップ共振器、または伝送路を含んでよい。方法は、誘電体材料または第２の超伝導体材料を堆積させることに続いて、レジスト層およびエッチバッファ層の残りの部分を除去することをさらに含んでよい。
いくつかの実装形態では、第１の層が基板を含む。基板は、シリコンウェーハまたはサファイアウェーハを含んでよい。
実装形態は、以下の利点のうちの１つまたは複数を含み得る。例えば、いくつかの実装形態では、バッファ材料は、下にあるアルミニウムなどの材料を現像液が攻撃することを防ぎ、したがって、下にある材料の除去または損傷を防ぐ。さらに、その結果として、いくつかの実装形態では、より長い現像時間を要することのあるより弱い現像液溶液を使用する必要がない。あるいは、バッファ層の下にある材料が攻撃されるという懸念なく、より強くより速い現像液溶液を使用することもできる。加えて、いくつかの実装形態では、バッファ材料自体が、Ｏ２アッシングなど、ある特定のエッチング方法下で、フォトレジストよりもずっと速くエッチングされ、それによって、バッファ材料は、作製されるデバイスのさまざまなアスペクトを画定するフォトレジスト領域が損傷を受けるという懸念なく除去され得る。
本開示では、超伝導体（あるいは超伝導）材料は、超伝導臨界温度以下で超伝導特性を呈する材料と理解することができる。超伝導体材料の例としては、それらに限定されないが、アルミニウム（超伝導臨界温度約１．２ケルビン）、ニオブ（超伝導臨界温度約９．３ケルビン）、および窒化チタン（超伝導臨界温度約５．６ケルビン）がある。
１つまたは複数の実装形態の詳細は、添付の図面および下の記述中に記載されている。他の特徴および利点が、この記述、それらの図面、および特許請求の範囲から明らかとなろう。
アルミニウムフィルムへの現像液損傷によって影響を受けたデバイスの例を断面から見たところを示す概略図である。 アルミニウムフィルムへの現像液損傷によって影響を受けたデバイスの例を断面から見たところを示す概略図である。 アルミニウムフィルムへの現像液損傷によって影響を受けたデバイスの例を断面から見たところを示す概略図である。 希釈した現像液によって影響を受けたデバイスの例を上から見たところを示す写真である。 バッファ層を利用して、下にあるアルミニウム層を現像液溶液によるエッチングから保護するプロセスの例を示す概略図である。 バッファ層を利用して、下にあるアルミニウム層を現像液溶液によるエッチングから保護するプロセスの例を示す概略図である。 バッファ層を利用して、下にあるアルミニウム層を現像液溶液によるエッチングから保護するプロセスの例を示す概略図である。 バッファ層を利用して、下にあるアルミニウム層を現像液溶液によるエッチングから保護するプロセスの例を示す概略図である。 バッファ層を利用して、下にあるアルミニウム層を現像液溶液によるエッチングから保護するプロセスの例を示す概略図である。 バッファ層を利用して、下にあるアルミニウム層を現像液溶液によるエッチングから保護するプロセスの例を示す概略図である。 バッファ層を利用して、下にあるアルミニウム層を現像液溶液によるエッチングから保護するプロセスの例を示す概略図である。
量子計算では、量子コンピュータの量子ビット（キュービット）内に記憶された量子情報をコヒーレントに処理することが必要である。量子アニーラなど、ある特定のタイプの量子計算プロセッサでは、量子プロセッサのキュービットが、各キュービットの量子状態がそれが結合されている残りのキュービットの対応する量子状態に影響を及ぼすように、制御可能な形で相互に結合される。超伝導量子計算は、量子回路要素が一部には超伝導体材料から形成される、量子計算技術の有望な実装形態である。超伝導量子コンピュータは、典型的には多準位系であり、この場合、最初の２つの準位だけが計算基底として使用される。ある特定の実装形態では、キュービットなどの量子回路要素は、超伝導性が達成され得るように、かつ熱変動がエネルギー準位間の遷移を生じさせないように、非常に低い温度で作動される。加えて、量子回路要素が低エネルギー損失および低エネルギー散逸で作動される（例えば、量子回路要素が高クオリティファクタＱを呈する）ことが好ましい場合がある。低エネルギー損失および低エネルギー散逸は、例えば量子デコヒーレンスを回避する助けとなることができる。
量子回路要素を形成する際に使用することのできる超伝導体材料の例が、アルミニウムである。アルミニウムを誘電体と組み合わせて使用すると、量子回路要素の一般的な構成要素であるジョセフソン接合を確立することができる。アルミニウムを用いて形成することのできる量子回路要素の例としては、とりわけ、超伝導コプレーナ導波路、量子ＬＣ発振器、キュービット（例えば磁束キュービットまたは電荷キュービット）、超伝導量子干渉デバイス（ＳＱＵＩＤ）（例えばＲＦ−ＳＱＵＩＤまたはＤＣ−ＳＱＵＩＤ）、コイル、コンデンサ、伝送路、グランドプレーンなどの回路要素がある。
アルミニウムは、超伝導量子回路要素と相互動作可能な超伝導古典的回路要素、ならびに相補型金属酸化膜半導体（ＣＭＯＳ）回路に基づく他の古典的回路要素を形成する際にも使用することができる。アルミニウムを用いて形成することのできる古典的回路要素の例としては、高速単一磁束量子（ＲＳＦＱ）デバイス、レシプロカル量子論理（ＲＱＬ）デバイス、およびバイアス抵抗器を使用しないＲＳＦＱのエネルギー効率の良いバージョンであるＥＲＳＦＱデバイスがある。他の古典的回路要素も同様に、アルミニウムを用いて形成されてよい。古典的回路要素は、コンピュータプログラムの命令を、データに対する基本算術演算、論理演算、および／または入／出力動作を実施することによって、一括して実行するように構成されてよく、この場合、データはアナログまたはデジタルの形式で表される。
しかし、アルミニウムを用いた処理は、量子回路要素の性能（ならびに古典的回路要素の性能）を劣化させる、さまざまな問題を招くことがある。特に、半導体基板上のアルミニウムは、光で露光した後の可溶のフォトレジストを除去するのに使用されるフォトレジスト現像液によるエッチングを大いに受けやすいことがある。これは主として、ガルバニック腐食作用の結果であると理解される。例として、いくつかの場合には、１００ｎｍのアルミニウムフィルムが、標準的な６０秒フォトレジスト現像ステップ中に一般的な現像液（例えばＡＺ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ製のＡＺ ３００ ＭＩＦ）に暴露される場合、完全にエッチング除去されることがある。他の場合には、現像液が、アルミニウムフィルム全体をエッチング除去することはできないが、それでもなお、アルミニウム表面の著しい粗面化を招くことがある。この粗面化は、アルミニウムフィルムに関連する表面損失を増大させることがあり、それにより、アルミニウムフィルムがその構成要素である回路要素のクオリティファクタＱが低下することがある。例えば、いくつかの実装形態では、現像液によって粗面化されたアルミニウム表面を使用しているデバイスのクオリティファクタは、（例えば３＊１０６のＱから１．３＊１０６のＱに）２分の１以上低下することがある。
下の例は、ある特定の温度より下で超伝導特性を呈する材料としてのアルミニウムの文脈の中で記述されるが、下に記述するプロセスは、バッファ材料が存在しなければ、ガルバニック腐食作用を、許容できないレベルの除去を生じさせる程度まで受けやすいことがある、超伝導材料に適用することができる。
図１Ａ〜図１Ｃは、アルミニウムフィルムへの現像液損傷によって影響を受けたデバイス１００の例を断面から見たところを示す概略図である。図１Ａに示すように、デバイス１００は最初にシリコン基板１０２を含み、その上にアルミニウム層１０４が形成される。アルミニウム層１０４の上面上にフォトレジスト層１０６を設けることができる。フォトレジスト層１０６の部分は、例えば紫外（ＵＶ）光１０１で露光することができ、それによって、露光された部分１０３はこの時点で、フォトレジストに現像液が塗布されると可溶である。ＵＶ光で露光されていないフォトレジスト層１０６の残りの部分１０５は、現像液と接触しても不溶のままである。前述の内容は、ポジ型レジストの例である。ネガ型レジストがその代わりに使用されてよく、その場合、フォトレジストのＵＶ光で露光される部分が、現像液に不溶になり、一方、露光されていない部分が、現像液に可溶のままである。
図１Ｂは、露光ステップ後にフォトレジストに現像液が塗布されると生じることのある第１のタイプの損傷を示す。このイメージでは、フォトレジストの露光された部分は除去され得るものの、現像液は下にあるアルミニウムを引き続き攻撃して、アルミニウムの表面内にかなりの粗さ１０７を生じさせている。本明細書において説明するように、粗さの増大は、形成される量子回路要素のクオリティファクタの低下を招くことがある。
図１Ｃは、露光ステップ後にフォトレジストに現像液が塗布されると生じることのある第２のタイプの損傷を示す。この場合も、フォトレジストの露光された部分は除去され得るものの、現像液は、下にあるアルミニウムフィルムを完全にエッチング除去してしまう。実際、現像液のエッチ作用は、アルミニウムフィルムの部分１０９が、現像液によって除去されていないフォトレジスト領域の下でエッチングされてしまうほど重度であり得る。
より弱い現像液（例えば希釈した現像液）を使用すると、場合によっては、アルミニウムエッチングのレベルが低下することがあるが、この手法は、フォトレジスト層を現像するのに必要な時間を実質的に増大させ得る。さらに、現像液を希釈すると、所望されないフォトレジストを全て除去することが、より困難になる。図２は、希釈した現像液によって影響を受けたデバイスの例を上から見たところを示す写真である。写真には、ＵＶ露光されたフォトレジストが希釈した現像液によって全体的に除去されて、下にあるアルミニウム層が現れている第１の領域２０２、露光されていないレジストが、下にあるアルミニウム層を覆って残っている第２の領域２０４、およびＵＶ露光されたレジストが、弱められた現像液によって取り除かれていない第３の領域２０６の、３つの別々のエリアが見てとれる。いくつかの実装形態では、領域２０６内のレジストなどの取り除かれていないレジストが、現像時間がどれほど長いかにかかわらず残り、したがって、ウェーハの有用性を損なう。
本開示は、現像液によるアルミニウムなどのフィルムの攻撃／エッチングを防ぐために、作製プロセスにバッファ層を追加することに関する。アルミニウムを、保護すべき例示的タイプのフィルムとして使用すると、バッファ層は、アルミニウムに比べてずっと低くてよい現像液エッチ速度選択性を有し、作製プロセス中に、アルミニウムフィルムと上にあるフォトレジスト層との間に位置付けることができる。したがって、所望されないフォトレジストを現像液が除去した後は、アルミニウム層ではなくバッファ層のみが、現像液溶液に暴露され得る。したがって、バッファ層は、下にあるアルミニウム層を保護する働きをする。加えて、現像液の存在下でのバッファ層のエッチ速度選択性が低いと仮定すると、バッファ層は著しくはエッチングされない。フォトリソグラフィおよび現像を実施した後、バッファ層の露出された部分を、下にあるアルミニウム層上にさらなる材料を堆積できるようにするために、または下にあるアルミニウム層を除去できるようにするために、除去することができる。
図３Ａ〜図３Ｆは、バッファ層を利用して、下にあるアルミニウム層を現像液溶液によるエッチングから保護するプロセスの例を示す概略図である。最初に、図３Ａに示すように、デバイス３００を準備し、この場合、デバイス３００は基板３０２を含み、その上にアルミニウムの薄いフィルム３０４を形成することができる。本例では、アルミニウムフィルムは、１００ｎｍの厚さを有するが、他の厚さも同様に使用されてよい。基板３０２は、例えばシリコンウェーハまたはサファイアウェーハを含んでよい。次に、図３Ｂに示すように、アルミニウム層３０４の上面上にバッファ層３０６を形成することができる。バッファ層３０６は、一般的なフォトレジスト現像液によるエッチングに対して高度に耐性を示すことのできる材料を含む。例えば、バッファ層３０６は、ポリメチルメタクリレート（ＰＭＭＡ）などの絶縁性電気ポリマーフィルムを含んでよい。フォトレジスト現像液への暴露時のバッファ材料のアルミニウムに対するエッチ速度選択性は、例えば、１：２未満、１：３未満、１：４未満、１：５未満、１：６未満、１：１０未満、１：２０未満、または１：４０未満であってよい。バッファ材料は、フォトレジスト現像液の存在下でのアルミニウムに対するエッチ速度選択性について、他の値を有してよい。より一般には、この比は、下にあるアルミニウムが、フォトレジスト現像液へのバッファ層の暴露中にエッチングされないようなものであってよい。本明細書では、超伝導体は、超伝導体が除去されるのでなければ、暴露中にエッチングされず、超伝導体の表面は、所与の性能要件についての回路の質的性能に粗面化が影響を及ぼす点までは粗面化されない。
バッファ層３０６は、アルミニウム層３０４の上面上に、例えばスピンコータを使用して液状で堆積させることができる。例示的プロセスとして、ＰＭＭＡをアルミニウムフィルム上に液状で堆積させ、次いで、８ｋｒｐｍでスピンコートすることができる。スピニングに続いて、デバイス１００を次いで、ホットプレート上で、２００℃で約２分間ポストベークすると、数ナノメートルの厚さのＰＭＭＡフィルムをもたらすことができる。バッファ層３０６の異なる厚さを得るために、他のスピンコーティングスピードおよびポストベーク時間が使用されてよい。
バッファ層３０６の堆積に続いて、やはり図３Ｂに示すように、バッファ層３０６の表面上にフォトレジスト層３０８を次いで形成することができる。次いで、フォトレジスト層３０８の少なくとも部分３０１を光３１１（例えばＵＶまたはＤＵＶ）で露光して、露光されたレジストがフォトレジスト現像液に可溶になるかまたはフォトレジスト現像液に不溶になるような、露光されたレジストの化学変化を生じさせることができる。
次いで、光で露光されたフォトレジスト層３０８を含むデバイス１００の上面上に、現像液を塗布することができる。ポジ型フォトレジストの場合、図３Ｃに示すように、現像液は、露光されていないフォトレジスト３０３をバッファ層３０６の表面上に残ったままにしておきながら、入射光を吸収した領域３０１内のフォトレジストを除去する。ネガ型フォトレジストの場合、現像液は、領域３０１をバッファ層３０６上の所定の位置に残しながら、フォトレジストの領域３０１の外側の部分を除去する。このステップ中に現像液溶液と接触するバッファ層３０６の部分３０５は、エッチングされない（または実質的にエッチングされない）。むしろ、図３Ｃに示すように、現像液溶液と接触する領域３０５を含めて、バッファ層３０６は、下にあるアルミニウム層３０４に現像液が到達するのを防ぎ、したがってアルミニウム３０４をエッチングされることから保護する、バリアとして働く。
次いで、フォトレジストを除去したため裸出した／露出されたバッファ層３０６の部分３０５自体を、図３Ｄに示すように除去することができる。本例では、バッファ層３０６は、ＰＭＭＡを含んでおり、下にあるアルミニウム層３０４の領域３０７を暴露させる／露出させるために、Ｏ２アッシングを使用して除去することができる。Ｏ２アッシングでは、低圧の酸素ガスを高出力ラジオ波に暴露することによって、単原子酸素プラズマが生み出される。次いで、この反応性酸素がＰＭＭＡと組み合わさると灰分を形成し、灰分は真空ポンプを用いて除去される。Ｏ２アッシングは、フォトレジストも除去するが、ＰＭＭＡは、フォトレジストに比べてずっと高いエッチ速度選択性を有する。例えば、ＰＭＭＡはフォトレジストに対して、３：１を上回る、Ｏ２アッシングに関するエッチ速度選択性を有してよい。したがって、Ｏ２アッシングは、パターン形成済みのフォトレジスト層を実質的に除去することなくＰＭＭＡバッファ層３０６を除去するための、効果的な技法であり得る。バッファ層３０６を除去するための他の技法も同様に使用されてよい。バッファ層３０６を除去するための技法のエッチ選択性は、バッファ層３０６のエッチング中に、パターン形成済みのフォトレジスト層３０８が除去されないか、または実質的に劣化しないだけの十分な高さのものであるべきである。
バッファ層３０６の部分３０５の除去に続いて、デバイス１００のさらなる処理は、エッチングおよび／または材料堆積を含むことができる。例えば、いくつかの実装形態では、パターン形成済みのフォトレジスト層／バッファ層が、アルミニウム層３０４の裸出した／露出された領域３０７をエッチングのために画定することができる。アルミニウム層３０４の領域３０７のエッチングは、アルミニウムフィルム３０４の下の層（例えば基板３０２）に到達するまで継続することができる。例として、Ｔｒａｎｓｅｎｅ Ｃｏｍｐａｎｙ， Ｉｎｃ．から入手可能なエッチング液などの湿式エッチング液を使用して、アルミニウムを除去することができる。いくつかの実装形態では、アルミニウムフィルム３０４の下の層（例えば基板３０２）も、フィルム３０４をマスクとして使用してエッチングすることができる。例えば、図３Ｅに示すように、アルミニウム領域３０７の除去に続いて、基板３０２の部分３０９をエッチングすることができる。いくつかの実装形態では、アルミニウムフィルム３０４の領域３０７をエッチングした後に、バッファ層３０６およびフォトレジスト層３０８の全体が除去される。フォトレジストは、例えば溶液（例えばアセトンもしくはジメチルスルホキシド）、またはフォトストリッパ（ｐｈｏｔｏｓｔｒｉｐｐｅｒ）（例えばＡＺ（登録商標）１００リムーバ）を使用して除去することができる。バッファ層３０６は、本明細書において詳述したように、Ｏ２を使用して除去することができる。いくつかの実装形態では、残りのフォトレジスト層３０８が、層３０４をエッチングする前に除去される。
エッチプロセスステップの代わりに、またはそれに加えて、バッファ層３０６の部分３０５の除去に続いて、デバイス１００に材料を追加することもできる。例えば、いくつかの実装形態では、アルミニウム層３０４の露出された領域３０７上およびフォトレジスト／バッファ層スタック上に、超伝導体材料層（例えばアルミニウム、ニオブ、または窒化チタン）を堆積させることができる。堆積された超伝導体の、フォトレジスト層３０８／バッファ層３０６上の部分は次いで、例えばリストオフプロセスを使用して除去することができる。この時点で除去されたフォトレジスト層３０８／バッファ層３０６によって画定された幅を有する、超伝導体材料の残りの部分３１０が、図３Ｆに示すように、アルミニウム層３０４の表面上に残る。その代わりにまたはそれに加えて、いくつかの実装形態では、アルミニウム層３０４の露出された領域３０７上およびフォトレジスト／バッファ層スタック上に、誘電体材料（例えば電気絶縁材料）を堆積させることもできる。誘電体材料は、例えば非晶質または多結晶のシリコンまたは二酸化シリコンを含んでよい。他の材料も同様に堆積させることができる。あるいは、いくつかの実装形態では、アルミニウム層３０４の部分３０７の除去に続いて、デバイス１００に材料を追加することもできる。例えば、アルミニウムのエッチングに続いて、ただしフォトレジスト／バッファスタックを除去する前に、基板３０２の露出された部分上に超伝導体、誘電体、または金属を堆積させることができる。この場合も、リフトオフプロセスを使用して、この材料の、フォトレジスト／バッファ層上に配置された部分を除去することができる。あるいは、新たな材料層を堆積させる前に、フォトレジストおよびバッファ層を除去することもできる。例えば、図３Ｇは、デバイス３００の例を示す概略図であり、この場合、アルミニウム層３０４の表面上に、下にある基板３０２の部分を露出させるようにアルミニウムがエッチングされた後で、二酸化シリコンや非晶質シリコンなどの共形誘電体３１２を（例えば化学気相成長を使用して）堆積させることができる。
本開示は、アルミニウムフィルムを現像液溶液によるエッチングに対して保護するためのバッファ層の例について記述しているが、バッファ層は、現像液溶液による大幅なエッチングを受けやすい他のフィルム／材料（例えば亜鉛またはガルバニック腐食を受けやすい他の材料）を保護するのに使用されてもよい。
本明細書において説明したように、現像液溶液によるエッチングからバッファ材料によって保護されるアルミニウム層（または他の層）は、量子回路要素または古典的回路要素の一部として使用されてよい。本明細書において図３Ａ〜図３Ｇに関して記述したプロセスステップのうちの１つまたは複数を１回または複数回繰り返すことによって、さらなる層および構成要素を形成、追加、および／またはエッチングすることができる。
本明細書において記述したプロセスには、超伝導体、誘電体、および／または金属などの１種または複数種の材料を堆積させることが伴ってよい。これらの材料は、選択された材料に応じて、さまざまな堆積プロセスの中でも、化学気相成長、物理気相成長（例えば蒸着もしくはスパッタリング）、またはエピタキシャル技法などの堆積プロセスを使用して堆積されてよい。本明細書において記述したプロセスには、作製中にデバイスから１種または複数種の材料を除去することも伴ってよい。除去すべき材料に応じて、除去プロセスは、例えば湿式エッチング技法、乾式エッチング技法、またはリフトオフプロセスを含んでよい。
本明細書において記述した量子主題および量子動作の実装形態は、本明細書において開示した構造およびそれらの構造的等価物を含む適切な量子回路もしくはより一般には量子計算システムにおいて、またはそれらのうちの１つもしくは複数の組合せで、実装されてよい。「量子計算システム」という用語は、それらに限定されないが、量子コンピュータ、量子情報処理システム、量子暗号システム、または量子シミュレータを含んでよい。
量子情報および量子データという用語は、量子系によって運ばれ、量子系内に保持または記憶される情報またはデータを指し、ここで、最小の非自明な系は、キュービット、例えば量子情報の単位を定義する系である。「キュービット」という用語は、対応する文脈の中で二準位系として適切に近似され得るあらゆる量子系を包含することが理解されよう。そのような量子系は、例えば２つ以上の準位をもつ多準位系を含んでよい。例として、そのような系は、原子、電子、光子、イオン、または超伝導キュービットを含むことができる。多くの実装形態では、計算基底状態は、基底状態（ｇｒｏｕｎｄ ｓｔａｔｅ）および第一励起状態であるとみなされるが、計算状態がより高準位の励起状態であるとみなされる他の構成が可能であることが理解されよう。量子メモリは、量子データを長時間にわたって高い忠実度および効率で記憶することのできるデバイス、例えば、光−物質インターフェースであり、ただし光は伝送に使用され、物質は、量子データの、重ね合わせや量子コヒーレンスなどの量子特徴を記憶および維持するのに使用されることが理解されよう。
量子回路要素は、量子処理動作を実施するのに使用されてよい。すなわち、量子回路要素は、重ね合わせやもつれなどの量子力学的現象を使用して、データに対する動作を非決定論的に実施するように構成されてよい。キュービットなど、ある特定の量子回路要素は、同時に２つ以上の状態にある情報を表し、その情報に対して動作するように構成されてよい。本明細書において開示したプロセスを用いて形成することのできる超伝導量子回路要素の例としては、とりわけ、コプレーナ導波路、量子ＬＣ発振器、キュービット（例えば磁束キュービットまたは電荷キュービット）、超伝導量子干渉デバイス（ＳＱＵＩＤ）（例えばＲＦ−ＳＱＵＩＤまたはＤＣ−ＳＱＵＩＤ）、コイル、コンデンサ、伝送路、グランドプレーンなどの回路要素がある。
対照的に、古典的回路要素は一般に、データを決定論的に処理する。古典的回路要素は、コンピュータプログラムの命令を、データに対する基本算術演算、論理演算、および／または入／出力動作を実施することによって、一括して実行するように構成されてよく、この場合、データはアナログまたはデジタルの形式で表される。いくつかの実装形態では、古典的回路要素は、電気接続または電磁接続を通じて、量子回路要素にデータを送信し、かつ／またはそこからデータを受信するのに使用されてよい。本明細書において開示したプロセスを用いて形成することのできる古典的回路要素の例としては、高速単一磁束量子（ＲＳＦＱ）デバイス、レシプロカル量子論理（ＲＱＬ）デバイス、およびバイアス抵抗器を使用しないＲＳＦＱのエネルギー効率の良いバージョンであるＥＲＳＦＱデバイスがある。他の古典的回路要素も同様に、本明細書において開示したプロセスを用いて形成されてよい。
本明細書において記述した回路要素などの超伝導量子回路要素および／または超伝導古典的回路要素を使用する量子計算システムの動作中に、超伝導回路要素はクライオスタット内で、超伝導体材料が超伝導特性を呈することを可能にする温度に冷却される。
本明細書は、特定的な実装形態の多くの詳細を含んでいるが、これらは、特許請求され得るものの範囲に対する限定と解釈すべきではなく、特定の実装形態に特定的であり得る特徴についての記述と解釈すべきである。本明細書において別々の実装形態の文脈の中で記述される、ある特定の特徴は、単一実装形態において組合せで実装することもできる。反対に、単一実装形態の文脈の中で記述されるさまざまな特徴は、複数の実装形態において別々に、または任意の適切な部分組合せで実装することもできる。さらに、特徴については上で、ある特定の組合せで作用するものとして記述されていることがあり、そういうものとして最初に特許請求されていることさえあるが、特許請求された組合せからの１つまたは複数の特徴が、場合によっては、その組合せから削除されることがあり、特許請求された組合せは、部分組合せまたは部分組合せの変形を対象としてよい。
同様に、動作は図面に特定の順序で描かれているが、これは、望ましい結果を達成するために、そのような動作が図示の特定の順序もしくは一連の順序で実施されること、または示された全ての動作が実施されることを要求するものと理解すべきではない。例えば、特許請求の範囲に記載のアクションが、異なる順序で実施されて、それでもなお、望ましい結果を達成する場合がある。ある特定の状況下では、マルチタスキングおよび並列処理が有利となることがある。さらに、上で記述した実装形態におけるさまざまな構成要素を分離することは、全ての実装形態においてそのような分離を要求するものと理解すべきではない。
以上、いくつかの実装形態について記述してきた。それにもかかわらず、本発明の主旨および範囲から逸脱することなく、さまざまな修正が加えられてよいことが理解されよう。他の実装形態が、添付の特許請求の範囲に記載の範囲内に含まれる。
１００ デバイス
１０１ 紫外（ＵＶ）光
１０２ シリコン基板
１０３ 露光された部分
１０４ アルミニウム層
１０５ 残りの部分
１０６ フォトレジスト層
１０７ 粗さ
１０９ 部分
２０２ 第１の領域
２０４ 第２の領域
２０６ 第３の領域
３００ デバイス
３０１ 部分、領域
３０２ 基板
３０３ フォトレジスト
３０４ 薄いフィルム、アルミニウム層、アルミニウム、アルミニウムフィルム
３０５ 部分、領域
３０６ バッファ層
３０７ 裸出した／露出された領域、アルミニウム領域、部分
３０８ フォトレジスト層
３０９ 部分
３１０ 残りの部分
３１１ 光
３１２ 共形誘電体

Claims (12)

  1. 量子回路デバイスを作製する方法であって、
    第１の層、および前記第１の層の表面と接触する第２の層を有するデバイスを準備するステップであって、前記第２の層が、対応する超伝導臨界温度以下で超伝導特性を呈する第１の超伝導体材料を含む、ステップと、
    エッチバッファ層を形成するために、前記第２の層の表面上にバッファ材料を形成するステップであって、フォトレジスト現像液への暴露時の前記バッファ材料の前記第２の層に対するエッチ速度選択性は、下にある前記第２の層が、前記フォトレジスト現像液への前記バッファ層の暴露中にエッチングされないようなものである、ステップと、
    レジスト層の選択された部分を、堆積させ、前記エッチバッファ層の第１の部分を露出させるために、除去するステップであって、前記レジスト層の前記選択された部分を除去するステップが、前記レジスト層の前記選択された部分に前記フォトレジスト現像液を塗布するステップを含む、ステップと、
    前記第２の層の第１の部分を露出させるために、前記エッチバッファ層の前記露出された第１の部分を除去するステップと、
    前記第２の層の前記露出された第１の部分上に、誘電体材料、または対応する超伝導温度以下で超伝導特性を呈する第２の超伝導体材料を形成するステップと
    を含み、
    前記第２の層および前記誘電体材料、または前記第２の層および前記第２の超伝導体材料が、前記量子回路デバイスの一部を成し、前記量子回路デバイスが、平行板コンデンサ、マイクロストリップ共振器、または伝送路を備える、
    方法。
  2. 前記フォトレジスト現像液への暴露時の前記バッファ材料の前記第２の層に対する前記エッチ速度選択性が、１：２未満である、請求項１に記載の方法。
  3. 前記第２の層の前記第１の超伝導体材料がアルミニウムである、請求項１に記載の方法。
  4. 前記バッファ材料がポリマーを含む、請求項１に記載の方法。
  5. 前記ポリマーがポリメチルメタクリレート（ＰＭＭＡ）を含む、請求項４に記載の方法。
  6. 前記エッチバッファ層の前記露出された第１の部分を除去するステップが、前記エッチバッファ層の前記露出された第１の部分を乾式エッチにかけるステップを含む、請求項１に記載の方法。
  7. 前記乾式エッチがＯ２プラズマを含む、請求項６に記載の方法。
  8. 前記第２の層の前記露出された第１の部分をエッチングするステップをさらに含む、請求項１に記載の方法。
  9. 前記第２の層の前記露出された第１の部分をエッチングするステップに続いて、前記レジスト層および前記エッチバッファ層の残りの部分を除去するステップをさらに含む、請求項８に記載の方法。
  10. 前記誘電体材料または前記第２の超伝導体材料を堆積させるステップに続いて、前記レジスト層および前記エッチバッファ層の残りの部分を除去するステップをさらに含む、請求項１に記載の方法。
  11. 前記第１の層が基板を含む、請求項１に記載の方法。
  12. 前記基板が、シリコンウェーハまたはサファイアウェーハを含む、請求項１１に記載の方法。
JP2019513965A 2016-09-13 2016-09-13 フォトレジスト現像液によるエッチングを防ぐためのバッファ層 Active JP6831452B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2016/051464 WO2018052397A1 (en) 2016-09-13 2016-09-13 Buffer layer to prevent etching by photoresist developer

Publications (2)

Publication Number Publication Date
JP2019534551A true JP2019534551A (ja) 2019-11-28
JP6831452B2 JP6831452B2 (ja) 2021-02-17

Family

ID=56979688

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019513965A Active JP6831452B2 (ja) 2016-09-13 2016-09-13 フォトレジスト現像液によるエッチングを防ぐためのバッファ層

Country Status (7)

Country Link
US (1) US10811276B2 (ja)
EP (1) EP3513249B1 (ja)
JP (1) JP6831452B2 (ja)
KR (2) KR102250154B1 (ja)
CN (1) CN109844642B (ja)
CA (1) CA3036478C (ja)
WO (1) WO2018052397A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11121303B2 (en) * 2019-08-16 2021-09-14 Microsoft Technology Licensing, Llc Treatment during fabrication of a quantum computing device to increase channel mobility
AU2022289736A1 (en) 2021-06-11 2024-02-01 Caleb JORDAN System and method of flux bias for superconducting quantum circuits
CN115633539B (zh) * 2022-12-22 2023-03-17 材料科学姑苏实验室 一种超导电路及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0380577A (ja) * 1989-05-12 1991-04-05 Matsushita Electric Ind Co Ltd 超伝導素子
JPH03227579A (ja) * 1989-10-30 1991-10-08 Santa Barbara Res Center 高温超伝導体薄膜上のパターン形成用非水性処理方法
JPH06268271A (ja) * 1993-03-15 1994-09-22 Mitsubishi Electric Corp 超電導体試料のエッチング方法
US20110287944A1 (en) * 2010-05-19 2011-11-24 Erica Folk Methods of forming superconductor circuits
US20130119351A1 (en) * 2011-11-11 2013-05-16 Patrick B. Shea Quantum bits and method of forming the same
JP2013526015A (ja) * 2010-04-05 2013-06-20 ノースロップ グルムマン システムズ コーポレイション 位相量子ビット

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5141858B2 (ja) 1972-03-08 1976-11-12
US4616400A (en) * 1984-12-21 1986-10-14 Texas Instruments Incorporated Process for fabricating a double recess channel field effect transistor
US4869598A (en) * 1988-03-11 1989-09-26 Mcdonald Donald G Temperature-sensitive multiple-layer thin film superconducting device
JPH01282175A (ja) * 1988-05-07 1989-11-14 Fujitsu Ltd 超伝導材料の保護膜形成方法
CA2015335A1 (en) * 1989-05-12 1990-11-12 Terry G. Roberie Catalytic compositions
JP2538096Y2 (ja) 1990-05-08 1997-06-04 株式会社リコー 現像装置
KR100372889B1 (ko) * 1999-12-21 2003-02-19 한국전자통신연구원 경사형 모서리 조셉슨 접합소자 및 그 제조방법
EP1235108A1 (en) * 2001-02-22 2002-08-28 Infineon Technologies SC300 GmbH & Co. KG Antireflective coating material and semiconductor product with an ARC layer
US7241707B2 (en) * 2005-02-17 2007-07-10 Intel Corporation Layered films formed by controlled phase segregation
JP5141858B2 (ja) * 2006-09-19 2013-02-13 日産化学工業株式会社 電子線硬化のレジスト下層膜形成組成物
KR102512716B1 (ko) * 2015-10-23 2023-03-23 삼성디스플레이 주식회사 유기발광 디스플레이 장치 제조방법 및 유기발광 디스플레이 장치
KR102394042B1 (ko) * 2016-03-11 2022-05-03 인프리아 코포레이션 사전패터닝된 리소그래피 템플레이트, 상기 템플레이트를 이용한 방사선 패터닝에 기초한 방법 및 상기 템플레이트를 형성하기 위한 방법
US10763420B2 (en) * 2016-06-13 2020-09-01 Intel Corporation Josephson Junction damascene fabrication
US20190288176A1 (en) * 2016-06-13 2019-09-19 Intel Corporation Suspended josephson junctions

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0380577A (ja) * 1989-05-12 1991-04-05 Matsushita Electric Ind Co Ltd 超伝導素子
JPH03227579A (ja) * 1989-10-30 1991-10-08 Santa Barbara Res Center 高温超伝導体薄膜上のパターン形成用非水性処理方法
JPH06268271A (ja) * 1993-03-15 1994-09-22 Mitsubishi Electric Corp 超電導体試料のエッチング方法
JP2013526015A (ja) * 2010-04-05 2013-06-20 ノースロップ グルムマン システムズ コーポレイション 位相量子ビット
US20110287944A1 (en) * 2010-05-19 2011-11-24 Erica Folk Methods of forming superconductor circuits
US20130119351A1 (en) * 2011-11-11 2013-05-16 Patrick B. Shea Quantum bits and method of forming the same

Also Published As

Publication number Publication date
US10811276B2 (en) 2020-10-20
CN109844642A (zh) 2019-06-04
EP3513249B1 (en) 2023-04-05
KR20210054034A (ko) 2021-05-12
KR20190043170A (ko) 2019-04-25
CA3036478C (en) 2021-09-07
US20190227439A1 (en) 2019-07-25
KR102250154B1 (ko) 2021-05-10
EP3513249A1 (en) 2019-07-24
WO2018052397A1 (en) 2018-03-22
CA3036478A1 (en) 2018-03-22
KR102447959B1 (ko) 2022-09-27
CN109844642B (zh) 2022-11-22
JP6831452B2 (ja) 2021-02-17

Similar Documents

Publication Publication Date Title
EP3488474B1 (en) Capping layer for reducing ion mill damage
JP6849858B2 (ja) ２段階成膜プロセスにおける接合抵抗の変動の低減
JP2019532520A (ja) ローカル真空キャビティーを使用して量子デバイスの中の散逸および周波数ノイズを低減させること
CN111095584B (zh) 使用多层堆叠制造器件的方法
JP6831452B2 (ja) フォトレジスト現像液によるエッチングを防ぐためのバッファ層

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190508

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190508

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200323

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200811

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210128

R150 Certificate of patent or registration of utility model

Ref document number: 6831452

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250