JP2019531602A - 集積回路用の電力グリッドレイアウト設計 - Google Patents

集積回路用の電力グリッドレイアウト設計 Download PDF

Info

Publication number
JP2019531602A
JP2019531602A JP2019515884A JP2019515884A JP2019531602A JP 2019531602 A JP2019531602 A JP 2019531602A JP 2019515884 A JP2019515884 A JP 2019515884A JP 2019515884 A JP2019515884 A JP 2019515884A JP 2019531602 A JP2019531602 A JP 2019531602A
Authority
JP
Japan
Prior art keywords
metal
track
layer
metal track
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019515884A
Other languages
English (en)
Other versions
JP7125388B2 (ja
Inventor
ティー． シュルツ リチャード
ティー． シュルツ リチャード
ティエン シュミット レジナ
ティエン シュミット レジナ
ピー． ピーターソン ディレック
ピー． ピーターソン ディレック
チェン ティ−シュアン
チェン ティ−シュアン
シー． コンラッド エリザベス
シー． コンラッド エリザベス
シモナ マタイス イオネスク カテリーナ
シモナ マタイス イオネスク カテリーナ
ワン チャウ−ウェン
ワン チャウ−ウェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ATI Technologies ULC
Advanced Micro Devices Inc
Original Assignee
ATI Technologies ULC
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ATI Technologies ULC, Advanced Micro Devices Inc filed Critical ATI Technologies ULC
Publication of JP2019531602A publication Critical patent/JP2019531602A/ja
Priority to JP2022128778A priority Critical patent/JP2022160692A/ja
Application granted granted Critical
Publication of JP7125388B2 publication Critical patent/JP7125388B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2113/00—Details relating to the application field
    • G06F2113/04—Power grid distribution networks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11811—Basic cell P to N transistor count
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

金属トラックに沿って別々の金属部分を有する金属トラックを含む金属層を備えた集積回路レイアウトが開示されている。単一のトラックに沿った別々の金属部分は、互いに電気的に絶縁されていてもよい。別々の金属部分は、別々の金属部分を有する金属層の上及び／又は下の金属層内の異なる電圧トラックに電気的に接続されてもよい。また、集積回路レイアウト内の１つ以上の金属層は、電力グリッドレイアウト内で互いに隣接し、異なる電圧（例えば、電源及び接地）である金属トラックを含むことができる。各金属トラックは、電気絶縁材料によって分離されてもよい。金属トラックと、トラック間の電気絶縁材料とは、電力グリッドレイアウトにおいて静電容量を生成することができる。【選択図】図３Ｂ

Description

個々のトランジスタのサイズは、プロセスの開発の進歩や機能密度を高める必要性によって着実に縮小してきた。現在のスケーリングは、７ｎｍに向かって進歩しており、スケーリングが下方に進歩するにつれてエレクトロマイグレーション及びＩＲ（電圧）降下がより重要になる技術を超えている。このような技術は、ロジックのスケーリングとコストとの対比に絶えず挑戦している。ルーティングの輻輳及びセルの配置を改善しようとする試みは、選択された技術が、費用対効果の高い方法で実装されているかどうかに影響を及ぼす可能性がある。
このような技術は、通常、一方向性の金属機構（例えば、金属トラック又は金属レール）を使用する。しかしながら、一方向性の金属機構は、金属レールのピッチがより狭くなり、セルの配置に利用可能なルーティングトラックをより多く占有するので、集積回路レイアウト内での効果的なセル配置及び電力ルーティングに関して課題が生じる。よって、機構密度が高くなるにつれて、例えば電力グリッドレイアウト等の集積回路レイアウトにおいて、より適切なセル配置設計を生成し、より最適なルーティング効果を提供することが絶えず必要とされている。
図１Ａは、２つの積層金属層を有する一般的な集積回路レイアウトの一実施形態の平面図である。集積回路レイアウト１００は、金属トラック１０２を有する第１金属層を含む。レイアウト１００は、金属トラック１０４を有する第２金属層も含む。金属トラック１０２は、ビア接続１０６を介して金属トラック１０４に接続されてもよい。ビア接続１０６は、金属層間の絶縁層を通るビア又は他の電気的接続であってもよい。
特定の集積回路レイアウトでは、図１Ｂに示すように、レイアウト１００は、第１金属層内の金属トラック１２０Ａ，１２０Ｂの交互列を含む。金属トラック１０２Ａは接地トラック（例えば、Ｖｓｓトラック）であってもよく、金属トラック１０２Ｂは電力（供給）トラック（例えば、Ｖｄｄトラック）であってもよい。次に、第２金属層は、金属トラック１０２Ａに接続する金属トラック１０４Ａと、金属トラック１０２Ｂに接続する金属トラック１０４Ｂと、を含むことができる。図１Ｂに示すように、ビア接続１０６は、対応する金属トラックを接続するように形成されている。
図１Ａ及び図１Ｂに示すように、２つの並行する金属トラックを使用することに関する問題は、標準セルが、並行する金属トラックの下で標準セルの配置を許可しない第２金属層の金属ピンを有することである。図２は、金属ピン１１２を有する標準セル１１０の一実施形態を示す図である。金属ピン１１２は、標準セル１１０用の第２金属層の一部として形成されてもよい。標準セル１１０は、１つの空のトラック１１４を有することができるが、金属ピン１１２の存在は、図１Ｂに示すように、標準セルが金属トラック１０４Ａ，１０４Ｂの下に容易に合わせることを抑制する可能性がある。標準セル１１０は、金属トラック１０４Ａ，１０４Ｂの下に容易に合わせることが抑制されるので、並行する金属トラックが使用される場合には、標準セル用のスペースがより小さくなる。よって、標準セル用のスペースを提供しながら、金属層内に電源トラック及び接地トラックを提供するレイアウトが必要とされている。
また、従来のデカップリングコンデンサは、通常、電力グリッドとは別に構築されている。このようなデカップリングコンデンサは、集積回路上の貴重な面積を占める可能性があるが、多くのデカップリングコンデンサは、通常、設計に適している。よって、集積回路レイアウト内の面積を占有することなくデカップリングコンデンサを提供する必要がある。
本開示に記載された実施形態の方法及び装置の特徴及び利点は、添付の図面と併せて採用した場合、本開示に記載された実施形態に従って、現時点では好ましいがそれでもなお例示的な実施形態の以下の詳細な記載を参照することによって、より十分に理解すことができるであろう。
２つの積層金属層を有する典型的な集積回路レイアウトの一実施形態の平面図である。 ２つの積層金属層において電源接続と接地接続とを有する典型的な集積回路レイアウトの平面図である。 金属ピンを有する標準セルの一実施形態を示す図である。 ２つの積層金属層を有する集積回路レイアウトの一実施形態の平面図である。 ２つの積層金属層において電源接続と接地接続とを有する典型的な集積回路レイアウトの平面図である。 集積回路レイアウトにおける第１金属層の一実施形態の平面図である。 集積回路レイアウトにおける第１金属層の４つのセル列の一実施形態の平面図である。 集積回路レイアウトにおける第２金属層の一実施形態の平面図である。 集積回路レイアウトにおける第３金属層の一実施形態の平面図である。 集積回路レイアウトにおける第４金属層の一実施形態の平面図である。 集積回路レイアウトにおける第５金属層の一実施形態の平面図である。 集積回路レイアウトにおける第６金属層の一実施形態の平面図である。 集積回路レイアウトにおける第７金属層の一実施形態の平面図である。 集積回路レイアウトにおける第８金属層の一実施形態の平面図である。 集積回路レイアウトにおける第９金属層の一実施形態の平面図である。 例示的なコンピュータシステムの一実施形態のブロック図である。 コンピュータアクセス可能記憶媒体の一実施形態のブロック図である。
以下の説明では、本明細書に提示されている方法及びメカニズムの十分な理解を提供するために、多くの具体的な詳細が述べられている。しかしながら、当業者であれば、これらの具体的な詳細がなくても様々な実施形態を実施可能であることを理解できるであろう。いくつかの例では、本明細書で説明するアプローチが曖昧になるのを避けるために、周知の構造、コンポーネント、信号、コンピュータプログラム命令及び技術が詳細に示されていない。説明を簡単且つ明瞭にするために、図に示される要素が必ずしも一定の縮尺で描かれていないことを理解されたい。例えば、いくつかの要素の寸法は、他の要素と比較して誇張されている場合がある。
図３Ａは、２つの積層金属層を有する集積回路レイアウトの一実施形態の平面図である。特定の実施形態において、集積回路レイアウト２００は、第１金属層の金属トラック２０２と、第２金属層の金属トラック２０４と、を含む。第１金属層と、第２金属層とは、絶縁層によって隔てられてもよい。特定の実施形態において、第１金属層は、集積回路内の底部金属層（例えば、アクティブ層の上の第１金属層）である。図３Ａに示すように、トラック２０２は「水平」トラックであり、トラック２０４は「垂直」トラックである。トラックの向きは、トラックの向きの一実施形態を表しており、他の向き（例えば、トラック２０２が「垂直」であり、トラック２０４が「水平」である）も可能であることを理解されたい。
図３Ａに示すように、レイアウト２００は、トラック間のピッチ距離によって隔てられた第２金属層の単一のトラック２０４を含む（例えば、トラック２０４は、図１Ａに示すように、第２金属層の「並行」トラックではない）。特定の実施形態において、トラック２０４は、トラックの長さに沿って別々の金属部分２０６を含む。金属部分２０６は、トラック２０４の長さに沿って互いに電気的に絶縁されていてもよい。よって、トラック２０４は、別々の金属部分２０６を形成するために、長さに沿って「切断」された単一の金属レールである。トラック２０４に沿った金属部分２０６は、本技術分野において知られているプロセス技術を用いて形成することができる。
特定の実施形態において、金属部分２０６は、第１金属層のトラック２０２の上に配置されるように形成されている。トラック２０２は、連続する金属トラックであってもよい。例えば、トラック２０２は、第１金属層のトラックの長さに沿って連続的に延在する金属である。金属部分２０６の下に位置するトラック２０２の金属の一部に金属部分２０６を（例えば、金属層間の絶縁層を介して）接続するために、ビア接続２０８が使用されてもよい。よって、各金属部分２０６は、金属部分の下のトラック２０２の一部に対して異なる又は別々の接続を有する（例えば、トラック２０４内の各金属部分は、金属部分の下のトラック２０２の一部に対して別々に接続される）。
金属部分２０６は、電気的に絶縁され、各金属部分の下のトラック２０２の一部に対して個別に接続されるので、金属部分２０６を使用して、単一の金属トラック２０４に沿って異なる電源接続を提供することができる。図３Ｂは、２つの積層金属層内に電源接続と接地接続とを有する集積回路レイアウト２００の一実施形態の平面図である。特定の実施形態において、レイアウト２００は、第１金属層の金属トラックの交互列２０２Ａ，２０２Ｂを含む（図１Ｂに示すレイアウトと同様である）。図３Ｂに示すように、金属トラック２０２Ａは、接地トラック（例えば、Ｖｓｓトラック）であってもよく、金属トラック２０２Ｂは、電源（供給）トラック（例えば、Ｖｄｄトラック）であってもよい。
特定の実施形態において、金属部分２０６Ａは、ビア接続２０８Ａを用いて金属トラック２０２Ａに接続されており、金属部分２０６Ｂは、ビア接続２０８Ｂを用いて金属トラック２０２Ｂに接続されている。よって、金属部分２０６Ａは、第２金属層の接地電圧をルーティングし、金属部分２０６Ｂは、同じ金属トラック（金属トラック２０４）の第２金属層の電源電圧をルーティングする。よって、電源及び接地は、単一の金属トラック２０４の第２金属層において同じピッチでルーティングされる。
第２金属層内に別々の金属部分２０６Ａ，２０６Ｂを有することにより、単一の金属トラック２０４を使用して、接地電圧と、電源電圧と、を第２金属層にルーティングすることが可能になる。単一の金属トラック２０４は、レイアウト２００の内側の標準セル（例えば、図２に示す標準セル１１０）に対してより多くのスペースを提供することができる。例えば、図３Ｂに示すように、空のトラック１１４を金属トラック２０４と重なるように配置することができ、追加の金属トラックが標準セル１１０に存在しないことによって、第１金属層の金属ピン１１２を有する標準セルが、単一の金属トラック２０４の下に合わせるのを可能にする。
図４〜図１３は、集積回路用の集積回路レイアウト又は電力グリッドレイアウトにおいて使用することができる金属層の実施形態の平面図である。図４〜図１３に示す金属層は、１つ以上の絶縁層及び／又は本技術分野で知られている他の層によって隔てられてもよいことを理解されたい。図４は、集積回路レイアウトにおける第１金属層の一実施形態の平面図である。集積回路レイアウト３００は、第１金属層３０２を含む。第１金属層３０２は、アクティブ層３０４の上に配置することができる。アクティブ層３０４は、例えば、第１金属層３０２の下にトランジスタ用の拡散層３０６を含むことができる。いくつかの実施形態において、拡散層３０６Ａは、ＰＭＯＳトランジスタの列の一部であり、拡散層３０６Ｂは、ＮＭＯＳトランジスタの列の一部である。
図４は、複数の平行な金属トラック３１０を有する第１金属層３０２の単一のセル列３０８（高さが矩形で示されている）を示している。特定の実施形態において、セル３０８の境界の内側の金属トラック３１０（例えば、セルの端部又は境界を跨らないトラック、及び／又は、別のセルと共有されないトラック）は、電源トラック（例えば、Ｖｄｄトラック）及び接地トラック（例えば、Ｖｓｓトラック）として使用される。例えば、図４に示すように、トラック３１０Ａは、ＰＭＯＳトランジスタの列の拡散層３０６Ａの電源トラックとして使用され、トラック３１０Ｂは、ＮＭＯＳトランジスタの列の拡散層３０６Ｂの接地トラックとして使用される。
トラック３１０Ａ，３１０Ｂの各々は、ＰＭＯＳトランジスタの列及びＮＭＯＳトランジスタの列を跨ぐことができる。トラック３１０Ａ，３１０Ｂは、ビア接続３１２を使用してアクティブ層３０４に接続されてもよい。トラック３１０Ａ，３１０Ｂがトランジスタを跨ぐようにすることで、トラックが使用される場所（例えば、トランジスタ内）に電力を供給する際のＩＲ（電圧）降下を最小限に抑えることができる。したがって、図４に示すトラック３１０Ａ，３１０Ｂの配置を使用して、電源及び設置をより効率的にトランジスタに提供することができる。
図５は、集積回路レイアウト３００における第１金属層３０２の４つのセル列３０８の一実施形態の平面図である。図５に示す特定の実施形態では、各セル列３０８は、２つのトラック３１０Ａと、２つのトラック３１０Ｂと、を含む。したがって、各セル列３０８は、第１金属層３０２の下のトランジスタを跨ぐ接地トラック及び電源トラックを有することができる。
特定の実施形態において、各セル列３０８は、隣接するセル列のトラックに対して反転したトラックを有する。例えばセル列３０８Ｂ，３０８Ｄは、（図４に示すセル列３０８の実施形態と同様に）セル列の上部のトラック３１０Ａと、セル列の下部のトラック３１０Ｂと、を有する。セル列３０８Ａ，３０８Ｃは、セル列の上部のトラック３１０Ｂと、セル列の下部のトラック３１０Ａと、を有する。図５に示すように、セル列内のトラックの位置を交互にすることによって、隣接するセル列における同様のトラック（例えば、トラック３１０Ａ又はトラック３１０Ｂ）を、セルの境界付近でクラスタ化することが可能になる。例えば、トラック３１０Ａは、楕円３１４で示すようにクラスタ化され、トラック３１０Ｂは、楕円３１６で示すようにクラスタ化される。同様のトラックをクラスタ化することによって、本明細書で説明するように、トラックへのより効率的な接続を可能にするレイアウトを提供することができる。
特定の実施形態では、１つ以上のルーティングトラックが、第１金属層３０２のトラック３１０Ａ及び／又はトラック３１０Ｂの間に配置されている。ルーティングトラックは、図面の簡素化するために、図示されていない。集積回路レイアウト３００の所望の設計に応じて、トラック３１０Ａ及び／又はトラック３１０Ｂ間の様々な数のルーティングトラックを使用できることを理解されたい。
図６は、集積回路レイアウト３００における第２金属層３１４の一実施形態の平面図である。第２金属層３１４は、複数のトラック３１８を含んでもよい。トラック３１８は、第１金属層３０２のトラック３１０に対して垂直方向に向いてもよい。特定の実施形態では、トラック３１８は、所定の電源接続又は接地接続を有していない。よって、電源接続又は接地接続は、トラック３１８に沿って必要とされる場所に設けられてもよい。例えば、トラック３１８は、共有トラック（例えば、連続する金属トラック）又は分離された金属部分を有するトラック（例えば、個別又は異なる接続を有する非共有トラック）であってもよい。いくつかの実施形態では、１つ以上のトラック３１８は、如何なる接続にも使用されない。
図７は、集積回路レイアウト３００における第３金属層３２０の一実施形態の平面図である。特定の実施形態では、第３金属層３２０は、図５に示す第１金属層３０２とほぼ同様のトラック３１０Ａ，３１０Ｂのレイアウトを有する。また、第３金属層３２０は、トラック３１０Ａのクラスタ３１４と、トラック３１０Ｂのクラスタ３１６と、を含んでもよい。
特定の実施形態では、第３金属層３２０のトラック３１０Ａ，３１０Ｂにビア接続３２２が形成されている。ビア接続３２２を使用して、トラックを第３金属層３２０の上及び／又は下の他の金属層に接続することができる。図７に示すように、ビア接続３２２は、トラックに沿った１つ以上の位置で個々のトラック３１０Ａ及び／又は３１０Ｂに形成されている。トラック３１０Ａ，３１０Ｂに沿って個々のビア接続３２２を設けることによって、必要な位置でトラックへの接続を行うことが可能になる。また、必要に応じて、２つ以上のビア接続３２２の組み合わせを接続して、電源接続及び／又は接地接続を結び付けることができる。
特定の実施形態では、１つ以上のルーティングトラックが、第３金属層３２０のトラック３１０Ａ及び／又はトラック３１０Ｂの間に配置されている。ルーティングトラックは、図面を簡素化するために、図示されていない。集積回路レイアウト３００の所望の設計に応じて、トラック３１０Ａ及び／又はトラック３１０Ｂ間で様々な数のルーティングトラックを使用できることを理解されたい。
図８は、集積回路レイアウト３００における第４金属層３２４の一実施形態の平面図である。第４金属層３２４は、トラック３２６を含んでもよい。トラック３２６は、第３金属層３２０のトラック３１０Ａ，３１０Ｂに対して垂直方向に向いてもよい。特定の実施形態では、トラック３２６は、トラックの長さに沿って別々の金属部分３２８を含む。例えば、トラック３２６及び金属部分３２８は、図３Ａ及び図３Ｂに示すトラック２０４及び金属部分２０６とほぼ同様であってもよい。金属部分３２８は、トラック３２６の長さに沿って互いに電気的に絶縁されていてもよい。よって、トラック３２６は、別々の金属部分３２８を形成するために、長さ方向に沿って「切断」された又は分離された単一の金属レールであってもよい。単一の金属レール（例えば、トラック）をその長さに沿って切断すると、単一の金属レールに沿って共有される別々の金属部分３２８が形成される。
特定の実施形態では、トラック３２６に沿った金属部分３２８は、トラックに沿った異なるタイプの接続間で交互になっている。例えば、金属部分３２８は、金属部分３２８Ａと、金属部分３２８Ｂと、の間で交互になってもよい。金属層３２４を横切る金属部分３２８Ａ，３２８Ｂの交互の列は、金属部分の束ねられた列を形成することができる。例えば、図８に示すように、楕円３３０は、金属部分３２８Ａの束ねられた列を含み、楕円３３２は、金属部分３２８Ｂの束ねられた列を含む。各々の束ねられた列は、第４金属層３２４の各トラック３２６に沿って１つの金属部分３２８を含む。各々の束ねられた列に複数の金属部分３２８を有することは、第４金属層３２４の上及び／又は下の他の金属層のトラックに直交する冗長接続を提供することができる。
いくつかの実施形態では、金属部分３２８Ａは、他の金属層の電源トラックに接続し、金属部分３２８Ｂは、他の金属層の接地トラックに接続する。例えば、金属部分３２８Ａは、図７に示すように、第３金属層３２０のトラック３１０Ａに接続することができる。金属部分３２８Ａは、ビア接続３２２Ａを用いてトラック３１０Ａに接続することができる。金属部分３２８Ｂは、第３金属層３２０のトラック３１０Ｂに接続することができる。金属部分３２８Ｂは、ビア接続３２２Ｂを用いてトラック３１０Ｂに接続することができる。
特定の実施形態では、図８に示すように、金属部分３２８Ａ及び／又は金属部分３２８Ｂは、隣接するセル列３０８を跨いでいるか、重なっている。例えば、金属部分３２８Ａは、セル列３０８Ａ，３０８Ｂに跨ってもよく、金属部分３２８Ｂは、セル列３０８Ｂ，３０８Ｃに跨ってもよい。また、金属部分３２８Ａ及び／又は金属部分３２８Ｂは、第３金属層３２０のセル列に跨る対応するトラック３１０Ａ及び／又はトラック３１０Ｂのクラスタ（例えば、図７に示す楕円３１４，３１６によって表されるトラックのクラスタ）上に配置されてもよい。よって、第４金属層３２４の金属部分３２８Ａ及び／又は金属部分３２８Ｂを用いて、第３金属層３２０のクラスタの下層のトラック３１０Ａ及び／又はトラック３１０Ｂを結び付ける又は留める（例えば、電気的に接続する）ことができる。特定の実施形態では、金属部分３２８Ａ及び／又は金属部分３２８Ｂは、下層の４つのトラック３１０Ａ及び／又はトラック３１０Ｂの全てを結び付ける。いくつかの実施形態では、金属部分３２８Ａ及び／又は金属部分３２８Ｂは、下層のトラック３１０Ａ及び／又はトラック３１０Ｂのうち少数のトラックを結び付ける。例えば、金属部分は、同じセル列に存在してもよいし存在しなくてもよい、下層の２つのトラックのみを結び付けてもよい。いくつかの実施形態では、各ビア接続が下層の各トラックに別々に接続することができるので、金属部分３２８と、下層のトラック３１０との間に選択された数のビア接続３２２を設けることによって、結び付けられる下層のトラックの数が決定される。
特定の実施形態では、１つ以上のルーティングトラックが、第３金属層３２０のトラック３１０Ａ及び／又はトラック３１０Ｂの間に配置されている。図８に示すように、２つのルーティングトラック３３４が、トラック３２６間に配置されている。しかしながら、集積回路レイアウト３００の所望の設計に応じて、トラック３２６間のルーティングトラック３３４の数を変更することができる。
図９は、集積回路レイアウト３００における第５金属層３３６の一実施形態の平面図である。特定の実施形態では、第５金属層３３６は、セル列３０８の標準的なセットである。例えば、金属トラック３３８は、各セル列の境界に配置された電源金属トラック３３８Ａ又は接地金属トラック３３８Ｂであってもよい。電源金属トラック３３８Ａ及び接地金属トラック３３８Ｂは、第５金属層３３６において交互になっていてもよい。いくつかの実施形態では、金属トラック３３８は、２倍幅のトラック、又は、各セル列のトラックの一部を有する「並行」なトラック（例えば、トラックは、セル列の境界を跨ぐ）である。特定の実施形態では、ルーティングトラック３４０が、各セル列３０８の内側のトラック３３８間に配置されている。
図１０は、集積回路レイアウト３００における第６金属層３４２の一実施形態の平面図である。第６金属層３４２は、金属トラック３４４Ａと、金属トラック３４４Ｂと、を含んでもよい。特定の実施形態では、金属トラック３４４Ａは、単一幅の金属トラックであり、金属トラック３４４Ｂは、２倍幅の金属トラックである。特定の実施形態では、少なくとも１つの金属トラック３４４Ａは、レイアウト３００の内側（又は、レイアウト内の電力グリッドセルの内側）の少なくとも１つの金属トラック３４４Ｂに隣接して（又は、接して）配置されている。
いくつかの実施形態では、図１０に示すように、金属トラック３４４Ａは、金属トラック３４４Ｂの両側、且つ、ルーティングトラック３４６間に配置されている。例えば、金属トラック３４４Ｂは、図１０の中央において、両側に金属トラック３４４Ａを有し、金属トラック３４４Ｂの外側にルーティングトラック３４６を有している。よって、金属トラック３４４Ａ及び金属トラック３４４Ｂは、ルーティングトラック３４６の内側に配置されている。ルーティングトラック３４６は、例えば、信号のルーティングトラックであってもよい。しかしながら、ルーティングトラック３４６は、レイアウト３００内に任意に配置されてもよい。例えば、いくつかの実施形態では、ルーティングトラック３４６は、他の対の金属トラック３４４Ａ，３４４Ｂ間に配置されてもよいし、１つ以上のルーティングトラックがレイアウト３００に存在しなくてもよい。
特定の実施形態では、金属層３４２は、（ルーティングトラック３４６が金属トラック間にあるかどうかに関わらず）金属トラック３４４Ａ，３４４Ｂ間に絶縁材料３４８を含む。絶縁材料３４８は、例えば、酸化物又は別の電気絶縁材料であってもよい。絶縁材料３４８は、金属トラックが金属層３４２内で互いに隣接又は接していたとしても、金属トラック３４４Ａと金属トラック３４４Ｂとを電気的に絶縁してもよい。
金属トラック間に絶縁材料３４８を有するレイアウト３００において金属トラック３４４Ａと金属トラック３４４Ｂとが互いに隣接又は接していると、金属トラックに異なる電圧が使用される場合（例えば、電圧が電源及び接地である場合）に、レイアウトに静電容量が生じる（例えば、電力グリッドに静電容量が生じる）。よって、ルーティングトラック３４６無しに互いに隣接する金属トラック３４４Ａ及び金属トラック３４４Ｂの各対は、レイアウト３００内にビルトイン静電容量を生成する。レイアウト３００内（例えば、電力グリッド無い）のこのビルトイン静電容量は、レイアウト３００を使用する集積回路において使用されるデカップリングコンデンサの必要性を低減又は排除することができる。特定の実施形態では、レイアウト３００は、デカップリングコンデンサが必要とされる可能性のある位置において互いに隣接する又は接する金属トラック３４４Ａ及び金属トラック３４４Ｂを有するように設計されてもよい。
特定の実施形態では、金属トラック３４４Ａは、電源トラック（Ｖｄｄ）であり、金属トラック３４４Ｂは、接地トラック（Ｖｓｓ）である。よって、図１０に示す実施形態では、接地トラック（Ｖｓｓ）は、電源トラック（Ｖｄｄ）の２倍の幅を有する。しかしながら、電源トラック及び接地トラックの幅及び／又は位置が入れ替えられてもよいことを理解されたい。例えば、金属トラック３４４Ａが接地トラックであって、金属トラック３４４Ｂが電源トラックであってもよいし、金属トラック３４４Ａ及び金属トラック３４４Ｂの位置がレイアウト３００内で入れ替えられてもよい。また、レイアウト３００内の第６金属層３４２又は任意の他の金属層として他の電圧トラックが考えられる。
図１１は、集積回路レイアウト３００における第７金属層３５０の一実施形態の平面図である。特定の実施形態では、第７金属層３５０は、図９に示す第５金属層３３６とほぼ同様の金属トラック３３８と、ルーティングトラック３４０と、を含む。いくつかの実施形態では、第７金属層３５０の金属トラック３３８は、第５金属層３３６の金属トラック３３８とは異なる幅を有してもよい。
図１２は、集積回路レイアウト３００における第８金属層３５２の一実施形態の平面図である。特定の実施形態では、第８金属層３５２は、図１０に示す第６金属層３４２とほぼ同様の金属トラック３４４と、ルーティングトラック３４６と、絶縁材料３４８と、を含む。
図１３は、集積回路レイアウト３００における第９金属層３５４の一実施形態の平面図である。特定の実施形態では、第９金属層３５４は、図１０及び図１２に示す第６金属層３４２とほぼ同様の金属トラック３４４と、ルーティングトラック３４６と、絶縁材料３４８と、を含む。しかしながら、図１３に示す金属トラック３４４，ルーティングトラック３４６及び絶縁材料３４８の実施形態は、図１０及び図１２に示す実施形態に対してほぼ垂直方向に向いている。また、ルーティングトラック３４６は、セル列３０８間の境界に沿ってルーティングトラックが存在しないように、より少数のルーティングトラックを含んでもよい（例えば、図１３に示すルーティングトラック３４６の実施形態では、セル列の境界の両側に１つのトラックを有する２つのトラックのみを有する）。
図４〜図１３は、集積回路レイアウト３００（例えば、集積回路用の電力グリッドレイアウト）における９つの金属層を示しているが、追加の金属層を集積回路レイアウトに含めることができることを理解されたい。追加の金属層は、（例えば、図９に示す実施形態と同様の）標準的なセル列設計、又は、本明細書に記載された金属層に関する任意のセル列設計を含んでもよい。また、図４〜図１３は、特定の金属層におけるセル列設計の特定の実施形態を示しているが、レイアウト３００内の金属層間でセル列設計を変更可能であることが当業者によって理解されるであろう。例えば、第３金属層３２０のセル列設計は、他の奇数の金属層で使用されてもよいし、及び／又は、第４金属層３２４のセル列設計は、他の偶数の金属層で使用されてもよい。さらに、セル列設計は、奇数の金属層と、偶数の金属層との間で入れ替えられてもよい（例えば、任意の金属層におけるセル列設計の向きは、示された向きに対して垂直であってもよい）。よって、集積回路レイアウトは、本明細書に記載された実施形態及び添付の特許請求の範囲の趣旨及び範囲から逸脱することなく、本明細書に記載された金属層のセル列設計の任意の組み合わせを有するように設計されてもよい。
特定の実施形態では、本明細書に記載された１つ以上の集積回路レイアウトは、非一時的なコンピュータ可読媒体に記憶された命令を実行する１つ以上のプロセッサ（例えば、コンピュータプロセッサ）を使用して設計及び／又は実装されてもよい。例えば、図４〜図１３に示すレイアウト３００は、コンピュータ可読記憶媒体（例えば、非一時的なコンピュータ可読記憶媒体）にプログラム命令として記憶された命令を実行する１つ以上のプロセッサによって実行される１つ以上のステップを用いて設計及び／又は実装されてもよい。
図４〜図１３に示すレイアウト３００の様々な部分は、様々な電子設計自動化（ＥＤＡ）ツール又はコンピュータ支援設計（ＣＡＤ）ツールによって設計及び／又は実装されてもよい。このようなＥＤＡ又はＣＡＤツールの例には、ＳｙｎｏｐｓｙｓのＤｅｓｉｇｎ Ｃｏｍｐｉｌｅｒ（登録商標）、ＣａｄｅｎｃｅのＥｎｃｏｕｎｔｅｒ（登録商標）ＲＴＬ Ｃｏｍｐｉｌｅｒ、ＳｙｎｏｐｓｉｓのＩＣ Ｃｏｍｐｉｌｅｒ等が含まれる。このようなＥＤＡ又はＣＡＤツールは、コンピュータプロセッサによって実行されると、レイアウト３００等の集積回路レイアウトをプロセッサに生成させ、より具体的には、集積回路の製造に使用する１つ以上のファイルを生成させるコンピュータプログラム命令の１つ以上のモジュールを含んでもよい。
図１４は、例示的なコンピュータシステム４１０の一実施形態のブロック図である。例示的なコンピュータシステム４１０を使用して、本明細書に記載された１つ以上の実施形態を実施することができる。いくつかの実施形態では、コンピュータシステム４１０は、図４〜図１３に示すレイアウト３００等のように本明細書に記載された１つ以上の実施形態を実施するために、ユーザによって操作可能である。図１４の実施形態では、コンピュータシステム４１０は、プロセッサ４１２と、メモリ４１４と、様々な周辺デバイス４１６と、を含む。プロセッサ４１２は、メモリ４１４及び周辺デバイス４１６に接続されている。プロセッサ４１２は、プロセス２００用の命令（ソフトウェアに存在し得る）を含む命令を実行するように構成されている。様々な実施形態では、プロセッサ４１２は、任意の所望の命令セットを実装してもよい。いくつかの実施形態では、コンピュータシステム４１０は、２つ以上のプロセッサを含んでもよい。さらに、プロセッサ４１２は、１つ以上のプロセッサ又は１つ以上のプロセッサコアを含んでもよい。
プロセッサ４１２は、任意の所望の方法でメモリ４１４及び周辺デバイス４１６に接続することができる。例えば、いくつかの実施形態では、プロセッサ４１２は、様々な相互接続を介してメモリ４１４及び／又は周辺デバイス４１６に接続されてもよい。代替的又は追加的に、プロセッサ４１２、メモリ４１４及び周辺デバイス４１６を接続するために、１つ以上のブリッジチップが使用されてもよい。
メモリ４１４は、任意のタイプのメモリシステムを有してもよい。例えば、メモリ４１４は、ＤＲＡＭ、より具体的には、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭ、ＲＤＲＡＭ等を有してもよい。メモリ４１４とインタフェースするためのメモリコントローラを含むことができ、及び／又は、プロセッサ４１２がメモリコントローラを含んでもよい。メモリ４１４は、使用中にプロセッサ４１２によって実行される命令、使用中にプロセッサによって操作されデータ等を記憶することができる。
周辺デバイス４１６は、コンピュータシステム４１０に含まれるか接続される任意のタイプのハードウェアデバイス（例えば、図１５に示すコンピュータアクセス可能記憶媒体５００や、ビデオハードウェア、オーディオハードウェア、ユーザインタフェースデバイス、ネットワーキングハードウェア等の他の入出力（Ｉ／Ｏ）デバイスをオプションで含むストレージデバイス）を表してもよい。
図１５を参照すると、コンピュータアクセス可能記憶媒体５００の一実施形態のブロック図は、集積回路設計に含まれるレイアウト３００（図４〜図１３に示す）を表す１つ以上のデータ構造と、レイアウト３００を形成するプロセスを表す１つ以上のコードシーケンス５０２と、を含む。各コードシーケンスは、コンピュータ内のプロセッサによって実行されると、対応するコードシーケンスについて記述された動作を実行する１つ以上の命令を含むことができる。一般的に言えば、コンピュータアクセス可能記憶媒体は、命令及び／又はデータをコンピュータに提供するために、使用中にコンピュータによってアクセス可能な任意の記憶媒体を含むことができる。例えば、コンピュータアクセス可能記憶媒体は、磁気又は光学媒体等の非一時的な記憶媒体（例えば、ディスク（固定若しくは取り外し可能）、テープ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ又はＢｌｕ−Ｒａｙ（登録商標））等を含んでもよい。記憶媒体は、揮発性又は不揮発性メモリ媒体（例えば、ＲＡＭ（例えば、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、ラムバスＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ等）をさらに含んでもよい。記憶媒体は、記憶媒体が命令／データを提供するコンピュータ内に物理的に含まれてもよい。或いは、記憶媒体は、コンピュータに接続されてもよい。例えば、記憶媒体は、ネットワーク接続ストレージ等のように、ネットワーク又は無線リンクを介してコンピュータに接続されてもよい。記憶媒体は、ユニバーサルシリアルバス（ＵＳＢ）等の周辺機器インタフェースを介して接続されてもよい。概して、コンピュータアクセス可能記憶媒体５００は、非一時的な方法でデータを記憶することができ、この場合、非一時的とは、命令／データを信号で送信しないことを指してもよい。例えば、非一時的な記憶装置は、揮発性（及び、電源遮断に応じて、記憶された命令／データを失う可能性がある）であってもよいし、不揮発性であってもよい。
概して、コンピュータアクセス可能記憶媒体５００に保持されるレイアウト３００のデータベースは、プログラムによって読み出され、レイアウト３００を含むハードウェアを製造するために直接的又は間接的に使用可能なデータベースであってもよい。例えば、データベースは、Ｖｅｒｉｌｏｇ、ＶＨＤＬ等のハイレベル設計言語（ＨＤＬ）におけるハードウェア機能の動作レベル記述又はレジスタ転送レベル（ＲＴＬ）記述を含む。記述は、合成ツールによって読み取られ、合成ツールは、記述を合成して、集積回路のレイアウトの生成に使用される集積回路のネットリストを生成することができる。次に、ネットリストを配置してルーティングし、マスクに適用される幾何学的形状を記述するデータセットを生成することができる。次いで、マスクは、レイアウト３００に対応する１つ以上の半導体回路を製造するために、様々な半導体製造工程で使用されてもよい。或いは、コンピュータアクセス可能記憶媒体５００上のデータベースは、必要に応じて、ネットリスト（合成ライブラリを伴う又は伴わない）であってもよいし、データセットであってもよい。
本開示で説明された実施形態の様々な態様のさらなる変更及び代替形態が、この説明に鑑みて当業者に明らかとなるであろう。したがって、この説明は、単なる例示として解釈されるべきであり、発明を実施する一般的な方法を当業者に教示することを目的としている。本明細書に示して説明した実施形態は、現在好ましい実施形態として解釈されるべきであることを理解されたい。この説明の利益を得た後に当業者に明らかとなるように、本明細書に図示及び記載されたものの代わりの要素及び材料が用いられてもよいし、部品及びプロセスが逆にされてもよいし、実施形態の特定の機能が独立して利用されてもよい。以下の特許請求の範囲の趣旨及び範囲から逸脱することなく、本明細書に記載された要素が変更されてもよい。

Claims (20)

  1. 複数の金属トラックを備える第１金属層であって、前記複数の金属トラックは、第１電圧である少なくとも１つの第１金属トラックと、第２電圧である少なくとも１つの第２金属トラックと、を備え、前記少なくとも１つの第１金属トラックと、前記少なくとも１つの第２金属トラックとは、前記第１金属層においてほぼ平行である、第１金属層と、
    前記第１金属層上の絶縁層と、
    前記絶縁層上の第２金属層であって、前記第２金属層は第３金属トラックを備え、前記第３金属トラックは、互いに電気的に絶縁された複数の個別の金属部分を備え、前記第３金属トラックの第１金属部分は、前記第１電圧である前記少なくとも１つの第１金属トラックに接続されており、前記第３金属トラックの第２金属部分は、前記第２電圧である前記少なくとも１つの第２金属トラックに接続されている、第２金属層と、を備える、
    集積回路。
  2. 前記第３金属トラックの前記第１金属部分は、前記絶縁層を貫通する第１ビアによって前記少なくとも１つの第１金属トラックに接続されている、
    請求項１の集積回路。
  3. 前記第３金属トラックの前記第２金属部分は、前記絶縁層を貫通する第２ビアによって前記少なくとも１つの第２金属トラックに接続されている、
    請求項１の集積回路。
  4. 前記第２金属層において第４金属トラックを備え、前記第４金属トラックは、互いに電気的に絶縁された複数の個別の金属部分を備え、第４金属トラックの第１金属部分は、前記第１電圧である前記少なくとも１つの第１金属トラックに接続されており、第４金属トラックの第２金属部分は、前記第２電圧である前記少なくとも１つの第２金属トラックに接続されている、
    請求項１の集積回路。
  5. 前記第１電圧である前記少なくとも１つの第１金属トラックは、前記集積回路の２つの標準セル間で共有されている、
    請求項１の集積回路。
  6. 前記第１金属部分に接続された前記第１電圧である前記少なくとも１つの第１金属トラックの一部と、前記第２金属部分に接続された前記第２電圧である前記少なくとも１つの第２金属トラックの一部とは、前記集積回路の標準セルに配置されている、
    請求項１の集積回路。
  7. 前記第１金属層において前記第１電圧である少なくとも１つの追加の第１金属トラックを備え、前記第１電圧である前記少なくとも１つの追加の第１金属トラックは、前記第３金属トラックの前記第１金属部分に接続されている、
    請求項１の集積回路。
  8. 前記第１電圧である前記少なくとも１つの追加の第１金属トラックは、前記第１電圧である前記少なくとも１つの第１金属トラックとは異なる前記集積回路のセルに配置されている、
    請求項７の集積回路。
  9. 前記第１金属層の前記複数の金属トラックは第１方向に向けられており、前記第２金属層の前記第３金属トラックは第２方向に向けられており、前記第１方向は前記第２方向に対してほぼ垂直である、
    請求項１の集積回路。
  10. 実行されると、集積回路を製造するための複数の命令を記憶するコンピュータ可読記憶媒体であって、
    前記集積回路は、
    複数の金属トラックを備える第１金属層であって、前記複数の金属トラックは、第１電圧である少なくとも１つの第１金属トラックと、第２電圧である少なくとも１つの第２金属トラックと、を備え、前記少なくとも１つの第１金属トラックと、前記少なくとも１つの第２金属トラックとは、前記第１金属層においてほぼ平行である、第１金属層と、
    前記第１金属層上の絶縁層と、
    前記絶縁層上の第２金属層であって、前記第２金属層は第３金属トラックを備え、前記第３金属トラックは、互いに電気的に絶縁された複数の個別の金属部分を備え、前記第３金属トラックの第１金属部分は、前記第１電圧である前記少なくとも１つの第１金属トラックに接続されており、前記第３金属トラックの第２金属部分は、前記第２電圧である前記少なくとも１つの第２金属トラックに接続されている、第２金属層と、を備える、
    コンピュータ可読記憶媒体。
  11. 金属層を備える集積回路であって、
    前記金属層は、
    第１電圧である第１金属トラックと、
    前記第１金属トラックに隣接する第２金属トラックであって、第２電圧である第２金属トラックと、
    前記第２金属トラックに隣接する第３金属トラックであって、前記第２金属トラックを介して前記第１金属トラックの反対側にあり、前記第１電圧である第３金属トラックと、
    前記第１金属トラックと前記第２金属トラックとの間に配置され、且つ、前記第２金属トラックと前記第３金属トラックとの間に配置され、前記金属層において各金属トラックを互いに電気的に絶縁する電気絶縁材料と、を備える、
    集積回路。
  12. 追加の金属層であって、１つ以上の金属トラックと、前記金属層の各金属トラックの向きに対してほぼ垂直方向に向く１つ以上のルーティングトラックと、を備える、追加の金属層と、
    前記金属層と前記追加の金属層との間に配置された絶縁層と、を備える、
    請求項１１の集積回路。
  13. 前記第１金属トラック及び前記第３金属トラックは、単一幅の金属トラックを備え、前記第２金属トラックは、２倍幅の金属トラックを備える、
    請求項１１の集積回路。
  14. 前記第１電圧はドレイン電圧を含み、前記第２電圧はソース電圧を含む、
    請求項１１の集積回路。
  15. 前記第１電圧はソース電圧を含み、前記第２電圧はドレイン電圧を含み、
    請求項１１の集積回路。
  16. 第１ルーティングトラックと、第２ルーティングトラックと、を備え、前記第１ルーティングトラックは、前記第１金属トラックに隣接し、前記第１金属トラックを介して前記第２金属トラックの反対側にあるように配置されており、前記第２ルーティングトラックは、前記第３金属トラックに隣接し、前記第３金属トラックを介して前記第２金属トラックの反対側にあるように配置されている、
    請求項１１の集積回路。
  17. 前記第１金属トラック、前記電気絶縁材料及び前記第２金属トラックは、前記金属層においてコンデンサを形成する、
    請求項１１の集積回路。
  18. 前記第２金属トラック、前記電気絶縁材料及び前記第３金属トラックは、前記金属層においてコンデンサを形成する、
    請求項１１の集積回路。
  19. １つ以上の金属トラックと、前記金属層において前記金属トラックの向きに対してほぼ垂直方向に向く１つ以上のルーティングトラックと、を備える第１の追加の金属層と、
    前記金属層と前記第１の追加の金属層との間に配置された第１絶縁層と、
    第２の追加の金属層であって、
    第１電圧である第１金属トラックと、
    前記第１金属トラックに隣接する第２金属トラックであって、第２電圧である第２金属トラックと、
    前記第２金属トラックに隣接する第３金属トラックであって、前記第２金属トラックを介して前記第１金属トラックの反対側にあり、前記第１電圧である第３金属トラックと、
    前記第２の追加の金属層において、前記第１金属トラックと前記第２金属トラックとの間に配置され、且つ、前記第２金属トラックと前記第３金属トラックとの間に配置され、前記第２の追加の金属層において各金属トラックを互いに電気的に絶縁する電気絶縁材料と、を備える、第２の追加の金属層と、
    前記第１の追加の金属層と前記第２の追加の金属層との間に配置された第２絶縁層と、を備える、
    請求項１１の集積回路。
  20. 実行されると、金属層を備える集積回路を製造するための複数の命令を記憶するコンピュータ可読記憶媒体であって、
    前記金属層は、
    第１ルーティングトラックと、
    第２ルーティングトラックと、
    第１電圧である第１金属トラックと、
    第２電圧である第２金属トラックと、
    前記第１電圧である第３金属トラックと、を備え、
    前記第１金属トラックと、前記第２金属トラックと、前記第３金属トラックとは、前記第１ルーティングトラックと前記第２ルーティングトラックとの間に配置されており、前記金属層において互いに電気的に絶縁されており、前記第２金属トラックは、前記第１金属トラックと前記第３金属トラックとの間に配置されている、
    コンピュータ可読記憶媒体。
JP2019515884A 2016-09-23 2017-09-21 集積回路用の電力グリッドレイアウト設計 Active JP7125388B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022128778A JP2022160692A (ja) 2016-09-23 2022-08-12 集積回路用の電力グリッドレイアウト設計

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/275,028 2016-09-23
US15/275,028 US11189569B2 (en) 2016-09-23 2016-09-23 Power grid layout designs for integrated circuits
PCT/US2017/052775 WO2018057778A2 (en) 2016-09-23 2017-09-21 Power grid layout designs for integrated circuits

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022128778A Division JP2022160692A (ja) 2016-09-23 2022-08-12 集積回路用の電力グリッドレイアウト設計

Publications (2)

Publication Number Publication Date
JP2019531602A true JP2019531602A (ja) 2019-10-31
JP7125388B2 JP7125388B2 (ja) 2022-08-24

Family

ID=60009741

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019515884A Active JP7125388B2 (ja) 2016-09-23 2017-09-21 集積回路用の電力グリッドレイアウト設計
JP2022128778A Pending JP2022160692A (ja) 2016-09-23 2022-08-12 集積回路用の電力グリッドレイアウト設計

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022128778A Pending JP2022160692A (ja) 2016-09-23 2022-08-12 集積回路用の電力グリッドレイアウト設計

Country Status (6)

Country Link
US (1) US11189569B2 (ja)
EP (1) EP3516690A2 (ja)
JP (2) JP7125388B2 (ja)
KR (1) KR102438123B1 (ja)
CN (1) CN110226227B (ja)
WO (1) WO2018057778A2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515175B2 (en) * 2016-12-15 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Block-level design method for heterogeneous PG-structure cells
US11211330B2 (en) * 2017-05-01 2021-12-28 Advanced Micro Devices, Inc. Standard cell layout architectures and drawing styles for 5nm and beyond
US11347925B2 (en) 2017-05-01 2022-05-31 Advanced Micro Devices, Inc. Power grid architecture and optimization with EUV lithography
US10304728B2 (en) 2017-05-01 2019-05-28 Advanced Micro Devices, Inc. Double spacer immersion lithography triple patterning flow and method
US10747931B2 (en) 2017-07-28 2020-08-18 Advanced Micro Devices, Inc. Shift of circuit periphery layout to leverage optimal use of available metal tracks in periphery logic
US11120190B2 (en) 2017-11-21 2021-09-14 Advanced Micro Devices, Inc. Metal zero power ground stub route to reduce cell area and improve cell placement at the chip level
US10438937B1 (en) 2018-04-27 2019-10-08 Advanced Micro Devices, Inc. Metal zero contact via redundancy on output nodes and inset power rail architecture
US10818762B2 (en) 2018-05-25 2020-10-27 Advanced Micro Devices, Inc. Gate contact over active region in cell
US11682664B2 (en) * 2019-01-31 2023-06-20 Intel Corporation Standard cell architecture with power tracks completely inside a cell
US10784199B2 (en) * 2019-02-20 2020-09-22 Micron Technology, Inc. Component inter-digitated VIAS and leads
US10796061B1 (en) * 2019-08-29 2020-10-06 Advanced Micro Devices, Inc. Standard cell and power grid architectures with EUV lithography
US11652050B2 (en) 2020-12-28 2023-05-16 Advanced Micro Devices, Inc. Inset power post and strap architecture with reduced voltage droop
US11862640B2 (en) 2021-09-29 2024-01-02 Advanced Micro Devices, Inc. Cross field effect transistor (XFET) library architecture power routing

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007324409A (ja) * 2006-06-01 2007-12-13 Elpida Memory Inc 半導体装置
US20130155753A1 (en) * 2011-12-19 2013-06-20 SK Hynix Inc. Method for implementing spare logic of semiconductor memory apparatus and structure thereof
JP2014060355A (ja) * 2012-09-19 2014-04-03 Renesas Electronics Corp 半導体集積回路の設計方法、設計装置及び設計プログラム

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5889329A (en) 1994-11-02 1999-03-30 Lsi Logic Corporation Tri-directional interconnect architecture for SRAM
CN1210785C (zh) * 2002-04-04 2005-07-13 台湾积体电路制造股份有限公司 电源供应扰动双轨电源供应的互补式金属氧化组件布局
DE102004014472B4 (de) 2004-03-24 2012-05-03 Infineon Technologies Ag Anwendungsspezifischer integrierter Halbleiter-Schaltkreis
US7761831B2 (en) * 2005-12-29 2010-07-20 Mosaid Technologies Incorporated ASIC design using clock and power grid standard cell
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7984395B2 (en) 2008-01-17 2011-07-19 Synopsys, Inc. Hierarchical compression for metal one logic layer
JP5410082B2 (ja) 2008-12-12 2014-02-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8533641B2 (en) 2011-10-07 2013-09-10 Baysand Inc. Gate array architecture with multiple programmable regions
US8901615B2 (en) 2012-06-13 2014-12-02 Synopsys, Inc. N-channel and P-channel end-to-end finfet cell architecture
US20140068535A1 (en) * 2012-08-31 2014-03-06 Advanced Micro Devices, Inc. System and method for configuring a transistor device using rx tuck
US10283437B2 (en) 2012-11-27 2019-05-07 Advanced Micro Devices, Inc. Metal density distribution for double pattern lithography
US9331013B2 (en) 2013-03-14 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated capacitor
JPWO2015083281A1 (ja) 2013-12-06 2017-03-16 ルネサスエレクトロニクス株式会社 半導体装置
US9136267B2 (en) * 2014-02-07 2015-09-15 Omnivision Technologies, Inc. Standard cell global routing channels over active regions
KR102369511B1 (ko) * 2015-07-08 2022-03-03 삼성전자주식회사 반도체 집적 회로 및 이를 포함하는 전자 시스템
US10672708B2 (en) 2015-11-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Standard-cell layout structure with horn power and smart metal cut
US10109619B2 (en) 2016-06-06 2018-10-23 Qualcomm Incorporated Methods and apparatus for using split N-well cells in a merged N-well block
US9837398B1 (en) 2016-11-23 2017-12-05 Advanced Micro Devices, Inc. Metal track cutting in standard cell layouts
US10270430B2 (en) 2016-12-28 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Cell of transmission gate free circuit and integrated circuit and integrated circuit layout including the same
US10503859B2 (en) 2017-08-30 2019-12-10 Arm Limited Integrated circuit design and/or fabrication
US20190103394A1 (en) 2017-09-29 2019-04-04 Qualcomm Incorporated Thermally conscious standard cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007324409A (ja) * 2006-06-01 2007-12-13 Elpida Memory Inc 半導体装置
US20130155753A1 (en) * 2011-12-19 2013-06-20 SK Hynix Inc. Method for implementing spare logic of semiconductor memory apparatus and structure thereof
JP2014060355A (ja) * 2012-09-19 2014-04-03 Renesas Electronics Corp 半導体集積回路の設計方法、設計装置及び設計プログラム

Also Published As

Publication number Publication date
CN110226227A (zh) 2019-09-10
US11189569B2 (en) 2021-11-30
WO2018057778A3 (en) 2018-05-03
WO2018057778A2 (en) 2018-03-29
CN110226227B (zh) 2024-02-02
EP3516690A2 (en) 2019-07-31
US20180090440A1 (en) 2018-03-29
KR20190053194A (ko) 2019-05-17
JP2022160692A (ja) 2022-10-19
JP7125388B2 (ja) 2022-08-24
KR102438123B1 (ko) 2022-08-30

Similar Documents

Publication Publication Date Title
JP7125388B2 (ja) 集積回路用の電力グリッドレイアウト設計
US9691768B2 (en) Nanowire or 2D material strips interconnects in an integrated circuit cell
US10256223B2 (en) Cells having transistors and interconnects including nanowires or 2D material strips
EP3158576B1 (en) Design tools for integrated circuit components including nanowires and 2d material strips
US9378320B2 (en) Array with intercell conductors including nanowires or 2D material strips
JP7193474B2 (ja) Ｅｕｖリソグラフィを用いたパワーグリッドのアーキテクチャ及び最適化
TWI492081B (zh) 靜態隨機存取記憶體佈局
US20150370948A1 (en) Memory cells having transistors with different numbers of nanowires or 2d material strips
KR20200087190A (ko) 셀 영역을 감소시키고 셀 배치를 칩 레벨로 개선하는 금속0 전원 및 접지 포스트 라우팅
KR20210002649A (ko) 셀의 활성 영역 위의 게이트 접점
KR20240057441A (ko) 감소된 접촉 게이트 폴리 피치 및 이중 높이 셀들을 활용하는 감소된 전압 드룹을 위한 표준 셀 설계 아키텍처
WO2015200363A1 (en) Memory cells and logic cells having transistors with different numbers of nanowires or 2d material strips
Kim et al. NS3K: A 3-nm nanosheet FET standard cell library development and its impact
JP4786989B2 (ja) 半導体集積回路装置
JP7572948B2 (ja) セル内のアクティブ領域でのゲート接点
US20240363531A1 (en) Integrated circuits including backside wiring
US20230142050A1 (en) Integrated circuit and method of manufacturing the same
US20240128164A1 (en) Integrated circuit including through-silicon via and method of designing the integrated circuit
US20240365528A1 (en) Integrated circuit including backside wires

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200918

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210922

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211005

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20211227

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20220302

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220712

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220812

R150 Certificate of patent or registration of utility model

Ref document number: 7125388

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150