JP2019525662A - 集積回路におけるシングルバンド送信および受信径路からマルチバンド送信および受信径路への再構成 - Google Patents

集積回路におけるシングルバンド送信および受信径路からマルチバンド送信および受信径路への再構成 Download PDF

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Abstract

一例としての送信機（１０４）は、第１および第２の回路段（２５０，２５２）とインターフェイス回路（２０６）とを含む。第１の回路段は、ベースバンド信号から、各々が異なる搬送周波数を有する変調信号を生成するように構成される。第２の回路段は、アンテナ（１１０）によって放射される無線周波数（ＲＦ）エネルギを生成するように構成される。インターフェイス回路は第１の回路段と第２の回路段との間に結合される。第２の回路段およびインターフェイス回路は、第１のモードおよび第２のモードを提供するように構成可能である。第１のモードにおいて、第２の回路段は送信径路（１１４）を提供し、インターフェイス回路は、変調信号各々を送信径路のうちの１つに結合する。第２のモードにおいて、第２の回路段は第１の送信径路（１１４）を提供し、インターフェイス回路は、変調信号のうちの少なくとも２つの変調信号の和を第１の送信径路に結合する。

Description

本開示の例は、概して電子回路に関し、具体的には集積回路におけるシングルバンド送信および受信径路からマルチバンド送信および受信径路への再構成に関する。
背景
現在の遠隔無線ヘッド（remote radio head）（ＲＲＨ）アーキテクチャは一般的に、各アンテナへのシングルバンドの送信および受信径路をサポートする。市場では、システムコストを下げるために複数のバンドを同一のアンテナを通して同時に送信する（「マルチバンド」送信および受信）ことが強く求められている。マルチバンドサポートは一般的に、所与の送受信径路内の専用デジタル信号プロセッサ（digital signal processor）（ＤＳＰ）回路を用いて実現する。しかしながら、シングルおよびマルチバンドデプロイ要求は数限りなく存在する。専用ＤＳＰ回路の使用は、デプロイ要求すべてをサポートしようとするときのコストのオーバーヘッドの増加および柔軟性の欠落につながる。
概要
集積回路（ＩＣ）におけるシングルバンド送信および受信径路からマルチバンド送信および受信径路への再構成のための技術について説明する。一例において、送信機は、第１および第２の回路段とインターフェイス回路とを備える。第１の回路段はベースバンド信号から変調信号を生成するように構成され、変調信号は各々、複数の搬送周波数のうちの1つの搬送周波数を有するデジタル信号を含む。第２の回路段は、１つ以上のアンテナによって放射される無線周波数（ＲＦ）エネルギを生成するように構成される。インターフェイス回路は第１の回路段と第２の回路段との間に結合される。第２の回路段およびインターフェイス回路は、第１のモードおよび第２のモードを提供するように構成可能である。第１のモードにおいて、第２の回路段は複数の送信径路を提供し、インターフェイス回路は、変調信号各々を複数の送信径路のうちの１つの送信径路に結合する。第２のモードにおいて、第２の回路段は第１の送信径路を提供し、インターフェイス回路は、変調信号のうちの少なくとも２つの変調信号の和を第１の送信径路に結合する。
別の例において、受信機は、第１の回路段と、第２の回路段と、インターフェイス回路とを備える。第１の回路段は１つ以上のアンテナから無線周波数（ＲＦ）エネルギを受けるように構成される。第２の回路段は複数の復調径路を有し、複数の復調径路は各々、複数の周波数のうちの１つの周波数を処理するように構成されたデジタル復調器を含む。インターフェイス回路は第１の回路段と第２の回路段との間に結合される。第１の回路段およびインターフェイス回路は、第１のモードおよび第２のモードを提供するように構成可能である。第１のモードにおいて、第１の回路段はＲＦエネルギから複数のデジタル信号を生成し、インターフェイス回路は、複数のデジタル信号各々を、複数の復調径路のうちの１つの復調径路に結合する。第２のモードにおいて、第１の回路段はＲＦエネルギから第１のデジタル信号を生成し、インターフェイス回路は、第１のデジタル信号を、複数の復調径路のうちの少なくとも２つの復調径路に結合する。
上記およびその他の局面は、以下の詳細な説明を参照することによって理解することができる。
上記特徴の詳細な理解が可能になるように、先に簡単に概要を述べた、より具体的な説明を、例示される実装例を参照しながら提供することができる。これらの実装例のうちのいくつかは添付の図面に示されている。しかしながら、添付の図面は、典型的な実装例を示しているだけであり、したがってその範囲を限定するとみなされてはならない。
一例に係る通信システムを示すブロック図である。 一例に係る送信機を示すブロック図である。 一例に係る図２の送信機の構成を示すブロック図である。 一例に係る図２の送信機の別の構成を示すブロック図である。 一例に係る受信機を示すブロック図である。 一例に係る図５の受信機の構成を示すブロック図である。 一例に係る図５の受信機の別の構成を示すブロック図である。 一例に係る構成可能なシングルバンド／マルチバンド送信機を構成する方法を示すフロー図である。 一例に係る構成可能なシングルバンド／マルチバンド受信機を構成する方法１０００を示すフロー図である。
理解し易くするために、複数の図面に共通する同一の要素には、可能であれば同一の参照符号を付している。１つの例の要素がその他の例に好適に含まれ得ることが意図されている。
詳細な説明
以下、さまざまな特徴を図面を参照しながら説明する。図面は必ずしも正しい縮尺で描かれているとは限らないこと、および、上記図面において同様の構造または機能には同様の参照番号が付されていることに注意されたい。これらの図面は、特徴を説明し易くすることを意図しているに過ぎないことに注意されたい。これらは、クレームされている発明を余すところなく説明することを意図している訳でも、クレームされている発明の範囲を限定することを意図している訳でもない。加えて、説明される例は、示されている局面または利点すべてを有する必要はない。特定の例との関連で説明されるある局面またはある利点は、必ずしもその例に限定される訳ではなく、そのように示されていなくても、またはそれほど明確に説明されていなくても、その他いずれの例でも実施することが可能である。
図１は、一例に係る通信システム１００を示すブロック図である。通信システム１００は、シンボル生成器１０２と、データ生成器１０８と、トランシーバ１０１と、アンテナ１１０とを含む。通信システム１００はまた、トランシーバ１０１を制御するように構成されたコントローラ１１２を含み得る。シンボル生成器１０２、データ生成器１０８、コントローラ１１２、およびトランシーバ１０１は、集積回路（ＩＣ）１５０の一部であってもよい。アンテナ１１０は、外部送信線（図示せず）によってＩＣ１５０に結合することができる。
トランシーバ１０１は、構成可能なシングルバンド／マルチバンド送信機１０４（簡単に「送信機１０４」と呼ぶ）と、構成可能なシングルバンド／マルチバンド受信機１０６（簡単に「受信機１０６」と呼ぶ）とを含む。シンボル生成器１０２の入力は、送信すべき入力データを受ける。シンボル生成器１０２の出力は、送信機１０４の入力に結合される。送信機１０４の出力は、アンテナ１１０に結合される。受信機１０６の入力は、アンテナ１１０に結合される。受信機１０６の出力は、データ生成器１０８の入力に結合される。データ生成器１０８の出力は、出力データを提供する。コントローラ１１２の出力は、送信機１０４および受信機１０６それぞれの制御入力に結合される。
動作時、シンボル生成器１０２は、入力データからベースバンド信号を生成する。この入力データはデータビットを含む。シンボル生成器１０２は、入力データのデータビットを、特定のデジタル変調スキームの変調アルファベットの２次元シンボルにマッピングする。各種デジタル変調スキームを採用することができる。たとえば、１６レベル直交位相振幅変調（ＱＡＭ）スキームは、１６シンボルのアルファベット（コンスタレーションとも呼ばれる）を含み、各シンボルは、入力データのうちの４データビットを表す。各２次元シンボルは、同相（in-phase）（Ｉ）座標および直交位相（quadrature-phase）（Ｑ）座標によって表される。ＱＡＭ、四位相偏移変調（ＱＰＳＫ）などのような直交位相変調スキームの場合、シンボル生成器１０２は、シンボルごとにＩ成分とＱ成分とを生成する。振幅偏移変調（ＡＳＫ）のような単相変調スキームの場合、シンボル生成器１０２は、シンボルごとにＩ成分を生成する（Ｑ成分はゼロ)。一般的に、シンボル生成器１０２が生成するベースバンド信号は、Ｉシンボル成分を有するＩベースバンド信号を含み得る、または、ＩおよびＱシンボル成分双方をそれぞれが有するＩおよびＱベースバンド信号双方を含み得る。
各ベースバンド信号はデジタル信号である。本明細書で使用するデジタル信号は、ｋビットコードのシーケンスであり、ｋはゼロよりも大きい正の整数である。たとえば、各コードは、シンボルのＩまたはＱ成分の値を表す。単位インターバル当たりのコードの数が、コードレート（サンプルレート）である。デジタル信号は、概念上、離散時間・離散振幅信号として見ることもでき、各離散時間における信号の振幅は、２ｋ個の離散値から選択される。
送信機１０４は、シンボル生成器１０２から出力されたベースバンド信号に応答して１つ以上の無線周波数（ＲＦ）アナログ信号を生成する。アナログ信号は、連続時間・連続振幅信号である。送信機１０４は、複数の変調器径路１１３を含み、１つ以上の送信径路１１４を含むように構成可能である。送信径路１１４は各々、アンテナ１１０に結合される。第１のモード（「シングルバンドモード」）において、送信機１０４は、複数の送信径路１１４を含むように構成される。変調器径路１１３は、ベースバンド信号から変調信号を生成し、送信径路１１４は各々、変調信号から生成され単一のＲＦ周波数帯を有するＲＦアナログ信号を出力する。シングルバンドモードにおいて、送信機１０４は、アンテナ１１０による放射のために異なるＲＦ周波数帯を各々が有する複数のＲＦアナログ信号を出力する。
第２のモード（「マルチバンドモード」）において、変調器径路１１３は、ベースバンド信号から変調信号を生成し、１つ以上の送信径路１１４各々は、変調信号のうちの少なくとも２つの変調信号の和を受ける。マルチバンドモードにおいて、各送信径路１１４は、複数の変調信号の複数の周波数帯を組み合わせることによって生成したＲＦアナログ信号を出力する。送信機１０４は、アンテナ１１０による放射のために１つ以上のＲＦアナログ信号を出力する。送信機１０４は、以下でさらに説明する複数のマルチバンドモードを含み得る。送信機１０４のモードはコントローラ１１２によって選択される。
受信機１０６は、アンテナ１１０が受けたＲＦエネルギからベースバンド信号を生成する。受信機１０６は、複数の復調器径路１１６を含み、１つ以上の受信径路１１５を含むように構成可能である。受信径路１１５は各々、アンテナ１１０に結合される。復調器径路１１６は各々、異なる搬送周波数を復調する。第１のモード（「シングルバンドモード」）において、受信機１０６は複数の受信径路１１５を含むように構成される。受信径路１１５は、アンテナ１１０が受けたＲＦエネルギからデジタル信号を生成し、各復調器径路１１６は、デジタル信号のうちの１つのデジタル信号から生成されたベースバンド信号を出力する。第２のモード（「マルチバンドモード」）において、受信機１０６は１つ以上の受信径路１１５を含むように構成される。各受信径路１１５は、アンテナ１１０が受けたＲＦエネルギからデジタル信号を生成する。次に、１つの受信径路１１５によって生成されたデジタル信号が、復調器径路１１６のうちの少なくとも２つに結合される。このように、複数の復調器径路１１６は各受信径路１１５を共有する。以下でさらに説明するように、受信機１０６は複数のマルチバンドモードを含み得る。受信機１０６のモードはコントローラ１１２によって選択される。
データ生成器１０８は、受信機１０６から出力されたベースバンド信号から出力データを生成する。データ生成器１０８は、データを送信するのに使用された特定のデジタル変調スキームの変調アルファベットに基づいて、ベースバンド信号のシンボルを出力データのビットにマッピングする。データ生成器１０８は、シンボル生成器１０２と逆のプロセスを実行する。
送信機１０４は、マルチバンド送信をサポートするために、２つ以上のシングルバンド送信径路が動的に再構成されることを可能にする。マルチバンド送信は、入力を多重化して送信径路に加えることによって実現される。送信機１０４は、マルチバンドをサポートするための専用マルチバンドデジタル信号プロセッサ（ＤＳＰ）回路を必要としない。同様に、受信機１０６は、マルチバンド受信をサポートするために、２つ以上のシングルバンド受信径路が動的に再構成されることを可能にする。マルチバンド受信は、受信径路の出力を多重化することによって実現される。受信機１０６は、マルチバンドをサポートするための専用ＤＳＰ回路を必要としない。このように、トランシーバ１０１は、複数の無線アーキテクチャに対し低オーバーヘッドでシングルバンドまたはマルチバンド送受信をサポートするための柔軟性を提供する。
図２は、一例に係る送信機１０４を示すブロック図である。送信機１０４は、第１の回路段２５０と、インターフェイス回路２０６と、第２の回路段２５２とを含む。第１の回路段２５０の入力は、送信すべきベースバンド信号を受ける。第１の回路段２５０の出力は、インターフェイス回路２０６の入力に結合される。第１の回路段２５０の出力は、変調信号を提供する。一般的に、変調信号は、ベースバンド信号によって変調されたデジタルキャリア信号を含む。インターフェイス回路２０６の出力は、第２の回路段２５２の入力に結合される。インターフェイス回路２０６は、変調信号を、第２の回路段２５２によって実現された送信径路１１４に選択的に結合する。第２の回路段２５２の出力はアンテナ１１０に結合される。動作時、第２の回路段２５２の出力は、アンテナ１１０によって放射されるＲＦアナログ信号を提供する。
一例において、第１の回路段２５０は、複数の補間器２０３と、デジタル変調器２０２と、数値制御発振器（numerically controlled oscillator）（ＮＣＯ）２０４とを含む。補間器２０３の入力はベースバンド信号を受ける。補間器２０３の出力は、デジタル変調器２０２の入力に結合される。デジタル変調器２０２のローカル発振器（ＬＯ）入力は、ＮＣＯ２０４の出力に結合される。デジタル変調器２０２の出力は、インターフェイス回路２０６の入力に結合される。変調器径路１１３は各々、デジタル変調器２０２のうちの１つを含む。図２の例において、第１の回路段２５０は、Ｎ個のデジタル変調器２０２１〜２０２Ｎを含み、Ｎは１よりも大きい整数である。よって、送信機１０４はＮ個の変調器径路１１３を含む。補間器２０３は、同相補間器２０３Ｉ１〜２０３ＩＮと、直交位相補間器２０３Ｑ１〜２０３ＱＮと含む。補間器２０３Ｉ１および２０３Ｑ１はデジタル変調器２０２１に結合され、補間器２０３ＩＮおよび２０３ＱＮはデジタル変調器２０３Ｎに結合される。ＮＣＯ２０４は、ＮＣＯ２０４１〜２０４Ｎを含む。ＮＣＯ２０４１〜２０４Ｎは各々、デジタル変調器２０２１〜２０２Ｎのうちの１つのデジタル変調器に結合される。
動作時、補間器２０３は、特定のサンプルレートを有するベースバンド信号を受ける。補間器２０３は、ベースバンド信号を補間することにより、デジタル変調器２０２が処理するサンプルレートを高める。デジタル変調器２０２は、ベースバンド信号を、ＮＣＯ２０４が生成したデジタルキャリア信号と混合する。補間器２０３は、ＮＣＯ２０４が生成したデジタルキャリア信号のサンプルレートと一致するように、ベースバンド信号のサンプルレートを高める。この例において、同相補間器２０３Ｉは、Ｉベースバンド信号を補間し、直交位相補間器２０３Ｑは、Ｑベースバンド信号を補間する。各ＮＣＯ２０４は一対のデジタルキャリア信号を生成し、これらの信号は各々、特定の搬送周波数を有する離散時間・離散振幅シヌソイドを含む。各種構成において、搬送周波数は、中間周波数（ＩＦ）周波数であってもよく、ＲＦ周波数であってもよい。上記一対のデジタルキャリア信号は、互いに直交する（たとえば９０度の位相差）。
デジタル変調器２０２は、補間器２０３から出力されたベースバンド信号およびＮＣＯ２０４から出力されたデジタルキャリア信号から、変調信号を生成する。一般的に、デジタル変調器２０２は、デジタルキャリア信号をベースバンド信号で変調することにより、変調信号を生成する。変調信号は各々、ベースバンド周波数（ベースバンド信号のサンプルレート）からシフトされた搬送周波数を含む。ある構成において、変調信号各々の搬送周波数はＲＦ周波数である。これは、ベースバンド信号がＲＦキャリアを直接（directly）変調するダイレクト（direct）ＲＦ送信機アーキテクチャをサポートする。このような構成において、ＮＣＯ２０４は、選択されたＲＦ周波数を有するデジタルキャリア信号を出力する。
別の構成において、変調信号各々の搬送周波数はＩＦ周波数である。これは、ベースバンド信号がＩＦキャリアを変調しその後ＩＦキャリアがＲＦキャリアにアップコンバートされるＩＦ−ＲＦ送信機アーキテクチャをサポートする。このような構成において、ＮＣＯ２０４は、選択されたＩＦ周波数を有するデジタルキャリア信号を出力する。
ある構成において、デジタル変調器２０２は各々、１つの出力を介して１つの変調信号を出力する。変調信号は、Ｉベースバンド信号によって変調された同相デジタルキャリア信号と、Ｑベースバンド信号によって変調された直交位相デジタルキャリアとの和である。このような場合、変調信号の振幅および位相双方が、Ｉベースバンド信号とＱベースバンド信号との対によって変調される。当然、Ｑベースバンド信号が常にゼロである場合（たとえば、ＡＳＫ等の同相変調スキームが採用される）、変調信号は、Ｉベースバンド信号によって変調された同相デジタルキャリアである。搬送周波数は、ＩＦ周波数であるかまたはＲＦ周波数である可能性がある。
別の構成において、デジタル変調器２０２は各々、２つの出力を介して２つの変調信号を出力する。すなわち、各デジタル変調器２０２は、Ｉ変調信号およびＱ変調信号を提供するＩ出力およびＱ出力を含む。Ｉ変調信号は、Ｉベースバンド信号によって変調されたＩデジタルキャリア信号を含み、Ｑ変調信号は、Ｑベースバンド信号によって変調されたＱデジタルキャリア信号を含む。搬送周波数はＩＦ周波数である。別の構成において、デジタル変調器２０２をバイパスすることによって、補間されたＩベースバンド信号およびＱベースバンド信号がインターフェイス回路２０６に直接送られるようにすることができる。このように、送信機１０４は、リアル（real）ＩＦ／ＲＦ送信機アーキテクチャおよびコンプレックス（complex）ＩＦ送信機アーキテクチャ双方をサポートする。第１の回路段２５０の構成は、コントローラ１１２によって制御することができる。
第２の回路段２５２は、デジタルアナログ変換器（ＤＡＣ）２０８と、フィルタ２０９と、電力増幅器（ＰＡ）２１４とを含む。この例において、第２の回路段２５２は、Ｎ個のＤＡＣ２０８１〜２０８Ｎと、Ｎ個のフィルタ２０９１〜２０９Ｎと、Ｎ個のＰＡ２１４１〜２１４Ｎとを含む。ＤＡＣ２０８の入力は、インターフェイス回路２０６の出力に結合される。ＤＡＣ２０８の出力は、フィルタ２０９の入力に結合される。フィルタ２０９の出力は、ＰＡ２１４の入力に結合される。ＰＡ２１４の出力は、アンテナ１１０に結合される。いくつかの例において、第２の回路段２５２は、アナログ変調器２１０と、フィルタ２１２と、ＰＡ２１６とをさらに含む。アナログ変調器２１０の入力は、フィルタ２０９の出力に結合される。アナログ変調器２１０の出力は、フィルタ２１２の入力に結合される。フィルタ２１２の出力は、ＰＡ２１６の入力に結合される。ＰＡ２１６の出力は、アンテナ１１０に結合される。
第２の回路段２５２は、送信径路１１４を実現する。各種構成において、いくつかの送信径路１１４Ａは各々、ＤＡＣ２０８と、フィルタ２０９と、ＰＡ２１４とを含む。たとえば、第２の回路段２５２は、Ｎ個の送信径路１１４Ａを含むように構成できる。その他の出力径路１１４Ｂは各々、ＤＡＣ２０８と、フィルタ２０９と、アナログ変調器２１０と、フィルタ２１２と、ＰＡ２１６とを含む。第２の回路段２５２は、Ｎ個以下の出力径路１１４Ｂを含むように構成できる。たとえば、第２の回路段２５２は、Ｎ／２個の出力径路１１４Ｂを含むように構成できる。アナログ変調器２１０、ＰＡ２１４、およびＰＡ２１６は、コントローラ１１２が制御信号を用いて選択的にイネーブルにすることができる。このように、第２の回路段２５２は、送信機１０４のモードに応じて送信径路１１４の異なる構成を含むことができる。
インターフェイス回路２０６は、コントローラ１１２によって選択されたモードに応じて、第１の回路段２５０から出力された変調信号を、第２の回路段２５２において実現された１つ以上の送信径路１１４に結合する。以下の例で示すように、インターフェイス回路２０６は、選択されたモードに基づいて送信径路１１４において変調信号をルーティングするように構成可能なマルチプレクサと加算器とを含み得る。あるモード（「シングルバンドモード」）において、インターフェイス回路２０６は、第１の回路段が生成したＮ個の変調信号をそれぞれ、第２の回路段２５２において実現されたＮ個の送信径路１１４に結合するように構成される。たとえば、変調信号がＲＦ搬送周波数を含む場合、インターフェイス回路２０６は、Ｎ個の変調信号をＮ個の送信径路１１４Ａに結合するように構成される（たとえば、シングルバンドダイレクトＲＦアーキテクチャ）。信号がＩＦ搬送周波数を含む場合、インターフェイス回路２０６は、Ｎ個の変調信号をＮ個の送信径路１１４Ｂに結合するように構成される（たとえば、シングルバンドリアルＩＦアーキテクチャ）。このような例において、アナログ変調器２１０は、ＩＦ信号を、アンテナ１１０による放射のためにＲＦ信号にアップコンバートするように機能する。各アナログ変調器２１０の１つの入力のみが使用される。
別のモード（「マルチバンドモード」）において、インターフェイス回路２０６は、変調信号を組み合わせ、組み合わせた変調信号を、第２の回路段２５２によって実現された送信径路１１４に結合するように構成される。すなわち、マルチバンドモードでは、インターフェイス回路２０６は、第１の回路段２５０から出力された変調信号のうちの少なくとも２つの変調信号の和を、それぞれの送信径路１１４に結合するように構成され、各和を形成する少なくとも２つの変調信号は、異なる搬送周波数を有する。送信機１０４のマルチバンドモードの例を以下で説明する。インターフェイス回路２０６の構成は、コントローラ１１２が送信機１０４の選択されたモードに基づいて設定する。
図３は、一例に係る送信機１０４の構成３００を示すブロック図である。この例において、インターフェイス回路２０６は、加算器３０２１〜３０２３（総称「加算器３０２」）と、マルチプレクサ３０４１〜３０４３（総称「マルチプレクサ３０４」）と、マルチプレクサ３０６１〜３０６３（総称「マルチプレクサ３０６」）とを含む。マルチプレクサ３０４および３０６は各々、２つの入力と１つの出力とを含む。各加算器３０２は、２つの入力と１つの出力とを含む。
この例において、インターフェイス回路２０６は、４つのデジタル変調器２０２１〜２０２４からの出力を受け、出力を、４つのＤＡＣ２０８１〜２０８４（たとえば図２においてＮ＝４）。マルチプレクサ３０４および３０６の第１の入力は各々、基準電圧（たとえば電気的接地）に結合される。加算器３０２１〜３０２３の第１の入力はそれぞれ、デジタル変調器２０２１〜２０２３からの変調信号（チャネル（Ｃｈ）１〜３で示される）を受けるように構成される。加算器３０２１の出力はＤＡＣ２０８１の入力に結合され、加算器３０２２および３０２３の出力はそれぞれ、マルチプレクサ３０６１および３０６２の第２の入力に結合される。加算器３０２１〜３０２３の第２の入力はそれぞれ、マルチプレクサ３０４１〜３０４３の出力に結合される。マルチプレクサ３０４１および３０４２の第２の入力はそれぞれ、加算器３０２２および３０２３の出力に結合される。マルチプレクサ３０６３の第２の入力は、デジタル変調器２０２４の出力（Ｃｈ.４で示される）に結合される。また、マルチプレクサ３０４３の第２の入力は、デジタル変調器２０２４の出力に結合される。マルチプレクサ３０４１〜３０４３およびマルチプレクサ３０６１〜３０６３の制御入力はそれぞれ、コントローラ１１２からのイネーブル信号ＥＮ１〜ＥＮ３を受ける。マルチプレクサ３０６１〜３０６３の制御入力は、イネーブル信号ＥＮ１〜ＥＮ３を反転させる。
第２の回路段２５２は、送信径路１１４Ａ１〜１１４Ａ４を含む。各送信径路１１４Ａは、ＤＡＣ２０８と、フィルタ２０９と、ＰＡ２１４とを含む。送信径路１１４Ａごとに、ＤＡＣ２０８は、デジタル変調信号をアナログ信号に変換する。フィルタ２０９は、アナログ信号から画像を削除する（たとえばＤＡＣ画像）。ＰＡ２１４は、アンテナ１１０による放射のためにアナログ信号のパワーを増大させる。送信径路１１４Ａ１〜１１４Ａ４は、ＲＦアナログ信号ＲＦ１〜ＲＦ４を出力する。
動作時、チャネル１〜４は各々、ベースバンド周波数からシフトされた特定の搬送周波数を有する変調信号である。チャネル１〜４上の変調信号は搬送周波数Ｆ１〜Ｆ４を含み得る。この例において、搬送周波数Ｆ１〜Ｆ４は、異なるＲＦ周波数を含む。イネーブル信号ＥＮ１〜ＥＮ３は各々、ロジック「１」またはロジック「０」を示す２状態信号である。マルチプレクサ３０４および３０６の制御入力がロジック「０」を受けたとき、マルチプレクサ３０４および３０６は第１の入力を選択する。マルチプレクサ３０４および３０６の制御入力がロジック「１」を受けたとき、マルチプレクサ３０４および３０６は第２の入力を選択する。
第１のモード（シングルバンドモード）において、イネーブル信号ＥＮ１〜ＥＮ３はロジック「０」である。よって、シングルバンドモードにおいて、マルチプレクサ３０４１〜３０４３は第１の入力（たとえば基準電圧）を選択し、チャネル１〜３は加算器３０２１〜３０２３を通して送られる。シングルバンドモードにおいて、マルチプレクサ３０６１〜３０６３は、加算器３０２２〜３０２３の出力である第２の入力を選択する。このように、ＤＡＣ２０８１〜２０８４は、入力としてチャネル１〜４をそれぞれ受ける。信号ＲＦ１〜ＲＦ４は搬送周波数Ｆ１〜Ｆ４をそれぞれ含む。
別のモード（マルチバンドモード）において、イネーブル信号ＥＮ１〜ＥＮ３はロジック「１」である。このようなマルチバンドモードにおいて、マルチプレクサ３０４１〜３０４３は、第２の入力（たとえばそれぞれ加算器３０２２〜３０２３の出力およびＣｈ４）を選択する。このように、Ｃｈ４がＣｈ３に加算され、Ｃｈ３とＣｈ４との和がＣｈ２に加算され、Ｃｈ２〜Ｃｈ４の和がＣｈ１に加算される。加算器３０２１の出力は、Ｃｈ１〜Ｃｈ４すべての和をＤＡＣ２０８１の入力に与える。このマルチバンドモードにおいて、信号ＲＦ１は、搬送周波数Ｆ１〜Ｆ４を有する４つの周波数帯を含む。
その他のマルチバンドモードが可能である。たとえば、ＥＮ１およびＥＮ３がロジック「１」でＥＮ２がロジック「０」である場合、Ｃｈ１およびＣｈ２の和とＣｈ３およびＣｈ４の和とが求められる。信号ＲＦ１は搬送周波数Ｆ１およびＦ２を有する２つの周波数帯を含み、信号ＲＦ２は搬送周波数Ｆ３およびＦ４を有する２つの周波数帯を含む。別の例において、イネーブル信号ＥＮ１およびＥＮ２がロジック「１」でＥＮ３がロジック「０」である。このような例において、信号ＲＦ１は搬送周波数Ｆ１〜Ｆ３を有する３つの周波数帯を含み、信号ＲＦ４は搬送周波数Ｆ４を有する１つの周波数帯を含む。インターフェイス回路２０６は、４つ以上または４つ未満のチャネルをサポートできる。
図４は、別の例に係る送信機１０４の別の構成４００を示すブロック図である。この例において、インターフェイス回路２０６は、加算器４０２１〜４０２４（総称「加算器４０２」）およびマルチプレクサ４０４１〜４０４４（総称「マルチプレクサ４０４」）を含む。各マルチプレクサ４０４は、２つの入力と１つの出力とを含む。各加算器４０２は２つの入力と１つの出力とを含む。
加算器４０２１の第１の入力はデジタル変調器２０２１の同相出力（Ｃｈ１＿Ｉで示される）に結合され、加算器４０２１の第２の入力はマルチプレクサ４０４１の出力に結合される。加算器４０２２の第１の入力はデジタル変調器２０２１の直交位相出力（Ｃｈ２＿Ｑで示される）に結合され、加算器４０２２の第２の入力はマルチプレクサ４０４２の出力に結合される。マルチプレクサ４０４１および４０４２の第１の入力は基準電圧（たとえば電気的接地）に結合される。マルチプレクサ４０４１の第２の入力はデジタル変調器２０２２の同相出力（Ｃｈ２＿Ｉで示される）に結合される。マルチプレクサ４０４２の第２の入力はデジタル変調器２０２１の直交位相出力（Ｃｈ１＿Ｑで示される）に結合される。マルチプレクサ４０４１および４０４２の制御入力は、コントローラ１１２から与えられる制御信号ＥＮ１に結合される。加算器４０２１および４０２２の出力はそれぞれＤＡＣ２０８１および２０８２の入力に結合される。
加算器４０２３の第１の入力はデジタル変調器２０２３の同相出力（Ｃｈ３＿Ｉで示される）に結合され、加算器４０２３の第２の入力はマルチプレクサ４０４３の出力に結合される。加算器４０２４の第１の入力はデジタル変調器２０２４の直交位相出力（Ｃｈ４＿Ｑで示される）に結合され、加算器４０２４の第２の入力はマルチプレクサ４０４４の出力に結合される。マルチプレクサ４０４３および４０４４の第１の入力は基準電圧（たとえば電気的接地）に結合される。マルチプレクサ４０４３の第２の入力はデジタル変調器２０２４の同相出力（Ｃｈ４＿Ｉで示される）に結合される。マルチプレクサ４０４４の第２の入力はデジタル変調器２０２３の直交位相出力（Ｃｈ３＿Ｑで示される）に結合される。マルチプレクサ４０４３および４０４４の制御入力は、コントローラ１１２から与えられる制御信号ＥＮ２に結合される。加算器４０２３および４０２４の出力はそれぞれＤＡＣ２０８３および２０８４の入力に結合される。
この例において、ＤＡＣ２０８１および２０８２の出力はそれぞれ、アナログ変調器２１０１の同相入力および直交位相入力に結合される。ＤＡＣ２０８３および２０８４の出力はそれぞれ、アナログ変調器２１０２の同相入力および直交位相入力に結合される。フィルタ２０９および２１２は、明確にするために省略しているが、図２に示すように、ＤＡＣ２０８とＰＡ２１４との間およびアナログ変調器２１０とＰＡ２１６との間に配置されている。
イネーブル信号ＥＮ１およびＥＮ２は各々、ロジック「１」またはロジック「０」を示す２状態信号である。マルチプレクサ４０４の制御入力がロジック「０」を受けたとき、マルチプレクサ４０４は第１の入力を選択する。マルチプレクサ４０４の制御入力がロジック「１」を受けたとき、マルチプレクサ４０４は第２の入力を選択する。第１のモード（シングルバンドモード）において、イネーブル信号ＥＮ１およびＥＮ２はロジック「０」である。シングルバンドモードにおいて、各加算器４０２はその入力信号を対応するＤＡＣ２０８に送る。加算器４０２の第１の入力における信号（すなわち、Ｃｈ１＿Ｉ、Ｃｈ２＿Ｑ、Ｃｈ３＿Ｉ、およびＣｈ４＿Ｑ）は、各々が異なるＲＦ周波数帯を含む変調信号であってもよい。ＰＡ２１４１〜２１４４の出力はそれぞれ、ＲＦ信号Ｄｉｒｅｃｔ ＲＦ１〜Ｄｉｒｅｃｔ ＲＦ４を与える。信号Ｄｉｒｅｃｔ ＲＦ１〜Ｄｉｒｅｃｔ ＲＦ４はそれぞれ、搬送周波数Ｆ１〜Ｆ４を有する周波数帯を含む。よって、シングルバンドモードにおいて、送信機１０４は、４つのシングルバンドダイレクトＲＦ出力径路１１４Ａ１〜１１４Ａ４を含む。シングルバンドモードにおいて、コントローラ１１２は、アナログ変調器２１０およびＰＡ２１６をディスエーブルにすることができる。
別のモード（マルチバンドモード）において、イネーブル信号ＥＮ１およびＥＮ２はロジック「１」である。このようなマルチバンドモードにおいて、マルチプレクサ４０４は第２の入力を選択する。よって、加算器４０２１の出力はＣｈ１＿ＩとＣｈ２＿Ｉとの和であり、加算器４０２２の出力はＣｈ１＿ＱとＣｈ２＿Ｑとの和であり、加算器４０２３の出力はＣｈ３＿ＩとＣｈ４＿Ｉとの和であり、加算器４０２４の出力はＣｈ３＿ＱとＣｈ４＿Ｑとの和である。信号Ｃｈ１＿Ｉ〜Ｃｈ４＿ＩおよびＣｈ１＿Ｑ〜Ｃｈ４＿Ｑ４は各々、ＩＦ搬送周波数（たとえば、チャネル１〜４のＩＦ１〜ＩＦ４）を含む変調信号であってもよい。同相チャネルＣｈ１＿Ｉ〜Ｃｈ４＿Ｉは同相変調信号を含み、直交位相チャネルＣｈ１＿Ｑ〜Ｃｈ４＿Ｑは直交位相変調信号を含む。ＤＡＣ２０８１は、マルチバンド同相アナログ信号をアナログ変調器２１０１（ＩＦ搬送周波数ＩＦ１およびＩＦ２を有する）の同相入力に出力し、ＤＡＣ２０８２は、マルチバンド直交位相アナログ信号をアナログ変調器２１０１（ＩＦ周波数ＩＦ１およびＩＦ２を有する）の直交位相入力に出力する。アナログ変調器２１０１は、マルチバンド同相および直交位相アナログ信号をアップコンバートして合計し、ＰＡ２１６１はＲＦアナログ信号（Ｃｏｍｐｌｅｘ ＲＦ１）を出力する。Ｃｏｍｐｌｅｘ ＲＦ１信号は、各々が複数のＩＦ搬送周波数を有する同相信号および直交位相信号によって変調された１つのＲＦ搬送周波数を含む。
ＤＡＣ２０８３は、マルチバンド同相アナログ信号をアナログ変調器２１０３（ＩＦ周波数ＩＦ３およびＩＦ４を有する）の同相入力に出力し、ＤＡＣ２０８４は、マルチバンド直交位相アナログ信号をアナログ変調器２１０４（ＩＦ周波数ＩＦ３およびＩＦ４を有する）の直交位相入力に出力する。アナログ変調器２１０２は、マルチバンド同相および直交位相アナログ信号をアップコンバートして合計し、ＰＡ２１６２はＲＦアナログ信号（Ｃｏｍｐｌｅｘ ＲＦ２）を出力する。Ｃｏｍｐｌｅｘ ＲＦ２アナログ信号は、各々が複数のＩＦ搬送周波数を有する同相信号および直交位相信号によって変調された１つのＲＦ搬送周波数を含む。よって、このマルチバンドモードにおいて、送信機１０４は２つの送信径路１１４Ｂ１および１１４Ｂ２を含む。マルチバンドモードにおいて、コントローラ１１２は、ＰＡ２１４１〜ＰＡ２１４４をディスエーブルにすることができる。
図４の例は、２つの独立した２バンドＩＱ送信機を示している。別の例において、別の多重化レベルおよび関連する加算器を用いる場合、同じ回路ブロックを、１つの４バンドＩＱ送信機として構成することができる。
図２を参照して、第１の回路段２５０および第２の回路段２５２は、図示のように固定された構造を有し得る。インターフェイス回路２０６は、図３に示される構造または図４に示される構造のような固定された構造を有し得る。別の例において、インターフェイス回路２０６の構造は構成可能であってもよい。コントローラ１１２は、図３に示される構造または図４に示される構造いずれかを有するようにインターフェイス回路を構成することができる。
図５は、一例に係る受信機１０６を示すブロック図である。受信機１０６は、第１の回路段５５２と、インターフェイス回路５０６と、第２の回路段５５０とを含む。第１の回路段５５２の入力は、アンテナ１１０からＲＦエネルギを受ける。第１の回路段５５２の出力は、インターフェイス回路５０６の入力に結合される。第１の回路段５５２の出力は、受けたＲＦエネルギから生成したデジタル信号を与える。インターフェイス回路５０６の出力は、第２の回路段５５０の入力に結合される。インターフェイス回路５０６は、デジタル信号を、第２の回路段５５０によって実現された復調器径路１１６に選択的に結合する。第２の回路段５５０の出力はベースバンド信号を提供する。
第１段回路５５２は、アナログデジタル変換器（ＡＤＣ）５０８と、低雑音増幅器（ＬＮＡ）５１４とを含む。この例において、第１の回路段５５２は、Ｎ個のＡＤＣ５０８１〜５０８Ｎと、Ｎ個のＬＮＡ５１４１〜５１４Ｎとを含む。ＬＮＡ５１４の入力は、アンテナ１１０に結合される。ＬＮＡ５１４の出力は、ＡＤＣ５０８の入力に結合される。ＡＤＣ５０８の出力は、インターフェイス回路５０６の入力に結合される。いくつかの例において、第１の回路５５２はまた、アナログ復調器５１０とＬＮＡ５１６とを含む。ＬＮＡ５１６の入力は、アンテナ１１０に結合される。ＬＮＡ５１６の出力は、アナログ復調器５１０の入力に結合される。アナログ復調器５１０各々の出力は、ＡＤＣ５０８の入力に結合される。
第１段回路５５２は、複数の受信径路１１５を実現する。動作時、いくつかの受信径路１１５Ａは、アンテナ１１０に結合されたＬＮＡ５１４とＡＤＣ５０８とを含む。受信径路１１５Ａの帯域幅は、受信した少なくとも１つのＲＦ周波数を含む。たとえば、第１段回路５５２は、Ｎ個の受信径路１１５Ａを含み得る。その他の受信径路１１５Ｂは、ＬＮＡ５１４と、アナログ復調器５１０と、ＡＤＣ５０８とを含む。受信径路１１５Ｂの帯域幅は、受信した少なくとも１つのＲＦ周波数を含む。第１段回路５５２は、Ｎ個以下の受信径路１１５Ｂを含み得る。たとえば、第１の回路段５５２は、Ｎ／２個の受信径路１１５Ｂを含み得る。アナログ復調器５１０、ＬＮＡ５１４／５１６、およびＡＤＣ５０８は、コントローラ１１２から出力された制御信号によって選択的にイネーブルにすることができる。よって、第１の回路段５５２は、受信機１０６のモードに応じて、構成が異なる受信径路１１５を含み得る。
インターフェイス回路５０６は、コントローラ１１２によって選択されたモードに応じて、第１の回路段５５２から出力されたデジタル信号を、第２の回路段５５０によって実現された１つ以上の復調器径路１１６に結合する。以下の例において示すように、インターフェイス回路５０６は、選択されたモードに基づいて復調器径路１１６においてデジタル信号をルーティングするように構成可能なマルチプレクサを含み得る。あるモード（「シングルバンドモード」）において、インターフェイス回路５０６は、第１の回路段５５２が生成したＮ個のデジタル信号を、第２の回路段５５０において実現された対応するＮ個の復調器径路に結合するように構成される。たとえば、Ｎ個の受信径路１１５は各々、Ｎ個のＲＦ周波数帯のうちの１つのＲＦ周波数帯を有する帯域幅を含み得る。よって、各デジタル信号は異なるＲＦ周波数帯を有する。Ｎ個の復調器径路１１６は各々、異なるＲＦ搬送周波数を処理することによりベースバンド信号（たとえばシングルバンドダイレクトＲＦアーキテクチャ）を再生することができる。
別のモード（「マルチバンドモード」）において、インターフェイス回路５０６は、１つ以上のデジタル信号各々を、各々が異なる搬送周波数を処理する第２の回路段５５０によって実現された複数の復調器径路１１６に結合するように構成される。すなわち、マルチバンドモードでは、インターフェイス回路５０６は、所与のデジタル信号を、復調器径路１１６のうちの少なくとも２つに結合する様に構成され、上記少なくとも２つの復調器径路１１６は異なる搬送周波数を処理する。受信機１０６のマルチバンドモードの例については以下で説明する。インターフェイス回路５０６の構成は、受信機１０６の選択されたモードに基づいてコントローラ１１２が設定する。
一例において、第２の回路段５５０は、複数のデジタル復調器５０２と、複数のデシメータ５０３と、複数のＮＣＯ５０４とを含む。デジタル復調器５０２の入力は、インターフェイス回路５０６の出力に結合される。デジタル復調器５０２の出力は、デシメータ５０３の入力に結合される。デジタル復調器５０２のＬＯ入力は、ＮＣＯ５０４の出力に結合される。デシメータ５０３の出力はベースバンド信号を提供する。図５の例において、第２の回路段５５０は、Ｎ個のデジタル復調器５０２１〜５０２Ｎを含み、Ｎは１よりも大きい整数である。復調器径路１１６は各々、復調器５０２（たとえばＮ個の復調器径路１１６）のうちの１つの復調器を含む。デシメータ５０３は、同相デシメータ５０３Ｉ１〜５０３ＩＮと、直交位相デシメータ５０３Ｑ１〜５０３ＱＮとを含む。デシメータ５０３Ｉ１および５０３Ｑ１はデジタル復調器５０３１に結合され、デシメータ５０３ＩＮおよび５０３ＱＮはデジタル復調器５０３Ｎに結合される。ＮＣＯ５０４は、ＮＣＯ５０４１〜５０４Ｎを含む。ＮＣＯ５０４１〜５０４Ｎは各々、デジタル復調器５０２１〜５０２Ｎのうちの１つのデジタル復調器に結合される。
動作時、受信径路１１５は、受けたＲＦエネルギからデジタル信号を生成する。デジタル復調器５０２は各々、異なる搬送周波数を復調する。デジタル復調器５０２は、採用した特定のデジタル変調スキームに応じて、同相または直交位相復調を実行することができる。ＮＣＯ２０４は、選択された搬送周波数を各々が有するＬＯ信号を生成する。選択された搬送周波数は、受信機の構成に応じて、ＲＦ周波数であるかまたはＩＦ周波数である可能性がある。デシメータ５０３は、ジタル復調器５０２から出力されたベースバンド信号のサンプルレートを減じる。受信機１０６は、リアルＩＦ／ＲＦ受信機アーキテクチャおよびコンプレックスＩＦ受信機アーキテクチャ双方をサポートする。第１の回路段５５２の構成は、コントローラ１１２によって制御することができる。
図６は、一例に係る受信機１０６の構成６００を示すブロック図である。この例において、インターフェイス回路５０６は、マルチプレクサ６０２１〜６０２３（総称マルチプレクサ６０２）を含む。受信径路１１５Ａ１〜１１５Ａ４は、ＬＮＡ５１４１〜５１４４と、ＡＤＣ５０８１〜５０８４（たとえばＮ＝４）とを含む。マルチプレクサ６０２１〜６０２３の第１の入力はそれぞれ、ＡＤＣ５０８２〜５０８４の出力に結合される。マルチプレクサ６０２の第２の入力は、ＡＤＣ５０８１の出力に結合される。マルチプレクサ６０２１〜６０２３の制御入力は、コントローラ１１２から与えられるイネーブル信号ＥＮ１〜ＥＮ３を受ける。ＡＤＣ５０８１の出力は、第１の復調器（ｄｅｍｏｄ１）のデジタル信号を提供する。マルチプレクサ６０２１〜６０２３の出力は、第２、第３、および第４の復調器（ｄｅｍｏｄ２、ｄｅｍｏｄ３、およびｄｅｍｏｄ４）のデジタル信号を提供する。
動作時、ＥＮ１〜ＥＮ３がロジック「０」のとき、マルチプレクサ６０２は第１の入力を選択する。イネーブル信号ＥＮ１〜ＥＮ３は、シングルバンドモードにおいてロジック「０」に設定される。シングルバンドモードにおいて、ＲＦ１の搬送周波数を処理するためにデジタル信号が第１の復調器に与えられ、ＲＦ２の搬送周波数を処理するためにデジタル信号が第２の復調器に与えられ、ＲＦ３の搬送周波数を処理するためにデジタル信号が第３の復調器に与えられ、ＲＦ４の搬送周波数を処理するためにデジタル信号が第４の復調器に与えられる。各受信径路１１５Ａは、ＲＦ１〜ＲＦ４のＲＦ周波数帯のうちの１つの周波数帯を含む帯域幅を有する。
ＥＮ１〜ＥＮ３がロジック「１」に設定されたとき、マルチプレクサ６０２は第２の入力（たとえばＡＤＣ５０８１の出力）を選択する。イネーブル信号ＥＮ１〜ＥＮ３はマルチバンドモードではロジック「１」に設定される。マルチバンドモードにおいて、受信径路１１５Ａ１から出力されたデジタル信号は、第１〜第４の復調器各々に結合され、これらの復調器は各々、ＲＦ１〜ＲＦ４の異なる搬送ＲＦ周波数を処理する。受信径路１１５Ａ１は、ＲＦ１〜ＲＦ４のＲＦ周波数帯各々を含む帯域幅を有する。その他のマルチバンドモードが可能である（たとえば、ＥＮ１のみが「１」、ＥＮ１およびＥＮ１が「１」、およびＥＮ３が「０」）。さらに、より完璧な多重化の選択肢を提供できる。たとえば、多重化は２つの独立した２バンド受信機に対して与えることができ、ｄｅｍｏｄ１およびｄｅｍｏｄ２はＡＤＣ５０８１によって駆動されるのに対し、ｄｅｍｏｄ３およびｄｅｍｏｄ４はＡＤＣ５０８−３によって駆動される。別の例において、完全クロスバーマルチプレクサを用いることにより、ソースＡＤＣ受信機のどの組み合わせでも復調器径路を駆動できるという高い柔軟性を提供することができる。
図７は、一例に係る受信機１０６の構成７００を示すブロック図である。この例において、インターフェイス回路５０６は、マルチプレクサ７０２１〜７０２４（総称マルチプレクサ７０２）を含む。第１の回路段５５２は、ＡＤＣ５０８１〜５０８４と、ＬＮＡ５１４１〜５１４４と、アナログ復調器５１０１および５１０２と、ＬＮＡ５１６１および５１６２とを含む。ＡＤＣ５０８１の出力は、第１の復調器の同相入力（ｄｅｍｏｄ１＿Ｉ）にデジタル信号を与える。ＡＤＣ５０８２の出力は、第２の復調器の直交位相入力（ｄｅｍｏｄ２＿Ｑ）にデジタル信号を与える。マルチプレクサ７０２１の第１の入力はＡＤＣ５０８１の出力に結合され、マルチプレクサ７０２１の第２の入力はＡＤＣ５０８２の出力に結合される。マルチプレクサ７０２２の第１の入力はＡＤＣ５０８２の出力に結合され、マルチプレクサ７０２２の第２の入力はＡＤＣ５０８１の出力に結合される。マルチプレクサ７０２１の出力は、第１の復調器の直交位相入力（ｄｅｍｏｄ１＿Ｑ）に結合される。マルチプレクサ７０２２の出力は、第２の復調器の同相入力（ｄｅｍｏｄ２＿Ｉ）に結合される。マルチプレクサ７０２１および７０２２の制御入力は、コントローラ１１２からのイネーブル信号ＥＮ１を受けるように結合される。上記例で説明したように、別の例において、完全クロスバーマルチプレクサにより、ＡＤＣと復調器との結合についてより多くの組み合わせが可能である。
ＡＤＣ５０８３の出力は、第３の復調器の同相入力（ｄｅｍｏｄ３＿Ｉ）にデジタル信号を与える。ＡＤＣ５０８４の出力は、第４の復調器の直交位相入力（ｄｅｍｏｄ４＿Ｑ）にデジタル信号を与える。マルチプレクサ７０２３の第１の入力はＡＤＣ５０８３の出力に結合され、マルチプレクサ７０２３の第２の入力はＡＤＣ５０８４の出力に結合される。マルチプレクサ７０２４の第１の入力はＡＤＣ５０８４の出力に結合され、マルチプレクサ７０２４の第２の入力はＡＤＣ５０８３の出力に結合される。マルチプレクサ７０２３の出力は、第３の復調器の直交位相入力（ｄｅｍｏｄ３＿Ｑ）に結合される。マルチプレクサ７０２４の出力は、第４の復調器の同相入力（ｄｅｍｏｄ４＿Ｉ）に結合される。マルチプレクサ７０２３および７０２４の制御入力は、コントローラ１１２からイネーブル信号ＥＮ２を受けるように結合される。
第１のモード（シングルバンドモード）において、第１の回路段５５２は、受信径路１１５Ａ１〜１１５Ａ４を提供するように構成される。各受信径路１１５Ａは、ＬＮＡ５１４とＡＤＣ５０８とを含む。シングルバンドモードにおいて、イネーブル信号ＥＮ１およびＥＮ２は、ロジック「０」であり、マルチプレクサ７０２の第１の入力を選択する。このような場合、各受信径路１１５Ａから出力されるデジタル信号は、各復調器のＩ入力およびＱ入力双方に結合される。各受信径路１１５Ａは、ＲＦ周波数帯ＲＦ１〜ＲＦ４のうちの１つのＲＦ周波数帯を含む。復調器は各々、ＲＦ周波数帯ＲＦ１〜ＲＦ４のうちの１つのＲＦ搬送周波数を復調する。シングルバンドモードにおいて、コントローラ１１２は、ＬＮＡ５１６およびアナログ復調器５１０をディスエーブルにすることができる。
第２のモード（マルチバンドモード）において、第１の回路段５５２は、受信径路１１５Ｂ１〜１１５Ｂ４を提供するように構成される。各受信径路１１５Ｂは、ＬＮＡ５１６と、アナログ復調器５１０と、ＡＤＣ５０８とを含む。マルチバンドモードにおいて、イネーブル信号ＥＮ１およびＥＮ２は、ロジック「１」であり、マルチプレクサ７０２の第２の入力を選択する。このような場合、各受信径路１１５Ｂから出力されたデジタル信号は、復調器のうちの２つの復調器の入力に結合される。具体的には、受信径路１１５Ｂ１から出力されたデジタル信号は、第１および第２の復調器の同相入力（ｄｅｍｏｄ１＿Ｉおよびｄｅｍｏｄ２＿Ｉ）に結合される。受信径路１１５Ｂ２から出力されたデジタル信号は、第１および第２の復調器の直交位相入力（ｄｅｍｏｄ１＿Ｑおよびｄｅｍｏｄ２＿Ｑ）に結合される。同様に、受信径路１１５Ｂ３から出力されたデジタル信号は、第３および第４の復調器の同相入力（ｄｅｍｏｄ３＿Ｉおよびｄｅｍｏｄ４＿Ｉ）に結合され、受信径路１１５Ｂ４から出力されたデジタル信号は、第３および第４の復調器の直交位相入力（ｄｅｍｏｄ３＿Ｑおよびｄｅｍｏｄ４＿Ｑ）に結合される。受信径路１１５Ｂ１から出力されたデジタル信号は、第１および第２のＩＦ周波数帯（たとえば、ＩＦ搬送周波数ＩＦ１およびＩＦ２）を有する同相デジタルキャリア信号（ＩＦ＿Ｉ１，２）を含む。受信径路１１５Ｂ２から出力されたデジタル信号は、第１および第２のＩＦ周波数帯を有する直交位相キャリア信号（ＩＦ＿Ｑ１，２）を含む。同様に、受信径路１１５Ｂ３から出力されたデジタル信号は、第３および第４のＩＦ周波数帯（たとえばＩＦ搬送周波数ＩＦ３およびＩＦ４）を有する同相デジタルキャリア信号（ＩＦ＿Ｉ３，４）を含む。受信径路１１５Ｂ４から出力されたデジタル信号は、第３および第４のＩＦ周波数帯を有する直交位相キャリア信号（ＩＦ＿Ｑ３，４）を含む。アナログ復調器５１０１は、ＲＦ搬送周波数ＲＦ＿ｍｕｌｔｉ１を有する同相ＲＦキャリア信号を復調することによってデジタル信号ＩＦ＿Ｉ１，２を生成する。アナログ復調器５１０１は、ＲＦ搬送周波数ＲＦ＿ｍｕｌｔｉ１を有する直交位相ＲＦキャリア信号を復調することによってデジタル信号ＩＦ＿Ｑ１，２を生成する。同様に、アナログ復調器５１０２は、ＲＦ搬送周波数ＲＦ＿ｍｕｌｔｉ２を有する同相ＲＦキャリア信号を復調することによってデジタル信号ＩＦ＿Ｉ３，４を生成する。アナログ復調器５１０２は、ＲＦ搬送周波数ＲＦ＿ｍｕｌｔｉ２を有する直交位相ＲＦキャリア信号を復調することによってデジタル信号ＩＦ＿Ｑ３，４を生成する。マルチバンドモードにおいて、ＬＮＡ５１４はディスエーブルにすることができる。
本明細書に記載のトランシーバ１０１は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくはその他の種類のプログラマブルＩＣのようなＩＣにおいて、または、特定用途向け集積回路（ＡＳＩＣ）において使用することができる。ＦＰＧＡは一例として図示されているが、トランシーバ１０１はその他の種類のＩＣまたはアプリケーションにおいて実現できることが理解されるはずである。図８は、多数の異なるプログラマブルタイルを含むＦＰＧＡ８００のアーキテクチャを示す。上記異なるプログラマブルタイルは、マルチギガビットトランシーバ（「ＭＧＴ」）１、コンフィギュラブルロジックブロック（「ＣＬＢ」）２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３、入出力ブロック（「ＩＯＢ」）４、コンフィギュレーションおよびクロッキングロジック（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）５、デジタル信号処理ブロック（「ＤＳＰ」）６、特化された入出力ブロック（「Ｉ／Ｏ」）７（たとえばコンフィギュレーションポートおよびクロックポート）、および、デジタルクロックマネージャ、アナログデジタル変換器、システムモニタリングロジックなどのようなその他のプログラマブルロジック８を含む。ＦＰＧＡの中には専用プロセッサブロック（「ＰＲＯＣ」）１０を含むものもある。
いくつかのＦＰＧＡにおいて、図８の上部に含まれる例によって示されるように、各プログラマブルタイルは、同一タイル内のプログラマブルロジック素子の入力および出力端子２０への接続を有する少なくとも１つのプログラマブル相互接続素子（「ＩＮＴ」）１１を含み得る。各プログラマブル相互接続素子１１はまた、同一タイルまたはその他のタイル（１つまたは複数）における隣接するプログラマブル相互接続素子（１つまたは複数）の相互接続セグメント２２への接続を含み得る。各プログラマブル相互接続素子１１はまた、ロジックブロック（図示せず）間の包括ルーティングリソースの相互接続セグメント２４への接続を含み得る。包括ルーティングリソースは、相互接続セグメント（たとえば相互接続セグメント２４）のトラックを含むロジックブロック（図示せず）と、相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含み得る。包括ルーティングリソースの相互接続セグメント（たとえば相互接続セグメント２４）は１つ以上のロジックブロックに跨り得る。プログラマブル相互接続素子１１は包括ルーティングリソースとともに、例示されているＦＰＧＡのためのプログラマブル相互接続構造（「プログラマブル相互接続」）を実現する。
ある実装例において、ＣＬＢ２は、ユーザロジックを実装するようにプログラムすることができるコンフィギュラブルロジック素子（「ＣＬＥ」）１２と、１つのプログラマブル相互接続素子（「ＩＮＴ」）１１とを含み得る。ＢＲＡＭ３は、１つ以上のプログラマブル相互接続素子に加えてＢＲＡＭロジック素子（「ＢＲＬ」）１３を含み得る。一般的に、１つのタイルに含まれる相互接続素子の数は、このタイルの高さによって決まる。図示されている例では、１つのＢＲＡＭタイルは、５つのＣＬＢの高さと同一の高さを有するが、他の数（たとえば４）を用いることもできる。ＤＳＰタイル６は、適切な数のプログラマブル相互接続素子に加えてＤＳＰロジック素子（「ＤＳＰＬ」）１４を含み得る。ＩＯＢ４は、たとえば、プログラマブル相互接続素子１１の１つのインスタンスに加えて、入出力ロジック素子（「ＩＯＬ」）１５の２つのインスタンスを含み得る。当業者にとっては明らかであるように、たとえば入出力ロジック素子１５に接続される実際の入出力パッドは、一般的に、入出力ロジック素子１５の領域に限られない。
図示されている例において、（図８に示される）チップの中心近くの横方向の領域は、コンフィギュレーション、クロック、およびその他の制御ロジックのために使用される。この横方向の領域または列から延びる縦方向の列９は、ＦＰＧＡの幅全体にわたってクロックおよびコンフィギュレーション信号を分配するために使用される。
図８に示されるアーキテクチャを使用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成している規則的な列状構造を壊しているその他のロジックブロックを含む。その他のロジックブロックは、プログラマブルブロックおよび／または専用ロジックであってもよい。たとえば、プロセッサブロック１０は、ＣＬＢおよびＢＲＡＭの数個の列に跨っている。プロセッサブロック１０は、単一のマイクロプロセッサから、マイクロプロセッサ（１つまたは複数）、メモリコントローラ、周辺機器等の包括的なプログラマブル処理システムまでの範囲にわたるさまざまな構成要素であり得る。
なお、図８は、典型的なＦＰＧＡアーキテクチャのみを示すことを意図している。たとえば、１行のロジックブロックの数、行の相対的な幅、行の数および順序、行に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、および図８の上部に含まれている相互接続／ロジックの実装は、代表的なものに過ぎない。たとえば、実際のＦＰＧＡでは一般的に、ＣＬＢがどこにあっても隣接する２行以上のＣＬＢを含むことによってユーザロジックを効率的に実装し易くしているが、隣接するＣＬＢ行の数はＦＰＧＡの全体のサイズに応じて変化する。
図９は、一例に係る構成可能なシングルバンド／マルチバンド送信機を構成する方法９００を示すフロー図である。この方法９００は、通信システム１００が実行することによって送信機１０４を構成することができる。方法９００は、コントローラ１１２が送信機１０４の第１の回路段２５０の変調器径路１１３を構成するステップ９０２で始まる。たとえば、ステップ９０４において、コントローラ１１２は、各変調器径路１１３におけるＮＣＯ２０４の搬送周波数を設定することができる。ステップ９０６において、コントローラ１１２は、デジタル変調器２０２を構成することにより、特定のデジタル変調スキーム（たとえば任意の種類の直交位相変調スキームまたは単相変調スキーム）を実行することができる。
ステップ９０８において、コントローラ１１２は送信機１０４のモードを選択する。このモードは、シングルバンドモードであるかまたは複数のマルチバンドモードのうちの１つのマルチバンドモードである可能性がある。ステップ９１０において、コントローラ１１２は、選択したモードに基づいてインターフェイス回路２０６および第２の回路段２５２を構成する。たとえば、ステップ９１２において、コントローラ１１２は、第２の回路段２５２を構成することにより１つ以上の送信径路１１４を有する。コントローラ１１２は、第２の回路段２５２の構成要素をイネーブル／ディスエーブルにすることにより、送信径路１１４を実現することができる。たとえば、シングルバンドモードにおいて、コントローラ１１２は、第２の回路段２５２を構成することにより、各々がＤＡＣ２０８とフィルタ２０９とＰＡ２１４とを有する複数の送信径路１１４Ａを有することができる。マルチバンドモードにおいて、コントローラ１１２は、第２の回路段２５２を構成することにより、各々がＤＡＣ２０８とフィルタ２０９とアナログ変調器２１０とフィルタ２１２とＰＡ２１６とを有する１つ以上の送信径路１１４Ｂを有することができる。
ステップ９１４において、コントローラ１１２は、インターフェイス回路２０６を構成することにより、第１の回路段２５０から出力された変調信号を、構成された送信径路１１４に結合する。たとえば、シングルバンドモードにおいて、コントローラ１１２は、インターフェイス回路２０６を構成することにより、各変調信号を、複数の送信径路１１４Ａのうちの１つの送信径路に結合することができる。マルチバンドモードにおいて、コントローラ１１２は、インターフェイス回路２０６を構成することにより、変調信号の和を生成するとともに、各和を送信径路１１４Ｂのうちの１つの送信径路に結合することができる。
図１０は、一例に係る構成可能なシングルバンド／マルチバンド受信機を構成する方法１０００を示すフロー図である。この方法１０００は、通信システム１００が実行することによって受信機１０６を構成することができる。方法１０００は、コントローラ１１２が受信機１０６の第２段回路５５０の復調器径路１１６を構成するステップ１００２で始まる。たとえば、ステップ１００４において、コントローラ１１２は、各復調器径路１１６におけるＮＣＯ５０４の搬送周波数を設定することができる。ステップ１００６において、コントローラ１１２は、デジタル復調器５０２を構成することにより、特定のデジタル復調スキーム（たとえば任意の種類の直交位相復調スキームまたは単相復調スキーム）を実行することができる。
ステップ１００８において、コントローラ１１２は受信機１０６のモードを選択する。このモードは、シングルバンドモードであるかまたは複数のマルチバンドモードのうちの１つのマルチバンドモードである可能性がある。ステップ１０１０において、コントローラ１１２は、選択したモードに基づいてインターフェイス回路５０６および第１の回路段５５２を構成する。たとえば、ステップ１０１２において、コントローラ１１２は、第１の回路段５５２を構成することにより１つ以上の受信径路１１５を有する。コントローラ１１２は、第１の回路段５５２の構成要素をイネーブル／ディスエーブルにすることにより、受信径路１１５を実現することができる。たとえば、シングルバンドモードにおいて、コントローラ１１２は、第１の回路段５５２を構成することにより、各々がＬＮＡ５１４とＡＤＣ５０８とを有する複数の受信径路１１５Ａを有することができる。マルチバンドモードにおいて、コントローラ１１２は、第１の回路段５５２を構成することにより、各々がＬＮＡ５１６とアナログ復調器５１０とＡＤＣ５０８とを有する１つ以上の受信径路１１５Ｂを有することができる。
ステップ１０１４において、コントローラ１１２は、インターフェイス回路５０６を構成することにより、第１の回路段５５２の構成された受信径路１１５から出力されたデジタル信号を、復調器径路１１６に結合する。たとえば、シングルバンドモードにおいて、コントローラ１１２は、インターフェイス回路５０６を構成することにより、複数の受信径路１１５Ａからの各デジタル信号を、複数の復調器径路１１６のうちの１つの復調器径路に結合することができる。マルチバンドモードにおいて、コントローラ１１２は、インターフェイス回路５０６を構成することにより、複数の受信径路１１５Ｂからの各デジタル信号を、複数の復調器径路１１６のうちの少なくとも２つに結合することができる。
以下のいくつかの例において、集積回路（ＩＣ）におけるシングルバンド送信および受信径路からマルチバンド送信および受信径路への再構成の技術を説明する。
一例において、送信機が提供される。このような送信機は、ベースバンド信号から変調信号を生成するように構成された第１の回路段を含み得る。変調信号は各々、複数の搬送周波数のうちの1つの搬送周波数を有するデジタル信号を含む。上記送信機はさらに、１つ以上のアンテナによって放射される無線周波数（ＲＦ）エネルギを生成するように構成された第２の回路段と、第１の回路段と第２の回路段との間に結合されたインターフェイス回路とを含み得る。第２の回路段およびインターフェイス回路は、第１のモードおよび第２のモードを提供するように構成可能である。第１のモードにおいて、第２の回路段は複数の送信径路を提供し、インターフェイス回路は、変調信号各々を複数の送信径路のうちの１つの送信径路に結合する。第２のモードにおいて、第２の回路段は第１の送信径路を提供し、インターフェイス回路は、変調信号のうちの少なくとも２つの変調信号の和を第１の送信径路に結合する。
このような送信機では、第２のモードにおいて、第２の回路段は第２の送信径路を提供してもよく、インターフェイス回路は、変調信号のうちの別の少なくとも２つの変調信号の和を、第２の送信径路に結合してもよい。
このような送信機では、第１のモードにおいて、複数の搬送周波数は各々ＲＦ周波数を含み得るものであり、複数の送信径路は各々、デジタルアナログ変換器（ＤＡＣ）と電力増幅器（ＰＡ）とを含む。
このような送信機では、第２のモードにおいて、上記少なくとも２つの変調信号の搬送周波数はＲＦ周波数を含み得るものであり、第１の送信径路は、デジタルアナログ変換器（ＤＡＣ）と電力増幅器（ＰＡ）とを含む。
このような送信機では、第２のモードにおいて、上記少なくとも２つの変調信号の搬送周波数は中間周波数（ＩＦ）周波数を含み得るものであり、第１の送信径路は、デジタルアナログ変換器（ＤＡＣ）と、アナログ変調器と、電力増幅器（ＰＡ）とを含む。
このような送信機では、第２のモードにおいて、上記少なくとも２つの変調信号は、第１の中間周波数（ＩＦ）を有する第１の同相変調信号と、第２のＩＦ周波数を有する第２の同相変調信号とを含み得るものであり、第２の回路段は第２の送信径路を提供し、インターフェイス回路は、第１の直交位相変調信号と第２の直交位相変調信号との和を、第２の送信径路に結合し、第１の直交位相変調信号は第１のＩＦ周波数を有し、第２の直交位相変調信号は第２のＩＦ周波数を有する。
このような送信機において、第１の送信径路は、第１のデジタルアナログ変換器（ＤＡＣ）と、アナログ変調器と、電力増幅器（ＰＡ）とを含み得る。第２の送信径路は、第２のＤＡＣと、アナログ変調器と、ＰＡとを含み得る。
このような送信機において、第１の回路段は、ベースバンド信号のサンプリングレートを高めるように構成された補間器と、補間器に結合されベースバンド信号から変調信号を生成するように構成されたデジタル変調器とを含み得る。
このような送信機において、第１の回路段は、デジタル変調器に結合された数値制御発振器（ＮＣＯ）をさらに含み得る。数値制御発振器（ＮＣＯ）は、ベースバンド信号によって変調されて変調信号を生成するためのデジタルキャリア信号を与えるように構成される。
このような送信機において、ベースバンド信号は、同相ベースバンド信号と直交位相ベースバンド信号とを含み得る。変調信号は各々、同相ベースバンド信号のうちの１つによって変調された同相デジタルキャリア信号と、直交位相ベースバンド信号のうちの１つによって変調された直交位相デジタルキャリア信号との和である。
別の例において、受信機が提供される。このような受信機は、１つ以上のアンテナから無線周波数（ＲＦ）エネルギを受けるように構成された第１の回路段と、複数の復調径路を有する第２の回路段とを含み得る。複数の復調径路は各々、複数の周波数のうちの１つの周波数を処理するように構成されたデジタル復調器を含む。受信機はさらに、第１の回路段と第２の回路段との間に結合されたインターフェイス回路を含み得る。第１の回路段およびインターフェイス回路は、第１のモードおよび第２のモードを提供するように構成可能であってもよい。第１のモードにおいて、第１の回路段はＲＦエネルギから複数のデジタル信号を生成し、インターフェイス回路は、複数のデジタル信号各々を、複数の復調径路のうちの１つの復調径路に結合する。第２のモードにおいて、第１の回路段はＲＦエネルギから第１のデジタル信号を生成し、インターフェイス回路は、第１のデジタル信号を複数の復調径路のうちの少なくとも２つの復調径路に結合する。
このような受信機では、第２のモードにおいて、第１の回路段はＲＦエネルギから第２のデジタル信号を生成し、インターフェイス回路は、第２のデジタル信号を、複数の復調径路のうちの他の少なくとも２つの復調径路に結合する。
このような受信機では、第２のモードにおいて、第１の回路段はＲＦエネルギから第２のデジタル信号を生成し、インターフェイス回路は、第２のデジタル信号を、第１のデジタル信号を受ける少なくとも２つの復調径路に結合する。
このような受信機では、第２のモードにおいて、上記少なくとも２つの復調径路は、第１のデジタル復調器を有する第１の復調径路と、第２のデジタル復調器を有する第２の復調径路とを含み得る。第１のデジタル復調器は、複数の周波数のうちの第１の周波数を処理し、第２のデジタル復調器は、複数の周波数のうちの第２の周波数を処理する。第１のデジタル復調器および第２のデジタル復調器は各々、それぞれが第１のデジタル信号および第２のデジタル信号を受けるように構成された同相（Ｉ）入力と直交位相（Ｑ）入力とを含む。
このような受信機において、第１の周波数は第１の中間周波数（ＩＦ）周波数であり、第２の周波数は第２のＩＦ周波数である。第２のモードにおいて、第１の回路段は、ＲＦエネルギから同相ＩＦ信号を生成し同相ＩＦ信号から第１のデジタル信号を生成するように構成された第１の受信径路と、ＲＦエネルギから直交位相ＩＦ信号を生成し直交位相ＩＦ信号から第２のデジタル信号を生成するように構成された第２の受信径路とを提供する。
このような受信機において、第１の受信径路は、低雑音増幅器（ＬＮＡ）と、アナログ復調器と、第１のアナログデジタル変換器（ＡＤＣ）とを含み得る。第２の受信径路は、ＬＮＡと、アナログ復調器と、第２のＡＤＣとを含み得る。
このような受信機では、第１のモードにおいて、複数の復調径路は、第１のデジタル復調器を有する第１の復調径路を含み得る。第１のデジタル復調器は複数の周波数のうちの第１の周波数を処理し、第１のデジタル復調器は同相（Ｉ）入力と直交位相（Ｑ）入力とを含む。第１のモードにおいて、インターフェイス回路は、複数のデジタル信号のうちの１つのデジタル信号を、第１のデジタル復調器のＩ入力およびＱ入力双方に結合する。
このような受信機において、第１の周波数は第１のＲＦ周波数である。第１のモードにおいて、第１の回路段は、ＲＦエネルギから複数のデジタル信号のうちの１つを生成するように構成された第１の受信径路を提供する。このような受信機において、第１の受信径路は、低雑音増幅器（ＬＮＡ）とアナログデジタル変換器（ＡＤＣ）とを含む。
このような受信機では、第２のモードにおいて、第１の回路段は、第１のデジタル信号を生成するように構成された第１の受信径路を提供し、第１の受信径路は、低雑音増幅器（ＬＮＡ）とアナログデジタル変換器（ＡＤＣ）とを含む。
本明細書におけるこれまでの記載は、具体的な例に関するものであるが、さらに他の例を、その基本的な範囲から逸脱することなく考案することが可能であり、その範囲は以下の請求項によって定められる。

Claims (15)

  1. 送信機であって、
    ベースバンド信号から変調信号を生成するように構成された第１の回路段を備え、前記変調信号は各々、複数の搬送周波数のうちの1つの搬送周波数を有するデジタル信号を含み、前記送信機はさらに、
    １つ以上のアンテナによって放射される無線周波数（ＲＦ）エネルギを生成するように構成された第２の回路段と、
    前記第１の回路段と前記第２の回路段との間に結合されたインターフェイス回路とを備え、
    前記第２の回路段および前記インターフェイス回路は、第１のモードおよび第２のモードを提供するように構成可能であり、
    前記第１のモードにおいて、前記第２の回路段は複数の送信径路を提供し、前記インターフェイス回路は、前記変調信号各々を前記複数の送信径路のうちの１つの送信径路に結合し、
    前記第２のモードにおいて、前記第２の回路段は第１の送信径路を提供し、前記インターフェイス回路は、前記変調信号のうちの少なくとも２つの変調信号の和を前記第１の送信径路に結合する、送信機。
  2. 前記第２のモードにおいて、前記第２の回路段は第２の送信径路を提供し、前記インターフェイス回路は、前記変調信号のうちの別の少なくとも２つの変調信号の和を、前記第２の送信径路に結合する、請求項１に記載の送信機。
  3. 前記第１のモードにおいて、前記複数の搬送周波数は各々ＲＦ周波数を含み、前記複数の送信径路は各々、デジタルアナログ変換器（ＤＡＣ）と電力増幅器（ＰＡ）とを含む、請求項１に記載の送信機。
  4. 前記第２のモードにおいて、前記少なくとも２つの変調信号の搬送周波数はＲＦ周波数を含み、前記第１の送信径路は、デジタルアナログ変換器（ＤＡＣ）と電力増幅器（ＰＡ）とを含む、請求項１に記載の送信機。
  5. 前記第２のモードにおいて、前記少なくとも２つの変調信号の搬送周波数は中間周波数（ＩＦ）周波数を含み、前記第１の送信径路は、デジタルアナログ変換器（ＤＡＣ）と、アナログ変調器と、電力増幅器（ＰＡ）とを含む、請求項１に記載の送信機。
  6. 前記第２のモードにおいて、
    前記少なくとも２つの変調信号は、第１の中間周波数（ＩＦ）を有する第１の同相変調信号と、第２のＩＦ周波数を有する第２の同相変調信号とを含み、
    前記第２の回路段は第２の送信径路を提供し、前記インターフェイス回路は、第１の直交位相変調信号と第２の直交位相変調信号との和を、前記第２の送信径路に結合し、前記第１の直交位相変調信号は前記第１のＩＦ周波数を有し、前記第２の直交位相変調信号は前記第２のＩＦ周波数を有する、請求項１に記載の送信機。
  7. 前記第１の送信径路は、第１のデジタルアナログ変換器（ＤＡＣ）と、アナログ変調器と、電力増幅器（ＰＡ）とを含み、前記第２の送信径路は、第２のＤＡＣと、前記アナログ変調器と、前記ＰＡとを含む、請求項６に記載の送信機。
  8. 前記ベースバンド信号は、同相ベースバンド信号と直交位相ベースバンド信号とを含み、前記変調信号は各々、前記同相ベースバンド信号のうちの１つによって変調された同相デジタルキャリア信号と、前記直交位相ベースバンド信号のうちの１つによって変調された直交位相デジタルキャリア信号との和である、請求項１に記載の送信機。
  9. 受信機であって、
    １つ以上のアンテナから無線周波数（ＲＦ）エネルギを受けるように構成された第１の回路段と、
    複数の復調径路を有する第２の回路段とを備え、前記複数の復調径路は各々、複数の周波数のうちの１つの周波数を処理するように構成されたデジタル復調器を含み、前記受信機はさらに、
    前記第１の回路段と前記第２の回路段との間に結合されたインターフェイス回路を備え、
    前記第１の回路段および前記インターフェイス回路は、第１のモードおよび第２のモードを提供するように構成可能であり、
    前記第１のモードにおいて、前記第１の回路段は前記ＲＦエネルギから複数のデジタル信号を生成し、前記インターフェイス回路は、前記複数のデジタル信号各々を、前記複数の復調径路のうちの１つの復調径路に結合し、
    前記第２のモードにおいて、前記第１の回路段は前記ＲＦエネルギから第１のデジタル信号を生成し、前記インターフェイス回路は、前記第１のデジタル信号を、前記複数の復調径路のうちの少なくとも２つの復調径路に結合する、受信機。
  10. 前記第２のモードにおいて、前記第１の回路段は前記ＲＦエネルギから第２のデジタル信号を生成し、前記インターフェイス回路は、前記第２のデジタル信号を、前記複数の復調径路のうちの他の少なくとも２つの復調径路に結合する、請求項９に記載の受信機。
  11. 前記第２のモードにおいて、前記第１の回路段は前記ＲＦエネルギから第２のデジタル信号を生成し、前記インターフェイス回路は、前記第２のデジタル信号を、前記第１のデジタル信号を受ける前記少なくとも２つの復調径路に結合する、請求項９に記載の受信機。
  12. 前記第２のモードにおいて、
    前記少なくとも２つの復調径路は、第１のデジタル復調器を有する第１の復調径路と、第２のデジタル復調器を有する第２の復調径路とを含み、
    前記第１のデジタル復調器は、前記複数の周波数のうちの第１の周波数を処理し、前記第２のデジタル復調器は、前記複数の周波数のうちの第２の周波数を処理し、
    前記第１のデジタル復調器および前記第２のデジタル復調器は各々、それぞれが前記第１のデジタル信号および前記第２のデジタル信号を受けるように構成された同相（Ｉ）入力と直交位相（Ｑ）入力とを含む、請求項１１に記載の受信機。
  13. 前記第１の周波数は第１の中間周波数（ＩＦ）周波数であり、前記第２の周波数は第２のＩＦ周波数であり、前記第２のモードにおいて、前記第１の回路段は、
    前記ＲＦエネルギから同相ＩＦ信号を生成し前記同相ＩＦ信号から前記第１のデジタル信号を生成するように構成された第１の受信径路と、
    前記ＲＦエネルギから直交位相ＩＦ信号を生成し前記直交位相ＩＦ信号から前記第２のデジタル信号を生成するように構成された第２の受信径路とを提供する、請求項１２に記載の受信機。
  14. 前記第１の受信径路は、低雑音増幅器（ＬＮＡ）と、アナログ復調器と、第１のアナログデジタル変換器（ＡＤＣ）とを含み、前記第２の受信径路は、前記ＬＮＡと、前記アナログ復調器と、第２のＡＤＣとを含む、請求項１３に記載の受信機。
  15. 前記第１のモードにおいて、
    前記複数の復調径路は、第１のデジタル復調器を有する第１の復調径路を含み、
    前記第１のデジタル復調器は前記複数の周波数のうちの第１の周波数を処理し、
    前記第１のデジタル復調器は同相（Ｉ）入力と直交位相（Ｑ）入力とを含み、
    前記第１のモードにおいて、前記インターフェイス回路は、前記複数のデジタル信号のうちの１つのデジタル信号を、前記第１のデジタル復調器の前記Ｉ入力および前記Ｑ入力双方に結合する、請求項９に記載の受信機。
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