JP2019522858A5 - - Google Patents

Claims (19)

1. プロセッサの第１クロックドメインにおいて、第１クロック信号の第１エッジに基づいてバッファの第１エントリにアクセスすることと、
   前記プロセッサの第２クロックドメインにおいて、
   前記バッファの前記第１エントリから読み出すために、最小セットアップ時間に基づいて第２クロック信号の第２エッジを選択することであって、前記第２クロック信号は前記第１クロック信号と非同期である、ことと、
   選択された第２エッジに応じて前記バッファの前記第１エントリにアクセスすることと、
   前記第１クロック信号に対する第１周波数の変更についての要求に応じて、前記最小セットアップ時間を維持するように前記第２クロック信号の第３エッジを選択することと、
   選択された第２エッジに応じて前記バッファにアクセスすることと、を含む、
   方法。
2. 前記第２クロック信号に対する第２周波数の変更についての要求に応じて、前記最小セットアップ時間を維持するように前記第２クロック信号の第４エッジを選択することと、
   選択された第２エッジに応じて前記バッファにアクセスすることと、をさらに含む、
   請求項１の方法。
3. 前記第２エッジを選択することは、前記第２クロックドメインにおいて前記バッファの第１の以前のアクセスの後の前記第２クロック信号の第１位相数の満了に基づいて前記第２エッジを選択することを含み、
   前記第３エッジを選択することは、前記第２クロックドメインにおいて前記バッファの第２の以前のアクセスの後の前記第２クロック信号の第３位相数の満了に基づいて前記第３エッジを選択することを含む、
   請求項１の方法。
4. 前記第１クロック信号は第１クロック周波数であり、前記第２クロック信号は前記第１クロック周波数と異なる第２クロック周波数である、
   請求項１の方法。
5. 前記プロセッサにおける電圧ドループを検出したことに応じて前記第１周波数の変更を要求することをさらに含む、
   請求項１の方法。
6. 前記プロセッサの電力モードを変更したことに応じて前記第１周波数の変更を要求することをさらに含む、
   請求項１の方法。
7. 前記第２エッジを選択することは、
   第１調整値に基づいて第３クロック信号の第１位相数をカウントすることと、
   前記第１位相数に基づいて前記第２エッジを選択することと、を含む、
   請求項１の方法。
8. 前記第３エッジを選択することは、
   第２調整値に基づいて第３クロック信号の第２位相数をカウントすることであって、前記第２調整値は前記第１調整値と異なる、ことと、
   前記第２調整値に基づいて前記第３エッジを選択することと、を含む、
   請求項７の方法。
9. 前記第１周波数の変更についての要求に応じて、前記第１調整値から前記第２調整値に変更することをさらに含む、
   請求項８の方法。
10. 前記第３クロック信号に基づいて前記第１クロック信号及び前記第２クロック信号を生成することをさらに含む、
    請求項８の方法。
11. 先入れ先出し（ＦＩＦＯ）バッファと、
    第１クロック信号の第１エッジに基づく前記ＦＩＦＯにおける第１クロックドメインと、
    読み出しモジュールを含む第２クロックドメインと、を備え、
    前記読み出しモジュールは、
    前記ＦＩＦＯの第１エントリにアクセスするために、最小セットアップ時間に基づいて第２クロック信号の第２エッジを選択することであって、前記第２クロック信号は前記第１クロック信号と非同期である、ことと、
    選択された第２エッジに応じて前記ＦＩＦＯの第１エントリにアクセスすることと、
    前記第１クロック信号に対する第１周波数の変更についての要求に応じて、前記最小セットアップ時間を維持するように前記第２クロック信号の第３エッジを選択することと、
    選択された第２エッジに応じて前記ＦＩＦＯにアクセスすることと、
    を行うように構成されている、
    プロセッサ。
12. 前記読み出しモジュールは、
    前記第２クロック信号に対する第２周波数の変更についての要求に応じて、前記最小セットアップ時間を維持するように前記第２クロック信号の第４エッジを選択することと、
    選択された第２エッジに応じて前記ＦＩＦＯにアクセスすることと、
    を行うように構成されている、
    請求項１１のプロセッサ。
13. 前記第２エッジを選択することは、前記第２クロックドメインにおいて前記ＦＩＦＯの第１の以前のアクセスの後の前記第２クロック信号の第１位相数の満了に基づいて前記第２エッジを選択することを含み、
    前記第３エッジを選択することは、前記第２クロックドメインにおいて前記ＦＩＦＯの第２の以前のアクセスの後の前記第２クロック信号の第２位相数の満了に基づいて前記第３エッジを選択することを含む、
    請求項１１のプロセッサ。
14. 前記第１クロック信号は第１クロック周波数であり、前記第２クロック信号は前記第１クロック周波数と異なる第２クロック周波数である、
    請求項１１のプロセッサ。
15. 前記プロセッサにおける電圧ドループを検出したことに応じて前記第１周波数の変更を要求する電圧ドループモジュールをさらに備える、
    請求項１１のプロセッサ。
16. 前記プロセッサの電力モードを変更したことに応じて前記第１周波数の変更を要求する電力制御モジュールをさらに備える、
    請求項１１のプロセッサ。
17. 前記読み出しモジュールは、
    第１調整値に基づいて第３クロック信号の第１位相数をカウントすることと、
    前記第１位相数に基づいて前記第２エッジを選択することと、
    によって前記第２エッジを選択するように構成されている、
    請求項１１のプロセッサ。
18. 前記読み出しモジュールは、
    第２調整値に基づいて第３クロック信号の第２位相数をカウントすることであって、前記第２調整値は前記第１調整値と異なる、ことと、
    前記第２調整値に基づいて前記第３エッジを選択することと、
    によって前記第３エッジを選択するように構成されている、
    請求項１７のプロセッサ。
19. 前記読み出しモジュールは、
    前記第１周波数の変更についての要求に応じて、前記第１調整値から前記第２調整値に変更するように構成されている、
    請求項１８のプロセッサ。