JP2021506027A5 - - Google Patents

Claims (20)

1. プロセッサの第１クロックドメインにおいて、バッファの複数のエントリに対する書き込みポインタの位置を、前記バッファの深度及び第１オフセット値に基づいてインクリメントすることと、
   前記プロセッサの書き込みモジュールにおいて、前記書き込みポインタが前記バッファの前記複数のエントリのうち第１エントリを示したことに応じて、前記第１エントリにアクセスすることと、
   前記プロセッサの第２クロックドメインにおいて、前記バッファの前記複数のエントリに対する読み出しポインタの位置を、前記書き込みポインタの位置及び第２オフセット値に基づいてインクリメントすることであって、前記第２オフセット値は、前記第１クロックドメインの第１クロック信号の第１周波数と、前記第２クロックドメインの第２クロック信号の第２周波数との比に基づいており、前記第２クロック信号は、前記第１クロック信号と非同期である、ことと、
   前記プロセッサの読み出しモジュールにおいて、前記読み出しポインタが前記バッファの前記複数のエントリのうち前記第１エントリを示したことに応じて、前記第１エントリにアクセスすることと、を含む、
   方法。
2. 前記第１オフセット値は、前記第１周波数と前記第２周波数との比に基づいている、
   請求項１の方法。
3. 前記第１オフセット値は、前記第１クロックドメインと前記第２クロックドメインとの間のシンクロナイザの深度に基づいている、
   請求項１の方法。
4. 前記書き込みモジュールが前記バッファにアクセスすることを示す信号をアサートすることをさらに含み、前記第１オフセット値は、前記信号のアサートと、前記バッファへの前記書き込みモジュールのアクセスと、の間の前記第１クロック信号のクロックサイクル数に基づいている、
   請求項３の方法。
5. 前記第２オフセット値は、前記第１クロックドメインと前記第２クロックドメインとの間のシンクロナイザの深度に基づいている、
   請求項１〜４の何れかの方法。
6. 前記第１周波数を第１の調整された周波数に調整し、又は、前記第２周波数を第２の調整された周波数に調整するための要求に応じて、前記第１オフセット値及び前記第２オフセット値をリセットすることをさらに含む、
   請求項１〜５の何れかの方法。
7. 前記第１オフセット値及び前記第２オフセット値をリセットすることは、
   前記第１の調整された周波数が前記第２の調整された周波数よりも高いことに応じて、前記第１の調整された周波数と前記第２の調整された周波数との比に基づいて、前記書き込みポインタの第１の調整されたオフセット値を決定することと、
   前記第１の調整された周波数と前記第２の調整された周波数との比に基づいて、前記読み出しポインタの第２の調整されたオフセット値を決定することと、
   前記読み出しモジュールによってアクセスされていないデータを含む前記バッファの前記エントリを空にすることと、
   前記バッファの共通エントリにおいて前記書き込みポインタ及び前記読み出しポインタを停止させることと、
   前記第１の調整されたオフセット値に基づいて、前記書き込みポインタの位置をインクリメントすることと、
   前記第２の調整されたオフセット値に基づいて、前記読み出しポインタの位置をインクリメントすることと、を含む、
   請求項６の方法。
8. プロセッサの第１クロックドメインにおいて、第１オフセット値に基づいて、深度を有する先入れ先出しバッファ（ＦＩＦＯ）に対する書き込みポインタの位置をオフセットすることと、
   前記プロセッサの第２クロックドメインにおいて、第２オフセット値に基づいて、前記ＦＩＦＯに対する読み出しポインタの位置をオフセットすることであって、前記第２オフセット値は、前記第１クロックドメインの第１クロック信号の第１周期と、前記第２クロックドメインの第２クロック信号の第２周期との比に基づいている、ことと、
   前記プロセッサの書き込みモジュールにおいて、前記書き込みポインタの位置に基づいて、前記ＦＩＦＯの第１エントリにアクセスすることと、
   前記第１エントリにアクセスしたことに応じて、前記ＦＩＦＯに対する前記書き込みポインタをインクリメントすることと、
   前記プロセッサの読み出しモジュールにおいて、前記ＦＩＦＯに対する前記読み出しポインタの位置に基づいて、前記ＦＩＦＯの前記第１エントリから読み出すことと、
   前記第１エントリから読み出したことに応じて、前記ＦＩＦＯに対する前記読み出しポインタをインクリメントすることと、を含む、
   方法。
9. 前記第１オフセット値は、前記第１周期と前記第２周期との比に基づいている、
   請求項８の方法。
10. 前記第１オフセット値は、前記第１クロックドメインと前記第２クロックドメインとの間のシンクロナイザの深度に基づいている、
    請求項８の方法。
11. 前記書き込みモジュールが前記バッファにアクセスすることを示す信号をアサートすることをさらに含み、前記第１オフセット値は、前記信号のアサートと、前記バッファへの前記書き込みモジュールのアクセスと、の間の前記第１クロック信号のクロックサイクル数に基づいている、
    請求項１０の方法。
12. 前記第１周期を第１の調整された周期に調整し、又は、前記第２周期を第２の調整された周期に調整するための要求に応じて、前記第１オフセット値及び前記第２オフセット値をリセットすることをさらに含む、
    請求項８〜１１の何れかの方法。
13. 前記第１オフセット値及び前記第２オフセット値をリセットすることは、
    前記第１の調整された周期が前記第２の調整された周期よりも高いことに応じて、前記第１の調整された周期と前記第２の調整された周期との比に基づいて、前記書き込みポインタの第１の調整されたオフセット値を決定することと、
    前記第１の調整された周期と前記第２の調整された周期との比に基づいて、前記読み出しポインタの第２の調整されたオフセット値を決定することと、
    前記読み出しモジュールによってアクセスされていないデータを含む前記バッファの前記エントリを空にすることと、
    前記バッファの共通エントリにおいて前記書き込みポインタ及び前記読み出しポインタを停止させることと、
    前記第１の調整されたオフセット値に基づいて、前記書き込みポインタの位置をインクリメントすることと、
    前記第２の調整されたオフセット値に基づいて、前記読み出しポインタの位置をインクリメントすることと、を含む、
    請求項１２の方法。
14. 先入れ先出しバッファ（ＦＩＦＯ）と、
    第１クロックドメインであって、
    書き込みポインタと、
    第１シンクロナイザと、
    前記ＦＩＦＯに対する前記書き込みポインタの位置に応じて前記ＦＩＦＯの第１エントリにアクセスするように構成された書き込みモジュールであって、前記書き込みポインタの位置が前記ＦＩＦＯの深度及び第１オフセット値に基づいている、書き込みモジュールと、を含む第１クロックドメインと、
    第２クロックドメインであって、
    読み出しポインタと、
    第２シンクロナイザと、
    前記ＦＩＦＯに対する前記読み出しポインタの位置に応じて前記ＦＩＦＯの前記第１エントリにアクセスするように構成された読み出しモジュールであって、前記読み出しポインタの位置が前記書き込みポインタの位置及び第２オフセット値に基づいている、読み出しモジュールと、を含む第２のクロックドメインと、
    前記第１オフセット値及び前記第２オフセット値を決定するように構成されたコントローラと、を備える、
    プロセッサ。
15. 前記コントローラは、前記第１クロックドメインの第１クロック信号の第１周波数と、前記第２クロックドメインの第２クロック信号の第２周波数との比に基づいて、前記第１オフセット値を決定するように構成されており、前記第２クロック信号は、前記第１クロック信号と非同期である、
    請求項１４のプロセッサ。
16. 前記コントローラは、前記第１シンクロナイザの深度に基づいて、前記第１オフセット値を決定するように構成されている、
    請求項１４のプロセッサ。
17. 前記書き込みモジュールは、前記書き込みモジュールが前記バッファにアクセスすることを示す信号をアサートするように構成されており、前記コントローラは、前記信号のアサートと、前記バッファへの前記書き込みモジュールのアクセスと、の間の前記第１クロック信号のクロックサイクル数に基づいて、前記第１オフセット値を決定するように構成されている、
    請求項１４のプロセッサ。
18. 前記コントローラは、前記第１クロックドメインの第１クロック信号の第１周波数と、前記第２クロックドメインの第２クロック信号の第２周波数との比に基づいて、前記第２オフセット値を決定するように構成されており、前記第２クロック信号は、前記第１クロック信号と非同期である、
    請求項１４〜１７の何れかのプロセッサ。
19. 前記コントローラは、前記第１周波数を第１の調整された周波数に調整し、又は、前記第２周波数を第２の調整された周波数に調整するための要求に応じて、前記第１オフセット値及び前記第２オフセット値をリセットするように構成されている、
    請求項１４〜１８の何れかのプロセッサ。
20. 前記コントローラは、
    前記第１の調整された周波数が前記第２の調整された周波数よりも高いことに応じて、前記第１の調整された周波数と前記第２の調整された周波数との比に基づいて、前記書き込みポインタの第１の調整されたオフセット値を決定することと、
    前記第１の調整された周波数と前記第２の調整された周波数との比に基づいて、前記読み出しポインタの第２の調整されたオフセット値を決定することと、
    前記読み出しモジュールによってアクセスされていないデータを含む前記ＦＩＦＯの前記エントリを空にすることと、
    前記ＦＩＦＯの共通エントリにおいて前記書き込みポインタ及び前記読み出しポインタを停止させることと、
    前記ＦＩＦＯの深度及び前記第１の調整されたオフセット値に基づいて、前記書き込みポインタの位置をインクリメントすることと、
    前記書き込みポインタの位置及び前記第２の調整されたオフセット値に基づいて、前記読み出しポインタの位置をインクリメントすることと、
    を行うように構成されている、
    請求項１９のプロセッサ。