JP2019517052A - メモリ管理ユニットおよび分散仮想メモリネットワークのためのハードウェア管理電力コラプスおよびクロックウェイクアップ - Google Patents
メモリ管理ユニットおよび分散仮想メモリネットワークのためのハードウェア管理電力コラプスおよびクロックウェイクアップ Download PDFInfo
- Publication number
- JP2019517052A JP2019517052A JP2018550581A JP2018550581A JP2019517052A JP 2019517052 A JP2019517052 A JP 2019517052A JP 2018550581 A JP2018550581 A JP 2018550581A JP 2018550581 A JP2018550581 A JP 2018550581A JP 2019517052 A JP2019517052 A JP 2019517052A
- Authority
- JP
- Japan
- Prior art keywords
- dvm
- target
- targets
- network
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/266—Arrangements to supply power to external peripherals either directly from the computer or under computer control, e.g. supply of power through the communication port, computer controlled power-strips
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
- G06F1/3275—Power saving in memory, e.g. RAM, cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1028—Power efficiency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/65—Details of virtual memory and virtual address translation
- G06F2212/657—Virtual address space management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
- G06F2212/683—Invalidation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Power Sources (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
102 中央処理ユニット(CPU)、CPU
104 プロセッサ
106 キャッシュメモリ
108 CPUメモリ管理ユニット(MMU)
110 システムバス
112 メモリシステム
114A〜114N メモリユニット
116 SMMU
118 メモリコントローラ
120 入力デバイス
122 出力デバイス
124 ネットワークインターフェースデバイス
126 ディスプレイコントローラ
128 ネットワーク
130 ディスプレイ
132 ビデオプロセッサ
200 システム
202 DVMイニシエータ
204、404 DVMネットワーク
206A〜206N、406 DVMターゲット
322 クロックおよび電力ドメイン
324、326、328 クロックおよび電力ドメイン、クロックドメイン
400 システム
402 CPUサブシステム、CPUサブシステム/DVMイニシエータ、DVMイニシエータ
408 電力コントローラ
410 クロックマネージャ
412 DVMマスタポート
414 DVMスレーブポート
420 電力コラプスマネージャ
424 クロックブリッジ
426 DVM切断モジュール
428 DVMインターセプタ
432A、432B クロックセレクタ
434A、434B クロック分周器
440 電力コラプスインターフェースのためのレジスタ
Claims (30)
- 分散仮想メモリ(DVM)ネットワークに関する電力ドメインおよびクロックドメインの完全ハードウェア管理のための方法であって、
DVMイニシエータからDVMネットワークに、DVM動作を送信するステップと、
前記DVMネットワークによって、複数のDVMターゲットに、前記DVM動作をブロードキャストするステップと、
前記DVM動作が前記DVMネットワークによって前記複数のDVMターゲットにブロードキャストされることに基づいて、1つまたは複数のハードウェア機能を実行するステップであって、前記1つまたは複数のハードウェア機能が、
前記DVMネットワーク、または前記DVM動作のターゲットである前記複数のDVMターゲットのうちのDVMターゲットに結合された、クロックドメインをオンにするステップ、
前記DVMネットワーク、または前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットに結合された、前記クロックドメインの周波数を上げるステップ、
電力ドメインがオフにされることに基づいて、前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットに結合された前記電力ドメインをオンにするステップ、
前記DVMターゲットがオフにされることに基づいて、前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットへの前記DVM動作を終了させるステップ、あるいは
それらの任意の組合せ
を含む、ステップと
を含む方法。 - 前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットに結合された、前記クロックドメインをオンにするステップが、
前記DVMイニシエータによって、前記DVMターゲットに結合された前記クロックドメインに、ウェイクアップ要求をアサートするステップと、
前記DVMネットワークによって、前記DVMターゲットに結合された前記クロックドメインがオフにされる間、前記DVM動作をブロックするステップと、
前記DVMターゲットに結合された前記クロックドメインをオンにするステップと、
前記DVMターゲットに結合された前記クロックドメインがオンにされることに基づいて、前記DVM動作をアンブロックし、前記DVMネットワークによって、前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットに、前記DVM動作を送信するステップと
を含む、請求項1に記載の方法。 - 前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットに結合された、前記クロックドメインの前記周波数を上げるステップが、
前記DVMイニシエータによって、前記DVMターゲットに結合された前記クロックドメインに、ウェイクアップ要求をアサートするステップと、
前記DVMイニシエータに結合されたクロックセレクタユニットによって、前記DVMターゲットに結合された前記クロックドメインの分周されていないバージョンを選択するステップと、
前記DVMターゲットに結合された前記クロックドメインの前記分周されていないバージョンが選択されることに基づいて、前記DVMネットワークによって、前記DVM動作の前記ターゲットである前記DVMターゲットに、前記DVM動作を送信するステップと
を含む、請求項1に記載の方法。 - 前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットに結合された前記電力ドメインをオンにするステップが、
前記DVMネットワークに結合された電力コラプスマネージャによって、前記DVM動作の前記ターゲットである前記DVMターゲットに結合された前記電力ドメインに、電源投入要求を発行するステップと、
前記電力コラプスマネージャによって、前記DVM動作の前記ターゲットである前記DVMターゲットに、電源投入要求を発行するステップと、
前記DVM動作の前記ターゲットである前記DVMターゲットによって、前記電力コラプスマネージャから受信された前記電源投入要求に基づいて、前記DVMネットワークからのDVM動作をアンブロックするステップと、
前記DVM動作の前記ターゲットである前記DVMターゲットによって、前記DVMネットワークに再接続するステップと、
前記DVMネットワークによって、前記DVM動作の前記ターゲットである前記DVMターゲットに、前記DVM動作を送信するステップと
を含む、請求項1に記載の方法。 - 前記DVM動作の前記ターゲットである前記DVMターゲットに、前記電源投入要求を発行するステップが、前記電力コラプスマネージャによって、前記DVMターゲットに結合された前記電力ドメインがオンにされることを示す、前記DVMターゲットに結合された前記電力ドメインからの応答を受信することに基づく、請求項4に記載の方法。
- 前記DVM動作の前記ターゲットである前記DVMターゲットに電源投入するための要求を受信するステップであって、前記要求が、前記DVMイニシエータによって実行されているソフトウェアから受信される、ステップと、
前記DVMターゲットに結合された前記電力ドメインがオンにされることを示す、電力状態信号を、前記ソフトウェアに送るステップと
をさらに含む、請求項4に記載の方法。 - 前記DVMターゲットがオフにされることに基づいて、前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットへの前記DVM動作を終了させるステップが、
DVM切断モジュールから、後続のDVM動作を終了させるためのコマンドを受信するステップ
を含む、請求項1に記載の方法。 - 前記DVMターゲットがオフにされることに基づいて、前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットへの前記DVM動作を終了させるステップが、
前記DVMネットワークによって、前記DVM動作を終了させるステップと、
前記DVMネットワークによって、前記DVM動作に対する応答を生成するステップと
を含む、請求項1に記載の方法。 - 前記複数のDVMターゲットが、1つまたは複数のメモリ管理ユニットを備える、請求項1に記載の方法。
- 前記DVMイニシエータがプロセッサを備える、請求項1に記載の方法。
- 前記DVM動作が、トランスレーションルックアサイドバッファ(TLB)無効化動作、同期動作、またはそれらの任意の組合せを含む、請求項1に記載の方法。
- 前記DVMイニシエータが、前記DVMネットワークのクロックドメインおよび電力ドメインとは別個のクロックドメインおよび別個の電力ドメインに結合される、請求項1に記載の方法。
- 前記複数のDVMターゲットが、前記DVMイニシエータのクロックドメインおよび電力ドメイン、ならびに前記DVMネットワークのクロックドメインおよび電力ドメインとは別個の、クロックドメインおよび電力ドメインに結合される、請求項1に記載の方法。
- 前記複数のDVMターゲットの各々が、前記複数のDVMターゲットの残りのものとは別個のクロックドメインおよび別個の電力ドメインに結合される、請求項1に記載の方法。
- 前記複数のDVMターゲットが、単一のクロックドメインおよび電力ドメインに結合される、請求項1に記載の方法。
- 分散仮想メモリ(DVM)ネットワークに関する電力ドメインおよびクロックドメインの完全ハードウェア管理のための装置であって、
DVMイニシエータと、
複数のDVMターゲットと、
前記DVMイニシエータおよび前記複数のDVMターゲットに結合されたDVMネットワークであって、前記DVMネットワークが、前記DVMイニシエータから前記複数のDVMターゲットにDVM動作をブロードキャストするように構成される、DVMネットワークと
を備え、
前記DVMネットワークにおけるDVM動作が前記複数のDVMターゲットにブロードキャストされることに基づいて、
前記DVMネットワーク、または前記DVM動作のターゲットである前記複数のDVMターゲットのうちのDVMターゲットに結合された、クロックドメインがオンにされ、
前記DVMネットワーク、または前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットに結合された、前記クロックドメインの周波数が上げられ、
電力ドメインがオフにされることに基づいて、前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットに結合された前記電力ドメインがオンにされ、
前記DVMターゲットがオフにされることに基づいて、前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットへの前記DVM動作が終了され、あるいは
それらの任意の組合せ
である、装置。 - 前記複数のDVMターゲットが、1つまたは複数のメモリ管理ユニットを備える、請求項16に記載の装置。
- 前記1つまたは複数のメモリ管理ユニットが、トランスレーションルックアサイドバッファ(TLB)を各々備える、請求項17に記載の装置。
- 前記DVMイニシエータがプロセッサを備える、請求項16に記載の装置。
- 前記DVM動作が、TLB無効化動作、同期動作、またはそれらの任意の組合せを含む、請求項16に記載の装置。
- 前記DVMイニシエータが、前記DVMネットワークのクロックドメインおよび電力ドメインとは別個のクロックドメインおよび別個の電力ドメインに結合される、請求項16に記載の装置。
- 前記複数のDVMターゲットが、前記DVMイニシエータのクロックドメインおよび電力ドメイン、ならびに前記DVMネットワークのクロックドメインおよび電力ドメインとは別個の、クロックドメインおよび電力ドメインに結合される、請求項16に記載の装置。
- 前記複数のDVMターゲットの各々が、前記複数のDVMターゲットの残りのものとは別個のクロックドメインおよび別個の電力ドメインに結合される、請求項16に記載の装置。
- 前記複数のDVMターゲットが、単一のクロックドメインおよび電力ドメインに結合される、請求項16に記載の装置。
- 前記DVMネットワークが、前記複数のDVMターゲットからの応答を、マージされた応答にマージし、前記マージされた応答を前記DVMイニシエータに報告する、請求項16に記載の装置。
- 前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットへの前記DVM動作が終了されることに基づいて、前記DVMネットワークが、前記DVMターゲットに代わって前記DVMイニシエータに応答する、請求項16に記載の装置。
- 分散仮想メモリ(DVM)ネットワークに関する電力ドメインおよびクロックドメインの完全ハードウェア管理のための装置であって、
DVMネットワークに、DVM動作を送信するための手段と、
複数のDVMターゲットに、前記DVM動作をブロードキャストするための手段と、
前記DVM動作が前記DVMネットワークによって前記複数のDVMターゲットにブロードキャストされることに基づいて、1つまたは複数のハードウェア機能を実行するための手段であって、前記1つまたは複数のハードウェア機能が、
前記DVMネットワーク、または前記DVM動作のターゲットである前記複数のDVMターゲットのうちのDVMターゲットに結合された、クロックドメインをオンにすること、
前記DVMネットワーク、または前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットに結合された、前記クロックドメインの周波数を上げること、
電力ドメインがオフにされることに基づいて、前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットに結合された前記電力ドメインをオンにすること、
前記DVMターゲットがオフにされることに基づいて、前記DVM動作の前記ターゲットである前記複数のDVMターゲットのうちの前記DVMターゲットへの前記DVM動作を終了させること、あるいは
それらの任意の組合せ
を含む、手段と
を備える装置。 - 前記複数のDVMターゲットが、1つまたは複数のメモリ管理ユニットを備える、請求項27に記載の装置。
- 前記DVMイニシエータが、前記DVMネットワークのクロックドメインおよび電力ドメインとは別個のクロックドメインおよび別個の電力ドメインに結合される、請求項27に記載の装置。
- 前記複数のDVMターゲットが、前記DVMイニシエータのクロックドメインおよび電力ドメイン、ならびに前記DVMネットワークのクロックドメインおよび電力ドメインとは別個の、クロックドメインおよび電力ドメインに結合される、請求項27に記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/086,054 | 2016-03-31 | ||
US15/086,054 US10386904B2 (en) | 2016-03-31 | 2016-03-31 | Hardware managed power collapse and clock wake-up for memory management units and distributed virtual memory networks |
PCT/US2017/022158 WO2017172342A1 (en) | 2016-03-31 | 2017-03-13 | Hardware managed power collapse and clock wake-up for memory management units and distributed virtual memory networks |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2019517052A true JP2019517052A (ja) | 2019-06-20 |
JP2019517052A5 JP2019517052A5 (ja) | 2019-11-07 |
JP6640374B2 JP6640374B2 (ja) | 2020-02-05 |
Family
ID=58448615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018550581A Expired - Fee Related JP6640374B2 (ja) | 2016-03-31 | 2017-03-13 | メモリ管理ユニットおよび分散仮想メモリネットワークのためのハードウェア管理電力コラプスおよびクロックウェイクアップ |
Country Status (9)
Country | Link |
---|---|
US (2) | US10386904B2 (ja) |
EP (1) | EP3436895B1 (ja) |
JP (1) | JP6640374B2 (ja) |
KR (1) | KR102048399B1 (ja) |
CN (1) | CN108780350B (ja) |
BR (1) | BR112018070131A2 (ja) |
CA (1) | CA3015929A1 (ja) |
TW (1) | TWI698746B (ja) |
WO (1) | WO2017172342A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9910799B2 (en) * | 2016-04-04 | 2018-03-06 | Qualcomm Incorporated | Interconnect distributed virtual memory (DVM) message preemptive responding |
US10719452B2 (en) * | 2018-06-22 | 2020-07-21 | Xilinx, Inc. | Hardware-based virtual-to-physical address translation for programmable logic masters in a system on chip |
US10983851B1 (en) * | 2019-12-04 | 2021-04-20 | Cirrus Logic, Inc. | Protecting against memory corruption and system freeze during power state transitions in a multi-power domain system |
CN116830093A (zh) * | 2021-04-30 | 2023-09-29 | 华为技术有限公司 | 虚拟化系统以及虚拟化系统中内存一致性维护方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0830472A (ja) * | 1994-07-19 | 1996-02-02 | Canon Inc | 負荷分散方式 |
US20020010891A1 (en) * | 2000-05-12 | 2002-01-24 | International Business Machines Corporation | Redundant memory access system |
US6889254B1 (en) * | 1999-03-30 | 2005-05-03 | International Business Machines Corporation | Scalable merge technique for information retrieval across a distributed network |
US20100162235A1 (en) * | 2008-12-18 | 2010-06-24 | Vmware, Inc. | Virtualization system with a remote proxy |
US20160055110A1 (en) * | 2014-08-25 | 2016-02-25 | Apple Inc. | Transaction Filter for On-Chip Communications Network |
JP2016513835A (ja) * | 2013-03-05 | 2016-05-16 | クアルコム,インコーポレイテッド | ハードウェアテーブルウォークを実行するのに要求される時間およびコンピューティングリソースの量を低減するための方法およびシステム |
JP2016535883A (ja) * | 2013-10-04 | 2016-11-17 | クアルコム,インコーポレイテッド | マルチコア異種システム変換のルックアサイドバッファコヒーレンシ |
JP2017517040A (ja) * | 2014-02-21 | 2017-06-22 | エイアールエム リミテッド | 格納されたアドレス変換の無効化 |
JP2017539001A (ja) * | 2014-11-13 | 2017-12-28 | エイアールエム リミテッド | コンテキスト依存のバリア命令の実行 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5884100A (en) | 1996-06-06 | 1999-03-16 | Sun Microsystems, Inc. | Low-latency, high-throughput, integrated cache coherent I/O system for a single-chip processor |
US6990594B2 (en) * | 2001-05-02 | 2006-01-24 | Portalplayer, Inc. | Dynamic power management of devices in computer system by selecting clock generator output based on a current state and programmable policies |
US7725742B2 (en) * | 2006-08-15 | 2010-05-25 | Mitac International Corp. | Remote monitor module for power initialization of computer system |
US7853928B2 (en) * | 2007-04-19 | 2010-12-14 | International Business Machines Corporation | Creating a physical trace from a virtual trace |
US8775839B2 (en) | 2008-02-08 | 2014-07-08 | Texas Instruments Incorporated | Global hardware supervised power transition management circuits, processes and systems |
US8244978B2 (en) | 2010-02-17 | 2012-08-14 | Advanced Micro Devices, Inc. | IOMMU architected TLB support |
WO2012082792A2 (en) * | 2010-12-13 | 2012-06-21 | Fusion-Io, Inc. | Apparatus, system, and method for auto-commit memory |
US9177615B2 (en) * | 2011-07-06 | 2015-11-03 | Qualcomm Technologies, Inc. | Power disconnect unit for use in data transport topology of network on chip design having asynchronous clock domain adapter sender and receiver each at a separate power domain |
US9916257B2 (en) | 2011-07-26 | 2018-03-13 | Intel Corporation | Method and apparatus for TLB shoot-down in a heterogeneous computing system supporting shared virtual memory |
US9298621B2 (en) | 2011-11-04 | 2016-03-29 | Hewlett Packard Enterprise Development Lp | Managing chip multi-processors through virtual domains |
US9378150B2 (en) | 2012-02-28 | 2016-06-28 | Apple Inc. | Memory management unit with prefetch ability |
DE112013006048T5 (de) | 2012-12-18 | 2015-09-17 | Synopsys, Inc. | Hierarchisches Leistungsabbild für leistungsarmen Entwurf |
US9330026B2 (en) * | 2013-03-05 | 2016-05-03 | Qualcomm Incorporated | Method and apparatus for preventing unauthorized access to contents of a register under certain conditions when performing a hardware table walk (HWTW) |
-
2016
- 2016-03-31 US US15/086,054 patent/US10386904B2/en active Active
-
2017
- 2017-03-13 KR KR1020187028213A patent/KR102048399B1/ko active IP Right Grant
- 2017-03-13 CN CN201780017460.7A patent/CN108780350B/zh active Active
- 2017-03-13 BR BR112018070131A patent/BR112018070131A2/pt unknown
- 2017-03-13 WO PCT/US2017/022158 patent/WO2017172342A1/en active Application Filing
- 2017-03-13 EP EP17714333.6A patent/EP3436895B1/en active Active
- 2017-03-13 CA CA3015929A patent/CA3015929A1/en not_active Abandoned
- 2017-03-13 JP JP2018550581A patent/JP6640374B2/ja not_active Expired - Fee Related
- 2017-03-24 TW TW106109847A patent/TWI698746B/zh not_active IP Right Cessation
-
2019
- 2019-07-01 US US16/458,940 patent/US20190324512A1/en not_active Abandoned
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0830472A (ja) * | 1994-07-19 | 1996-02-02 | Canon Inc | 負荷分散方式 |
US6889254B1 (en) * | 1999-03-30 | 2005-05-03 | International Business Machines Corporation | Scalable merge technique for information retrieval across a distributed network |
US20020010891A1 (en) * | 2000-05-12 | 2002-01-24 | International Business Machines Corporation | Redundant memory access system |
US20100162235A1 (en) * | 2008-12-18 | 2010-06-24 | Vmware, Inc. | Virtualization system with a remote proxy |
JP2016513835A (ja) * | 2013-03-05 | 2016-05-16 | クアルコム,インコーポレイテッド | ハードウェアテーブルウォークを実行するのに要求される時間およびコンピューティングリソースの量を低減するための方法およびシステム |
JP2016535883A (ja) * | 2013-10-04 | 2016-11-17 | クアルコム,インコーポレイテッド | マルチコア異種システム変換のルックアサイドバッファコヒーレンシ |
JP2017517040A (ja) * | 2014-02-21 | 2017-06-22 | エイアールエム リミテッド | 格納されたアドレス変換の無効化 |
US20160055110A1 (en) * | 2014-08-25 | 2016-02-25 | Apple Inc. | Transaction Filter for On-Chip Communications Network |
JP2017539001A (ja) * | 2014-11-13 | 2017-12-28 | エイアールエム リミテッド | コンテキスト依存のバリア命令の実行 |
Also Published As
Publication number | Publication date |
---|---|
TWI698746B (zh) | 2020-07-11 |
WO2017172342A1 (en) | 2017-10-05 |
US10386904B2 (en) | 2019-08-20 |
EP3436895A1 (en) | 2019-02-06 |
CA3015929A1 (en) | 2017-10-05 |
US20190324512A1 (en) | 2019-10-24 |
CN108780350A (zh) | 2018-11-09 |
BR112018070131A2 (pt) | 2019-02-05 |
JP6640374B2 (ja) | 2020-02-05 |
EP3436895B1 (en) | 2023-08-02 |
KR102048399B1 (ko) | 2020-01-09 |
KR20180125978A (ko) | 2018-11-26 |
US20170285705A1 (en) | 2017-10-05 |
TW201737093A (zh) | 2017-10-16 |
CN108780350B (zh) | 2021-08-06 |
EP3436895C0 (en) | 2023-08-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20190324512A1 (en) | Hardware managed power collapse and clock wake-up for memory management units and distributed virtual memory networks | |
EP2805245B1 (en) | Determining cache hit/miss of aliased addresses in virtually-tagged cache(s), and related systems and methods | |
TWI494942B (zh) | 用於i/o流量的同調性開關 | |
US7555597B2 (en) | Direct cache access in multiple core processors | |
US8799584B2 (en) | Method and apparatus for implementing multi-processor memory coherency | |
US7315953B2 (en) | Apparatus and related method of coordinating north bridge and south bridge for processing bus master requests of peripheral devices for controlling a central processing unit to operate in a power-saving state | |
JP2016515262A (ja) | 命令処理回路における冗長同期バリアの削除と、関連プロセッサシステム、方法、およびコンピュータ可読媒体 | |
JP2012079320A (ja) | ハードウェアのダイナミックなキャッシュパワー管理 | |
WO2017014914A1 (en) | Address translation and data pre-fetch in a cache memory system | |
US20200081840A1 (en) | Coherence flows for dual-processing pipelines | |
US8605536B2 (en) | Power-on-reset (POR) circuits for resetting memory devices, and related circuits, systems, and methods | |
US10156887B2 (en) | Cache memory clock generation circuits for reducing power consumption and read errors in cache memory | |
US9672153B2 (en) | Memory interface control | |
US8786332B1 (en) | Reset extender for divided clock domains | |
US9158691B2 (en) | Cross dependency checking logic | |
CN105765547A (zh) | 用于执行总线锁定和转译后备缓冲器失效的方法和装置 | |
US20180285269A1 (en) | Aggregating cache maintenance instructions in processor-based devices | |
US8364906B2 (en) | Avoiding memory access latency by returning hit-modified when holding non-modified data | |
US20240320160A1 (en) | Filtering remote data synchronization barrier (dsb) instruction execution in processor-based devices | |
US20170091098A1 (en) | Avoiding deadlocks in processor-based systems employing retry and in-order-response non-retry bus coherency protocols | |
JPH0962576A (ja) | 情報処理装置及びその制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181002 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190924 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190924 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20190924 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20191008 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20191015 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191115 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191202 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191225 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6640374 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |