JP2016513835A - ハードウェアテーブルウォークを実行するのに要求される時間およびコンピューティングリソースの量を低減するための方法およびシステム - Google Patents
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Abstract
Description
MMUにおいて、
IPAに関連するページテーブルエントリがTLBの中に記憶されているか否かを判定すること、
そのIPAに関連するページテーブルエントリがTLBの中に記憶されていないという判定が行われた場合、TLBミスが生じたと決定すること、および
TLBミスが生じたという決定が行われた場合、そのIPAに関連するデータが記憶されている物理メモリのPAを予測することを備える。
PA=f(IPA) (式1)
ただし、fは、数学関数である。この目的で使用され得る関数fは、図5を参照して詳細に説明される。「予測する」という句は、本明細書でその句が使用される際、「決定する」を意味して、確率的決定も確率論的決定も暗示しないが、確率的決定または確率論的決定が、本発明の範囲から必ずしも除外されるわけではない。予測アルゴリズムによって行われる予測は、通常、ただし、必然的にではなく、決定論的である。
PA=IPA、
PA=IPA+Offset_function(VMID)、ただし、VMIDは、HWTW読取りトランザクションに関連付けられたVMを識別するすべてのVMにわたる一意識別子であり、Offset_functionは、VMIDに関連付けられた特定のオフセット値に基づいて選択された出力を有する関数である、
PA=IPA XOR Extended_VMID、ただし、XORは、排他的OR演算を表し、Extended_VMIDは、拡張されたVMIDである。ハイパーバイザ210は、VM間の衝突が回避されるように関数fを選択する。
110 CPUクラスタ
110a CPUコア
110b、130a、140a、150a メモリ管理ユニット(MMU)
120、628 メモリ
130 ビデオカメラディスプレイ
140 グラフィックス処理装置(GPU)
150 PCIe入出力(IO)デバイス
160 IO変換ルックアサイドバッファ(IOTLB)
170、612 システムバス
200 システムオペレーティングシステム(OS)
210 ハイパーバイザ
220 高レベルOS(HLOS)
230 デジタル権利マネージャ(DRM)
500 プレディクタ
510 構成レジスタ
520 多項式計算ハードウェア
530、710、730 ゲート
540、760 マルチプレクサ(MUX)
550 S2ウォーク制御ロジックおよび状態マシン
600 スマートフォン
610 ベースバンドサブシステム
616 アナログ回路要素
618 デジタル回路要素
620 無線周波数(RF)サブシステム
621 入出力(I/O)要素
624、629 接続
630 送信(Tx)モジュール
640 受信(Rx)モジュール
650 フロントエンドモジュール(FEM)
660 アンテナ
661、662、663、665、667、668 センサ
Claims (28)
- ハードウェアテーブルウォーク(HWTW)を実行することに関連する処理オーバーヘッドを低減するコンピュータシステムであって、
ホストオペレーティングシステム(OS)およびハイパーバイザを実行する少なくとも1つの中央処理装置(CPU)であって、前記ハイパーバイザは、CPU上の少なくとも第1のゲストOSの実行を制御し、前記ハイパーバイザは、前記第1のゲストOSに関連付けられた少なくとも第1の仮想マシン(VM)を実行する、CPUと、
前記CPUと通信状態にある物理メモリであって、前記物理メモリは、物理アドレス(PA)によってアドレス指定可能である物理メモリロケーションを有し、少なくとも1つのページテーブルが、物理メモリの物理メモリロケーションに記憶され、前記ページテーブルは、中間物理アドレス(IPA)を、物理メモリの実際のPAにマップするためのマッピングに対応するページテーブルエントリを備える、物理メモリと、
前記ページテーブルエントリのサブセットを記憶する少なくとも1つの変換ルックアサイドバッファ(TLB)と、
前記CPU、前記物理メモリ、および前記TLBと通信状態にある少なくとも1つのメモリ管理ユニット(MMU)と
を備え、前記MMUは、IPAに関連するページテーブルエントリが前記TLBの中に記憶されているか否かを判定し、前記IPAに関連するページテーブルエントリが前記TLBの中に記憶されていない場合、TLBミスが生じており、TLBミスが生じた場合、前記MMUは、前記IPAに関連するデータが記憶されている前記物理メモリのPAを予測する、コンピュータシステム。 - 前記MMUは、前記PAを、前記IPAの関数fとして、すなわち、PA=f(IPA)として予測する請求項1に記載のコンピュータシステム。
- 前記関数fは、複数の関数から選択され、前記複数の関数の各関数は、前記IPAと前記予測されるPAの間の1対1マッピングをもたらす請求項2に記載のコンピュータシステム。
- 前記関数fは、多項式である請求項3に記載のコンピュータシステム。
- 前記関数fは、PA=IPAであるようなユニティ関数である請求項3に記載のコンピュータシステム。
- 前記ハイパーバイザは、デジタル権利マネージャ(DRM)コンピュータプログラムに関連付けられた少なくとも第2のVMを実行しており、前記関数fは、IPA_Offset_function(VMID)であり、VMIDは、前記TLBミスに関連する前記VMを識別する前記第1のVMおよび前記第2のVMにわたる一意識別子であり、IPA_Offset_functionは、前記TLBミスが生じた際に前記IPAを使用してメモリにアクセスしていた前記第1のVMまたは前記第2のVMの前記VMIDに関連する特定のオフセット値に基づいて選択された出力を有する関数であり、前記予測されるPAは、PA=IPA_Offset_function(VMID)として予測される請求項3に記載のコンピュータシステム。
- 前記ハイパーバイザは、デジタル権利マネージャ(DRM)コンピュータプログラムに関連付けられた少なくとも第2のVMを実行しており、前記関数fは、IPA XOR Extended_VMIDであり、ただし、XORは、排他的OR演算を表し、かつExtended_VMIDは、拡張されたVMIDであり、前記予測されるPAは、PA=IPA XOR Extended_VMIDとして予測される請求項3に記載のコンピュータシステム。
- モバイルデバイスの一部である請求項1に記載のコンピュータシステム。
- 前記モバイルデバイスは、モバイル電話機である請求項8に記載のコンピュータシステム。
- 前記モバイル電話機は、スマートフォンである請求項9に記載のコンピュータシステム。
- ハードウェアテーブルウォーク(HWTW)を実行することに関連する処理オーバーヘッドを低減する方法であって、
少なくとも1つの中央処理装置(CPU)、少なくとも1つの物理メモリ、少なくとも1つの変換ルックアサイドバッファ(TLB)、および少なくとも1つのメモリ管理ユニット(MMU)を提供するステップであって、前記CPU、前記物理メモリ、前記TLB、および前記MMUは、互いに通信状態にあり、前記CPUは、ホストオペレーティングシステム(OS)およびハイパーバイザを実行しており、前記ハイパーバイザは、前記CPU上の少なくとも第1のゲストOSの実行を制御しており、前記ハイパーバイザは、前記第1のゲストOSに関連付けられた少なくとも第1の仮想マシン(VM)を実行しており、前記物理メモリは、物理アドレス(PA)によってアドレス指定可能である物理メモリロケーションを有し、少なくとも1つのページテーブルが、前記物理メモリの物理メモリロケーションに記憶され、前記ページテーブルは、中間物理アドレス(IPA)を、前記物理メモリの実際のPAにマップするためのマッピングに対応するページテーブルエントリを備え、前記TLBは、前記ページテーブルエントリのサブセットを記憶する、ステップと、
前記MMUにおいて、
IPAに関連するページテーブルエントリが前記TLBの中に記憶されているか否かを判定するステップと、
前記IPAに関連するページテーブルエントリが前記TLBの中に記憶されていないという判定が行われた場合、TLBミスが生じたと決定するステップと、
TLBミスが生じたという決定が行われた場合、前記IPAに関連するデータが記憶されている前記物理メモリのPAを予測するステップと
を備える方法。 - 前記MMUは、前記PAを、前記IPAの関数fとして、すなわち、PA=f(IPA)として予測する請求項11に記載の方法。
- 前記関数fは、複数の関数から選択され、前記複数の関数の各関数は、前記IPAと前記予測されるPAの間の1対1マッピングをもたらす請求項12に記載の方法。
- 前記関数fは、多項式である請求項13に記載の方法。
- 前記関数fは、PA=IPAであるようなユニティ関数である請求項13に記載の方法。
- 前記ハイパーバイザは、デジタル権利マネージャ(DRM)コンピュータプログラムに関連付けられた少なくとも第2のVMを実行しており、前記関数fは、IPA_Offset_function(VMID)であり、VMIDは、前記TLBミスに関連する前記VMを識別する前記第1のVMおよび前記第2のVMにわたる一意識別子であり、IPA_Offset_functionは、前記TLBミスが生じた際に前記IPAを使用してメモリにアクセスしていた前記第1のVMまたは前記第2のVMの前記VMIDに関連する特定のオフセット値に基づいて選択された出力を有する関数であり、前記予測されるPAは、PA=IPA_Offset_function(VMID)として予測される請求項13に記載の方法。
- 前記ハイパーバイザは、デジタル権利マネージャ(DRM)コンピュータプログラムに関連付けられた少なくとも第2のVMを実行しており、前記関数fは、IPA XOR Extended_VMIDであり、ただし、XORは、排他的OR演算を表し、かつExtended_VMIDは、拡張されたVMIDであり、前記予測されるPAは、PA=IPA XOR Extended_VMIDとして予測される請求項13に記載の方法。
- 前記ハイパーバイザは、前記CPU上の少なくとも第1のゲストOSおよび第2のゲストOSの実行を制御し、前記ハイパーバイザは、前記第2のゲストOSに関連付けられた少なくとも第2のVMを実行することもしており、PAを予測するのに前記MMUによって使用される前記関数fは、前記第1のVMに関連するミスに関するPAの第1の範囲内にあるPAを予測し、かつ前記第2のVMに関連するミスに関するPAの第2の範囲内にあるPAを予測し、PAの前記第1の範囲と前記第2の範囲は、互いに異なる請求項13に記載の方法。
- モバイルデバイスのコンピュータシステムによって実行される請求項13に記載の方法。
- 前記モバイルデバイスは、モバイル電話機である請求項19に記載の方法。
- 前記モバイル電話機は、スマートフォンである請求項20に記載の方法。
- ハードウェアテーブルウォーク(HWTW)を実行することに関連する処理オーバーヘッドを低減するための、1つまたは複数のプロセッサによって実行されるためのコンピュータコードが記憶されている一時的でないコンピュータ可読記録媒体(CRM)であって、
前記コンピュータコードが、
中間物理アドレス(IPA)に関連するページテーブルエントリがTLBの中に記憶されているか否かを判定するための第1のコード部分であって、前記IPAに関連するページテーブルエントリが前記TLBの中に記憶されていないという判定が行われた場合、TLBミスが生じたと決定する第1のコード部分と、
前記第1のコード部分が、TLBミスが生じたと決定した場合、前記IPAに関連するデータが記憶されている物理メモリの物理アドレス(PA)を予測するための第2のコード部分と
を備える、一時的でないCRM。 - 前記第2のコード部分は、前記PAを、前記IPAの関数fとして、すなわち、PA=f(IPA)として予測する請求項21に記載の一時的でないCRM。
- 前記第2のコード部分は、前記関数fを複数の関数から選択し、前記複数の関数の各関数は、前記IPAと前記予測されるPAの間の1対1マッピングをもたらす請求項23に記載の一時的でないCRM。
- 前記関数fは、多項式である請求項24に記載の一時的でないCRM。
- 前記関数fは、PA=IPAであるようなユニティ関数である請求項24に記載の一時的でないCRM。
- 前記関数fは、IPA_Offset_function(VMID)であり、VMIDは、前記TLBミスに関連する仮想マシン(VM)として第1のVMと第2のVMのいずれかを識別する前記第1のVMおよび前記第2のVMにわたる一意識別子であり、IPA_Offset_functionは、前記TLBミスが生じた際に前記IPAを使用してメモリにアクセスしていた前記第1のVMまたは前記第2のVMの前記VMIDに関連する特定のオフセット値に基づいて選択された出力を有する関数であり、前記予測されるPAは、PA=IPA_Offset_function(VMID)として予測される請求項24に記載の一時的でないCRM。
- 前記関数fは、IPA XOR Extended_VMIDであり、ただし、XORは、排他的OR演算を表し、かつExtended_VMIDは、拡張されたVMIDであり、前記予測されるPAは、PA=IPA XOR Extended_VMIDとして予測される請求項24に記載の一時的でないCRM。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/785,877 | 2013-03-05 | ||
US13/785,877 US9015400B2 (en) | 2013-03-05 | 2013-03-05 | Methods and systems for reducing the amount of time and computing resources that are required to perform a hardware table walk (HWTW) |
PCT/US2014/020101 WO2014137970A1 (en) | 2013-03-05 | 2014-03-04 | Methods and systems for reducing the amount of time and computing resources that are required to perform a hardware table walk |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2016513835A true JP2016513835A (ja) | 2016-05-16 |
JP2016513835A5 JP2016513835A5 (ja) | 2017-03-23 |
JP6298083B2 JP6298083B2 (ja) | 2018-03-20 |
Family
ID=50382619
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015561519A Expired - Fee Related JP6298083B2 (ja) | 2013-03-05 | 2014-03-04 | ハードウェアテーブルウォークを実行するのに要求される時間およびコンピューティングリソースの量を低減するための方法およびシステム |
Country Status (7)
Country | Link |
---|---|
US (1) | US9015400B2 (ja) |
EP (1) | EP2965210A1 (ja) |
JP (1) | JP6298083B2 (ja) |
KR (1) | KR20150128804A (ja) |
CN (1) | CN105027095B (ja) |
TW (1) | TWI526832B (ja) |
WO (1) | WO2014137970A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019517052A (ja) * | 2016-03-31 | 2019-06-20 | クアルコム,インコーポレイテッド | メモリ管理ユニットおよび分散仮想メモリネットワークのためのハードウェア管理電力コラプスおよびクロックウェイクアップ |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9330026B2 (en) | 2013-03-05 | 2016-05-03 | Qualcomm Incorporated | Method and apparatus for preventing unauthorized access to contents of a register under certain conditions when performing a hardware table walk (HWTW) |
US9805194B2 (en) * | 2015-03-27 | 2017-10-31 | Intel Corporation | Memory scanning methods and apparatus |
US10474589B1 (en) * | 2016-03-02 | 2019-11-12 | Janus Technologies, Inc. | Method and apparatus for side-band management of security for a server computer |
US10261916B2 (en) * | 2016-03-25 | 2019-04-16 | Advanced Micro Devices, Inc. | Adaptive extension of leases for entries in a translation lookaside buffer |
US20180069767A1 (en) * | 2016-09-06 | 2018-03-08 | Advanced Micro Devices, Inc. | Preserving quality of service constraints in heterogeneous processing systems |
EP3355188B1 (en) | 2017-01-31 | 2021-08-25 | OpenSynergy GmbH | Instrument display on a car dashboard by checking frames of a gui by a realtime os |
US10754790B2 (en) * | 2018-04-26 | 2020-08-25 | Qualcomm Incorporated | Translation of virtual addresses to physical addresses using translation lookaside buffer information |
US20210327280A1 (en) * | 2020-04-21 | 2021-10-21 | Qualcomm Incorporated | Cluster-based approach to positioning of vehicles in vehicle platooning or autonomous trucking |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0233639A (ja) * | 1988-07-25 | 1990-02-02 | Hitachi Ltd | 主記憶装置管理方法および計算機システム |
US20070283123A1 (en) * | 2006-06-05 | 2007-12-06 | Sun Microsystems, Inc. | Function-based virtual-to-physical address translation |
WO2012082864A1 (en) * | 2010-12-14 | 2012-06-21 | Advanced Micro Devices, Inc. | Input output memory management unit (iommu) two-layer addressing |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2260004B (en) | 1991-09-30 | 1995-02-08 | Apple Computer | Memory management unit for a computer system |
US7124170B1 (en) | 1999-08-20 | 2006-10-17 | Intertrust Technologies Corp. | Secure processing unit systems and methods |
US20030079103A1 (en) | 2001-10-24 | 2003-04-24 | Morrow Michael W. | Apparatus and method to perform address translation |
US8051301B2 (en) | 2001-11-13 | 2011-11-01 | Advanced Micro Devices, Inc. | Memory management system and method providing linear address based memory access security |
DE60306952T2 (de) | 2002-11-18 | 2007-02-08 | Arm Ltd., Cherry Hinton | Zuordnung von virtuellen zu physischen speicheradressen in einem system mit einem sicheren bereich und einem nicht sicheren bereich |
US7089397B1 (en) * | 2003-07-03 | 2006-08-08 | Transmeta Corporation | Method and system for caching attribute data for matching attributes with physical addresses |
US7117290B2 (en) * | 2003-09-03 | 2006-10-03 | Advanced Micro Devices, Inc. | MicroTLB and micro tag for reducing power in a processor |
US8156343B2 (en) * | 2003-11-26 | 2012-04-10 | Intel Corporation | Accessing private data about the state of a data processing machine from storage that is publicly accessible |
US7162609B2 (en) * | 2003-12-03 | 2007-01-09 | Marvell International Ltd. | Translation lookaside buffer prediction mechanism |
EP1870814B1 (en) | 2006-06-19 | 2014-08-13 | Texas Instruments France | Method and apparatus for secure demand paging for processor devices |
US7340582B2 (en) | 2004-09-30 | 2008-03-04 | Intel Corporation | Fault processing for direct memory access address translation |
US7428626B2 (en) | 2005-03-08 | 2008-09-23 | Microsoft Corporation | Method and system for a second level address translation in a virtual machine environment |
US20060224815A1 (en) | 2005-03-30 | 2006-10-05 | Koichi Yamada | Virtualizing memory management unit resources |
US20070226795A1 (en) | 2006-02-09 | 2007-09-27 | Texas Instruments Incorporated | Virtual cores and hardware-supported hypervisor integrated circuits, systems, methods and processes of manufacture |
US7594079B2 (en) * | 2006-09-29 | 2009-09-22 | Mips Technologies, Inc. | Data cache virtual hint way prediction, and applications thereof |
US8615643B2 (en) * | 2006-12-05 | 2013-12-24 | Microsoft Corporation | Operational efficiency of virtual TLBs |
EP2075696A3 (en) | 2007-05-10 | 2010-01-27 | Texas Instruments Incorporated | Interrupt- related circuits, systems and processes |
WO2009001153A1 (en) * | 2007-06-28 | 2008-12-31 | Nokia Corporation | Memory protection unit in a virtual processing environment |
US8595465B1 (en) * | 2009-09-09 | 2013-11-26 | Marvell Israel (M.I.S.L) Ltd. | Virtual address to physical address translation using prediction logic |
WO2011156021A2 (en) | 2010-03-01 | 2011-12-15 | The Trustees Of Columbia University In The City Of New York | Systems and methods for detecting design-level attacks against a digital circuit |
US9405700B2 (en) | 2010-11-04 | 2016-08-02 | Sonics, Inc. | Methods and apparatus for virtualization in an integrated circuit |
US9092358B2 (en) * | 2011-03-03 | 2015-07-28 | Qualcomm Incorporated | Memory management unit with pre-filling capability |
US9009445B2 (en) * | 2011-10-20 | 2015-04-14 | Apple Inc. | Memory management unit speculative hardware table walk scheme |
CN102722451B (zh) * | 2012-06-25 | 2015-04-15 | 杭州中天微系统有限公司 | 采用物理地址预测访问高速缓存的装置 |
US9330026B2 (en) | 2013-03-05 | 2016-05-03 | Qualcomm Incorporated | Method and apparatus for preventing unauthorized access to contents of a register under certain conditions when performing a hardware table walk (HWTW) |
-
2013
- 2013-03-05 US US13/785,877 patent/US9015400B2/en active Active
-
2014
- 2014-03-03 TW TW103107028A patent/TWI526832B/zh not_active IP Right Cessation
- 2014-03-04 CN CN201480011808.8A patent/CN105027095B/zh not_active Expired - Fee Related
- 2014-03-04 EP EP14712879.7A patent/EP2965210A1/en not_active Withdrawn
- 2014-03-04 KR KR1020157027417A patent/KR20150128804A/ko not_active Application Discontinuation
- 2014-03-04 JP JP2015561519A patent/JP6298083B2/ja not_active Expired - Fee Related
- 2014-03-04 WO PCT/US2014/020101 patent/WO2014137970A1/en active Application Filing
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0233639A (ja) * | 1988-07-25 | 1990-02-02 | Hitachi Ltd | 主記憶装置管理方法および計算機システム |
US20070283123A1 (en) * | 2006-06-05 | 2007-12-06 | Sun Microsystems, Inc. | Function-based virtual-to-physical address translation |
WO2012082864A1 (en) * | 2010-12-14 | 2012-06-21 | Advanced Micro Devices, Inc. | Input output memory management unit (iommu) two-layer addressing |
Non-Patent Citations (1)
Title |
---|
THOMAS W. BARR: ""SpecTLB: A Mechanism for Speculative Address Translation"", 2011 38TH ANNUAL INTERNATIONAL SYMPOSIUM ON COMPUTER ARCHITECTURE (ISCA), JPN5016002726, 4 June 2011 (2011-06-04), US, pages 307 - 317, XP032239243, ISSN: 0003725574, DOI: 10.1145/2000064.2000101 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019517052A (ja) * | 2016-03-31 | 2019-06-20 | クアルコム,インコーポレイテッド | メモリ管理ユニットおよび分散仮想メモリネットワークのためのハードウェア管理電力コラプスおよびクロックウェイクアップ |
Also Published As
Publication number | Publication date |
---|---|
TWI526832B (zh) | 2016-03-21 |
TW201447583A (zh) | 2014-12-16 |
CN105027095B (zh) | 2019-01-22 |
US9015400B2 (en) | 2015-04-21 |
EP2965210A1 (en) | 2016-01-13 |
KR20150128804A (ko) | 2015-11-18 |
CN105027095A (zh) | 2015-11-04 |
US20140258586A1 (en) | 2014-09-11 |
WO2014137970A1 (en) | 2014-09-12 |
JP6298083B2 (ja) | 2018-03-20 |
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A521 | Request for written amendment filed |
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R150 | Certificate of patent or registration of utility model |
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