JP2019165115A - 半導体記憶装置の製造方法 - Google Patents

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寛 中木
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Abstract

【課題】メモリセルが微細化された半導体記憶装置の製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置の製造方法は、複数の第２貫通孔内に半導体材料を埋め込んで、複数の本体部分上に複数の接続部分を形成する工程と、前記複数の接続部分を形成した後、第２層の一部を除去する際に除去されなかった前記第２層の残部及び第３層を除去する工程と、を備える。【選択図】図１

Description

実施形態は、半導体記憶装置の製造方法に関する。
メモリセルを３次元的に配置した半導体記憶装置が提案されている。このような半導体記憶装置においては、メモリセルのコントロールゲートとして機能する複数の電極層を含む積層体が形成され、積層体を貫通するメモリホール内にチャネル及び電荷蓄積膜が形成される。積層体の上部に孔や溝を形成することでチャネルと接続するコンタクトを形成したり、上層の電極層間を分断したりする。このような電極層の加工においては、孔や溝にテーパ角がつき易く、メモリセルが微細化され難いという問題がある。
特開２０１２−１１９４４５号公報 特開２０１４−１８７３２９号公報
実施形態の目的は、メモリセルが微細化された半導体記憶装置の製造方法を提供することである。
実施形態に係る半導体記憶装置の製造方法は、基板上に、第１絶縁層及び第１層を交互に積層して積層体を形成する工程と、前記積層体に前記第１絶縁層及び第１層の積層方向に延びる複数の第１貫通孔を形成する工程と、前記複数の第１貫通孔内に電荷蓄積膜及び半導体部を有する本体部分を形成する工程と、前記積層体及び複数の本体部分上に第２絶縁層を形成する工程と、前記第２絶縁層上に、第２層を形成する工程と、前記第２層上に第３層を形成する工程と、前記第２層及び前記第３層に、前記積層方向に延びて前記第２層及び前記第３層を貫通して前記第２絶縁層に達し、前記複数の本体部分の直上に位置する複数の第２貫通孔を形成する工程と、前記複数の第２貫通孔の一部分の径を広げるように前記第２層の一部を除去する工程と、前記複数の第２貫通孔内に露出した前記第２層及び前記第３層上に第３絶縁層を形成したうえで、前記複数の第２貫通孔の前記径が広がった部分内に、ゲート材となる第４層を形成する工程と、前記複数の第２貫通孔内における前記第４層の側面に第１絶縁膜を形成する工程と、前記第１絶縁膜を形成した後、前記複数の第２貫通孔の底部で前記複数の本体部分の上面を露出するように前記第２絶縁層の一部を除去する工程と、前記複数の第２貫通孔内に半導体材料を埋め込んで、前記複数の本体部分上に複数の接続部分を形成する工程と、前記複数の接続部分を形成した後、前記第２層の一部を除去する際に除去されなかった前記第２層の残部及び前記第３層を除去する工程と、を備える。
第１実施形態に係る半導体記憶装置を示す平面図である。 図１のＡ１−Ａ２線の断面図である。 図２の領域Ｂの拡大図である。 第１実施形態に係る半導体記憶装置の一部を示す斜視図である。 図５（ａ）及び図５（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図６（ａ）及び図６（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す平面図である。 図８（ａ）及び図８（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図９（ａ）及び図９（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１０（ａ）及び図１０（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１１（ａ）及び図１１（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す平面図である。 図１３（ａ）及び図１３（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１４（ａ）及び図１４（ｂ）は、第１実施形態の変形例に係る半導体記憶装置の製造方法を示す平面図である。 第１実施形態の別の変形例に係る半導体記憶装置の製造方法を示す断面図である。 第２実施形態に係る半導体記憶装置を示す断面図である。 図１７（ａ）及び図１７（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１８（ａ）及び図１８（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１９（ａ）及び図１９（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２０（ａ）及び図２０（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第３実施形態に係る半導体記憶装置を示す断面図である。 図２３（ａ）及び図２３（ｂ）は、第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２４（ａ）及び図２４（ｂ）は、第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２５（ａ）及び図２５（ｂ）は、第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第４実施形態に係る半導体記憶装置を示す断面図である。 図２７（ａ）及び図２７（ｂ）は、第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２８（ａ）及び図２８（ｂ）は、第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２９（ａ）及び図２９（ｂ）は、第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図３０（ａ）及び図３０（ｂ）は、第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図３１（ａ）及び図３１（ｂ）は、第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、半導体記憶装置１を示す平面図である。図２は、図１のＡ１−Ａ２線の断面図である。図３は、図２の領域Ｂの拡大図である。
なお、図２においてビット線ＢＬの図示を省略している。
図１及び図２に示すように、半導体記憶装置１には、基板１０が設けられている。基板１０は、半導体基板であって、単結晶シリコン等のシリコン（Ｓｉ）を含む。
なお、本明細書において、基板１０の上面１０ａに対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
半導体記憶装置１には、積層体１５と、柱状部ＣＬと、絶縁部分２１ａと、絶縁部材１８と、がさらに設けられている。積層体１５は、基板１０上に設けられている。なお、積層体１５は下地として基板１０に限らず、基板１０上に回路素子及び配線層が形成された回路部を下地として形成しても良い。積層体１５は、複数の電極層１１と、複数の絶縁層１２と、を有する。積層体１５において、電極層１１の積層数は任意である。
例えば、積層体１５の複数の電極層１１は、ソース側選択ゲート、ドレイン側選択ゲート及びワード線によって構成される。例えば、積層体１５の複数の電極層１１において、ソース側選択ゲートは、最下層の電極層１１に相当し、ドレイン側選択ゲートは、最上層の電極層１１（１１ａ）に相当し、ワード線は、最下層の電極層１１及び最上層の電極層１１（１１ａ）を除いた電極層１１に相当する。
電極層１１は、導電材料を含み、例えば、タングステン（Ｗ）等の金属を含む。電極層１１は、金属とシリコンの化合物、例えば金属シリサイドを含んでも良い。複数の電極層１１の内、最上層の電極層１１（１１ａ）は、最上層の電極層１１以外の電極層１１と異なる材料を含んでも良い。例えば、最上層の電極層１１が金属シリサイドを含み、最上層の電極層１１以外の電極層１１は、金属を含んでも良い。
また、例えば、電極層１１には、金属や金属シリサイドを含む本体部と、チタン窒化物（ＴｉＮ）を含み、本体部の表面を覆うバリアメタル層とが設けられても良い。
絶縁層１２は、基板１０上、及び、電極層１１の間に設けられている。絶縁層１２は、例えば、シリコン酸化物（ＳｉＯ）を含む。複数の絶縁層１２の内、最上層の絶縁層１２（１２ａ）は、複数の電極層１１の内、最上層の電極層１１（１１ａ）と、上から２番目の電極層１１との間に位置する。積層体１５の最上層の電極層１１（１１ａ）の両側面上には絶縁膜１４Ａが設けられている。絶縁膜１４Ａは、例えばシリコン酸化物を含む。
積層体１５にはメモリホールＭＨ（貫通孔）が設けられている。柱状部ＣＬは、メモリホールＭＨ内に位置する。図１に示すように、柱状部ＣＬは複数設けられ、例えば、Ｘ方向及びＹ方向に格子状に配置される。
柱状部ＣＬは、本体部分ＣＢと、接続部分ＣＰと、を有する。図３に示すように、本体部分ＣＢは、コア絶縁膜３１と、チャネル３２と、トンネル絶縁膜４１と、電荷蓄積膜４２と、ブロック絶縁膜４３と、を有する。
コア絶縁膜３１は、例えば、シリコン酸化物を含む。例えば、コア絶縁膜３１は、柱状にＺ方向に延びている。コア絶縁膜３１は、本体部分ＣＢに含まれなくても良い。
チャネル３２は、コア絶縁膜３１の周囲に設けられている。チャネル３２は、半導体部であって、例えば、シリコンを含む。チャネル３２は、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル３２は、筒状にＺ方向に延びている。チャネル３２の下端は基板１０に接している。
トンネル絶縁膜４１は、チャネル３２の周囲に設けられている。トンネル絶縁膜４１は、例えば、シリコン酸化物を含む。トンネル絶縁膜４１は、電荷蓄積膜４２と、チャネル３２との間の電位障壁である。書込時には、トンネル絶縁膜４１においてチャネル３２から電荷蓄積膜４２に電子がトンネリングして情報が書き込まれる。一方、消去時には、トンネル絶縁膜４１においてチャネル３２から電荷蓄積膜４２に正孔がトンネリングして電子の電荷を打ち消すことにより保持されている情報が消去される。
電荷蓄積膜４２は、トンネル絶縁膜４１の周囲に設けられている。電荷蓄積膜４２は、例えば、シリコン窒化物（ＳｉＮ）を含む。
チャネル３２と電極層１１（ワード線）との交差部分に、電荷蓄積膜４２を含むメモリセルが形成される。電荷蓄積膜４２は、膜内に、電荷をトラップするトラップサイトを有する。メモリセルの閾値電圧は、トラップサイトにトラップされた電荷の有無、及び、トラップされた電荷の量によって変化する。これにより、メモリセルは、情報を保持する。
ブロック絶縁膜４３は、電荷蓄積膜４２の周囲に設けられている。ブロック絶縁膜４３は、例えば、シリコン酸化物を含む。ブロック絶縁膜４３は、複数の膜、例えば、シリコン酸化膜及びアルミニウム酸化膜の積層膜で構成されても良い。ブロック絶縁膜４３は、電極層１１を形成するとき、例えば、電荷蓄積膜４２をエッチングから保護する。また、ブロック絶縁膜４３は、電荷蓄積膜４２に蓄積された電荷の電極層１１への放出や、電極層１１から柱状部ＣＬへの電子のバックトンネリングを抑制する。
接続部分ＣＰは、本体部分ＣＢ上に設けられている。接続部分ＣＰは、積層体１５の一部（複数の絶縁層１２における最上層の絶縁層１２ａ、及び、複数の電極層１１における最上層の電極層１１ａ）、及び、層間絶縁層２１内に位置する。例えば、接続部分ＣＰのＹ方向（Ｘ方向）の厚さは、Ｚ方向に向かうにつれて段階的に厚くなる。例えば、接続部分ＣＰは、絶縁層１２ａ内においてＹ方向（Ｘ方向）の厚さが異なる複数の部分を有する。接続部分ＣＰは、半導体材料、例えばアモルファスシリコンを含む。接続部分ＣＰの下端は、本体部分ＣＢのチャネル３２に接している。これにより、接続部分ＣＰは、チャネル３２と電気的に接続される。
接続部分ＣＰの周囲には絶縁膜１４Ｂが設けられている。図２では、絶縁膜１４Ｂは、Ｙ方向において、柱状部ＣＬの接続部分ＣＰと、積層体１５の電極層１１ａとの間に位置する。絶縁膜１４Ｂは、絶縁膜１４Ａと同じ材料、例えばシリコン酸化物を含む。
柱状部ＣＬ（接続部分ＣＰ）上には、絶縁膜２０が設けられている。絶縁膜１４Ｂ及び絶縁膜２０は、接続部分ＣＰの一部の表面を覆う。
積層体１５（電極層１１ａ）上、絶縁膜１４Ａ、絶縁膜１４Ｂ及び絶縁膜２０上には、層間絶縁層２１が設けられている。層間絶縁層２１は、例えばシリコン酸化物を含む。
図１に示すように、積層体１５には、Ｘ方向に延びる溝９１が設けられている。絶縁部分２１ａは、溝９１内に位置する。図２に示すように、絶縁部分２１ａは、層間絶縁層２１の一部である。絶縁部分２１ａは、積層体１５の上部内に配置される部分であって、上から１層以上の電極層１１をそれぞれ２つに分断する部分である。図２の例では、絶縁部分２１ａによって電極層１１ａがＹ方向において分断されている。例えば、絶縁部分２１ａによってドレイン側選択ゲートがＹ方向において分断されている。絶縁部分２１ａは、層間絶縁層２１と同じ材料、例えば、シリコン酸化物を含む。
図１に示すように、積層体１５には、Ｘ方向及びＺ方向に延びるスリット９０が設けられている。絶縁部材１８は、スリット９０内に位置する。絶縁部材１８は、複数設けられており、積層体１５内をＸ方向及びＺ方向に延びている。Ｘ方向及びＺ方向に延びる複数の絶縁部材１８によって、Ｚ方向に積層された複数の電極層１１は、ブロックとしてＹ方向に分割される。つまり、各ブロックは、隣り合う絶縁部材１８間の部分に相当し、絶縁部材１８間の電極層１１がコントロールゲートとしてのワード線を形成する。
なお、スリット９０内には、絶縁部材１８の代わりに、一部に導電体を含む部材が位置しても良い。例えば、スリット９０内に、下端が基板１０に接して上端がソース線に接続するような配線部を形成しても良い。
また、図１に示す例では、絶縁部材１８は、絶縁部分２１ａとＹ方向に交互に配置されているが、絶縁部分２１ａ及び絶縁部材１８の配置は任意である。ワード線となる電極層１１をブロック毎に分割する絶縁部材１８の上方にも絶縁部分２１ａを設けて、Ｙ方向において絶縁部分２１ａを絶縁部材１８の１／ｎ（ｎは２以上の整数）のピッチで形成し、最上層の電極層１１（１１ａ）以外の電極層１１を絶縁部材１８によってＹ方向に分割し、最上層の電極層１１ａは絶縁部分２１ａのみによってＹ方向に分割するような配置にしても良い。
図４は、半導体記憶装置１の一部を示す斜視図である。
図４は、図１に示された領域の一部であって、Ｙ方向で隣り合う絶縁部材１８間に設けられた積層体１５、柱状部ＣＬ及び絶縁部分２１ａを模式的に示す斜視図である。
図４に示すように、柱状部ＣＬ上（接続部分ＣＰ）上にはビット線ＢＬが設けられている。柱状部ＣＬはビット線ＢＬに接続されている。例えば、ビット線ＢＬは、複数ブロック分の積層体１５上にわたってＹ方向に延びており、各ドレイン側選択ゲート（電極層１１ａ）によって選択可能な積層体１５の単位毎に１本の柱状部ＣＬに接続されている。
半導体記憶装置１においては、電荷蓄積膜４２をそれぞれ含む多数のメモリセルが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元格子状に配列されており、各メモリセルにデータを記憶することができる。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図５（ａ）及び図５（ｂ）、図６（ａ）及び図６（ｂ）、図７、図８（ａ）及び図８（ｂ）〜図１１（ａ）及び図１１（ｂ）、図１２、ならびに、図１３（ａ）及び図１３（ｂ）は、半導体記憶装置１の製造方法を示す図である。
図１４（ａ）、図１４（ｂ）及び図１５は、変形例の半導体記憶装置１の製造方法を示す図である。
図５（ａ）及び図５（ｂ）に示された領域は、図２に示された領域の一部であって、絶縁層１２ａより下の部分に相当する。図６（ａ）及び図６（ｂ）、図８（ａ）及び図８（ｂ）〜図１１（ａ）及び図１１（ｂ）、ならびに、図１３（ａ）及び図１３（ｂ）に示された領域は、図２に示された領域の一部であって、絶縁層１２ａから上の部分に相当する。図７及び図１２は、図６（ｂ）及び図１１（ｂ）の工程をそれぞれＺ方向から見た平面図である。
また、図１４（ａ）及び図１４（ｂ）に示された領域は、図１に示された領域の一部であって、絶縁部分２１ａ及び絶縁部材１８間の柱状部ＣＬの配置を示している。なお、図１４（ａ）及び図１４（ｂ）においては、図示していないが、Ｙ方向両側に絶縁部分２１ａ及び絶縁部材１８が位置しており、絶縁部分２１ａがＹ方向側に位置し、絶縁部材１８が−Ｙ方向側に位置する。
また、図１５に示された領域は、図２に示された領域の一部であって、絶縁層１２ａから上の部分に相当する。
以下では、半導体記憶装置１において、図５（ａ）及び図５（ｂ）を用いて、絶縁層１２ａより下の部分と、柱状部ＣＬの本体部分ＣＢとの形成工程について説明した後、図６（ａ）及び図６（ｂ）、図７、図８（ａ）及び図８（ｂ）〜図１１（ａ）及び図１１（ｂ）、図１２、ならびに、図１３（ａ）及び図１３（ｂ）を用いて、半導体記憶装置１において、絶縁層１２ａから上の部分と、柱状部ＣＬの接続部分ＣＰとの形成工程について説明する。
先ず、図５（ａ）及び図５（ｂ）を用いて、半導体記憶装置１において、絶縁層１２ａより下の部分と、柱状部ＣＬの本体部分ＣＢとの形成工程について説明する。
図５（ａ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、基板１０上に、シリコン酸化物を含む絶縁層１２と、シリコン窒化物を含む犠牲層５５とをＺ方向に沿って交互に積層させて積層体１５ａを形成する。続いて、ＲＩＥ（Reactive Ion Etching）等のエッチング処理により、積層体に貫通孔Ｈを形成する。
次に、図５（ｂ）に示すように、例えばＣＶＤ法により、貫通孔Ｈの内壁面上にシリコン酸化物を堆積させてブロック絶縁膜４３を形成し、ブロック絶縁膜４３上にシリコン窒化物を堆積させて電荷蓄積膜４２を形成し、電荷蓄積膜４２上にシリコン酸化物を堆積させてトンネル絶縁膜４１を形成する（図３参照）。続いて、シリコンを堆積させてチャネル３２を形成し、シリコン酸化物を堆積させてコア絶縁膜３１を形成する（図３参照）。これにより、貫通孔Ｈ内に、柱状部ＣＬの本体部分ＣＢが形成される。
次に、図６（ａ）及び図６（ｂ）、図７、図８（ａ）及び図８（ｂ）〜図１１（ａ）及び図１１（ｂ）、図１２、ならびに、図１３（ａ）及び図１３（ｂ）を用いて、半導体記憶装置１において、絶縁層１２ａから上の部分と、柱状部ＣＬの接続部分ＣＰとの形成工程について説明する。
図５（ａ）及び図５（ｂ）の工程において、絶縁層１２ａより下の部分と、柱状部ＣＬの本体部分ＣＢを形成した後、図６（ａ）に示すように、例えばＣＶＤ法により、積層体１５ａ、及び、柱状部ＣＬの本体部分ＣＢ上に、絶縁層１２ａを形成し、絶縁層１２ａ上に層５０を形成する。例えば、絶縁層１２ａはシリコン酸化物により形成され、層５０はアモルファスシリコンにより形成される。その後、層５０上に層５１を形成する。層５１はシリコン窒化物により形成される。
続いて、ＲＩＥ等のエッチング処理により、層５０及び層５１に（貫通）孔Ｈ１を形成する。孔Ｈ１は、Ｚ方向に延び、層５０及び層５１を貫通して絶縁層１２ａに達する。孔Ｈ１は、柱状部ＣＬの本体部分ＣＢの直上に位置する。図６（ａ）の例では、孔Ｈ１は層５０を貫通した後、絶縁層１２ａにおける比較的下側の領域内に至るまでさらに孔Ｈ１が形成されているが、絶縁層１２ａの上面でエッチングストップさせることで、絶縁層１２ａに孔Ｈ１を形成しなくても良い。
次に、図６（ｂ）に示すように、孔Ｈ１（Ｈ１ａ、Ｈ１ｂ、Ｈ１ｃ）を介してウェットエッチングを施すことにより、層５０を選択的に除去する。層５０が選択的に除去されることで孔Ｈ１（Ｈ１ａ、Ｈ１ｂ、Ｈ１ｃ）の一部がＹ方向に広がり、絶縁層１２ａ上の層５０が除去された部分において凹部が形成される。例えば、２つの孔Ｈ１ａ、Ｈ１ｂがＹ方向においてつながるようにエッチングの条件（例えば、処理時間）が設定される。一方、２つの孔Ｈ１ｂ、Ｈ１ｃはＹ方向においてつながらない。これにより、層５０の一部は除去されずに残る。
図６（ｂ）では、Ｙ方向に沿って配置された２つの孔Ｈ１ａ、Ｈ１ｂがＹ方向でつながることが示されている。なお、図１のように柱状部ＣＬを配置するために複数の孔Ｈ１を形成する場合、Ｘ方向に沿って配置された隣り合う孔Ｈ１はＸ方向でつながることになる。
つまり、図１のような、絶縁部分２１ａ及び絶縁部材１８間にＸ方向及びＹ方向に格子状に複数の柱状部ＣＬを配置するために複数の孔Ｈ１を形成する場合、複数の孔Ｈ１は、その径が広げられることによりＺ方向に直交する方向（例えば、Ｘ方向やＹ方向）でつながることになる。この場合、例えば、図７に示すように、Ｚ方向から見たときに複数の略円形をなすようにエッチング処理が進行する。なお、図７は、図１のような、Ｘ方向及びＹ方向に格子状に複数の柱状部ＣＬを配置する場合において、４つの柱状部ＣＬに相当する４つの孔Ｈ１の形成例を示している。例えば、図７の２つの孔Ｈ１ａ、Ｈ１ｂは、図６（ｂ）におけるＹ方向でつながる２つの孔Ｈ１ａ、Ｈ１ｂに相当する。これにより、後述する図９（ｂ）の工程で形成される、複数の柱状部ＣＬの接続部分ＣＰは、後述する図１１（ｂ）の工程で形成される電極層１１（１１ａ）内に位置する。
次に、図８（ａ）に示すように、例えばＡＬＤ（Atomic Layer Deposition）法により、Ｙ方向においてつながった２つの孔Ｈ１ａ、Ｈ１ｂの内壁面、孔Ｈ１ｃの内壁面、及び、層５１上に絶縁膜５２を形成する。絶縁膜５２は、Ｙ方向においてつながった２つの孔Ｈ１ａ、Ｈ１ｂ内であって、層５０、５１上に形成される。また、絶縁膜５２は、孔Ｈ１ｃ内であって、層５０、５１上に形成される。絶縁膜５２は、例えばシリコン酸化物により形成される。
次に、図８（ｂ）に示すように、例えばＣＶＤ法により、孔Ｈ１（Ｈ１ａ、Ｈ１ｂ、Ｈ１ｃ）を介して図６（ｂ）の工程で層５０が選択的に除去された絶縁層１２ａ上の凹部内に層５０を再度形成する。つまり、図６（ｂ）の工程でＸ方向及びＹ方向に広がった孔Ｈ１（Ｈ１ａ、Ｈ１ｂ、Ｈ１ｃ）内に層５０が埋め込まれる。
次に、図９（ａ）に示すように、孔Ｈ１（Ｈ１ａ、Ｈ１ｂ、Ｈ１ｃ）内に露出した層５０の表面を例えば熱酸化して、絶縁膜５２を形成する。絶縁膜５２は、図８（ｂ）の工程で埋め込まれた層５０上に形成される。
次に、図９（ｂ）に示すように、ＲＩＥ等のエッチング処理により、孔Ｈ１（Ｈ１ａ、Ｈ１ｂ、Ｈ１ｃ）の底面から絶縁層１２ａの一部を除去する。これにより、孔Ｈ１（Ｈ１ａ、Ｈ１ｂ、Ｈ１ｃ）は絶縁層１２ａを貫通して柱状部ＣＬの本体部分ＣＢ（図５（ｂ）参照）に達する。続いて、例えばＣＶＤ法により、孔Ｈ１（Ｈ１ａ、Ｈ１ｂ、Ｈ１ｃ）内にアモルファスシリコンを堆積して接続部分ＣＰを形成する。その後、孔Ｈ１（Ｈ１ａ、Ｈ１ｂ、Ｈ１ｃ）内の接続部分ＣＰ上に絶縁膜２０を形成する。絶縁膜２０は、例えばシリコン酸化物により形成される。
次に、図１０（ａ）に示すように、ＲＩＥ等のエッチング処理により、層５１上の絶縁膜５２を除去する。また、絶縁膜２０の一部もエッチバックされて除去される。
次に、図１０（ｂ）に示すように、例えばウェットエッチングにより、絶縁膜５２上に位置する層５０、５１を除去する。絶縁膜５２（シリコン酸化膜）と、層５０（シリコン層）及び層５１（シリコン窒化層）との間のエッチング選択比により、絶縁膜５２上に位置する層５０、５１が選択的に除去される。図１０（ｂ）の工程で除去される層５０は、図６（ｂ）の工程において除去されずに残った部分（残部）に相当する。層５１の除去によって層５０が露出し、露出した層５０が除去されることで溝９１が形成される。溝９１は、Ｘ方向に延びて層５０をＹ方向で分断するように形成される。
次に、図１１（ａ）に示すように、ＲＩＥ等のエッチング処理により、層５０上に位置する絶縁膜５２を除去する。絶縁膜５２が除去されることで層５０の上面が露出する。また、絶縁膜２０の周囲、及び、層５０の側面上に位置する絶縁膜５２の一部も除去される。これにより、絶縁膜１４Ａ、１４Ｂが形成される。絶縁膜１４Ａは、層５０のＹ方向の両側面上に位置する。絶縁膜１４Ｂは、Ｙ方向において、接続部分ＣＰと層５０との間に位置する。
次に、図１１（ｂ）に示すように、露出した層５０の上面にタングステン等の金属を形成した後、熱処理を施すことで、金属と層５０のシリコンとを反応させて金属シリサイドを形成する。これにより、電極層１１（１１ａ）が形成される。続いて、金属シリサイドの形成後、層５０のシリコンと反応しなかった金属を薬液により除去する。
前述したように、図６（ｂ）及び図７の工程において、Ｚ方向から見たときに複数の略円形をなすようにエッチング処理が進行し、図８（ｂ）の工程において、径が広がった孔Ｈ１（Ｈ１ａ、Ｈ１ｂ、Ｈ１ｃ）内に層５０が埋め込まれた後、図１１（ｂ）の工程において、露出した層５０に熱処理を施して電極層１１（１１ａ）が形成されている。これらの工程によって、図１２に示すように、複数の柱状部ＣＬの接続部分ＣＰは電極層１１（１１ａ）内に位置する。また、Ｚ方向から見たときに、Ｘ方向及びＹ方向の両端では、電極層１１（１１ａ）の外縁は複数の円弧が組み合わさった形状となる。図１２は、接続部分ＣＰをそれぞれ有する４つの柱状部ＣＬを形成する場合、Ｚ方向から見たときの電極層１１（１１ａ）の形状を示している。さらに、これらの柱状部ＣＬを図１に示したようにＸ方向に多数繰り返し配置する場合では、Ｘ方向に延びてドレイン側選択ゲートとなる電極層１１（１１ａ）は、Ｙ方向で溝９１と隣接する両側面において、Ｚ方向から見て複数の円弧が組み合わさった形状となる。
次に、図１３（ａ）に示すように、例えばＣＶＤ法により、電極層１１（１１ａ）及び柱状部ＣＬを覆うように層間絶縁層２１を形成する。層間絶縁層２１は、例えば、シリコン酸化物により形成される。層間絶縁層２１は、絶縁部分２１ａとして溝９１内にも形成される。
続いて、積層体１５ａ（図５（ａ）及び図５（ｂ）参照）、絶縁層１２ａ及び層間絶縁層２１にＸ方向及びＺ方向に延びるスリット９０（図１及び図４参照）を形成し、スリット９０を介したエッチング処理により、絶縁層１２ａより下の部分に形成された積層体１５ａの犠牲層５５を除去する。スリット９０を介して犠牲層５５を除去することで空洞が形成され、スリット９０を介してタングステン等の金属を堆積させて空洞内を埋め込む。これにより、絶縁層１２ａより下の部分に形成された犠牲層５５が電極層１１に置換され、複数の電極層１１及び複数の絶縁層１２を有する積層体１５（図２参照）が形成される。なお、図６（ａ）の工程前に、積層体１５ａにＸ方向及びＺ方向に延びるスリット９０を形成し、スリット９０を介して犠牲層５５を電極層１１に置換しても良い。
その後、図１３（ｂ）に示すように、接続部分ＣＰ上にビット線ＢＬを形成する。積層体１５の上方には、図４に示すような複数のビット線ＢＬが形成されているが、図１３（ｂ）に示すように、接続部分ＣＰ１の直上にビット線ＢＬ１を形成する場合、例えば、層間絶縁層２１の一部、及び、絶縁膜２０の一部を除去してホールを形成してホール内に導電材料を埋めこんで接続部Ｃｂを形成した後、接続部Ｃｂに接続するビット線ＢＬ１を形成する。
このようにして、本実施形態に係る半導体記憶装置１が製造される。
ここで、例えば、図１に示すように、柱状部ＣＬはＸ方向及びＹ方向に格子状に配置されている。このような柱状部ＣＬの配置では、図６（ｂ）の工程において、ウェットエッチングにより２つの孔Ｈ１がＹ方向においてつながることで空洞の体積が大きくなって、絶縁層１２ａ、層５０及び層５１を有する構造体の強度が小さくなって構造体が倒壊する場合がある。
したがって、複数の柱状部ＣＬの内、いくつかの柱状部ＣＬを電極層１１ａにおける外側寄りに位置するように形成しても良い。例えば、図１４（ａ）に示すように、Ｘ方向及びＹ方向に格子状に配置された複数の柱状部ＣＬの内、柱状部ＣＬ１ａは、柱状部ＣＬ１と比較して、絶縁部分２１ａ（図１参照）とのＹ方向の距離が近くなるように外側に位置している。また、柱状部ＣＬ２ａは、柱状部ＣＬ２と比較して、絶縁部材１８とのＹ方向の距離が近くなるように外側に位置している。このように柱状部ＣＬ１ａ、ＣＬ２ａを配置することで、領域Ｒ１で示された部分では、図１のような柱状部ＣＬの配置と比較して、図６（ｂ）の工程において層５０が残り易いので層５０の体積が大きくなる。つまり、領域Ｒ１で示された部分は支柱として機能するので、絶縁層１２ａ、層５０及び層５１を有する構造体の強度が大きくなって構造体の倒壊を抑制できる。
また、構造体の倒壊を抑制するために、柱状部ＣＬの数を減らしても良い。柱状部ＣＬの数が減ることで接続部分ＣＰ（図９（ｂ）参照）の数が減るので、ウェットエッチングによって、絶縁層１２ａ、層５０及び層５１を有する構造体の強度が小さくなって倒壊することを抑制できる。例えば、絶縁部分２１ａまたは絶縁部材１８とのＹ方向の距離が他の柱状部ＣＬと比べて相対的に遠く内側に配置された柱状部ＣＬの数を減らすことが望ましい。例えば、図１４（ｂ）の領域Ｄ１、Ｄ２に示すように、領域Ｒ２で示された部分では、柱状部ＣＬが位置しないので、図１及び図１４（ａ）のような柱状部ＣＬの配置と比較して、図６（ｂ）の工程において層５０が残り易いので層５０の体積が大きくなる。つまり、領域Ｒ２で示された部分は支柱として機能するので、絶縁層１２ａ、層５０及び層５１を有する構造体の強度が大きくなって構造体の倒壊をさらに抑制できる。
なお、図１５に示すように、図１１（ａ）及び図１１（ｂ）の工程間に、絶縁膜１４Ａの側面上、及び、露出した絶縁膜１４Ｂの側面上に絶縁膜８０を形成しても良い。例えば、絶縁膜８０は、図１１（ａ）の工程後に全面にシリコン酸化膜等の酸化膜を形成した後、絶縁膜１４Ａ、１４Ｂの側面上に酸化膜が残るように酸化膜の一部をエッチングすることで形成される。これにより、図１１（ｂ）の工程において、柱状部ＣＬの接続部分ＣＰを保護する。例えば、図１１（ｂ）のような金属シリサイドの形成工程において、接続部分ＣＰの側面が損傷することを抑制する。
次に、本実施形態の効果について説明する。
３次元構造の半導体記憶装置においては、複数の電極層を有する積層体の上部であってチャネルの直上にホールを形成することで、チャネルと接続するコンタクトを形成する。また、複数の電極層を有する積層体の上部に溝を形成した後、溝内を絶縁材料で埋め込むことで上層の電極層（ドレイン側選択ゲート）間を分断したりする。ここで、積層体内の電極層が金属を含む場合、電極層は加工し難く、電極層の加工時に金属不純物によりウェーハが汚染され易くなる。
また、積層体の上部に複数のホールを形成することでコンタクトを形成する場合、金属を含む電極層の加工によって積層体内のホールにテーパ角がつき易くなる。このようなホールは下層に向かうにつれて（−Ｚ方向において）Ｙ方向の厚さが小さくなるように形成されるので、チャネルとコンタクトとの接続を考慮すると、上面が所定の幅を有するようにホールが形成される。これにより、隣り合うコンタクト間の距離（Ｙ方向の距離）を短くし難くなって、メモリホールのピッチを短くするのが困難になる。したがって、メモリセルが微細化され難い。
また、積層体の上部に溝を形成することで上層の電極層（ドレイン側選択ゲート）間を分断する場合、金属を含む電極層の加工によって溝にテーパ角がつき易くなる。このような溝は下層に向かうにつれて（−Ｚ方向において）Ｙ方向の厚さが小さくなるように形成されるので、溝を介して隣り合う上層の電極層間の耐圧が低くなる。
本実施形態の半導体記憶装置１では、図６（ａ）及び図６（ｂ）の工程に示すように、シリコンを含む層５０、５１を積層した後に層５０、５１を貫通する孔Ｈ１を形成する。また、図９（ｂ）の工程に示すように、孔Ｈ１内に柱状部ＣＬの接続部分ＣＰを形成し、図１１（ｂ）の工程に示すように、層５０への処理（例えば、層５０の金属シリサイド化）によって電極層１１（１１ａ）を形成する。
図６（ａ）及び図６（ｂ）の工程のように、シリコンを含む層５０、５１の加工によって孔Ｈ１にテーパ角がつき難い。これにより、柱状部ＣＬにおいて、本体部分ＣＢ（チャネル）との接続が容易になるように接続部分ＣＰ（コンタクト）を形成できる。また、接続部分ＣＰは下層に向かうにつれて（−Ｚ方向において）Ｙ方向の厚さが概ね一定になるように形成されるので、テーパ形状のコンタクトと比較して上面の幅を大きく形成しなくても良い。したがって、隣り合うコンタクト間の距離（Ｙ方向の距離）を短くできるので、メモリホールのピッチを短くし易く、メモリセルが微細化され易い。
また、本実施形態の半導体記憶装置１では、図１０（ｂ）の工程に示すように、層５０、５１を除去して溝９１を形成する。また、図１３（ａ）の工程に示すように、溝９１内には、層間絶縁層２１の一部として絶縁部分２１ａが形成される。絶縁部分２１ａによって電極層１１ａ（例えば、ドレイン側選択ゲート）がＹ方向に分断されている。
図１０（ｂ）の工程のように、シリコンを含む層５０、５１の加工によって溝９１にテーパ角がつき難い。これにより、図１３（ａ）の工程のように、溝９１内の絶縁部分２１ａは下層に向かうにつれて（−Ｚ方向において）Ｙ方向の厚さが概ね一定になるように形成されるので、テーパ形状の溝と比較して、絶縁部分２１ａを介して隣り合う電極層１１ａ間の耐圧を高くできる。
本実施形態によれば、メモリセルが微細化された半導体記憶装置の製造方法を提供する。
（第２実施形態）
図１６は、半導体記憶装置２を示す断面図である。
図１６に示された領域は、図２に示された領域に相当する。
本実施形態に係る半導体記憶装置２は、絶縁膜１４Ａが設けられていないことに加えて、絶縁膜１４Ｂの形成位置において第１実施形態の半導体記憶装置１とは異なる。それ以外の構成は第１実施形態と同じであるので詳細な説明は省略する。
図１６に示すように、半導体記憶装置２には、積層体１５と、柱状部ＣＬと、絶縁部分２１ａと、絶縁部材１８（図１参照）とが設けられている。柱状部ＣＬは、本体部分ＣＢと、接続部分ＣＰと、を有する。
絶縁膜１４Ｂは、Ｙ方向において、柱状部ＣＬの接続部分ＣＰと、積層体１５の絶縁層１２ａ及び電極層１１ａとの間に位置する。また、絶縁膜１４Ｂは、Ｚ方向において、接続部分ＣＰと絶縁層１２ａとの間に位置する。例えば、絶縁膜１４Ｂは、接続部分ＣＰの側面、及び、底面の一部を覆っており、その形状は、Ｘ方向から見てＬ字状である。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１７（ａ）及び図１７（ｂ）〜図２０（ａ）及び図２０（ｂ）、ならびに、図２１は、半導体記憶装置２の製造方法を示す図である。図１７（ａ）及び図１７（ｂ）〜図２０（ａ）及び図２０（ｂ）、ならびに、図２１に示された領域は、図１６に示された領域の一部であって、絶縁層１２ａから上の部分に相当する。
図１７（ａ）及び図１７（ｂ）〜図２０（ａ）及び図２０（ｂ）、ならびに、図２１を用いて、半導体記憶装置２において、絶縁層１２ａから上の部分と、柱状部ＣＬの接続部分ＣＰとの形成工程について説明する。なお、絶縁層１２ａより下の部分と、柱状部ＣＬの本体部分ＣＢとの形成工程については、第１実施形態と同じであるので詳細な説明は省略する。
絶縁層１２ａより下の部分と、柱状部ＣＬの本体部分ＣＢを形成した後、図１７（ａ）に示したように、例えばＣＶＤ法により、積層体、及び、柱状部ＣＬの本体部分ＣＢ上に、絶縁層１２ａを形成し、絶縁層１２ａ上に層６０を形成する。例えば、絶縁層１２ａはシリコン酸化物により形成され、層６０はシリコンゲルマニウム（ＳｉＧｅ）により形成される。その後、層６０上に層５１を形成する。層５１はシリコン窒化物により形成される。
続いて、ＲＩＥ等のエッチング処理により、絶縁層１２ａ、層６０及び層５１に孔Ｈ１を形成する。孔Ｈ１は、Ｚ方向に延び、層６０及び層５１を貫通して絶縁層１２ａに達する。孔Ｈ１は、柱状部ＣＬの本体部分ＣＢの直上に位置する。
次に、図１７（ｂ）に示すように、孔Ｈ１を介してウェットエッチングを施すことにより、層６０を選択的に除去する。層６０が選択的に除去されることで孔Ｈ１の一部がＸ方向及びＹ方向に広がる。なお、層６０の一部は除去されずに残る。
次に、図１８（ａ）に示すように、例えばＣＶＤ法により、孔Ｈ１を介して絶縁層１２ａ上の凹部内に層５０を形成する。例えば、層５０はアモルファスシリコンにより形成される。これにより、図１７（ｂ）の工程でＸ方向及びＹ方向に広がった孔Ｈ１内に層５０が埋め込まれる。
次に、図１８（ｂ）に示すように、例えばＡＬＤ法により、孔Ｈ１内であって層５０、５１及び絶縁層１２ａ上に絶縁膜６１を形成する。絶縁膜６１は層５１上にも形成される。絶縁膜６１は、例えばシリコン酸化物により形成される。図１８（ｂ）の例では、絶縁層１２ａ上にも絶縁膜６１が形成されているが、絶縁膜６１は、孔Ｈ１内でにおいて層５０、５１上に選択的に形成されていても良い。つまり、絶縁膜６１は、孔Ｈ１内における、層５０の側面上及び層５１の側面上のみに形成されていても良い。
次に、図１９（ａ）に示すように、ＲＩＥ等のエッチング処理により、孔Ｈ１の底面から絶縁膜６１の一部及び絶縁層１２ａの一部を除去する。これにより、孔Ｈ１は絶縁膜６１及び絶縁層１２ａを貫通して柱状部ＣＬの本体部分ＣＢに達する。続いて、孔Ｈ１内に接続部分ＣＰを形成する。その後、孔Ｈ１内の接続部分ＣＰ上に絶縁膜２０を形成する。
次に、図１９（ｂ）に示すように、ＲＩＥ等のエッチング処理により、層５１上の絶縁膜６１を除去する。これにより、絶縁膜１４Ｂが形成される。また、絶縁膜２０の一部もエッチバックされて除去される。
次に、図２０（ａ）に示すように、例えばウェットエッチングにより、層５０、６０上に位置する層５１を除去した後、絶縁層１２ａ上に位置する層６０を除去する。層５０（シリコン層）と、層５１（シリコン窒化層）及び層６０（シリコンゲルマニウム層）との間のエッチング選択比により、層５０上に位置する層５１、及び、層５０の側面上に位置する層６０が選択的に除去される。また、層５１が除去されることで層５０の上面が露出する。図２０（ａ）の工程で除去される層６０は、図１７（ｂ）の工程において除去されずに残った部分（残部）に相当する。また、層５０の側面上に位置する層６０が除去されることで溝９１が形成される。溝９１は、Ｘ方向に延びて層５０をＹ方向で分断するように形成される。
次に、図２０（ｂ）に示すように、露出した層５０の上面にタングステン等の金属を形成した後、熱処理を施すことで、金属と層５０のシリコンとを反応させて金属シリサイドを形成する。これにより、電極層１１（１１ａ）が形成される。
続いて、金属シリサイドの形成後、層５０のシリコンと反応しなかった金属を薬液により除去する。なお、図２０（ａ）及び図２０（ｂ）の工程間に、層５０の側面上、及び、露出した絶縁膜１４Ｂの側面上に絶縁膜を形成しても良い。
ここで、例えば、図１４（ｂ）に示すように柱状部ＣＬの数を減らした場合、図１４の領域Ｒ２で示された部分には、図１７（ｂ）の工程における孔Ｈ１を介したウェットエッチングによって層６０が除去されずに残る場合がある。この場合、図２０（ａ）の工程後、絶縁層１２ａ上に、層５０と、領域Ｒ２に残った層６０とが形成されることになり、図２０（ｂ）の工程における層５０への処理（例えば、層５０の金属シリサイド化）によって、電極層１１（１１ａ）が、金属シリサイド及び層６０と金属との反応生成物によって構成されることになる。例えば、電極層１１（１１ａ）は、金属シリサイドと、金属シリサイドジャーマナイドとを含む。
次に、図２１に示すように、電極層１１（１１ａ）及び柱状部ＣＬを覆うように層間絶縁層２１を形成する。層間絶縁層２１は、絶縁部分２１ａとして溝９１内にも形成される。その後、スリット９０（図１及び図４参照）を介して、絶縁層１２ａより下の部分に形成された積層体１５ａの犠牲層５５を電極層１１に置換して積層体１５（図１６参照）を形成する。その後、例えば、図１３（ｂ）に示すように、接続部分ＣＰ上にビット線ＢＬを形成する。
このようにして、本実施形態に係る半導体記憶装置２が製造される。
次に、本実施形態の効果について説明する。
本実施形態の半導体記憶装置２の製造方法では、図６（ａ）及び図６（ｂ）、図７、図８（ａ）及び図８（ｂ）〜図１１（ａ）及び図１１（ｂ）、図１２、ならびに、図１３で示したような半導体記憶装置１の製造方法と比較して、図８（ａ）のような絶縁膜５２の形成工程を省略できるので工程数の削減を図ることができる。
本実施形態のこれ以外の効果は、第１実施形態の効果と同じである。
（第３実施形態）
図２２は、半導体記憶装置３を示す断面図である。
図２２に示された領域は、図２に示された領域に相当する。
本実施形態に係る半導体記憶装置３は、絶縁膜１４Ａが設けられていないことに加えて、絶縁膜１４Ｂの形成されている位置と、電極層１１ａの代わりに電極層１１ｂが設けられている点で第１実施形態の半導体記憶装置１とは異なる。それ以外の構成は第１実施形態と同じであるので詳細な説明は省略する。
図２２に示すように、半導体記憶装置３には、積層体１５と、柱状部ＣＬと、絶縁部分２１ａと、絶縁部材１８（図１参照）とが設けられている。
積層体１５は、複数の電極層１１と、複数の絶縁層１２と、を有する。例えば、積層体１５の複数の電極層１１において、ソース側選択ゲートは、最下層の電極層１１に相当し、ドレイン側選択ゲートは、最上層の電極層１１（１１ｂ）に相当し、ワード線は、最下層の電極層１１及び最上層の電極層１１（１１ｂ）を除いた電極層１１に相当する。複数の電極層１１の内、最上層の電極層１１（１１ｂ）は、タングステン等の金属を含む。
絶縁膜１４Ｂは、Ｙ方向において、柱状部ＣＬの接続部分ＣＰと、積層体１５の絶縁層１２ａ及び電極層１１ｂとの間に位置し、Ｚ方向において、接続部分ＣＰと絶縁層１２ａとの間に位置する。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図２３（ａ）及び図２３（ｂ）〜図２５（ａ）及び図２５（ｂ）は、半導体記憶装置３の製造方法を示す図である。図２３（ａ）及び図２３（ｂ）〜図２５（ａ）及び図２５（ｂ）に示された領域は、図２２に示された領域の一部であって、絶縁層１２ａから上の部分に相当する。
図２３（ａ）及び図２３（ｂ）〜図２５（ａ）及び図２５（ｂ）を用いて、半導体記憶装置３において、絶縁層１２ａから上の部分と、柱状部ＣＬの接続部分ＣＰとの形成工程について説明する。なお、絶縁層１２ａより下の部分と、柱状部ＣＬの本体部分ＣＢとの形成工程については、第１実施形態と同じであるので詳細な説明は省略する。
また、孔Ｈ１を形成する工程（図６（ａ）の工程）、及び、層５０を選択的に除去する工程（図６（ｂ）の工程）については、第１実施形態と同じであるので詳細な説明及び図面は省略する。
図６（ｂ）の工程のように、孔Ｈ１を介して層５０を選択的に除去した後、図２３（ａ）に示すように、例えばＣＶＤ法により、孔Ｈ１を介して絶縁層１２ａ上の凹部内にタングステン等の金属を埋め込んで電極層１１（１１ｂ）を形成する。これにより、図６（ｂ）の工程でＸ方向及びＹ方向に広がった孔Ｈ１内に電極層１１ｂが形成される。
次に、図２３（ｂ）に示すように、例えばＡＬＤ法により、孔Ｈ１内であって層５１、電極層１１ｂ及び絶縁層１２ａ上に絶縁膜６１を形成する。絶縁膜６１は層５１上にも形成される。絶縁膜６１は、例えばシリコン酸化物により形成される。
次に、図２４（ａ）に示すように、孔Ｈ１の底面から絶縁膜６１の一部及び絶縁層１２ａの一部を除去する。これにより、孔Ｈ１は絶縁膜６１及び絶縁層１２ａを貫通して柱状部ＣＬの本体部分ＣＢに達する。続いて、孔Ｈ１内に接続部分ＣＰを形成する。その後、孔Ｈ１内の接続部分ＣＰ上に絶縁膜２０を形成する。
次に、図２４（ｂ）に示すように、層５１上の絶縁膜６１を除去する。これにより、絶縁膜１４Ｂが形成される。また、絶縁膜２０の一部もエッチバックされて除去される。
次に、図２５（ａ）に示すように、例えばウェットエッチングにより、電極層１１ｂ及び層５０上に位置する層５１を除去した後、絶縁層１２ａ上に位置する層５０を除去する。電極層１１ｂ（タングステン層）と、層５１（シリコン窒化層）及び層５０（シリコン層）との間のエッチング選択比により、電極層１１ｂ上に位置する層５１、及び、電極層１１ｂの側面上に位置する層５０が選択的に除去される。図２５（ａ）の工程で除去される層５０は、図６（ｂ）の工程で除去されずに残った部分（残部）に相当する。また、電極層１１ｂの側面上に位置する層５０が除去されることで溝９１が形成される。溝９１は、Ｘ方向に延びて電極層１１ｂをＹ方向で分断するように形成される。
ここで、例えば、図１４（ｂ）に示すように柱状部ＣＬの数を減らした場合、図１４の領域Ｒ２で示された部分に、図６（ｂ）の工程における孔Ｈ１を介したウェットエッチングによって層５０が除去されずに残る場合がある。この場合、図２５（ａ）の工程後、絶縁層１２ａ上に、例えばタングステン層と、領域Ｒ２に残った層５０とが形成されることになり、電極層１１（１１ｂ）が、例えばタングステン層と、層５０とによって構成されることになる。例えば、電極層１１（１１ｂ）は、タングステンと、アモルファスシリコンとを含む。
次に、図２５（ｂ）に示すように、電極層１１（１１ｂ）及び柱状部ＣＬを覆うように層間絶縁層２１を形成する。層間絶縁層２１は、絶縁部分２１ａとして溝９１内にも形成される。その後、スリット９０（図１参照）を介して、絶縁層１２ａより下の部分に形成された積層体１５ａの犠牲層５５を電極層１１に置換して積層体１５（図２２参照）を形成する。その後、例えば、図１３（ｂ）に示すように、接続部分ＣＰ上にビット線ＢＬを形成する。
このようにして、本実施形態に係る半導体記憶装置３が製造される。
本実施形態の半導体記憶装置３の製造方法では、図６（ａ）及び図６（ｂ）、図７、図８（ａ）及び図８（ｂ）〜図１１（ａ）及び図１１（ｂ）、図１２、ならびに、図１３で示したような半導体記憶装置１の製造方法と比較して、図８（ａ）のような絶縁膜５２の形成工程及び図１１（ｂ）のような金属シリサイドの形成工程を省略できるので工程数の削減を図ることができる。
本実施形態のこれ以外の効果は、第１実施形態の効果と同じである。
（第４実施形態）
図２６は、半導体記憶装置４を示す断面図である。
図２６に示された領域は、図２に示された領域に相当する。
本実施形態に係る半導体記憶装置４は、絶縁膜１４Ａが設けられていないことに加えて、絶縁膜１４Ｂの形成位置と、電極層１１ａの厚さの点で、第１実施形態の半導体記憶装置１とは異なる。それ以外の構成は第１実施形態と同じであるので詳細な説明は省略する。
図２６に示すように、半導体記憶装置４には、積層体１５と、柱状部ＣＬと、絶縁部分２１ａと、絶縁部材１８（図１参照）とが設けられている。柱状部ＣＬは、本体部分ＣＢと、接続部分ＣＰと、を有する。
また、絶縁膜１４Ｂは、Ｙ方向において、柱状部ＣＬの接続部分ＣＰと、積層体１５の絶縁層１２ａ及び電極層１１ａとの間に位置し、Ｚ方向において、接続部分ＣＰと絶縁層１２ａとの間に位置する。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図２７（ａ）及び図２７（ｂ）〜図３１（ａ）及び図３１（ｂ）、ならびに、図３２は、半導体記憶装置４の製造方法を示す図である。図２７（ａ）及び図２７（ｂ）〜図３１（ａ）及び図３１（ｂ）、ならびに、図３２に示された領域は、図２６に示された領域の一部であって、絶縁層１２ａから上の部分に相当する。
図２７（ａ）及び図２７（ｂ）〜図３１（ａ）及び図３１（ｂ）、ならびに、図３２を用いて、半導体記憶装置４において、絶縁層１２ａから上の部分と、柱状部ＣＬの接続部分ＣＰとの形成工程について説明する。なお、絶縁層１２ａより下の部分と、柱状部ＣＬの本体部分ＣＢとの形成工程については、第１実施形態と同じであるので詳細な説明は省略する。
絶縁層１２ａより下の部分と、柱状部ＣＬの本体部分ＣＢを形成した後、図２７（ａ）に示したように、積層体、及び、柱状部ＣＬの本体部分ＣＢ上に、絶縁層１２ａを形成する。例えば、絶縁層１２ａはシリコン酸化物により形成される。続いて、例えばＣＶＤ法により、絶縁層１２ａ上に層６０及び層５１を交互に形成する。例えば、層６０はシリコンゲルマニウムにより形成され、層５１はシリコン窒化物により形成される。
図２７（ａ）の例では、層６０、５１は、絶縁層１２ａ上に交互に積層され、層６０、５１のそれぞれの積層数は３層であるが、積層数は任意である。また、例えば、層６０のそれぞれのＺ方向の厚さは略一定である。例えば、最上層の層５１のＺ方向の厚さは、他の層５１のＺ方向の厚さより厚い。
続いて、ＲＩＥ等のエッチング処理により、絶縁層１２ａ、層６０及び層５１に孔Ｈ１を形成する。孔Ｈ１は、Ｚ方向に延び、層６０及び層５１を貫通して絶縁層１２ａに達する。孔Ｈ１は、柱状部ＣＬの本体部分ＣＢの直上に位置する。
次に、図２７（ｂ）に示すように、孔Ｈ１を介してウェットエッチングを施すことにより、層６０を選択的に除去する。層６０が選択的に除去されることで孔Ｈ１の一部がＸ方向及びＹ方向に広がる。なお、層６０の一部は除去されずに残る。
ここで、層６０がシリコンゲルマニウムで形成される場合、層６０のそれぞれのゲルマニウム（Ｇｅ）の濃度を変えることで、図２７（ｂ）の工程で層６０が残る割合を変えることができる。例えば、層６０の積層数は３層であるが、下層の層６０及び上層の層６０より、下層及び上層の間の中間の層６０のゲルマニウムの濃度を低くする。ゲルマニウムの濃度が低いとエッチングレートが低くなって層６０はエッチングされ難くなるので、除去されずに残る層６０のＹ方向の厚さは中間で大きくなる。つまり、除去されずに残る中間の層６０のＹ方向の厚さは、除去されずに残る下層の層６０及び上層の層６０のＹ方向の厚さより厚くなる。したがって、この場合、絶縁層１２ａ、層６０及び層５１を有する構造体は、図２７（ｂ）と比較して強度が大きくなってその倒壊のおそれを抑制できる。
次に、図２８（ａ）に示すように、例えばＣＶＤ法により、図２７（ｂ）の工程において層６０が選択的に除去された部分内に孔Ｈ１を介して層５０を形成する。例えば、層５０は、アモルファスシリコンにより形成される。これにより、図２７（ｂ）の工程でＸ方向及びＹ方向に広がった孔Ｈ１内に層５０が埋め込まれる。
次に、図２８（ｂ）に示すように、例えばＡＬＤ法により、孔Ｈ１内であって層５０、５１及び絶縁層１２ａ上に絶縁膜６１を形成する。絶縁膜６１は最上層の層５１上にも形成される。絶縁膜６１は、例えばシリコン酸化物により形成される。
次に、図２９（ａ）に示すように、ＲＩＥ等のエッチング処理により、孔Ｈ１の底面から絶縁膜６１の一部及び絶縁層１２ａの一部を除去する。これにより、孔Ｈ１は絶縁膜６１及び絶縁層１２ａを貫通して柱状部ＣＬの本体部分ＣＢに達する。続いて、孔Ｈ１内に接続部分ＣＰを形成する。その後、孔Ｈ１内の接続部分ＣＰ上に絶縁膜２０を形成する。
次に、図２９（ｂ）に示すように、ＲＩＥ等のエッチング処理により、層５１上の絶縁膜６１を除去する。これにより、絶縁膜１４Ｂが形成される。また、絶縁膜２０の一部もエッチバックされて除去される。
次に、図３０（ａ）に示すように、例えばウェットエッチングにより、層５０、６０上に位置する最上層の層５１を除去した後、絶縁層１２ａ上に位置する層６０、５１と、層５０間に位置する層５１とを除去する。層５０（シリコン層）と、層５１（シリコン窒化層）及び層６０（シリコンゲルマニウム層）との間のエッチング選択比により、層５１、６０が除去される。層５１、６０が除去されることで溝９１が形成される。溝９１は、Ｘ方向に延び、Ｚ方向では層５０のそれぞれを貫通して絶縁層１２ａに達する。また、層５０間に位置する層５１が除去されることで層５０間に空洞５０ｃが形成される。
次に、図３０（ｂ）に示すように、例えばＣＶＤ法により、溝９１を介して層５０間に形成された空洞５０ｃ内にアモルファスシリコン等を埋め込んで層７０を形成する。層７０は、溝９１の内壁面及び底面上にも形成される。また、層７０は、最上層の層５０上、ならびに、最上層の層５０から突出した絶縁膜１４Ｂ及び絶縁膜２０上にも形成される。
次に、図３１（ａ）に示すように、ＲＩＥ等のエッチング処理により、溝９１の底面の層７０を除去する。また、溝９１の内壁面上、最上層の層５０上、ならびに、最上層の層５０から突出した絶縁膜１４Ｂ及び絶縁膜２０上に形成された層７０もエッチングされて除去される。また、層７０の一部が除去されることで、層５０の一部が露出する。
次に、図３１（ｂ）に示すように、露出した層５０の上面にタングステン等の金属を形成した後、熱処理を施すことで、金属と層５０のシリコンとを反応させて金属シリサイドを形成する。また、層７０がシリコンにより形成されている場合、金属と層７０のシリコンとが反応して金属シリサイドが形成される。つまり、層５０、７０の積層体のシリコンが金属と反応して金属シリサイドとなることで電極層１１（１１ａ）が形成される。続いて、金属シリサイドの形成後、層５０、７０のシリコンと反応しなかった金属を薬液により除去する。
ここで、例えば、図１４（ｂ）に示すように柱状部ＣＬの数を減らした場合、図１４の領域Ｒ２で示された部分には、図２７（ｂ）の工程における孔Ｈ１を介したウェットエッチングによって層６０が除去されずに残る場合がある。この場合、図３１（ａ）の工程において、絶縁層１２ａ上に、層５０及び層７０と、領域Ｒ２に残った層６０とが形成されることになり、図３１（ｂ）の工程において、層５０、７０への処理（例えば、層５０、７０の金属シリサイド化）によって、電極層１１（１１ａ）が、金属シリサイド及び層６０と金属との反応生成物によって構成されることになる。例えば、電極層１１（１１ａ）は、金属シリサイドと、金属シリサイドジャーマナイドとを含む。
次に、図３２に示すように、例えばＣＶＤ法により、電極層１１（１１ａ）及び柱状部ＣＬを覆うように層間絶縁層２１を形成する。層間絶縁層２１は、例えば、シリコン酸化物により形成される。層間絶縁層２１は、絶縁部分２１ａとして溝９１内にも形成される。その後、スリット９０（図１参照）を介して、絶縁層１２ａより下の部分に形成された積層体１５ａの犠牲層５５を電極層１１に置換して積層体１５（図２６参照）を形成する。その後、例えば、図１３（ｂ）に示すように、接続部分ＣＰ上にビット線ＢＬを形成する。
このようにして、本実施形態に係る半導体記憶装置４が製造される。
次に、本実施形態の効果について説明する。
本実施形態の半導体記憶装置４では、図２７（ａ）及び図２７（ｂ）の工程に示すように、シリコンを含む層６０、５１をそれぞれ多層に積層した後に層６０、５１を貫通する孔Ｈ１を形成する。また、図２９（ａ）の工程に示すように、孔Ｈ１内に柱状部ＣＬの接続部分ＣＰを形成し、図３１（ｂ）の工程に示すように、多層化された層５０、７０への処理（例えば、層５０、７０の金属シリサイド化）によって電極層１１（１１ａ）を形成する。これにより、電極層１１ａの厚さを厚く形成して、例えば、ドレイン側選択ゲートにおける抵抗をより低くすることができる。
さらに、このように電極層１１ａの厚さを厚くしても、その加工の困難さがさほど高まることはなく、第１実施形態と同様の効果を得ることができる。つまり、図２７（ａ）及び図２７（ｂ）の工程のように、シリコンを含む層６０、５１の加工によって積層体１５内のホールの上部にテーパ角がつき難い。これにより、柱状部ＣＬにおいて、本体部分ＣＢ（チャネル）との接続が容易になるように接続部分ＣＰ（コンタクト）を形成できる。また、接続部分ＣＰは下層に向かうにつれて（−Ｚ方向において）Ｙ方向の厚さが概ね一定になるように形成されるので、テーパ形状のコンタクトと比較して上面の幅を大きく形成しなくても良い。したがって、隣り合うコンタクト間の距離（Ｙ方向の距離）を短くできるので、メモリホールのピッチを短くし易く、メモリセルが微細化され易い。
また、本実施形態の半導体記憶装置４では、図３０（ａ）の工程に示すように、層５１、６０を除去して層５０内をＸ方向に延びる溝９１を形成する。また、図３２の工程に示すように、溝９１内には、層間絶縁層２１の一部として絶縁部分２１ａが形成される。絶縁部分２１ａによって電極層１１ａ（例えば、ドレイン側選択ゲート）がＹ方向に分断されている。
図３０（ａ）の工程のように、シリコンを含む層６０、５１の加工によって溝９１にテーパ角がつき難い。これにより、図３２の工程のように、溝９１内の絶縁部分２１ａは下層に向かうにつれて（−Ｚ方向において）Ｙ方向の厚さが概ね一定になるように形成されるので、テーパ形状の溝と比較して、絶縁部分２１ａを介して隣り合う電極層１１ａ間の耐圧を高くできる。
本実施形態によれば、メモリセルが微細化された半導体記憶装置の製造方法を提供する。
なお、以上の実施形態においては、絶縁層１２ａより下の部分の形成工程として、基板１０上に、シリコン酸化物を含む絶縁層１２とシリコン窒化物を含む犠牲層５５との積層体１５ａを形成した後、犠牲層５５を電極層１１に置換する場合を説明したが、これに限定されない。例えば、シリコン窒化物を含む犠牲層の代わりに金属や金属シリサイド等を含む導電層を積層体１５ａ中に形成しておき、この導電層を置換することなくそのまま電極層１１として用いるようにしても良い。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１〜４：半導体記憶装置、１０：基板、１０ａ：上面、１１、１１ａ、１１ｂ：電極層、１２、１２ａ：絶縁層、１４Ａ、１４Ｂ、２０、５２、６１、８０：絶縁膜、１５：積層体、１８：絶縁部材、２１：層間絶縁層、２１ａ：絶縁部分、３１：コア絶縁膜、３２：チャネル、４１：トンネル絶縁膜、４２：電荷蓄積膜、４３：ブロック絶縁膜、５０、５１、６０、７０：層、５５：犠牲層、９０：スリット、９１：溝、ＢＬ：ビット線、Ｃｂ：接続部、ＣＢ：本体部分、ＣＬ、ＣＬ１、ＣＬ１ａ、ＣＬ２、ＣＬ２ａ：柱状部、ＣＰ：接続部分、Ｈ：貫通孔、Ｈ１：孔、ＭＨ：メモリホール

Claims (5)

  1. 基板上に、第１絶縁層及び第１層を交互に積層して積層体を形成する工程と、
    前記積層体に前記第１絶縁層及び第１層の積層方向に延びる複数の第１貫通孔を形成する工程と、
    前記複数の第１貫通孔内に電荷蓄積膜及び半導体部を有する本体部分を形成する工程と、
    前記積層体及び複数の本体部分上に第２絶縁層を形成する工程と、
    前記第２絶縁層上に、第２層を形成する工程と、
    前記第２層上に第３層を形成する工程と、
    前記第２層及び前記第３層に、前記積層方向に延びて前記第２層及び前記第３層を貫通して前記第２絶縁層に達し、前記複数の本体部分の直上に位置する複数の第２貫通孔を形成する工程と、
    前記複数の第２貫通孔の一部分の径を広げるように前記第２層の一部を除去する工程と、
    前記複数の第２貫通孔内に露出した前記第２層及び前記第３層上に第３絶縁層を形成したうえで、前記複数の第２貫通孔の前記径が広がった部分内に、ゲート材となる第４層を形成する工程と、
    前記複数の第２貫通孔内における前記第４層の側面に第１絶縁膜を形成する工程と、
    前記第１絶縁膜を形成した後、前記複数の第２貫通孔の底部で前記複数の本体部分の上面を露出するように前記第２絶縁層の一部を除去する工程と、
    前記複数の第２貫通孔内に半導体材料を埋め込んで、前記複数の本体部分上に複数の接続部分を形成する工程と、
    前記複数の接続部分を形成した後、前記第２層の一部を除去する際に除去されなかった前記第２層の残部及び前記第３層を除去する工程と、
    を備えた半導体記憶装置の製造方法。
  2. 基板上に、第１絶縁層及び第１層を交互に積層して積層体を形成する工程と、
    前記積層体に前記第１絶縁層及び第１層の積層方向に延びる複数の第１貫通孔を形成する工程と、
    前記複数の第１貫通孔内に電荷蓄積膜及び半導体部を有する本体部分を形成する工程と、
    前記積層体及び複数の本体部分上に第２絶縁層を形成する工程と、
    前記第２絶縁層上に、第２層を形成する工程と、
    前記第２層上に第３層を形成する工程と、
    前記第２層及び前記第３層に、前記積層方向に延びて前記第２層及び前記第３層を貫通して前記第２絶縁層に達し、前記複数の本体部分の直上に位置する複数の第２貫通孔を形成する工程と、
    前記複数の第２貫通孔の一部分の径を広げるように前記第２層の一部を除去する工程と、
    前記複数の第２貫通孔の前記径が広がった部分内に、ゲート材となる第４層を形成する工程と、
    前記複数の第２貫通孔内における前記第４層の側面に第１絶縁膜を形成する工程と、
    前記第１絶縁膜を形成した後、前記複数の第２貫通孔の底部で前記複数の本体部分の上面を露出するように前記第２絶縁層の一部を除去する工程と、
    前記複数の第２貫通孔内に半導体材料を埋め込んで、前記複数の本体部分上に複数の接続部分を形成する工程と、
    前記複数の接続部分を形成した後、前記第２層の一部を除去する際に除去されなかった前記第２層の残部及び前記第３層を前記第４層に対し選択的に除去する工程と、
    を備えた半導体記憶装置の製造方法。
  3. 前記第２層の残部及び前記第３層を除去した部分に層間絶縁層を埋め込み形成する工程をさらに備えた請求項１または２に記載の半導体記憶装置の製造方法。
  4. 前記第２層の一部を除去する際に、前記複数の第２貫通孔の前記径が広がった部分は前記積層方向と直交する方向でつながる請求項１〜３のいずれか１つに記載の半導体記憶装置の製造方法。
  5. 前記第２層の一部を除去する工程では、前記基板の上面に平行な第１方向に延びるように前記第２層の残部が形成される請求項１〜４のいずれか１つに記載の半導体記憶装置の製造方法。
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