JP2019145796A - Alignment with physical alignment mark and virtual alignment mark - Google Patents
Alignment with physical alignment mark and virtual alignment mark Download PDFInfo
- Publication number
- JP2019145796A JP2019145796A JP2019030987A JP2019030987A JP2019145796A JP 2019145796 A JP2019145796 A JP 2019145796A JP 2019030987 A JP2019030987 A JP 2019030987A JP 2019030987 A JP2019030987 A JP 2019030987A JP 2019145796 A JP2019145796 A JP 2019145796A
- Authority
- JP
- Japan
- Prior art keywords
- electrical device
- alignment marks
- virtual
- alignment mark
- physical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims abstract description 67
- 238000012545 processing Methods 0.000 claims abstract description 42
- 230000008569 process Effects 0.000 claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 8
- 238000003754 machining Methods 0.000 claims description 7
- 238000003466 welding Methods 0.000 claims description 7
- 238000004590 computer program Methods 0.000 claims description 4
- 238000003384 imaging method Methods 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 229910052720 vanadium Inorganic materials 0.000 claims description 3
- 238000012634 optical imaging Methods 0.000 claims description 2
- 238000007650 screen-printing Methods 0.000 claims description 2
- 229910000679 solder Inorganic materials 0.000 claims 1
- 239000000463 material Substances 0.000 description 10
- 239000000969 carrier Substances 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 5
- 238000005192 partition Methods 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 229920000106 Liquid crystal polymer Polymers 0.000 description 3
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000004422 calculation algorithm Methods 0.000 description 3
- 239000003365 glass fiber Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- -1 polyphenylene Polymers 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 229920000265 Polyparaphenylene Polymers 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 230000005291 magnetic effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000010146 3D printing Methods 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 230000005290 antiferromagnetic effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- XLJMAIOERFSOGZ-UHFFFAOYSA-M cyanate Chemical compound [O-]C#N XLJMAIOERFSOGZ-UHFFFAOYSA-M 0.000 description 1
- 239000004643 cyanate ester Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005293 ferrimagnetic effect Effects 0.000 description 1
- 230000005294 ferromagnetic effect Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 238000003306 harvesting Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000005298 paramagnetic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 1
- 239000004810 polytetrafluoroethylene Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 239000012783 reinforcing fiber Substances 0.000 description 1
- 239000012779 reinforcing material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- BFKJFAAPBSQJPD-UHFFFAOYSA-N tetrafluoroethene Chemical group FC(F)=C(F)F BFKJFAAPBSQJPD-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- 229910000859 α-Fe Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T7/00—Image analysis
- G06T7/30—Determination of transform parameters for the alignment of images, i.e. image registration
- G06T7/33—Determination of transform parameters for the alignment of images, i.e. image registration using feature-based methods
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T2207/00—Indexing scheme for image analysis or image enhancement
- G06T2207/30—Subject of image; Context of image processing
- G06T2207/30108—Industrial image inspection
- G06T2207/30141—Printed circuit board [PCB]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/16—Inspection; Monitoring; Aligning
- H05K2203/166—Alignment or registration; Control of registration
Abstract
Description
本発明は、加工中の電気デバイスをアラインメントさせる方法、コンピュータ可読媒体、およびプログラムに関する。 The present invention relates to a method, a computer readable medium, and a program for aligning an electrical device being processed.
一つ以上の電子部品を備えた部品キャリアの製品機能は増加している。そのような電子部品はますます小型化されており、プリント回路基板のような部品キャリア上に搭載されるべき電子部品の数は増加している。この場合、いくつかの電子部品を有する、ますます強力なアレイ部品またはパッケージ部品が採用されている。そのようなアレイ部品またはパッケージ部品は複数の接触部またはコネクタを有する。これらの接触部間の間隔は絶えず減少している。動作中にそのような電子部品および部品キャリア自体によって発生した熱を除去することは、ますます顕著な問題となる。また、部品キャリアは、ひどい状況でも動作するように、機械的に安定しており、電気的に信頼できるものであるべきである。 The product function of component carriers with one or more electronic components is increasing. Such electronic components are increasingly miniaturized and the number of electronic components to be mounted on a component carrier such as a printed circuit board is increasing. In this case, increasingly powerful array or package components with several electronic components are employed. Such an array component or package component has a plurality of contacts or connectors. The spacing between these contacts is constantly decreasing. Removing heat generated by such electronic components and the component carrier itself during operation becomes an increasingly significant problem. Also, the component carrier should be mechanically stable and electrically reliable so that it can operate in harsh situations.
また、部品キャリアの構成要素を適切にアラインメントさせることは製造中に問題となる。例えば、製造中に部品キャリアの層構造をパターン化するためには、適切なアラインメント精度がドライフィルムを露出させる際に重要である。他の電気デバイスも同様のアラインメント問題を抱えている。 Also, proper alignment of the component carrier components is a problem during manufacturing. For example, in order to pattern the layer structure of a component carrier during manufacturing, proper alignment accuracy is important when exposing the dry film. Other electrical devices have similar alignment problems.
本発明の目的は、高い空間精度で電気デバイスを加工することを可能にすることである。 The object of the present invention is to make it possible to process electrical devices with high spatial accuracy.
上記の目的を達成するために、電気デバイスの加工中にアラインメントを行う方法、コンピュータ読み取り可能媒体、およびプログラムユニットを提供する。 To achieve the above objective, a method, computer readable medium, and program unit for providing alignment during processing of an electrical device are provided.
本発明の１つの例示的な実施形態によれば、加工中の電気デバイスを（または電気デバイスを加工する間）アラインメントさせる方法が提供される。その方法は以下のステップを含む：電気デバイス上に複数の物理的アラインメントマークを設定し、物理的アラインメントマークに基づいて複数の仮想的アラインメントマークを決定し（特に、数学的アルゴリズムを利用して、物理的アラインメントマークによって複数の仮想的アラインメントマークを算出する。）、電気デバイスを加工するために、物理的アラインメントマークの少なくとも一部（特に複数の物理的アラインメントマーク）または仮想的アラインメントマークの少なくとも一部（特に複数のアラインメントマーク）の少なくとも一つを使用してアラインメントを行う。 According to one exemplary embodiment of the present invention, a method is provided for aligning an electrical device being processed (or while processing the electrical device). The method includes the following steps: setting a plurality of physical alignment marks on the electrical device, and determining a plurality of virtual alignment marks based on the physical alignment marks (especially using mathematical algorithms, Calculating a plurality of virtual alignment marks according to the physical alignment marks.), At least a part of the physical alignment marks (especially a plurality of physical alignment marks) or at least one of the virtual alignment marks to process the electrical device. Alignment is performed using at least one of the parts (particularly a plurality of alignment marks).
本発明の別の例示的な実施形態によれば、１つのプログラムユニット（例えば、ソースコード形式または実行可能なコード形式のソフトウェアルーチン）が提供される。このプロセスユニットは、プロセッサ（例えば、マイクロプロセッサまたはＣＰＵ（中央処理装置））により実行される時、上記の特徴を有する方法を制御または実行するのに適している。 According to another exemplary embodiment of the present invention, a single program unit (eg, a software routine in source code form or executable code form) is provided. This process unit is suitable for controlling or executing a method having the above characteristics when executed by a processor (eg a microprocessor or CPU (central processing unit)).
本発明のさらに別の例示的実施形態によれば、コンピュータ可読媒体（例えば、ＣＤ、ＤＶＤ、フラッシュドライブ、フロッピーディスク、ハードドライブなど）が提供される。その中には、プロセッサ（例えば、マイクロプロセッサまたはＣＰＵ）により実行される時、上記の特徴を有する方法を制御または実行するのに適したコンピュータプログラムが格納されている。 According to yet another exemplary embodiment of the present invention, a computer readable medium (eg, CD, DVD, flash drive, floppy disk, hard drive, etc.) is provided. Stored therein is a computer program suitable for controlling or executing a method having the above characteristics when executed by a processor (eg, a microprocessor or CPU).
本発明の実施形態に従って実行できるデータ処理は、コンピュータプログラム即ちソフトウェアによって、または１つまたは複数の専用の電子最適化回路即ちハードウェアを使用することによって、またはハイブリッド即ちソフトウェア部品およびハードウェア部品によって実施できる。 Data processing that can be performed in accordance with embodiments of the present invention is performed by a computer program or software, or by using one or more dedicated electronic optimization circuits or hardware, or by a hybrid or software component and hardware component. it can.
本出願の文脈において、用語「部品キャリア」は、特に、機械的支持および／または電気的接続を提供するための１つ以上の部品をその上でまたはその中に収容できる任意の支持構造を意味する。言い換えれば、部品キャリアは、部品用の機械的および／または電子的キャリアとして構成されることができる。特に、部品キャリアは、プリント回路基板、有機インターポーザ、およびＩＣ（集積回路）基板のうちの１つであってもよい。部品キャリアはまた、上述の種類の部品キャリア内に異なる部品キャリアを組み合わせるハイブリッドパネルであってもよい。 In the context of the present application, the term “component carrier” means in particular any support structure capable of accommodating on or in one or more components for providing mechanical support and / or electrical connection. To do. In other words, the component carrier can be configured as a mechanical and / or electronic carrier for the component. In particular, the component carrier may be one of a printed circuit board, an organic interposer, and an IC (integrated circuit) board. The component carrier may also be a hybrid panel that combines different component carriers in a component carrier of the type described above.
本出願の文脈において、用語「物理的アラインメントマーク」は、電気デバイスの構造的または物理的特徴を特に意味してもよい。この構造的または物理的特徴は、電気デバイス（特に、プリント回路基板のプリフォームのような部品キャリア）の表面上または表面領域内で検出されたり、光学的に検査されまたは目視で見られたりすることができる。物理的アラインメントマークは、特に物理的アラインメントマークを使用して空間的に配向することができる加工マシンによる電気デバイスの加工において、実行されるアラインメントの基礎として利用することができる。例えば、そのような物理的アラインメントマークは、光学的に検査されることができる、電気デバイスにおけるスルーホールまたはブラインドホールであってよい。これによって、部品キャリアなどの電気デバイスのプリフォーム（例えば、パネル）の位置および／または向きを決定することができる。例えば、アラインメントマークとして、キャリアボードなどの長方形の電気デバイスの縁部領域においてこのようなホールが複数設けられてよい。また、電気デバイスの対向する二つの主面の両方には、物理的アラインメントマーク（特に各主面の４つの縁部に４つのアラインメントマーク）を設けることができる。 In the context of this application, the term “physical alignment mark” may specifically mean a structural or physical feature of an electrical device. This structural or physical feature is detected on the surface or in the surface area of an electrical device (particularly a component carrier such as a printed circuit board preform), optically inspected or visually observed be able to. The physical alignment marks can be used as a basis for alignment to be performed, particularly in the processing of electrical devices by processing machines that can be spatially oriented using the physical alignment marks. For example, such a physical alignment mark may be a through hole or a blind hole in an electrical device that can be optically inspected. This allows the position and / or orientation of a preform (eg, panel) of an electrical device such as a component carrier to be determined. For example, a plurality of such holes may be provided as an alignment mark in an edge region of a rectangular electric device such as a carrier board. In addition, physical alignment marks (particularly, four alignment marks at four edges of each main surface) can be provided on both of the two main surfaces facing each other of the electric device.
本出願の文脈において、用語「仮想的アラインメントマーク」は、電気デバイスに物理的に存在しない特徴を特に意味することができる。この特徴は、電気デバイス（特にプリント回路基板のプリフォームのような部品キャリア）の表面上または表面領域内で検出されたり、光学的に検査されまたは視覚的に見られたりすることはできない。これに対して、仮想的アラインメントマークは、電気デバイス上の算出された位置とすることができる。この位置は、あるアルゴリズムによって決定されており、電気デバイスを加工するときにアラインメントの目的で物理的アラインメントマークと組み合わせて使用される。 In the context of this application, the term “virtual alignment mark” may specifically mean a feature that is not physically present in an electrical device. This feature cannot be detected, optically inspected or visually seen on the surface or in the surface area of an electrical device (particularly a component carrier such as a printed circuit board preform). In contrast, the virtual alignment mark may be a calculated position on the electrical device. This position has been determined by an algorithm and is used in combination with a physical alignment mark for alignment purposes when processing electrical devices.
本発明の例示的な実施形態によれば、物理的アラインメントマークと複数の仮想的アラインメントマークとの組み合わせによって、処理中に電気デバイスのアラインメントを実現する。その物理的アラインメントマークに対してあるアルゴリズムを利用すれば、それらの複数の仮想的アラインメントマークを決定することができる。したがって、物理的アラインメントマークは、仮想的アラインメントマークを計算するための開始点として使用されることができる。このプロセスには大きな利点がある。仮想的アラインメントマークは、物理的アラインメントマークを形成できない機能的な領域であっても、物理的にではなく仮想的に電気デバイスの任意の所望の領域に配置されることができる。この位置にある物理的アラインメントマークは、機能を低下させたり、電気デバイを損傷したりする可能性がある。これにより、アラインメントマークに基づくアラインメントの自由度が著しく増大し、アラインメントマークの少なくとも一部が電気デバイスの任意の所望の位置（例えば、ＰＣＢなどの部品キャリアが配置されている領域内）に配置されることができる。また、現実世界の開始点である物理的アラインメントマークに基づいて仮想的アラインメントマークを導出することは、電気デバイスの適切な加工のためのアラインメント機能に関して有意義な位置で複数の仮想的アラインメントマークを決定することを可能にする。 According to an exemplary embodiment of the present invention, the alignment of the electrical device is achieved during processing by a combination of a physical alignment mark and a plurality of virtual alignment marks. If an algorithm is used for the physical alignment mark, the plurality of virtual alignment marks can be determined. Thus, the physical alignment mark can be used as a starting point for calculating a virtual alignment mark. This process has significant advantages. The virtual alignment mark can be placed in any desired region of the electrical device virtually, not physically, even if it is a functional region that cannot form a physical alignment mark. A physical alignment mark in this position can degrade function or damage the electrical device. As a result, the degree of freedom of alignment based on the alignment mark is remarkably increased, and at least a part of the alignment mark is arranged at any desired position of the electric device (for example, in a region where a component carrier such as a PCB is arranged). Can. In addition, deriving a virtual alignment mark based on the physical alignment mark, which is the starting point of the real world, determines multiple virtual alignment marks at meaningful positions with respect to the alignment function for proper processing of electrical devices. Make it possible to do.
説明したアラインメントアーキテクチャは著しい利点を有する。第一に、物理的アラインメントマークと仮想的アラインメントマークとの組み合わせは、非常に有利で非常にバランスのとれた方法で、電気デバイス（特にキャリアボード）の外形に従うことを可能にする。さらに、特に、複数の仮想的アラインメントマークは、利用率に影響を与えることはなく、電気デバイス内のどこにでも（たとえば、キャリアボードのＰＣＢ領域内に）配置することができる。仮想的アラインメントマークは、実際には電気デバイスの構造的特徴として存在しないからである。これに加えて、説明されたアラインメントアーキテクチャは、（例えば、組立工程に関して）矩形スケーリングを用いたアレイアラインメントに使用することができる。説明された発想は、効率的かつ正確な方法で、加工（例えば、レーザ加工、光学加工および機械加工）を制御するための既存のソフトウェアでも容易に実施することができる。物理的アラインメントマーク以外の１つまたは複数の仮想的アラインメントマークを使用することによって、ワンステップだけで素早く簡単にアラインメントを実現することができる（特に、ワンステップで繰り返されるという発想を使用する場合よりも速い）。さらに、説明された物理的アラインメントマークと仮想的アラインメントマークのアレイは、電気デバイスの高さの変化（特に、高さの変化するパネル、反りの大きいパネル、または他の電気デバイス）を補償することを可能にする。さらに、実際のアラインメントサンプルを挿入する代わりに、最適化されたキャリア利用率を達成することができる。このプロセスは、わずかワンステップで少数の物理的アラインメントポイントを検出することで実現できるため、非常に高速である。説明された複数の仮想的アラインメントマークを考慮すると、非常に正確なアラインメントプロセスを保証することができる。他のプロセス（例えば、Ｘ線、レーザおよび光学プロセス）のために、容量を節約することができる。したがって、高い精度と高いキャリアボード利用率を両立することができる。実際のターゲットまたは物理的アラインメントマークと比べて、追加的に使用された仮想的アラインメントマークは、電気デバイス（例えば、電気デバイスのキャリアボードの例であるプリント回路基板）における活性領域を形成するための表面の損失に及ばない。 The described alignment architecture has significant advantages. First, the combination of physical alignment marks and virtual alignment marks makes it possible to follow the contours of electrical devices (especially carrier boards) in a very advantageous and very balanced way. Further, in particular, the plurality of virtual alignment marks do not affect utilization and can be placed anywhere in the electrical device (eg, in the PCB area of the carrier board). This is because the virtual alignment mark does not actually exist as a structural feature of the electric device. In addition, the described alignment architecture can be used for array alignment with rectangular scaling (eg, with respect to the assembly process). The described idea can be easily implemented with existing software for controlling machining (eg laser machining, optical machining and machining) in an efficient and accurate manner. By using one or more virtual alignment marks other than physical alignment marks, alignment can be achieved quickly and easily in just one step (particularly when using the idea of being repeated in one step) Is also fast). Further, the described array of physical and virtual alignment marks compensates for changes in the height of an electrical device (especially a panel with varying height, a highly warped panel, or other electrical device). Enable. Furthermore, an optimized carrier utilization can be achieved instead of inserting actual alignment samples. This process is very fast because it can be realized by detecting a small number of physical alignment points in just one step. Considering the described multiple virtual alignment marks, a very accurate alignment process can be guaranteed. Capacity can be saved for other processes (eg, x-ray, laser and optical processes). Therefore, both high accuracy and high carrier board utilization can be achieved. Compared to the actual target or physical alignment mark, the additionally used virtual alignment mark is used to form an active region in an electrical device (eg, a printed circuit board which is an example of an electrical device carrier board). Less than surface loss.
以下では、方法、コンピュータ可読媒体、およびプログラムユニットのさらなる例示的実施形態について説明する。 In the following, further exemplary embodiments of the method, the computer readable medium and the program unit will be described.
好ましい実施形態では、形状関数を使用して物理的アラインメントマークに基づく仮想的アラインメントマークの決定を実施する。特に、物理的アラインメントマークは、長方形の電気デバイスの外枠に沿って配置することができる。形状関数を使用して、フレーム内で仮想的アラインメントマークを見つけたり導き出したりすることができる。この場合、形状関数は、アラインメントマークのグリッドを定義するために、点のない任意の箇所で補間するのに役立つ数式であってよい。形状関数を使用することによって、装置の外部物理的アラインメントマークに基づいて装置の内部仮想的アラインメントマークを算出する発想は、電気デバイスを加工するためのアラインメントを達成するための強力で高速かつ正確なツールであることが証明された。 In a preferred embodiment, the shape function is used to perform a virtual alignment mark determination based on the physical alignment mark. In particular, the physical alignment marks can be arranged along the outer frame of the rectangular electrical device. The shape function can be used to find and derive virtual alignment marks within the frame. In this case, the shape function may be a mathematical formula that helps to interpolate anywhere without a point to define a grid of alignment marks. The idea to calculate the internal virtual alignment mark of the device based on the external physical alignment mark of the device by using the shape function is a powerful, fast and accurate way to achieve alignment for machining electrical devices Proven to be a tool.
例えば、外周の内部における仮想的アラインメントマークの計算は、以下の式に基づいて実施することができる。外周は、形状関数を使用して複数の物理的アラインメントマークによって定義される。
上記の式において、ＵとＶは電気デバイス上および内部の任意の点（ｘ、ｙ）の座標である。また、ＵｉとＶｉは、変形した物理アラインメントマークの座標である。形状関数はＮｉ（ｘ、ｙ）として表される。 In the above equation, U and V are the coordinates of any point (x, y) on and within the electrical device. U i and V i are coordinates of the deformed physical alignment mark. The shape function is represented as N i (x, y).
一実施形態では、物理的アラインメントマークの少なくとも一部、特に全部が電気デバイスの非活性領域内に（そして活性領域から離れて）配置される。「非活性領域」は、電気デバイスにおける電気デバイスを収容しない機能要素の範囲とすることができる。それに対応して、「活性領域」は、電気デバイスにおける電気デバイスを収容している機能要素の範囲とすることができる。部品キャリアのバッチを製造するためのキャリアボードの例では、部品キャリアが配置されているキャリアボード領域が活性領域であり、部品キャリアを含まない領域が非活性領域である。したがって、物理的アラインメントマークは、電気デバイス（例えば、キャリアボード）の活性領域（例えば、ＰＣＢ）の外側に位置することができる。これは、物理的アラインメントマークの存在による電気デバイスの機能または容量に対する望ましくない影響を回避する。 In one embodiment, at least a portion, and particularly all, of the physical alignment marks are placed in the inactive area (and away from the active area) of the electrical device. An “inactive region” can be a range of functional elements that do not contain an electrical device in the electrical device. Correspondingly, an “active region” can be a range of functional elements containing an electrical device in an electrical device. In an example of a carrier board for manufacturing a batch of component carriers, a carrier board region in which component carriers are arranged is an active region, and a region not including a component carrier is an inactive region. Thus, the physical alignment marks can be located outside the active area (eg, PCB) of the electrical device (eg, carrier board). This avoids undesirable effects on the function or capacity of the electrical device due to the presence of physical alignment marks.
一実施形態では、物理的アラインメントマークの少なくとも一部、特に全部が、電気デバイスの縁部（特に周縁部）に沿って配置され、中央部分から離れて配置されている。言い換えれば、電気デバイスの縁部に沿って延びるフレーム領域または外側領域には、複数の物理的アラインメントマークを設けることができる。多くの場合に鑑みて、そのような縁部またはフレーム領域に活性領域がないという事実を考慮すると、物理的アラインメントマークは縁部またはフレーム領域を乱すことはない。 In one embodiment, at least some, in particular all, physical alignment marks are arranged along the edge (especially the peripheral edge) of the electrical device and away from the central portion. In other words, a plurality of physical alignment marks can be provided in the frame region or outer region extending along the edge of the electrical device. In many cases, taking into account the fact that there is no active area in such an edge or frame area, the physical alignment mark does not disturb the edge or frame area.
一実施形態では、仮想的アラインメントマークの少なくとも一部、特に全部が電気デバイスの活性領域内に（そして非活性領域から離れて）配置される。仮想的アラインメントマークは、物理的に存在せず、電気デバイスをアラインメントさせたり、それに対応してデバイスの加工機械を制御したりするための仮想または数学的データユニットとしてのみ使用されるので、実質的に電気デバイス上のどこにでも配置されることができる。物理的アラインメントマークは、電気デバイスの機能を妨げないように、電気デバイスの機能的に活性な領域に配置されるのが好ましい。これに対して、仮想的アラインメントマークの場合、この制限を考慮する必要はない。 In one embodiment, at least a portion, in particular all, of the virtual alignment marks are placed in the active area of the electrical device (and away from the inactive area). Virtual alignment marks are virtually non-existent and are only used as virtual or mathematical data units for aligning electrical devices and correspondingly controlling device processing machines, so Can be placed anywhere on the electrical device. The physical alignment mark is preferably placed in a functionally active area of the electrical device so as not to interfere with the function of the electrical device. On the other hand, in the case of a virtual alignment mark, it is not necessary to consider this restriction.
一実施形態では、仮想的アラインメントマークの少なくとも一部、特に全部が電気デバイスの中央領域にあり、周縁部から離れて位置する。したがって、仮想的アラインメントマークは、特に電気デバイスの中央領域に適切に現れることができる。この中央領域は、多くの場合、キャリアボード型電気デバイスの場合のプリント回路基板（ＰＣＢ）のような機能的に活性な構造のための領域である。したがって、そのような活性領域の高精度アラインメントは、そのような中央領域に物理的アラインメントマークを設けることによって機能的に活性な構造の面積を失うことまたは機能的に活性な構造を妨げることなく達成することができる。 In one embodiment, at least some, in particular all, of the virtual alignment marks are in the central region of the electrical device and are located away from the periphery. Thus, the virtual alignment mark can appear appropriately particularly in the central region of the electrical device. This central region is often the region for a functionally active structure such as a printed circuit board (PCB) in the case of a carrier board type electrical device. Thus, high precision alignment of such active regions is achieved without losing the area of functionally active structures or interfering with functionally active structures by providing physical alignment marks in such central regions. can do.
一実施形態では、仮想的アラインメントマークは、特に長方形を画定するために、マトリックスパターンで電気デバイス上に配置される。各矩形は電気デバイスの対応する活性領域を囲む。長方形の少なくとも一部は、長方形の四隅のそれぞれに位置する４つの仮想的アラインメントマークによって画定されることができる。言い換えれば、各区画が電気デバイスの一つの活性領域（特に、キャリアボードのＰＣＢなどの部品キャリアのアレイ）を含むように、電気デバイスを複数の区画へ分割する。したがって、非常に好ましくは、複数の仮想的アラインメントマークを、それぞれの活性領域の円周の周りに、例えば長方形の活性領域の四隅に配置することができる。対応するアレイアラインメントは、大容量という利点を有する。活性領域内だけにおける、オプションで電気デバイスの外周の周りに配置された１つまたは複数の物理的アラインメントマークと組み合わせる仮想的アラインメントマークによって、活性領域をアラインメントできるからである。 In one embodiment, the virtual alignment marks are arranged on the electrical device in a matrix pattern, particularly to define a rectangle. Each rectangle surrounds a corresponding active area of the electrical device. At least a portion of the rectangle can be defined by four virtual alignment marks located at each of the four corners of the rectangle. In other words, the electrical device is divided into a plurality of compartments such that each compartment includes one active region of the electrical device (especially an array of component carriers such as a PCB on a carrier board). Thus, very preferably, a plurality of virtual alignment marks can be arranged around the circumference of each active area, for example at the four corners of a rectangular active area. The corresponding array alignment has the advantage of high capacity. This is because the active region can be aligned by virtual alignment marks, optionally in combination only with one or more physical alignment marks placed around the periphery of the electrical device, only within the active region.
一実施形態では、方法は、電気デバイスを複数の区画に分割することを含む。分割は、少なくとも１つの分割線、特に少なくとも２つの直交分割線を決定することによって行われる。少なくとも１本の分割線は、電気デバイスの活性領域の外側に伸びるように決定される。分割線が電気デバイスの機能領域（例えば、キャリアボード上のＰＣＢアレイ）を通って延びるのを防ぐことによって、電気デバイスの機能領域の機能は、アラインメントのプロセスに影響されない。 In one embodiment, the method includes dividing the electrical device into a plurality of compartments. The division is performed by determining at least one dividing line, in particular at least two orthogonal dividing lines. At least one parting line is determined to extend outside the active region of the electrical device. By preventing the dividing line from extending through the functional area of the electrical device (eg, a PCB array on the carrier board), the functionality of the electrical device functional area is unaffected by the alignment process.
一実施形態では、それぞれの区画を加工することは、それぞれの区画に関連する（特に空間的に関連し、あるいは空間的にその中に位置する）少なくとも１つの物理的アラインメントマークまたは少なくとも１つの仮想的アラインメントマークの少なくとも一つを使用して実行される。例えば、電気デバイスの外縁部の区画は、複数の物理的アラインメントマークおよび少なくとも１つの仮想的アラインメントマークに基づいてアラインメントされることができる。 In one embodiment, processing each compartment includes at least one physical alignment mark or at least one virtual associated with each compartment (especially spatially related or spatially located therein). This is performed using at least one of the local alignment marks. For example, the outer edge section of the electrical device can be aligned based on a plurality of physical alignment marks and at least one virtual alignment mark.
一実施形態では、少なくとも１つの区画は、処理中において対応する仮想的アラインメントマークのみに基づいてアラインメントされる。したがって、電気デバイスの内部の区画は、物理的アラインメントマークよりも多くの仮想的アラインメントマークに基づいて、特に仮想的アラインメントマークのみに基づいてアラインメントされることができる。 In one embodiment, at least one partition is aligned based only on the corresponding virtual alignment mark during processing. Thus, the compartments inside the electrical device can be aligned based on more virtual alignment marks than physical alignment marks, in particular based only on virtual alignment marks.
一実施形態では、電気デバイスの処理は、物理的アラインメントマークよりも多くの仮想的アラインメントマークを使用してアラインメントを行うことによって、特に仮想的アラインメントマークのみを使用してアラインメントを行うことによって実行される。この措置を講じることによって、必要とされる物理的アラインメントマークの数を非常に少なく抑えることができる。これによって、電気デバイスの容量に対する物理的アラインメントマークによる潜在的な影響が少なくなる。例えば、最大数の部品キャリアの製造にとって、過度の制限はない。 In one embodiment, the processing of the electrical device is performed by aligning using more virtual alignment marks than physical alignment marks, in particular by performing alignment using only virtual alignment marks. The By taking this measure, the number of required physical alignment marks can be kept very low. This reduces the potential impact of physical alignment marks on the capacity of the electrical device. For example, there is no undue limitation on the production of the maximum number of component carriers.
一実施形態では、物理的アラインメントマークに基づく仮想的アラインメントマークの決定は、物理的アラインメントマーク間のギャップまたは距離が挿入によって仮想的アラインメントマークで埋められるように実行される。よって、例えば、等間隔の仮想的アラインメントマーク（あるいは、等間隔の物理的アラインメントマークと仮想的アラインメントマーク）が形成される。仮想的アラインメントマークの組は、長方形などの規則的な形状を形成するか、または他の任意の対称基準を満たす。 In one embodiment, the determination of the virtual alignment mark based on the physical alignment mark is performed such that a gap or distance between the physical alignment marks is filled with the virtual alignment mark by insertion. Thus, for example, equally spaced virtual alignment marks (or equally spaced physical alignment marks and virtual alignment marks) are formed. The set of virtual alignment marks forms a regular shape, such as a rectangle, or meets any other symmetry criterion.
一実施形態では、電気デバイスは、部品キャリアを製造するためのキャリアボード、ウエハ、およびピックアンドプレース装置による加工の部品からなる群から選択される。最も好ましい実施形態では、ＰＣＢキャリアボードは、説明された１つまたは複数の仮想的アラインメントマークと組み合わされた物理的アラインメントマークの発想で処理することができる。その後、キャリアボードの頻繁な反りと変形の傾向は、物理的アラインメントマークと仮想的アラインメントマークを適切に組み合わせることで解決できる。しかしながら、本明細書に説明されたアラインメントプロセスは、個々の電子チップに分離または個片化された半導体ウエハにも有利に適用することができる。この方法のためにも、高精度が有利であり、それは仮想および物理的アラインメントマークの組み合わせによって得ることができる。さらに他の実施形態では、表面実装部品は、アラインメントされており、本発明の別の実施形態における電気デバイスとすることができる。そのような部品は、そのような電気デバイスの位置および向きが正確に分かるようにピックアンドプレース装置によって加工することができる。物理的アラインメントマークと仮想的アラインメントマークとの組み合わせもまた、上述のタスクに対する有利な解決策である。この仮想的アラインメントマークは、物理的アラインメントマークに基づいて導き出されたものである。 In one embodiment, the electrical device is selected from the group consisting of a carrier board for manufacturing a component carrier, a wafer, and a component processed by a pick and place apparatus. In the most preferred embodiment, the PCB carrier board can be processed with the idea of physical alignment marks combined with one or more of the described virtual alignment marks. Thereafter, frequent warpage and deformation tendencies of the carrier board can be resolved by appropriately combining the physical alignment mark and the virtual alignment mark. However, the alignment process described herein can also be advantageously applied to semiconductor wafers that have been separated or separated into individual electronic chips. High accuracy is also advantageous for this method, which can be obtained by a combination of virtual and physical alignment marks. In yet other embodiments, the surface mount component is aligned and can be an electrical device in another embodiment of the invention. Such parts can be processed by pick and place equipment so that the position and orientation of such electrical devices can be accurately known. The combination of physical alignment marks and virtual alignment marks is also an advantageous solution to the above-described task. This virtual alignment mark is derived based on the physical alignment mark.
一実施形態では、電気デバイスを加工するのが、画像形成（特に光学イメージング）、溶接マスク処理、スクリーン印刷、および電気デバイスの機械的処理（特に組み立て工程中）からなる群の少なくとも１つを含む。これらおよび他のプロセスは、加工されるべき電気デバイスの正確なアラインメントを必要とする。 In one embodiment, processing the electrical device comprises at least one of the group consisting of imaging (particularly optical imaging), welding mask processing, screen printing, and electrical device mechanical processing (particularly during the assembly process). . These and other processes require precise alignment of the electrical device to be processed.
一実施形態では、物理的アラインメントマークは、ホール（ブラインドホールやビアホールなど）、パッド（誘電体などの他の材料で囲まれた導電性材料からなる）、スカイビングマーク（ｓｋｉｖｉｎｇ ｍａｒｋｓ）、角部（例えば、長方形の電気デバイスのもの）、およびレーザターゲットとすることができる。典型的には、物理的アラインメントマークは、任意の基準点、すなわちイメージングシステムの視野内に配置された任意の物体とすることができる。この物体は、基準点または測定値として使用されるために、結果の画像において表示される。それは画像化されたオブジェクトの中または上に配置された任意の物体であってよい。この物理的アラインメントマークは、加工されるべき電気デバイスに対して加工機器を調整するために使用されることができる。 In one embodiment, the physical alignment mark is a hole (such as a blind hole or via hole), a pad (made of a conductive material surrounded by another material such as a dielectric), a skiving mark, a corner portion. (E.g., for rectangular electrical devices) and laser targets. Typically, the physical alignment mark can be any reference point, ie, any object placed within the field of view of the imaging system. This object is displayed in the resulting image for use as a reference point or measurement. It can be any object placed in or on the imaged object. This physical alignment mark can be used to adjust the processing equipment for the electrical device to be processed.
１つまたは複数の部品は、部品キャリアまたはそのプリフォームの中におよび／またはその上に表面実装されおよび／または埋め込まれてもよい。少なくとも１つの部品は、非導電性インレイ、導電性インレイ（金属インレイなど、好ましくは銅またはアルミニウムを含む）、伝熱ユニット（ヒートパイプなど）、電子部品、またはそれらの組み合わせからなる群から選択されることができる。例えば、部品は、能動電子部品、受動電子部品、電子チップ、記憶装置（例えば、ＤＲＡＭまたは他のデータ記憶装置）、フィルタ、集積回路、信号処理部品、電力管理部品、光電子インターフェース部品、電圧変換（例：ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータ）、暗号化部品、トランスミッタおよび／またはレシーバ、電気機械トランスデューサ、センサ、アクチュエータ、微小電気機械システム（ＭＥＭＳ）、マイクロマシン、コンデンサ、抵抗器、インダクタ、電池、スイッチ、カメラ、アンテナ、ロジックチップおよび環境発電ユニットであってもよい。しかしながら、他の部品も部品キャリアに埋め込むことができる。例えば、磁気素子を部品として使用することができる。そのような磁気素子は、永久磁石素子（例えば、強磁性素子、反強磁性素子、またはフェライトベース構造などのフェリ磁性素子）であってもよく、または常磁性素子であってもよい。しかしながら、部品は、パネル中のパネル構成などの別の部品キャリアでもよい。部品は、部品キャリア上に表面実装されてもよく、および／または部品キャリア内に埋め込まれてもよい。 One or more components may be surface mounted and / or embedded in and / or on the component carrier or its preform. The at least one component is selected from the group consisting of a non-conductive inlay, a conductive inlay (such as a metal inlay, preferably including copper or aluminum), a heat transfer unit (such as a heat pipe), an electronic component, or a combination thereof. Can. For example, the components can be active electronic components, passive electronic components, electronic chips, storage devices (eg DRAM or other data storage devices), filters, integrated circuits, signal processing components, power management components, optoelectronic interface components, voltage conversion ( Examples: DC / DC converter or AC / DC converter), cryptographic components, transmitters and / or receivers, electromechanical transducers, sensors, actuators, microelectromechanical systems (MEMS), micromachines, capacitors, resistors, inductors, batteries, It may be a switch, a camera, an antenna, a logic chip, and an energy harvesting unit. However, other parts can also be embedded in the part carrier. For example, a magnetic element can be used as a component. Such a magnetic element may be a permanent magnet element (eg, a ferromagnetic element, an antiferromagnetic element, or a ferrimagnetic element such as a ferrite base structure), or may be a paramagnetic element. However, the component may be another component carrier such as a panel configuration in the panel. The component may be surface mounted on the component carrier and / or embedded within the component carrier.
一実施形態では、部品キャリアまたはそのプリフォームは、少なくとも１つの電気絶縁層構造と少なくとも１つの導電層構造との積層体を含む。例えば、部品キャリアは、上記電気絶縁層構造と導電層構造との積層体は、特に機械的圧力を加えることによって形成されるものであり、所望ならば、形成プロセスが熱エネルギーによって支援される。上記積層体は、他の部品のための大きな取り付け面を提供することができるが、それでもなお非常に薄くかつコンパクトであるプレート形状の部品キャリアを提供することができる。用語「層構造」は、特に、共通平面内の連続層、パターン化層、または複数の不連続な島を意味することがある。 In one embodiment, the component carrier or preform thereof includes a stack of at least one electrically insulating layer structure and at least one conductive layer structure. For example, in the component carrier, the laminate of the electrically insulating layer structure and the conductive layer structure is formed particularly by applying mechanical pressure, and if desired, the formation process is supported by thermal energy. While the laminate can provide a large mounting surface for other components, it can still provide a plate-shaped component carrier that is very thin and compact. The term “layer structure” may particularly mean a continuous layer, a patterned layer, or a plurality of discontinuous islands in a common plane.
一実施形態では、部品キャリアまたはそのプリフォームはパネルとして形成される。これにより、部品キャリアが部品を取り付けるための大型基板を依然として提供するコンパクトな設計が容易になる。また、ベアウエハは、厚さが薄いので、特に埋め込み型電子部品の一例として、ベアウエハをプリント回路基板等の薄板部材に埋め込むことが便利である。 In one embodiment, the component carrier or its preform is formed as a panel. This facilitates a compact design in which the component carrier still provides a large substrate for mounting components. Further, since the bare wafer is thin, it is convenient to embed the bare wafer in a thin plate member such as a printed circuit board, as an example of an embedded electronic component.
一実施形態では、製造中の部品キャリアは、プリント回路基板（ＰＣＢ）および基板（特にＩＣ基板）からなる群のうちの１つとして構成される。 In one embodiment, the component carrier being manufactured is configured as one of the group consisting of a printed circuit board (PCB) and a board (particularly an IC board).
本出願の文脈において、「プリント回路基板」（ＰＣＢ）という用語は特に、いくつかの導電層構造といくつかの電気絶縁層構造を積層することによって形成された部品キャリア（それは板状（すなわち平面）、三次元湾曲面（例えば３Ｄ印刷を使用して製造されるとき）、またはそれは他の任意の形状を有する）を指すことがある。上記形成工程は、例えば、必要に応じて熱エネルギーを供給しながら圧力を加えることにより形成される。ＰＣＢ技術にとって好ましい材料として、導電層構造は銅で作製される。電気絶縁層構造は、樹脂および／またはガラス繊維、いわゆるプリプレグまたはＦＲ４材料を含んでもよい。積層体を貫通する貫通孔を（例えばレーザ穿孔または機械的穿孔により）形成し、貫通孔を導電性材料、特に銅で充填することにより、ビアコネクタとしてのビアホールを形成する。個々の導電層構造は、所望の方法で互いに接続することができる。プリント回路基板に埋め込める１つまたは複数の部品を除いて、プリント回路基板は通常、パネル形状のプリント回路基板の一方または両方の対向面に１つまたは複数の部品を収容するように構成される。それらは対応する主表面に溶接によって接合することができる。ＰＣＢの誘電部分は、ガラス繊維のような強化繊維を有する樹脂で構成することができる。 In the context of the present application, the term “printed circuit board” (PCB) is notably the component carrier formed by laminating several conductive layer structures and several electrically insulating layer structures (it is plate-like (ie planar) ), A three-dimensional curved surface (eg when manufactured using 3D printing), or it has any other shape. The formation step is formed, for example, by applying pressure while supplying thermal energy as necessary. As a preferred material for PCB technology, the conductive layer structure is made of copper. The electrically insulating layer structure may comprise resin and / or glass fiber, so-called prepreg or FR4 material. A through hole penetrating the laminate is formed (for example, by laser drilling or mechanical drilling), and the through hole is filled with a conductive material, particularly copper, thereby forming a via hole as a via connector. The individual conductive layer structures can be connected to each other in any desired manner. With the exception of one or more components that can be embedded in the printed circuit board, the printed circuit board is typically configured to receive one or more components on one or both opposing surfaces of the panel-shaped printed circuit board. . They can be joined to the corresponding main surface by welding. The dielectric portion of the PCB can be made of a resin having reinforcing fibers such as glass fibers.
本出願の文脈において、用語「基板」は、その上に実装されるべき部品（特に電子部品）と実質的に同じ寸法を有するウィジェットキャリアを特に意味することがある。より具体的には、基板は、電気コネクタまたは電気ネットワーク用のキャリア、およびプリント回路基板（ＰＣＢ）に相当する部品キャリアであるが、比較的高密度の横方向および／または縦方向の配置があるコネクタとして理解することができる。横方向コネクタは例えば導電経路であり、縦方向コネクタは例えばドリル孔である。これらの横方向および／または縦方向のコネクタは基板内に配置され、例えばＩＣチップの収容部品または未収容部品（例えばベアウエハ）と印刷回路板または中間印刷回路板との電気的接続および／または機械的接続を提供するために使用することができる。そのため、「基板」という用語は「ＩＣ基板」も含む。基板の誘電体部は、ガラス球などの補強球を有する樹脂で構成することができる。 In the context of the present application, the term “substrate” may particularly mean a widget carrier having substantially the same dimensions as the component (especially an electronic component) to be mounted thereon. More specifically, the board is a carrier for electrical connectors or electrical networks and a component carrier corresponding to a printed circuit board (PCB), but with a relatively high density of lateral and / or longitudinal orientation. It can be understood as a connector. The horizontal connector is, for example, a conductive path, and the vertical connector is, for example, a drill hole. These lateral and / or longitudinal connectors are arranged in the substrate, for example, electrical connection and / or machine between an IC chip containing part or non-contained part (eg bare wafer) and a printed circuit board or intermediate printed circuit board. Can be used to provide a general connection. Therefore, the term “substrate” includes “IC substrate”. The dielectric part of the substrate can be made of a resin having a reinforcing sphere such as a glass sphere.
一実施形態では、少なくとも１つの電気絶縁層構造は、樹脂（エポキシまたはビスマレイミド−トリアジン樹脂などの強化または非強化樹脂、より具体的にはＦＲ−４またはＦＲ−５など）、シアネートエステル、ポリフェニレン誘導体（ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｄｅｒｉｖａｔｅ）、ガラス（特にガラス繊維、複層ガラス、ガラス素材）、プリプレグ材料、ポリイミド、ポリアミド、液晶ポリマー（ＬＣＰ）、エポキシベースのビルドアップフィルム（ｅｐｏｘｙ−ｂａｓｅｄ Ｂｕｉｌｄ−Ｕｐ Ｆｉｌｍ）、ポリテトラフルオロエチレン（テフロン（登録商標））、セラミック、および金属酸化物からなる群のうちの少なくとも１つを含む。例えば、ガラス（多層ガラス）製のメッシュ、繊維または球体のような強化材料も使用することができる。プリプレグまたはＦＲ４が一般に好ましいが、他の材料を使用してもよい。高周波用途では、ポリテトラフルオロエチレン、液晶ポリマー、および／またはシアネート樹脂などの高周波材料を、部品キャリア内で電気絶縁層構造として実施することができる。 In one embodiment, the at least one electrically insulating layer structure comprises a resin (a reinforced or unreinforced resin such as epoxy or bismaleimide-triazine resin, more specifically FR-4 or FR-5), cyanate ester, polyphenylene. Derivatives (polyphenylene derivate), glass (especially glass fiber, multi-layer glass, glass material), prepreg material, polyimide, polyamide, liquid crystal polymer (LCP), epoxy-based build-up film (epoxy-based Build-Up Film), poly It includes at least one of the group consisting of tetrafluoroethylene (Teflon (registered trademark)), ceramic, and metal oxide. For example, reinforcing materials such as glass (multilayer glass) mesh, fibers or spheres can also be used. Although prepreg or FR4 is generally preferred, other materials may be used. For high frequency applications, high frequency materials such as polytetrafluoroethylene, liquid crystal polymer, and / or cyanate resin can be implemented as an electrically insulating layer structure within the component carrier.
一実施形態では、少なくとも１つの導電層構造は、銅、アルミニウム、ニッケル、銀、金、パラジウム、およびタングステンからなる群の少なくとも１つを含む。銅が一般に好ましいが、他の材料またはそれらのコーティング形態、特にグラフェンのような超伝導材料でコーティングされた上記材料も可能である。 In one embodiment, the at least one conductive layer structure includes at least one of the group consisting of copper, aluminum, nickel, silver, gold, palladium, and tungsten. Although copper is generally preferred, other materials or their coating forms are possible, especially those materials coated with a superconducting material such as graphene.
一実施形態では、製造中の部品キャリアは積層型部品キャリアである。そのような実施形態では、部品キャリアは、必要に応じて熱を加えながら圧縮力を加えることによって積み重ねられて互いに接合された複数の層構造の複合体である。 In one embodiment, the component carrier being manufactured is a stacked component carrier. In such embodiments, the component carrier is a composite of multiple layer structures that are stacked and joined together by applying a compressive force while applying heat as needed.
本発明の上記態様および他の態様は、以下に記載される実施形態の実施例から明らかになる。そして、本発明の上記態様および他の態様は、これらの実施形態の実施例を参照して説明される。
図示される内容は概略的であり、異なる図において、類似または同一の要素には同じ符号が与えられている。 The illustrated contents are schematic and in different figures similar or identical elements are given the same reference numerals.
図面を参照して例示的な実施形態をより詳細に説明する前に、本発明の例示的な実施形態が開発されるいくつかの基本的な考察について概説する。 Before describing the exemplary embodiment in more detail with reference to the drawings, some basic considerations will be outlined in which the exemplary embodiment of the present invention is developed.
本発明の例示的実施形態によれば、１つ以上の物理的アラインメントマークおよび／または物理的アラインメントマークから導出された１つ以上の仮想的アラインメントマークを使用して、加工中において電気デバイスのアラインメントを実施することができる。好ましい実施形態では、電気デバイス（プリント回路基板の製造に使用されるキャリアボードなど）を複数の区画に分割することもできる。そして、形状関数と仮想的なアラインメント点を用いて、区画層でアラインメントを行うことが好ましい。 In accordance with exemplary embodiments of the present invention, alignment of an electrical device during processing using one or more physical alignment marks and / or one or more virtual alignment marks derived from the physical alignment marks. Can be implemented. In a preferred embodiment, an electrical device (such as a carrier board used to manufacture a printed circuit board) can be divided into a plurality of compartments. And it is preferable to perform alignment in a partition layer using a shape function and a virtual alignment point.
また、本発明の例示的な実施形態は、既存のアラインメント方法の制限を克服することができる。実際に、例示的な実施形態の方法によれば、複数の区画を使用することによって、グローバル（ｇｌｏｂａｌ）なアラインメント方法よりも高い精度が可能になる。そして、例示的な実施形態に従って仮想内部点を使用することによって、ローカルアラインメントおよび純粋に実際の分割方法よりも速い速度およびより良いキャリアボード利用率が可能になる。 Also, exemplary embodiments of the present invention can overcome the limitations of existing alignment methods. In fact, according to the method of the exemplary embodiment, the use of multiple partitions allows for higher accuracy than the global alignment method. And by using virtual interior points according to an exemplary embodiment, local alignment and a faster speed and better carrier board utilization than purely actual partitioning methods are possible.
より具体的には、本発明の例示的な実施形態によるアラインメント方法は、電気デバイスの周方向フレーム（特にキャリアボードフレーム）内の物理的アラインメントマークとして複数の点を使用する。この物理的アラインメントマークは、機械のカメラによる撮影で得られる。これらの物理的アラインメントマークに基づいて、複数の仮想内部点が、区画アラインメントに使用される仮想的アラインメントマークとして算出される。例えば、少ない点数でも精度の高い形状関数で算出することができる。４つの区画の場合は、例えば他の幾何学的方法を用いて、中心点を算出することができる。 More specifically, the alignment method according to an exemplary embodiment of the present invention uses multiple points as physical alignment marks in a circumferential frame (especially a carrier board frame) of an electrical device. This physical alignment mark is obtained by photographing with a machine camera. Based on these physical alignment marks, a plurality of virtual internal points are calculated as virtual alignment marks used for partition alignment. For example, even a small number of points can be calculated with a highly accurate shape function. In the case of four sections, the center point can be calculated using, for example, another geometric method.
したがって、電気デバイス上の実際のマークは、機械カメラによる撮影によって取得された物理的アラインメントマークとして使用することができる。これに対して、仮想的アラインメントマークは、電気デバイス上の構造的特徴として存在せず、ソフトウェアまたは他の計算資源によって算出されることができる。それから、例えば、４点ごとは、スケーリング区画またはそれらが形成するアレイに使用することができる。 Therefore, the actual mark on the electrical device can be used as a physical alignment mark acquired by photographing with a mechanical camera. In contrast, the virtual alignment mark does not exist as a structural feature on the electrical device and can be calculated by software or other computational resources. Then, for example, every fourth point can be used for the scaling sections or the array they form.
この方法に非常に有利に使用できる関数は形状関数Ｎｉである。これらの形状関数は、電気デバイス（例えば、キャリアボード）の中央の各点が、スケーリングおよび回転の両方を含むフレームと同じ形状（特に線形または非線形）に従うことを可能にする。 Functions that can be very advantageously used in this process is the shape function N i. These shape functions allow each central point of the electrical device (eg, carrier board) to follow the same shape (particularly linear or non-linear) as the frame, including both scaling and rotation.
本発明の例示的な実施形態による方法は、実際の内部点を必要とせずに電気装置の正確なアラインメントを提供することができる。すなわち、電気デバイスの活性領域には、物理的アラインメントマークが不要である。この方法では、非常に高い精度、特にグローバルなアラインメントよりも高い精度が得られる。さらに、この方法は非常に高速で、特にローカルなアラインメントよりも高速である。これに加えて、特に実際点のみに基づく区画と比較してより良好なＰＣＢタイプのキャリアボードの利用率に関して、電気デバイスの効率的な使用を達成することができる。また、本発明の例示的な実施形態は、各機器のためのすべてのアラインメントソフトウェアにおいて容易に実施することができる。本発明の例示的な実施形態が、アラインメントの不良による無駄を減らし、アラインメントを向上させることができることは、非常に有利である。 The method according to an exemplary embodiment of the present invention can provide accurate alignment of electrical devices without the need for actual interior points. That is, no physical alignment mark is required in the active region of the electrical device. This method provides very high accuracy, particularly higher accuracy than global alignment. Furthermore, this method is very fast, especially faster than local alignment. In addition to this, an efficient use of the electrical device can be achieved, especially with regard to better utilization of the PCB type carrier board compared to a section based only on actual points. Also, the exemplary embodiments of the present invention can be easily implemented in all alignment software for each device. It is highly advantageous that an exemplary embodiment of the present invention can reduce waste due to poor alignment and improve alignment.
図１は、本発明の例示的実施形態による、キャリアボード（例えば、２４×１８平方インチのサイズで）として構成された電気デバイス１００の平面図を示す。このキャリアボードは、プリント回路基板（ＰＣＢ）などの部品キャリアを製造するために使用される。この実施形態では、電気装置１００は２２個の物理的アラインメントマーク１０２および２０個の仮想的アラインメントマーク１０４を有する。これらの物理的アラインメントマークおよび仮想的アラインメントマークは、加工中において電気装置１００をアラインメントさせる方法の実施中に得られる。 FIG. 1 shows a top view of an electrical device 100 configured as a carrier board (eg, in a size of 24 × 18 square inches), according to an illustrative embodiment of the invention. The carrier board is used to manufacture a component carrier such as a printed circuit board (PCB). In this embodiment, the electrical device 100 has 22 physical alignment marks 102 and 20 virtual alignment marks 104. These physical alignment marks and virtual alignment marks are obtained during the implementation of the method of aligning the electrical device 100 during processing.
例えば、電気デバイス１００を形成するＰＣＢキャリアボードを溶接マスクプロセスにかけるべきであることが起こり得る。この目的のために、溶接マスクのタスクを実行する機械が、電気デバイス１００の現在の位置およびその向きを正確に知っていることが非常に重要であり、その結果、加工は非常に正確になり得る。そのような正確なアラインメントを達成するために、本発明の例示的な実施形態は、複数の物理的アラインメントマーク１０２（カメラなどによって検出できる電気デバイス１００の表面上の構造的特徴である）を使用する。例えば、実質的に長方形の電気装置１００の外周に沿って配置された物理的アラインメントマーク１０２は、銅蝋付けパッドであるか、またはレーザーホールである。したがって、上記のカメラ等の光学的測定により、実際または物理的アラインメントマーク１０２を検出することができる。 For example, it may happen that the PCB carrier board forming the electrical device 100 should be subjected to a welding mask process. For this purpose, it is very important that the machine performing the welding mask task knows exactly the current position of the electrical device 100 and its orientation, so that the machining is very accurate. obtain. To achieve such accurate alignment, exemplary embodiments of the present invention use multiple physical alignment marks 102 (which are structural features on the surface of electrical device 100 that can be detected by a camera or the like). To do. For example, the physical alignment marks 102 disposed along the outer periphery of the substantially rectangular electrical device 100 are copper brazed pads or laser holes. Therefore, the actual or physical alignment mark 102 can be detected by optical measurement using the camera or the like.
したがって、電気デバイス１００を加工する（またはその間の）方法について説明する第１のプロセスにおいて、複数（これは２２だが、他の数量も可能）の物理的アラインメントマーク１０２が電気デバイス１００上で光学的に検出される。対応する画像は画像処理を受けることができる。この画像処理中、物理的アラインメントマーク１０２の位置（特に座標）は、プロセッサ（図示せず）によって決定され、大容量記憶装置（ハードディスクなど）に記憶される。図１から分かるように、全ての物理的アラインメントマーク１０２を中央領域１１２から離して配置することができる。中央領域１１２は、電気デバイス１００の複数の活性領域（図２の符号１１０を参照）を収容する。電気デバイス１００のこれらの活性領域１１０は、プリント回路基板が形成されたキャリアボードの領域に対応する。言い換えれば、活性領域１１０の各々は、例えば、プリント回路基板またはプリント回路基板アレイとすることができる。物理的アラインメントマーク１０２を活性領域１１０から離して配置し、したがってプリント回路基板の外側に配置することによって、プリント回路基板の容量に望ましくない影響を与えることなく、アラインメントプロセスを実行することが可能になる。 Thus, in a first process describing how to process (or in between) the electrical device 100, multiple (this is 22, but other quantities are possible) physical alignment marks 102 are optically visible on the electrical device 100. Detected. The corresponding image can be subjected to image processing. During this image processing, the position (especially coordinates) of the physical alignment mark 102 is determined by a processor (not shown) and stored in a mass storage device (such as a hard disk). As can be seen from FIG. 1, all physical alignment marks 102 can be placed away from the central region 112. The central region 112 houses a plurality of active regions of the electrical device 100 (see reference numeral 110 in FIG. 2). These active areas 110 of the electrical device 100 correspond to areas of the carrier board on which the printed circuit board is formed. In other words, each active region 110 can be, for example, a printed circuit board or a printed circuit board array. Placing the physical alignment mark 102 away from the active area 110 and thus outside the printed circuit board allows the alignment process to be performed without undesirably affecting the capacity of the printed circuit board. Become.
図１から分かるように、この場合、電気デバイス１００は、２２個の物理的アラインメントマーク１０２のみを使用することによって、加工中においてアラインメントされる。電気デバイス１００の内部または中央領域１１２は考慮されていない。上記の理由により、物理的アラインメントマーク１０２は、すべて電気装置１００の外周または縁部１０８に沿ってアラインメントされている。 As can be seen from FIG. 1, in this case, the electrical device 100 is aligned during processing by using only 22 physical alignment marks 102. The interior or central region 112 of the electrical device 100 is not considered. For the reasons described above, the physical alignment marks 102 are all aligned along the outer periphery or edge 108 of the electrical device 100.
この制限を克服するために、本発明の例示的実施形態は、上述した物理的アラインメントマーク１０２に加えて（または置き換えても）、加工中において電気デバイス１００をアラインメントさせるために使用される複数の仮想的アラインメントマーク１０４を決定する。定義された物理的アラインメントマーク１０２に基づいて仮想的アラインメントマーク１０４を計算することは非常に有利である。言い換えれば、物理的アラインメントマーク１０２は、仮想的アラインメントマーク１０４の位置を計算するための基礎として使用される。この仮想的アラインメントマークは、加工中において物理的アラインメントマーク１０２に加えて（または置き換えても）、電気デバイス１００をアラインメントさせるためのものである。物理的アラインメントマーク１０２に基づいて仮想的アラインメントマーク１０４を決定するための様々な代替案を適用することができる。有利には、形状関数を用いて、仮想的アラインメントマーク１０４を決定することができる。
ＵとＶは、電気デバイス１００内の任意の点（ｘ、ｙ）の座標である。また、Ｕｉ、Ｖｉは、物理的アラインメントマーク１０２の座標である。形状関数は、Ｎｉ（ｘ、ｙ）として表される。 U and V are coordinates of an arbitrary point (x, y) in the electric device 100. U i and V i are the coordinates of the physical alignment mark 102. The shape function is represented as N i (x, y).
したがって、以前に検出され定義された物理的アラインメントマーク１０２に基づいて仮想的アラインメントマーク１０４を決定する数学的過程は、形状関数を使用して実行される。 Thus, the mathematical process of determining the virtual alignment mark 104 based on the previously detected and defined physical alignment mark 102 is performed using a shape function.
全ての物理的アラインメントマーク１０２は、縁部１０８に沿って配置されているので、電気デバイス１００の非活性領域に配置されている（図２の符号１０６を参照）。全ての仮想的アラインメントマーク１０４は、電気デバイス１００の中央領域１１２（図２に示す活性領域に対応する）に配置されている。 All physical alignment marks 102 are located along the edge 108 and are therefore located in the inactive region of the electrical device 100 (see 106 in FIG. 2). All the virtual alignment marks 104 are arranged in the central area 112 (corresponding to the active area shown in FIG. 2) of the electrical device 100.
物理的アラインメントマーク１０２は、環状に配置されている。仮想的アラインメントマーク１０４は、マトリックス状に電気デバイス１００上に配置されて、そして全てが物理的アラインメントマーク１０２のループ内に配置されている。 The physical alignment mark 102 is arranged in an annular shape. The virtual alignment marks 104 are arranged on the electrical device 100 in a matrix and are all arranged in the loop of the physical alignment marks 102.
得られた物理的アラインメントマーク１０２および仮想的アラインメントマーク１０４のアレイは、その後、溶接マスク処理によって電気デバイス１００を加工する際のアラインメントのための供給源として使用することができる。この目的のために、例えば、物理的アラインメントマーク１０２よりも多くの仮想的アラインメントマーク１０４を使用することができる。また、アラインメントに仮想的アラインメントマーク１０４のみを使用することさえ可能である。好ましくは、仮想的アラインメントマーク１０４が決定された後、部分的に物理的アラインメントマーク１０２を使用して、部分的に仮想的アラインメントマーク１０４を使用して、アラインメントを行うことができる。電気デバイス１００は、溶接マスクプロセスによって加工される。 The resulting array of physical alignment marks 102 and virtual alignment marks 104 can then be used as a source for alignment in processing the electrical device 100 by a welding mask process. For this purpose, for example, more virtual alignment marks 104 than physical alignment marks 102 can be used. It is even possible to use only the virtual alignment mark 104 for alignment. Preferably, after the virtual alignment mark 104 is determined, the alignment can be performed partially using the physical alignment mark 102 and partially using the virtual alignment mark 104. The electrical device 100 is processed by a welding mask process.
図１はまた、電気デバイス１００を複数の区画１１４に分割できることを示している。対応する区画１１４を加工するために、別個の適切なアラインメントマーク１０２、１０４の組を選択することができる。例えば、図１の左上側の区画１１４にとっては、３つの最も近い物理的アラインメントマーク１０２と１つの最も近い仮想的アラインメントマーク１０４をアラインメントに使用することができる。前述の区画１１４に直接水平方向に隣接する区画１１４にとっては、２つの最も近い物理的アラインメントマーク１０２および２つの最も近い仮想的アラインメントマーク１０４をアラインメントに使用することができる。内部の区画１１４のそれぞれにとっては、対応する４つの最も近い仮想的アラインメントマーク１０４をアラインメントに使用することができる。 FIG. 1 also shows that the electrical device 100 can be divided into a plurality of compartments 114. A separate appropriate set of alignment marks 102, 104 can be selected to process the corresponding compartment 114. For example, for the upper left section 114 of FIG. 1, three closest physical alignment marks 102 and one closest virtual alignment mark 104 can be used for alignment. For a section 114 that is directly adjacent to the aforementioned section 114 in the horizontal direction, the two closest physical alignment marks 102 and the two closest virtual alignment marks 104 can be used for alignment. For each interior compartment 114, the corresponding four closest virtual alignment marks 104 can be used for alignment.
図１では、すべてのアラインメントマーク１０２、１０４は、それらのそれぞれの水平方向および垂直方向の隣接マークから等間隔に配置されている。したがって、アラインメントマーク１０２、１０４は、行と列を有するマトリックスアレイを形成する。マトリックスアレイは、仮想的アラインメントマーク１０４におけるより小さな中央マトリックスアレイからなる。この中央マトリックスアレイは、物理的アラインメントマーク１０２の環状アレイによって囲まれている。 In FIG. 1, all alignment marks 102, 104 are equally spaced from their respective horizontal and vertical adjacent marks. Thus, the alignment marks 102, 104 form a matrix array having rows and columns. The matrix array consists of a smaller central matrix array at the virtual alignment mark 104. This central matrix array is surrounded by an annular array of physical alignment marks 102.
図２は、加工中においてアラインメントさせるための方法をしばしば使用する電気デバイス１００の平面図を示す。 FIG. 2 shows a top view of an electrical device 100 that often uses a method for alignment during processing.
図２の実施形態によれば、長方形のマトリックス配置が形成される。各長方形は電気デバイス１００のそれぞれの活性領域１１０を囲む。また、電気デバイス１００は、行と列に配置された複数の区画１１４に分割されている。長方形のそれぞれは、区画１１４のうちの１つに対応し、対応する長方形または区画１１４の四隅に位置する４つの仮想的アラインメントマーク１０４によって画定される。非活性領域１０６は、周縁部１０８内に位置し、隣接する長方形または区画１１４の間の領域によって画定された交差する水平方向および垂直方向のチャネル内に位置する。それぞれの区画１１４の加工は、それぞれの区画１１４に関連する４つの最も近い仮想的アラインメントマーク１０４のみを使用して実行される。言い換えれば、図２に示すべての区画１１４は、加工中においてそれぞれの仮想的アラインメントマーク１０４のみに基づいてアラインメントされる。図２では、すべてのアラインメントマーク１０２、１０４が、それらのそれぞれの水平方向および垂直方向の隣接マークから等間隔に配置されているわけではない。 According to the embodiment of FIG. 2, a rectangular matrix arrangement is formed. Each rectangle surrounds a respective active area 110 of the electrical device 100. The electrical device 100 is divided into a plurality of sections 114 arranged in rows and columns. Each rectangle corresponds to one of the compartments 114 and is defined by four virtual alignment marks 104 located at the four corners of the corresponding rectangle or compartment 114. The inactive region 106 is located in the peripheral edge 108 and is located in intersecting horizontal and vertical channels defined by regions between adjacent rectangles or compartments 114. Processing of each compartment 114 is performed using only the four closest virtual alignment marks 104 associated with each compartment 114. In other words, all the sections 114 shown in FIG. 2 are aligned based only on their respective virtual alignment marks 104 during processing. In FIG. 2, not all alignment marks 102, 104 are equally spaced from their respective horizontal and vertical adjacent marks.
図３から図５は、本発明の例示的実施形態に従って実施される、物理的アラインメントマーク１０２に基づいて少なくとも１つの仮想的アラインメントマーク１０４を導出するための形状関数の発想を示す。 3-5 illustrate the shape function idea for deriving at least one virtual alignment mark 104 based on the physical alignment mark 102, implemented in accordance with an exemplary embodiment of the present invention.
図３は、長方形の角部および縁部上の８つの点１、２、３ ... ８の実施形態を示す。この実施形態において形状関数の発想を適用すると、以下の結果を取得した。
記述的には、形状関数の発想は、実際空間における要素の変換を、要素を正規化する空間に適用することである。 Descriptively, the idea of a shape function is to apply element transformation in real space to the space that normalizes the elements.
後者は図４および５に示されている。そのうち、実際空間からの要素（図４を参照）が正規化のために変換される（図５を参照）。 The latter is shown in FIGS. Among them, elements from the actual space (see FIG. 4) are converted for normalization (see FIG. 5).
「含む」という用語は他の要素またはステップを排除するものではなく、「１個」または「１種」という用語は複数を排除するものではないことに留意されたい。異なる実施形態に関連して説明された要素もまた組み合わせることができる。 It should be noted that the term “comprising” does not exclude other elements or steps, and the term “a” or “a” does not exclude a plurality. Elements described in connection with different embodiments can also be combined.
請求項中の符号は請求項の範囲を限定するものとして解釈されるべきではないことにも留意すべきである。 It should also be noted that reference signs in the claims should not be construed as limiting the scope of the claims.
本発明の実施は、図面に示され及び上述された好ましい実施形態に限定されない。それどころか、根本的に異なる実施形態の場合でさえも、例示された実施形態を使用して、本発明の原理に従って様々な修正を加えることができる。 The practice of the present invention is not limited to the preferred embodiments shown in the drawings and described above. On the contrary, even in the case of radically different embodiments, various modifications can be made in accordance with the principles of the present invention using the illustrated embodiments.
Claims (16)
前記電気デバイス上に複数の物理的アラインメントマークを設定し、
前記物理的アラインメントマークに基づいて複数の仮想的アラインメントマークを決定し、
前記電気デバイスを加工するために、前記物理的アラインメントマークの少なくとも一部または前記仮想的アラインメントマークの少なくとも一部の少なくとも一つを使用してアラインメントを行う、
ことを含む方法。 A method for alignment in the processing of electrical devices,
Setting a plurality of physical alignment marks on the electrical device;
Determining a plurality of virtual alignment marks based on the physical alignment marks;
Aligning using at least one of the physical alignment marks or at least a part of the virtual alignment marks to process the electrical device;
A method involving that.
それぞれの前記区画に対応して関連する少なくとも１つの前記物理的アラインメントマークまたは少なくとも１つの前記仮想的アラインメントマークの少なくとも一つを使用して、それぞれの対応する前記区画を加工する
ことを含む、請求項１〜８のいずれか一項に記載の方法。 Dividing the electrical device into a plurality of compartments;
Processing each corresponding compartment using at least one of the at least one physical alignment mark or at least one virtual alignment mark associated with each of the compartments. Item 9. The method according to any one of Items 1 to 8.
前記コンピュータプログラムが１つまたは複数のプロセッサによって実行されるときに、請求項１から１４のいずれか一項に記載の方法を実施または制御するように構成される、コンピュータ可読媒体。 A computer-readable medium storing a computer program for alignment in processing of an electrical device,
A computer readable medium configured to perform or control a method according to any one of claims 1 to 14 when the computer program is executed by one or more processors.
前記プログラムが１つまたは複数のプロセッサによって実行されるときに、請求項１から１４のいずれか一項に記載の方法を実施または制御するように構成される、プログラム。 A program for performing alignment in the processing of electrical devices,
15. A program configured to implement or control a method according to any one of claims 1 to 14 when the program is executed by one or more processors.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810154265.5 | 2018-02-22 | ||
| CN201810154265.5A CN110191567B (en) | 2018-02-22 | 2018-02-22 | Alignment using physical alignment marks and virtual alignment marks |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019145796A true JP2019145796A (en) | 2019-08-29 |
| JP6821897B2 JP6821897B2 (en) | 2021-01-27 |
Family
ID=67482257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019030987A Active JP6821897B2 (en) | 2018-02-22 | 2019-02-22 | Alignment by physical alignment mark and virtual alignment mark |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP6821897B2 (en) |
| CN (1) | CN110191567B (en) |
| DE (1) | DE102019104016A1 (en) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000068632A (en) * | 1998-08-24 | 2000-03-03 | Ibiden Co Ltd | Manufacture of printed wiring board |
| JP2000323839A (en) * | 1999-03-04 | 2000-11-24 | Soshin Electric Co Ltd | Manufacture of multilayer substrate |
| JP2010027798A (en) * | 2008-07-17 | 2010-02-04 | Toshiba Corp | Printed wiring board |
| KR20100088874A (en) * | 2009-02-02 | 2010-08-11 | 삼성전기주식회사 | A method of exposing a pcb and a method of manufacturing a pcb comprising the same |
| JP2013125915A (en) * | 2011-12-15 | 2013-06-24 | Hitachi Via Mechanics Ltd | Method for detecting alignment mark and laser processing apparatus |
| US20150205216A1 (en) * | 2014-01-23 | 2015-07-23 | Metal Industries Research&Development Centre | Method for aligning substrates in different spaces and having different sizes |
| JP2019136732A (en) * | 2018-02-09 | 2019-08-22 | ビアメカニクス株式会社 | Laser processing device and laser processing method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6269322B1 (en) * | 1999-03-11 | 2001-07-31 | Advanced Micro Devices, Inc. | System and method for wafer alignment which mitigates effects of reticle rotation and magnification on overlay |
| JP2004327922A (en) * | 2003-04-28 | 2004-11-18 | Sumitomo Heavy Ind Ltd | Working position correction method |
| JP2005183663A (en) * | 2003-12-19 | 2005-07-07 | Nec Toppan Circuit Solutions Inc | Profiling method of printed wiring board |
| TWI385772B (en) * | 2007-03-30 | 2013-02-11 | Ngk Spark Plug Co | Method of manufacturing wiring board |
| KR101720004B1 (en) * | 2016-06-16 | 2017-03-27 | 주식회사 디이엔티 | Machining position correction apparatus and method thereof |
-
2018
- 2018-02-22 CN CN201810154265.5A patent/CN110191567B/en active Active
-
2019
- 2019-02-18 DE DE102019104016.7A patent/DE102019104016A1/en active Pending
- 2019-02-22 JP JP2019030987A patent/JP6821897B2/en active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000068632A (en) * | 1998-08-24 | 2000-03-03 | Ibiden Co Ltd | Manufacture of printed wiring board |
| JP2000323839A (en) * | 1999-03-04 | 2000-11-24 | Soshin Electric Co Ltd | Manufacture of multilayer substrate |
| JP2010027798A (en) * | 2008-07-17 | 2010-02-04 | Toshiba Corp | Printed wiring board |
| KR20100088874A (en) * | 2009-02-02 | 2010-08-11 | 삼성전기주식회사 | A method of exposing a pcb and a method of manufacturing a pcb comprising the same |
| JP2013125915A (en) * | 2011-12-15 | 2013-06-24 | Hitachi Via Mechanics Ltd | Method for detecting alignment mark and laser processing apparatus |
| US20150205216A1 (en) * | 2014-01-23 | 2015-07-23 | Metal Industries Research&Development Centre | Method for aligning substrates in different spaces and having different sizes |
| JP2019136732A (en) * | 2018-02-09 | 2019-08-22 | ビアメカニクス株式会社 | Laser processing device and laser processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| DE102019104016A1 (en) | 2019-08-22 |
| CN110191567B (en) | 2022-10-11 |
| CN110191567A (en) | 2019-08-30 |
| JP6821897B2 (en) | 2021-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10701806B2 (en) | Printed circuit board including sub-circuit board | |
| JP6213760B2 (en) | Multi-layer electronic support structure with integral components and process for stiffening multi-layer electronic support structure | |
| JP2019148587A (en) | Alignment by physical alignment mark and virtual alignment mark | |
| JP2010098286A (en) | Printed circuit board and its manufacturing method | |
| EP3579669A2 (en) | Deformed layer for short electric connection between structures of electric device | |
| KR20210030774A (en) | Package on package(POP) type semiconductor package | |
| EP3780077B1 (en) | Protection layer for panel handling systems | |
| JP6984106B2 (en) | Position adjustment of component carrier structure by evaluation by combining pad type alignment marker and hole type alignment marker | |
| JP6821897B2 (en) | Alignment by physical alignment mark and virtual alignment mark | |
| KR20170114825A (en) | Semiconductor Package substrate and manufacturing method thereof | |
| TWI603437B (en) | Multilayer substrate for semiconductor packaging | |
| CN110321749B (en) | Dual code traceable system for a component carrier | |
| US10777503B2 (en) | Method for contacting a metallic contact pad in a printed circuit board and printed circuit board | |
| US20200126879A1 (en) | Surface Mounted Device in Cavity | |
| CN112930045A (en) | Method and apparatus for compensating for misalignment during manufacturing of a component carrier | |
| KR20210002241U (en) | Alignment with limited non-linear deformation compensation of component carrier structure | |
| CN209627824U (en) | Component load-bearing part and for component load-bearing part formed through-hole equipment | |
| US11172581B2 (en) | Multi-planar circuit board having reduced z-height | |
| KR20110130604A (en) | Integrated printed circuit board embedded with multiple component chip and manufacturing method thereof | |
| CN208273364U (en) | Plate and for make plate be aligned alignment device | |
| Hanna et al. | Fine Pitch (40μm) Integration Platform for Flexible Hybrid Electronics using Fan-Out Wafer-level Packaging | |
| JP2004228353A (en) | Wiring board and its manufacturing method, stacked wiring board, semiconductor device, circuit board and electronic equipment |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190416 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200428 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200722 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20201208 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20201217 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6821897 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |