JP2019129436A

JP2019129436A - Communication device

Info

Publication number: JP2019129436A
Application number: JP2018010549A
Authority: JP
Inventors: 博樹角井; Hiroki Kadoi
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2018-01-25
Filing date: 2018-01-25
Publication date: 2019-08-01
Anticipated expiration: 2038-01-25
Also published as: JP7059651B2

Abstract

To provide a communication device capable of further reducing skew between clocks and data at a reception side, and of improving a communication speed.SOLUTION: In a reception unit 8 of an ASIC 2, a D flip-flop 7 makes a reception data signal outputted from a second receiver 4 synchronize with a clock signal CO2 outputted from a first receiver 3. Each of the first and second receivers 3 and 4 has a latch circuit 15 that generates a single-end composite signal from complementary signals COP and CON outputted from a fully-differential comparator 12.SELECTED DRAWING: Figure 1

Description

本発明は、差動のクロック信号と差動のデータ信号とが入力される通信装置に関する。 The present invention relates to a communication apparatus to which a differential clock signal and a differential data signal are input.

例えばマイコンから周辺ＩＣにシリアル通信でデータを送信する場合、マイコンは、クロック信号とそのクロック信号に同期したデータ信号を送信する。近年、通信速度の高速化が要求されており、ノイズがある環境下でも高速で通信エラーのない安定した通信を行うためには、差動形式のクロック信号と差動形式のデータ信号を用いることが有効である。周辺ＩＣは、これらクロック信号とデータ信号を差動レシーバにより受信し、各差動レシーバから出力されるクロック信号とデータ信号を、それぞれ同期回路であるシフトレジスタのクロック端子とデータ端子に与えている。 For example, when data is transmitted from the microcomputer to the peripheral IC by serial communication, the microcomputer transmits a clock signal and a data signal synchronized with the clock signal. In recent years, higher communication speeds have been required, and in order to perform high-speed and communication error-free stable communication even in a noisy environment, use differential clock signals and differential data signals. Is effective. The peripheral IC receives the clock signal and the data signal by the differential receiver, and applies the clock signal and the data signal output from each differential receiver to the clock terminal and the data terminal of the shift register which is a synchronous circuit. .

特開２０１４−１７８０７号公報JP 2014-17807 A

差動レシーバは、その遅延特性が立ち上がりと立下りとで異なっているのが一般的である。そのため、公差条件においてクロック，データ間のセットアップ時間及びホールド時間を長めに設定する必要があり、通信速度を制約することに繋がってしまう。 A differential receiver generally has different delay characteristics between rising and falling. Therefore, under the tolerance condition, it is necessary to set the setup time and the hold time between the data and the data longer, which leads to the restriction of the communication speed.

本発明は上記事情に鑑みてなされたものであり、その目的は、受信側でのクロック，データ間のスキューをより小さくし、通信速度を向上させることができる通信装置を提供することにある。 The present invention has been made in view of the above-mentioned circumstances, and an object thereof is to provide a communication apparatus capable of reducing the skew between a clock and data on the receiving side to improve the communication speed.

請求項１記載の通信装置によれば、受信側同期回路は、何れも差動入力形式である第２レシーバから出力される受信データ信号を、第１レシーバから出力されるクロック信号に同期させる。第１及び第２レシーバは、全差動コンパレータから出力される相補信号よりシングルエンドの合成信号を生成する論理回路を備える。論理回路は、前記相補信号間においてより早く到来するエッジを基準とする合成信号のエッジまでの遅延時間が、相補信号間においてその次に到来するエッジまでの遅延時間に等しくなるように調整する。 According to the communication apparatus of the first aspect, the reception side synchronization circuit synchronizes the reception data signal output from the second receiver, which is all differential input type, with the clock signal output from the first receiver. The first and second receivers include a logic circuit that generates a single-ended composite signal from the complementary signal output from the fully differential comparator. The logic circuit adjusts the delay time to the edge of the synthesized signal with reference to the earlier arriving edge between the complementary signals to be equal to the delay time to the next arriving edge between the complementary signals.

このように構成すれば、全差動コンパレータの立上り遅延時間と立下り遅延時間とが異なっていても、論理回路によって生成される合成信号における、相補信号の基準エッジからの立上り遅延時間と立下り遅延時間とが等しくなる。したがって、第１レシーバから出力されるクロック信号に対する、第２レシーバから出力される受信データ信号のセットアップ時間とホールド時間とは、余分なマージンを考慮することなく確保される。これにより、通信速度を向上させることができる。 According to this structure, even if the rising delay time and the falling delay time of all the differential comparators are different, the rising delay time and falling from the reference edge of the complementary signal in the synthesized signal generated by the logic circuit The delay time becomes equal. Therefore, the setup time and the hold time of the received data signal output from the second receiver with respect to the clock signal output from the first receiver are secured without considering the extra margin. Thereby, the communication speed can be improved.

請求項２記載の通信装置によれば、論理回路を、相補信号のレベルが変化するのに応じて、出力する二値レベル信号をトグルさせるラッチ回路で構成する。すなわち、このようなラッチ回路は、正転信号と反転信号との双方のレベルが変化した時点で、出力する二値レベル信号が変化する。したがって、極めて簡単な構成で、合成信号の立上り遅延時間と立下り遅延時間とが等しくなるように調整できる。 According to the communication apparatus of the second aspect, the logic circuit is constituted by the latch circuit which toggles the binary level signal to be output in response to the change of the level of the complementary signal. That is, in such a latch circuit, the output binary level signal changes when the levels of both the non-inverted signal and the inverted signal change. Therefore, the rising delay time and the falling delay time of the combined signal can be adjusted to be equal with a very simple configuration.

第１実施形態であり、第１レシーバの回路構成を示す図The figure which is 1st Embodiment and shows the circuit structure of a 1st receiver ラッチ回路の動作を示すタイミングチャートTiming chart showing operation of latch circuit 差動入力構成のコンパレータにより出力されるクロック信号ＣＯを示すタイミングチャートTiming chart showing clock signal CO output by a comparator having a differential input configuration 全差動コンパレータにより出力されるクロック信号ＣＯ２を示すタイミングチャートTiming chart showing clock signal CO2 output by fully differential comparator マイコン及びＡＳＩＣ間の通信処理を示すタイミングチャートTiming chart showing communication processing between microcomputer and ASIC マイコン及びＡＳＩＣの概略構成を示すブロック図Block diagram showing schematic configuration of microcomputer and ASIC 第２実施形態であり、第１レシーバの回路構成を示す図The figure which is 2nd Embodiment and shows the circuit structure of a 1st receiver ラッチ回路の動作を示すタイミングチャートTiming chart showing operation of latch circuit 第３実施形態であり、ＡＳＩＣの概略構成を示すブロック図The block diagram which is 3rd Embodiment and shows schematic structure of ASIC 第１レシーバの回路構成を示す図The figure which shows the circuit structure of a 1st receiver. 第４実施形態であり、第１レシーバの回路構成を示す図The figure which is 4th Embodiment and shows the circuit structure of a 1st receiver 第５実施形態であり、第１レシーバの回路構成を示す図The figure which is 5th Embodiment and shows the circuit structure of a 1st receiver

（第１実施形態）
図６に示すように、例えば車両のエンジンＥＣＵ（Electronic Control Unit）には、マイコン１の他にＡＳＩＣ（Application Specific IC）２などの周辺ＩＣが搭載されている。マイコン１とＡＳＩＣ２とは、互いにシリアル通信を行うための通信回路を備えている。ＡＳＩＣ２は通信装置に相当する。 First Embodiment
As shown in FIG. 6, for example, a peripheral IC such as an ASIC (Application Specific IC) 2 is mounted in addition to the microcomputer 1 in an engine ECU (Electronic Control Unit) of the vehicle. The microcomputer 1 and the ASIC 2 have a communication circuit for performing serial communication with each other. The ASIC 2 corresponds to a communication device.

マイコン１は、通信線ＣＬ１，ＣＬ２を介して差動のクロック信号ＣＬＫＰ，ＣＬＫＮを送信すると共に、通信線ＣＬ３，ＣＬ４を介してクロック信号に同期した差動のデータ信号ＲＸＤＰ，ＲＸＤＮを送信し、通信線ＣＬ５を介してクロック信号に同期したシングルエンドのチップセレクト信号ＣＳを送信する。 The microcomputer 1 transmits differential clock signals CLKP and CLKN via the communication lines CL1 and CL2, and transmits differential data signals RXDP and RXDN synchronized with the clock signal via the communication lines CL3 and CL4. A single end chip select signal CS synchronized with the clock signal is transmitted via the communication line CL5.

ＡＳＩＣ２は、クロック信号，データ信号を受信する差動入力形式の第１レシーバ３，第２レシーバ４と、ＣＳ信号を受信するシュミットトリガバッファ５を備えている。シュミットトリガバッファ５の出力端子は、ロジック部６の入力端子に接続されている。マイコン１がＣＳ信号をローレベルにしている期間に、マイコン１とＡＳＩＣ２との間で通信が行われる。 The ASIC 2 includes a first receiver 3 and a second receiver 4 of a differential input type for receiving a clock signal and a data signal, and a Schmitt trigger buffer 5 for receiving a CS signal. The output terminal of the Schmitt trigger buffer 5 is connected to the input terminal of the logic unit 6. Communication is performed between the microcomputer 1 and the ASIC 2 while the microcomputer 1 keeps the CS signal low.

第２レシーバ４の出力端子は、受信側同期回路であるＤフリップフロップ７のデータ端子Ｄに接続されている。Ｄフリップフロップ７の出力端子Ｑは、ロジック部６の入力端子に接続されている。第１レシーバ３の出力端子は、ロジック部６の入力端子に接続されていると共に、Ｄフリップフロップ７の負論理クロック端子Ｃに接続されている。レシーバ３及び４並びにＤフリップフロップ７は、受信部８を構成している。 The output terminal of the second receiver 4 is connected to the data terminal D of the D flip flop 7 which is a reception side synchronization circuit. The output terminal Q of the D flip flop 7 is connected to the input terminal of the logic unit 6. The output terminal of the first receiver 3 is connected to the input terminal of the logic unit 6 and to the negative logic clock terminal C of the D flip flop 7. The receivers 3 and 4 and the D flip flop 7 constitute a receiver 8.

ロジック部６の出力端子は、送信側同期回路であるＤフリップフロップ９のデータ端子Ｄに接続されている。Ｄフリップフロップ９の出力端子Ｑは、差動出力構成のドライバ１０の入力端子に接続されている。これらは送信部１１を構成している。ＡＳＩＣ２は、送信部１１及び通信線ＣＬ６，ＣＬ７を介してクロック信号に同期した差動データ信号ＴＸＤＰ，ＴＸＤＮをマイコン１に送信する。尚、差動通信線間には、抵抗値１００Ωの終端抵抗が接続されている。尚、各信号の名称は、ＡＳＩＣ２の端子の名称としても使用することがある。 The output terminal of the logic unit 6 is connected to the data terminal D of the D flip flop 9 which is a transmission side synchronous circuit. The output terminal Q of the D flip flop 9 is connected to the input terminal of the driver 10 of the differential output configuration. These constitute the transmission unit 11. The ASIC 2 transmits the differential data signals TXDP and TXDN synchronized with the clock signal to the microcomputer 1 via the transmission unit 11 and the communication lines CL 6 and CL 7. A terminal resistance of 100 Ω is connected between the differential communication lines. The name of each signal may be used also as the name of the terminal of the ASIC 2.

図１は、第１レシーバ３の内部構成を示すが、第２レシーバ４の内部構成も第１レシーバ３と同じである。第１レシーバ３は、全差動コンパレータ１２，反転バッファ１３Ｐ及び１３Ｎ，１４Ｐ及び１４Ｎ，ラッチ回路１５，バッファ１６を備えている。全差動コンパレータ１２並びに反転バッファ１３Ｐ及び１３Ｎには５Ｖ電源が供給され、反転バッファ１４Ｐ及び１４Ｎには１．８Ｖ電源が供給されている。ラッチ回路１５の電源も１．８Ｖであり、反転バッファ１４Ｐ及び１４Ｎは第１レベルシフタ１７を構成している。 FIG. 1 shows the internal configuration of the first receiver 3, but the internal configuration of the second receiver 4 is also the same as the first receiver 3. The first receiver 3 includes a fully differential comparator 12, inverting buffers 13P and 13N, 14P and 14N, a latch circuit 15, and a buffer 16. The 5V power is supplied to the fully differential comparator 12 and the inverting buffers 13P and 13N, and the 1.8V power is supplied to the inverting buffers 14P and 14N. The power supply of the latch circuit 15 is also 1.8 V, and the inverting buffers 14 P and 14 N constitute a first level shifter 17.

論理回路に相当するラッチ回路１５は周知の構成であり、２つのＮＯＴゲート１８Ｐ及び１８Ｎと、４つのＮＡＮＤゲート１９Ｐ及び１９Ｎ並びに２０Ｐ及び２０Ｎからなる。ＮＡＮＤゲート２０Ｐの出力端子がバッファ１６の入力端子に接続されている。バッファ１６は、論理合成したシングルエンド形式のクロック信号ＣＯ２を出力する。 The latch circuit 15, which corresponds to a logic circuit, has a well-known configuration, and includes two NOT gates 18P and 18N, four NAND gates 19P and 19N, and 20P and 20N. The output terminal of the NAND gate 20P is connected to the input terminal of the buffer 16. The buffer 16 outputs a clock signal CO2 of a single-ended type that is logically synthesized.

次に、本実施形態の作用について説明する。全差動コンパレータ１２は、マイコン１より送信された差動クロック信号ＣＬＫＰ，ＣＬＫＮを受信して、正転信号ＣＯＰ，反転信号ＣＯＮを出力する。正転信号ＣＯＰ，反転信号ＣＯＮそれぞれの立上りエッジ，立下りエッジのタイミングは、全差動コンパレータ１２の個別の素子により異なるのが一般的である。図２に示すように、各エッジが前後するケースには、以下の１〜４がある。
ケース１ケース２ケース３ケース４
ＣＯＰ：立上り先後先後
ＣＯＮ：立下り後先後先
ＣＯＰ：立下り先後先先
ＣＯＮ：立上り後先後後 Next, the operation of the present embodiment will be described. The fully differential comparator 12 receives the differential clock signals CLKP and CLKN transmitted from the microcomputer 1 and outputs a normal rotation signal COP and an inverted signal CON. Generally, the timing of the rising edge and the falling edge of each of the normal signal COP and the inverted signal CON differs depending on the individual elements of the fully differential comparator 12. As shown in FIG. 2, there are the following 1 to 4 cases in which each edge goes back and forth.
Case 1 Case 2 Case 3 Case 4
COP: Rise after Destination CON: Fall after Destination Destination COP: Destination after Destination Destination CON: Rise after Destination Later After

このような相補信号ＣＯＰ，ＣＯＮに対してラッチ回路１５を適用することで、以下のようなＣＬＫ信号ＣＯ２が生成される。信号ＣＯＰ，ＣＯＮのうち、何れか一方の先に到来したエッジを基準として、信号ＣＯ２の立上りエッジ，立下りエッジが到来するまでの時間をそれぞれｔａ，ｔｂとすると、ケース１〜４の何れについてもｔａ＝ｔｂになる。これは、ラッチ回路１５の動作によるもので、各ケースの時間ｔａ，ｔｂが、上記した何れか一方の先に到来したエッジを基準として、その次に他方のエッジが到来するまでの時間となるからである。 By applying the latch circuit 15 to such complementary signals COP and CON, the following CLK signal CO2 is generated. Assuming that the time until the rising edge or falling edge of signal CO2 arrives is ta or tb, respectively, with reference to the earlier arriving edge of signals COP or CON, for any of cases 1 to 4 Ta = tb. This is due to the operation of the latch circuit 15, and the times ta and tb in each case become the time until the other edge arrives next with reference to the earlier one of the above-mentioned edges. Because.

図３に示すように、従来のように差動入力コンパレータにより生成されるクロック信号ＣＯにおける、入力される差動クロック信号ＣＬＫＰ，ＣＬＫＮのエッジ交差時点を基準とする立上り遅延時間ｔｒと立下り遅延時間ｔｆとが異なり、ｔｒ＜ｔｆであるとする。これに対して、本実施形態で用いる全差動コンパレータ１２が、同じ立上り，立下りの遅延時間特性を有しているとする。 As shown in FIG. 3, rising delay time tr and falling delay with reference to an edge crossing point of input differential clock signals CLKP and CLKN in clock signal CO generated by the differential input comparator as in the prior art. It is assumed that the time tf is different and tr <tf. On the other hand, it is assumed that all differential comparators 12 used in the present embodiment have the same rise and fall delay time characteristics.

すると、図４に示すように、信号ＣＯ２の立上り遅延時間ｔｒ２と、立下り遅延時間ｔｆ２とは、何れも長い方の立下り遅延時間ｔｆに、全差動コンパレータ１２の伝送遅延時間ｔｌを加えたものになる。これは、差動データ信号を受信して出力するレシーバ４についても同様である。 Then, as shown in FIG. 4, the rising delay time tr2 of the signal CO2 and the falling delay time tf2 are obtained by adding the transmission delay time tl of the all-differential comparator 12 to the longer falling delay time tf. It becomes a thing. The same applies to the receiver 4 that receives and outputs differential data signals.

図５に示すように、マイコン１がＣＳ信号をアクティブにすると、ＡＳＩＣ２が動作を開始し、送信部１１のドライバ１０の差動出力端子ＴＸＤＰ，ＴＸＤＮは、ハイインピーダンス状態から、ハイ，ロー何れかのレベルを出力する。それからマイコン１は、所定時間ｔｌｅａｄの経過後に、差動クロック信号ＣＬＫＰ，ＣＬＫＮの出力を開始すると共に、差動データ信号ＲＸＤＰ，ＲＸＤＮの出力を開始する。すると、ＣＬＫレシーバである第１レシーバ３からは、立上り遅延時間ｔｒと立下り遅延時間ｔｆとが等しいクロック信号ＣＯ２が出力される。そして、ＲＸレシーバである第２レシーバ４からも、やはり立上り遅延時間ｔｒと立下り遅延時間ｔｆとが等しいデータ信号が出力される。 As shown in FIG. 5, when the microcomputer 1 activates the CS signal, the ASIC 2 starts operation, and the differential output terminals TXDP and TXDN of the driver 10 of the transmission unit 11 are either high or low from the high impedance state. Output the level. After that, the microcomputer 1 starts outputting the differential clock signals CLKP and CLKN and also starts outputting the differential data signals RXDP and RXDN after the predetermined time tlead has passed. Then, from the first receiver 3 which is a CLK receiver, a clock signal CO2 is output in which the rising delay time tr and the falling delay time tf are equal. Then, also from the second receiver 4 which is an RX receiver, a data signal having the same rise delay time tr and fall delay time tf is output.

その結果、クロック信号ＣＯ２の立下りエッジを基準とするデータ信号の立上りまでの時間であるセットアップ時間ｔｓｕと、データ信号の立下りまでの時間であるホールド時間ｔｈとは、所期通りに確保される。したがって、ＡＳＩＣ２の受信部８において、Ｄフリップフロップ７がクロック信号ＣＯ２の立下りエッジでデータ信号をトリガし、ロジック部６はデータ信号を確実にサンプリングできる。 As a result, setup time tsu, which is the time to rise of the data signal with reference to the falling edge of clock signal CO2, and hold time th, which is the time to fall of the data signal, are secured as expected. The Therefore, in the reception unit 8 of the ASIC 2, the D flip-flop 7 triggers the data signal at the falling edge of the clock signal CO2, and the logic unit 6 can reliably sample the data signal.

以上のように本実施形態によれば、ＡＳＩＣ２の受信部８において、Ｄフリップフロップ７は、第２レシーバ４から出力される受信データ信号を、第１レシーバ３から出力されるクロック信号ＣＯ２に同期させる。第１及び第２レシーバ３及び４は、全差動コンパレータ１２から出力される相補信号ＣＯＰ，ＣＯＮよりシングルエンドの合成信号を生成するラッチ回路１５を備える。ラッチ回路１５は、相補信号のレベルが変化するのに応じて、出力する二値レベル信号をトグルさせる。これにより、相補信号間においてより早く到来するエッジを基準とする合成信号ＣＯ２のエッジまでの遅延時間が、相補信号間ＣＯＰ，ＣＯＮにおいてその次に到来するエッジまでの遅延時間に等しくなるように調整する。 As described above, according to the present embodiment, in the receiving unit 8 of the ASIC 2, the D flip flop 7 synchronizes the received data signal output from the second receiver 4 with the clock signal CO 2 output from the first receiver 3. Let The first and second receivers 3 and 4 include a latch circuit 15 that generates a single-ended combined signal from the complementary signals COP and CON output from the fully differential comparator 12. The latch circuit 15 toggles the output binary level signal in response to the change of the level of the complementary signal. Thereby, the delay time to the edge of the synthesized signal CO2 based on the edge arriving earlier between complementary signals is adjusted to be equal to the delay time to the next arriving edge in complementary signals COP and CON. To do.

このように構成すれば、全差動コンパレータ１２の立上り遅延時間ｔｒと立下り遅延時間ｔｆとが異なっていても、ラッチ回路１５によって生成される合成信号ＣＯ２における、相補信号ＣＯＰ，ＣＯＮの基準エッジからの立上り遅延時間と立下り遅延時間とが等しくなる。したがって、第１レシーバ３から出力されるクロック信号に対する、第２レシーバ４から出力される受信データ信号のセットアップ時間とホールド時間とは、余分なマージンを考慮することなく確保される。これにより、通信速度を向上させることができる。そして、ラッチ回路１５を用いることで、極めて簡単な構成で、合成信号ＣＯ２の立上り遅延時間と立下り遅延時間とが等しくなるように調整できる。 According to this configuration, even if the rising delay time tr and the falling delay time tf of all the differential comparators 12 are different, the reference edges of the complementary signals COP and CON in the combined signal CO2 generated by the latch circuit 15 The rising delay time and the falling delay time from are equal. Therefore, the setup time and hold time of the reception data signal output from the second receiver 4 with respect to the clock signal output from the first receiver 3 are secured without considering the extra margin. Thereby, the communication speed can be improved. Then, by using the latch circuit 15, it is possible to adjust the rising delay time and the falling delay time of the combined signal CO2 to be equal with an extremely simple configuration.

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図７に示すように、第２実施形態の第１レシーバ２１は、ラッチ回路１５に替わるラッチ回路２２を備えている。ラッチ回路２２は、ＡＮＤゲート２３及びＮＯＲゲート２４で構成されており、論理機能としてはラッチ回路１５と等価である。図８に示すように、ＮＯＲゲート２４Ｐの出力信号ＯＵＴＰが、第１実施形態におけるＮＡＮＤゲート２０Ｎの出力信号ＯＵＴＮに等しくなるので、合成信号ＣＯ２は第１実施形態と同様に出力される。 Second Embodiment
Hereinafter, the same parts as those of the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted. As shown in FIG. 7, the first receiver 21 of the second embodiment includes a latch circuit 22 that replaces the latch circuit 15. The latch circuit 22 is configured of an AND gate 23 and a NOR gate 24, and is equivalent to the latch circuit 15 as a logic function. As shown in FIG. 8, since the output signal OUTP of the NOR gate 24P becomes equal to the output signal OUTN of the NAND gate 20N in the first embodiment, the combined signal CO2 is output in the same manner as in the first embodiment.

（第３実施形態）
図９に示すように、第３実施形態のＡＳＩＣ３１は、第１レシーバ３２を備えている。第３実施形態では、ＡＳＩＣ３１がデータ信号の受信に使用するクロック信号ＣＯ２と、データ信号の送信に使用するクロック信号ＣＬＫＯＵＴとを分離しており、クロック信号ＣＬＫＯＵＴは、第１レシーバ３２の内部より導出されている。具体的には、図１０に示すように、クロック信号ＣＬＫＯＵＴは、反転バッファ１３Ｐの出力端子より、反転バッファ３３を介して外部に出力されている。 Third Embodiment
As shown in FIG. 9, the ASIC 31 of the third embodiment includes the first receiver 32. In the third embodiment, the clock signal CO2 used by the ASIC 31 to receive data signals is separated from the clock signal CLKOUT used to transmit data signals, and the clock signal CLKOUT is derived from the inside of the first receiver 32. It is done. Specifically, as shown in FIG. 10, the clock signal CLKOUT is output from the output terminal of the inverting buffer 13P to the outside via the inverting buffer 33.

尚、受信部８の図示は省略している。また、送信部３４については、ロジック部６とＤフリップフロップ９との間に第２レベルシフタ３５を配置しており、ロジック部６において１．８Ｖ電源で処理された信号は、５Ｖ電源でレベルシフトされて送信される。 The receiving unit 8 is not shown. In the transmitting unit 34, the second level shifter 35 is disposed between the logic unit 6 and the D flip flop 9, and the signal processed by the 1.8 V power supply in the logic unit 6 is level shifted by the 5 V power supply. To be sent.

すなわち、ＡＳＩＣ３１が送信するデータ信号については、マイコン１より受信したクロック信号に対するデータ信号の絶対遅延が問題となる。そこで、第３実施形態のように構成すれば、クロック信号ＣＬＫＯＵＴについて、反転バッファ１４Ｐ及びラッチ回路１５を経由することで付加される遅延時間を排除できる。 That is, for the data signal transmitted by the ASIC 31, the absolute delay of the data signal with respect to the clock signal received from the microcomputer 1 becomes a problem. Therefore, if configured as in the third embodiment, it is possible to eliminate the delay time added to the clock signal CLKOUT by way of the inverting buffer 14P and the latch circuit 15.

以上のように第３実施形態によれば、クロック信号ＣＬＫＯＵＴを、第１レシーバ３２を構成する全差動コンパレータ１２の出力端子から、Ｄフリップフロップ９のクロック端子Ｃに入力するようにした。これにより、マイコン１より受信したクロック信号に対するデータ信号の絶対遅延時間を低減できる。尚、第３実施形態では、クロック信号ＣＬＫＯＵＴは、反転バッファ１３Ｐ及び３３を経由してＤフリップフロップ９のクロック端子Ｃに入力されている。これはクロック信号ＣＬＫＯＵＴの電流駆動能力を向上させる必要からであり、論理的には全差動コンパレータ１２の出力信号をクロック端子Ｃに直接入力した状態に等しい。 As described above, according to the third embodiment, the clock signal CLKOUT is input from the output terminal of the fully differential comparator 12 constituting the first receiver 32 to the clock terminal C of the D flip flop 9. Thereby, the absolute delay time of the data signal with respect to the clock signal received from the microcomputer 1 can be reduced. In the third embodiment, the clock signal CLKOUT is input to the clock terminal C of the D flip flop 9 via the inverting buffers 13P and 33. This is because it is necessary to improve the current drive capability of the clock signal CLKOUT, which is logically equivalent to the state where the output signal of the fully differential comparator 12 is directly input to the clock terminal C.

（第４実施形態）
図１１に示す第４実施形態の第１レシーバ４１は、第１実施形態の第１レシーバ３より反転バッファ１３及び１４を削除した構成である。 Fourth Embodiment
The first receiver 41 of the fourth embodiment shown in FIG. 11 has a configuration in which the inverting buffers 13 and 14 are deleted from the first receiver 3 of the first embodiment.

（第５実施形態）
図１２に示す第５実施形態の第１レシーバ５１は、第３実施形態の第１レシーバ３２より反転バッファ１３及び１４を削除した構成である。但し、反転バッファ３３の入力端子は、全差動コンパレータ１２の反転出力端子ＣＯＮに接続されている。反転バッファ３３を経由させているのは、第３実施形態で説明したものと同じ理由による。 Fifth Embodiment
The first receiver 51 of the fifth embodiment shown in FIG. 12 has a configuration in which the inverting buffers 13 and 14 are deleted from the first receiver 32 of the third embodiment. However, the input terminal of the inverting buffer 33 is connected to the inverting output terminal CON of the fully differential comparator 12. The reason for passing the inversion buffer 33 is the same as that described in the third embodiment.

（その他の実施形態）
レベルシフタを用いる場合、５Ｖ−１．８Ｖ間のシフトに限ることはない。
論理回路は、ラッチ回路１５以外のロジックを用いても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 (Other embodiments)
When a level shifter is used, the shift between 5 V and 1.8 V is not limited.
The logic circuit may use logic other than the latch circuit 15.
Although the present disclosure has been described with reference to the embodiments, it is understood that the present disclosure is not limited to the embodiments and structures. The present disclosure includes various modifications and modifications within the equivalent range. In addition, various combinations and forms, and further, other combinations and forms including only one element, or more or less than these elements are also within the scope and the scope of the present disclosure.

図面中、１はマイコン、２はＡＳＩＣ、３は第１レシーバ、４は第２レシーバ、６はロジック部、７及び９はＤフリップフロップ、１０はドライバ、１２は全差動コンパレータ、１４反転バッファ、１５はラッチ回路を示す。 In the drawing, 1 is a microcomputer, 2 is an ASIC, 3 is a first receiver, 4 is a second receiver, 6 is a logic unit, 7 and 9 are D flip flops, 10 is a driver, 12 is a full differential comparator, 14 inversion buffer , 15 indicate latch circuits.

Claims

A first receiver (3, 21, 32, 41, 51) of a differential input type to which a differential clock signal is input;
A second receiver (4) of a differential input type to which a differential data signal transmitted in synchronization with the clock signal is input;
A receiving side synchronization circuit (7) for synchronizing the data signal output from the second receiver with the clock signal output from the first receiver;
The first and second receivers are
A fully differential comparator (12),
A single-ended composite signal is generated from the complementary signal output from the fully-differential comparator, and the delay time to the edge of the composite signal with reference to an edge that arrives earlier between the complementary signals is the complementary signal. A communication apparatus comprising: a logic circuit (15) which adjusts between signals to be equal to a delay time to the next incoming edge.

The communication device according to claim 1, wherein the logic circuit is configured by a latch circuit that toggles a binary level signal to be output in response to a change in level of the complementary signal.

A data output unit (6) that outputs a data signal,
A transmission side synchronization circuit (9) for synchronizing a data signal output from the data output unit with a clock signal;
A driver (10) for transmitting a differential data signal in accordance with the data signal input from the transmission side synchronization circuit;
The communication device according to claim 1, wherein the clock signal is input to the transmission-side synchronization circuit from an output terminal of a fully-differential comparator constituting the first receiver.