JP2019095473A - アクティブマトリクス回路、表示装置、表示装置の駆動方法および電子機器 - Google Patents

Abstract

【課題】表示品位を低下させることなく表示の固着を抑制し得る表示装置、かかる表示装置に適用可能なアクティブマトリクス回路、表示品位を低下させることなく表示の固着を抑制し得る駆動が可能な表示装置の駆動方法、および、前記表示装置を備えた電子機器を提供すること。【解決手段】走査線と、データ線と、第１画素制御線と、第２画素制御線と、複数の画素と、前記画素に対応して設けられた、画素電極、第１メモリー回路、第２メモリー回路、およびスイッチ回路と、を有し、前記スイッチ回路は、前記第１メモリー回路および前記第２メモリー回路の出力信号に基づいて動作し、前記画素電極と前記第１画素制御線とを接続する第１状態、前記画素電極と前記第２画素制御線とを接続する第２状態、ならびに前記画素電極を接続しない第３状態のうちのいずれかを選択するように構成されていることを特徴とするアクティブマトリクス回路。【選択図】図４

Description

本発明は、アクティブマトリクス回路、表示装置、表示装置の駆動方法および電子機器に関するものである。

電気泳動表示装置は、消費電力が小さいため、長時間の表示が可能な表示装置である。このような電気泳動表示装置としては、画素内にスイッチング用のトランジスターとメモリー回路とを設けた装置が知られている（例えば、特許文献１参照）。

すなわち、特許文献１に記載されている電気泳動表示装置は、走査線と、データ線と、第１制御線と、第２制御線と、画素ごとに設けられている画素電極と、電気泳動素子を介して複数の画素電極と対向する対向電極と、を有し、画素ごとに、画素スイッチング素子と、画素スイッチング素子に接続されたメモリー回路と、メモリー回路の出力信号によりスイッチングされて画素電極と第１制御線または第２制御線との接続状態を切り替えるスイッチ回路と、が設けられていることを特徴とするものである。

このような電気泳動表示装置では、画素電極と対向電極との間に電界を発生させることにより、電気泳動素子中の電気泳動粒子を泳動させ、表示を行う。特許文献１では、電気泳動粒子として、帯電極性が互いに異なる白色粒子と黒色粒子とが封入されており、これらの粒子が電界の向きに応じて互いに異なる方向へ泳動することにより、表示面において目的とする画像を形成することができる。

一方、表示する画像によっては、長期にわたって白色表示または黒色表示が続く画素が存在する可能性がある。このような画素では、電界に基づくクーロン力によって、表示面側に白色粒子が引き寄せられた状態または黒色粒子が引き寄せられた状態が継続することとなる。その結果、電気泳動粒子が表示面側に固着してしまい、目的とする画像を表示することができない（焼き付きが生じる）という問題が生じる。

そこで、特許文献１には、表示部全体を白表示する動作（全白表示）、表示部全体を黒表示する動作（全黒表示）、全白表示と全黒表示とを繰り返し実行する動作、表示させようとする画像を反転させた反転画像を短期間表示させる動作等を実行することにより、表示の固着を防止することが提案されている。

特開２００８−２６８８５３号公報

しかしながら、これらの表示動作は、いずれも表示部のチラつきとして認識される。かかるチラつきは電気泳動表示装置の官能的な表示品位の低下を招く。

本発明の目的は、表示品位を低下させることなく表示の固着を抑制し得る表示装置、かかる表示装置に適用可能なアクティブマトリクス回路、表示品位を低下させることなく表示の固着を抑制し得る駆動が可能な表示装置の駆動方法、および、前記表示装置を備えた電子機器を提供することにある。

このような目的は、下記の本発明により達成される。
本発明のアクティブマトリクス回路は、走査線と、
データ線と、
第１画素制御線と、
第２画素制御線と、
前記走査線と前記データ線との交差に対応して設けられた複数の画素と、
前記画素に対応して設けられた、画素電極、第１メモリー回路、第２メモリー回路、ならびに前記画素電極と前記第１画素制御線および前記第２画素制御線との間に設けられたスイッチ回路と、
を有し、
前記スイッチ回路は、前記第１メモリー回路の出力信号および前記第２メモリー回路の出力信号に基づいて作動し、前記画素電極と前記第１画素制御線とを接続する第１状態、前記画素電極と前記第２画素制御線とを接続する第２状態、ならびに前記画素電極を前記第１画素制御線および前記第２画素制御線の双方に接続しない第３状態のうちのいずれかを選択するように構成されていることを特徴とする。

これにより、表示品位を低下させることなく表示の固着を抑制し得る表示装置に適用可能なアクティブマトリクス回路が得られる。

本発明のアクティブマトリクス回路では、前記スイッチ回路は、前記第１メモリー回路の出力信号および前記第２メモリー回路の出力信号がそれぞれ入力されるように設けられたＸＯＲ回路と、前記ＸＯＲ回路の出力信号に基づいて開閉可能な第１選択回路と、前記第１メモリー回路の出力信号に基づいて開閉可能な第２選択回路と、を備えており、
前記第１選択回路は、前記第１画素制御線および前記第２画素制御線と前記第２選択回路との間に設けられ、
前記第２選択回路は、前記第１選択回路と前記画素電極との間に設けられていることが好ましい。

これにより、ハードウェアによって画像の書き換えをしない画素について電界を発生させないよう駆動し、表示の固着を防止するという効果が奏される。このため、かかる駆動をソフトウェアによって行う場合に比べて、制御部等における負荷を軽減させることができる。

本発明のアクティブマトリクス回路では、前記スイッチ回路は、前記第１メモリー回路の出力信号および前記第２メモリー回路の出力信号がそれぞれ入力されるように設けられたＸＯＲ回路と、前記ＸＯＲ回路の出力信号に基づいて開閉可能な第３選択回路と、前記第３選択回路の出力信号に基づいて開閉可能な第４選択回路と、を備えており、
前記第３選択回路は、前記第１メモリー回路と前記第４選択回路との間に設けられ、
前記第４選択回路は、前記第１画素制御線および前記第２画素制御線と前記画素電極との間に設けられていることが好ましい。

これにより、ハードウェアによって画像の書き換えをしない画素について電界を発生させない駆動を行い、表示の固着を防止するという効果が奏される。このため、かかる駆動をソフトウェアによって行う場合に比べて、制御部等における負荷を軽減させることができる。また、より低い電位をスイッチングすれば済むため、スイッチング素子における劣化を抑制し得るという利点が生じる。

本発明のアクティブマトリクス回路では、前記スイッチ回路は、トランスファーゲートを含むことが好ましい。

これにより、第１画素制御線および第２画素制御線の電位を一定にしたままでも、画素電極に入力する電位を切り替えることができる。その結果、装置構造の簡略化が図られる。

本発明の表示装置は、本発明のアクティブマトリクス回路と、
前記画素電極と対向して設けられた対向電極と、
前記画素電極と前記対向電極との間に設けられている電気光学層と、
を有することを特徴とする。

これにより、表示品位を低下させることなく表示の固着を抑制し得る表示装置が得られる。

本発明の表示装置の駆動方法は、走査線と、
データ線と、
第１画素制御線と、
第２画素制御線と、
前記走査線と前記データ線との交差に対応して設けられた複数の画素と、
前記画素に対応して設けられた、画素電極、第１メモリー回路、第２メモリー回路、ならびに前記画素電極と前記第１画素制御線および前記第２画素制御線との間に設けられたスイッチ回路と、
前記画素電極と対向して設けられた対向電極と、
前記画素電極と前記対向電極との間に設けられている電気光学層と、
を有する表示装置を駆動する方法であって、
前記第１メモリー回路に第１画像信号を保持させる第１ステップと、
前記第１メモリー回路に前記第１画像信号の次の第２画像信号を保持させるとともに、前記第２メモリー回路に前記第１画像信号を伝送する第２ステップと、
前記第１画像信号と前記第２画像信号とを比較して、互いに相違している場合には前記第２画像信号に基づいて前記第１画素制御線または前記第２画素制御線のいずれかと前記画素電極とを接続し、互いに同じである場合には接続しないように、前記スイッチ回路を駆動する第３ステップと、
を有することを特徴とする。

これにより、表示の固着が生じないことから、表示装置の表示品位の低下を抑制することができる。

本発明の表示装置の駆動方法では、前記第１画像信号は、前記表示装置に表示すべき画像を反転させた反転画像に基づく信号であり、
前記第２画像信号は、前記表示装置に表示すべき画像に基づく信号であることが好ましい。

これにより、全ての画素において、第１画像信号と第２画像信号とが異なることになる。このため、第３ステップにおいて全ての画素において意図通りに表示させることができる。

本発明の電子機器は、本発明の表示装置を備えることを特徴とする
これにより、信頼性の高い電子機器が得られる。

本発明の表示装置の第１実施形態を適用した電気泳動表示装置を示す断面図である。 図１に示すアクティブマトリクス回路基板の回路構成および対向電極に接続されている配線を示す図である。 図２に示すアクティブマトリクス回路基板のうち１つの画素における回路構成および対向電極を示す回路図である。 図３に示す回路図の一部を記号化および簡略化して示す図である。 図３に示すアクティブマトリクス回路基板において、１つの画素を駆動する際の２フレーム分の対向電極電源線、第１画素制御線および第２画素制御線の電位を示すタイミングチャートである。 図２に示す複数の走査線に伝送される選択信号を示すタイミングチャートである。 図３に示すアクティブマトリクス回路基板において、１つの画素を最初に駆動する際の１フレーム分の対向電極電源線、第１画素制御線および第２画素制御線の電位を示すタイミングチャートである。 第２実施形態に係るアクティブマトリクス回路が適用されたアクティブマトリクス回路基板の回路構成および対向電極に接続されている配線を示す回路図である。 第３実施形態に係るアクティブマトリクス回路が適用されたアクティブマトリクス回路基板の回路構成および対向電極に接続されている配線を示す回路図である。 第４実施形態に係るアクティブマトリクス回路が適用されたアクティブマトリクス回路基板の回路構成および対向電極に接続されている配線を示す回路図である。 図１０に示す走査線に伝送される選択信号のタイミングが、複数の走査線の間で異なることを示すタイミングチャートである。 本発明の電子機器の実施形態が適用された腕時計の正面図である。 図１２に示す腕時計の側断面図である。 本発明の電子機器の実施形態が適用された電子ペーパーの構成を示す斜視図である。 本発明の電子機器の実施形態が適用された電子ノートの構成を示す斜視図である。

以下、本発明のアクティブマトリクス回路、表示装置、表示装置の駆動方法および電子機器の好適な実施形態について、添付図面を参照しつつ説明する。

≪第１実施形態≫
＜表示装置＞
まず、本発明の表示装置の第１実施形態について説明する。

図１は、本発明の表示装置の第１実施形態を適用した電気泳動表示装置を示す断面図である。なお、以下の説明では、説明の便宜上、図１中の上側を「上」、下側を「下」として説明する。また、図１に示すように、電気泳動表示装置１の表示面内において互いに直交する２方向を「Ｘ軸方向」および「Ｙ軸方向」とし、これらの２方向に直交する方向を「Ｚ軸方向」とする。

図１に示す電気泳動表示装置１は、粒子の泳動を利用して所望の画像を表示する表示装置である。この電気泳動表示装置１は、電極基板１２０や画素電極１２１を含むバックプレーン１０と、対向基板２０１や対向電極２０２を含むフロントプレーン２０と、を備えている。

このうち、バックプレーン１０は、平板状の電極基板１２０と、電極基板１２０の上面に設けられた複数の画素電極１２１と、この電極基板１２０に設けられたアクティブマトリクス回路基板１００（第１実施形態に係るアクティブマトリクス回路）と、を備えている。また、電極基板１２０の上面のうち、画素電極１２１が設けられている領域を特に「画像表示部１０３」といい、画像表示部１０３のうち画素電極１２１を含んでマトリクス状に配列している領域を「画素１０２」という。

一方、フロントプレーン２０は、平板状の対向基板２０１と、対向基板２０１の下面に設けられた対向電極２０２と、対向電極２０２の下方に設けられ粒子７１と分散媒７２とを含む分散液７０が充填された電気泳動物質層７（電気光学層）と、を備えている。

また、フロントプレーン２０は、電極基板１２０と対向電極２０２との間を離間させるとともに、画素１０２同士を隔離する隔壁９１と、隔壁９１の外縁側を封止する封止部９２と、を備えている。

したがって、電気泳動表示装置１（表示装置）は、アクティブマトリクス回路基板１００と、画素電極１２１と対向して設けられた対向電極２０２と、画素電極１２１と対向電極２０２との間に設けられている電気泳動物質層７（電気光学層）と、を有する。

以下、各部の構成について順次説明する。
電極基板１２０および対向基板２０１は、それぞれシート状（平板状）の部材である。これらは可撓性を有するもの、または硬質なもののいずれであってもよい。

電極基板１２０および対向基板２０１の構成材料としては、例えば各種樹脂材料、各種ガラス材料等が挙げられる。このうち、対向基板２０１は、特に透光性を有する材料で構成される。これにより、図１に示す対向基板２０１の上面が表示面となる。

また、画素電極１２１や対向電極２０２の他、回路に含まれる素子や配線等は、導電性材料によって構成される。この導電性材料としては、例えばＡｌ、Ｃｕのような各種金属材料、各種導電性高分子材料、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）のような各種導電性酸化物材料等が挙げられる。このうち、対向電極２０２は、特に透光性を有する材料で構成される。

また、隔壁９１および封止部９２の構成材料としては、それぞれ、例えば各種樹脂材料が挙げられる。なお、隔壁９１は、必要に応じて設けられればよく、省略されてもよい。

電気泳動物質層７は、画素電極１２１と対向電極２０２との間に挟持されており、これらの間に生じた電位差に伴う電界によって分散液７０中の粒子７１を泳動させ、表示面に画像を表示する。

分散液７０は、粒子７１と分散媒７２とを含んでいる。
本実施形態では、粒子７１が、負に帯電した黒粒子７１ａと正に帯電した白粒子７１ｂの２種類を含んでいるとともに、分散媒７２が透明である例について説明する。すなわち、本実施形態に係る分散液７０は、透明な分散媒７２に黒粒子７１ａと白粒子７１ｂとが分散してなるものである。なお、本明細書において粒子７１とは、黒粒子７１ａと白粒子７１ｂの双方を指すものとする。

このような粒子７１では、帯電極性と電界の方向に応じて、粒子７１の泳動方向が決まる。例えば、対向電極２０２の電位に対して画素電極１２１の電位が高くなるように設定すると、画素電極１２１から対向電極２０２に向かう電界が生じるため、正に帯電している白粒子７１ｂは対向電極２０２側へ泳動し、負に帯電している黒粒子７１ａは画素電極１２１側へ泳動する。本実施形態では、表示面が対向基板２０１側に設定されているので、このような粒子７１の泳動によって表示面には白色が表示される。一方、対向電極２０２の電位に対して画素電極１２１の電位が低くなるように設定すると、対向電極２０２から画素電極１２１に向かう電界が生じるので、正に帯電している白粒子７１ｂは画素電極１２１側へ泳動し、負に帯電している黒粒子７１ａは対向電極２０２側へ泳動する。これにより、表示面には黒色が表示される。

分散液７０の構成は、上記のものに限定されない。例えば、粒子７１が呈する色は特に限定されず、黒や白以外の色であってもよい。また、粒子７１は１種類のみの粒子で構成されていてもよく、互いに呈する色が異なる３種類以上の粒子を含んでいてもよい。

また、粒子７１が１種類の粒子で構成されている場合には、分散媒７２が粒子７１とは異なる色を呈していればよい。この場合、粒子７１が呈する色は、特に限定されず、例えば分散媒７２が淡色または白色を呈している場合には、濃色または黒色であるのが好ましく、反対に、分散媒７２が濃色または黒色を呈している場合には、淡色または白色であるのが好ましい。

このような分散液７０は、前述した隔壁９１で分離形成された小胞部分（前述した画素１０２に対応する空間）に充填され、電気泳動物質層７の一部を構成する。

粒子７１としては、例えば、酸化チタン、酸化亜鉛、酸化鉄、酸化クロム、酸化ジルコニウム等の酸化物系粒子や、窒化ケイ素、窒化チタン等の窒化物系粒子、硫化亜鉛等の硫化物系粒子、硼化チタン等の硼化物系粒子、クロム酸ストロンチウム、アルミン酸コバルト、亜クロム銅、ウルトラマリン等の無機顔料粒子、アゾ系、キナクリドン系、アントラキノン系、ジオキサジン系、ペリレン系等の有機顔料粒子等を用いることができる。また、アクリル系樹脂、ウレタン系樹脂、尿素系樹脂、エポキシ系樹脂、ポリスチレン、ポリエステル等で構成された樹脂粒子の表面に顔料を塗布した複合粒子を用いることもできる。
また、上述した粒子の表面に、各種表面処理を施した粒子であってもよい。

分散媒７２としては、特に限定されないものの、例えば沸点が１００℃以上であり絶縁性が高い液体が好ましく用いられる。具体的には、例えば各種水、ブタノールやグリセリン等のアルコール類、ブチルセロソルブ等のセロソルブ類、酢酸ブチル等のエステル類、ジブチルケトン等のケトン類、ペンタン等の脂肪族炭化水素類（流動パラフィン）、シクロヘキサン等の脂環式炭化水素類、キシレン等の芳香族炭化水素類、塩化メチレン等のハロゲン化炭化水素類、ピリジン等の芳香族複素環類、アセトニトリル等のニトリル類、Ｎ，Ｎ−ジメチルホルムアミド等のアミド類、カルボン酸塩、シリコーンオイルまたはその他の各種油類等が挙げられ、これらを単独または混合物として用いることができる。

なお、隔壁９１を形成せず、電極基板１２０と対向電極２０２との間に複数のマイクロカプセルを配置し、そのマイクロカプセル中に分散液７０を封入するようにしてもよい。すなわち、このマイクロカプセルをシート状に並べることで、電気泳動物質層７を構成するようにしてもよい。

このマイクロカプセルの構成材料としては、例えば、ゼラチン、アラビアゴムとゼラチンとの複合材料、ウレタン系樹脂、メラミン系樹脂、尿素樹脂、エポキシ系樹脂、フェノール系樹脂、アクリル系樹脂、ウレタン系樹脂、オレフィン系樹脂、ポリアミド、ポリエーテルのような各種樹脂材料が挙げられ、これらのうち１種または２種以上を組み合わせて用いることができる。

＜アクティブマトリクス回路基板＞
次に、アクティブマトリクス回路基板１００（第１実施形態に係るアクティブマトリクス回路）について説明する。

図２は、図１に示すアクティブマトリクス回路基板の回路構成および対向電極に接続されている配線を示す図である。図３は、図２に示すアクティブマトリクス回路基板のうち１つの画素における回路構成および対向電極を示す回路図である。図４は、図３に示す回路図の一部を記号化および簡略化して示す図である。

図２、３に示すアクティブマトリクス回路基板１００は、複数の画素１０２をマトリクス状に配列してなる画像表示部１０３と、画像表示部１０３の外部に設けられた走査線駆動回路１０６と、データ線駆動回路１０７と、電源変調部１０８と、制御部１１０と、を備えている。

画像表示部１０３では、画素１０２の数に応じた複数本の走査線１０４Ｆおよび複数本の１０４ＲがＸ軸方向に延びている。また、画像表示部１０３では、画素１０２の数に応じた複数本のデータ線１０５（ＳＯＵＲＣＥ）がＹ軸方向に延びている。そして、走査線１０４Ｆおよび走査線１０４Ｒとデータ線１０５との交差に対応して画素１０２が設けられている。

なお、交差に対応とは、走査線１０４Ｆおよび走査線１０４Ｒとデータ線１０５との交差部付近に少なくとも１つの画素１０２を設けることをいう。

また、全ての画素１０２に共通の配線として、第１電源線１１１（ＶＤＤＰ）と、第２電源線１１２（ＶＳＳＰ）と、第１画素制御線１１３（ＶＥＰ１）と、第２画素制御線１１４（ＶＥＰ０）と、を有している。

また、全ての画素１０２に共通して対向する電極として、図１に示す対向電極２０２が設けられている。

なお、本実施形態では、全ての画素を対象にしているが、本発明の特徴は、必ずしも全ての画素に適用されず、例えばダミー画素を除く一部の有効画素のみに適用されていてもよい。

図３に示す画素１０２には、画素電極１２１と、第１メモリー回路１２２と、第２メモリー回路１２３と、スイッチ回路１３と、が設けられている。これらは、個々の画素１０２に対応して設けられている。

ここで、画素１０２に設けられる配線について説明する。
画素１０２には、図３に示すように、走査線１０４Ｆ、走査線１０４Ｒ、データ線１０５、第１電源線１１１、第２電源線１１２、第１画素制御線１１３、および第２画素制御線１１４が配置されている。

このうち、走査線１０４Ｆは、後述する第１メモリー回路１２２に含まれる選択用ＴＦＴのオンタイミングを規定する選択信号を供給する。また、走査線１０４Ｒは、後述する第２メモリー回路１２３に含まれる選択用ＴＦＴのオンタイミングを規定する選択信号を供給する。これにより、第１メモリー回路１２２に含まれる選択用ＴＦＴと第２メモリー回路１２３に含まれる選択用ＴＦＴとを、互いに独立したタイミングでスイッチングすることができる。本実施形態では、２値の電位からなる選択信号を供給し、高い方の電位をハイレベル、低い方の電位をローレベルという。なお、ＴＦＴは、Thin Film Transistorである。

また、図２では、複数の画素１０２のうち、０行目に対応する走査線１０４Ｆを特にＳＣＡＮ０Ｆとし、走査線１０４Ｒを特にＳＣＡＮ０Ｒとしている。また、同様に、１行目に対応する走査線１０４Ｆを特にＳＣＡＮ１Ｆとし、走査線１０４Ｒを特にＳＣＡＮ１Ｒとする。さらに、同様に、任意のｎ行目に対応する走査線１０４Ｆを特にＳＣＡＮｎＦとし、走査線１０４Ｒを特にＳＣＡＮｎＲとする。

また、データ線１０５は、１ビットの画像データに対応する画像信号を供給する。本実施形態では、２値の電位からなる画像信号を供給し、高い方の電位をハイレベル、低い方の電位をローレベルという。

また、第１電源線１１１には相対的に高い電位（例えば５Ｖまたは１５Ｖ）が供給され、第２電源線１１２には相対的に低い電位（例えば０［Ｖ］）が供給される。

また、第１画素制御線１１３には相対的に高い電位（例えば１５Ｖ）が供給され、第２画素制御線１１４には相対的に低い電位（例えば０［Ｖ］）が供給される。なお、本実施形態では、高い方の電位をハイレベル、低い方の電位をローレベルという。

このように、アクティブマトリクス回路基板１００は、走査線１０４Ｆと、走査線１０４Ｒと、データ線１０５と、第１電源線１１１と、第２電源線１１２と、第１画素制御線１１３と、第２画素制御線１１４と、走査線１０４Ｆおよび走査線１０４Ｒとデータ線１０５との交差（交差部）に対応して設けられた複数の画素１０２と、画素１０２に対応して設けられた、画素電極１２１、第１メモリー回路１２２、第２メモリー回路１２３、ならびに画素電極１２１と第１画素制御線１１３および第２画素制御線１１４との間に設けられたスイッチ回路１３と、を有している。

そして、スイッチ回路１３は、第１メモリー回路１２２の出力信号および第２メモリー回路１２３の出力信号に基づいて動作し、画素電極１２１と第１画素制御線１１３とを接続する第１状態、画素電極１２１と第２画素制御線１１４とを接続する第２状態、ならびに画素電極１２１を第１画素制御線１１３および第２画素制御線１１４の双方に接続しない第３状態のうちのいずれかを選択するように構成されている。

一方、対向基板２０１側には対向電極２０２が設けられ、対向電極２０２には前述したように対向電極電源線１１５（ＶＣＯＭ）に接続されている。

対向電極電源線１１５には、例えば２値の電位からなるパルス波形の対向電極信号が供給される。高い方の電位は例えば１５Ｖとされ、低い方の電位は例えば０［Ｖ］とされる。

次に、画素１０２に設けられる回路等について説明する。
（第１メモリー回路）
第１メモリー回路１２２は、第１選択用ＴＦＴ１２２１と、第１ラッチ回路１２２２と、を含んでいる。第１選択用ＴＦＴ１２２１は、データ線１０５と第１ラッチ回路１２２２との間を開閉するためのスイッチング素子であり、第１ラッチ回路１２２２は、第１選択用ＴＦＴ１２２１を介してデータ線１０５から入力された画像信号を保持する回路である。

このうち、第１選択用ＴＦＴ１２２１は、例えばＮ型ＭＯＳ（Metal Oxide Semiconductor）トランジスターである。そして、第１選択用ＴＦＴ１２２１のゲート電極は走査線１０４Ｆに接続され、ソース電極はデータ線１０５に接続され、ドレイン電極は第１ラッチ回路１２２２の入力端子Ｎ１に接続されている。なお、トランジスターの構造は、特に限定されないが、図３では、一例としてデュアルゲートのトランジスターを図示している。このような構造のトランジスターを採用することにより、アクティブマトリクス回路基板１００の高寿命化を図ることができる。

また、第１ラッチ回路１２２２は、２つのＰ型ＭＯＳトランジスター１２２２ａ、１２２２ｂと、２つのＮ型ＭＯＳトランジスター１２２２ｃ、１２２２ｄと、を含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）型ＳＲＡＭ（Static Random Access Memory）に相当する回路である。

このうち、Ｐ型ＭＯＳトランジスター１２２２ａのソース電極は第１電源線１１１に接続され、ドレイン電極は第１選択用ＴＦＴ１２２１のドレイン電極およびスイッチ回路１３に接続され、ゲート電極はＮ型ＭＯＳトランジスター１２２２ｃのゲート電極に接続されている。また、Ｐ型ＭＯＳトランジスター１２２２ｂのソース電極は第１電源線１１１に接続され、ドレイン電極は第２メモリー回路１２３およびスイッチ回路１３に接続され、ゲート電極はＮ型ＭＯＳトランジスター１２２２ｄのゲート電極に接続されている。

また、Ｎ型ＭＯＳトランジスター１２２２ｃのソース電極は第２電源線１１２に接続され、ドレイン電極は第１選択用ＴＦＴ１２２１のドレイン電極およびスイッチ回路１３に接続され、ゲート電極はＰ型ＭＯＳトランジスター１２２２ａのゲート電極に接続されている。また、Ｎ型ＭＯＳトランジスター１２２２ｄのソース電極は第２電源線１１２に接続され、ドレイン電極は第２メモリー回路１２３およびスイッチ回路１３に接続され、ゲート電極はＰ型ＭＯＳトランジスター１２２２ｂのゲート電極に接続されている。

また、Ｐ型ＭＯＳトランジスター１２２２ａのドレイン電極およびＮ型ＭＯＳトランジスター１２２２ｃのドレイン電極は、Ｐ型ＭＯＳトランジスター１２２２ｂのゲート電極およびＮ型ＭＯＳトランジスター１２２２ｄのゲート電極に接続されている。

さらに、Ｐ型ＭＯＳトランジスター１２２２ａのゲート電極およびＮ型ＭＯＳトランジスター１２２２ｃのゲート電極は、Ｐ型ＭＯＳトランジスター１２２２ｂのドレイン電極およびＮ型ＭＯＳトランジスター１２２２ｄのドレイン電極に接続されている。

本実施形態に係る第１メモリー回路１２２は、１ビットの画像信号を保持可能な回路である。保持された画像信号に対応する電位は、第１ラッチ回路１２２２の出力端子Ｎ２から第２メモリー回路１２３およびスイッチ回路１３に出力され、出力端子Ｎ３からスイッチ回路１３に出力される。

なお、第１メモリー回路１２２の回路構成は、図示のものに限定されず、それ以外の構成であってもよい。

（第２メモリー回路）
第２メモリー回路１２３は、第２選択用ＴＦＴ１２３１と、第２ラッチ回路１２３２と、を含んでいる。第２選択用ＴＦＴ１２３１は、第１ラッチ回路１２２２と第２ラッチ回路１２３２との間を開閉するためのスイッチング素子であり、第２ラッチ回路１２３２は、第２選択用ＴＦＴ１２３１を介して第１メモリー回路１２２から入力された画像データを保持する回路である。

このうち、第２選択用ＴＦＴ１２３１は、例えばＮ型ＭＯＳトランジスターである。そして、第２選択用ＴＦＴ１２３１のゲート電極は走査線１０４Ｒに接続され、ソース電極は第１ラッチ回路１２２２の出力端子Ｎ２に接続され、ドレイン電極は第２ラッチ回路１２３２の入力端子Ｎ４に接続されている。なお、トランジスターの構造は、特に限定されないが、図３では、一例としてデュアルゲートのトランジスターを図示している。このような構造のトランジスターを採用することにより、アクティブマトリクス回路基板１００の高寿命化を図ることができる。

また、第２ラッチ回路１２３２は、２つのＰ型ＭＯＳトランジスター１２３２ａ、１２３２ｂと、２つのＮ型ＭＯＳトランジスター１２３２ｃ、１２３２ｄと、を含むＣＭＯＳ型ＳＲＡＭに相当する回路である。

このうち、Ｐ型ＭＯＳトランジスター１２３２ａのソース電極は第１電源線１１１に接続され、ドレイン電極は第２選択用ＴＦＴ１２３１のドレイン電極に接続され、ゲート電極はＮ型ＭＯＳトランジスター１２３２ｃのゲート電極に接続されている。また、Ｐ型ＭＯＳトランジスター１２３２ｂのソース電極は第１電源線１１１に接続され、ドレイン電極はスイッチ回路１３に接続され、ゲート電極はＮ型ＭＯＳトランジスター１２３２ｄのゲート電極に接続されている。

また、Ｎ型ＭＯＳトランジスター１２３２ｃのソース電極は第２電源線１１２に接続され、ドレイン電極は第２選択用ＴＦＴ１２３１のドレイン電極に接続され、ゲート電極はＰ型ＭＯＳトランジスター１２３２ａのゲート電極に接続されている。また、Ｎ型ＭＯＳトランジスター１２３２ｄのソース電極は第２電源線１１２に接続され、ドレイン電極はスイッチ回路１３に接続され、ゲート電極はＰ型ＭＯＳトランジスター１２３２ｂのゲート電極に接続されている。

また、Ｐ型ＭＯＳトランジスター１２３２ａのドレイン電極およびＮ型ＭＯＳトランジスター１２３２ｃのドレイン電極は、Ｐ型ＭＯＳトランジスター１２３２ｂのゲート電極およびＮ型ＭＯＳトランジスター１２３２ｄのゲート電極に接続されている。

さらに、Ｐ型ＭＯＳトランジスター１２３２ａのゲート電極およびＮ型ＭＯＳトランジスター１２３２ｃのゲート電極は、Ｐ型ＭＯＳトランジスター１２３２ｂのドレイン電極およびＮ型ＭＯＳトランジスター１２３２ｄのドレイン電極に接続されている。

本実施形態に係る第２メモリー回路１２３は、１ビットの画像信号を保持可能な回路である。保持された画像信号に対応する電位は、第２ラッチ回路１２３２の出力端子Ｎ５からスイッチ回路１３に出力される。

なお、第２メモリー回路１２３の回路構成は、図示のものに限定されず、それ以外の構成であってもよい。

以上のような第１メモリー回路１２２および第２メモリー回路１２３は、いわゆる直列入力並列出力型のシフトレジスターに相当する回路である。このため、第２メモリー回路１２３からは、第１メモリー回路１２２から出力される信号よりも１つ前のタイミングの信号が出力されることとなる。なお、本実施形態では、第１メモリー回路１２２と第２メモリー回路１２３の２段でシフトレジスターを構成しているが、３段以上で構成されていてもよい。

（スイッチ回路）
図３、４に示すスイッチ回路１３は、第１メモリー回路１２２の出力信号および第２メモリー回路１２３の出力信号がそれぞれ入力されるように設けられたＸＯＲ回路１３１と、ＸＯＲ回路１３１の出力信号に基づいて開閉可能な第１選択回路１３２と、第１メモリー回路１２２の出力信号に基づいて開閉可能な第２選択回路１３３と、を備えている。

そして、第１選択回路１３２は、第１画素制御線１１３および第２画素制御線１１４と第２選択回路１３３との間に設けられ、第２選択回路１３３は、第１選択回路１３２と画素電極１２１との間に設けられている。

−ＸＯＲ回路−
図３に示すＸＯＲ回路１３１は、排他的論理和回路の回路構成の一例であり、図４に示すＸＯＲ回路１３１は、排他的論理和回路を記号として示したものである。

図３に示すＸＯＲ回路１３１は、３つのＣＭＯＳインバーター１３１１、１３１２、１３１３と、１つのトランスファーゲート１３１４と、入力端子Ｎ６と、入力端子Ｎ７と、出力端子Ｎ８および出力端子Ｎ９を含んでいる。

このうち、入力端子Ｎ６は、第２ラッチ回路１２３２の出力端子Ｎ５に接続されており、第２メモリー回路１２３の出力信号が入力される。

また、入力端子Ｎ７は、第１ラッチ回路１２２２の出力端子Ｎ２に接続されており、第１メモリー回路１２２の出力信号が入力される。
また、出力端子Ｎ８および出力端子Ｎ９は、第１選択回路１３２に接続されている。

ＣＭＯＳインバーター１３１１は、Ｐ型ＭＯＳトランジスター１３１１ａと、Ｎ型ＭＯＳトランジスター１３１１ｂと、を備えている。

このうち、Ｐ型ＭＯＳトランジスター１３１１ａのソース電極は入力端子Ｎ７に接続され、ドレイン電極はＮ型ＭＯＳトランジスター１３１１ｂのドレイン電極、トランスファーゲート１３１４のドレイン電極および出力端子Ｎ８に接続され、ゲート電極は入力端子Ｎ６に接続されている。また、Ｎ型ＭＯＳトランジスター１３１１ｂのソース電極はＣＭＯＳインバーター１３１２のドレイン電極に接続され、ドレイン電極はＰ型ＭＯＳトランジスター１３１１ａのドレイン電極、トランスファーゲート１３１４のドレイン電極および出力端子Ｎ８に接続され、ゲート電極は入力端子Ｎ６に接続されている。

ＣＭＯＳインバーター１３１２は、Ｐ型ＭＯＳトランジスター１３１２ａと、Ｎ型ＭＯＳトランジスター１３１２ｂと、を備えている。

このうち、Ｐ型ＭＯＳトランジスター１３１２ａのソース電極は第１電源線１１１に接続され、ドレイン電極はＮ型ＭＯＳトランジスター１３１２ｂのドレイン電極、Ｎ型ＭＯＳトランジスター１３１１ｂのソース電極およびトランスファーゲート１３１４のゲート電極に接続され、ゲート電極は入力端子Ｎ７に接続されている。また、Ｎ型ＭＯＳトランジスター１３１２ｂのソース電極は第２電源線１１２に接続され、ドレイン電極はＰ型ＭＯＳトランジスター１３１２ａのドレイン電極、Ｎ型ＭＯＳトランジスター１３１１ｂのソース電極およびトランスファーゲート１３１４のゲート電極に接続され、ゲート電極は入力端子Ｎ７に接続されている。

ＣＭＯＳインバーター１３１３は、Ｐ型ＭＯＳトランジスター１３１３ａと、Ｎ型ＭＯＳトランジスター１３１３ｂと、を備えている。

このうち、Ｐ型ＭＯＳトランジスター１３１３ａのソース電極は第１電源線１１１に接続され、ドレイン電極は出力端子Ｎ９に接続され、ゲート電極は出力端子Ｎ８に接続されている。また、Ｎ型ＭＯＳトランジスター１３１３ｂのソース電極は第２電源線１１２に接続され、ドレイン電極は出力端子Ｎ９に接続され、ゲート電極は出力端子Ｎ８に接続されている。

トランスファーゲート１３１４は、Ｐ型ＭＯＳトランジスター１３１４ａと、Ｎ型ＭＯＳトランジスター１３１４ｂと、を備えている。

このうち、Ｐ型ＭＯＳトランジスター１３１４ａのソース電極は入力端子Ｎ６に接続され、ドレイン電極はＰ型ＭＯＳトランジスター１３１１ａのドレイン電極、Ｎ型ＭＯＳトランジスター１３１１ｂのドレイン電極および出力端子Ｎ８に接続され、ゲート電極は入力端子Ｎ７に接続されている。また、Ｎ型ＭＯＳトランジスター１３１４ｂのソース電極は入力端子Ｎ６に接続され、ドレイン電極はＰ型ＭＯＳトランジスター１３１１ａのドレイン電極、Ｎ型ＭＯＳトランジスター１３１１ｂのドレイン電極および出力端子Ｎ８に接続され、ゲート電極はＮ型ＭＯＳトランジスター１３１１ｂのソース電極、Ｐ型ＭＯＳトランジスター１３１２ａのドレイン電極およびＮ型ＭＯＳトランジスター１３１２ｂのドレイン電極に接続されている。

本実施形態に係るＸＯＲ回路１３１は、入力端子Ｎ７から入力される第１メモリー回路１２２の出力信号と、入力端子Ｎ６から入力される第２メモリー回路１２３の出力信号と、を比較する。そして、双方が互いに異なっていれば、第１選択回路１３２をオンにするように出力端子Ｎ８および出力端子Ｎ９から切り替え信号を出力する。また、双方が互いに同じであれば、第１選択回路１３２をオフにするように出力端子Ｎ８および出力端子Ｎ９から切り替え信号を出力する。

なお、ＸＯＲ回路１３１の回路構成は、図示のものに限定されず、それ以外の構成であってもよい。

−第１選択回路−
図３に示す第１選択回路１３２は、トランスファーゲート１３２１と、トランスファーゲート１３２２と、を備えている。

このうち、トランスファーゲート１３２１は、Ｐ型ＭＯＳトランジスター１３２１ａとＮ型ＭＯＳトランジスター１３２１ｂとを備えている。

そして、Ｐ型ＭＯＳトランジスター１３２１ａのソース電極は第２画素制御線１１４に接続され、ドレイン電極は第２選択回路１３３に接続され、ゲート電極はＸＯＲ回路１３１の出力端子Ｎ９に接続されている。また、Ｎ型ＭＯＳトランジスター１３２１ｂのソース電極は第２画素制御線１１４に接続され、ドレイン電極は第２選択回路１３３に接続され、ゲート電極はＸＯＲ回路１３１の出力端子Ｎ８に接続されている。

また、トランスファーゲート１３２２は、Ｐ型ＭＯＳトランジスター１３２２ａとＮ型ＭＯＳトランジスター１３２２ｂとを備えている。

そして、Ｐ型ＭＯＳトランジスター１３２２ａのソース電極は第１画素制御線１１３に接続され、ドレイン電極は第２選択回路１３３に接続され、ゲート電極はＸＯＲ回路１３１の出力端子Ｎ９に接続されている。また、Ｎ型ＭＯＳトランジスター１３２２ｂのソース電極は第１画素制御線１１３に接続され、ドレイン電極は第２選択回路１３３に接続され、ゲート電極はＸＯＲ回路１３１の出力端子Ｎ８に接続されている。

このような第１選択回路１３２は、ＸＯＲ回路１３１から出力される切り替え信号（出力信号）に基づいて開閉可能になっている。これにより、ＸＯＲ回路１３１からの出力信号に基づき、第１画素制御線１１３および第２画素制御線１１４と第２選択回路１３３との間を開閉する。

なお、第１選択回路１３２に用いられるトランジスターの構造は、特に限定されないが、図３では、一例としてデュアルゲートのトランジスターを図示している。

また、第１選択回路１３２の回路構成は、図示のものに限定されず、それ以外の構成であってもよい。

−第２選択回路−
図３に示す第２選択回路１３３は、トランスファーゲート１３３１と、トランスファーゲート１３３２と、を備えている。

このうち、トランスファーゲート１３３１は、Ｐ型ＭＯＳトランジスター１３３１ａとＮ型ＭＯＳトランジスター１３３１ｂとを備えている。

そして、Ｐ型ＭＯＳトランジスター１３３１ａのソース電極は第１選択回路１３２のトランスファーゲート１３２１のドレイン電極に接続され、ドレイン電極は画素電極１２１に接続され、ゲート電極は第１メモリー回路１２２の出力端子Ｎ２に接続されている。また、Ｎ型ＭＯＳトランジスター１３３１ｂのソース電極は第１選択回路１３２のトランスファーゲート１３２１のドレイン電極に接続され、ドレイン電極は画素電極１２１に接続され、ゲート電極は第１メモリー回路１２２の出力端子Ｎ３に接続されている。

一方、トランスファーゲート１３３２は、Ｐ型ＭＯＳトランジスター１３３２ａとＮ型ＭＯＳトランジスター１３３２ｂとを備えている。

そして、Ｐ型ＭＯＳトランジスター１３３２ａのソース電極は第１選択回路１３２のトランスファーゲート１３２２のドレイン電極に接続され、ドレイン電極は画素電極１２１に接続され、ゲート電極は第１メモリー回路１２２の出力端子Ｎ３に接続されている。また、Ｎ型ＭＯＳトランジスター１３３２ｂのソース電極は第１選択回路１３２のトランスファーゲート１３２２のドレイン電極に接続され、ドレイン電極は画素電極１２１に接続され、ゲート電極は第１メモリー回路１２２の出力端子Ｎ８に接続されている。

このような第２選択回路１３３は、第１メモリー回路１２２の出力信号に基づいて開閉可能になっている。これにより、第１メモリー回路１２２からの出力信号に基づき、第１選択回路１３２と画素電極１２１との間を開閉する。

なお、第２選択回路１３３に用いられるトランジスターの構造は、特に限定されないが、図３では、一例としてデュアルゲートのトランジスターを図示している。

また、第１選択回路１３２および第２選択回路１３３は、それぞれ前述したようなトランスファーゲートを含んでいる。これにより、入力される信号に応じて第１画素制御線１１３および第２画素制御線１１４と画素電極１２１との接続を容易に切り替え可能なスイッチ回路１３を実現することができる。すなわち、第１画素制御線１１３および第２画素制御線１１４の電位を一定にしたままでも、画素電極１２１に入力する電位を切り替えることができる。これにより、装置構造の簡略化が図られる。また、第１画素制御線１１３と第２画素制御線１１４との間で電位の高低を切り替えた場合でも、切り替え前の同様の挙動を示すスイッチ回路１３を実現することができるので、例えば電位の高低が固定されることによってトランジスターの特性が経時的に劣化する不具合を抑制することができる。

また、第２選択回路１３３の回路構成は、図示のものに限定されず、それ以外の構成であってもよい。

＜表示装置の駆動方法＞
次に、図１に示す電気泳動表示装置１の駆動方法（第１実施形態に係る表示装置の駆動方法）について説明する。

電気泳動表示装置１の駆動方法は、第１メモリー回路１２２に第１画像信号を保持させる第１ステップと、第１メモリー回路１２２に第１画像信号の次の第２画像信号を保持させるとともに、第２メモリー回路１２３に第１画像信号を伝送する第２ステップと、第１画像信号と第２画像信号とを比較して、互いに相違している場合には第２画像信号に基づいて第１画素制御線１１３または第２画素制御線１１４のいずれかと画素電極１２１とを接続し、互いに同じである場合には接続しないように、スイッチ回路１３を駆動する第３ステップと、を有する。

このような駆動方法によれば、第１画像信号とその次の第２画像信号とを比較して、互いに同じである場合には、画素電極１２１に画素制御信号が供給されないようにすることができる。

ところで、このように、第１画像信号に対応する第１画像データと、第２画像信号に対応する第２画像データと、が同じである場合であって、電気泳動物質層７にメモリー特性がある場合等には、その画素１０２において表示を切り替える必要がないことから、本来、その画素１０２の粒子７１を泳動させる必要はない。

しかしながら、従来は、そのような場合であっても、画素電極１２１に画素制御信号が出力されていた。一方で、かかる画素制御信号の出力は、粒子７１の過剰な固着につながることがわかってきた。

そこで、本実施形態では、第１画像データと第２画像データとが互いに同じである場合には、画素電極１２１への画素制御信号の供給を遮断するように、スイッチ回路１３を構成している。つまり、表示を切り替える必要がない画素１０２については、スイッチ回路１３によって、画素電極１２１への画素制御信号の供給を遮断する。これにより、粒子７１が過剰に押し付けられることに伴う過剰な固着（表示の固着）が生じないことから、電気泳動表示装置１の表示品位の低下を抑制することができる。

以下、各ステップについて順次説明する。
≪第１駆動例≫
まず、第１駆動例について説明する。

図５は、図３に示すアクティブマトリクス回路基板１００において、１つの画素を駆動する際の２フレーム分の対向電極電源線１１５、第１画素制御線１１３および第２画素制御線１１４の電位を示すタイミングチャートである。

図５に示すように、電気泳動表示装置１では、第１画像信号転送期間ＳＴ１、第１画素駆動期間ＳＴ２、第２画像信号転送期間ＳＴ３および第２画素駆動期間ＳＴ４の順に移行することにより、画素１０２に２フレーム分の画像を生成する。

ここでは、第１画像データと第２画像データとが互いに同じである場合と互いに異なっている場合とに分けて説明する。

（第１画像データと第２画像データとが互いに同じ場合）
まず、第１画像データと第２画像データとが互いに同じである場合について説明する。

−第１画像信号転送期間ＳＴ１−
第１画像信号転送期間ＳＴ１では、まず、走査線１０４Ｒの選択信号をハイレベルに切り替える。これにより、その前の期間において第１メモリー回路１２２に保持されていた画像信号が、第２メモリー回路１２３に伝送される。この挙動は、後述する第２画像信号転送期間ＳＴ３において詳述する。次いで、走査線１０４Ｒの選択信号をローレベルに切り替えた後、走査線１０４Ｆの選択信号をハイレベルに切り替える。これにより、データ線１０５から第１メモリー回路１２２に対し、第１画像データに対応する第１画像信号が入力される。

例えば、データ線１０５からローレベルの第１画像信号が入力されると、第１選択用ＴＦＴ１２２１を介して第１ラッチ回路１２２２の入力端子Ｎ１の電位がローレベル（第２電源線１１２の電位に近い電位）になる。そうすると、第１ラッチ回路１２２２の出力端子Ｎ２の電位はハイレベル（第１電源線１１１の電位に近い電位）になり、出力端子Ｎ３の電位はローレベル（第２電源線１１２の電位に近い電位）になる。

以上のようにして、第１メモリー回路１２２に第１画像信号が保持される（第１ステップ）。

このとき、対向電極電源線１１５には信号を供給しない。一方、第１画素制御線１１３および第２画素制御線１１４には、ハイレベルおよびローレベルの電位を常時供給しておけばよい。

−第１画素駆動期間ＳＴ２−
第１画素駆動期間ＳＴ２では、後述する第２画素駆動期間ＳＴ４と同様、第１画像信号および第２画像信号に基づいて画素１０２の表示を制御するが、説明の便宜上、第２画素駆動期間ＳＴ４において詳細を説明する。

−第２画像信号転送期間ＳＴ３−
第２画像信号転送期間ＳＴ３では、まず、走査線１０４Ｒの選択信号をハイレベルに切り替える。これにより、第１メモリー回路１２２に保持されていた第１画像信号は、第２メモリー回路１２３に伝送される。

具体的には、第１ラッチ回路１２２２の出力端子Ｎ２の電位（第１画像信号の反転信号）が、第２メモリー回路１２３に伝送されると、第２選択用ＴＦＴ１２３１を介して第２ラッチ回路１２３２の入力端子Ｎ４の電位がハイレベルになる。そうすると、第２ラッチ回路１２３２の出力端子Ｎ５の電位はローレベルになる。つまり、出力端子Ｎ５の電位は第１画像信号となる。

その後、走査線１０４Ｒの選択信号をローレベルに切り替える。以上のようにして、第１メモリー回路１２２には第２画像信号が保持され、第２メモリー回路１２３には第１画像信号が保持される

一方、走査線１０４Ｒの選択信号をローレベルに切り替えた後、今度は、走査線１０４Ｆの選択信号をハイレベルに切り替える。つまり、走査線１０４Ｒおよび走査線１０４Ｆには、この順序で選択信号が伝送される。換言すれば、当該画素１０２には、対になった選択信号が伝送されることになる。走査線１０４Ｆの選択信号をハイレベルに切り替えると、データ線１０５から第１メモリー回路１２２に対して第２画像信号が入力される。つまり、第１画像データの次の画像データを第２画像データとするとき、この第２画像データに対応する第２画像信号が入力される。

ここでは、第１画像信号転送期間ＳＴ１において前述した第１画像信号がローレベルであると仮定していることから、それと同じローレベルの第２画像信号がデータ線１０５から入力される。入力された第２画像信号は、第１選択用ＴＦＴ１２２１を介して第１ラッチ回路１２２２の入力端子Ｎ１の電位をローレベルにする。そうすると、第１ラッチ回路１２２２の出力端子Ｎ２の電位はハイレベルになり、出力端子Ｎ３の電位がローレベルになる。つまり、出力端子Ｎ３の電位は第２画像信号であり、出力端子Ｎ２の電位は第２画像信号の反転信号となる。

以上のようにして、第１メモリー回路１２２には、第２画像信号が保持される（第２ステップ）。

なお、図２に示すように、画像表示部１０３にはマトリクス状に配列された複数の画素１０２が設けられていることから、例えば図２に示す複数の走査線１０４Ｆおよび走査線１０４Ｒには、それぞれ選択信号が対になって（信号群として）伝送される。また、その信号群は、例えば、ＳＣＡＮ０ＦおよびＳＣＡＮ０Ｒ、ＳＣＡＮ１ＦおよびＳＣＡＮ１Ｒ、・・・ＳＣＡＮｎＦおよびＳＣＡＮｎＲの順で、逐次、伝送される。

図６は、図２に示す複数の走査線１０４Ｆおよび走査線１０４Ｒに伝送される選択信号を示すタイミングチャートである。

図６に示すように、ＳＣＡＮ０ＦおよびＳＣＡＮ０Ｒに信号群が伝送された後、今度は、ＳＣＡＮ１ＦおよびＳＣＡＮ１Ｒに信号群が伝送され、その後、ＳＣＡＮｎＦおよびＳＣＡＮｎＲまで順次、信号群が伝送される。このようにして各画素１０２において、第１画像信号を第１メモリー回路１２２から第２メモリー回路１２３に移送するプロセス、および、第２画像信号を第１メモリー回路１２２に入力するプロセスをそれぞれ行うことができる。

−第２画素駆動期間ＳＴ４−
第２画素駆動期間ＳＴ４では、ＸＯＲ回路１３１の入力端子Ｎ６の電位と入力端子Ｎ７の電位とに基づいてスイッチ回路１３が駆動される。前述した第２画像信号転送期間ＳＴ３を経た結果、入力端子Ｎ６には第１画像信号が入力され、入力端子Ｎ７には第２画像信号が入力される。

ここでは、第１画素信号および第２画素信号は、前述したように互いに同じであると仮定している。そのため、排他的論理和回路であるＸＯＲ回路１３１からは、第１画素制御線１１３または第２画素制御線１１４のいずれかと画素電極１２１とが接続されないようにする制御信号が、第１選択回路１３２に対して伝送される。

具体的には、入力端子Ｎ６に入力される第１画像信号と入力端子Ｎ７に入力される第２画像信号とがそれぞれローレベルになることから、ＣＭＯＳインバーター１３１１ではＰ型ＭＯＳトランジスター１３１１ａがオンになり、ＣＭＯＳインバーター１３１２のＰ型ＭＯＳトランジスター１３１２ａおよびトランスファーゲート１３１４のＰ型ＭＯＳトランジスター１３１４ａがそれぞれオンになるため、ＸＯＲ回路１３１の出力端子Ｎ８の電位がローレベルになる。

また、それに伴い、ＣＭＯＳインバーター１３１３ではＰ型ＭＯＳトランジスター１３１３ａがオンになるため、第１電源線１１１の電位が引かれ、ＸＯＲ回路１３１の出力端子Ｎ９の電位がハイレベルになる。

その結果、第１選択回路１３２では、トランスファーゲート１３２１のＰ型ＭＯＳトランジスター１３２１ａのゲート電極およびトランスファーゲート１３２２のＰ型ＭＯＳトランジスター１３２２ａのゲート電極に前述した出力端子Ｎ９のハイレベルがそれぞれ入力されるとともに、Ｎ型ＭＯＳトランジスター１３２１ｂのゲート電極およびＮ型ＭＯＳトランジスター１３２２ｂのゲート電極に前述した出力端子Ｎ８のローレベルがそれぞれ入力される。このため、トランスファーゲート１３２１、１３２２はいずれもオフとなる。

これにより、第１画素制御線１１３および第２画素制御線１１４は、前述した「第３状態」のように、第２選択回路１３３の手前で遮断されることとなる（第３ステップ）。その結果、画素電極１２１には画素制御信号が供給されず、電気泳動物質層７の粒子７１は泳動しない。このようにして、第１画像データと第２画像データとが互いに同じである場合には、粒子７１の過剰な固着を抑制することができる。換言すれば、スイッチ回路１３は、最新である第２画像データ（新画像データ）とその１つ前のフレームの第１画像データ（旧画像データ）とを比較し、新画像データが旧画像データと同じであれば、粒子７１を泳動させないように第１画素制御線１１３および第２画素制御線１１４のスイッチングを制御する。その結果、いわゆる焼き付きの発生といった電気泳動表示装置１の表示品位の低下を抑制することができる。

また、上述した効果を奏するにあたって電界を発生させない分、消費電力の低減を図ることができ、また、従来技術の課題とされているチラつきといった官能的な表示品位の低下を招くことなく（表示品位に影響を及ぼすことなく）、上述した効果を得ることができる。

さらに、第１画素制御線１１３のような比較的高い電位をスイッチングする回数を減らすことができる。このため、スイッチング素子の劣化を抑制し、アクティブマトリクス回路基板１００の長寿命化を図ることができる。

また、アクティブマトリクス回路基板１００は、上記のような表示品位を低下させることなく表示の固着を抑制し得る電気泳動表示装置１に適用可能なアクティブマトリクス回路となる。

なお、以上の説明では、第１画像信号および第２画像信号がそれぞれローレベルである場合について説明したが、双方がハイレベルである場合についても同様の原理で同様の効果を奏するため、その説明を省略する。

また、第１実施形態に係るスイッチ回路１３によれば、ＸＯＲ回路１３１、第１選択回路１３２および第２選択回路１３３というハードウェアによって、画像の書き換えをしない画素１０２について電界を発生させない駆動を行い、粒子７１の過剰な固着を防止するという効果が奏される。このため、かかる駆動をソフトウェアによって行う場合に比べて、制御部１１０等における負荷を軽減させることができる。

（第１画像データと第２画像データとが互いに異なっている場合）
次に、第１画像データと第２画像データとが互いに異なっている場合について説明する。なお、双方のデータが互いに同じである場合と異なる事項についてのみ説明し、同様の事項についてはその説明を省略する。

−第１画像信号転送期間ＳＴ１−
第１画像信号転送期間ＳＴ１では、第１画像データと第２画像データとが互いに同じ場合と同様にして、第１メモリー回路１２２に保持されていた画像信号が第２メモリー回路１２３に伝送されるとともに、第１メモリー回路１２２に例えばローレベルの第１画像信号が保持される（第１ステップ）。

−第１画素駆動期間ＳＴ２−
第１画素駆動期間ＳＴ２では、第１画像データと第２画像データとが互いに同じ場合と同様にして、第１画像信号および第２画像信号に基づいて画素１０２の表示を制御する。

−第２画像信号転送期間ＳＴ３−
第２画像信号転送期間ＳＴ３では、まず、走査線１０４Ｒの選択信号をハイレベルに切り替える。これにより、第１メモリー回路１２２に保持されていた画像信号が、第２メモリー回路１２３に伝送される。

具体的には、第１ラッチ回路１２２２の出力端子Ｎ２の電位（第１画像信号の反転信号）が、第２メモリー回路１２３に伝送されると、第２選択用ＴＦＴ１２３１を介して第２ラッチ回路１２３２の入力端子Ｎ４の電位がローレベルになる。そうすると、第２ラッチ回路１２３２の出力端子Ｎ５の電位はハイレベルになる。

その後、走査線１０４Ｒの選択信号をローレベルに切り替える。以上のようにして、第１メモリー回路１２２には第２画像信号が保持され、第２メモリー回路１２３には第１画像信号が保持される

一方、走査線１０４Ｒの選択信号をローレベルに切り替えた後、今度は、走査線１０４Ｆの選択信号をハイレベルに切り替える。これにより、データ線１０５から第１メモリー回路１２２に対して第２画像信号が入力される。

ここでは、前述した第１画像信号がローレベルであることを仮定しているから、それと異なるハイレベルの第２画像信号がデータ線１０５から入力される。入力された第２画像信号は、第１選択用ＴＦＴ１２２１を介して第１ラッチ回路１２２２の入力端子Ｎ１の電位をハイレベルにする。そうすると、第１ラッチ回路１２２２の出力端子Ｎ２の電位はローレベルになり、出力端子Ｎ３の電位がハイレベルになる。

以上のようにして、第１メモリー回路１２２には、第２画像信号が保持される（第２ステップ）。

−第２画素駆動期間ＳＴ４−
第２画素駆動期間ＳＴ４では、ＸＯＲ回路１３１の入力端子Ｎ６の電位と入力端子Ｎ７の電位とに基づいてスイッチ回路１３が駆動される。前述した第２画像信号転送期間ＳＴ３を経た結果、入力端子Ｎ６には前述した第１画像信号転送期間ＳＴ１において第２メモリー回路１２３に保持された第１画像信号が入力されることとなり、一方、入力端子Ｎ７には前述した第２画像信号転送期間ＳＴ３において第１メモリー回路１２２に保持された第２画像信号が入力される。

ここでは、第１画素信号および第２画素信号が互いに異なっている場合について説明している。そのため、排他的論理和回路であるＸＯＲ回路１３１からは、第１画素制御線１１３または第２画素制御線１１４と画素電極１２１とが接続されるようにする制御信号が、第１選択回路１３２に対して伝送されることとなる。

具体的には、入力端子Ｎ６に入力される第１画像信号がハイレベルであり、入力端子Ｎ７に入力される第２画像信号がローレベルになることから、ＣＭＯＳインバーター１３１１ではＮ型ＭＯＳトランジスター１３１１ｂがオンになり、ＣＭＯＳインバーター１３１２のＰ型ＭＯＳトランジスター１３１２ａおよびトランスファーゲート１３１４のＰ型ＭＯＳトランジスター１３１４ａがそれぞれオンになるため、ＸＯＲ回路１３１の出力端子Ｎ８の電位がハイレベルになる。

また、それに伴い、ＣＭＯＳインバーター１３１３ではＮ型ＭＯＳトランジスター１３１３ｂがオンになるため、第２電源線１１２の電位が引かれ、ＸＯＲ回路１３１の出力端子Ｎ９の電位がローレベルになる。

その結果、第１選択回路１３２では、トランスファーゲート１３２１のＰ型ＭＯＳトランジスター１３２１ａのゲート電極およびトランスファーゲート１３２２のＰ型ＭＯＳトランジスター１３２２ａのゲート電極に前述した出力端子Ｎ９のローレベルがそれぞれ入力されるとともに、Ｎ型ＭＯＳトランジスター１３２１ｂのゲート電極およびＮ型ＭＯＳトランジスター１３２２ｂのゲート電極に前述した出力端子Ｎ８のハイレベルがそれぞれ入力される。このため、トランスファーゲート１３２１、１３２２はいずれもオンとなる。

これにより、第１画素制御線１１３および第２画素制御線１１４は、その電位が第２選択回路１３３まで供給されることとなる。なお、第１画素制御線１１３にはハイレベルの画素制御信号が、第２画素制御線１１４にはローレベルの画素制御信号が、それぞれ常時供給されている。

また、第１メモリー回路１２２から出力された画像信号は、第２選択回路１３３に対して伝送される。

具体的には、第１ラッチ回路の出力端子Ｎ３の電位はハイレベルであり、第１ラッチ回路の出力端子Ｎ２の電位はローレベルになることから、トランスファーゲート１３３１がオンとなり、トランスファーゲート１３３２がオフとなる。これにより、第２選択回路１３３では第２画素制御線１１４が選択されることとなり、前述した「第２状態」のように、第２画素制御線１１４の画素選択信号（ローレベル）が画素電極１２１に供給される（第３ステップ）。

一方、前述した第１画素駆動期間ＳＴ２および第２画素駆動期間ＳＴ４では、それぞれ対向電極電源線１１５に対し、ハイレベルとローレベルを繰り返すパルス波が供給される。したがって、画素１０２では、対向電極２０２にハイレベルが供給されている期間において、画素電極１２１と対向電極２０２との間に電位差が生じ、粒子７１が泳動する。

この説明の例では、正に帯電している白粒子７１ｂが画素電極１２１側に泳動し、負に帯電している黒粒子７１ａが対向電極２０２側に泳動する。これにより、この画素１０２の表示面には黒色が表示される。

また、これとは反対に、第１画像信号がハイレベルであり、第２画像信号がローレベルである場合には、トランスファーゲート１３３１がオフとなり、トランスファーゲート１３３２がオンとなる。これにより、第２選択回路１３３では第１画素制御線１１３が選択されることとなり、前述した「第１状態」のように、第１画素制御線１１３の画素選択信号（ハイレベル）が画素電極１２１に供給される（第３ステップ）。

このため、対向電極２０２にローレベルが供給されている期間において、負に帯電している黒粒子７１ａが画素電極１２１側に泳動し、正に帯電している白粒子７１ｂが対向電極２０２側に泳動する。これにより、この画素１０２の表示面には白色が表示される。
以上のようにして画素１０２に任意の画像を表示することができる。

そして、以上のような第２画像信号転送期間ＳＴ３および第２画素駆動期間ＳＴ４をその後繰り返すことにより、表示期間中にわたって上述した効果が奏される。

≪第２駆動例≫
次に、第２駆動例について説明する。

以下、第２駆動例について説明するが、以下の説明では前述した第１駆動例との相違点を中心に説明し、同様の事項についてはその説明を省略する。

図７は、図３に示すアクティブマトリクス回路基板１００において、１つの画素を最初に駆動する際の１フレーム分の対向電極電源線１１５、第１画素制御線１１３および第２画素制御線１１４の電位を示すタイミングチャートである。

一般的に、電気泳動表示装置１に電源を投入した直後やリセットした直後、あるいは表示設定を変更した直後といったタイミングでは、粒子７１の挙動が意図せず乱れる可能性がある。このような場合には、第２メモリー回路１２３に保持されている第１画像信号と、粒子７１の挙動と、が対応していない可能性が高い。このため、１つ前のフレームにおける第１画像信号と粒子７１の挙動とが対応しているという前提が崩れている可能性が高く、それゆえ、粒子７１が意図しない挙動を示すことによって目的とする表示内容から逸脱してしまうおそれがある。

そこで、第２駆動例では、図７に示すように、最初のフレームにおいて、最初に表示させたい画像データ（電気泳動表示装置１に表示すべき画像のデータ）を第２画像データとするように２種類の画像信号を連続して入力する。

そして、第２画像データの前の第１画像データは、いわゆるダミーとする。つまり、第１画像データは、第２画像データの反転画像（電気泳動表示装置１に表示すべき画像を反転させた反転画像）になるように生成する。

具体的には、最初に表示させたい画像データに対応する画像信号がローレベルであると仮定すると、第２画像信号をローレベルとし、第１画像信号をハイレベルとする。したがって、第１画像信号転送期間ＳＴ５では、まず、第１メモリー回路１２２にハイレベルの第１画像信号を保持させる（第１ステップ）。

次に、第２画像信号転送期間ＳＴ６では、第２メモリー回路１２３にはハイレベルの第１画像信号が保持され、第１メモリー回路１２２にはローレベルの第２画像信号を保持させる（第２ステップ）。

その結果、全ての画素１０２において、第１画像信号と第２画像信号とが異なることになる。このため、画素駆動期間ＳＴ７では、全ての画素電極１２１に画素制御信号が供給されるようにスイッチ回路１３が駆動されることとなる（第３ステップ）。その結果、それまでの粒子７１の挙動によらず、各画素１０２において粒子７１を意図通りに泳動させ、意図通りに表示させることができる。

なお、上記のような制御は、必ずしも全ての画素１０２において行われる必要はなく、一部の画素１０２において行うようにしてもよい。

また、この第２駆動例は、電気泳動表示装置１の全ての画素１０２に白色を表示（全白表示）したり、黒色を表示（全黒表示）したりする場合にも、有効である。

例えば、全白表示をさせる場合には、全ての画素１０２について、第１画像信号をローレベルとし、第２画像信号をハイレベルとした上で、上述した第２駆動例で電気泳動表示装置１を駆動する。

一方、全黒表示をさせる場合には、全ての画素１０２について、第１画像信号をハイレベルとし、第２画像信号をローレベルとした上で、上述した第２駆動例で電気泳動表示装置１を駆動する。

以上のようにして全白表示および全黒表示を行うことにより、表示ムラの発生を抑えることができる。すなわち、全白表示や全黒表示の場合、全ての画素１０２が同じ表示をすることになるため、いわゆる表示ムラが目立ち易い傾向があるが、第２駆動例によれば、かかる表示ムラを最小限に抑えることができる。これは、全ての画素１０２において同時に表示を切り替えるため、一部の画素１０２のみを選択的に駆動して全白表示や全黒表示を行う場合に比べて、粒子７１の挙動が揃いやすくなることによるものである。

≪第２実施形態≫
次に、本発明のアクティブマトリクス回路の第２実施形態について説明する。

図８は、第２実施形態に係るアクティブマトリクス回路が適用されたアクティブマトリクス回路基板の回路構成および対向電極に接続されている配線を示す回路図である。なお、図８では、回路図の一部を記号化および簡略化して示す。

以下、第２実施形態について説明するが、以下の説明では、第１実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、図８において、前述した第１実施形態と同様の構成には、同一符号を付してある。

前述した第１実施形態では、スイッチ回路１３がＸＯＲ回路１３１、第１選択回路１３２および第２選択回路１３３を備えているのに対し、本実施形態では、スイッチ回路１３がＸＯＲ回路１３１、第３選択回路１３４および第４選択回路１３５を備えている。

言い換えると、第１実施形態では、第１選択回路１３２において、第１画素制御線１１３および第２画素制御線１１４と第２選択回路１３３との間を開閉することによりスイッチ回路１３が機能しているのに対し、本実施形態では、第３選択回路１３４において、第１メモリー回路１２２と第４選択回路１３５との間を開閉することによりスイッチ回路１３が機能している。

すなわち、図８に示すスイッチ回路１３は、第１メモリー回路１２２の出力信号および第２メモリー回路１２３の出力信号がそれぞれ入力されるように設けられたＸＯＲ回路１３１と、ＸＯＲ回路１３１の出力信号に基づいて開閉可能な第３選択回路１３４と、第３選択回路１３４の出力信号に基づいて開閉可能な第４選択回路１３５と、を備えている。

そして、第３選択回路１３４は、第１メモリー回路１２２と第４選択回路１３５との間に設けられ、第４選択回路１３５は、第１画素制御線１１３（図４参照）および第２画素制御線１１４（図４参照）と画素電極１２１との間に設けられている。

−ＸＯＲ回路−
図８に示すＸＯＲ回路１３１は、図３に示すＸＯＲ回路１３１と同様である。

−第３選択回路−
図８に示す第３選択回路１３４は、２つのスイッチング素子１３４１、１３４２で構成されている。そして、第３選択回路１３４は、ＸＯＲ回路１３１から出力される切り替え信号（出力信号）に基づいて開閉可能になっている。これにより、ＸＯＲ回路１３１からの出力信号に基づき、第１メモリー回路１２２と第４選択回路１３５との間を開閉する。

なお、第３選択回路１３４の回路構成は、図示のものに限定されず、それ以外の構成であってもよい。

−第４選択回路−
図８に示す第４選択回路１３５は、２つのスイッチング素子１３５１、１３５２で構成されている。そして、第４選択回路１３５は、第３選択回路１３４から出力される信号に基づいて開閉可能になっている。これにより、第３選択回路１３４からの出力信号に基づき、第１画素制御線（図示せず）および第２画素制御線（図示せず）と画素電極１２１との間を開閉する。

なお、第４選択回路１３５の回路構成は、図示のものに限定されず、それ以外の構成であってもよい。
以上のような第２実施形態においても、第１実施形態と同様の効果が得られる。

また、第２実施形態に係るスイッチ回路１３によれば、ＸＯＲ回路１３１、第３選択回路１３４および第４選択回路１３５というハードウェアによって、画像の書き換えをしない画素１０２について電界を発生させない駆動を行い、粒子７１の固着を防止するという効果が奏される。このため、かかる駆動をソフトウェアによって行う場合に比べて、制御部１１０等における負荷を軽減させることができる。

さらに、第２実施形態では、前述したように、第１メモリー回路１２２からの出力信号を第３選択回路１３４においてスイッチングしている。この点は、より低い電位をスイッチングすれば済むため、スイッチング素子における劣化を抑制し得るという利点を生じる。

≪第３実施形態≫
次に、本発明のアクティブマトリクス回路の第３実施形態について説明する。

図９は、第３実施形態に係るアクティブマトリクス回路が適用されたアクティブマトリクス回路基板の回路構成および対向電極に接続されている配線を示す回路図である。

以下、第３実施形態について説明するが、以下の説明では、第１実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、図９において、前述した第１実施形態と同様の構成には、同一符号を付してある。

前述した第１実施形態では、ＸＯＲ回路１３１の入力端子Ｎ６が、第２ラッチ回路１２３２に含まれるＰ型ＭＯＳトランジスター１２３２ｂのドレイン電極およびＮ型ＭＯＳトランジスター１２３２ｄのドレイン電極に接続されているのに対し、本実施形態では、第２選択用ＴＦＴ１２３１のドレイン電極に接続されている。すなわち、本実施形態に係る第２ラッチ回路１２３２の出力端子Ｎ５は、第２選択用ＴＦＴ１２３１のドレイン電極に接続されている。

また、前述した第１実施形態では、ＸＯＲ回路１３１の入力端子Ｎ７が、第１ラッチ回路１２２２に含まれるＰ型ＭＯＳトランジスター１２２２ｂのドレイン電極およびＮ型ＭＯＳトランジスター１２２２ｄのドレイン電極に接続されているのに対し、本実施形態では、第１選択用ＴＦＴ１２２１のドレイン電極に接続されている。すなわち、本実施形態に係る第１ラッチ回路１２２２の出力端子Ｎ３は、第１選択用ＴＦＴ１２２１のドレイン電極に接続されている。

以上のように回路構成が異なっている結果、第１実施形態では、ＸＯＲ回路１３１の入力端子Ｎ６に対して第２ラッチ回路１２３２に保持されている入力信号の反転信号が入力され、ＸＯＲ回路１３１の入力端子Ｎ７に対して第１ラッチ回路１２２２に保持されている入力信号の反転信号が入力されるのに対し、本実施形態では、ＸＯＲ回路１３１の入力端子Ｎ６に対して第２ラッチ回路１２３２に保持されている入力信号が入力され、ＸＯＲ回路１３１の入力端子Ｎ７に対して第１ラッチ回路１２２２に保持されている入力信号が入力されるという点で相違することとなる。
なお、以上のような第３実施形態においても、第１実施形態と同様の効果が得られる。

≪第４実施形態≫
次に、本発明のアクティブマトリクス回路の第４実施形態について説明する。

図１０は、第４実施形態に係るアクティブマトリクス回路が適用されたアクティブマトリクス回路基板の回路構成および対向電極に接続されている配線を示す回路図である。

以下、第４実施形態について説明するが、以下の説明では、第１実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、図１０において、前述した第１実施形態と同様の構成には、同一符号を付してある。

前述した第１実施形態では、第１選択用ＴＦＴ１２２１および第２選択用ＴＦＴ１２３１が互いに異なる走査線１０４Ｆおよび走査線１０４Ｒに接続されているのに対し、本実施形態では、同一の走査線１０４に接続されている。すなわち、第１実施形態では、各画素１０２に対して２本の走査線１０４Ｆ、１０４Ｒ（図３参照）を対応させているのに対し、本実施形態では、各画素１０２に対して１本の走査線１０４を対応させている。

また、本実施形態は、走査線１０４と第１選択用ＴＦＴ１２２１との間に設けられた立ち下がりエッジ検出回路１２２５、および、走査線１０４と第２選択用ＴＦＴ１２３１との間に設けられた立ち上がりエッジ検出回路１２３５を備えている。

このうち、立ち下がりエッジ検出回路１２２５は、走査線１０４に伝送された選択信号のハイレベルからローレベルへの切り替わりを検出し、パルス信号を第１選択用ＴＦＴ１２２１に向けて出力する機能を有する回路である。一方、立ち上がりエッジ検出回路１２３５は、走査線１０４に伝送された選択信号のローレベルからハイレベルへの切り替わりを検出し、パルス信号を第２選択用ＴＦＴ１２３１に向けて出力する機能を有する回路である。

以上のような回路を有することにより、本実施形態では、１本の走査線１０４であっても、第２メモリー回路１２３および第１メモリー回路１２２をこの順で動作させることができる。なお、立ち下がりエッジ検出回路１２２５および立ち上がりエッジ検出回路１２３５には、公知のパルスエッジ検出回路（例えばフリップフロップ等を含む回路）を用いることができる。

また、図１０に示す走査線１０４は、画素１０２の行に対応してそれぞれ複数本設けられているが、各走査線１０４に伝送される選択信号のタイミングは、前述した図６の場合と同様、互いに異なるように設定される。

図１１は、図１０に示す走査線１０４に伝送される選択信号のタイミングが、複数の走査線１０４の間で異なることを示すタイミングチャートである。なお、図１１では、複数の画素１０２のうち、０行目に対応する走査線１０４を特にＳＣＡＮ０とし、１行目に対応する走査線１０４を特にＳＣＡＮ１とし、任意のｎ行目に対応する走査線１０４を特にＳＣＡＮｎとする。

本実施形態では、図１１に示すように、選択信号がＳＣＡＮ０に選択信号が伝送された後、今度は、ＳＣＡＮ１に選択信号が伝送され、その後、ＳＣＡＮｎまで順次、選択信号が伝送される。

ここで、選択信号は、前述したように２値の電位を有する信号であるため、図１１の下方から上方へ向かう矢印で表された立ち上がりエッジと、上方から下方へ向かう矢印で表された立ち下がりエッジと、を含んでいる。このため、前述した立ち上がりエッジ検出回路１２３５は、上方へ向かう矢印のタイミングで信号を出力し、前述した立ち下がりエッジ検出回路１２２５は、下方へ向かう矢印のタイミングで信号を出力する。その結果、各画素１０２において、第１実施形態と同様、第１画像信号を第１メモリー回路１２２から第２メモリー回路１２３に移送するプロセス、および、第２画像信号を第１メモリー回路１２２に入力するプロセスを、この順でそれぞれ行うことができる。

なお、本実施形態に係る立ち下がりエッジ検出回路１２２５および立ち上がりエッジ検出回路１２３５は、他の回路で代替することもできる。

例えば、立ち下がりエッジ検出回路１２２５を任意の遅延回路で代替する一方、立ち上がりエッジ検出回路１２３５を省略するようにしてもよい。この場合、走査線１０４の選択信号は、まず、第２選択用ＴＦＴ１２３１および遅延回路に伝送され、第２選択用ＴＦＴ１２３１を切り替えるとともに、遅延回路における遅延時間ののち、第１選択用ＴＦＴ１２２１を切り替えることができる。このため、図１１の場合と同様、第１画像信号を第１メモリー回路１２２から第２メモリー回路１２３に移送するプロセス、および、第２画像信号を第１メモリー回路１２２に入力するプロセスを、この順でそれぞれ行うことができる。

以上のような第４実施形態においても、第１実施形態と同様の効果が得られる。また、走査線１０４の本数を減らすことができる。なお、遅延回路には、公知の遅延回路（例えばキャパシター等を含む回路）を用いることができる。

＜電子機器＞
次に、本発明の電子機器の実施形態について説明する。本実施形態に係る電子機器は、前記実施形態に係る表示装置を備えている。

図１２は、本発明の電子機器の実施形態が適用された腕時計の正面図である。
図１２に示す腕時計４０１（本発明の電子機器の実施形態）は、時計ケース４０２と、時計ケース４０２に連結された一対のバンド４０３と、を備えている。時計ケース４０２の正面には、電気泳動表示装置４０５（本発明の表示装置の実施形態）と、秒針４２１と、分針４２２と、時針４２３と、が設けられている。時計ケース４０２の側面には、操作子としての竜頭４１０と操作ボタン４１１とが設けられている。

図１３は、図１２に示す腕時計の側断面図である。
図１３に示す時計ケース４０２の内部には収容部４０２Ａが設けられている。収容部４０２Ａには、ムーブメント４０４と電気泳動表示装置４０５とが収容されている。収容部４０２Ａの一端側（時計正面側）には、ガラス製または樹脂製の透明カバー４０７が設けられている。収容部４０２Ａの他端側（時計裏側）には、パッキン４０８を介して裏蓋４０９が螺合され、裏蓋４０９および透明カバー４０７により時計ケース４０２が密封されている。

ムーブメント４０４は、秒針４２１、分針４２２および時針４２３からなるアナログ指針が連結された運針機構（図示せず）を有している。この運針機構がアナログ指針を回転駆動し、設定された時刻を表示する時刻表示部として機能する。

電気泳動表示装置４０５は、ムーブメント４０４の時計正面側に配置され、腕時計４０１の表示部を構成する。電気泳動表示装置４０５の表示面は、ここでは円形状であるが、例えば正八角形状、十六角形状など、他の形状としてもよい。電気泳動表示装置４０５の中央部には、電気泳動表示装置４０５の表裏を貫通する貫通孔４０５Ａが形成されている。貫通孔４０５Ａには、ムーブメント４０４の運針機構（図示せず）の秒車４２４、二番車４２５および筒車４２６の各軸が挿入されている。各軸の先端には秒針４２１、分針４２２および時針４２３がそれぞれ取り付けられている。

なお、図１２、１３に示す電気泳動表示装置４０５は、例えば文字盤の画像を表示するように構成されているが、文字盤に加え、秒針、分針および時針も表示するように構成されていてもよい。その場合、上述した秒針４２１、分針４２２および時針４２３やムーブメント４０４等は省略することができる。また、秒針、分針および時針を表示する、いわゆるアナログ表示に代えて、時計のデジタル表示がなされるように構成されていてもよい。
本発明の電子機器は、時計以外にも適用される。

図１４は、本発明の電子機器の実施形態が適用された電子ペーパーの構成を示す斜視図である。

図１４に示す電子ペーパー５００は、表示部５０１（本発明の表示装置の実施形態）を備えている。電子ペーパー５００は可撓性を有し、従来の紙と同様の質感および柔軟性を有する書換え可能なシートからなる本体５０２を備えている。

図１５は、本発明の電子機器の実施形態が適用された電子ノートの構成を示す斜視図である。

図１５に示す電子ノート６００は、図１４に示す電子ペーパー５００が複数枚束ねられ、かつ、カバー６０１に挟まれてなるものである。カバー６０１は、例えば外部の装置から送られる表示データを入力する表示データ入力手段（図示せず）を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。

以上のような腕時計４０１、電子ペーパー５００および電子ノート６００等の電子機器は、本発明の表示装置を備えていることで、アクティブマトリクス回路基板１００によってもたらされる効果を享受することができるので、信頼性の高いものとなる。

以上、本発明のアクティブマトリクス回路、表示装置、表示装置の駆動方法および電子機器について、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではない。

例えば、アクティブマトリクス回路、表示装置および電子機器では、各部の構成は、同様の機能を有する任意の構成のものに置換することができ、また、他の任意の構成を付加することもできる。具体的には、アクティブマトリクス回路、表示装置および電子機器等の各部は、同様の機能を有する回路や素子等で代替可能である。

また、表示装置の駆動方法は、前記実施形態に任意の目的の工程が追加されたものであってもよい。

また、表示装置は、電気泳動表示装置に限定されず、電界を利用して表示媒体を駆動して表示を切り替えるその他の表示装置（例えば液晶表示装置等）であってもよい。

１…電気泳動表示装置、７…電気泳動物質層、１０…バックプレーン、１３…スイッチ回路、２０…フロントプレーン、７０…分散液、７１…粒子、７１ａ…黒粒子、７１ｂ…白粒子、７２…分散媒、９１…隔壁、９２…封止部、１００…アクティブマトリクス回路基板、１０２…画素、１０３…画像表示部、１０４…走査線、１０４Ｆ…走査線、１０４Ｒ…走査線、１０５…データ線、１０６…走査線駆動回路、１０７…データ線駆動回路、１０８…電源変調部、１１０…制御部、１１１…第１電源線、１１２…第２電源線、１１３…第１画素制御線、１１４…第２画素制御線、１１５…対向電極電源線、１２０…電極基板、１２１…画素電極、１２２…第１メモリー回路、１２３…第２メモリー回路、１３１…ＸＯＲ回路、１３２…第１選択回路、１３３…第２選択回路、１３４…第３選択回路、１３５…第４選択回路、２０１…対向基板、２０２…対向電極、４０１…腕時計、４０２…時計ケース、４０２Ａ…収容部、４０３…バンド、４０４…ムーブメント、４０５…電気泳動表示装置、４０５Ａ…貫通孔、４０７…透明カバー、４０８…パッキン、４０９…裏蓋、４１０…竜頭、４１１…操作ボタン、４２１…秒針、４２２…分針、４２３…時針、４２４…秒車、４２５…二番車、４２６…筒車、５００…電子ペーパー、５０１…表示部、５０２…本体、６００…電子ノート、６０１…カバー、１２２１…第１選択用ＴＦＴ、１２２２…第１ラッチ回路、１２２２ａ…Ｐ型ＭＯＳトランジスター、１２２２ｂ…Ｐ型ＭＯＳトランジスター、１２２２ｃ…Ｎ型ＭＯＳトランジスター、１２２２ｄ…Ｎ型ＭＯＳトランジスター、１２２５…立ち下がりエッジ検出回路、１２３１…第２選択用ＴＦＴ、１２３２…第２ラッチ回路、１２３２ａ…Ｐ型ＭＯＳトランジスター、１２３２ｂ…Ｐ型ＭＯＳトランジスター、１２３２ｃ…Ｎ型ＭＯＳトランジスター、１２３２ｄ…Ｎ型ＭＯＳトランジスター、１２３５…立ち上がりエッジ検出回路、１３１１…ＣＭＯＳインバーター、１３１１ａ…Ｐ型ＭＯＳトランジスター、１３１１ｂ…Ｎ型ＭＯＳトランジスター、１３１２…ＣＭＯＳインバーター、１３１２ａ…Ｐ型ＭＯＳトランジスター、１３１２ｂ…Ｎ型ＭＯＳトランジスター、１３１３…ＣＭＯＳインバーター、１３１３ａ…Ｐ型ＭＯＳトランジスター、１３１３ｂ…Ｎ型ＭＯＳトランジスター、１３１４…トランスファーゲート、１３１４ａ…Ｐ型ＭＯＳトランジスター、１３１４ｂ…Ｎ型ＭＯＳトランジスター、１３２１…トランスファーゲート、１３２１ａ…Ｐ型ＭＯＳトランジスター、１３２１ｂ…Ｎ型ＭＯＳトランジスター、１３２２…トランスファーゲート、１３２２ａ…Ｐ型ＭＯＳトランジスター、１３２２ｂ…Ｎ型ＭＯＳトランジスター、１３３１…トランスファーゲート、１３３１ａ…Ｐ型ＭＯＳトランジスター、１３３１ｂ…Ｎ型ＭＯＳトランジスター、１３３２…トランスファーゲート、１３３２ａ…Ｐ型ＭＯＳトランジスター、１３３２ｂ…Ｎ型ＭＯＳトランジスター、１３４１…スイッチング素子、１３４２…スイッチング素子、１３５１…スイッチング素子、１３５２…スイッチング素子、Ｎ１…入力端子、Ｎ２…出力端子、Ｎ３…出力端子、Ｎ４…入力端子、Ｎ５…出力端子、Ｎ６…入力端子、Ｎ７…入力端子、Ｎ８…出力端子、Ｎ９…出力端子、ＳＴ１…第１画像信号転送期間、ＳＴ２…第１画素駆動期間、ＳＴ３…第２画像信号転送期間、ＳＴ４…第２画素駆動期間、ＳＴ５…第１画像信号転送期間、ＳＴ６…第２画像信号転送期間、ＳＴ７…画素駆動期間

Claims (8)

1. 走査線と、
   データ線と、
   第１画素制御線と、
   第２画素制御線と、
   前記走査線と前記データ線との交差に対応して設けられた複数の画素と、
   前記画素に対応して設けられた、画素電極、第１メモリー回路、第２メモリー回路、ならびに前記画素電極と前記第１画素制御線および前記第２画素制御線との間に設けられたスイッチ回路と、
   を有し、
   前記スイッチ回路は、前記第１メモリー回路の出力信号および前記第２メモリー回路の出力信号に基づいて作動し、前記画素電極と前記第１画素制御線とを接続する第１状態、前記画素電極と前記第２画素制御線とを接続する第２状態、ならびに前記画素電極を前記第１画素制御線および前記第２画素制御線の双方に接続しない第３状態のうちのいずれかを選択するように構成されていることを特徴とするアクティブマトリクス回路。
2. 前記スイッチ回路は、前記第１メモリー回路の出力信号および前記第２メモリー回路の出力信号がそれぞれ入力されるように設けられたＸＯＲ回路と、前記ＸＯＲ回路の出力信号に基づいて開閉可能な第１選択回路と、前記第１メモリー回路の出力信号に基づいて開閉可能な第２選択回路と、を備えており、
   前記第１選択回路は、前記第１画素制御線および前記第２画素制御線と前記第２選択回路との間に設けられ、
   前記第２選択回路は、前記第１選択回路と前記画素電極との間に設けられている請求項１に記載のアクティブマトリクス回路。
3. 前記スイッチ回路は、前記第１メモリー回路の出力信号および前記第２メモリー回路の出力信号がそれぞれ入力されるように設けられたＸＯＲ回路と、前記ＸＯＲ回路の出力信号に基づいて開閉可能な第３選択回路と、前記第３選択回路の出力信号に基づいて開閉可能な第４選択回路と、を備えており、
   前記第３選択回路は、前記第１メモリー回路と前記第４選択回路との間に設けられ、
   前記第４選択回路は、前記第１画素制御線および前記第２画素制御線と前記画素電極との間に設けられている請求項１に記載のアクティブマトリクス回路。
4. 前記スイッチ回路は、トランスファーゲートを含む請求項１ないし３のいずれか１項に記載のアクティブマトリクス回路。
5. 請求項１ないし４のいずれか１項に記載のアクティブマトリクス回路と、
   前記画素電極と対向して設けられた対向電極と、
   前記画素電極と前記対向電極との間に設けられている電気光学層と、
   を有することを特徴とする表示装置。
6. 走査線と、
   データ線と、
   第１画素制御線と、
   第２画素制御線と、
   前記走査線と前記データ線との交差に対応して設けられた複数の画素と、
   前記画素に対応して設けられた、画素電極、第１メモリー回路、第２メモリー回路、ならびに前記画素電極と前記第１画素制御線および前記第２画素制御線との間に設けられたスイッチ回路と、
   前記画素電極と対向して設けられた対向電極と、
   前記画素電極と前記対向電極との間に設けられている電気光学層と、
   を有する表示装置を駆動する方法であって、
   前記第１メモリー回路に第１画像信号を保持させる第１ステップと、
   前記第１メモリー回路に前記第１画像信号の次の第２画像信号を保持させるとともに、前記第２メモリー回路に前記第１画像信号を伝送する第２ステップと、
   前記第１画像信号と前記第２画像信号とを比較して、互いに相違している場合には前記第２画像信号に基づいて前記第１画素制御線または前記第２画素制御線のいずれかと前記画素電極とを接続し、互いに同じである場合には接続しないように、前記スイッチ回路を駆動する第３ステップと、
   を有することを特徴とする表示装置の駆動方法。
7. 前記第１画像信号は、前記表示装置に表示すべき画像を反転させた反転画像に基づく信号であり、
   前記第２画像信号は、前記表示装置に表示すべき画像に基づく信号である請求項６に記載の表示装置の駆動方法。
8. 請求項５に記載の表示装置を備えることを特徴とする電子機器。

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