JP2019091847A - 半導体装置 - Google Patents

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Abstract

【課題】回路部品の小型化を図るとともに特性劣化を抑制することが可能な半導体装置を提供する。【解決手段】半導体装置は、半導体基板上に設けられるスパイラルインダクタと、前記スパイラルインダクタと接続される容量素子とで構成されるＬＣ回路を備える。スパイラルインダクタは、金属配線で囲まれる中心領域と、中心領域以外の周辺領域とを有する。容量素子は、中心領域以外の周辺領域に対応する上層あるいは下層位置に形成される。【選択図】図４

Description

本開示は、半導体装置、例えばＬＣ回路に適用して有効な技術に関する。
近年、Bluetooth（登録商標）等の無線を用いるコンピュータ機器の需要が増加しており、また、ウェアラブルデバイスに搭載するために、無線回路の１チップ化などが要求されていることから、マイコンやＳｏＣ（System on a Chip）などの半導体装置への無線回路の搭載が増加している。
したがって、半導体装置の実装面積が増加する傾向にある。
この点で、無線回路の回路部品の小型化を図る点で特開２０００−２６０９３９号公報においてはスパイラルインダクタと容量素子とを重ねて配置する技術が提案されている。
特開２０００−２６０９３９号公報
しかしながら、当該方式では、スパイラルインダクタの磁束が最も集中するインダクタ中心領域に容量電極が配置されるため、インダクタの特性が劣化する可能性がある。具体的には、インダクタンスやＱ値が低下する可能性がある。
本開示は、上記の課題を解決するためになされたものであって、回路部品の小型化を図るとともに特性劣化を抑制することが可能な半導体装置を提供する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のある局面に従う半導体装置は、半導体基板上に設けられるスパイラルインダクタと、前記スパイラルインダクタと接続される容量素子とで構成されるＬＣ回路を備える。スパイラルインダクタは、金属配線で囲まれる中心領域と、中心領域以外の周辺領域とを有する。容量素子は、中心領域以外の周辺領域に対応する上層あるいは下層位置に形成される。
一実施例によれば、容量素子は、スパイラルインダクタの中心領域以外の周辺領域に対応する上層あるいは下層位置に形成される。したがって、スパイラルインダクタの磁束が集中する領域に容量素子が配置されないためインダクタの特性劣化を抑制することが可能であり、スパイラルインダクタの周辺領域に対応する上層あるいは下層位置に容量素子が配置されるためレイアウト面積の増大を抑制し、半導体装置の小型化を図ることが可能である。
実施形態１に基づく半導体装置に搭載される無線回路１の構成を説明する図である。 実施形態１に基づく発振回路４２の回路構成図である。 実施形態１に基づく別の発振回路４２Ａの回路構成図である。 実施形態１に基づく発振回路４２のインダクタＬ１およびキャパシタ（容量素子）Ｃ１，Ｃ２のレイアウトの上面図である。 実施形態１に基づくキャパシタＣ１，Ｃ２のレイアウトの上面図である。 実施形態１に基づくＡ−Ａ＃の断面を説明する図である。 実施形態１の変形例に基づく発振回路４２のインダクタＬ１およびキャパシタ（容量素子）Ｃ１，Ｃ２の別のレイアウトの上面図である。 実施形態１の変形例に基づくキャパシタＣ１，Ｃ２のレイアウトの上面図である。 実施形態１の変形例に基づくＢ−Ｂ＃の断面を説明する図である。 実施形態２に基づく発振回路４２のインダクタＬ１およびキャパシタ（容量素子）Ｃ１，Ｃ２のレイアウトの上面図である。 実施形態２に基づくキャパシタＣ１，Ｃ２のレイアウトの上面図である。 実施形態３に基づく発振回路４２のインダクタＬ１およびキャパシタ（容量素子）Ｃ１，Ｃ２のレイアウトの上面図である。 実施形態３に基づくキャパシタＣ１，Ｃ２のレイアウトの上面図である。 実施形態３の変形例に基づく発振回路４２のインダクタＬ１およびキャパシタ（容量素子）Ｃ１，Ｃ２のレイアウトの上面図である。 実施形態３の変形例に基づくキャパシタＣ１，Ｃ２のレイアウトの上面図である。 実施形態４に基づく発振回路４２のインダクタＬ１およびキャパシタ（容量素子）Ｃ１，Ｃ２のレイアウトの上面図である。 実施形態４に基づくキャパシタＣ１，Ｃ２のレイアウトの上面図である。 実施形態５に基づくＬＮＡ回路６の回路構成図である。 実施形態５に基づくＬＮＡ回路６のインダクタＬ１１，Ｌ１２およびキャパシタ（容量素子）Ｃ１１，Ｃ１２のレイアウトの上面図である。 実施形態５に基づくキャパシタＣ１１，Ｃ１２のレイアウトの上面図である。
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
（実施形態１）
図１は、実施形態１に基づく半導体装置に搭載される無線回路１の構成を説明する図である。
図１に示されるように、無線回路１は、アンテナ２と接続される。また、無線回路１内には、マッチングフィルタ４と、ＬＮＡ（Low Noise Amplifier）６と、ミキサ８，９，２８，２９と、ＬＰＦ１０，１１，３１，３０と、ＡＤＣ（Analog Digital Converter）１２，１３と、ＰＡ（Power Amplifier）２６と、ＤＡＣ（Digital Analog Converter）３２，３３と、混合器２５と、位相調整回路１７，２７と、ＰＬＬ（Phase Locked Loop）回路４０と、モデム１４と、ＭＣＵ（Micro Control Unit）２０とを含む。
無線回路１は、全体をコントロールするＭＣＵ２０の指示に従って動作し、アンテナ２を介する送信／受信処理を実行する。
マッチングフィルタ４は、アンテナ２と接続される。
マッチングフィルタ４は、アンテナ２で受信した信号あるいはアンテナ２に送信する送信信号に対してインピーダンス整合を取る回路である。
受信処理について説明する。
マッチングフィルタ４を介して受信した受信信号は、ＬＮＡ６により増幅されてミキサ８，９に入力される。
ＰＬＬ回路４０は、発振回路４２を含む。発振回路４２は、所望の発振周波数を出力する。ＰＬＬ回路４０は、発振回路４２で生成された所望の発振周波数の信号の位相を調整して出力する。なお、発振回路４２は、ＶＣＯ（Voltage-controlled oscillator）としても良い。
ＰＬＬ回路４０から出力された所望の発振周波数の信号は、９０°位相を調整する位相調整回路１７を介してミキサ８に入力される。また、ＰＬＬ回路４０から出力された所望の発振周波数の信号は、そのままミキサ９に入力される。
ミキサ８，９は、ＬＮＡ６により増幅されたＲＦ信号と、所望の発振周波数の信号とに基づいてＩ−ｃｈ、Ｑ−ｃｈのベースバンド信号を生成する。
ミキサ８，９からそれぞれ出力されたＩ−ｃｈ、Ｑ−ｃｈのベースバンド信号は、ＬＰＦ１０，１１を通過する。ＬＰＦ１０，１１は、入力される信号の高周波成分を除去するフィルタリング処理を行い所望の周波数変換後のベースバンド信号をＡＤＣ１２，１３に出力する。
Ｉ−ｃｈ、Ｑ−ｃｈのベースバンド信号は、ＡＤＣ１２，１３によりデジタル信号に変換されてモデム１４にデータとして入力される。モデム１４は、送信信号を変調して送信系の回路に出力し、受信系の回路からの受信信号を復調してＭＣＵ２０に出力する。
送信処理について説明する。送信処理は、受信処理と逆の処理が行なわれる。
ＰＬＬ回路４０は、所望の送信周波数の信号を発振して出力する。
ＰＬＬ回路４０から出力された所望の送信周波数の信号は、９０°位相を調整する位相調整回路２７を介してミキサ２８に入力される。また、ＰＬＬ回路４０から出力された所望の送信周波数の信号は、そのままミキサ２９に入力される。
ＤＡＣ３２，３３は、モデム１４からのＩ−ｃｈ、Ｑ−ｃｈの送信データに従ってベースバンド信号（制御電圧）に変換する。
ベースバンド信号は、ＬＰＦ３０，３１を介してミキサ２８，２９に入力される。
ミキサ２８，２９は、ＬＰＦ３０，３１を介して入力されるベースバンド信号と、所望の送信周波数の信号とのミキシングに基づく信号を生成する。
混合器２５は、ミキサ２８，２９から出力された信号を混合して無線周波数信号を出力する。
ＰＡ２６は、混合器２５の出力を増幅して、マッチングフィルタ４に出力する。マッチングフィルタ４は、ＰＡ２６からの無線周波数信号に対してインピーダンス整合してアンテナ２を介して出力する。
図２は、実施形態１に基づく発振回路４２の回路構成図である。
図２を参照して、本例においては、ＬＣ発振回路の構成が示されている。
ＬＣ発振回路は、例えば、単結晶シリコンの様な半導体基板(半導体チップ)に、公知のＣＭＯＳ製造プロセスを用いて形成される。
発振回路４２は、発振信号を生成するインダクタＬ１と、キャパシタＣ１，Ｃ２と、キャパシタの接続を切り替えるスイッチ回路ＳＷ１，ＳＷ２と、負性抵抗として機能するように接続されたクロスカップルＭＯＳ回路ＣＰＭとを有する。
発振信号は出力ノードＸＯＵＴＰ，ＸＯＵＴＮから出力する。
スイッチ回路ＳＷ１，ＳＷ２を切り替えることにより、ＬＣ発振回路の容量値が変わるため、発振周波数を切り替えることが可能である。
キャパシタＣ１は、複数のコンデンサＣ１Ａ，Ｃ１Ｂ，Ｃ１Ｃを含む。
キャパシタＣ２は、複数のコンデンサＣ２Ａ，Ｃ２Ｂ，Ｃ２Ｃを含む。
スイッチ回路ＳＷ１は、スイッチ素子ＳＷ１Ａ，ＳＷ１Ｂを含む。
スイッチ回路ＳＷ２は、スイッチ素子ＳＷ２Ａ，ＳＷ２Ｂを含む。
図３は、実施形態１に基づく別の発振回路４２Ａの回路構成図である。
図３を参照して、本例においては、電圧制御発振回路（ＶＣＯ）４２Ａが示されている。
ＶＣＯ４２Ａは、図２の構成と比較して、さらに可変静電容量素子Ｃ３をさらに設ける。また、当該可変静電容量素子Ｃ３の電極と接続された入力ノードＶＩＮをさらに設けた構成である。
入力ノードＶＩＮから電圧を入力することにより、可変静電容量素子Ｃ３の容量値を変化させることにより発振周波数を調整することも可能である。
図４は、実施形態１に基づく発振回路４２のインダクタＬ１およびキャパシタ（容量素子）Ｃ１，Ｃ２のレイアウトの上面図である。
図４を参照して、本例においては、インダクタＬ１としてスパイラルインダクタが設けられる場合が示されている。
本例においてはインダクタＬ１およびキャパシタＣ１，Ｃ２のレイアウト構成について主に説明する。他のスイッチ回路ＳＷ１，ＳＷ２およびクロスカップルＭＯＳ回路ＣＰＭについては回路図として示している。
インダクタＬ１の配線９０の中心部の端と、インダクタＬ１の配線９０の外側部の端とはそれぞれクロスカップルＭＯＳ回路ＣＰＭと接続される。具体的には、インダクタＬ１が形成された配線９０は、下層の配線１０２，１００とそれぞれコンタクトを介して接続される。
本例においては、スパイラルインダクタとして設けられたインダクタＬ１の配線９０により囲まれる中心領域ＬＡに対応する上層あるいは下層位置には、キャパシタＣ１，Ｃ２を配置しない。キャパシタＣ１，Ｃ２は、中心領域ＬＡ以外の周辺領域に対応する上層あるいは下層位置にキャパシタＣ１，Ｃ２を配置する。
図５は、実施形態１に基づくキャパシタＣ１，Ｃ２のレイアウトの上面図である。
図５を参照して、インダクタＬ１を除いたキャパシタＣ１，Ｃ２の上面図が示されている。
インダクタＬ１の外側部の端は、コンタクトＣＴ１を介して配線１００と接続される。インダクタＬ１の中心部の端は、コンタクトＣＴ３を介して配線１０２と接続される。
また、インダクタＬ１は、コンタクトＣＴ２を介して配線１０４と接続される。
キャパシタＣ１，Ｃ２は、櫛歯型のコンデンサである。
櫛歯型のコンデンサとして、一例としてコンデンサＣ２Ａを構成する配線２０２，２０４，２０６と、コンデンサＣ２Ｂを構成する配線２０８，２１０，２１２，２１４が設けられている。
配線２０２，２０４は、下層の接地ノードである配線３１２と接続される。配線３１２は、接地電圧ＧＮＤと接続される。配線２０６は、共通ノードである配線３０４と接続される。容量素子を上視した場合に配線２０２，２０４は、一方から他方に配線が延在して設けられる。また、配線２０６は、他方から一方に配線が延在して設けられる。なお、配線１０２の下層に容量素子を形成する配線２０３が他方から一方に延在して設けられる。
配線２０８，２１２は、下層の接地ノードである配線３１４と接続される。配線３１４は、接地電圧ＧＮＤと接続される。配線２１０，２１４は、共通ノードである配線３０４と接続される。容量素子を上視した場合に配線２０８，２１２は、一方から他方に配線が延在して設けられる。また、配線２１０，２１４は、他方から一方に配線が延在して設けられる。
また、上視した場合に、当該配線２０２，２０４，２０６，２０８，２１０，２１２，２１４の長手方向は、スパイラルインダクタを形成するインダクタＬ１の配線９０と直交するように設けられる。
図６は、実施形態１に基づくＡ−Ａ＃の断面を説明する図である。
図６を参照して、上層にインダクタＬ１の配線９０が設けられる。
配線９０は、コンタクトＣＴ３を介して下層に配置された配線１０２と接続される。
配線１０２の下層には、配線２０２，２０３，２０４，２０６，２０８，２１０，２１２，２１４が配置される。
櫛歯状に設けられた配線２０２，２０４と、配線２０３，２０６とのそれぞれの間でコンデンサＣ２Ａが形成される。また、櫛歯状に設けられた配線２０８，２１２と、配線２１０，２１４とのそれぞれの間でコンデンサＣ２Ｂが形成される。コンデンサＣ２ＣおよびコンデンサＣ１Ａ〜Ｃ１Ｃの構成についても同様である。
実施形態１に基づく構成により、スパイラルインダクタとして設けられたインダクタＬ１の配線９０により囲まれる中心領域ＬＡに対応する上層あるいは下層位置には、キャパシタＣ１，Ｃ２が配置されない。したがって、インダクタＬ１の磁束が集中する領域にキャパシタＣ１，Ｃ２が配置されないためインダクタＬ１の特性劣化を抑制することが可能である。すなわち、インダクタンスやＱ値が低下するのを抑制することが可能である。
また、キャパシタＣ１，Ｃ２を構成するコンデンサを形成する配線は、インダクタＬ１を構成する配線９０と直交方向に配置される。
したがって、インダクタＬ１の磁界により誘起される渦電流の経路が遮断される。それゆえ、鏡像効果によるインダクタンスの低下を防止することが可能である。
また、キャパシタＣ１，Ｃ２は、中心領域ＬＡ以外の周辺領域に対応する上層あるいは下層位置に配置されるためレイアウト面積の増大を抑制し、小型化を図ることが可能である。
（実施形態１の変形例）
図７は、実施形態１の変形例に基づく発振回路４２のインダクタＬ１およびキャパシタ（容量素子）Ｃ１，Ｃ２の別のレイアウトの上面図である。
図７を参照して、本例においては、キャパシタＣ１，Ｃ２として平行平板のコンデンサを形成した場合について説明する。それ以外の構成については図４で説明したのと同様であるのでその詳細な説明については繰り返さない。
図８は、実施形態１の変形例に基づくキャパシタＣ１，Ｃ２のレイアウトの上面図である。
図８を参照して、インダクタＬ１を除いたキャパシタＣ１，Ｃ２の上面図が示されている。
インダクタＬ１の外側部の端は、コンタクトＣＴ１を介して配線１００と接続される。インダクタＬ１の中心部の端は、コンタクトＣＴ３を介して配線１０２と接続される。
また、インダクタＬ１は、コンタクトＣＴ２を介して配線１０４と接続される。
キャパシタＣ１，Ｃ２は、平行平板のコンデンサである。
平行平板のコンデンサとして、一例としてコンデンサＣ２Ａを構成する配線２２０，２２２と、コンデンサＣ２Ｂを構成する配線２２４，２２６が設けられている。
なお、配線２２０の下層にコンデンサを形成する配線２２１が設けられる。配線２２２の下層にコンデンサを形成する２２３が設けられる。配線２２４の下層にコンデンサを形成する配線２２５が設けられる。配線２２６の下層にコンデンサを形成する配線２２７が設けられる。
図示しない配線２２１，２２３は、下層の接地ノードである配線３１２と接続される。配線３１２は、接地電圧ＧＮＤと接続される。配線２２０，２２２は、共通ノードである配線３０４と接続される。
図示しない配線２２５，２２７は、下層の接地ノードである配線３１４と接続される。配線３１４は、接地電圧ＧＮＤと接続される。配線２２４，２２６は、共通ノードである配線３０４と接続される。
上視した場合に、当該配線２２０〜２２７の長手方向は、スパイラルインダクタを形成するインダクタＬ１の配線９０と直交するように設けられる。
図９は、実施形態１の変形例に基づくＢ−Ｂ＃の断面を説明する図である。
図９を参照して、上層にインダクタＬ１の配線９０が設けられる。
配線９０は、コンタクトＣＴ３を介して下層に配置された配線１０２と接続される。
配線１０２の下層には、配線２２０，２２２，２２４，２２６が配置される。
また、当該配線２２０，２２２，２２４，２２６のさらに下層には、配線２２１，２２３，２２５，２２７が配置される。
配線２２０と配線２２１との間および配線２２２と配線２２３との間でコンデンサＣ２Ａが形成される。
配線２２４と配線２２５との間および配線２２６と配線２２７との間でコンデンサＣ２Ｂが形成される。
コンデンサＣ２ＣおよびコンデンサＣ１Ａ〜Ｃ１Ｃの構成についても同様である。
実施形態１の変形例に基づく構成についても同様に、スパイラルインダクタとして設けられたインダクタＬ１の配線９０により囲まれる中心領域ＬＡに対応する上層あるいは下層位置には、キャパシタＣ１，Ｃ２が配置されない。したがって、インダクタＬ１の磁束が集中する領域にキャパシタＣ１，Ｃ２が配置されないためインダクタＬ１の特性劣化を抑制することが可能である。すなわち、インダクタンスやＱ値が低下するのを抑制することが可能である。
また、キャパシタＣ１，Ｃ２を構成するコンデンサを形成する配線は、インダクタＬ１を構成する配線９０と直交方向に配置される。
したがって、インダクタＬ１の磁界により誘起される渦電流の経路が遮断される。それゆえ、鏡像効果によるインダクタンスの低下を防止することが可能である。
また、キャパシタＣ１，Ｃ２は、中心領域ＬＡ以外の周辺領域に対応する上層あるいは下層位置に配置されるためレイアウト面積の増大を抑制し、小型化を図ることが可能である。
なお、本例においては、キャパシタＣ１，Ｃ２は、インダクタＬ１の下層に設けた構成について説明したが特にこれに限られず上層に設けた構成とすることも当然に可能である。
なお、本例においては、スパイラルインダクタを構成する配線９０は半導体装置の上層配線を用いた場合について説明したが、パッケージの再配線層で構成しても良い。
なお、本例においては、上層の配線９０と下層の配線との間の中間の配線１０２等を設けてインダクタＬ１とキャパシタＣ１，Ｃ２との接続を形成する場合について説明したが特にこれに限らず上層および下層の配線を直接接続する構成とすることも可能である。
（実施形態２）
上記の実施形態１においては、スパイラルインダクタとしてインダクタＬ１の配線９０を矩形状に設けた構成について説明したが、特にこれに限られず他の形状とすることも可能である。
図１０は、実施形態２に基づく発振回路４２のインダクタＬ１およびキャパシタ（容量素子）Ｃ１，Ｃ２のレイアウトの上面図である。
図１０を参照して、本例においては、インダクタＬ１の配線の形状として多角形状の配線を用いた場合が示されている。
具体的には、８角形状の配線９１が設けられている場合が示されている。これに伴い中心領域ＬＡは、矩形領域ではなく、６角形状で形成されている。実施形態２においても実施形態１と同様にスパイラルインダクタとして設けられたインダクタＬ１の配線９１により囲まれる中心領域ＬＡに対応する上層あるいは下層位置には、キャパシタＣ１，Ｃ２を配置しない。キャパシタＣ１，Ｃ２は、中心領域ＬＡ以外の周辺領域に対応する上層あるいは下層位置にキャパシタＣ１，Ｃ２を配置する。
それ以外の構成については図４で説明したのと同様であるのでその詳細な説明については繰り返さない。
図１１は、実施形態２に基づくキャパシタＣ１，Ｃ２のレイアウトの上面図である。
図１１を参照して、インダクタＬ１を除いたキャパシタＣ１，Ｃ２の上面図が示されている。
図５で説明したキャパシタＣ１，Ｃ２のレイアウトと同様である。
また、上視した場合に、当該配線２０２，２０４，２０６，２０８，２１０，２１２，２１４の長手方向は、スパイラルインダクタを形成するインダクタＬ１の配線９１と直交するように設けられる。
したがって、インダクタＬ１の磁界により誘起される渦電流の経路が遮断される。それゆえ、鏡像効果によるインダクタンスの低下を防止することが可能である。
また、キャパシタＣ１，Ｃ２は、中心領域ＬＡ以外の周辺領域に対応する上層あるいは下層位置に配置されるためレイアウト面積の増大を抑制し、小型化を図ることが可能である。
（実施形態３）
上記の実施形態２においては、スパイラルインダクタとしてインダクタＬ１の配線９１を多角形状として設けた構成について説明したが、特にこれに限られず他の形状とすることも可能である。
図１２は、実施形態３に基づく発振回路４２のインダクタＬ１およびキャパシタ（容量素子）Ｃ１，Ｃ２のレイアウトの上面図である。
図１２を参照して、本例においては、インダクタＬ１の配線の形状として８の字形状の配線を用いた場合が示されている。
具体的には、８の字形状の配線９２が設けられている場合が示されている。インダクタＬ１の配線９２の一方端および他方端に形成される中心領域ＬＢが形成される。
スパイラルインダクタとして設けられたインダクタＬ１の配線９２により囲まれる中心領域ＬＢに対応する上層あるいは下層位置には、キャパシタＣ１，Ｃ２を配置しない。キャパシタＣ１，Ｃ２は、中心領域ＬＢ以外の周辺領域に対応する上層あるいは下層位置にキャパシタＣ１，Ｃ２を配置する。
図１３は、実施形態３に基づくキャパシタＣ１，Ｃ２のレイアウトの上面図である。
図１３を参照して、インダクタＬ１を除いたキャパシタＣ１，Ｃ２の上面図が示されている。
インダクタＬ１の一端は、コンタクトＣＴ１を介して配線１００と接続される。インダクタＬ１の他端は、コンタクトＣＴ２を介して配線１０２と接続される。
キャパシタＣ１，Ｃ２は、櫛歯型のコンデンサである。
櫛歯型のコンデンサとして、一例としてコンデンサＣ１Ｃを構成する配線２２０，２２２，２２４，２２６と、コンデンサＣ２Ｃを構成する配線２２８，２３０，２３２，２３４が設けられている。
配線２２２，２２６は、下層の接地ノードである配線３２０と接続される。配線３２０は、接地電圧ＧＮＤと接続される。配線２２０，２２４は、共通ノードである配線３２２と接続される。容量素子を上視した場合に配線２２２，２２６は、一方から他方に配線が延在して設けられる。また、配線２２０，２２４は、他方から一方に配線が延在して設けられる。
配線２３０，２３４は、下層の接地ノードである配線３２０と接続される。配線３２０は、接地電圧ＧＮＤと接続される。配線２２８，２３２は、共通ノードである配線３２４と接続される。容量素子を上視した場合に配線２３０，２３４は、一方から他方に配線が延在して設けられる。また、配線２２８，２３２は、他方から一方に配線が延在して設けられる。
また、上視した場合に、当該配線２２２，２２４，２２６，２２８，２３０，２３２，２３４の長手方向は、スパイラルインダクタを形成するインダクタＬ１の配線９２と直交するように設けられる。
実施形態３に基づく構成により、スパイラルインダクタとして設けられたインダクタＬ１の配線９２により囲まれる中心領域ＬＢに対応する上層あるいは下層位置には、キャパシタＣ１，Ｃ２が配置されない。したがって、インダクタＬ１の磁束が集中する領域にキャパシタＣ１，Ｃ２が配置されないためインダクタＬ１の特性劣化を抑制することが可能である。すなわち、インダクタンスやＱ値が低下するのを抑制することが可能である。
また、キャパシタＣ１，Ｃ２を構成するコンデンサを形成する配線は、インダクタＬ１を構成する配線９２と直交方向に配置される。
したがって、インダクタＬ１の磁界により誘起される渦電流の経路が遮断される。それゆえ、鏡像効果によるインダクタンスの低下を防止することが可能である。
また、キャパシタＣ１，Ｃ２は、中心領域ＬＢ以外の周辺領域に対応する上層あるいは下層位置に配置されるためレイアウト面積の増大を抑制し、小型化を図ることが可能である。
また、インダクタＬ１の配線の形状として８の字形状の配線を用いることにより周囲の回路への磁界の漏れを抑制することが可能となる。
（実施形態３の変形例）
図１４は、実施形態３の変形例に基づく発振回路４２のインダクタＬ１およびキャパシタ（容量素子）Ｃ１，Ｃ２のレイアウトの上面図である。
図１４を参照して、本例においては、インダクタＬ１の配線の形状として８の字形状の配線を用いた場合が示されている。
図１２の構成と比較して、本例においては、８の字形状の中央部にもキャパシタが追加して設けられている場合が示されている。当該追加されたキャパシタは、スパイラルインダクタとして設けられたインダクタＬ１の配線９２により囲まれる中心領域ＬＢに対応する上層あるいは下層位置には、配置しない。追加されたキャパシタは、中心領域ＬＢ以外の周辺領域に対応する上層あるいは下層位置に配置する。
図１５は、実施形態３の変形例に基づくキャパシタＣ１，Ｃ２のレイアウトの上面図である。
図１５を参照して、図１３の構成と比較して、コンデンサＣ１Ｃに対してコンデンサＣ１Ｃ＃と、コンデンサＣ２Ｃに対してコンデンサＣ２Ｃ＃とが追加された場合の上面図が示されている。その他の構成については同様であるのでその詳細な説明については繰り返さない。
また、追加したコンデンサを形成する配線もインダクタＬ１の配線９２に対して直交方向に配置される。
したがって、インダクタＬ１の磁界により誘起される渦電流の経路が遮断される。それゆえ、鏡像効果によるインダクタンスの低下を防止することが可能である。
（実施形態４）
実施形態４は、接地電圧と接続される配線をガードリングとして形成する構成について説明する。
図１６は、実施形態４に基づく発振回路４２のインダクタＬ１およびキャパシタ（容量素子）Ｃ１，Ｃ２のレイアウトの上面図である。
図１６を参照して、図４の構成と比較して、ガードリングとしてスパイラルインダクタＬ１およびキャパシタＣ１，Ｃ２の外側に接地電圧と接続された配線が設けられている。
図１７は、実施形態４に基づくキャパシタＣ１，Ｃ２のレイアウトの上面図である。
図１７を参照して、インダクタＬ１を除いたキャパシタＣ１，Ｃ２の上面図が示されている。
図５の構成と比較して、ガードリングとして接地電圧と接続された配線２５０，２６０がスパイラルインダクタＬ１およびキャパシタＣ１，Ｃ２の領域の周囲を囲むように形成されている。
当該構成により、周辺回路からのスパイラルインダクタＬ１およびキャパシタＣ１、Ｃ２で構成されるＬＣ回路への影響（ノイズ）を抑制することが可能である。
これにより、インダクタＬ１の特性劣化をさらに抑制することが可能である。
（実施形態５）
上記の実施形態においては、ＬＣ発振回路におけるインダクタＬ１およびキャパシタＣ１，Ｃ２のレイアウト構成について説明したが、特にＬＣ発振回路に限られず他の回路にも適用することが可能である。
図１８は、実施形態５に基づくＬＮＡ回路６の回路構成図である。
図１８を参照して、ＬＮＡ回路６は、抵抗Ｒ１と、インダクタＬ１１，Ｌ１２，Ｌ１３と、キャパシタＣ１１，Ｃ１２と、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２とを含む。
インダクタＬ１１の一端側は、入力ノードＲＦＩＮと接続される。入力ノードＲＦＩＮには、高周波信号が入力される。
インダクタＬ１１の他端側は、ＮチャネルＭＯＳトランジスタＮＴ２のゲートと接続される。また、ＮチャネルＭＯＳトランジスタＮＴ２のソースおよびゲート間にキャパシタＣ１１が接続される。
インダクタＬ１３を介してＮチャネルＭＯＳトランジスタＮＴ２のソースは接地電圧ＧＮＤと接続される。
インダクタＬ１２の一端側は、抵抗Ｒ１を介して電源電圧ＶＤＤと接続される。
インダクタＬ１２の他端側は、キャパシタＣ１２の一端側と接続される。
キャパシタＣ１２の他端側は、出力ノードＲＦＯＵＴと接続される。
インダクタＬ１２の他端側は、ＮチャネルＭＯＳトランジスタＮＴ１を介してＮチャネルＭＯＳトランジスタＮＴ２のドレインと接続される。ＮチャネルＭＯＳトランジスタＮＴ１のゲートは、抵抗Ｒ１とインダクタＬ１２の一端側との接続ノードと接続される。
なお、インダクタＬ１３は、パッケージ（ＰＫＧ）配線の寄生インダクタである。
当該構成においてもインダクタＬ１１とキャパシタＣ１１とでＬＣ回路が形成される。また、インダクタＬ１２とキャパシタＣ１２とでＬＣ回路が形成される。
図１９は、実施形態５に基づくＬＮＡ回路６のインダクタＬ１１，Ｌ１２およびキャパシタ（容量素子）Ｃ１１，Ｃ１２のレイアウトの上面図である。
図１９を参照して、本例においては、インダクタＬ１１，Ｌ１２としてスパイラルインダクタが設けられる場合が示されている。
本例においてはインダクタＬ１１，Ｌ１２およびキャパシタＣ１，Ｃ２のレイアウト構成について主に説明する。他のＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２およびインダクタＬ１３については回路図として示している。
インダクタＬ１１の配線９６の中心部の端とは、ＮチャネルＭＯＳトランジスタＮＴ２のゲートと接続される。また、インダクタＬ１１の配線９６の外側部の端は入力ノードＲＦＩＮと接続される。
インダクタＬ１２の配線９７の外側部の端は、抵抗Ｒ１とＮチャネルＭＯＳトランジスタＮＴ１のゲートと接続される。また、インダクタＬ１２の配線９７の中心部の端はＮチャネルＭＯＳトランジスタＮＴ１のドレインと接続される。
本例においては、スパイラルインダクタとして設けられたインダクタＬ１１の配線９６により囲まれる中心領域ＬＣおよびインダクタＬ１２の配線９７により囲まれる中心領域ＬＤに対応する上層あるいは下層位置には、キャパシタＣ１１，Ｃ１２を配置しない。キャパシタＣ１１，Ｃ１２は、中心領域ＬＣ，ＬＤ以外の周辺領域に対応する上層あるいは下層位置にキャパシタＣ１１，Ｃ１２を配置する。
図２０は、実施形態５に基づくキャパシタＣ１１，Ｃ１２のレイアウトの上面図である。
図２０を参照して、インダクタＬ１１，Ｌ１２を除いたキャパシタＣ１１，Ｃ１２の上面図が示されている。
インダクタＬ１１の外側部の端は、コンタクトＣＴ１を介して配線１１０と接続される。配線１１０は、入力ノードＲＩＮと接続される。インダクタＬ１１の中心部の端は、コンタクトＣＴ２を介して配線１１２と接続される。配線１１２は、ＮチャネルＭＯＳトランジスタＮＴ２のゲートと接続される。
また、インダクタＬ１２の外側部の端は、コンタクトＣＴ３を介して配線１１４と接続される。配線１１４は、抵抗Ｒ１とＮチャネルＭＯＳトランジスタＮＴ１のゲートと接続される。インダクタＬ１２の中心部の端は、コンタクトＣＴ４を介して配線１１６と接続される。配線１１６は、ＮチャネルＭＯＳトランジスタＮＴ１のドレインと接続される。
キャパシタＣ１１，Ｃ１２は、櫛歯型のコンデンサである。
櫛歯型のコンデンサとして、一例としてコンデンサＣ１１を構成する配線２４０，２４２，２４４，２４６とが設けられている。
配線２４０，２４４は、下層の配線３４０と接続される。配線３４０は、ＮチャネルＭＯＳトランジスタＮＴ２のソースと接続される。
配線２４２，２４６は、共通ノードである配線３５０と接続される。
容量素子を上視した場合に配線２４０，２４４は、一方から他方に配線が延在して設けられる。また、配線２４２，２４６は、他方から一方に配線が延在して設けられる。
また、上視した場合に、当該配線２４０，２４２，２４４，２４６の長手方向は、スパイラルインダクタを形成するインダクタＬ１１の配線９６と直交するように設けられる。
なお、コンデンサＣ１１を構成する他の配線についても配線２４０〜２４６と基本的に同様の構成である。
また、インダクタＬ１２と、キャパシタＣ１２との構成については、インダクタＬ１１と、キャパシタＣ１１との構成と基本的に同様である。
実施形態５に基づく構成により、スパイラルインダクタとして設けられたインダクタＬ１１，Ｌ１２の配線９６，９７により囲まれる中心領域ＬＣ，ＬＤに対応する上層あるいは下層位置には、キャパシタＣ１１，Ｃ１２が配置されない。したがって、インダクタＬ１１，Ｌ１２の磁束が集中する領域にキャパシタＣ１１，Ｃ１２が配置されないためインダクタＬ１１，Ｌ１２の特性劣化を抑制することが可能である。すなわち、インダクタンスやＱ値が低下するのを抑制することが可能である。
また、キャパシタＣ１１，Ｃ１２を構成するコンデンサを形成する配線は、インダクタＬ１１，Ｌ１２を構成する配線９６，９７と直交方向に配置される。
したがって、インダクタＬ１１，Ｌ１２の磁界により誘起される渦電流の経路が遮断される。それゆえ、鏡像効果によるインダクタンスの低下を防止することが可能である。
また、キャパシタＣ１１，Ｃ１２は、中心領域ＬＣ，ＬＤ以外の周辺領域に対応する上層あるいは下層位置に配置されるためレイアウト面積の増大を抑制し、小型化を図ることが可能である。
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 無線回路、２ アンテナ、４ マッチングフィルタ、２５ 混合器、６ ＬＮＡ、８，９，２８，２９ ミキサ、１０，１１，３０，３１ ＬＰＦ、１２，１３ ＡＤＣ、１４ モデム、１７，２７ 位相調整回路、２０ ＭＣＵ、２６ ＰＡ、３２，３３ ＤＡＣ、４０ ＰＬＬ回路、４２，４２Ａ 発振回路。

Claims (8)

  1. 半導体基板上に設けられるスパイラルインダクタと、前記スパイラルインダクタと接続される容量素子とで構成されるＬＣ回路を備え、
    前記スパイラルインダクタは、金属配線で囲まれる中心領域と、前記中心領域以外の周辺領域とを有し、
    前記容量素子は、前記中心領域以外の前記周辺領域に対応する上層あるいは下層位置に形成される、半導体装置。
  2. 前記容量素子は、櫛歯型の容量素子に相当する、請求項１記載の半導体装置。
  3. 前記櫛歯型の容量素子を形成する長手方向の金属配線と前記スパイラルインダクタの金属配線とが直交するように前記上層あるいは下層位置に形成される、請求項１記載の半導体装置。
  4. 前記スパイラルインダクタは、多角形状の金属配線で形成される、請求項１記載の半導体装置。
  5. 前記スパライルインダクタは、８の字形状の金属配線で形成される、請求項１記載の半導体装置。
  6. 前記容量素子の一方側は、前記スパイラルインダクタと接続され、前記容量素子の他方側は、接地配線と接続され、
    前記接地配線は、前記容量素子を囲むように形成される、請求項１記載の半導体装置。
  7. 複数の容量素子と、
    前記スパイラルインダクタと、前記複数の容量素子の接続を切替可能に設けられたスイッチ回路と、
    前記スパイラルインダクタおよび前記容量素子と接続されたクロスカップル回路とをさらに備える、請求項１記載の半導体装置。
  8. ２つの前記ＬＣ回路を設け、
    前記ＬＣ回路と接続される第１および第２のトランジスタと、
    抵抗素子とをさらに備え、
    前記第１のＬＣ回路の第１のスパイラルインダクタの一方側は入力ノードと接続され、
    前記第１のＬＣ回路の前記第１のスパイラルインダクタの他方側は、ソース側が第１の電圧と接続され、前記第１のＬＣ回路の第１の容量素子と並列に接続される前記第１のトランジスタのゲートと接続され、
    前記第２のＬＣ回路の第２のスパイラルインダクタの一方側は、前記抵抗素子を介して第２の電圧と接続され、
    前記第２のＬＣ回路の前記第２のスパイラルインダクタの他方側は、出力ノードと接続される前記第２のＬＣ回路の第２の容量素子と並列に前記第２のトランジスタと接続され、
    前記第２のトランジスタの一方側は、前記第２のスパイラルインダクタと接続され、他方側は、前記第１のトランジスタと接続され、ゲートは、前記抵抗素子と前記スパイラルインダクタの接続ノードと接続される、請求項１記載の半導体装置。
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