JP2019074635A

JP2019074635A - 表示装置

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Publication number: JP2019074635A
Application number: JP2017200268A
Authority: JP
Inventors: 三井　雅志; Masashi Mitsui; 雅志三井; 晋木村; Susumu Kimura; 穣光澤; Minoru Mitsuzawa
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Priority date: 2017-10-16
Filing date: 2017-10-16
Publication date: 2019-05-16
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Abstract

【課題】画像を様々な態様で表示することができる。【解決手段】表示装置は、複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、各行に夫々設けられており、当該行に属する副画素のメモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、を備える。メモリ選択回路は、設定値に基づいて、複数のメモリ選択線群の各々の内の、メモリ選択信号の出力先のメモリ選択線を選択する。複数の副画素は、メモリ選択信号が供給されたメモリ選択線に応じて、複数のメモリの内の１つのメモリに格納されている副画素データに基づいて、画像を表示する。設定値の変更回数は、画像の表示切替回数よりも少ない。【選択図】図４

Description

本発明は、表示装置に関する。

画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを含む、いわゆるＭＩＰ（Memory In Pixel）型の表示装置が記載されている。特許文献１記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。

特開平９−２１２１４０号公報

表示装置には、第１のタイミングでは、ある１つの画像を静止画表示したり、第２のタイミングでは、複数の画像を第１の順序で動画像表示したり、第３のタイミングでは、複数の画像を第２の順序で動画像表示したりするというような、画像を様々な態様で表示することが、要請される場合がある。

本発明は、画像を様々な態様で表示することができる表示装置を提供することを目的とする。

本発明の一態様の表示装置は、行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、各行に夫々設けられており、当該行に属する副画素のメモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、を備える。メモリ選択回路は、設定値に基づいて、複数のメモリ選択線群の各々の内の、メモリ選択信号の出力先のメモリ選択線を選択する。複数の副画素は、メモリ選択信号が供給されたメモリ選択線に応じて、複数のメモリの内の１つのメモリに格納されている副画素データに基づいて、画像を表示する。設定値の変更回数は、メモリ選択回路から出力されるメモリ信号に基づく画像の表示切替回数よりも少ない。

図１は、実施形態の表示装置の全体構成の概要を示す図である。図２は、実施形態の表示装置の断面図である。図３は、実施形態の表示装置の画素内での副画素の配置を示す図である。図４は、実施形態の表示装置の回路構成を示す図である。図５は、実施形態の表示装置の出力回路の真理値表を示す図である。図６は、実施形態の表示装置の副画素の回路構成を示す図である。図７は、実施形態の表示装置の副画素のメモリの回路構成を示す図である。図８は、実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。図９は、実施形態の表示装置の副画素のレイアウトの概要を示す図である。図１０は、比較例のメモリ選択制御回路の構成を示す図である。図１１は、比較例のメモリ選択制御回路の動作タイミングを示すタイミング図である。図１２は、比較例のメモリ選択制御回路により表示領域に表示される画像を示す図である。図１３は、実施形態のメモリ選択制御回路の構成を示す図である。図１４は、実施形態の表示装置の３進アップダウンカウンタの真理値表を示す図である。図１５は、実施形態の表示装置のカウンタコントローラの真理値表を示す図である。図１６は、実施形態の表示装置の第１の動作タイミングを示すタイミング図である。図１７は、実施形態の表示装置によって表示される画像を示す図である。図１８は、実施形態の表示装置の第２の動作タイミングを示すタイミング図である。図１９は、実施形態の表示装置の適用例を示す図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（実施形態）
［全体構成］
図１は、実施形態の表示装置の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層が封入されている。

なお、実施形態では、表示装置１は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。

表示領域ＤＡ内には、複数の画素Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＮ列（Ｎは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。額縁領域ＧＤ内には、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８と、ゲート線駆動回路９と、ゲート線選択回路１０とが、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８とをＩＣチップに組み込み、ゲート線駆動回路９と、ゲート線選択回路１０とを第１パネル上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置外のプロセッサに形成し、それらと表示装置とを接続する構成も採用可能である。

Ｍ×Ｎ個の画素Ｐｉｘの各々は、複数の副画素ＳＰｉｘを含む。実施形態では、複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であっても良い。或いは、複数の副画素ＳＰｉｘは、色が異なる５個以上であっても良い。

実施形態では、複数の副画素ＳＰｉｘが３個であるので、表示領域ＤＡ内には、Ｍ×Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。また、実施形態では、Ｍ×Ｎ個の画素Ｐｉｘの各々の３個の副画素ＳＰｉｘがＸ方向に配置されているので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。

各副画素ＳＰｉｘは、複数のメモリを含む。実施形態では、複数のメモリは、第１メモリから第３メモリまでの３個とするが、本開示はこれに限定されない。複数のメモリは、２個であっても良いし、４個以上であっても良い。

実施形態では、複数のメモリが３個であるので、表示領域ＤＡ内には、Ｍ×Ｎ×３×３個のメモリが配置されていることになる。また、実施形態では、各副画素ＳＰｉｘが３個のメモリを含んでいるので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３×３個のメモリが配置されていることになる。

各副画素ＳＰｉｘは、各々が含む第１のメモリから第３のメモリまでの内の選択された１個のメモリに格納されている副画素データに基づいて、当該副画素ＳＰｉｘの表示が実施される。つまり、Ｍ×Ｎ×３個の副画素ＳＰｉｘに含まれるＭ×Ｎ×３×３個のメモリの集合は、３個のフレームメモリと同等である。

インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。外部回路は、ホストＣＰＵ（Central Processing Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。

シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、ソース線駆動回路５、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０を制御するための値がコマンドデータＣＭＤに基づいて設定される。

シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをソース線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０を制御する。

共通電極駆動回路６、反転駆動回路７及びメモリ選択回路８には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。

液晶表示装置の画面の焼き付きを抑制するための駆動方式として、コモン反転、カラム反転、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。

表示装置１は、上記の各駆動方式のいずれを採用することも可能である。実施形態では、表示装置１は、コモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。反転駆動回路７は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、副画素電極の電位を反転させる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。実施形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、副画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。

基準クロック信号ＣＬＫが、本発明の基準信号に対応する。

表示装置１にて画像を表示させるべく、各副画素ＳＰｉｘの第１メモリから第３メモリまでに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素Ｐｉｘの内の１つの行を選択するためのゲート信号を出力する。

各副画素が１個のメモリを有するＭＩＰ型液晶表示装置では、１つの行（画素行（副画素行））当たり１本のゲート線が配置される。しかしながら、実施形態では、各副画素ＳＰｉｘが、第１メモリから第３メモリまでの３個のメモリを含んでいる。そこで、実施形態では、１つの行当たり、３本のゲート線が配置されている。３本のゲート線は、１つの行に含まれる副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに夫々電気的に接続されている。なお、副画素ＳＰｉｘが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、１つの行当たり、６本のゲート線が配置される。

１つの行当たりに配置されている３本又は６本のゲート線が、本発明のゲート線群に対応する。実施形態では、表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。

ゲート線駆動回路９は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。

ゲート線選択回路１０は、タイミングコントローラ４ｂの制御下で、１つの行に配置された３本のゲート線の内の１本を選択する。これにより、ゲート線駆動回路９から出力されたゲート信号は、１つの行に配置された３本のゲート線の内の選択された１本に、供給される。

ソース線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリに副画素データを夫々出力する。これにより、各副画素の第１メモリから第３メモリまでに順次副画素データが夫々格納される。

表示装置１は、Ｍ行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘの第１メモリに格納される。そして、表示装置１は、線順次走査を３回実行することによって、各副画素ＳＰｉｘの第１メモリから第３メモリに３個のフレームデータが格納される。

これに際し、表示装置１は、１つの行の走査ごとに第１のメモリへの書き込み、第２のメモリへの書き込み、第３のメモリへの書き込みを行う手順を採用することも可能である。かかる走査を第１列から第Ｍ列まで実施することにより、一度の線順次走査で各副画素ＳＰｉｘの第１メモリから第３メモリまでに副画素データを格納することができる。

実施形態では、１つの行当たり、３本のメモリ選択線が配置されている。３本のメモリ選択線は、１つの行に含まれるＮ×３個の副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに夫々電気的に接続されている。なお、副画素ＳＰｉｘが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、１つの行当たり、６本のメモリ選択線が配置される。

１つの行当たりに配置されている３本又は６本のメモリ選択線が、本発明のメモリ選択線群に対応する。実施形態では、表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のメモリ選択線群が配置されている。

メモリ選択回路８は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、各副画素ＳＰｉｘの第１メモリから第３メモリまでの内の１個を、同時に選択する。より詳細には、全ての副画素ＳＰｉｘの第１メモリが同時に選択される。或いは、全ての副画素ＳＰｉｘの第２メモリが同時に選択される。全ての副画素ＳＰｉｘの第３メモリが同時に選択される。従って、表示装置１は、各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を切り替えることによって、３つの画像の内の１つの画像を表示させることができる。これにより、表示装置１は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１は、各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。

［断面構造］
図２は、実施形態の表示装置の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。

表示面１ａ側の外部から入射した光は、第１パネル２の反射電極１５によって反射されて表示面１ａから出射する。実施形態の表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。

第１パネル２は、第１基板１１と、絶縁層１２と、反射電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin Film Transistor）等のスイッチング素子や、容量素子を含む。

絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。反射電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、反射電極１５と液晶層３０との間に設けられる。反射電極１５は、各副画素ＳＰｉｘごとに矩形状に設けられている。反射電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、反射電極１５は、これらの金属材料と、ＩＴＯ（Indium Tin Oxide）で例示される透光性導電材料と、を積層した構成としても良い。反射電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。

反射電極１５によって反射された光は、拡散反射によって散乱されるものの、表示面１ａ側に向かって一様な方向に進む。また、反射電極１５に印加される電圧レベルが変化することにより、当該反射電極１５上の液晶層３０における光の透過状態、すなわち副画素ごとの光の透過状態が変化する。すなわち、反射電極１５は、副画素電極としての機能も有する。

第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。

第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の反射電極１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。

液晶層３０は、ネマティック（Ｎｅｍａｔｉｃ）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と反射電極１５との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光を副画素ＳＰｉｘ毎に変調する。

外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して反射電極１５に到達する。そして、入射光は各副画素ＳＰｉｘの反射電極１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。

［回路構成］
図３は、実施形態の表示装置の画素内での副画素の配置を示す図である。画素Ｐｉｘは、Ｒ（赤）の副画素ＳＰｉｘ_Ｒと、Ｇ（緑）の副画素ＳＰｉｘ_Ｇと、Ｂ（青）の副画素ＳＰｉｘ_Ｂと、を含む。副画素ＳＰｉｘ_Ｒ、ＳＰｉｘ_Ｇ及びＳＰｉｘ_Ｂは、Ｘ方向に配列されている。

副画素ＳＰｉｘ_Ｒは、メモリブロック５０と、反転スイッチ６１と、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、を含む。反転スイッチ６１、第１メモリ５１、第２メモリ５２及び第３メモリ５３は、Ｙ方向に配列されている。

第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々は、１ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々は、２ビット以上のデータを格納するメモリセルであっても良い。

反転スイッチ６１は、第１メモリ５１、第２メモリ５２及び第３メモリ５３と、副画素電極（反射電極）１５（図２参照）との間に電気的に接続されている。反転スイッチ６１は、反転駆動回路７から供給される、基準クロック信号ＣＬＫに同期して反転する表示信号に基づいて、第１メモリ５１、第２メモリ５２及び第３メモリ５３の内の選択された１個のメモリから出力される副画素データを一定周期毎に反転して、副画素電極１５に出力する。

表示信号が反転する周期は、共通電極２３の電位（コモン電位）が反転する周期と同じである。

反転スイッチ６１が、本発明のスイッチ回路に対応する。

図４は、実施形態の表示装置の回路構成を示す図である。図４では、各副画素ＳＰｉｘの内の２×２個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、メモリブロック５０及び反転スイッチ６１に加えて、液晶ＬＱと、保持容量Ｃと、副画素電極１５（図２参照）と、を含む。

共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位ＶＣＯＭを、基準クロック信号ＣＬＫに同期して反転させて、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位ＶＣＯＭとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力しても良い。

第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ本の表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・が配置されている。Ｍ本の表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に延在している。なお、反転スイッチ６１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、１つの行当たり、表示信号線ＦＲＰ及び第２表示信号線ｘＦＲＰが設けられる。

１つの行当たりに配置されている１本又は２本の表示信号線が、本発明の表示信号線に対応する。

反転駆動回路７は、スイッチＳＷ_１を含む。スイッチＳＷ_１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_１によって制御される。スイッチＳＷ_１は、制御信号Ｓｉｇ_１が第１の値の場合には、基準クロック信号ＣＬＫを各表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・に供給する。これにより、基準クロック信号ＣＬＫに同期して、反射電極１５の電位が反転する。スイッチＳＷ_１は、制御信号Ｓｉｇ_１が第２の値の場合には、基準電位（接地電位）ＧＮＤを各表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・に供給する。

ゲート線駆動回路９は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_４に基づいて、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。

ゲート線駆動回路９は、制御信号Ｓｉｇ_４（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号をＭ個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ_４を復号化し、該制御信号Ｓｉｇ_４で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。

ゲート線選択回路１０は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・を含む。Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_５によって共通に制御される。

第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・が配置されている。Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・の各々は、当該行の第１メモリ５１（図３参照）に電気的に接続された第１ゲート線ＧＣＬ_ａと、第２メモリ５２（図３参照）に電気的に接続された第２ゲート線ＧＣＬ_ｂと、第３メモリ５３（図３参照）に電気的に接続された第３ゲート線ＧＣＬ_ｃと、を含む。Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。

Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第１の値の場合には、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ_ａと、を電気的に接続する。Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第２の値の場合には、ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ_ｂと、を電気的に接続する。Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第３の値の場合には、ゲート線駆動回路９の出力端子と、第３ゲート線ＧＣＬ_ｃと、を電気的に接続する。

ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ_ａと、が電気的に接続された場合には、ゲート信号が、各副画素ＳＰｉｘの第１メモリ５１に供給される。ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ_ｂと、が電気的に接続された場合には、ゲート信号が、各副画素ＳＰｉｘの第２メモリ５２に供給される。ゲート線駆動回路９の出力端子と、第３ゲート線ＧＣＬ_ｃと、が電気的に接続された場合には、ゲート信号が、各副画素ＳＰｉｘの第３メモリ５３に供給される。

第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３本のソース線ＳＧＬ_１、ＳＧＬ_２、・・・が配置されている。各ソース線ＳＧＬ_１、ＳＧＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿う。ソース線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘの３個のメモリに対して、ソース線ＳＧＬ_１、ＳＧＬ_２、・・・を介して、副画素データを夫々出力する。

ゲート信号が供給された行の副画素ＳＰｉｘは、ゲート信号が供給されたゲート線ＧＣＬに応じて、ソース線ＳＧＬに供給されている副画素データを、第１メモリ５１から第３メモリ５３までの内の１つのメモリに格納する。

第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・が配置されている。Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々は、当該行の第１メモリ５１に電気的に接続された第１メモリ選択線ＳＥＬ_ａと、第２メモリ５２に電気的に接続された第２メモリ選択線ＳＥＬ_ｂと、第３メモリ５３に電気的に接続された第３メモリ選択線ＳＥＬ_ｃと、を含む。Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。

メモリ選択回路８は、メモリ選択制御回路３１と、出力回路３５と、を含む。メモリ選択制御回路３１は、タイミングコントローラ４ｂから供給されるメモリ選択制御値ＲＥＧによって制御される。メモリ選択制御値ＲＥＧは、設定レジスタ４ｃの内の、メモリ選択に関するフィールドの値である。実施形態では、メモリ選択制御値ＲＥＧは、３ビット幅とするが、本開示はこれに限定されない。

メモリ選択制御値ＲＥＧが、本発明の設定値に対応する。

画像を表示する場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３の内のいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ４ｂは、メモリ選択制御値ＲＥＧをメモリ選択制御回路３１に出力する。メモリ選択制御回路３１は、タイミングコントローラ４ｂから供給されるメモリ選択制御値ＲＥＧに基づいて、メモリ選択制御信号Ｑを出力回路３５に出力する。実施形態では、メモリ選択制御信号Ｑは、上位ビットＱ_２及び下位ビットＱ_１で構成される、２ビット幅とするが、本開示はこれに限定されない。出力回路３５は、メモリ選択制御信号Ｑに基づいて、メモリ選択信号を、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の、第１メモリ選択線ＳＥＬ_ａ、第２メモリ選択線ＳＥＬ_ｂ及び第３メモリ５３の内のいずれかに、出力する。

Ｍ×Ｎ個の副画素ＳＰｉｘは、メモリ選択信号がどのメモリ選択線ＳＥＬに供給されたかに応じて、第１メモリ５１から第３メモリ５３までの内の１つのメモリに格納されている副画素データに基づいて、画像（フレーム）を表示する。

次に、出力回路３５について説明し、メモリ選択制御回路３１については後で説明する。

図５は、実施形態の表示装置の出力回路の真理値表を示す図である。

真理値表４１の第１行目は、メモリ選択制御信号Ｑが「０ｂ００」である場合の出力回路３５の動作を表す。この場合、出力回路３５は、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。各副画素ＳＰｉｘは、メモリ選択信号が第１メモリ選択線ＳＥＬ_ａに供給されたことに応じて、第１メモリ５１に格納されている副画素データに基づいて、画像を表示する。

真理値表４１の第２行目は、メモリ選択制御信号Ｑが「０ｂ０１」である場合の出力回路３５の動作を表す。この場合、出力回路３５は、メモリ選択信号を第２メモリ選択線ＳＥＬ_ｂに出力する。各副画素ＳＰｉｘは、メモリ選択信号が第２メモリ選択線ＳＥＬ_ｂに供給されたことに応じて、第２メモリ５２に格納されている副画素データに基づいて、画像を表示する。

真理値表４１の第３行目は、メモリ選択制御信号Ｑが「０ｂ１０」である場合の出力回路３５の動作を表す。この場合、出力回路３５は、メモリ選択信号を第３メモリ選択線ＳＥＬ_ｃに出力する。各副画素ＳＰｉｘは、メモリ選択信号が第３メモリ選択線ＳＥＬ_ｃに供給されたことに応じて、第３メモリ５３に格納されている副画素データに基づいて、画像を表示する。

図６は、実施形態の表示装置の副画素の回路構成を示す図である。図６では、１個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、メモリブロック５０を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、スイッチＧｓｗ_１からＧｓｗ_３までと、スイッチＭｓｗ_１からＭｓｗ_３までと、を含む。

スイッチＧｓｗ_１の制御入力端子は、第１ゲート線ＧＣＬ_ａに電気的に接続されている。スイッチＧｓｗ_１は、第１ゲート線ＧＣＬ_ａにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第１メモリ５１の入力端子と、の間を電気的に接続する。これにより、第１メモリ５１に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

スイッチＧｓｗ_２の制御入力端子は、第２ゲート線ＧＣＬ_ｂに電気的に接続されている。スイッチＧｓｗ_２は、第２ゲート線ＧＣＬ_ｂにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第２メモリ５２の入力端子と、の間を電気的に接続する。これにより、第２メモリ５２に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

スイッチＧｓｗ_３の制御入力端子は、第３ゲート線ＧＣＬ_ｃに電気的に接続されている。スイッチＧｓｗ_３は、第３ゲート線ＧＣＬ_ｃにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第３メモリ５３の入力端子と、の間を電気的に接続する。これにより、第３メモリ５３に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

なお、スイッチＧｓｗ_１からＧｓｗ_３までがハイレベルのゲート信号で動作する場合には、図５に示すように、ゲート線群ＧＬ_１は、第１ゲート線ＧＣＬ_ａから第３ゲート線ＧＣＬ_ｃまでを含む。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。

一方、スイッチＧｓｗ_１からＧｓｗ_３までが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、ゲート線群ＧＬ_１は、第１ゲート線ＧＣＬ_ａから第３ゲート線ＧＣＬ_ｃまでに加えて、反転ゲート信号が供給される第４ゲート線ｘＧＣＬ_ａから第６ゲート線ｘＧＣＬ_ｃまでを更に含む。ゲート信号と、反転ゲート信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。

入力端子が第１ゲート線ＧＣＬ_ａに電気的に接続され、出力端子が第４ゲート線ｘＧＣＬ_ａに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第４ゲート線ｘＧＣＬ_ａに供給することが可能である。同様に、入力端子が第２ゲート線ＧＣＬ_ｂに電気的に接続され、出力端子が第５ゲート線に電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第５ゲート線ｘＧＣＬ_ｂに供給することが可能である。同様に、入力端子が第３ゲート線ＧＣＬ_ｃに電気的に接続され、出力端子が第６ゲート線に電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第６ゲート線ｘＧＣＬ_ｃに供給することが可能である。

スイッチＭｓｗ_１の制御入力端子は、第１メモリ選択線ＳＥＬ_ａに電気的に接続されている。スイッチＭｓｗ_１は、第１メモリ選択線ＳＥＬ_ａにハイレベルのメモリ選択信号が供給されたらオン状態になり、第１メモリ５１の出力端子と、反転スイッチ６１の入力端子と、の間を電気的に接続する。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ６１に供給される。

スイッチＭｓｗ_２の制御入力端子は、第２メモリ選択線ＳＥＬ_ｂに電気的に接続されている。スイッチＭｓｗ_２は、第２メモリ選択線ＳＥＬ_ｂにハイレベルのメモリ選択信号が供給されたらオン状態になり、第２メモリ５２の出力端子と、反転スイッチ６１の入力端子と、の間を電気的に接続する。これにより、第２メモリ５２に格納されている副画素データが、反転スイッチ６１に供給される。

スイッチＭｓｗ_３の制御入力端子は、第３メモリ選択線ＳＥＬ_ｃに電気的に接続されている。スイッチＭｓｗ_３は、第３メモリ選択線ＳＥＬ_ｃにハイレベルのメモリ選択信号が供給されたらオン状態になり、第３メモリ５３の出力端子と、反転スイッチ６１の入力端子と、の間を電気的に接続する。これにより、第３メモリ５３に格納されている副画素データが、反転スイッチ６１に供給される。

なお、スイッチＭｓｗ_１からＭｓｗ_３までがハイレベルのメモリ選択信号で動作する場合には、図６に示すように、メモリ選択線群ＳＬ_１は、第１メモリ選択線ＳＥＬ_ａから第３メモリ選択線ＳＥＬ_ｃまでを含む。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。

一方、スイッチＭｓｗ_１からＭｓｗ_３までが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、メモリ選択線群ＳＬ_１は、第１メモリ選択線ＳＥＬ_ａから第３メモリ選択線ＳＥＬ_ｃまでに加えて、反転メモリ選択信号が供給される第４メモリ選択線ｘＳＥＬ_ａから第６メモリ選択線ｘＳＥＬ_ｃまでを更に含む。メモリ選択信号と、反転メモリ選択信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。

入力端子が第１メモリ選択線ＳＥＬ_ａに電気的に接続され、出力端子が第４メモリ選択線ｘＳＥＬ_ａに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第４メモリ選択線ｘＳＥＬ_ａに供給することが可能である。同様に、入力端子が第２メモリ選択線ＳＥＬ_ｂに電気的に接続され、出力端子が第５メモリ選択線ｘＳＥＬ_ｂに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第５メモリ選択線ｘＳＥＬ_ｂに供給することが可能である。同様に、入力端子が第３メモリ選択線ＳＥＬ_ｃに電気的に接続され、出力端子が第６メモリ選択線ｘＳＥＬ_ｃに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第６メモリ選択線ｘＳＥＬ_ｃに供給することが可能である。

反転スイッチ６１には、基準クロック信号ＣＬＫに同期して反転する表示信号が、表示信号線ＦＲＰ_１から供給される。反転スイッチ６１は、表示信号に基づいて、第１メモリ５１、第２メモリ５２又は第３メモリ５３に格納されている副画素データをそのまま又は反転して、副画素電極１５に供給する。副画素電極１５と共通電極２３との間には、液晶ＬＱ及び保持容量Ｃが、設けられている。保持容量Ｃは、副画素電極１５と共通電極２３との間の電圧を保持する。液晶ＬＱは、副画素電極１５と共通電極２３との間の電圧に基づいて液晶分子の方向が変化し、副画素画像を表示する。

なお、反転スイッチ６１が表示信号で動作する場合には、図６に示すように、１本の表示信号線ＦＲＰ_１が、設けられる。一方、反転スイッチ６１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、表示信号線ＦＲＰ_１に加えて、第２表示信号線ｘＦＲＰ_１が更に設けられる。そして、入力端子が表示信号線ＦＲＰ_１に電気的に接続され、出力端子が第２表示信号線ｘＦＲＰ_１に電気的に接続されたインバータ回路を設けることで、反転表示信号を第２表示信号線ｘＦＲＰ_１に供給することが可能である。

図７は、実施形態の表示装置の副画素のメモリの回路構成を示す図である。図７は、第１メモリ５１の回路構成を示す図である。なお、第２メモリ５２及び第３メモリ５３の回路構成は、第１メモリ５１の回路構成と同様であるので、図示及び説明を省略する。

第１メモリ５１は、インバータ回路８１と、インバータ回路８１に逆方向に電気的に並列接続されたインバータ回路８２と、を含むＳＲＡＭ（Static Random Access Memory）セル構造を有する。インバータ回路８１の入力端子及びインバータ回路８２の出力端子が、ノードＮ１を構成し、インバータ回路８１の出力端子及びインバータ回路８２の入力端子が、ノードＮ２を構成する。インバータ回路８１及び８２は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。

ノードＮ１は、スイッチＧｓｗ_１の出力端子に電気的に接続されている。ノードＮ２は、スイッチＭｓｗ_１の入力端子に電気的に接続されている。

図７では、スイッチＧｓｗ_１として、トランスファーゲートが用いられている例を示している。スイッチＧｓｗ_１の一方の制御入力端子は、第１ゲート線ＧＣＬ_ａに電気的に接続されている。スイッチＧｓｗ_１の他方の制御入力端子は、第４ゲート線ｘＧＣＬ_ａに電気的に接続されている。第４ゲート線ｘＧＣＬ_ａには、第１ゲート線ＧＣＬ_ａに供給されるゲート信号を反転した、反転ゲート信号が供給される。

スイッチＧｓｗ_１の入力端子は、ソース線ＳＧＬ_１に電気的に接続されている。スイッチＧｓｗ_１の出力端子は、ノードＮ１に電気的に接続されている。スイッチＧｓｗ_１は、第１ゲート線ＧＣＬ_ａに供給されるゲート信号がハイレベル且つ第４ゲート線ｘＧＣＬ_ａに供給される反転ゲート信号がローレベルになると、オン状態になり、ソース線ＳＧＬ_１と、ノードＮ１と、の間を電気的に接続する。これにより、ソース線ＳＧＬ_１に供給される副画素データが、第１メモリ５１に格納される。

図７では、スイッチＭｓｗ_１として、トランスファーゲートが用いられている例を示している。スイッチＭｓｗ_１の一方の制御入力端子は、第１メモリ選択線ＳＥＬ_ａに電気的に接続されている。スイッチＭｓｗ_１の他方の制御入力端子は、第４メモリ選択線ｘＳＥＬ_ａに電気的に接続されている。第４メモリ選択線ｘＳＥＬ_ａには、第１メモリ選択線ＳＥＬ_ａに供給されるメモリ選択信号を反転した、反転メモリ選択信号が供給される。

スイッチＭｓｗ_１の入力端子は、ノードＮ２に電気的に接続されている。スイッチＭｓｗ_１の出力端子は、ノードＮ３に接続されている。ノードＮ３は、第１メモリ５１の出力ノードであり、反転スイッチ６１（図６参照）に電気的に接続されている。スイッチＭｓｗ_１は、第１メモリ選択線ＳＥＬ_ａに供給されるメモリ選択信号がハイレベル且つ第４メモリ選択線ｘＳＥＬ_ａに供給される反転メモリ選択信号がローレベルになると、オン状態になる。これにより、ノードＮ２が、スイッチＭｓｗ_１及びノードＮ３を経由して、反転スイッチ６１の入力端子に、電気的に接続される。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ６１に供給される。

なお、スイッチＧｓｗ_１及びＭｓｗ_１の両方がオフ状態の場合には、副画素データが、インバータ回路８１及び８２で構成されるループを循環する。従って、第１メモリ５１は、副画素データを保持し続ける。

実施形態では、第１メモリ５１がＳＲＡＭである場合を例に挙げて説明したが、本開示はこれに限定されない。第１メモリ５１の他の例は、ＤＲＡＭ（Dynamic Random Access Memory）が例示される。

図８は、実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。反転スイッチ６１は、インバータ回路９１と、Ｎチャネルトランジスタ９２及び９５と、Ｐチャネルトランジスタ９３及び９４と、を含む。

インバータ回路９１の入力端子、Ｐチャネルトランジスタ９４のゲート端子及びＮチャネルトランジスタ９５のゲート端子は、ノードＮ４に接続されている。ノードＮ４は、反転スイッチ６１の入力ノードであり、第１メモリ５１、第２メモリ５２及び第３メモリ５３のノードＮ３に電気的に接続されている。ノードＮ４には、第１メモリ５１、第２メモリ５２又は第３メモリ５３から副画素データが供給される。インバータ回路９１は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。

Ｎチャネルトランジスタ９２のソース及びドレインの内の一方は、第２表示信号線ｘＦＲＰ_１に電気的に接続されている。Ｎチャネルトランジスタ９２のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

Ｐチャネルトランジスタ９３のソース及びドレインの内の一方は、表示信号線ＦＲＰ_１に電気的に接続されている。Ｐチャネルトランジスタ９３のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

Ｐチャネルトランジスタ９４のソース及びドレインの内の一方は、第２表示信号線ｘＦＲＰ_１に電気的に接続されている。Ｐチャネルトランジスタ９４のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

Ｎチャネルトランジスタ９５のソース及びドレインの内の一方は、表示信号線ＦＲＰ_１に電気的に接続されている。Ｎチャネルトランジスタ９５のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

ノードＮ５は、反転スイッチ６１の出力ノードであり、反射電極（副画素電極）１５に電気的に接続されている。

第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、インバータ回路９１の出力信号は、ローレベルになる。インバータ回路９１の出力信号がローレベルであると、Ｎチャネルトランジスタ９２はオフ状態になり、Ｐチャネルトランジスタ９３はオン状態になる。

また、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、Ｐチャネルトランジスタ９４はオフ状態になり、Ｎチャネルトランジスタ９５はオン状態になる。

従って、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、表示信号線ＦＲＰ_１に供給される表示信号が、Ｐチャネルトランジスタ９３及びＮチャネルトランジスタ９５を介して、副画素電極１５に供給される。

表示信号線ＦＲＰ_１に供給される表示信号は、基準クロック信号ＣＬＫに同期して、反転する。共通電極２３に供給されるコモン電位も、基準クロック信号ＣＬＫに同期して、表示信号と同相で、反転する。表示信号とコモン電位とが同相である場合、液晶ＬＱは、電圧が印加されないので、液晶分子の方向が変化しない。これにより、副画素は、黒表示（反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。

第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、インバータ回路９１の出力信号は、ハイレベルになる。インバータ回路９１の出力信号がハイレベルであると、Ｎチャネルトランジスタ９２はオン状態になり、Ｐチャネルトランジスタ９３はオフ状態になる。

また、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、Ｐチャネルトランジスタ９４はオン状態になり、Ｎチャネルトランジスタ９５はオフ状態になる。

従って、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、第２表示信号線ｘＦＲＰ_１に供給される反転表示信号が、Ｎチャネルトランジスタ９２及びＰチャネルトランジスタ９４を介して、副画素電極１５に供給される。

第２表示信号線ｘＦＲＰ_１に供給される反転表示信号は、基準クロック信号ＣＬＫに同期して、反転する。共通電極２３に供給されるコモン電位は、基準クロック信号ＣＬＫに同期して、表示信号と異相で、反転する。表示信号とコモン電位とが異相である場合、液晶ＬＱは、電圧が印加されるので、分子の方向が変化する。これにより、副画素は、白表示（反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。

図９は、実施形態の表示装置の副画素のレイアウトの概要を示す図である。反転スイッチ６１、第１メモリ５１、第２メモリ５２及び第３メモリ５３は、Ｙ方向に配列されている。第１メモリ５１、第２メモリ５２及び第３メモリ５３の出力ノードであるノードＮ３は、反転スイッチ６１の入力ノードであるノードＮ４に電気的に接続されている。反転スイッチ６１の出力ノードであるノードＮ５は、副画素電極１５に電気的に接続されている。

第１メモリ５１は、第１ゲート線ＧＣＬ_ａと、第４ゲート線ｘＧＣＬ_ａと、第１メモリ選択線ＳＥＬ_ａと、第４メモリ選択線ｘＳＥＬ_ａと、ソース線ＳＧＬ_１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。

第２メモリ５２は、第２ゲート線ＧＣＬ_ｂと、第５ゲート線ｘＧＣＬ_ｂと、第２メモリ選択線ＳＥＬ_ｂと、第５メモリ選択線ｘＳＥＬ_ｂと、ソース線ＳＧＬ_１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。

第３メモリ５３は、第３ゲート線ＧＣＬ_ｃと、第６ゲート線ｘＧＣＬ_ｃと、第３メモリ選択線ＳＥＬ_ｃと、第６メモリ選択線ｘＳＥＬ_ｃと、ソース線ＳＧＬ_１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。

反転スイッチ６１は、表示信号線ＦＲＰ_１と、第２表示信号線ｘＦＲＰ_１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。

［比較例のメモリ選択制御回路］
図１０は、比較例のメモリ選択制御回路の構成を示す図である。比較例のメモリ選択制御回路１３１は、３進カウンタである。メモリ選択制御回路１３１は、第１及び第２のＪＫフリップフロップ１３２及び１３３を含む。

第１及び第２のＪＫフリップフロップ１３２及び１３３のクロック入力端子ＣＬＫには、基準クロック信号ＣＬＫが供給される。第１のＪＫフリップフロップ１３２の第１入力端子Ｊ及び第２入力端子Ｋには、第２のＪＫフリップフロップ１３３の反転出力端子ＸＱから出力される信号ＸＱが供給される。第２のＪＫフリップフロップ１３３の第１入力端子Ｊには、第１のＪＫフリップフロップ１３２の非反転出力端子Ｑから出力される信号Ｑが供給される。第２のＪＫフリップフロップ１３３の第２入力端子Ｋには、第１のＪＫフリップフロップ１３２の反転出力端子ＸＱから出力される信号ＸＱが供給される。

第１のＪＫフリップフロップ１３２の非反転出力端子Ｑから出力される信号Ｑが、メモリ選択制御信号Ｑの下位ビットＱ_１である。第２のＪＫフリップフロップ１３３の非反転出力端子Ｑから出力される信号Ｑが、メモリ選択制御信号Ｑの上位ビットＱ_２である。

図１１は、比較例のメモリ選択制御回路の動作タイミングを示すタイミング図である。

タイミングｔ_０において、基準クロック信号ＣＬＫが立ち下がると、メモリ選択制御回路１３１は、「０ｂ００」というメモリ選択制御信号Ｑを、出力回路３５に出力する。出力回路３５は、メモリ選択制御信号Ｑ「０ｂ００」を受けると、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。各副画素ＳＰｉｘは、メモリ選択信号が第１メモリ選択線ＳＥＬ_ａに供給されたことに応じて、第１メモリ５１に格納されている副画素データに基づいて、液晶層を変調する。その結果、表示面に画像（フレーム）「Ａ」が表示される。

タイミングｔ_１において、基準クロック信号ＣＬＫが立ち下がると、メモリ選択制御回路１３１は、「０ｂ０１」というメモリ選択制御信号Ｑを、出力回路３５に出力する。出力回路３５は、メモリ選択制御信号Ｑ「０ｂ０１」を受けると、メモリ選択信号を第２メモリ選択線ＳＥＬ_ｂに出力する。各副画素ＳＰｉｘは、メモリ選択信号が第２メモリ選択線ＳＥＬ_ｂに供給されたことに応じて、第２メモリ５２に格納されている副画素データに基づいて、液晶層を変調する。その結果、表示面に画像「Ｂ」が表示される。

タイミングｔ_２において、基準クロック信号ＣＬＫが立ち下がると、メモリ選択制御回路１３１は、「０ｂ１０」というメモリ選択制御信号Ｑを、出力回路３５に出力する。出力回路３５は、メモリ選択制御信号Ｑ「０ｂ１０」を受けると、メモリ選択信号を第３メモリ選択線ＳＥＬ_ｃに出力する。各副画素ＳＰｉｘは、メモリ選択信号が第３メモリ選択線ＳＥＬ_ｃに供給されたことに応じて、第３メモリ５３に格納されている副画素データに基づいて、液晶層を変調する。その結果、表示面に画像「Ｃ」が表示される。

タイミングｔ_３以降のメモリ選択制御回路１３１の動作は、タイミングｔ_０からタイミングｔ_３までと同様であるので、説明を省略する。

図１２は、比較例のメモリ選択制御回路により表示領域に表示される画像を示す図である。

図１２に示すように、メモリ選択制御回路１３１は、画像「Ａ」、「Ｂ」及び「Ｃ」を表示領域ＤＡに、この順序で繰り返し表示させることができる。しかしながら、比較例のメモリ選択制御回路１３１は、画像「Ａ」、「Ｂ」及び「Ｃ」を表示領域ＤＡに、異なる順序で表示させることはできない。

［実施形態のメモリ選択制御回路］
図１３は、実施形態のメモリ選択制御回路の構成を示す図である。

実施形態のメモリ選択制御回路３１は、カウンタコントローラ３２と、３進アップダウンカウンタ３３と、を含む。カウンタコントローラ３２は、順序回路であり、フリップフロップ等を利用して実現可能である。３進アップダウンカウンタ３３は、アップカウント及びダウンカウントが可能な３進カウンタである。３進アップダウンカウンタ３３は、カウント値であるメモリ選択制御信号Ｑを出力する。メモリ選択制御信号Ｑは、上位ビットＱ_２及び下位ビットＱ_１で構成される。

カウンタコントローラ３２のクロック入力端子ＣＬＫには、基準クロック信号ＣＬＫが供給される。カウンタコントローラ３２のメモリ選択制御値入力端子ＲＥＧには、メモリ選択制御値ＲＥＧが供給される。カウンタコントローラ３２は、メモリ選択制御値ＲＥＧの値に基づいて、信号ＩＮ_２、ＩＮ_１、ＣＬＲ、ＬＤ、及び、ＵＤ／ＯＦＦを出力する。

カウンタコントローラ３２の入力端子Ｑ_２には、３進アップダウンカウンタ３３の出力端子Ｑ_２から出力される信号（カウント値の上位ビット）Ｑ_２が供給される。カウンタコントローラ３２の入力端子Ｑ_１には、３進アップダウンカウンタ３３の出力端子Ｑ_１から出力される信号（カウント値の下位ビット）Ｑ_１が供給される。

３進アップダウンカウンタ３３のクリア入力端子ＣＬＲには、カウンタコントローラ３２のクリア信号出力端子ＣＬＲから出力される信号ＣＬＲが供給される。３進アップダウンカウンタ３３は、ハイレベルの信号ＣＬＲがクリア入力端子ＣＬＲに供給されたら、メモリ選択制御信号Ｑを、予め定められた値にクリアする。実施形態では、予め定められた値は「０ｂ００」とするが、本開示はこれに限定されない。

３進アップダウンカウンタ３３の入力端子ＩＮ_２には、カウンタコントローラ３２の出力端子ＩＮ_２から出力される信号ＩＮ_２が供給される。３進アップダウンカウンタ３３の入力端子ＩＮ_１には、カウンタコントローラ３２の出力端子ＩＮ_１から出力される信号ＩＮ_１が供給される。３進アップダウンカウンタ３３のロード反転入力端子ＬＤには、カウンタコントローラ３２のロード出力端子ＬＤから出力される信号ＬＤが供給される。３進アップダウンカウンタ３３は、ローレベルの信号ＬＤがロード反転入力端子ＬＤに供給されたら、信号ＩＮ_２及びＩＮ_１の値をロードする。そして、３進アップダウンカウンタ３３は、信号ＩＮ_２及びＩＮ_１の値を、メモリ選択制御信号Ｑ（カウント値）に設定する。

カウンタコントローラ３２の出力端子ＵＤ／ＯＦＦから出力される信号ＵＤ／ＯＦＦは、スイッチ３４の制御端子に入力される。スイッチ３４は、信号ＵＤ／ＯＦＦが第１の値の場合には、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴに出力する。３進アップダウンカウンタ３３は、アップカウント反転入力端子ＵＰＣＴに供給される基準クロック信号ＣＬＫの立ち下がりエッジにおいて、カウント値をインクリメントするカウントアップを行う。

スイッチ３４は、信号ＵＤ／ＯＦＦが第２の値の場合には、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のダウンカウント反転入力端子ＤＮＣＴに出力する。３進アップダウンカウンタ３３は、ダウンカウント反転入力端子ＤＮＣＴに供給される基準クロック信号ＣＬＫの立ち下がりエッジにおいて、カウント値をデクリメントするカウントダウンを行う。

スイッチ３４は、信号ＵＤ／ＯＦＦが第３の値の場合には、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴのいずれにも出力しない。この場合、３進アップダウンカウンタ３３は、カウントアップ及びカウントダウンを行わず、カウント値の現状値を維持する。

図１４は、実施形態の表示装置の３進アップダウンカウンタの真理値表を示す図である。

真理値表４２の第１行目は、信号ＬＤがハイレベル且つ信号ＣＬＲがローレベルであり、アップカウント反転入力端子ＵＰＣＴに供給される基準クロック信号ＣＬＫが立ち下がる場合の、３進アップダウンカウンタ３３の動作を表す。この場合、３進アップダウンカウンタ３３は、カウントアップを行う。なお、図１３に示したように、基準クロック信号ＣＬＫがアップカウント反転入力端子ＵＰＣＴに供給される場合は、ダウンカウント反転入力端子ＤＮＣＴは、ハイインピーダンスになる。本開示はこれに限定されず、基準クロック信号ＣＬＫがアップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴの両方に同時に供給されなければ良い。つまり、ダウンカウント反転入力端子ＤＮＣＴは、プルアップ又はプルダウンされていても良い。

真理値表４２の第２行目は、信号ＬＤがハイレベルであり且つ信号ＣＬＲがローレベルであり、ダウンカウント反転入力端子ＤＮＣＴに供給される基準クロック信号ＣＬＫが立ち下がる場合の、３進アップダウンカウンタ３３の動作を表す。この場合、３進アップダウンカウンタ３３は、カウントダウンを行う。なお、図１３に示したように、基準クロック信号ＣＬＫがダウンカウント反転入力端子ＤＮＣＴに供給される場合は、アップカウント反転入力端子ＵＰＣＴは、ハイインピーダンスになる。本開示はこれに限定されず、基準クロック信号ＣＬＫがアップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴの両方に同時に供給されなければ良い。つまり、アップカウント反転入力端子ＵＰＣＴは、プルアップ又はプルダウンされていても良い。

真理値表４２の第３行目は、信号ＬＤがローレベルであり且つ信号ＣＬＲがローレベルである場合の、３進アップダウンカウンタ３３の動作を表す。この場合、３進アップダウンカウンタ３３は、信号ＩＮ_１及びＩＮ_２をロードする。そして、３進アップダウンカウンタ３３は、信号ＩＮ_１及びＩＮ_２の値を、メモリ選択制御信号Ｑに設定する。なお、この場合、アップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴに供給される基準クロック信号ＣＬＫは、ドントケア（don't care）条件となる。

真理値表４２の第４行目は、信号ＣＬＲがハイレベルである場合の、３進アップダウンカウンタ３３の動作を表す。この場合、３進アップダウンカウンタ３３は、メモリ選択制御信号Ｑを、「０ｂ００」にクリアする。なお、この場合、アップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴに供給される基準クロック信号ＣＬＫ、並びに、信号ＬＤは、ドントケア条件となる。

図１５は、実施形態の表示装置のカウンタコントローラの真理値表を示す図である。

真理値表４３の第１行目は、メモリ選択制御値ＲＥＧが「０ｂ０００」の場合の、カウンタコントローラ３２の動作を表す。この場合、カウンタコントローラ３２は、第３の値の信号ＵＤ／ＯＦＦを、スイッチ３４に出力する。スイッチ３４は、第３の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴのいずれにも出力しない。３進アップダウンカウンタ３３は、アップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴのいずれにも基準クロック信号ＣＬＫが供給されないので、カウントアップ及びカウントダウンを行わず、メモリ選択制御信号Ｑの現状値を維持する。

真理値表４３の第２行目は、メモリ選択制御値ＲＥＧが「０ｂ００１」の場合の、カウンタコントローラ３２の動作を表す。この場合、カウンタコントローラ３２は、第１メモリ５１を選択するように、３進アップダウンカウンタ３３を制御する。具体的には、カウンタコントローラ３２は、「０ｂ００」の信号ＩＮ_２及びＩＮ_１を出力し、ローレベルの信号ＬＤを出力し、ローレベルの信号ＣＬＲを出力する。３進アップダウンカウンタ３３は、真理値表４２（図１４参照）の第３行目に示したように、信号ＩＮ_２及びＩＮ_１の値「０ｂ００」をロードする。そして、３進アップダウンカウンタ３３は、信号ＩＮ_２及びＩＮ_１の値「０ｂ００」を、メモリ選択制御信号Ｑに設定する。出力回路３５は、真理値表４１（図５参照）の第１行目に示したように、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。各副画素ＳＰｉｘは、メモリ選択信号が第１メモリ選択線ＳＥＬ_ａに供給されたことに応じて、第１メモリ５１に格納されている副画素データに基づいて、画像を表示する。

真理値表４３の第３行目は、メモリ選択制御値ＲＥＧが「０ｂ０１０」の場合の、カウンタコントローラ３２の動作を表す。この場合、カウンタコントローラ３２は、第２メモリ５２を選択するように、３進アップダウンカウンタ３３を制御する。具体的には、カウンタコントローラ３２は、「０ｂ０１」の信号ＩＮ_２及びＩＮ_１を出力し、ローレベルの信号ＬＤを出力し、ローレベルの信号ＣＬＲを出力する。３進アップダウンカウンタ３３は、真理値表４２（図１４参照）の第３行目に示したように、信号ＩＮ_２及びＩＮ_１の値「０ｂ０１」をロードする。そして、３進アップダウンカウンタ３３は、信号ＩＮ_２及びＩＮ_１の値「０ｂ０１」を、メモリ選択制御信号Ｑに設定する。出力回路３５は、真理値表４１（図５参照）の第２行目に示したように、メモリ選択信号を第２メモリ選択線ＳＥＬ_ｂに出力する。各副画素ＳＰｉｘは、メモリ選択信号が第２メモリ選択線ＳＥＬ_ｂに供給されたことに応じて、第２メモリ５２に格納されている副画素データに基づいて、画像を表示する。

真理値表４３の第４行目は、メモリ選択制御値ＲＥＧが「０ｂ０１１」の場合の、カウンタコントローラ３２の動作を表す。この場合、カウンタコントローラ３２は、第３メモリ５３を選択するように、３進アップダウンカウンタ３３を制御する。具体的には、カウンタコントローラ３２は、「０ｂ１０」の信号ＩＮ_２及びＩＮ_１を出力し、ローレベルの信号ＬＤを出力し、ローレベルの信号ＣＬＲを出力する。３進アップダウンカウンタ３３は、真理値表４２（図１４参照）の第３行目に示したように、信号ＩＮ_２及びＩＮ_１の値「０ｂ１０」をロードする。そして、３進アップダウンカウンタ３３は、信号ＩＮ_２及びＩＮ_１の値「０ｂ１０」を、メモリ選択制御信号Ｑに設定する。出力回路３５は、真理値表４１（図５参照）の第３行目に示したように、メモリ選択信号を第３メモリ選択線ＳＥＬ_ｃに出力する。各副画素ＳＰｉｘは、メモリ選択信号が第３メモリ選択線ＳＥＬ_ｃに供給されたことに応じて、第３メモリ５３に格納されている副画素データに基づいて、画像を表示する。

真理値表４３の第５行目は、メモリ選択制御値ＲＥＧが「０ｂ１００」の場合の、カウンタコントローラ３２の動作を表す。この場合、カウンタコントローラ３２は、カウントアップを実行するように、３進アップダウンカウンタ３３を制御する。具体的には、カウンタコントローラ３２は、ハイレベルの信号ＬＤを出力し、ローレベルの信号ＣＬＲを出力する。それとともに、カウンタコントローラ３２は、第１の値の信号ＵＤ／ＯＦＦを出力する。スイッチ３４は、第１の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴに出力する。３進アップダウンカウンタ３３は、真理値表４２（図１４参照）の第１行目に示したように、アップカウント反転入力端子ＵＰＣＴに供給される基準クロック信号ＣＬＫの立ち下がりエッジにおいて、カウントアップを行う。３進アップダウンカウンタ３３は、３進であるので、・・・→「０ｂ００」→「０ｂ０１」→「０ｂ１０」→「０ｂ００」→・・・のようにカウントアップを行う。

真理値表４３の第６行目は、メモリ選択制御値ＲＥＧが「０ｂ１０１」の場合の、カウンタコントローラ３２の動作を表す。この場合、カウンタコントローラ３２は、カウントダウンを実行するように、３進アップダウンカウンタ３３を制御する。具体的には、カウンタコントローラ３２は、ハイレベルの信号ＬＤを出力し、ローレベルの信号ＣＬＲを出力する。それとともに、カウンタコントローラ３２は、第２の値の信号ＵＤ／ＯＦＦを出力する。スイッチ３４は、第２の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のダウンカウント反転入力端子ＤＮＣＴに出力する。３進アップダウンカウンタ３３は、真理値表４２（図１４参照）の第２行目に示したように、ダウンカウント反転入力端子ＤＮＣＴに供給される基準クロック信号ＣＬＫの立ち下がりエッジにおいて、カウントダウンを行う。３進アップダウンカウンタ３３は、３進であるので、・・・→「０ｂ００」→「０ｂ１０」→「０ｂ０１」→「０ｂ００」→・・・のようにカウントダウンを行う。

真理値表４３の第７行目は、メモリ選択制御値ＲＥＧが「０ｂ１１０」の場合のカウンタコントローラ３２の動作を表す。この場合、カウンタコントローラ３２は、カウントアップとカウントダウンとを交互に繰り返し実行するように、３進アップダウンカウンタ３３を制御する。具体的には、カウンタコントローラ３２は、ハイレベルの信号ＬＤを出力し、ローレベルの信号ＣＬＲを出力する。それとともに、カウンタコントローラ３２は、第１の値の信号ＵＤ／ＯＦＦを出力する。スイッチ３４は、第１の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴに出力する。３進アップダウンカウンタ３３は、真理値表４２（図１４参照）の第１行目に示したように、アップカウント反転入力端子ＵＰＣＴに供給される基準クロック信号ＣＬＫの立ち下がりエッジにおいて、カウントアップを行う。

また、カウンタコントローラ３２は、信号Ｑ_２及びＱ_１の値が「０ｂ１０」になったら、ハイレベルの信号ＬＤを出力し、ローレベルの信号ＣＬＲを出力する。それとともに、カウンタコントローラ３２は、第２の値の信号ＵＤ／ＯＦＦを出力する。スイッチ３４は、第２の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のダウンカウント反転入力端子ＤＮＣＴに出力する。３進アップダウンカウンタ３３は、真理値表４２（図１４参照）の第２行目に示したように、ダウンカウント反転入力端子ＤＮＣＴに供給される基準クロック信号ＣＬＫの立ち下がりエッジにおいて、カウントダウンを行う。

また、カウンタコントローラ３２は、信号Ｑ_２及びＱ_１の値が「０ｂ００」になったら、ハイレベルの信号ＬＤを出力し、ローレベルの信号ＣＬＲを出力する。それとともに、カウンタコントローラ３２は、第１の値の信号ＵＤ／ＯＦＦを出力する。スイッチ３４は、第１の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴに出力する。３進アップダウンカウンタ３３は、真理値表４２（図１４参照）の第１行目に示したように、アップカウント反転入力端子ＵＰＣＴに供給される基準クロック信号ＣＬＫの立ち下がりエッジにおいて、カウントアップを行う。

カウンタコントローラ３２は、上記の制御を繰り返し実行する。これにより、信号Ｑ_２及びＱ_１の値は、「０ｂ００」、「０ｂ０１」、「０ｂ１０」、「０ｂ０１」、「０ｂ００」、「０ｂ０１」・・・と、カウントアップとカウントダウンとが交互に繰り返される。

なお、上記では、カウンタコントローラ３２は、信号Ｑ_２及びＱ_１の値が「０ｂ００」から「０ｂ１０」までの範囲でカウントアップとカウントダウンとが交互に繰り返されるように、３進アップダウンカウンタ３３を制御することとしたが、本開示はこれに限定されない。

カウンタコントローラ３２は、信号Ｑ_２及びＱ_１の値が「０ｂ００」から「０ｂ０１」までの範囲でカウントアップとカウントダウンとが交互に繰り返されるように、３進アップダウンカウンタ３３を制御しても良い。この場合、出力回路３５は、メモリ選択信号を、第１メモリ選択線ＳＥＬ_ａ及び第２メモリ選択線ＳＥＬ_ｂに交互に出力する。複数の副画素ＳＰｉｘは、第１メモリ５１に格納されている副画素データに基づく第１の画像（フレーム）と、第２メモリ５２に格納されている副画素データに基づく第２の画像と、を交互に表示する。

または、カウンタコントローラ３２は、信号Ｑ_２及びＱ_１の値が「０ｂ０１」から「０ｂ１０」までの範囲でカウントアップとカウントダウンとが交互に繰り返されるように、３進アップダウンカウンタ３３を制御しても良い。この場合、出力回路３５は、メモリ選択信号を、第２メモリ選択線ＳＥＬ_ｂ及び第３メモリ選択線ＳＥＬ_ｃに交互に出力する。複数の副画素ＳＰｉｘは、第２メモリ５２に格納されている副画素データに基づく第２の画像と、第３メモリ５３に格納されている副画素データに基づく第３の画像と、を交互に表示する。

または、カウンタコントローラ３２は、信号Ｑ_２及びＱ_１の値が「０ｂ１０」から「０ｂ００」までの範囲でカウントアップとカウントダウンとが交互に繰り返されるように、３進アップダウンカウンタ３３を制御しても良い。この場合、出力回路３５は、メモリ選択信号を、第３メモリ選択線ＳＥＬ_ｃ及び第１メモリ選択線ＳＥＬ_ａに交互に出力する。複数の副画素ＳＰｉｘは、第３メモリ５３に格納されている副画素データに基づく第３の画像と、第１メモリ５１に格納されている副画素データに基づく第１の画像と、を交互に表示する。

カウントアップとカウントダウンとが交互に繰り返される信号Ｑ_２及びＱ_１の範囲は、設定レジスタ４ｃに設定され、メモリ選択制御値ＲＥＧに含まれても良い。これにより、外部回路は、カウントアップとカウントダウンとが交互に繰り返される信号Ｑ_２及びＱ_１の範囲を、動的に設定できる。

真理値表４３の第８行目は、メモリ選択制御値ＲＥＧが「０ｂ１１１」の場合の、カウンタコントローラ３２の動作を表す。この場合、カウンタコントローラ３２は、信号Ｑ_２及びＱ_１の値を「０ｂ００」にクリアするように、３進アップダウンカウンタ３３を制御する。具体的には、カウンタコントローラ３２は、ハイレベルの信号ＣＬＲを出力する。３進アップダウンカウンタ３３は、真理値表４２（図１４参照）の第４行目に示したように、信号Ｑ_２及びＱ_１の値を「０ｂ００」にクリアする。

図１６は、実施形態の表示装置の第１の動作タイミングを示すタイミング図である。

タイミングｔ_１０からｔ_１２までは、静止画表示期間である。タイミングｔ_１０において、外部回路は、設定レジスタ４ｃの内の、メモリ選択に関するフィールドに、「０ｂ１１１」（クリア動作）をメモリ選択制御値ＲＥＧとして書き込む。カウンタコントローラ３２は、「０ｂ１１１」のメモリ選択制御値ＲＥＧを受けると、ハイレベルの信号ＣＬＲを出力する。３進アップダウンカウンタ３３は、ハイレベルの信号ＣＬＲを受けると、メモリ選択制御信号Ｑ（カウント値の上位ビットＱ_２及び下位ビットＱ_１）の値を「０ｂ００」にクリアする。出力回路３５は、「０ｂ００」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。各副画素ＳＰｉｘは、第１メモリ５１に格納されている副画素データに基づいて、画像「Ａ」を表示する。

タイミングｔ_１１において、外部回路は、設定レジスタ４ｃの内の、メモリ選択に関するフィールドに、「０ｂ０１１」（第３メモリ選択動作）をメモリ選択制御値ＲＥＧとして書き込む。カウンタコントローラ３２は、「０ｂ０１１」のメモリ選択制御値ＲＥＧを受けると、「０ｂ１０」の信号ＩＮ_２及びＩＮ_１を出力する。

タイミングｔ_１２からｔ_１３までは、静止画表示期間である。タイミングｔ_１２において、カウンタコントローラ３２は、ローレベルの信号ＬＤを出力する。３進アップダウンカウンタ３３は、ローレベルの信号ＬＤを受けると、信号ＩＮ_２及びＩＮ_１の値「０ｂ１０」をロードする。そして、３進アップダウンカウンタ３３は、信号ＩＮ_２及びＩＮ_１の値「０ｂ１０」を、メモリ選択制御信号Ｑに設定する。出力回路３５は、「０ｂ１０」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第３メモリ選択線ＳＥＬ_ｃに出力する。各副画素ＳＰｉｘは、第３メモリ５３に格納されている副画素データに基づいて、画像「Ｃ」を表示する。

タイミングｔ_１３からタイミングｔ_１７までは、画像「Ａ」、「Ｂ」、及び、「Ｃ」をこの順序で繰り返し表示する、アニメーション表示（動画像表示）期間である。

タイミングｔ_１３において、外部回路は、設定レジスタ４ｃの内の、メモリ選択に関するフィールドに、「０ｂ１１１」（クリア動作）をメモリ選択制御値ＲＥＧとして書き込む。カウンタコントローラ３２は、「０ｂ１１１」のメモリ選択制御値ＲＥＧを受けると、ハイレベルの信号ＣＬＲを出力する。３進アップダウンカウンタ３３は、ハイレベルの信号ＣＬＲを受けると、メモリ選択制御信号Ｑの値を「０ｂ００」にクリアする。出力回路３５は、「０ｂ００」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。各副画素ＳＰｉｘは、第１メモリ５１に格納されている副画素データに基づいて、画像「Ａ」を表示する。

タイミングｔ_１４において、外部回路は、設定レジスタ４ｃの内の、メモリ選択に関するフィールドに、「０ｂ１００」（カウントアップ動作）をメモリ選択制御値ＲＥＧとして書き込む。カウンタコントローラ３２は、「０ｂ１００」のメモリ選択制御値ＲＥＧを受けると、第１の値の信号ＵＤ／ＯＦＦを、スイッチ３４に出力する。スイッチ３４は、第１の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴに出力する。３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ００」から「０ｂ０１」にインクリメントする。出力回路３５は、「０ｂ０１」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第２メモリ選択線ＳＥＬ_ｂに出力する。各副画素ＳＰｉｘは、第２メモリ５２に格納されている副画素データに基づいて、画像「Ｂ」を表示する。

タイミングｔ_１５において、３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ０１」から「０ｂ１０」にインクリメントする。出力回路３５は、「０ｂ１０」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第３メモリ選択線ＳＥＬ_ｃに出力する。各副画素ＳＰｉｘは、第３メモリ５３に格納されている副画素データに基づいて、画像「Ｃ」を表示する。

タイミングｔ_１６において、３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ１０」から「０ｂ００」にインクリメントする。出力回路３５は、「０ｂ００」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。各副画素ＳＰｉｘは、第１メモリ５１に格納されている副画素データに基づいて、画像「Ａ」を表示する。

タイミングｔ_１６からｔ_１７までの各部の動作は、タイミングｔ_１３からｔ_１６までと同様であるので、説明を省略する。

タイミングｔ_１３からｔ_１７までの期間において、表示装置１は、先に示した図１２のように、画像「Ａ」、「Ｂ」及び「Ｃ」を、この順序で繰り返し表示するアニメーション表示を行うことができる。

タイミングｔ_１７からｔ_２２までは、画像「Ｃ」、「Ｂ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｂ」、「Ａ」・・・を、この順序で繰り返し表示する、アニメーション表示（動画像表示）期間である。

タイミングｔ_１７において、外部回路は、設定レジスタ４ｃの内の、メモリ選択に関するフィールドに、「０ｂ１１０」（カウントアップとカウントダウンとを交互に繰り返す動作）をメモリ選択制御値ＲＥＧとして書き込む。カウンタコントローラ３２は、メモリ選択制御信号Ｑの値が「０ｂ１０」であるので、第２の値の信号ＵＤ／ＯＦＦを、スイッチ３４に出力する。スイッチ３４は、第２の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のダウンカウント反転入力端子ＤＮＣＴに出力する。３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ１０」から「０ｂ０１」にデクリメントする。出力回路３５は、「０ｂ０１」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第２メモリ選択線ＳＥＬ_ｂに出力する。各副画素ＳＰｉｘは、第２メモリ５２に格納されている副画素データに基づいて、画像「Ｂ」を表示する。

タイミングｔ_１８において、３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ０１」から「０ｂ００」にデクリメントする。出力回路３５は、「０ｂ００」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。各副画素ＳＰｉｘは、第１メモリ５１に格納されている副画素データに基づいて、画像「Ａ」を表示する。

タイミングｔ_１９において、カウンタコントローラ３２は、メモリ選択制御信号Ｑの値が「０ｂ００」であるので、第１の値の信号ＵＤ／ＯＦＦを、スイッチ３４に出力する。スイッチ３４は、第１の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴに出力する。３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ００」から「０ｂ０１」にインクリメントする。出力回路３５は、「０ｂ０１」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第２メモリ選択線ＳＥＬ_ｂに出力する。各副画素ＳＰｉｘは、第２メモリ５２に格納されている副画素データに基づいて、画像「Ｂ」を表示する。

タイミングｔ_２０において、３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ０１」から「０ｂ１０」にインクリメントする。出力回路３５は、「０ｂ１０」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第３メモリ選択線ＳＥＬ_ｃに出力する。各副画素ＳＰｉｘは、第３メモリ５３に格納されている副画素データに基づいて、画像「Ｃ」を表示する。

タイミングｔ_２１からｔ_２２までの各部の動作は、タイミングｔ_１７からタイミングｔ_２１までと同様であるので、説明を省略する。

タイミングｔ_２３において、外部回路は、設定レジスタ４ｃの内の、メモリ選択に関するフィールドに、「０ｂ０００」（現状維持）をメモリ選択制御値ＲＥＧとして書き込む。カウンタコントローラ３２は、信号ＵＤ／ＯＦＦを、スイッチ３４に出力する。スイッチ３４は、信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴのいずれにも出力しない。３進アップダウンカウンタ３３は、アップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴのいずれにも基準クロック信号ＣＬＫが供給されないので、カウントアップ及びカウントダウンを行わず、メモリ選択制御信号Ｑの現状値「０ｂ１０」を維持する。出力回路３５は、メモリ選択制御信号Ｑが「０ｂ１０」で変わらないので、メモリ選択信号を第３メモリ選択線ＳＥＬ_ｃに出力する。各副画素ＳＰｉｘは、第３メモリ５３に格納されている副画素データに基づいて、画像「Ｃ」を表示する。

図１７は、実施形態の表示装置によって表示される画像を示す図である。

図１７に示すように、表示装置１は、画像「Ａ」、「Ｂ」、「Ｃ」、「Ｂ」、「Ａ」、「Ｂ」・・・を、この順序で繰り返し表示させることができる。

再び図１６を参照すると、タイミングｔ_２２以降は、静止画表示期間である。タイミングｔ_２２において、外部回路は、設定レジスタ４ｃの内の、メモリ選択に関するフィールドに、「０ｂ０００」（現状維持動作）をメモリ選択制御値ＲＥＧとして書き込む。カウンタコントローラ３２は、「０ｂ０００」のメモリ選択制御値ＲＥＧを受けると、第３の値の信号ＵＤ／ＯＦＦを、スイッチ３４に出力する。スイッチ３４は、第３の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴのいずれにも出力しない。３進アップダウンカウンタ３３は、アップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴのいずれにも基準クロック信号ＣＬＫが供給されないので、カウントアップ及びカウントダウンを行わず、メモリ選択制御信号Ｑの現状の値「０ｂ１０」を維持する。出力回路３５は、「０ｂ１０」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第３メモリ選択線ＳＥＬ_ｃに出力する。各副画素ＳＰｉｘは、第３メモリ５３に格納されている副画素データに基づいて、画像「Ｃ」を表示する。

図１８は、実施形態の表示装置の第２の動作タイミングを示すタイミング図である。

図１８の全体にわたって、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して反転するコモン電位を、共通電極２３に供給する。

タイミングｔ_３０からｔ_３３までは、１つの行のＮ×３個の副画素ＳＰｉｘの各々に含まれる第１メモリ５１から第３メモリ５３までへの副画素データの書き込み期間である。

タイミングｔ_３０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_５を、ゲート線選択回路１０内のスイッチＳＷ_４に出力する。スイッチＳＷ_４は、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ_ａと、を電気的に接続する。ゲート線駆動回路９は、ゲート信号を、各行の第１ゲート線ＧＣＬ_ａに出力する。第１ゲート線ＧＣＬ_ａにハイレベルのゲート信号が供給されると、当該行に属する副画素ＳＰｉｘの各々の第１メモリ５１が、副画素データの書き込み先として選択される。

また、タイミングｔ_３０において、ソース線駆動回路５は、「Ａ」という画像（フレーム）を表示するための副画素データを、ソース線ＳＧＬに出力する。これにより、各行に属する副画素ＳＰｉｘの各々の第１メモリ５１には、「Ａ」という画像を表示するための副画素データが、夫々書き込まれる。

また、タイミングｔ_３０からｔ_３１までに亘って、かかる動作が第１行から第Ｍ行まで線順次により実施される。これにより、全副画素ＳＰｉｘの第１メモリには、画像「Ａ」を形成するための信号が書き込まれ、保存される。

タイミングｔ_３１において、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ_５を、ゲート線選択回路１０内のスイッチＳＷ_４に出力する。スイッチＳＷ_４は、ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ_ｂと、を電気的に接続する。ゲート線駆動回路９は、ゲート信号を、各行の第２ゲート線ＧＣＬ_ｂに出力する。第２ゲート線ＧＣＬ_ｂにハイレベルのゲート信号が供給されると、当該行に属する副画素ＳＰｉｘの各々の第２メモリ５２が、副画素データの書き込み先として選択される。

また、タイミングｔ_３１において、ソース線駆動回路５は、「Ｂ」という画像（フレーム）を表示するための副画素データを、ソース線ＳＧＬに出力する。これにより、各行に属する副画素ＳＰｉｘの各々の第２メモリ５２には、「Ｂ」という画像を表示するための副画素データが、夫々書き込まれる。

また、タイミングｔ_３１からｔ_３２までに亘って、かかる動作が第１行から第Ｍ行まで線順次により実施される。これにより、全副画素ＳＰｉｘの第２メモリには、画像「Ｂ」を形成するための信号が書き込まれ、保存される。

タイミングｔ_３２において、タイミングコントローラ４ｂは、第３の値の制御信号Ｓｉｇ_５を、ゲート線選択回路１０内のスイッチＳＷ_４に出力する。スイッチＳＷ_４は、ゲート線駆動回路９の出力端子と、第３ゲート線ＧＣＬ_ｃと、を電気的に接続する。ゲート線駆動回路９は、ゲート信号を、各行の第３ゲート線ＧＣＬ_ｃに出力する。第３ゲート線ＧＣＬ_ｃにハイレベルのゲート信号が供給されると、当該行に属する副画素ＳＰｉｘの各々の第３メモリ５３が、副画素データの書き込み先として選択される。

また、タイミングｔ_３２において、ソース線駆動回路５は、「Ｃ」という画像（フレーム）を表示するための副画素データを、ソース線ＳＧＬに出力する。これにより、各行に属する副画素ＳＰｉｘの各々第３メモリ５３には、「Ｃ」という画像を表示するための副画素データが、夫々書き込まれる。

また、タイミングｔ_３２からｔ_３３までに亘って、かかる動作が第１行から第Ｍ行まで線順次により実施される。これにより、全副画素ＳＰｉｘの第３メモリには、画像「Ｃ」を形成するための信号が書き込まれ、保存される。

表示装置１は、タイミングｔ_３０からタイミングｔ_３３までと同様の動作をＭ回繰り返すことにより、各副画素ＳＰｉｘに含まれる第１メモリ５１から第３メモリ５３までに、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像を表示するための副画素データを書き込むことができる。

タイミングｔ_３４からタイミングｔ_４０までは、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）をこの順序で繰り返し表示するアニメーション表示（動画像表示）期間である。

タイミングｔ_３４において、外部回路は、設定レジスタ４ｃの内の、メモリ選択に関するフィールドに、「０ｂ１１１」（クリア動作）をメモリ選択制御値ＲＥＧとして書き込む。カウンタコントローラ３２は、「０ｂ１１１」のメモリ選択制御値ＲＥＧを受けると、ハイレベルの信号ＣＬＲを出力する。３進アップダウンカウンタ３３は、ハイレベルの信号ＣＬＲを受けると、メモリ選択制御信号Ｑの値を「０ｂ００」にクリアする。出力回路３５は、「０ｂ００」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。各副画素ＳＰｉｘは、第１メモリ５１に格納されている副画素データに基づいて、画像「Ａ」を表示する。

タイミングｔ_３５において、外部回路は、設定レジスタ４ｃの内の、メモリ選択に関するフィールドに、「０ｂ１００」（カウントアップ動作）をメモリ選択制御値ＲＥＧとして書き込む。カウンタコントローラ３２は、「０ｂ１００」のメモリ選択制御値ＲＥＧを受けると、第１の値の信号ＵＤ／ＯＦＦを、スイッチ３４に出力する。スイッチ３４は、第１の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴに出力する。３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ００」から「０ｂ０１」にインクリメントする。出力回路３５は、「０ｂ０１」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第２メモリ選択線ＳＥＬ_ｂに出力する。各副画素ＳＰｉｘは、第２メモリ５２に格納されている副画素データに基づいて、画像「Ｂ」を表示する。

タイミングｔ_３６において、３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ０１」から「０ｂ１０」にインクリメントする。出力回路３５は、「０ｂ１０」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第３メモリ選択線ＳＥＬ_ｃに出力する。各副画素ＳＰｉｘは、第３メモリ５３に格納されている副画素データに基づいて、画像「Ｃ」を表示する。

タイミングｔ_３７において、３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ１０」から「０ｂ００」にインクリメントする。出力回路３５は、「０ｂ００」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。各副画素ＳＰｉｘは、第１メモリ５１に格納されている副画素データに基づいて、画像「Ａ」を表示する。

タイミングｔ_３７からｔ_４０までの各部の動作は、タイミングｔ_３４からｔ_３７までの各部の動作と同様であるので、説明を省略する。

タイミングｔ_３４からｔ_４０までの期間において、表示装置１は、先に示した図１２のように、画像「Ａ」、「Ｂ」及び「Ｃ」を、この順序で繰り返し表示するアニメーション表示を行うことができる。

タイミングｔ_４０からタイミングｔ_４２までは、画像「Ａ」を表示する静止画表示期間である。

タイミングｔ_４０において、３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ１０」から「０ｂ００」にインクリメントする。出力回路３５は、「０ｂ００」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。各副画素ＳＰｉｘは、第１メモリ５１に格納されている副画素データに基づいて、画像「Ａ」を表示する。その後、外部回路は、設定レジスタ４ｃの内の、メモリ選択に関するフィールドに、「０ｂ０００」（現状維持動作）をメモリ選択制御値ＲＥＧとして書き込む。カウンタコントローラ３２は、「０ｂ０００」のメモリ選択制御値ＲＥＧを受けると、第３の値の信号ＵＤ／ＯＦＦを、スイッチ３４に出力する。スイッチ３４は、第３の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴのいずれにも出力しない。３進アップダウンカウンタ３３は、アップカウント反転入力端子ＵＰＣＴ及びダウンカウント反転入力端子ＤＮＣＴのいずれにも基準クロック信号ＣＬＫが供給されないので、カウントアップ及びカウントダウンを行わず、メモリ選択制御信号Ｑの現状値「０ｂ００」を維持する。出力回路３５は、「０ｂ００」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。各副画素ＳＰｉｘは、第１メモリ５１に格納されている副画素データに基づいて、画像「Ａ」を静止画表示する。

なお、画像「Ａ」を静止画表示している静止画表示期間内のタイミングｔ_４１において、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像（フレーム）を表示するための副画素データを書き込むことができる。

タイミングｔ_４１において、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ_５を、ゲート線選択回路１０内のスイッチＳＷ_４に出力する。スイッチＳＷ_４は、ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ_ｂと、を電気的に接続する。ゲート線駆動回路９は、ゲート信号を、各行の第２ゲート線ＧＣＬ_ｂに出力する。第２ゲート線ＧＣＬ_ｂにハイレベルのゲート信号が供給されると、当該行に属する副画素ＳＰｉｘの各々の第２メモリ５２が、副画素データの書き込み先として選択される。

また、タイミングｔ_４１において、ソース線駆動回路５は、「Ｘ」という画像を表示するための副画素データを、ソース線ＳＧＬに出力する。これにより、各行に属する副画素ＳＰｉｘの各々の第２メモリ５２には、「Ｘ」という画像を表示するための副画素データが、夫々書き込まれる。

表示装置１は、タイミングｔ_４１と同様の動作をＭ回繰り返すことにより、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像（フレーム）を表示するための副画素データを書き込むことができる。

なお、図１８では、画像「Ａ」を静止画表示している静止画表示期間内のタイミングｔ_４１において、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像を表示するための副画素データを書き込む場合について説明した。しかしながら、例えば、アニメーション表示（動画像表示）期間内の、画像「Ｃ」及び「Ａ」をアニメーション表示（動画像表示）しているタイミングｔ_３６からタイミングｔ_３８までにおいて、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像を表示するための副画素データを書き込むことも可能である。

タイミングｔ_４２以降は、画像「Ｘ」、「Ｃ」及び「Ａ」をこの順序で繰り返し表示するアニメーション表示期間である。

タイミングｔ_４２において、外部回路は、設定レジスタ４ｃの内の、メモリ選択に関するフィールドに、「０ｂ１００」（カウントアップ動作）をメモリ選択制御値ＲＥＧとして書き込む。カウンタコントローラ３２は、「０ｂ１００」のメモリ選択制御値ＲＥＧを受けると、第１の値の信号ＵＤ／ＯＦＦを、スイッチ３４に出力する。スイッチ３４は、第１の値の信号ＵＤ／ＯＦＦを受けると、基準クロック信号ＣＬＫを、３進アップダウンカウンタ３３のアップカウント反転入力端子ＵＰＣＴに出力する。３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ００」から「０ｂ０１」にインクリメントする。出力回路３５は、「０ｂ０１」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第２メモリ選択線ＳＥＬ_ｂに出力する。各副画素ＳＰｉｘは、第２メモリ５２に格納されている副画素データに基づいて、画像「Ｘ」を表示する。

タイミングｔ_４３において、３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ０１」から「０ｂ１０」にインクリメントする。出力回路３５は、「０ｂ１０」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第３メモリ選択線ＳＥＬ_ｃに出力する。各副画素ＳＰｉｘは、第３メモリ５３に格納されている副画素データに基づいて、画像「Ｃ」を表示する。

タイミングｔ_４４において、３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ１０」から「０ｂ００」にインクリメントする。出力回路３５は、「０ｂ００」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第１メモリ選択線ＳＥＬ_ａに出力する。各副画素ＳＰｉｘは、第１メモリ５１に格納されている副画素データに基づいて、画像「Ａ」を表示する。

タイミングｔ_４５において、３進アップダウンカウンタ３３は、基準クロック信号ＣＬＫの立ち下がりエッジを受けると、メモリ選択制御信号Ｑの値を「０ｂ００」から「０ｂ０１」にインクリメントする。出力回路３５は、「０ｂ０１」のメモリ選択制御信号Ｑを受けると、メモリ選択信号を第２メモリ選択線ＳＥＬ_ｂに出力する。各副画素ＳＰｉｘは、第２メモリ５２に格納されている副画素データに基づいて、画像「Ｂ」を表示する。

タイミングｔ_４５以降の各部の動作は、タイミングｔ_４２からｔ_４５までの各部の動作と同様であるので、説明を省略する。

タイミングｔ_４５以降の期間において、表示装置１は、画像「Ｘ」、「Ｃ」、「Ａ」、「Ｘ」、「Ｃ」・・・を、この順序で繰り返し表示するアニメーション表示を行うことができる。

特許文献１記載の表示装置では、複数の画素の各々が含む複数のメモリの切り替えは、走査信号を使用した線順次走査によって行われる。従って、特許文献１記載の表示装置では、全部の画素の複数のメモリの切り替えには、１フレーム時間が必要である。つまり、特許文献１記載の表示装置では、画像（フレーム）を変化させるために、１フレーム時間が必要である。

一方、実施形態の表示装置１では、表示領域ＤＡ外に設けられるメモリ選択回路８が、各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの内の１個を、同時に選択する。従って、表示装置１は、各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの選択を切り替えることによって、３つの画像（３つのフレーム）の内の１つの画像（フレーム）を表示することができる。これにより、表示装置１は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１は、各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。

また、特許文献１記載の表示装置では、各画素が、メモリを切り替えるために、メモリ選択制御回路及び書換指示回路を含む。従って、特許文献１記載の表示装置は、画像表示パネルの微細化及び高精細化の要請に応えることができない。

一方、実施形態の表示装置１では、副画素データの書き込み時には、額縁領域ＧＤに配置されたゲート線選択回路１０が、第１メモリ５１から第３メモリ５３までのいずれかを選択する。また、副画素データの読み出し時には、額縁領域ＧＤに配置されたメモリ選択回路８が、第１メモリ５１から第３メモリ５３までのいずれかを選択する。従って、各画素Ｐｉｘが、メモリを切り替えるための回路を含む必要がない。これにより、表示装置１は、上記の如き効果に加えて、さらに画像表示パネルの微細化及び高精細化の要請に応えることが可能である。

さらに、実施形態の表示装置１では、第１メモリ５１から第３メモリ５３までのいずれか１つに格納されている副画素データに基づいて画像を表示している期間に、第１メモリ５１から第３メモリ５３までの他のいずれか１つに、副画素データを書き込むこともできる。これにより、表示装置１は、画像を表示しながら、他の画像の副画素データを書き込むことも可能である。

また、実施形態の表示装置１では、メモリ選択制御回路３１が、メモリ選択制御値ＲＥＧに基づいて、メモリ選択信号の出力先のメモリ選択線ＳＥＬを指定するメモリ選択制御信号Ｑを、出力回路３５に順次出力する。そして、出力回路３５は、メモリ選択信号を、メモリ選択制御信号Ｑで指定されたメモリ選択線ＳＥＬに、順次出力する。これにより、表示装置１は、第１メモリ５１、第２メモリ５２及び第３メモリ５３に記憶されている副画素データに基づく複数の画像を、様々な順序でアニメーション表示（動画像表示）させることができる。

また、実施形態の表示装置１は、設定レジスタ４ｃ内のメモリ選択制御値ＲＥＧに基づいて、複数の画像を表示する順序を変えることができる。従って、表示装置１は、外部回路から設定レジスタ４ｃの値を更新することによって、画像の表示中であっても、複数の画像を表示する順序を変えることができる。従って、表示装置１は、複数の画像を表示する順序を、使用態様に応じて動的に変えることができる。

表示装置１が電子棚札に使用される場合がある。電子棚札では、商品紹介の画像、商品価格の画像、商品原材料の画像等を、様々な順序で表示したいという要請がある。表示装置１は、このような要請に応えることができる。

［適用例］
図１９は、実施形態の表示装置の適用例を示す図である。図１９は、表示装置１を電子棚札に適用した例を示す図である。

図１９に示すように、表示装置１Ａ、１Ｂ及び１Ｃは、それぞれ棚１０２に取り付けられている。表示装置１Ａ、１Ｂ及び１Ｃの各々は、上述した表示装置１と同様の構成を有する。表示装置１Ａ、１Ｂ及び１Ｃは、床面１０３からの高さが互いに異なって設置され、且つ、パネル傾斜角度が互いに異なるように設置されている。ここで、パネル傾斜角度は、表示面１ａの法線と水平方向とがなす角度である。表示装置１Ａ、１Ｂ及び１Ｃは、光源としての照明器具１００からの入射光１１０を反射することにより、画像１２０を観察者１０５側に出射する。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１、１Ａ、１Ｂ、１Ｃ表示装置
１ａ表示面
２第１パネル
３第２パネル
４インタフェース回路
４ａシリアル−パラレル変換回路
４ｂタイミングコントローラ
４ｃ設定レジスタ
５ソース線駆動回路
６共通電極駆動回路
７反転駆動回路
８メモリ選択回路
９ゲート線駆動回路
１０ゲート線選択回路
１１第１基板
１５副画素電極（反射電極）
２１第２基板
２３共通電極
３０液晶層
３１、１３１メモリ選択制御回路
３２カウンタコントローラ
３３３進アップダウンカウンタ
３５出力回路
５０メモリブロック
５１第１メモリ
５２第２メモリ
５３第３メモリ
６１反転スイッチ
ＦＲＰ表示信号線
ＧＬゲート線群
ＧＣＬゲート線
Ｐｉｘ画素
ＳＰｉｘ副画素
ＳＬメモリ選択線群
ＳＥＬメモリ選択線

Claims

行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、
各行に夫々設けられており、当該行に属する前記副画素の前記メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、
前記メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、
を備え、
前記メモリ選択回路は、
設定値に基づいて、前記複数のメモリ選択線群の各々の内の、前記メモリ選択信号の出力先の前記メモリ選択線を選択し、
前記複数の副画素は、
前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の１つのメモリに格納されている前記副画素データに基づいて、画像を表示し、
前記設定値の変更回数は、前記メモリ選択回路から出力される前記メモリ信号に基づく画像の表示切替回数よりも少ない
表示装置。
前記メモリ選択回路は、
前記設定値に基づいて、前記複数のメモリ選択線群の各々の内の、前記メモリ選択信号の出力先の前記メモリ選択線を順次切り替え、
前記複数の副画素は、
前記メモリ選択信号の出力先の前記メモリ選択線が順次切り替えられることに応じて、前記複数のメモリに夫々格納されている複数の前記副画素データに基づいて、複数の画像を順次表示する、
請求項１に記載の表示装置。
前記メモリ選択回路は、
前記設定値に基づいて、前記複数のメモリ選択線群の各々の内の、前記メモリ選択信号の出力先の前記メモリ選択線を第１の順序で順次切り替え、
前記複数の副画素は、
前記メモリ選択信号の出力先の前記メモリ選択線が第１の順序で順次切り替えられることに応じて、前記複数のメモリに夫々格納されている複数の前記副画素データに基づいて、複数の画像を第１の順序で順次表示する、
請求項２に記載の表示装置。
前記メモリ選択回路は、
前記設定値に基づいて、前記複数のメモリ選択線群の各々の内の、前記メモリ選択信号の出力先の前記メモリ選択線を、第１の順序で順次切り替え、その後、第２の順序で順次切り替え、
前記複数の副画素は、
前記メモリ選択信号の出力先の前記メモリ選択線が第１の順序で順次切り替えられ、その後、第２の順序で順次切り替えられることに応じて、前記複数のメモリに夫々格納されている複数の前記副画素データに基づいて、複数の画像を第１の順序で順次表示し、その後、第２の順序で順次表示する、
請求項３に記載の表示装置。
前記メモリ選択回路は、
前記設定値に基づいて、前記メモリ選択信号を、前記複数のメモリ選択線群の各々の内の一部の前記複数のメモリ選択線に順次出力し、
前記複数の副画素は、
前記メモリ選択信号が順次供給された前記メモリ選択線に応じて、前記複数のメモリに格納されている前記副画素データに基づいて、複数の画像の内の一部を順次表示する、
請求項２から４のいずれか１項に記載の表示装置。
各行に夫々設けられており、当該行に属する前記副画素の前記メモリブロックに電気的に夫々接続されている複数のゲート線を各々が含む、複数のゲート線群と、
前記副画素データを前記メモリブロックに書き込む場合に、複数の行の内の１つの行を選択するゲート信号を複数の行に向けて順次出力するゲート線駆動回路と、
各列に夫々設けられた複数のソース線と、
前記副画素データを前記メモリブロックに書き込む場合に、複数の前記副画素データを前記複数のソース線に出力するソース線駆動回路と、
前記副画素データを前記メモリブロックに書き込む場合に、前記複数のゲート線群の各々の内の１本のゲート線と、前記ゲート線駆動回路と、を電気的に接続するゲート線選択回路と、
を更に備え、
前記ゲート信号が供給された行の前記副画素は、
前記ゲート信号が供給された前記ゲート線に応じて、前記ソース線に供給されている前記副画素データを、前記複数のメモリの内の１つのメモリに格納する、
請求項１から５のいずれか１項に記載の表示装置。
前記複数の副画素は、
前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の１つのメモリに格納されている前記副画素データに基づいて画像を表示しながら、前記ゲート信号が供給された前記ゲート線に応じて、前記ソース線に供給されている前記副画素データを、前記複数のメモリの内の他の１つのメモリに格納する、
請求項６に記載の表示装置。
前記複数の副画素の各々は、
副画素電極と、
前記メモリブロックから出力される前記副画素データを副画素電極に出力するスイッチ回路と、
を更に含み、
前記複数の副画素に共通なコモン電位が供給される共通電極と、
前記コモン電位を基準信号に同期して反転させて、前記共通電極に出力する、共通電極駆動回路と、
各行に夫々設けられ、前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
前記副画素電極に供給される前記副画素データをそのまま又は反転させるための表示信号を、前記基準信号に同期して反転させて前記複数の表示信号線に出力する、反転駆動回路と、
を更に備え、
前記スイッチ回路は、
前記表示信号に基づいて、前記副画素データをそのまま又は反転させて前記副画素電極に出力する、
請求項１から７のいずれか１項に記載の表示装置。