JP2019074349A

JP2019074349A - Semiconductor device manufacturing method

Info

Publication number: JP2019074349A
Application number: JP2017199079A
Authority: JP
Inventors: 福巳鵜口; Fukumi Uguchi
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2017-10-13
Filing date: 2017-10-13
Publication date: 2019-05-16

Abstract

To improve the manufacturing yield of a semiconductor device.SOLUTION: The electrical test of a semiconductor device is performed by contacting a lead 2 electrically connected to a semiconductor chip and a contact surface 31a of a test terminal CP together. The contact surface 31a is a rectangle having two short sides 31aa, 31ab and two long sides 31ac, 31ad, and the extending directions of the two long sides 31ac, 31ad of the contact surface 31a in an electrical test process are inclined at a first angle to the extending direction of the lead 2 in a plan view.SELECTED DRAWING: Figure 9

Description

本発明は、半導体装置の製造方法に関し、特に、電気的試験をともなう半導体装置の製造方法に関するものである。 The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device accompanied by an electrical test.

特開２００８−１５７９０４号公報（特許文献１）には、ＢＧＡやＣＳＰ等の半導体装置の電気テストにおいて、外部電極である半田ボールに接触させるテスト用接触子が開示されている。テスト用接触子は、複数の棒状の金属線材１１を結束部１３で結束した構造を有し、金属線材１１の先端は、マイナス・ドライバ状かナイフの刃状となっている。 Japanese Patent Application Laid-Open No. 2008-157904 (Patent Document 1) discloses a test contactor to be brought into contact with a solder ball which is an external electrode in an electrical test of a semiconductor device such as BGA or CSP. The contact for test has a structure in which a plurality of rod-like metal wires 11 are bound by a binding part 13, and the tip of the metal wires 11 is in the form of a minus driver or a knife.

特開２０１３−８９４６４号公報（特許文献２）には、ＢＧＡ等の半導体装置の電気テストにおいて、外部端子である半田ボールに接触させるポゴピン３が開示されている。ポゴピン３は、半田ボールと接触する上端面４がテーパ形状を有する。 JP-A-2013-89464 (Patent Document 2) discloses a pogo pin 3 to be in contact with a solder ball which is an external terminal in an electrical test of a semiconductor device such as a BGA. The upper surface 4 of the pogo pin 3 in contact with the solder ball has a tapered shape.

特開２００８−１５７９０４号公報JP, 2008-157904, A 特開２０１３−８９４６４号公報JP, 2013-89464, A

本願発明者は、ＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）またはＳＯＰ（ＳｍａｌｌＯｕｔｌｉｎｅＰａｃｋａｇｅ）と呼ばれるガルウイング形状のリードを有する半導体装置の電気的試験について検討している。本願発明者は、リードに接触する先端がマイナス・ドライバ状の形状を有するポゴピン（以下、「テスト端子」と呼ぶ）を用いている。しかしながら、上記テスト端子を用いた場合、電気的試験において、安定した測定ができず、本来なら良品と判定されるべき製品が、不良品と判定される電気的試験工程のエラーが確認された。つまり、本願発明者は、半導体装置の製造歩留りが低下することを確認した。 The inventor of the present invention is examining an electrical test of a semiconductor device having a gull-wing shaped lead called a quad flat package (QFP) or a small outline package (SOP). The inventor of the present invention uses a pogo pin (hereinafter referred to as a "test terminal") whose tip in contact with the lead has a minus driver shape. However, when the test terminal is used, stable measurement can not be performed in the electrical test, and an error in the electrical test process in which a product which should be judged as a non-defective product is judged as a defective product was confirmed. That is, the inventor of the present invention has confirmed that the manufacturing yield of the semiconductor device is lowered.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will be apparent from the description of the present specification and the accompanying drawings.

一実施の形態である半導体装置の製造方法は、半導体チップと電気的に接続されたリードと、テスト端子の接触面とを接触させることで、半導体チップの電気的試験を行う。ここで、接触面は、２つの短辺と２つの長辺とを有する長方形であり、電気的試験工程において、平面視にて、接触面の２つの長辺の延在方向は、リードの延在方向に対して第１角度を持って傾斜している。 In the method of manufacturing a semiconductor device according to one embodiment, an electrical test of the semiconductor chip is performed by bringing a lead electrically connected to the semiconductor chip into contact with the contact surface of the test terminal. Here, the contact surface is a rectangle having two short sides and two long sides, and in the electrical test process, the extension direction of the two long sides of the contact surface is an extension of the lead in plan view. It is inclined at a first angle with respect to the present direction.

上記一実施の形態によれば、半導体装置の製造歩留りを向上させることができる。 According to the one embodiment, the manufacturing yield of the semiconductor device can be improved.

本実施の形態の半導体装置の平面図である。It is a top view of the semiconductor device of this embodiment. 図１のＡ−Ａ線に沿う断面図である。It is sectional drawing in alignment with the AA of FIG. 本実施の形態の半導体装置の製造工程フロー図である。It is a manufacturing-process flow diagram of the semiconductor device of this embodiment. 図３に示すテスト工程を行う試験装置の構成を模式的に示す説明図である。It is explanatory drawing which shows typically the structure of the test apparatus which performs the test process shown in FIG. 図４に示す試験装置のソケット周辺を拡大して示す要部拡大断面図である。It is a principal part expanded sectional view which expands and shows the socket periphery of the test device shown in FIG. 図５に示すテスト端子とその周辺を拡大して示す拡大断面図である。It is an expanded sectional view which expands and shows the test terminal shown in FIG. 5, and its periphery. （ａ）テスト端子の頭部を拡大して示す斜視図である。（ｂ）は、図７（ａ）のＣ−Ｃ‘線に沿う断面図である。（ｃ）は、図７（ａ）のＤ−Ｄ‘線に沿う断面図である。(A) It is a perspective view which expands and shows the head of a test terminal. (B) is sectional drawing in alignment with the CC ridgeline of Fig.7 (a). (C) is sectional drawing in alignment with the DD ridgeline of FIG. 7 (a). 図３に示すテスト工程におけるソケットと、ソケットに搭載された半導体装置とを示す平面図である。It is a top view which shows the socket in the test process shown in FIG. 3, and the semiconductor device mounted in the socket. 図８の一部分を拡大して示す平面図である。It is a top view which expands and shows a part of FIG. 図９に対する比較例を示す平面図である。It is a top view which shows the comparative example with respect to FIG. 図３に示すテスト工程における断面図である。FIG. 4 is a cross-sectional view in a test process shown in FIG. 3; 図１１に対する比較例を示す断面図である。It is sectional drawing which shows the comparative example with respect to FIG. テスト端子の一部とリードの一部とを拡大して示す斜視図である。It is a perspective view which expands and shows a part of test terminal and a part of lead. 本実施の形態の効果を説明する概念図である。It is a conceptual diagram explaining the effect of this embodiment. 変形例におけるソケットと、ソケットに搭載された半導体装置とを示す平面図である。It is a top view which shows the socket in a modification, and the semiconductor device mounted in the socket. 変形例の効果を説明する概念図である。It is a conceptual diagram explaining the effect of a modification.

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。 (Description of description form, basic terms and usage in this application)
In the present application, the description of the embodiment will be described by dividing it into a plurality of sections etc. as needed for convenience, but unless explicitly stated otherwise, these are not mutually independent and different from each other, and described Before and after, each part of a single example, one being a partial detail or part or all of a modification of the other. Also, in principle, similar parts will not be described repeatedly. In addition, each component in the embodiment is not essential unless clearly indicated otherwise, unless it is theoretically limited to the number and clearly from the context.

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。 Similarly, in the description of the embodiment and the like, regarding the material, the composition, etc., even if "X consisting of A" etc. is mentioned, elements other than A unless clearly stated otherwise and clearly from the context, elements other than A It does not exclude things including. For example, the component means "X containing A as a major component". For example, the term "silicon member" is not limited to pure silicon, but is a member containing SiGe (silicon-germanium) alloy, multi-element alloy containing other silicon as a main component, other additives, etc. Needless to say, it also includes In addition, even if gold plating, Cu layer, nickel plating, etc. are not specifically stated otherwise, not only pure ones but also members having gold, Cu, nickel etc. as main components Shall be included.

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。 Furthermore, even when a specific numerical value or quantity is referred to, in the case where it is clearly stated that it is not specifically stated, a numerical value exceeding that specific numerical value is excluded unless it is theoretically limited to that number and clearly not from the context. It may be present or may be less than the specific value.

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。 Further, in each drawing of the embodiment, the same or similar parts are indicated by the same or similar symbols or reference numbers, and the description will not be repeated in principle.

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。 Further, in the attached drawings, hatching may be omitted even in the case of a cross section in the case where it becomes rather complicated or when the distinction from the void is clear. In relation to this, when it is clear from the description etc., the outline of the background may be omitted even if it is a hole closed in a plane. Furthermore, even if it is not a cross section, hatching or a dot pattern may be added to clearly show that it is not a void or to clearly show the boundary of the area.

（実施の形態）
＜半導体装置＞
まず、本実施の形態の半導体装置ＳＤの構成について、図１および図２を用いて説明する。図１は本実施の形態の半導体装置の平面図である。 Embodiment
<Semiconductor device>
First, the configuration of the semiconductor device SD according to the present embodiment will be described with reference to FIGS. 1 and 2. FIG. 1 is a plan view of the semiconductor device of the present embodiment.

本実施の形態の半導体装置ＳＤは、図１に示すように、略四角形の封止体１と複数本のリード２とを有する。封止体は、４つの辺を有し、各辺に直交する方向に延在するように複数本のリード２が封止体１から突出している。封止体１の中央部分には、半導体チップ３が配置されている。この半導体装置ＳＤは、ＱＦＰ型半導体装置である。 As shown in FIG. 1, the semiconductor device SD according to the present embodiment has a substantially square sealing body 1 and a plurality of leads 2. The sealing body has four sides, and a plurality of leads 2 project from the sealing body 1 so as to extend in the direction orthogonal to each side. The semiconductor chip 3 is disposed at the central portion of the sealing body 1. The semiconductor device SD is a QFP type semiconductor device.

図２は、図１のＡ−Ａ線に沿う断面図である。図２において、直線Ｂ−Ｂは、半導体装置ＳＤが実装される実装基板の実装面ＭＢを表している。半導体装置ＳＤは、半導体チップ３、複数本のリード２および封止体１を有する。 FIG. 2 is a cross-sectional view taken along the line A-A of FIG. In FIG. 2, a straight line B-B represents the mounting surface MB of the mounting substrate on which the semiconductor device SD is mounted. The semiconductor device SD has a semiconductor chip 3, a plurality of leads 2 and a sealing body 1.

半導体チップ３は、例えば、シリコン（Ｓｉ）からなる半導体基板で構成され、複数の半導体素子、複数の配線、および、複数の端子（外部電極、外部引出電極）４を有する。半導体素子は、例えば、ＭＩＳＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）であり、配線および端子４は、例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）を主成分とする金属からなる。半導体チップ３の主面３ａには、複数の半導体素子と複数の端子４が形成されている。複数の半導体素子は、複数の配線により接続されて回路ブロックを構成し、回路ブロックは、配線を介して端子４と電気的に接続されている。そして、複数の端子４は、複数のリード２と電気的に接続されている。端子４は、例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）を主成分とするワイヤ５によりリード２に接続されている。なお、インナーリード部ＩＬにおいて、リード２の主面２ａおよび裏面２ｂは、メッキ膜２ｃで覆われており、ワイヤ５は、メッキ膜２ｃを介してリード２に接続されている。メッキ膜２ｃは、例えば、パラジウム（Ｐｄ）膜からなる。ただし、端子４とリード２の接続には、金（Ａｕ）バンプまたは半田バンプ等を用いても良い。 The semiconductor chip 3 is formed of, for example, a semiconductor substrate made of silicon (Si), and has a plurality of semiconductor elements, a plurality of wirings, and a plurality of terminals (external electrodes, external lead-out electrodes) 4. The semiconductor element is, for example, a MISFET (Metal Insulator Semiconductor Field Effect Transistor), and the wiring and the terminal 4 are made of, for example, a metal whose main component is aluminum (Al) or copper (Cu). A plurality of semiconductor elements and a plurality of terminals 4 are formed on the main surface 3 a of the semiconductor chip 3. The plurality of semiconductor elements are connected by a plurality of wires to form a circuit block, and the circuit block is electrically connected to the terminal 4 through the wires. The plurality of terminals 4 are electrically connected to the plurality of leads 2. The terminal 4 is connected to the lead 2 by a wire 5 whose main component is, for example, aluminum (Al) or copper (Cu). In the inner lead portion IL, the main surface 2a and the back surface 2b of the lead 2 are covered with the plating film 2c, and the wire 5 is connected to the lead 2 via the plating film 2c. The plating film 2c is made of, for example, a palladium (Pd) film. However, gold (Au) bumps or solder bumps may be used to connect the terminals 4 and the leads 2.

封止体１は、半導体チップ３、ワイヤ５、リード２、ダイパッド６、および、接着層７を覆っている。半導体チップ３は、接着層７によりダイパッド６に接着されている。封止体１は、平坦な主面（封止体主面）１ａ、平坦な裏面（封止体裏面）１ｂ、および、主面１ａと裏面１ｂ間を繋ぐ側面（封止体側面）１ｃ１、１ｃ２、１ｃ３および１ｃ４を有している。半導体装置ＳＤを実装基板に実装した状態で、主面（上面、表面）１ａおよび裏面（下面）１ｂは、実装面ＭＢに対して平行となる。なお、半導体装置ＳＤを実装基板に実装した状態で、実装面ＭＢに近い側を封止体裏面（下面）１ｂ、遠い側を封止体主面（上面、表面）１ａと定義する。 The sealing body 1 covers the semiconductor chip 3, the wire 5, the lead 2, the die pad 6, and the adhesive layer 7. The semiconductor chip 3 is bonded to the die pad 6 by the bonding layer 7. The sealing body 1 has a flat main surface (sealing body main surface) 1a, a flat back surface (sealing body back surface) 1b, and a side surface (sealing body side surface) 1c1 connecting the main surface 1a and the back surface 1b, It has 1c2, 1c3 and 1c4. With the semiconductor device SD mounted on the mounting substrate, the main surface (upper surface, front surface) 1a and the back surface (lower surface) 1b are parallel to the mounting surface MB. In the state where the semiconductor device SD is mounted on the mounting substrate, the side closer to the mounting surface MB is defined as the back surface (lower surface) 1b of the sealing body and the far side is the main surface (upper surface, front surface) 1a of the sealing body.

複数のリード２は、半導体チップ３を取り囲むように配置されている。複数のリード２は、基材である銅（Ｃｕ）または４２アロイで構成されており、各々のリード２は、主面（上面、表面、リード主面）２ａと裏面（下面、リード裏面）２ｂとを有する。リード２は、封止体１の内部に位置するインナーリード部ＩＬとアウターリード部ＯＬとからなり、インナーリード部ＩＬおよびアウターリード部ＯＬの主面２ａおよび裏面２ｂは、メッキ膜２ｃで覆われている。リード２は、封止体１から最も離れた端部に先端２ｄを有する。なお、実際には、ダイパッド６の主面２ａおよび裏面２ｂもメッキ膜２ｃで覆われているが、図２では図示していない。 The plurality of leads 2 are arranged to surround the semiconductor chip 3. The plurality of leads 2 are made of copper (Cu) or 42 alloy which is a base material, and each lead 2 has a main surface (upper surface, surface, lead main surface) 2a and a back surface (lower surface, lead back surface) 2b And. The lead 2 is composed of an inner lead portion IL located inside the sealing body 1 and an outer lead portion OL, and the main surface 2a and the back surface 2b of the inner lead portion IL and the outer lead portion OL are covered with a plating film 2c. ing. The lead 2 has a tip 2 d at the end farthest from the sealing body 1. Although the main surface 2a and the back surface 2b of the die pad 6 are also covered with the plating film 2c in practice, they are not shown in FIG.

また、アウターリード部ＯＬは、平面視にて、封止体１から直線的に延在している。また、アウターリード部ＯＬは、断面視にて、ガルウイング形状を有し、インナーリード部ＩＬから連続して、封止体１の外部に突出する突出部Ｐ１、Ｐ１´と、突出部Ｐ１、Ｐ１´から実装面ＭＢに向かって延びる屈曲部Ｐ２、Ｐ２´と、実装面ＭＢに対してほぼ平行に屈曲部Ｐ２、Ｐ２´から延在し、実装半田を介して実装基板に接続される接続部Ｐ３、Ｐ３´とを有している。突出部Ｐ１、Ｐ１´、屈曲部Ｐ２、Ｐ２´、および、接続部Ｐ３、Ｐ３´は、メッキ膜２ｃを含めて定義しており、リード２の主面側と裏面側でその範囲が異なる為、別々に定義している。リード２の裏面２ｂにおいて、アウターリード部ＯＬは、突出部Ｐ１、屈曲部Ｐ２、および、接続部Ｐ３で構成され、リード２の主面２ａにおいて、アウターリード部ＯＬは、突出部Ｐ１´、屈曲部Ｐ２´、および、接続部Ｐ３´で構成されている。リード２およびメッキ膜２ｃの膜厚により、突出部Ｐ１´の長さは突出部Ｐ１の長さよりも大きく、接続部Ｐ３の長さは接続部Ｐ３´の長さよりも大きい。また、接続部Ｐ３、Ｐ３´は、実装面ＭＢ（または封止体１の裏面１ｂ）に対して傾斜角θ１で傾斜しており、先端２ｄから封止体１に近づくにつれて実装面ＭＢから離れる構造となっている。接続部Ｐ３、Ｐ３´の傾斜角θ１は、２°≦θ１≦４°としている。因みに、ＪＥＩＴＡ（電子情報技術産業協会）規格では、０°≦θ１≦８°とされている。また、屈曲部Ｐ２、Ｐ２´は、実装面ＭＢ（または封止体１の裏面１ｂ）に対して傾斜角θ２（θ１＜θ２≦９０°）で傾斜している。屈曲部Ｐ２、Ｐ２´は、接続部Ｐ３、Ｐ３´に近い側ほど封止体１から離れる方向、言い換えると、突出部Ｐ１、Ｐ１´に近い側ほど封止体１に近づく方向に傾斜している。さらに、封止体１の主面１ａ、裏面１ｂは、実装面ＭＢと平行となるので、接続部Ｐ３、Ｐ３´は、封止体１の主面１ａ、裏面１ｂに対して傾斜角θ１、屈曲部Ｐ２、Ｐ２´は、封止体１の主面１ａ、裏面１ｂに対して傾斜角θ２で傾斜しているとも言える。 In addition, the outer lead portion OL linearly extends from the sealing body 1 in a plan view. Further, the outer lead portion OL has a gull wing shape in a cross sectional view, and the protruding portions P1 and P1 ′ protruding to the outside of the sealing body 1 continuously from the inner lead portion IL and the protruding portions P1 and P1. Connecting portions that extend from the bending portions P2 and P2 ′ substantially parallel to the mounting surface MB and the bending portions P2 and P2 ′ extending from the ′ ′ toward the mounting surface MB, and are connected to the mounting substrate via mounting solder It has P3 and P3 '. The protruding portions P1 and P1 ′, the bending portions P2 and P2 ′, and the connecting portions P3 and P3 ′ are defined including the plating film 2c, and the range is different between the main surface side and the back surface side of the lead 2 , Defined separately. In the back surface 2b of the lead 2, the outer lead portion OL is composed of the projecting portion P1, the bending portion P2, and the connection portion P3. In the main surface 2a of the lead 2, the outer lead portion OL is a projecting portion P1 ', bending It comprises a part P2 'and a connection part P3'. The length of the protruding portion P1 'is larger than the length of the protruding portion P1 and the length of the connecting portion P3 is larger than the length of the connecting portion P3' due to the film thickness of the lead 2 and the plating film 2c. The connection portions P3 and P3 'are inclined at an inclination angle θ1 with respect to the mounting surface MB (or the back surface 1b of the sealing body 1), and are separated from the mounting surface MB as they approach the sealing body 1 from the tip 2d. It has a structure. The inclination angle θ1 of the connection portions P3 and P3 ′ is 2 ° ≦ θ1 ≦ 4 °. Incidentally, in the JEITA (Electronic Information Technology Industries Association) standard, 0 ° ≦ θ1 ≦ 8 °. The bent portions P2 and P2 ′ are inclined at an inclination angle θ2 (θ1 <θ2 ≦ 90 °) with respect to the mounting surface MB (or the back surface 1b of the sealing body 1). The bent portions P2 and P2 'are inclined in a direction away from the sealing body 1 closer to the connection portions P3 and P3', in other words, in a direction closer to the sealing body 1 closer to the projecting portions P1 and P1 ' There is. Furthermore, since the main surface 1a and the back surface 1b of the sealing body 1 are parallel to the mounting surface MB, the connection portions P3 and P3 ′ are inclined at an angle θ1 with respect to the main surface 1a and the back surface 1b of the sealing body 1 It can be said that the bent portions P2 and P2 ′ are inclined at an inclination angle θ2 with respect to the main surface 1a and the back surface 1b of the sealing body 1.

また、図２に示すように、半導体装置ＳＤを実装面に搭載した状態で、封止体１の裏面１ｂは、実装面ＭＢから所定の間隔を有しており、この間隔はスタンドオフＳＯＦと呼ばれる。スタンドオフは、半導体装置ＳＤを実装基板に実装する際の接続信頼性を確保するためのものであり、この値がマイナスになってはいけない。本実施の形態では、スタンドオフＳＯＦを、例えば、５０μｍ以上で１００μｍ以下としている（ＪＥＩＴＡ規格では、７０μｍ以上で１３０μｍ以下とされている）。 Further, as shown in FIG. 2, in a state where the semiconductor device SD is mounted on the mounting surface, the back surface 1b of the sealing body 1 has a predetermined distance from the mounting surface MB, and this distance is the standoff SOF be called. The standoff is for ensuring connection reliability when mounting the semiconductor device SD on a mounting substrate, and this value should not be negative. In the present embodiment, the standoff SOF is, for example, 50 μm or more and 100 μm or less (in JEITA standard, it is 70 μm or more and 130 μm or less).

＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置ＳＤの製造方法を、図３を用いて説明する。図３は、本実施の形態の半導体装置ＳＤの製造工程フロー図である。 <Method of Manufacturing Semiconductor Device>
Next, a method of manufacturing the semiconductor device SD of the present embodiment will be described with reference to FIG. FIG. 3 is a flowchart of the manufacturing process of the semiconductor device SD of the present embodiment.

まず、基材準備工程（Ｓ１）では、基材として、リードフレームを準備する。銅（Ｃｕ）または４２アロイからなるリードフレームには、図１および図２で説明した、複数のリード２およびダイパッド６からなるデバイス形成領域が行列状に複数配置されている。また、基材の準備と合わせて、半導体チップ３も準備する。本実施の形態の半導体チップ３には、前述のＭＩＳＦＥＴおよび端子４が形成されており、半導体チップ３の主面３ａには、その外周に沿って複数の端子４が配置されている。なお、本実施の形態では、１つのリードフレームに複数のデバイス形成領域が設けられたものを用いる場合を例として説明するが、１つのリードフレームに１つのデバイス形成領域が設けられたものを用いてもよい。なお、リードフレームの主面および裏面には、全面的に前述のメッキ膜２ｃが形成されている。 First, in the base material preparation step (S1), a lead frame is prepared as a base material. In the lead frame made of copper (Cu) or 42 alloy, a plurality of device formation regions, which are described in FIG. 1 and FIG. 2 and composed of a plurality of leads 2 and die pads 6, are arranged in a matrix. Moreover, the semiconductor chip 3 is also prepared together with the preparation of the base material. The aforementioned MISFET and the terminal 4 are formed in the semiconductor chip 3 of the present embodiment, and on the main surface 3 a of the semiconductor chip 3, the plurality of terminals 4 are arranged along the outer periphery thereof. In this embodiment, although the case where one lead frame is provided with a plurality of device formation areas is described as an example, the one lead frame provided with one device formation area is used as an example. May be The above-described plating film 2c is formed entirely on the main surface and the back surface of the lead frame.

次に、ダイボンディング工程（Ｓ２）では、半導体チップ３をリードフレームのダイパッド６上に搭載し、接着層７で半導体チップ３をダイパッド６に固定する。接着層７は、例えばエポキシ系の接着材、あるいは、エポキシ系の熱硬化性樹脂に、銀（Ａｇ）などから成る金属粒子を含有させた導電性接着材を用いる。 Next, in the die bonding step (S 2), the semiconductor chip 3 is mounted on the die pad 6 of the lead frame, and the semiconductor chip 3 is fixed to the die pad 6 by the adhesive layer 7. The adhesive layer 7 uses, for example, an epoxy-based adhesive or a conductive adhesive in which an epoxy-based thermosetting resin contains metal particles of silver (Ag) or the like.

次に、ワイヤボンディング工程（Ｓ３）では、半導体チップ３の主面３ａに設けられた端子４とリード２とをワイヤ５で電気的に接続する。ワイヤ５は、リード２のインナーリード部ＩＬにメッキ膜２ｃを介して接続される。 Next, in the wire bonding step (S 3), the terminal 4 provided on the main surface 3 a of the semiconductor chip 3 and the lead 2 are electrically connected by the wire 5. The wire 5 is connected to the inner lead portion IL of the lead 2 via the plating film 2 c.

次に、樹脂封止工程（Ｓ４）では、半導体チップ３、ワイヤ５、リード２、ダイパッド６、および、接着層７を、封止樹脂で覆い（封止し）、封止体１を形成する。封止樹脂は、フィラーとして球形のシリカを含有するエポキシ樹脂等からなる。なお、リード２は、そのインナーリード部ＩＬのみが封止樹脂で覆われ、アウターリード部ＯＬは、封止樹脂で覆われず封止体１から露出している。 Next, in the resin sealing step (S4), the semiconductor chip 3, the wire 5, the lead 2, the die pad 6, and the adhesive layer 7 are covered (sealed) with a sealing resin to form a sealing body 1. . The sealing resin is, for example, an epoxy resin containing spherical silica as a filler. Only the inner lead portion IL of the lead 2 is covered with the sealing resin, and the outer lead portion OL is not covered with the sealing resin and is exposed from the sealing body 1.

次に、複数のリード２の先端２ｄをリードフレームの枠体から分離し、その後、リード成形工程（Ｓ５）を行う。各リード２のアウターリード部ＯＬは、前述のガルウイング形状に成形される。リード成形工程において、各リード２およびダイパッド６は、リードフレームの枠体に連結されている。 Next, the tips 2d of the plurality of leads 2 are separated from the frame of the lead frame, and then the lead forming step (S5) is performed. The outer lead portion OL of each lead 2 is formed into the above-mentioned gull wing shape. In the lead forming process, each lead 2 and die pad 6 are connected to the frame of the lead frame.

次に、個片化工程（Ｓ６）では、リードフレームから各デバイス形成領域を切断、分離する。デバイス形成領域は、複数のリード２およびダイパッド６を有し、ダイパッド６上には半導体チップ３が接着層７を介して固定されており、複数のリード２と半導体チップ３の主面３ａに設けられた端子４とは、電気的に接続されている。その結果、図１および図２に示す半導体装置ＳＤが得られる。ただし、半導体装置ＳＤは、テスト工程（Ｓ７）で良品判定されたものが出荷されるので、テスト工程（Ｓ７）の前の個片化された半導体装置ＳＤは、被検査体と呼ぶ。 Next, in the singulation step (S6), each device formation region is cut and separated from the lead frame. The device formation region has a plurality of leads 2 and a die pad 6, and the semiconductor chip 3 is fixed on the die pad 6 via the adhesive layer 7 and provided on the plurality of leads 2 and the main surface 3 a of the semiconductor chip 3 The connected terminal 4 is electrically connected. As a result, the semiconductor device SD shown in FIGS. 1 and 2 is obtained. However, since the semiconductor devices SD which have been judged as non-defective in the test step (S7) are shipped, the singulated semiconductor devices SD before the test step (S7) are referred to as an inspection object.

次に、テスト工程（Ｓ７）では、例えば、電気的試験が実施される。電気的試験とは、半導体装置ＳＤに電流を流して、回路中に断線がない事や所定の（許容値以上の）電気的特性を備えている事を確認する試験を行う。また、電気的試験は、バーンインテストを含む。バーンインテストは、被検査体（半導体装置ＳＤ）を一定時間、高温環境で動作させることによって、出荷後に初期不良となる半導体装置ＳＤを事前に除去（スクリーニング）するものである。バーンインテストは、バーンインボード上に搭載された複数のソケット２１に被検査体（半導体装置ＳＤ）を挿入した後、そのバーンインボードをバーンイン装置内に収納して実施する。バーンインテストは、室温よりも高温である、例えば、１２５℃の設定温度で実施される。テスト工程（Ｓ７）における電気的試験で、「良品」判定された半導体装置ＳＤが出荷に繋がる。 Next, in the test step (S7), for example, an electrical test is performed. In the electrical test, a current is supplied to the semiconductor device SD, and a test is performed to confirm that there is no break in the circuit or that the circuit has a predetermined (more than allowable) electrical characteristic. Electrical tests also include burn-in tests. The burn-in test is intended to remove (screen) in advance the semiconductor device SD which becomes an initial failure after shipment by operating the device under test (semiconductor device SD) in a high temperature environment for a certain period of time. The burn-in test is performed by inserting the test object (semiconductor device SD) into a plurality of sockets 21 mounted on the burn-in board and then housing the burn-in board in the burn-in device. The burn-in test is performed at a set temperature, for example 125 ° C., which is higher than room temperature. The semiconductor device SD determined to be "good" in the electrical test in the test step (S7) leads to shipment.

＜テスト方法＞
次に、本実施の形態のテスト工程（Ｓ７）について、図４〜図１３を用いて、説明する。図３に示すテスト工程（Ｓ７）では、電気的試験の結果に基づいて、良品、不良品の判定を行い、不良品を除外する。 <Test method>
Next, the test step (S7) of the present embodiment will be described with reference to FIGS. In the test step (S7) shown in FIG. 3, the non-defective product and the defective product are judged based on the result of the electrical test, and the defective product is excluded.

図４は、図３に示すテスト工程（Ｓ７）を行う試験装置の構成を模式的に示す説明図、図５は図４に示す試験装置のソケット周辺を拡大して示す要部拡大断面図である。また、図６は、図５に示すテスト端子とその周辺を拡大して示す拡大断面図、図７（ａ）は、テスト端子の頭部を拡大して示す斜視図、図７（ｂ）は、図７（ａ）のＣ−Ｃ‘線に沿う断面図、図７（ｃ）は、図７（ａ）のＤ−Ｄ‘線に沿う断面図である。図８は、図３に示すテスト工程（Ｓ７）におけるソケットと、ソケットに搭載された半導体装置とを示す平面図であり、図９は、図８の一部分を拡大して示す平面図である。図１０は、図９に対する比較例を示す平面図である。図１１は、図３に示すテスト工程（Ｓ７）における断面図である。図１２は、図１１に対する比較例の断面図である。図１３は、テスト端子の一部とリードの一部とを拡大して示す斜視図である。 4 is an explanatory view schematically showing the configuration of a test apparatus for performing the test step (S7) shown in FIG. 3, and FIG. 5 is an enlarged sectional view of an essential part showing an enlarged socket periphery of the test apparatus shown in FIG. is there. 6 is an enlarged sectional view showing the test terminal shown in FIG. 5 and the periphery thereof in an enlarged manner, FIG. 7 (a) is a perspective view showing a head of the test terminal in an enlarged manner, and FIG. 7A is a cross-sectional view taken along a line CC 'in FIG. 7A, and FIG. 7C is a cross-sectional view taken along a line DD' in FIG. 7A. 8 is a plan view showing the socket and the semiconductor device mounted on the socket in the test step (S7) shown in FIG. 3, and FIG. 9 is a plan view showing a part of FIG. 8 in an enlarged manner. FIG. 10 is a plan view showing a comparative example to FIG. FIG. 11 is a cross-sectional view in the test step (S7) shown in FIG. FIG. 12 is a cross-sectional view of a comparative example of FIG. FIG. 13 is an enlarged perspective view showing a part of the test terminal and a part of the lead.

図４に示す試験装置（検査装置）２０を用いて、半導体装置ＳＤに対して電気的試験を行う。試験装置（検査装置）２０は、半導体装置ＳＤを収容するソケット２１、ソケット２１を介して半導体装置ＳＤと電気的に接続されるテスト基板２２、およびテスト基板２２と電気的に接続されるテストヘッド２３を備える。テストヘッド２３には、半導体装置ＳＤとの間で信号電流の入出力を行うテスト回路が形成され、テスト基板２２およびソケット２１を介して半導体装置ＳＤと電気的に接続される。また、本実施の形態では、テストヘッド２３の隣には制御部２４が配置され、制御部２４はテストヘッド２３と電気的に接続されている。制御部２４には、テスト工程を制御（例えば、テストヘッド２３と半導体装置ＳＤの相対位置制御、あるいは、複数の半導体装置ＳＤを連続的に試験するための制御）する制御回路が形成される。ただし、制御回路の形成場所は図４に示す態様には限定されず、例えば、変形例としてテストヘッド２３の内部に制御回路を形成することができる。 An electrical test is performed on the semiconductor device SD using a test apparatus (inspection apparatus) 20 shown in FIG. The test apparatus (inspection apparatus) 20 includes a socket 21 accommodating the semiconductor device SD, a test substrate 22 electrically connected to the semiconductor device SD through the socket 21, and a test head electrically connected to the test substrate 22. 23 is provided. A test circuit for inputting and outputting a signal current to and from the semiconductor device SD is formed in the test head 23, and is electrically connected to the semiconductor device SD through the test substrate 22 and the socket 21. Further, in the present embodiment, the control unit 24 is disposed next to the test head 23, and the control unit 24 is electrically connected to the test head 23. The control unit 24 is formed with a control circuit that controls a test process (for example, control of relative position between the test head 23 and the semiconductor device SD, or control for testing a plurality of semiconductor devices SD continuously). However, the place where the control circuit is formed is not limited to the mode shown in FIG. 4. For example, the control circuit can be formed inside the test head 23 as a modification.

図５に示すようにテストヘッド２３は、テスト基板２２を搭載する基板搭載面である上面２３ａを有し、テスト基板２２は、テストヘッド２３の上面２３ａ上に固定されている。テスト基板２２を固定する固定手段は特に限定されないが、図５に示す例では、テストヘッド２３の上面２３ａ上に隔壁２５が配置され、テスト基板２２は隔壁２５上に例えばネジ止め固定されている。また、テスト基板２２は、テストヘッド２３の上面２３ａ上に配置された、複数のコネクタ端子（端子）２６を介してテストヘッド２３に形成された回路（前記したテスト回路）と電気的に接続されている。 As shown in FIG. 5, the test head 23 has an upper surface 23 a which is a substrate mounting surface on which the test substrate 22 is mounted, and the test substrate 22 is fixed on the upper surface 23 a of the test head 23. Although the fixing means for fixing the test substrate 22 is not particularly limited, in the example shown in FIG. 5, the partition 25 is disposed on the upper surface 23 a of the test head 23 and the test substrate 22 is screwed and fixed on the partition 25, for example. . The test substrate 22 is electrically connected to a circuit (the above-described test circuit) formed on the test head 23 via a plurality of connector terminals (terminals) disposed on the upper surface 23 a of the test head 23. ing.

また、テスト基板２２は、表面２２ａ、表面２２ａの反対側に位置する裏面２２ｂ、表面２２ａに配置されるソケット２１を搭載するソケット搭載領域２２ｃを有する配線基板である。表面２２ａおよび裏面２２ｂには、それぞれ複数の配線２２ｄからなる配線パターンが形成される。表面２２ａ側に形成された複数の配線２２ｄと裏面２２ｂ側に形成された複数の配線２２ｄとは、テスト基板２２の表面２２ａから裏面２２ｂまで貫通するスルーホールなどの伝送路（層間導電路）２２ｅを介してそれぞれ電気的に接続されている。また、テスト基板２２にはコンデンサやコイルなど、複数の電子部品２７が実装され、表面２２ａ側に搭載されたソケット２１と配線２２ｄを介して電気的に接続されている。図１１に示す例では、複数の電子部品２７は裏面２２ｂに実装されている。また、テスト基板２２は、裏面２２ｂがテストヘッド２３の上面２３ａと対向するように、テストヘッド２３上に形成された隔壁２５によって囲まれる中空空間を介してテストヘッド２３上に固定されている。 The test substrate 22 is a wiring substrate having a front surface 22a, a back surface 22b opposite to the front surface 22a, and a socket mounting area 22c for mounting the socket 21 disposed on the front surface 22a. Wiring patterns formed of a plurality of wirings 22d are formed on the front surface 22a and the back surface 22b, respectively. The plurality of wires 22d formed on the surface 22a side and the plurality of wires 22d formed on the back surface 22b are transmission paths (interlayer conductive paths) 22e such as through holes penetrating from the surface 22a to the back surface 22b of the test substrate 22. Are electrically connected to each other. In addition, a plurality of electronic components 27 such as a capacitor and a coil are mounted on the test substrate 22 and electrically connected via the socket 21 mounted on the surface 22 a side and the wiring 22 d. In the example shown in FIG. 11, the plurality of electronic components 27 are mounted on the back surface 22b. Further, the test substrate 22 is fixed on the test head 23 via a hollow space surrounded by the partition walls 25 formed on the test head 23 such that the back surface 22 b faces the upper surface 23 a of the test head 23.

また、半導体装置ＳＤを固定するソケット２１は、テスト基板２２の表面２２ａ上においてソケット搭載領域２２ｃに固定されている。ソケット２１の固定方法は特に限定されないが、本実施の形態では、例えばネジ止め固定されている。これにより、少なくとも測定対象となる半導体装置の品種変更に応じて、容易に着脱することができる。ソケット２１は樹脂などの絶縁物から成る本体部２１ａを備えている。本体部２１ａは、半導体装置ＳＤを固定する面である上面（半導体装置固定面）２１ａ１、および上面２１ａ１の反対側に位置する下面（テスト基板実装面）２１ａ２を備えている。またソケット２１は、本体部２１ａの上面２１ａ１側に配置され、半導体装置ＳＤを固定して保持する固定部（パッケージ固定部）２１ｂを備えている。固定部２１ｂの周縁領域は、固定部２１ｂの中央領域よりも突出した構造となっており、この突出部分の内側に半導体装置ＳＤの封止体１が収まるようにすることで、半導体装置ＳＤを所定の位置に配置することができる。つまり、固定部２１ｂの周縁領域に形成された突出部分は、半導体装置ＳＤの位置合わせをする位置決めガイドとして機能する。また、ソケット２１は、半導体装置ＳＤの複数のリード２と電気的に接続する複数のテスト端子（端子、接触端子、プローブ、ポゴピン）ＣＰを備えている。複数のテスト端子ＣＰは、ソケット２１の本体部２１ａに形成された複数の収納孔２１ｃに挿入され、テスト基板２２上に形成された複数の端子（ポゴ座）２２ｆとそれぞれ電気的に接続されている。また、ソケット２１上には、リード２の接続部Ｐ３をテスト端子ＣＰに向かって押し付けるリード押さえ部材である押圧治具（リード押さえ部材）２８が配置される。本実施の形態の電気的試験工程では、この押圧治具２８から押圧力を複数のリード２の接続部Ｐ３に印加して複数のリード２の接続部Ｐ３をテスト端子ＣＰに向かって押し付けることで、複数のテスト端子ＣＰと複数のリード２とがそれぞれ接触し、電気的に接続することができる。 The socket 21 for fixing the semiconductor device SD is fixed to the socket mounting area 22 c on the surface 22 a of the test substrate 22. Although the method of fixing the socket 21 is not particularly limited, in the present embodiment, for example, screwing is fixed. Thus, at least according to the change of the type of the semiconductor device to be measured, the semiconductor device can be easily attached and detached. The socket 21 is provided with a main portion 21a made of an insulating material such as resin. The main body portion 21a includes an upper surface (semiconductor device fixing surface) 21a1, which is a surface to which the semiconductor device SD is fixed, and a lower surface (test substrate mounting surface) 21a2 located on the opposite side of the upper surface 21a1. The socket 21 is disposed on the upper surface 21a1 side of the main body 21a, and includes a fixing portion (package fixing portion) 21b that fixes and holds the semiconductor device SD. The peripheral region of the fixing portion 21b is configured to protrude more than the central region of the fixing portion 21b, and the semiconductor device SD can be obtained by fitting the sealing body 1 of the semiconductor device SD inside the protruding portion. It can be arranged at a predetermined position. That is, the protruding portion formed in the peripheral area of the fixing portion 21b functions as a positioning guide for aligning the semiconductor device SD. Further, the socket 21 includes a plurality of test terminals (terminals, contact terminals, probes, pogo pins) CP electrically connected to the plurality of leads 2 of the semiconductor device SD. The plurality of test terminals CP are inserted into the plurality of storage holes 21c formed in the main body 21a of the socket 21 and are electrically connected to the plurality of terminals (pogo seats) 22f formed on the test substrate 22 respectively. There is. Further, on the socket 21, a pressing jig (lead pressing member) 28 which is a lead pressing member for pressing the connection portion P3 of the lead 2 toward the test terminal CP is disposed. In the electrical test process of the present embodiment, the pressing force is applied from the pressing jig 28 to the connection portion P3 of the plurality of leads 2 to press the connection portion P3 of the plurality of leads 2 toward the test terminal CP. The plurality of test terminals CP and the plurality of leads 2 are in contact with each other and can be electrically connected.

図６に示すように、テスト端子ＣＰは、第１導電性針状体と、導電性のバネ部３７と、第２導電性針状体と、で構成されている。第１導電性針状体は、一体に構成された頭部３１、大径部３２および軸部３３を有し、第２導電性針状体は、一体に構成された軸部３４、大径部３５および脚部３６を有する。第１導電性針状体は、リード２側に位置し、その頭部３１がリード２と接触している。第２導電性針状体は、テスト基板２２側に位置し、その脚部３６が端子２２ｆと接触している。第１導電性針状体と第２導電性針状体とは互いに分離しているが、両者は、軸部３３および３４に接続された、弾性体からなるコイル状のバネ部３７により連結されている。 As shown in FIG. 6, the test terminal CP is composed of a first conductive needle-like body, a conductive spring portion 37, and a second conductive needle-like body. The first conductive needle-like body has a head 31, a large diameter portion 32 and a shaft portion 33 which are integrally formed, and the second conductive needle-like body is a shaft portion 34 which is integrally formed, a large diameter It has a portion 35 and a leg 36. The first conductive needle-like body is located on the lead 2 side, and its head 31 is in contact with the lead 2. The second conductive needle-like body is located on the test substrate 22 side, and its leg portion 36 is in contact with the terminal 22 f. The first conductive needle-like body and the second conductive needle-like body are separated from each other, but both are connected by the coil-like spring portion 37 made of an elastic body connected to the shaft portions 33 and 34 ing.

テスト端子ＣＰは、ソケット２１に設けられた収納孔２１ｃ内に配置されている。ソケット２１は、収納孔２１ｃに連続し、かつ、収納孔２１ｃよりも小径の支持孔２１ｄを有し、支持孔２１ｄからテスト端子ＣＰの頭部３１が突出し、リード２と接触している。第１導電性針状体の大径部３２は、支持孔２１ｄよりも大径であり、第１導電性針状体が支持孔２１ｄから飛び出さない構造となっている。 The test terminal CP is disposed in a storage hole 21 c provided in the socket 21. The socket 21 is continuous with the housing hole 21 c and has a support hole 21 d having a diameter smaller than that of the housing hole 21 c. The head 31 of the test terminal CP protrudes from the support hole 21 d and is in contact with the lead 2. The large diameter portion 32 of the first conductive needle-like body has a diameter larger than that of the support hole 21d, and the first conductive needle-like body does not protrude from the support hole 21d.

前述したように、リード２は、押圧治具２８により下方（テスト端子ＣＰ方向）に押圧され、バネ部３７が圧縮される。そして、バネ部３７の圧縮に伴う弾性力が、頭部３１の接触面３１ａに伝達する。つまり、押圧治具２８による押圧力、または、バネ部３７自体の弾性力を調整することで、リード２と接触面３１ａとの接触荷重（接触圧力）を制御することができる。 As described above, the lead 2 is pressed downward (in the direction of the test terminal CP) by the pressing jig 28 and the spring portion 37 is compressed. Then, the elastic force associated with the compression of the spring portion 37 is transmitted to the contact surface 31 a of the head 31. That is, the contact load (contact pressure) between the lead 2 and the contact surface 31 a can be controlled by adjusting the pressing force by the pressing jig 28 or the elastic force of the spring portion 37 itself.

第１導電性針状体および第２導電性針状体は、ＳＫ材（炭素鋼から成る芯材の表面に金（Ａｕ）のめっき膜（金膜）を形成した材料）よりも低抵抗のパラジウム（Ｐｄ）合金で構成されている。また、バネ部３７は、コイルバネであって、例えば、バネ鋼から成る芯材の表面に金（Ａｕ）のめっき膜（金膜）が形成されて構成される。このように、第１導電性針状体および第２導電性針状体をパラジウム合金で構成し、バネ部３７をコイルバネとしたことで、テスト端子ＣＰの低抵抗化および低インダクタンス化を実現出来る。因みに、パラジウム合金は、ＳＫ材と比較し、電気抵抗値が１／２程度と低抵抗である。ただし、表面硬度もＳＫ材の１／２程度であり、ＳＫ材よりも摩耗しやすい。パラジウム合金とは、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）をほぼ１／３程度ずつ含む合金であり、例えば、各元素の含有割合は、重量割合で、４：３：３とすることができる。 The first conductive needle-like body and the second conductive needle-like body have a resistance lower than that of the SK material (a material in which a plating film (gold film) of gold (Au) is formed on the surface of a core material made of carbon steel) It is made of palladium (Pd) alloy. Further, the spring portion 37 is a coil spring, and for example, a plating film (gold film) of gold (Au) is formed on the surface of a core made of spring steel. Thus, by forming the first conductive needle-like body and the second conductive needle-like body of palladium alloy and forming the spring portion 37 as a coil spring, it is possible to realize low resistance and low inductance of the test terminal CP. . Incidentally, palladium alloy has a low electrical resistance of about 1/2 compared with SK material. However, the surface hardness is also about half of that of the SK material, and is more easily worn than the SK material. The palladium alloy is an alloy containing approximately one-third each of palladium (Pd), silver (Ag) and copper (Cu). For example, the content ratio of each element is 4: 3: 3 in weight ratio. can do.

図７（ａ）、図７（ｂ）および図７（ｃ）に示すように、テスト端子ＣＰの頭部３１は、長方形の接触面３１ａ、２つの傾斜面３１ｂ、２つの側面３１ｃおよび２つの円柱面３１ｄで構成されており、マイナス・ドライバ状の形状を有する。接触面３１ａは、２つの短辺３１ａａおよび３１ａｂと、２つの長辺３１ａｃおよび３１ａｄとを有する長方形であり、互いに向かい合う２つの傾斜面３１ｂと、互いに向かい合う２つの側面３１ｃと、で規定されている。互いに向かい合う２つの傾斜面３１ｂのなす角度θ３は、例えば、９０°であるが、この角度に限定されない。接触面３１ａの長辺３１ａｃおよび３１ａｄは、長さＬ１（例えば、２００μｍ程度）を有し、短辺３１ａａおよび３１ａｂは、幅Ｗ１（例えば、２５μｍ以下）を有する。もちろん、長さＬ１は幅Ｗ１よりも大である。また、言い換えると、接触面３１ａの縦横比率ＲＴ１（長さＬ１／幅Ｗ１）は、例えば、８以上とすることができる。 As shown in FIGS. 7 (a), 7 (b) and 7 (c), the head 31 of the test terminal CP has a rectangular contact surface 31a, two inclined surfaces 31b, two side surfaces 31c and two It is comprised by 31 d of cylindrical surfaces, and has the shape of a minus driver shape. The contact surface 31a is a rectangle having two short sides 31aa and 31ab and two long sides 31ac and 31ad, and is defined by two inclined surfaces 31b facing each other and two side surfaces 31c facing each other . The angle θ3 formed by the two inclined surfaces 31b facing each other is, for example, 90 °, but is not limited to this angle. The long sides 31ac and 31ad of the contact surface 31a have a length L1 (for example, about 200 μm), and the short sides 31aa and 31ab have a width W1 (for example, 25 μm or less). Of course, the length L1 is greater than the width W1. In other words, the aspect ratio RT1 (length L1 / width W1) of the contact surface 31a can be, for example, 8 or more.

図８は、図３に示すテスト工程（Ｓ７）におけるソケット２１と、ソケット２１上に搭載された半導体装置ＳＤとを示している。半導体装置ＳＤは、ソケット２１の固定部２１ｂに搭載されている。固定部２１ｂの周縁領域は、固定部２１ｂの中央領域よりも突出した構造となっており、この突出部分の内側に半導体装置ＳＤの封止体１が収まるようにすることで、半導体装置ＳＤを所定の位置に配置することができる。つまり、固定部２１ｂの周縁領域に形成された突出部分は、半導体装置ＳＤの位置合わせをする位置決めガイドとして機能する。 FIG. 8 shows the socket 21 and the semiconductor device SD mounted on the socket 21 in the test process (S7) shown in FIG. The semiconductor device SD is mounted on the fixing portion 21 b of the socket 21. The peripheral region of the fixing portion 21b is configured to protrude more than the central region of the fixing portion 21b, and the semiconductor device SD can be obtained by fitting the sealing body 1 of the semiconductor device SD inside the protruding portion. It can be arranged at a predetermined position. That is, the protruding portion formed in the peripheral area of the fixing portion 21b functions as a positioning guide for aligning the semiconductor device SD.

図５および図６で前述したように、ソケット２１には、複数の支持孔２１ｄが形成されており、支持孔２１ｄにはテスト端子ＣＰの頭部３１が配置されている。複数の支持孔２１ｄは、それぞれ、複数のリード２に対応する位置に配置されている。図８に示すように、四角形の封止体１の側面１ｃ１から突出する複数のリード２に対応する複数の支持孔２１ｄの集合体を第１ブロックＢＬＫ１と呼ぶ。同様に、側面１ｃ２から突出する複数のリード２に対応する複数の支持孔２１ｄの集合体を第２ブロックＢＬＫ２、側面１ｃ３から突出する複数のリード２に対応する複数の支持孔２１ｄの集合体を第３ブロックＢＬＫ３、側面１ｃ４から突出する複数のリード２に対応する複数の支持孔２１ｄの集合体を第４ブロックＢＬＫ４と呼ぶ。 As described above with reference to FIGS. 5 and 6, the socket 21 is provided with a plurality of support holes 21d, and the head 31 of the test terminal CP is disposed in the support holes 21d. The plurality of support holes 21 d are disposed at positions corresponding to the plurality of leads 2 respectively. As shown in FIG. 8, an assembly of a plurality of support holes 21 d corresponding to the plurality of leads 2 protruding from the side surface 1 c 1 of the rectangular sealing body 1 is referred to as a first block BLK 1. Similarly, an assembly of a plurality of support holes 21d corresponding to a plurality of leads 2 projecting from the side surface 1c2 is referred to as a second block BLK, and an assembly of a plurality of support holes 21d corresponding to a plurality of leads 2 projecting from the side surface 1c3 is illustrated. An assembly of a plurality of support holes 21d corresponding to the third block BLK3 and the plurality of leads 2 protruding from the side surface 1c4 is referred to as a fourth block BLK4.

図９は、図８のリード２とテスト端子ＣＰとの位置関係を拡大して示す平面図であり、図１１は、リード２とテスト端子ＣＰとの位置関係を拡大して示す断面図である。図１０および図１２は、それぞれ、図９および図１１に対する比較例を示している。ただし、図１１および図１２では、リード２のメッキ膜２ｄは省略している。 FIG. 9 is an enlarged plan view showing the positional relationship between the lead 2 and the test terminal CP in FIG. 8, and FIG. 11 is an enlarged cross-sectional view showing the positional relationship between the lead 2 and the test terminal CP. . FIGS. 10 and 12 show comparative examples to FIGS. 9 and 11, respectively. However, in FIG. 11 and FIG. 12, the plating film 2d of the lead 2 is omitted.

先ず、図１０および図１２を用いて比較例を説明する。図１０に示すように、リード２の延在方向Ｅ−Ｅ´に対して、テスト端子ＣＰの接触面３１ａの長辺３１ａｃおよび３１ａｄの延在方向Ｆ−Ｆ´は、直交している。角度θ５は９０°である。図１２に示すように、図示しない押圧治具２８でリード２が、テスト端子ＣＰの方向（紙面の下向き）に押圧されると、図２で説明したように、リード２の接続部Ｐ３が実装面ＭＢに対して傾斜角θ１を有しているため、テスト端子ＣＰの接触面３１ａが、リード２の延在方向Ｅ−Ｅ´において、リード２の先端２ｄから離れる方向にずれてしまう。これは、テスト端子ＣＰと、ソケット２１の支持孔２１ｄと、の間に隙間が存在しているからである。テスト端子ＣＰの接触面３１ａがずれた場合、リード２と接触面３１ａとの接触荷重が低下するため、リード２とテスト端子ＣＰとの接触抵抗が増加して安定した測定ができず、テスト（電気的試験）工程のエラーが確認された。そして、テスト工程において、本来なら良品と判定されるべき製品が、不良品と判定されることで、製造歩留りが低下することが確認された。 First, a comparative example will be described using FIG. 10 and FIG. As shown in FIG. 10, the extending direction F-F 'of the long sides 31ac and 31ad of the contact surface 31a of the test terminal CP is orthogonal to the extending direction E-E' of the lead 2. The angle θ5 is 90 °. As shown in FIG. 12, when the lead 2 is pressed in the direction of the test terminal CP (downward in the drawing) by the pressing jig 28 (not shown), the connection portion P3 of the lead 2 is mounted as described in FIG. Because of the inclination angle θ1 with respect to the surface MB, the contact surface 31a of the test terminal CP is displaced in the direction away from the tip 2d of the lead 2 in the extending direction E-E 'of the lead 2. This is because there is a gap between the test terminal CP and the support hole 21 d of the socket 21. When the contact surface 31a of the test terminal CP shifts, the contact load between the lead 2 and the contact surface 31a decreases, so the contact resistance between the lead 2 and the test terminal CP increases, and stable measurement can not be performed. An error in the electrical test) process was confirmed. Then, in the test process, it was confirmed that the production yield is lowered by judging that the product which should be judged as a non-defective product is a defective product.

また、このような現象は、リード２の裏面２ｄにパラジウム（Ｐｄ）のメッキ膜２ｃが形成されている場合に、特に、顕著であることを、本願発明者が確認した。パラジウム（Ｐｄ）のメッキ膜２ｃは、半田メッキ膜等に比べ表面硬度が高いため、テスト端子ＣＰの接触面３１ａが、リード２のメッキ膜２ｃに食い込み難く、すべりやすいからである。 Furthermore, the inventor of the present invention has confirmed that such a phenomenon is particularly remarkable when the plating film 2c of palladium (Pd) is formed on the back surface 2d of the lead 2. The plating film 2c of palladium (Pd) has a surface hardness higher than that of a solder plating film or the like, so the contact surface 31a of the test terminal CP is less likely to bite into the plating film 2c of the lead 2 and slips easily.

このような比較例の課題に対策するため、本実施の形態では、リード２の延在方向Ｅ−Ｅ´に対して、テスト端子ＣＰの接触面３１ａの長辺３１ａｃおよび３１ａｄの延在方向が斜めになるように、テスト端子ＣＰをリード２に当接させた。 In order to cope with the problem of such a comparative example, in the present embodiment, the extending direction of the long sides 31ac and 31ad of the contact surface 31a of the test terminal CP is the extending direction E-E 'of the lead 2. The test terminal CP was brought into contact with the lead 2 so as to be inclined.

図９および図１１に示すように、テスト端子ＣＰの接触面３１ａは、接続部Ｐ３において、リード２の裏面２ｂに接触する。図９に示すように、リード２は、Ｅ−Ｅ´方向に延在しており、テスト端子ＣＰの接触面３１ａの長辺３１ａｃおよび３１ａｄは、Ｆ−Ｆ´方向に延在している。接触面３１ａの長辺３１ａｃおよび３１ａｄの延在方向Ｆ−Ｆ´は、リード２の延在方向Ｅ−Ｅ´に対して傾斜角θ４を持って傾斜している。図２で説明したように、リード２の接続部Ｐ３が実装面ＭＢに対して傾斜角θ１を有しているため、リード２がテスト端子ＣＰに接触する際には、図１１に示すように、先ず、接触面３１ａの短辺３１ａａ側がリード２に接触し、接触領域が短辺３１ａｂ側に広がっていく。ここで、リード２に先に接触するのは、リード２の先端２ｄ側に位置する接触面３１ａの短辺である。 As shown in FIGS. 9 and 11, the contact surface 31a of the test terminal CP contacts the back surface 2b of the lead 2 at the connection portion P3. As shown in FIG. 9, the leads 2 extend in the EE 'direction, and the long sides 31ac and 31ad of the contact surface 31a of the test terminal CP extend in the FF' direction. The extending direction F-F 'of the long sides 31ac and 31ad of the contact surface 31a is inclined at an inclination angle θ4 with respect to the extending direction E-E' of the lead 2. As described in FIG. 2, since the connection portion P3 of the lead 2 has the inclination angle θ1 with respect to the mounting surface MB, when the lead 2 contacts the test terminal CP, as shown in FIG. First, the short side 31aa side of the contact surface 31a contacts the lead 2, and the contact area spreads to the short side 31ab side. Here, it is the short side of the contact surface 31 a located on the tip 2 d side of the lead 2 that comes in contact with the lead 2 first.

図１３は、テスト端子ＣＰの一部とリード２の一部とを拡大して示す斜視図である。テスト端子ＣＰの接触面３１ａがリード２の裏面２ｂに接触した結果、リード２には傷跡ＳＣが形成されている。なお、図１３では、メッキ膜２ｃを省略している。傷跡ＳＣの長さＬ２は、接触面３１ａの長辺３１ａｃおよび３１ａｄ（図７（ａ）参照）の長さＬ１よりも短い。また、傷跡ＳＣの一端ＳＣａの幅Ｗ２ａおよび深さＤａは、他端ＳＣｂの幅Ｗ２ｂおよび深さＤｂよりも大きい。例えば、傷跡ＳＣの長さＬ２は５０〜８０μｍ、幅Ｗ２ａは１０〜１２μｍ、幅Ｗ２ｂは０μｍ、深さＤａは３〜４μｍ、深さＤｂは０μｍである。つまり、傷跡ＳＣは、平面視にて略二等辺三角形の形状を有している。前述のとおり、接触面３１ａの短辺３１ａａが、リード２の裏面２ｂに食い込み、接触面３１ａの短辺３１ａｂはリード２の裏面２ｂに食い込まない。そのため、短辺３１ａａに対応する一端ＳＣａの幅および深さが、他端ＳＣｂの幅および深さよりも大きくなる。また、傷跡ＳＣの縦横比率ＲＴ２（長さＬ２／幅Ｗ２ａ）は、およそ４〜８となっている。傷跡ＳＣの幅Ｗ２ａは略二等辺三角形の底辺に対応し、長さＬ２は略二等辺三角形の高さに対応する。傷跡ＳＣは、幅Ｗ２ａに比べ、長さＬａが大きいという特徴を有し、縦横比率ＲＴ２は４以上となっている。言い換えると、略二等辺三角形の傷跡ＳＣの高さは底辺の４倍以上となっている。 FIG. 13 is an enlarged perspective view showing a part of the test terminal CP and a part of the lead 2. As a result of the contact surface 31 a of the test terminal CP coming into contact with the back surface 2 b of the lead 2, a scar SC is formed on the lead 2. In FIG. 13, the plating film 2c is omitted. The length L2 of the scar SC is shorter than the length L1 of the long sides 31ac and 31ad (see FIG. 7A) of the contact surface 31a. Further, the width W2a and the depth Da of one end SCa of the scar SC are larger than the width W2b and the depth Db of the other end SCb. For example, the length L2 of the scar SC is 50 to 80 μm, the width W2a is 10 to 12 μm, the width W2 b is 0 μm, the depth Da is 3 to 4 μm, and the depth Db is 0 μm. That is, the scar SC has a substantially isosceles triangle shape in plan view. As described above, the short side 31aa of the contact surface 31a bites into the back surface 2b of the lead 2, and the short side 31ab of the contact surface 31a does not bite into the back surface 2b of the lead 2. Therefore, the width and the depth of the one end SCa corresponding to the short side 31aa are larger than the width and the depth of the other end SCb. Further, the aspect ratio RT2 (length L2 / width W2a) of the scar SC is approximately 4 to 8. The width W2a of the scar SC corresponds to the base of the substantially isosceles triangle, and the length L2 corresponds to the height of the substantially isosceles triangle. The scar SC has a feature that the length La is larger than the width W2a, and the aspect ratio RT2 is 4 or more. In other words, the height of the scar SC of the substantially isosceles triangle is four or more times the base.

次に、図９に示す傾斜角θ４は、例えば、４５°とするのが、これに限らず３０°〜６０°の範囲であれば良い。傾斜角θ４が６０°よりも大きくなると、比較例で説明したとおり、リード２の延在方向Ｅ−Ｅ´におけるリード２のずれが発生する可能性が高くなる。逆に、傾斜角θ４が３０°よりも小さくなると、リード２の延在方向Ｅ−Ｅ´と直交する方向において、リード２とテスト端子ＣＰの接触面３１ａとが相対的にずれてしまい、リード２と接触面３１ａとが非接触となる可能性が高くなる。なお、傾斜角θ４は、全てのリード２に対して等しい必要はなく、各リード２に対応するテスト端子ＣＰ毎に異なっていても良い。 Next, the inclination angle θ4 shown in FIG. 9 is not limited to 45 °, for example, and may be in the range of 30 ° to 60 °. When the inclination angle θ4 is larger than 60 °, as described in the comparative example, there is a high possibility that the lead 2 deviates in the extending direction E-E ′ of the lead 2. Conversely, when the inclination angle θ4 is smaller than 30 °, the lead 2 and the contact surface 31a of the test terminal CP are relatively displaced in the direction orthogonal to the extending direction E-E 'of the lead 2, and the lead There is a high possibility that 2 and the contact surface 31a will not be in contact with each other. The inclination angle θ4 does not have to be equal for all the leads 2 and may be different for each test terminal CP corresponding to each lead 2.

＜本実施の形態の主要な特徴と効果＞
本実施の形態の半導体装置の製造方法における主な特徴と効果を説明する。 <Main features and effects of the present embodiment>
Main features and effects of the method of manufacturing a semiconductor device of the present embodiment will be described.

半導体装置ＳＤのテスト（電気的試験）は、テスト端子ＣＰの接触面３１ａをリード２の裏面２ｂに接触させて実施する。ここで、長方形を有する接触面３１ａの長辺３１ａｃ、３１ａｄの延在方向Ｆ−Ｆ´を、リード２の延在方向Ｅ−Ｅ´に対して傾斜角度θ４を持って傾斜させる。 The test (electrical test) of the semiconductor device SD is performed by bringing the contact surface 31 a of the test terminal CP into contact with the back surface 2 b of the lead 2. Here, the extending direction F-F 'of the long sides 31ac and 31ad of the contact surface 31a having a rectangular shape is inclined at an inclination angle θ4 with respect to the extending direction E-E' of the lead 2.

上記特徴により、リード２の接続部Ｐ３が実装面ＭＢに対して傾斜角θ１を持っている場合にも、テスト端子ＣＰがリード２からずれるのを防止でき、高精度のテスト（電気的試験）が実施できる。したがって、本来なら良品と判定されるべき製品を不良品と判定するエラーを防止でき、半導体装置ＳＤの製造歩留りを向上することができる。 According to the above-described feature, even when the connection portion P3 of the lead 2 has the inclination angle θ1 with respect to the mounting surface MB, the test terminal CP can be prevented from being deviated from the lead 2, and a high accuracy test (electrical test) Can be implemented. Therefore, it is possible to prevent an error in which a product that should normally be judged as a non-defective product is judged as a non-defective product, and to improve the manufacturing yield of the semiconductor device SD.

リード２の裏面２ｂにパラジウム（Ｐｄ）からなるメッキ膜２ｃを形成したリード２であっても、長方形を有する接触面３１ａの一方の短辺３１ａａ側が、先に、メッキ膜２ｃまたはリード２に食い込むため、テスト端子ＣＰがリード２からずれるのを防止でき、高精度のテスト（電気的試験）が実施できる。 Even in the case of the lead 2 in which the plating film 2c made of palladium (Pd) is formed on the back surface 2b of the lead 2, one short side 31aa of the contact surface 31a having a rectangle cuts into the plating film 2c or the lead 2 first. Therefore, the test terminal CP can be prevented from being displaced from the lead 2, and a highly accurate test (electrical test) can be performed.

テスト端子ＣＰの第１導電性針状体（テスト端子ＣＰの頭部３１側）をパラジウム（Ｐｄ）合金で構成したため、ＳＫ材と比較し、テスト端子ＣＰの低抵抗化により、高精度のテスト（電気的試験）が実施できる。また、テスト端子ＣＰの接触面３１ａを長方形としたことで、テスト端子ＣＰの耐摩耗性が向上し、テスト端子ＣＰの交換寿命を延ばすことができる。 Since the first conductive needle-like body (the head 31 side of the test terminal CP) of the test terminal CP is made of a palladium (Pd) alloy, the test with high accuracy is achieved by reducing the resistance of the test terminal CP as compared with the SK material. (Electrical test) can be performed. Further, by making the contact surface 31 a of the test terminal CP rectangular, the wear resistance of the test terminal CP can be improved, and the replacement life of the test terminal CP can be extended.

第１ブロックＢＬＫ１と第２ブロックＢＬＫ２とで、傾斜角θ４の向きを異ならせたことで、平面視にて、半導体装置ＳＤの回転を防止することができる。図１４は、本実施の形態の効果を説明する概念図である。図１４では、リード２を省略している。図１４には図８に示す第１ブロックＢＬＫ１〜第４ブロックＢＬＫ４の各々に含まれるテスト端子ＣＰを示している。第１ブロックＢＬＫ１および第３ブロックＢＬＫ３においては、テスト端子ＣＰの接触面３１ａの長辺３１ａｃおよび３１ａｄの延在方向Ｆ−Ｆ´は、リード２の延在方向Ｅ−Ｅ´に対して、時計回り方向に傾斜角θ４だけ傾斜している（「タイプＡ」と呼ぶ）。図１１で説明したように、リード２が押圧されて、リード２の裏面２ｂが傾斜面３１ａと接触する際に、タイプＡでは、リード２に時計回り方向の応力ＦＲが働く。一方、第２ブロックＢＬＫ２および第４ブロックＢＬＫ４においては、テスト端子ＣＰの接触面３１ａの長辺３１ａｃおよび３１ａｄの延在方向Ｆ−Ｆ´は、リード２の延在方向Ｅ−Ｅ´に対して、反時計回り方向に傾斜角θ４だけ傾斜しており、図１４では「−θ４」と表している（「タイプＢ」と呼ぶ）。タイプＢでは、リード２が押圧されて、リード２の裏面２ｂが傾斜面３１ａと接触する際に、リード２に反時計回り方向の応力ＦＬが働く。ここで、第１ブロックＢＬＫ１および第３ブロックＢＬＫ３の各リード２に加わる応力ＦＲと、第２ブロックＢＬＫ２および第４ブロックＢＬＫ４の各リード２に加わる応力ＦＬとが相殺されることで、半導体装置ＳＤの回転を防止することができる。そして、テスト（電気的試験）において、リード２とテスト端子ＣＰとが非接触となるのを防止できる。 By making the direction of the inclination angle θ4 different between the first block BLK1 and the second block BLK2, it is possible to prevent the semiconductor device SD from rotating in plan view. FIG. 14 is a conceptual diagram for explaining the effect of the present embodiment. In FIG. 14, the lead 2 is omitted. FIG. 14 shows the test terminals CP included in each of the first block BLK1 to the fourth block BLK4 shown in FIG. In the first block BLK1 and the third block BLK3, the extending direction F-F 'of the long sides 31ac and 31ad of the contact surface 31a of the test terminal CP is a clock relative to the extending direction E-E' of the lead It is inclined in the circumferential direction by an inclination angle θ 4 (referred to as “type A”). As described in FIG. 11, when the lead 2 is pressed and the back surface 2 b of the lead 2 contacts the inclined surface 31 a, in the type A, a stress FR in the clockwise direction acts on the lead 2. On the other hand, in the second block BLK2 and the fourth block BLK4, the extending direction F-F 'of the long sides 31ac and 31ad of the contact surface 31a of the test terminal CP is the extending direction E-E' of the lead 2 , And is inclined in the counterclockwise direction by the inclination angle θ4, and is represented as “−θ4” in FIG. 14 (referred to as “type B”). In the type B, when the lead 2 is pressed and the back surface 2b of the lead 2 comes in contact with the inclined surface 31a, a stress FL in the counterclockwise direction acts on the lead 2. Here, the semiconductor device SD is such that the stress FR applied to each lead 2 of the first block BLK1 and the third block BLK3 and the stress FL applied to each lead 2 of the second block BLK2 and the fourth block BLK4 are offset. Rotation can be prevented. And in a test (electrical test), it can prevent that the lead 2 and the test terminal CP do not contact.

本実施の形態では、接触面３１ａを長方形としたが、これに限定されるものではない。例えば、長方形の角部は面取りまたは丸めが施されていても良い。また、長方形の２つの短辺３１ａａおよび３１ａｂの内のどちらかが短い台形形状であっても良い。また、台形形状において、４つの角部に面取りまたは丸めが施されていても良い。 In the present embodiment, although the contact surface 31 a is rectangular, it is not limited to this. For example, the corners of the rectangle may be chamfered or rounded. In addition, either of the two short sides 31 aa and 31 ab of the rectangle may have a short trapezoidal shape. Further, in the trapezoidal shape, four corners may be chamfered or rounded.

＜変形例＞
変形例は、上記実施の形態の図８に対する変形例である。図１５は、変形例におけるソケットと、ソケットに搭載された半導体装置とを示す平面図である。図１６は、変形例の効果を説明する概念図である。図１５に示すように、第１ブロックＢＬＫ１〜第４ブロックＢＬＫ４のそれぞれにおいて、上記のタイプＡおよびタイプＢのテスト端子ＣＰが混在している。図１６に示すように、第１ブロックＢＬＫ１において、タイプＡのテスト端子ＣＰとタイプＢのテスト端子ＣＰが混在しているので、半導体装置ＳＤの回転を防止することができる。また、第１ブロックＢＬＫ１〜第４ブロックＢＬＫ４のそれぞれにおいて、上記のタイプＡおよびタイプＢのテスト端子ＣＰが混在しているので、半導体装置ＳＤの回転を防止することができる。 <Modification>
The modification is a modification of FIG. 8 of the above embodiment. FIG. 15 is a plan view showing a socket and a semiconductor device mounted on the socket in the modification. FIG. 16 is a conceptual diagram for explaining the effect of the modification. As shown in FIG. 15, in each of the first block BLK1 to the fourth block BLK4, the test terminals CP of type A and type B described above are mixed. As shown in FIG. 16, in the first block BLK1, since the test terminal CP of type A and the test terminal CP of type B are mixed, it is possible to prevent the semiconductor device SD from rotating. Further, in each of the first block BLK1 to the fourth block BLK4, since the test terminals CP of the type A and the type B are mixed, it is possible to prevent the semiconductor device SD from rotating.

以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the inventor of the present invention has been specifically described based on the embodiment, the present invention is not limited to the embodiment, and various changes can be made without departing from the scope of the invention. Needless to say.

１封止体
１ａ主面（上面、表面、封止体主面）
１ｂ裏面（下面、封止体裏面）
１ｃ１、１ｃ２、１ｃ３、１ｃ４側面（封止体側面）
２リード
２ａ主面（上面、表面、リード主面）
２ｂ裏面（下面、リード裏面）
２ｃメッキ膜
２ｄ先端
３半導体チップ
３ａ主面
４端子（外部電極、外部引出電極）
５ワイヤ
６ダイパッド
７接着層
２０試験装置（検査装置）
２１ソケット
２１ａ本体部
２１ａ１上面（半導体装置固定面）
２１ａ２下面（テスト基板実装面）
２１ｂ固定部（パッケージ固定部）
２１ｃ収納孔
２１ｄ支持孔
２２テスト基板
２２ａ表面
２２ｂ裏面
２２ｃソケット搭載領域
２２ｄ配線
２２ｅ伝送路（層間導電路）
２２ｆ端子（ポゴ座）
２３テストヘッド
２３ａ上面
２４制御部
２５隔壁
２６コネクタ端子（端子）
２７電子部品
２８押圧治具（リード押さえ部材）
３１頭部
３１ａ接触面
３１ａａ、３１ａｂ短辺
３１ａｃ、３１ａｄ長辺
３１ｂ傾斜面
３１ｃ側面
３１ｄ円柱面
３２、３５大径部
３３、３４軸部
３６脚部
３７バネ部
ＢＬＫ１第１ブロック
ＢＬＫ２第２ブロック
ＢＬＫ３第３ブロック
ＢＬＫ４第４ブロック
ＣＰテスト端子（端子、接触端子、プローブ、ポゴピン）
ＩＬインナーリード部
ＭＢ実装面
ＯＬアウターリード部
Ｐ１、Ｐ１´ 突出部
Ｐ２、Ｐ２´ 屈曲部
Ｐ３、Ｐ３´ 接続部
ＳＣ傷跡
ＳＣａ一端
ＳＣｂ他端
ＳＤ半導体装置（被検査体）
ＳＯＦスタンドオフ 1 Sealing body 1a main surface (upper surface, surface, sealing body main surface)
1b back surface (bottom surface, back of sealing body)
1c1, 1c2, 1c3, 1c4 side surface (sealing body side surface)
2 Lead 2a main surface (upper surface, surface, lead main surface)
2b back side (bottom side, lead back side)
2c plating film 2d tip 3 semiconductor chip 3a main surface 4 terminal (external electrode, external lead-out electrode)
5 Wire 6 Die Pad 7 Adhesive Layer 20 Testing Device (Inspection Device)
21 Socket 21a Main Body 21a1 Upper Surface (Semiconductor Device Fixing Surface)
21a2 Bottom (Test board mounting surface)
21b Fixing part (package fixing part)
21c storage hole 21d support hole 22 test substrate 22a front surface 22b back surface 22c socket mounting area 22d wiring 22e transmission path (interlayer conductive path)
22f terminal (Pogo seat)
23 test head 23 a upper surface 24 control unit 25 partition wall 26 connector terminal (terminal)
27 electronic parts 28 pressing jig (lead pressing member)
31 head 31a contact surface 31aa, 31ab short side 31ac, 31ad long side 31b inclined surface 31c side 31d cylindrical surface 32, 35 large diameter portion 33, 34 shaft portion 36 leg portion 37 spring portion BLK1 first block BLK2 second block BLK3 Third block BLK4 Fourth block CP test terminal (terminal, contact terminal, probe, pogo pin)
IL Inner lead portion MB Mounting surface OL Outer lead portion P1, P1 'Protruding portion P2, P2' Bending portion P3, P3 'Connection portion SC Scar SCa One end SCb Other end SD Semiconductor device (inspection object)
SOF standoff

Claims

(A) A semiconductor chip, an inner lead portion and an outer lead portion, the lead electrically connected to the semiconductor chip, and a sealing body sealing the semiconductor chip and the inner lead portion A step of preparing a test subject,
(B) bringing the contact surface of the test terminal into contact with the outer lead portion to conduct an electrical test of the inspection object;
Equipped with
The contact surface is a rectangle having two short sides and two long sides,
In the step (b), in a plan view, the extending direction of the two long sides of the contact surface is inclined at a first angle with respect to the extending direction of the outer lead portion. Device manufacturing method.

In claim 1,
The method of manufacturing a semiconductor device, wherein the first angle is 30 degrees to 60 degrees.

In claim 1,
The method of manufacturing a semiconductor device, wherein the first angle is 45 degrees.

In claim 1,
The sealing body has a main surface and a back surface,
The outer lead portion has a protruding portion, a bent portion, and a connection portion in order from the side close to the sealing body,
The cross-sectional view WHEREIN: The manufacturing method of the semiconductor device with which the said connection part inclines with a 2nd angle with respect to the said back surface of the said sealing body.

In claim 4,
The method of manufacturing a semiconductor device, wherein the second angle is 2 ° to 4 °.

In claim 4,
In the step (b), the contact surface of the test terminal is in contact with the back surface of the lead at the connection portion.

In claim 6,
The method for manufacturing a semiconductor device, wherein in the step (b), the connection portion is pressed from the main surface side of the lead toward the back surface side.

In claim 6,
A method of manufacturing a semiconductor device, wherein in the step (b), a scar of a substantially isosceles triangle is formed on the connection portion in plan view.

In claim 8,
The method for manufacturing a semiconductor device, wherein the scar has a base and a height, and the height is four or more times the base.

In claim 6,
A method of manufacturing a semiconductor device, wherein a first palladium plated film is formed on the back surface of the lead at the connection portion.

In claim 10,
A method of manufacturing a semiconductor device, wherein a second palladium plated film is formed on the main surface of the lead in the inner lead portion.

In claim 11,
The semiconductor chip has an external electrode,
The external electrode and the inner lead portion of the lead are connected by a wire,
The method for manufacturing a semiconductor device, wherein the wire is connected to the lead via the second palladium plating film.

(A) a semiconductor chip having a first external electrode and a second external electrode, and a first lead having a first inner lead portion and a first outer lead portion and electrically connected to the first external electrode; A second lead having a second inner lead portion and a second outer lead portion and electrically connected to the second external electrode, the semiconductor chip, the first inner lead portion, and the second inner lead portion; Preparing a test object including a sealed sealing body,
(B) bringing the first contact surface of the first test terminal into contact with the first outer lead portion of the first lead, and bringing the second contact of the second test terminal into the second outer lead portion of the second lead Performing an electrical test of the test object by bringing the surfaces into contact with each other;
Equipped with
The first contact surface is a first rectangle having two first short sides and two first long sides,
The second contact surface is a second rectangle having two second short sides and two second long sides,
In the step (b), the extension direction of the two first long sides of the first contact surface in plan view corresponds to the extension direction of the first outer lead portion of the first lead. The second contact surface is inclined at an angle, and the extending direction of the two second long sides of the second contact surface has a second angle with respect to the extending direction of the second outer lead portion of the second lead. Method of manufacturing a semiconductor device.

In claim 13,
The sealing body has a main surface, a back surface, and four side surfaces connecting the main surface and the back surface,
The manufacturing method of the semiconductor device whose said 1st angle is 30 degrees-60 degrees, and whose said 2nd angle is -30 degrees-60 degrees.

In claim 13,
The method of manufacturing a semiconductor device, wherein the first angle is 45 degrees and the second angle is -45 degrees.

In claim 14,
A method of manufacturing a semiconductor device, wherein the first lead and the second lead respectively project from different ones of the four side surfaces.

In claim 14,
A method of manufacturing a semiconductor device, wherein the first lead and the second lead respectively project from a common side surface of the four side surfaces.