JP2019054065A - 半導体基板の評価方法及びデバイスチップの評価方法 - Google Patents
半導体基板の評価方法及びデバイスチップの評価方法 Download PDFInfo
- Publication number
- JP2019054065A JP2019054065A JP2017176095A JP2017176095A JP2019054065A JP 2019054065 A JP2019054065 A JP 2019054065A JP 2017176095 A JP2017176095 A JP 2017176095A JP 2017176095 A JP2017176095 A JP 2017176095A JP 2019054065 A JP2019054065 A JP 2019054065A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- evaluation method
- evaluation
- surface layer
- evaluating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 284
- 239000004065 semiconductor Substances 0.000 title claims abstract description 264
- 238000011156 evaluation Methods 0.000 title claims abstract description 149
- 239000002344 surface layer Substances 0.000 claims abstract description 84
- 239000010410 layer Substances 0.000 claims abstract description 50
- 230000000704 physical effect Effects 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 26
- 230000001678 irradiating effect Effects 0.000 claims abstract description 10
- 238000001069 Raman spectroscopy Methods 0.000 description 18
- 238000012986 modification Methods 0.000 description 16
- 230000004048 modification Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 10
- 239000010408 film Substances 0.000 description 10
- 239000013078 crystal Substances 0.000 description 9
- 238000009826 distribution Methods 0.000 description 9
- 238000009966 trimming Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000005259 measurement Methods 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000002441 X-ray diffraction Methods 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000691 measurement method Methods 0.000 description 4
- 230000035515 penetration Effects 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910002601 GaN Inorganic materials 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000004590 computer program Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2601—Apparatus or methods therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
- G01R31/2858—Measuring of material aspects, e.g. electro-migration [EM], hot carrier injection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
- H01L21/2683—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation using X-ray lasers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
- G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/308—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation
- G01R31/311—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation of integrated circuits
Abstract
【課題】半導体基板の表層の物性を測定するためにかかる所要時間を抑制することができること。【解決手段】半導体基板の評価方法は、表面にデバイス層が形成された半導体基板において、半導体基板の表層に形成される物性を評価する方法である。半導体基板の評価方法は、デバイス層側をサポート基板に貼り付ける貼り付けステップＳＴ２と、貼り付けステップＳＴ２の実施後に、半導体基板を仕上げ厚みよりも薄化する薄化ステップＳＴ３と、半導体基板の裏面側から光を照射し散乱光を測定することで半導体基板の物性の特性を評価する評価ステップＳＴ４と、を備える。【選択図】図５
Description
本発明は、半導体基板に形成された歪み等の物性の特性を評価する半導体基板の評価方法及びデバイスチップの評価方法に関する。
例えば、シリコン等の半導体基板の上にデバイスを形成していくとデバイスの応力によって半導体基板の表層に物性である歪みが生じることが知られている。この歪みは、デバイスの電子的特性に影響を与えるため、歪みの分布を測定したいという要望があった(例えば、特許文献１参照)。半導体基板の表層の歪みを測定する方法として、従来より、半導体基板を分割し、断面に光、Ｘ線又は電子ビーム等を照射する測定方法が用いられてきた。
また、特許文献１に記載された測定方法は、ウエーハの表面に形成された薄膜に紫外光を照射して、薄膜の歪みを測定する。また、半導体基板上に形成された半導体膜に電子ビームを照射して、半導体膜の結晶方位を測定する方法が提案されている（例えば、特許文献２参照）。
半導体基板を分割し、断面に光、Ｘ線又は電子ビーム等を照射する測定方法は、基板を分割して、断面の一部分を測定用に適した平坦面にするために研磨し、その後に研磨した一部分に光、Ｘ線又は電子ビーム等を照射し、電子顕微鏡で観察する必要があるために、時間や費用がかかる。
また、特許文献１に示された測定方法は、デバイスが形成される前の歪みを測定するための方法であり、特許文献２に示された測定方法は、半導体膜の表面を露出させるまで薄化するが、露出するまで薄化する厚みを正確に制御する事は難しい。
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、半導体基板の表層の物性を測定するためにかかる所要時間を抑制することができる半導体基板の評価方法及びデバイスチップの評価方法を提供することである。
上述した課題を解決し、目的を達成するために、本発明の半導体基板の評価方法は、表面にデバイス層が形成された半導体基板において、該半導体基板の表層に形成される物性を評価する半導体基板の評価方法であって、デバイス層側をサポート基板に貼り付ける貼り付けステップと、該貼り付けステップの実施後に、該半導体基板を仕上げ厚みよりも薄化する薄化ステップと、該半導体基板の裏面側から光を照射し散乱光を測定することで該半導体基板の該物性の特性を評価する評価ステップと、を備えることを特徴とする。
本発明の半導体基板の評価方法は、表面にデバイス層が形成された半導体基板において、該半導体基板の表層に形成される物性を評価する半導体基板の評価方法であって、デバイス層側をサポート基板に貼り付ける貼り付けステップと、該貼り付けステップの実施後に、該半導体基板を仕上げ厚みよりも薄化する薄化ステップと、該半導体基板の裏面側からＸ線を照射し散乱及び干渉の結果起きる回折Ｘ線を測定することで該半導体基板の該物性の特性を評価する評価ステップと、を備えることを特徴とする。
前記半導体基板の評価方法において、該薄化ステップと該評価ステップと、を繰り返し実施して、段階的に半導体基板を薄化しても良い。
前記半導体基板の評価方法において、該薄化ステップでは、該半導体基板の表層の物性が観察できるまで、該半導体基板を薄化しても良い。
本発明のデバイスチップの評価方法は、ウエーハが分割されて構成されたデバイスチップの半導体基板の表層に形成される物性を評価するデバイスチップの評価方法であって、デバイス層側をサポート基板に貼り付ける貼り付けステップと、該貼り付けステップの実施後に、該半導体基板を仕上げ厚みよりも薄化する薄化ステップと、該半導体基板の裏面側から光を照射し散乱光を測定することで該半導体基板の該物性の特性を評価する評価ステップと、を備えることを特徴とする。
本発明のデバイスチップの評価方法は、ウエーハが分割されて構成されたデバイスチップの半導体基板の表層に形成される物性を評価するデバイスチップの評価方法であって、デバイス層側をサポート基板に貼り付ける貼り付けステップと、該貼り付けステップの実施後に、該半導体基板を仕上げ厚みよりも薄化する薄化ステップと、該半導体基板の裏面側からＸ線を照射し散乱及び干渉の結果起きる回折Ｘ線を測定することで該半導体基板の該物性の特性を評価する評価ステップと、を備えることを特徴とする。
本願発明は、半導体基板の表層の物性を測定するためにかかる所要時間を抑制することができるという効果を奏する。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
〔実施形態１〕
本発明の実施形態１に係る半導体基板の評価方法を図面に基づいて説明する。図１は、実施形態１に係る半導体基板の評価方法の評価対象の半導体基板の断面図である。図２は、図１に示された半導体基板から分割して得られるデバイスチップの断面図である。図３は、図１に示された半導体基板の歪んでいない状態の要部の断面図である。図４は、図１に示された半導体基板の歪んだ状態の要部の断面図である。図５は、実施形態１に係る半導体基板の評価方法を示すフローチャートである。
本発明の実施形態１に係る半導体基板の評価方法を図面に基づいて説明する。図１は、実施形態１に係る半導体基板の評価方法の評価対象の半導体基板の断面図である。図２は、図１に示された半導体基板から分割して得られるデバイスチップの断面図である。図３は、図１に示された半導体基板の歪んでいない状態の要部の断面図である。図４は、図１に示された半導体基板の歪んだ状態の要部の断面図である。図５は、実施形態１に係る半導体基板の評価方法を示すフローチャートである。
実施形態１に係る半導体基板の評価方法は、図１に示す半導体基板１の表層２に形成される物性である歪みを計測する半導体基板の物性の計測方法である。半導体基板１は、シリコン、ＳｉＣ（シリコンカーバイド）、サファイア、ＧａＡｓ（ヒ化ガリウム）又はＧａＮ（窒化ガリウム）などを母材とする円板状の基板であり、表面３にデバイス層４が形成されたものである。また、半導体基板１は、表面３にデバイス層４が形成されて半導体ウエーハ又は光デバイスウエーハ等のウエーハ１０を構成する。なお、本発明において、半導体基板１とは、シリコン、ＳｉＣ、サファイア、ＧａＡｓ又はＧａＮなどの母材のみからなるもの、又は、前述した母材と母材上にシリコン単結晶層等を気相成長で数μｍ堆積された所謂エピ層等とを含むものである。
デバイス層４は、パワーデバイス、ＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integration）、各種のメモリ、ＣＣＤ（Charge Coupled Device）撮像素子又はＭＥＭＳ（Micro Electro Mechanical Systems）を含む。実施形態１において、デバイス層４は、半導体基板１に形成されたソース４１と及びドレイン４２と、ソース４１、ドレイン４２及び半導体基板１の表面３に形成されたゲート酸化膜４３と、ゲート酸化膜４３上に配置されたゲート４４と、ゲート４４及び半導体基板１の表面を被覆するフィルム４５と、フィルム４５上を被覆した酸化膜４６とを備えた、所謂電界効果トランジスタを含むが、これに限定されない。
また、ウエーハ１０は、図１に示すように、外周縁に表面３から裏面５に至る断面円弧状の面取り部６が形成されている。ウエーハ１０は、面取り部６が全周に亘って、図１の点線で示すように、表面３側から除去された後、裏面５側が研削、研磨されて、半導体基板１が仕上げ厚み１００まで薄化される。ウエーハ１０は、図示しない分割予定ラインに沿って個々の図２に示すデバイスチップ２０に分割される。デバイスチップ２０は、図２に示すように、半導体基板１とデバイス層４とを備える。
前述した構成の半導体基板１は、デバイス層４が形成されると、表層２が歪んで、デバイス層４の形成前の図３に示す格子７同士の間隔よりもデバイス層４が形成された後の図４に示す格子７同士の間隔が広がる。このために、半導体基板１は、デバイス層４が形成される前よりもデバイス層４が形成された後の方が電子２００が流れやすくなり、デバイス層４の形成前後で電子的特性が変化する。なお、本発明でいう、半導体基板１の表層２とは、デバイス層４が形成される表面３から１０μｍ以下程度の部分をいい、要するに、半導体基板１のデバイス層４が形成されることによって歪む部分を示している。
実施形態１に係る半導体基板の評価方法は、半導体基板１において、表面３にデバイス層４が形成される際に半導体基板１の表層２に形成される歪みを評価する方法であって、デバイス層４が形成される際に半導体基板１の表層２に形成される歪みの特性である歪み量（歪みの大きさともいう）を半導体基板１の任意の位置で計測する方法である。半導体基板の評価方法は、図５に示すように、エッジトリミングステップＳＴ１と、貼り付けステップＳＴ２と、薄化ステップＳＴ３と、評価ステップＳＴ４とを備える。
（エッジトリミングステップ）
図６は、図５に示された半導体基板の評価方法のエッジトリミングステップ後の半導体基板の断面図である。エッジトリミングステップＳＴ１は、半導体基板１に図示しない切削装置の切削ブレードを切り込ませ半導体基板１を回転させることで、半導体基板１に円形の切削加工を施して、半導体基板１の面取り部６の表面３側を全周に亘って除去する、所謂エッジトリミング加工を半導体基板１に施すステップである。
図６は、図５に示された半導体基板の評価方法のエッジトリミングステップ後の半導体基板の断面図である。エッジトリミングステップＳＴ１は、半導体基板１に図示しない切削装置の切削ブレードを切り込ませ半導体基板１を回転させることで、半導体基板１に円形の切削加工を施して、半導体基板１の面取り部６の表面３側を全周に亘って除去する、所謂エッジトリミング加工を半導体基板１に施すステップである。
エッジトリミングステップＳＴ１は、半導体基板１の裏面５側を図示しない切削装置のチャックテーブルに吸引保持し、切削ブレードを表面３側から面取り部６に切り込ませるとともに、チャックテーブルを軸心回りに回転する。半導体基板の評価方法は、エッジトリミングステップＳＴ１において、図６に示すように、面取り部６を表面３側から仕上げ厚み１００に対応する厚み分、全周に亘って除去すると、貼り付けステップＳＴ２に進む。
（貼り付けステップ）
図７は、図５に示された半導体基板の評価方法の貼り付けステップ後の半導体基板の断面図である。貼り付けステップＳＴ２は、半導体基板１のデバイス層４側をサポート基板３００に貼り付けるステップである。貼り付けステップＳＴ２では、シリコン又はガラスから構成され、かつ半導体基板１と略同径の円板状のサポート基板３００を準備する。実施形態１において、貼り付けステップＳＴ２では、図７に示すように、接着剤３０１を用いて半導体基板１のデバイス層４側をサポート基板３００に貼り付けるが、本発明では、接着剤３０１以外の手段を用いて半導体基板１のデバイス層４側をサポート基板３００に貼り付けても良い。半導体基板の評価方法は、サポート基板３００を半導体基板１に貼り付けると、薄化ステップＳＴ３に進む。
図７は、図５に示された半導体基板の評価方法の貼り付けステップ後の半導体基板の断面図である。貼り付けステップＳＴ２は、半導体基板１のデバイス層４側をサポート基板３００に貼り付けるステップである。貼り付けステップＳＴ２では、シリコン又はガラスから構成され、かつ半導体基板１と略同径の円板状のサポート基板３００を準備する。実施形態１において、貼り付けステップＳＴ２では、図７に示すように、接着剤３０１を用いて半導体基板１のデバイス層４側をサポート基板３００に貼り付けるが、本発明では、接着剤３０１以外の手段を用いて半導体基板１のデバイス層４側をサポート基板３００に貼り付けても良い。半導体基板の評価方法は、サポート基板３００を半導体基板１に貼り付けると、薄化ステップＳＴ３に進む。
（薄化ステップ）
図８は、図５に示された半導体基板の評価方法の薄化ステップ後の半導体基板の断面図である。薄化ステップＳＴ３は、貼り付けステップＳＴ２の実施後に、半導体基板１を仕上げ厚み１００よりも薄化するステップである。実施形態１において、薄化ステップＳＴ３は、図示しないチャックテーブルにサポート基板３００を吸引保持した後、半導体基板１の裏面５側に粗研削加工、仕上げ研削加工、ＣＭＰ（Chemical Mechanical Polishing）加工を順に施して、図８に示すように、半導体基板１を仕上げ厚み１００よりも薄化して、面取り部６を除去するとともに、裏面５を平坦化する。また、実施形態１において、薄化ステップＳＴ３の最後にＣＭＰ加工を施すが、本発明では、ＣＭＰ加工の代わりにプラズマエッチングを半導体基板１に施しても良い。
図８は、図５に示された半導体基板の評価方法の薄化ステップ後の半導体基板の断面図である。薄化ステップＳＴ３は、貼り付けステップＳＴ２の実施後に、半導体基板１を仕上げ厚み１００よりも薄化するステップである。実施形態１において、薄化ステップＳＴ３は、図示しないチャックテーブルにサポート基板３００を吸引保持した後、半導体基板１の裏面５側に粗研削加工、仕上げ研削加工、ＣＭＰ（Chemical Mechanical Polishing）加工を順に施して、図８に示すように、半導体基板１を仕上げ厚み１００よりも薄化して、面取り部６を除去するとともに、裏面５を平坦化する。また、実施形態１において、薄化ステップＳＴ３の最後にＣＭＰ加工を施すが、本発明では、ＣＭＰ加工の代わりにプラズマエッチングを半導体基板１に施しても良い。
また、実施形態１において、薄化ステップＳＴ３では、半導体基板１の厚みが表層２の物性である歪みが観察出来る厚み１０１以下になるまで、半導体基板１を薄化する。
（評価ステップ）
図９は、図５に示された半導体基板の評価方法の評価ステップの概要を模式的に示す図である。図１０は、図５に示された半導体基板の評価方法の評価ステップで得られた半導体基板の一部の歪みの画像を示す図である。
図９は、図５に示された半導体基板の評価方法の評価ステップの概要を模式的に示す図である。図１０は、図５に示された半導体基板の評価方法の評価ステップで得られた半導体基板の一部の歪みの画像を示す図である。
評価ステップＳＴ４は、半導体基板１の裏面５側から光であるレーザー光線４０１を照射し散乱光であるラマン散乱光４０２を測定することで、半導体基板１の歪みの特性である歪み量を評価するステップである。実施形態１において、評価ステップＳＴ４では、光として、波長が２６６ｎｍのレーザー光線４０１を裏面５側に照射するが、本発明では、これに限定されることなく、例えば、波長が５１４ｎｍ、４８８ｎｍ、又は４５８ｎｍのレーザー光線を照射しても良い。半導体基板１がシリコンから構成される場合、波長が５１４ｎｍ、４８８ｎｍ、４５８ｎｍ、２６６ｎｍのレーザー光線は、半導体基板１の裏面５から、それぞれ、８００ｎｍ、６００ｎｍ、５００ｎｍ、１０ｎｍ程度侵入する。半導体基板１を薄化する厚み１０１は、物性である歪みを評価したい表層２を露出させずとも、上記のレーザー光線４０１の進入深さを加算した厚みで評価することが出来る。
実施形態１において、評価ステップＳＴ４は、図９に示すように、ラマン分光装置４００を用いる。ラマン分光装置４００は、レーザー光線４０１を励起する光源４１０と、半導体基板１の裏面５と対向して設置される顕微鏡４１１と、分光器４１２と、検出器４１３と、図示しない相対駆動装置と、制御装置４２０とを備える。
光源４１０は、励起したレーザー光線４０１を反射ミラー４１４とフィルタ４１５とを介して顕微鏡４１１に照射する。反射ミラー４１４は、レーザー光線４０１をフィルタ４１５に向けて反射する。フィルタ４１５は、光源４１０からのレーザー光線４０１を顕微鏡４１１に向けて反射するとともに、半導体基板１の裏面５からのレーザー光線４０１の反射光４０３のうちのラマン散乱光４０２のみを透過する。なお、半導体基板１の裏面５からのレーザー光線４０１の反射光４０３は、レーザー光線４０１の照射領域における歪み量に応じて異なったエネルギのラマン散乱光４０２を含む。フィルタ４１５は、特に、レーザー光線４０１の反射光４０３からレイリー散乱光をカットするフィルタである。顕微鏡４１１は、レーザー光線４０１を裏面５において３μｍ程度まで集光させる。
分光器４１２は、ラマン散乱光４０２を分光するものであり、回折格子を組み込んだポリクロメータにより構成される。検出器４１３は、分光器４１２が分光したラマン散乱光４０２を受光するものであり、ＣＣＤ（Charge Coupled Device）撮像素子により構成される。検出器４１３は、ＣＣＤ撮像素子の受光結果を制御装置４２０に出力する。相対駆動装置は、少なくとも顕微鏡４１１と半導体基板１とを裏面５と平行なＸ軸方向と、裏面５と平行でかつＸ軸方向と直交するＹ軸方向とに相対的に移動させるものである。
制御装置４２０は、相対駆動装置及び光源４１０をそれぞれ制御して、相対駆動装置にＸ軸方向とＹ軸方向とに沿って顕微鏡４１１と半導体基板１とを相対的に移動させながら裏面５にレーザー光線４０１を照射し、検出器４１３にラマン散乱光４０２を受光させるものである。制御装置４２０は、実施形態１では、裏面５全体からのラマン散乱光４０２を検出器４１３に受光させるが、本発明では、半導体基板１の裏面５の任意の位置のラマン散乱光４０２を検出器４１３に受光させても良い。
制御装置４２０は、検出器４１３が検出したラマン散乱光４０２に基づいて、半導体基板１の表層２の各位置の歪み量を算出し、半導体基板１の位置とともに歪み量を記憶する。制御装置４２０は、ＣＰＵ（central processing unit）のようなマイクロプロセッサを有する演算処理装置と、ＲＯＭ（read only memory）又はＲＡＭ（random access memory）のようなメモリを有する記憶装置と、入出力インターフェース装置とを有するコンピュータである。制御装置４２０の演算処理装置は、記憶装置に記憶されているコンピュータプログラムに従って演算処理を実施して、相対駆動装置及び光源４１０を制御するための制御信号を、入出力インターフェース装置を介して出力する。
また、制御装置４２０は、半導体基板１の歪み量を示す図１０に示す画像５００を表示する図示しない表示ユニット及びオペレータが各種の情報などを登録する際に用いる図示しない入力ユニットと接続されている。表示ユニットは、液晶表示装置などにより構成される。入力ユニットは、表示ユニットに設けられたタッチパネルと、キーボード等の外部入力装置とのうち少なくとも一つにより構成される。なお、図１０に示す画像５００は、歪み量が多くなるにしたがって黒くなり、歪み量が少なくなるのにしたがって白くなるように示している。
評価ステップＳＴ４では、ラマン分光装置４００の制御装置４２０が相対駆動装置にＸ軸方向とＹ軸方向とに沿って顕微鏡４１１と半導体基板１とを相対的に移動させながら裏面５にレーザー光線４０１を照射し、半導体基板１の表層２の各位置の歪み量を算出し、半導体基板１の位置とともに歪み量を記憶する。半導体基板の評価方法は、ラマン分光装置４００が歪み量の測定対象の半導体基板１の表層２の各位置の歪み量を測定すると、終了する。
実施形態１に係る半導体基板の評価方法は、薄化ステップＳＴ３において、半導体基板１を仕上げ厚み１００よりも薄化するので、評価ステップＳＴ４において裏面５側から照射するレーザー光線４０１によって、デバイス層４を形成した際に生じた半導体基板１の表層２の歪み量を測定、評価することができる。その結果、実施形態１に係る半導体基板の評価方法は、裏面５の任意の位置の表層２の歪み量を測定することができるので、デバイス層４を形成した際に生じた半導体基板１の表層２の歪みを測定するためにかかる所要時間を抑制することができる。
また、実施形態１に係る半導体基板の評価方法は、裏面５の任意の位置の表層２の歪み量を測定することができるので、裏面５の任意の位置の歪み量を測定でき、裏面５全体の歪み量を測定することで、デバイス層４を形成した際に生じた半導体基板１の表層２の歪み量の２次元的な分布を得ることができる。
また、実施形態１に係る半導体基板の評価方法は、デバイス層４を形成した際に生じた半導体基板１の表層２の歪み量の２次元的な分布を得ることができる。その結果、実施形態１に係る半導体基板の評価方法は、デバイス層４の電子的特性を把握することができるとともに、デバイス層４のパターンを変更することで、半導体基板１の表層２の歪み量の２次元的な分布即ちデバイス層４の電子的特性も制御することを可能とすることができる。
また、実施形態１に係る半導体基板の評価方法は、薄化ステップＳＴ３において、半導体基板１の表層２の物性である歪みが裏面５側から観察できるまで半導体基板１を薄化するので、デバイス層４を形成した際に生じた半導体基板１の表層２の歪みの歪み量を正確に測定、評価することができる。このように、実施形態１に係る半導体基板の評価方法は、歪みを測定出来る厚み１０１まで半導体基板１を薄化することを特徴として、実際には表層２を裏面５側に露出させずとも、レーザー光線４０１の進入深さを加味した厚み１０１まで薄化することで、十分歪み測定する事が出来る。したがって、実施形態１に係る半導体基板の評価方法は、計測対象である表層２を露出させなくても、歪みを測定することができるので、測定対象の表層２を完全に露出させる場合よりも容易に半導体基板１を薄化することができ、容易に歪みを測定することができる。
〔実施形態２〕
本発明の実施形態２に係る半導体基板の評価方法を図面に基づいて説明する。図１１は、実施形態２に係る半導体基板の評価方法の評価ステップの概要を模式的に示す図である。なお、図１１は、実施形態１と同一部分に同一符号を付して説明を省略する。
本発明の実施形態２に係る半導体基板の評価方法を図面に基づいて説明する。図１１は、実施形態２に係る半導体基板の評価方法の評価ステップの概要を模式的に示す図である。なお、図１１は、実施形態１と同一部分に同一符号を付して説明を省略する。
実施形態２に係る半導体基板の評価方法は、評価ステップＳＴ４において、図１１に示すＸ線回折装置４０５を用いて、半導体基板１の表層２の歪みの歪み量を測定、評価すること以外、実施形態１と同一である。
図１１に示すＸ線回折装置４０５は、半導体基板１の裏面５側から波長が１ｐｍ〜１０ｎｍ程度の電磁波であるＸ線４０６を照射し、散乱及び干渉の結果起きる回折Ｘ線４０７を測定する装置である。即ち、実施形態２に係る半導体基板の評価方法の評価ステップＳＴ４は、半導体基板１の裏面５側からＸ線４０６を照射し散乱及び干渉の結果起きる回折Ｘ線４０７を測定することで半導体基板１の歪みの歪み量を評価するステップである。
Ｘ線回折装置４０５は、Ｘ線４０６を発生させるＸ線管球４１８と、角度を測るゴニオメータ４１９と、回折Ｘ線４０７を検出する検出器４１６と、図示しない相対駆動装置と、制御装置４２０とを備える。Ｘ線管球４１８が発生したＸ線４０６は、回折格子４１７を通して半導体基板１の裏面５に照射される。半導体基板１の裏面５に照射されたＸ線４０６は、散乱、干渉し、散乱及び干渉の結果回折Ｘ線４０７を発する。
ゴニオメータ４１９は、半導体基板１の裏面５と、裏面５に照射されるＸ線４０６との角度等を測定し、測定結果を制御装置４２０に出力する。検出器４１６は、回折Ｘ線４０７を回折格子４１７等を通して受光するものであり、ＣＣＤ（Charge Coupled Device）撮像素子により構成される。検出器４１６は、ＣＣＤ撮像素子の受光結果を制御装置４２０に出力する。相対駆動装置は、少なくともＸ線管球４１８と半導体基板１とを裏面５と平行なＸ軸方向とＹ軸方向とに相対的に移動させるものである。
制御装置４２０は、Ｘ線回折装置４０５の各構成要素をそれぞれ制御して、相対駆動装置にＸ軸方向とＹ軸方向とに沿ってＸ線管球４１８と半導体基板１とを相対的に移動させながら裏面５にＸ線４０６を照射し、検出器４１６に回折Ｘ線４０７を受光させるものである。制御装置４２０は、実施形態１では、裏面５全体からの回折Ｘ線４０７を検出器４１３に受光させるが、本発明では、半導体基板１の裏面５の任意の位置の回折Ｘ線４０７を検出器４１６に受光させても良い。制御装置４２０は、検出器４１６が検出した回折Ｘ線４０７に基づいて、半導体基板１の表層２の各位置の歪み量を算出し、半導体基板１の位置とともに歪み量を記憶する。
実施形態２に係る半導体基板の評価方法の評価ステップＳＴ４では、Ｘ線回折装置４０５の制御装置４２０が相対駆動装置にＸ軸方向とＹ軸方向とに沿ってＸ線管球４１８と半導体基板１とを相対的に移動させながら裏面５にＸ線４０６を照射し、半導体基板１の表層２の各位置の歪み量を算出し、半導体基板１の位置とともに歪み量を記憶する。半導体基板の評価方法は、Ｘ線回折装置４０５が歪み量の測定対象の半導体基板１の表層２の各位置の歪み量を測定すると、終了する。
実施形態２に係る半導体基板の評価方法は、薄化ステップＳＴ３において、半導体基板１を仕上げ厚み１００よりも薄化するので、評価ステップＳＴ４において裏面５側から照射するＸ線４０６によって、半導体基板１の表層２の歪み量を測定、評価することができる。その結果、実施形態２に係る半導体基板の評価方法は、実施形態１と同様に、裏面５の任意の位置の表層２の歪み量を測定することができるので、半導体基板１の表層２の歪みを測定するためにかかる所要時間を抑制することができる。また、実施形態２に係る半導体基板の評価方法は、実際には表層２を裏面５側に露出させずとも、Ｘ線４０６の進入深さを加味した厚み１０１まで薄化することで、十分歪み測定する事が出来、実施形態１と同様に、測定対象の表層２を完全に露出させる場合よりも容易に半導体基板１を薄化することができ、容易に歪みを測定することができる。
〔変形例〕
本発明の実施形態１及び実施形態２の変形例に係る半導体基板の評価方法を図面に基づいて説明する。図１２は、実施形態１及び実施形態２の変形例に係る半導体基板の評価方法を示すフローチャートである。なお、図１２は、実施形態１及び実施形態２と同一部分に同一符号を付して説明する。
本発明の実施形態１及び実施形態２の変形例に係る半導体基板の評価方法を図面に基づいて説明する。図１２は、実施形態１及び実施形態２の変形例に係る半導体基板の評価方法を示すフローチャートである。なお、図１２は、実施形態１及び実施形態２と同一部分に同一符号を付して説明する。
変形例に係る半導体基板の評価方法は、薄化ステップＳＴ３において、裏面５側に表層２が現れ始める厚みである１０μｍまで半導体基板１を薄化し、評価ステップＳＴ４において、実施形態１及び実施形態２と同様に、歪みの歪み量を測定、評価する。
変形例に係る半導体基板の評価方法は、評価ステップＳＴ４において、表層２の物性である歪みが観察できるか否かを判定する（ステップＳＴ５）。表層２の物性である歪みが観察できないと判定する（ステップＳＴ５：Ｎｏ）と、薄化ステップＳＴ３に戻る。そして、戻った薄化ステップＳＴ３では、ＣＭＰ加工又はプラズマエッチングにより、半導体基板１を薄化して、評価ステップＳＴ４において、実施形態１及び実施形態２と同様に、歪みの歪み量を測定、評価する。変形例に係る半導体基板の評価方法は、評価ステップＳＴ４において、表層２の物性である歪みが観察できる（ステップＳＴ５：Ｙｅｓ）と、終了する。
こうして、変形例に係る半導体基板１の評価方法は、薄化ステップＳＴ３と評価ステップＳＴ４とを裏面５側から表層２の物性である歪みが観察できるまで繰り返し実施して、段階的に半導体基板１を薄化しながら各段階の歪みの歪み量を測定する。
変形例に係る半導体基板の評価方法は、薄化ステップＳＴ３において、半導体基板１を仕上げ厚み１００よりも薄化するので、評価ステップＳＴ４において裏面５側から照射するＸ線４０６によって、半導体基板１の表層２の歪み量を測定、評価することができる。その結果、変形例に係る半導体基板の評価方法は、実施形態１と同様に、裏面５の任意の位置の表層２の歪み量を測定することができるので、半導体基板１の表層２の歪みを測定するためにかかる所要時間を抑制することができる。
また、変形例に係る半導体基板の評価方法は、薄化ステップＳＴ３と評価ステップＳＴ４とを裏面５側から表層２の物性である歪みが観察できるまで繰り返し実施して、段階的に半導体基板１を薄化しながら各段階の歪みの歪み量を測定するので、計測対象である表層２を露出させなくても、歪みを測定することができるので、測定対象の表層２を完全に露出させる場合よりも容易に表層２の歪みの歪み量を把握することができる。
〔実施形態３〕
本発明の実施形態３に係るデバイスチップの評価方法を図面に基づいて説明する。図１３は、実施形態３に係るデバイスチップの評価方法を示すフローチャートである。図１４は、図１３に示されたデバイスチップの評価方法の貼り付けステップ後のデバイスチップの断面図である。図１５は、図１３に示されたデバイスチップの評価方法の薄化ステップ後のデバイスチップの断面図である。図１６は、図１３に示されたデバイスチップの評価方法の評価ステップの概要を模式的に示す図である。図１７は、図１６に示された実施形態３に係るデバイスチップの評価方法の評価ステップの変形例の概要を模式的に示す図である。図１８は、実施形態３の変形例に係るデバイスチップの評価方法を示すフローチャートである。なお、図１３から図１８は、実施形態１、実施形態２及び変形例と同一部分に同一符号を付して説明を省略する。
本発明の実施形態３に係るデバイスチップの評価方法を図面に基づいて説明する。図１３は、実施形態３に係るデバイスチップの評価方法を示すフローチャートである。図１４は、図１３に示されたデバイスチップの評価方法の貼り付けステップ後のデバイスチップの断面図である。図１５は、図１３に示されたデバイスチップの評価方法の薄化ステップ後のデバイスチップの断面図である。図１６は、図１３に示されたデバイスチップの評価方法の評価ステップの概要を模式的に示す図である。図１７は、図１６に示された実施形態３に係るデバイスチップの評価方法の評価ステップの変形例の概要を模式的に示す図である。図１８は、実施形態３の変形例に係るデバイスチップの評価方法を示すフローチャートである。なお、図１３から図１８は、実施形態１、実施形態２及び変形例と同一部分に同一符号を付して説明を省略する。
実施形態３に係るデバイスチップの評価方法は、図１に示すウエーハ１０が分割されて構成された図２に示すデバイスチップ２０の半導体基板１の表層２に形成される物性である歪みを計測、評価する半導体基板１の物性の計測方法である。実施形態３に係るデバイスチップの評価方法は、表面３にデバイス層４が形成される際に、半導体基板１の表層２に形成される歪みを評価する方法であって、デバイス層４が形成される際に半導体基板１の表層２に形成される歪みの特性である歪み量を半導体基板１の任意の位置で計測する方法である。
デバイスチップの評価方法は、図１３に示すように、貼り付けステップＳＴ２−３と、薄化ステップＳＴ３−３と、評価ステップＳＴ４−３とを備える。
（貼り付けステップ）
貼り付けステップＳＴ２−３は、デバイスチップ２０のデバイス層４側をサポート基板３００に貼り付けるステップである。貼り付けステップＳＴ２−３では、シリコン又はガラスから構成され、かつデバイスチップ２０よりも大きなサポート基板３００を準備する。実施形態３において、貼り付けステップＳＴ２−３では、接着剤３０１を用いてデバイスチップ２０のデバイス層４側をサポート基板３００に貼り付けるが、本発明では、接着剤３０１以外を用いてデバイスチップ２０のデバイス層４側をサポート基板３００に貼り付けても良い。なお、実施形態３において、接着剤３０１の厚みは、５μｍ以上でかつ１０μｍ以下である。半導体基板の評価方法は、サポート基板３００をデバイスチップ２０に貼り付けると、薄化ステップＳＴ３−３に進む。
貼り付けステップＳＴ２−３は、デバイスチップ２０のデバイス層４側をサポート基板３００に貼り付けるステップである。貼り付けステップＳＴ２−３では、シリコン又はガラスから構成され、かつデバイスチップ２０よりも大きなサポート基板３００を準備する。実施形態３において、貼り付けステップＳＴ２−３では、接着剤３０１を用いてデバイスチップ２０のデバイス層４側をサポート基板３００に貼り付けるが、本発明では、接着剤３０１以外を用いてデバイスチップ２０のデバイス層４側をサポート基板３００に貼り付けても良い。なお、実施形態３において、接着剤３０１の厚みは、５μｍ以上でかつ１０μｍ以下である。半導体基板の評価方法は、サポート基板３００をデバイスチップ２０に貼り付けると、薄化ステップＳＴ３−３に進む。
（薄化ステップ）
薄化ステップＳＴ３−３は、貼り付けステップＳＴ２−３の実施後に、半導体基板１を仕上げ厚み１００よりも薄化するステップである。実施形態３において、薄化ステップＳＴ３−３では、実施形態１と同様に、図１５に示すように、半導体基板１の厚みが表層２の物性である歪みが観察できる厚み１０１以下になるまで、半導体基板１を薄化する。
薄化ステップＳＴ３−３は、貼り付けステップＳＴ２−３の実施後に、半導体基板１を仕上げ厚み１００よりも薄化するステップである。実施形態３において、薄化ステップＳＴ３−３では、実施形態１と同様に、図１５に示すように、半導体基板１の厚みが表層２の物性である歪みが観察できる厚み１０１以下になるまで、半導体基板１を薄化する。
（評価ステップ）
評価ステップＳＴ４−３は、半導体基板１の裏面５側から光であるレーザー光線４０１を照射し散乱光であるラマン散乱光４０２を測定することで、半導体基板１の歪みの歪み量（歪みの大きさともいう）を評価するステップである。実施形態１において、評価ステップＳＴ４では、実施形態１と同様に、光としてレーザー光線４０１を照射する図１６に示すラマン分光装置４００を用いる。
評価ステップＳＴ４−３は、半導体基板１の裏面５側から光であるレーザー光線４０１を照射し散乱光であるラマン散乱光４０２を測定することで、半導体基板１の歪みの歪み量（歪みの大きさともいう）を評価するステップである。実施形態１において、評価ステップＳＴ４では、実施形態１と同様に、光としてレーザー光線４０１を照射する図１６に示すラマン分光装置４００を用いる。
評価ステップＳＴ４−３では、ラマン分光装置４００の制御装置４２０が相対駆動装置にＸ軸方向とＹ軸方向とに沿って顕微鏡４１１と半導体基板１とを相対的に移動させながら裏面５にレーザー光線４０１を照射し、半導体基板１の表層２の各位置の歪み量を算出し、半導体基板１の位置とともに歪み量を記憶する。半導体基板の評価方法は、ラマン分光装置４００が歪み量の測定対象の半導体基板１の表層２の各位置の歪み量を測定すると、終了する。
実施形態３に係るデバイスチップの評価方法は、薄化ステップＳＴ３−３において、半導体基板１を仕上げ厚み１００よりも薄化するので、評価ステップＳＴ４−３において裏面５側から照射するレーザー光線４０１によって、半導体基板１の表層２の歪み量を測定、評価することができる。その結果、実施形態３に係るデバイスチップの評価方法は、裏面５の任意の位置の表層２の歪み量を測定することができるので、半導体基板１の表層２の歪みを測定するためにかかる所要時間を抑制することができる。
また、実施形態３に係るデバイスチップの評価方法は、裏面５の任意の位置の表層２の歪み量を測定することができるので、裏面５の任意の位置の歪み量を測定でき、裏面５全体の歪み量を測定することで、半導体基板１の表層２の歪み量の２次元的な分布を得ることができる。
また、実施形態３に係るデバイスチップの評価方法は、半導体基板１の表層２の歪み量の２次元的な分布を得ることができるので、デバイス層４の電子的特性を把握することができるとともに、デバイス層４のパターンを変更することで、半導体基板１の表層２の歪み量の２次元的な分布即ちデバイス層４の電子的特性も制御することを可能とすることができる。その結果、実施形態３に係るデバイスチップの評価方法は、不具合などを生じたデバイスチップ２０の電子的な特性に与える半導体基板１の表層２の歪み量の２次元的な分布を得ることができるので、デバイスチップ２０の不具合の原因究明に役立つことができる。
また、実施形態３に係るデバイスチップの評価方法は、薄化ステップＳＴ３において、半導体基板１の物性である歪みが裏面５側から観察できるまで半導体基板１を薄化するので、デバイス層４を形成した際に生じた半導体基板１の表層２の歪みの歪み量を正確に測定、評価することができる。このように、実施形態３に係るデバイスチップの評価方法は、歪みを測定出来る厚み１０１まで半導体基板１を薄化することを特徴として、実際には表層２を裏面５側に露出させずとも、レーザー光線４０１の進入深さを加味した厚み１０１まで薄化することで、十分歪み測定する事が出来る。したがって、実施形態３に係るデバイスチップの評価方法は、計測対象である表層２を露出させなくても、歪みを測定することができるので、測定対象の表層２を完全に露出させる場合よりも容易に半導体基板１を薄化することができ、容易に歪みを測定することができる。
また、実施形態３に係るデバイスチップの評価方法は、評価ステップＳＴ４−３において、図１７に示すように、実施形態２と同様にＸ線回折装置４０５を用いても良い。即ち、実施形態３に係るデバイスチップの評価方法は、評価ステップＳＴ４−３は、半導体基板１の裏面５側からＸ線４０６を照射し散乱及び干渉の結果起きる回折Ｘ線４０７を測定することで半導体基板１の歪みの歪み量を測定、評価しても良い。
また、実施形態３に係るデバイスチップの評価方法は、図１２に示した変形例と同様に、図１８に示すように、ステップＳＴ５−３により、薄化ステップＳＴ３−３と評価ステップＳＴ４−３とを裏面５側から表層２の物性である歪みが観察できるまで繰り返し実施して、段階的に半導体基板１を薄化しながら各段階の歪みの歪み量を測定しても良い。
図１８に示すデバイスチップの評価方法は、図１２に示した変形例と同様に、計測対象である表層２を露出させなくても、歪みを測定することができるので、測定対象の表層２を完全に露出させる場合よりも容易に表層２の歪みの歪み量を把握することができる。
なお、本発明は、上記実施形態及び変形例に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。前述した実施形態及び変形例に係る半導体基板の評価方法及びデバイスチップの評価方法では、物性である歪みの歪み量を計測、評価したが、本発明の計測、評価対象は、歪みの歪み量に限定されない。
例えば、本発明では、半導体基板１の物性である結晶性の特性である結晶方位を各実施形態及び変形例と同様な手段で計測、評価しても良い。デバイス層４を表面３に形成する際に半導体基板１の表層２の結晶性の結晶方位も変化することがある。本発明では、半導体基板１の結晶性の結晶方位を計測、評価する場合、表層２とは、半導体基板１のデバイス層４が形成されることによって結晶方位が変化する部分を示している。この場合、本発明は、半導体基板１の裏面５側から表層２の結晶方位を測定するので、前述した実施形態等と同様に、半導体基板１の表層２の結晶方位を測定するためにかかる所要時間を抑制することができ、半導体基板１の表層２の結晶方位の２次元的な分布等を得ることができる。
１ 半導体基板
２ 表層
３ 表面
４ デバイス層
５ 裏面
２０ デバイスチップ
１００ 仕上げ厚み
３００ サポート基板
４０１ レーザー光線（光）
４０２ ラマン散乱光（散乱光）
４０６ Ｘ線
４０７ 回折Ｘ線
ＳＴ２，ＳＴ２−３ 貼り付けステップ
ＳＴ３，ＳＴ３−３ 薄化ステップ
ＳＴ４，ＳＴ４−３ 評価ステップ
２ 表層
３ 表面
４ デバイス層
５ 裏面
２０ デバイスチップ
１００ 仕上げ厚み
３００ サポート基板
４０１ レーザー光線（光）
４０２ ラマン散乱光（散乱光）
４０６ Ｘ線
４０７ 回折Ｘ線
ＳＴ２，ＳＴ２−３ 貼り付けステップ
ＳＴ３，ＳＴ３−３ 薄化ステップ
ＳＴ４，ＳＴ４−３ 評価ステップ
Claims (6)
- 表面にデバイス層が形成された半導体基板において、
該半導体基板の表層に形成される物性を評価する半導体基板の評価方法であって、
デバイス層側をサポート基板に貼り付ける貼り付けステップと、
該貼り付けステップの実施後に、該半導体基板を仕上げ厚みよりも薄化する薄化ステップと、
該半導体基板の裏面側から光を照射し散乱光を測定することで該半導体基板の該物性の特性を評価する評価ステップと、
を備えることを特徴とする半導体基板の評価方法。 - 表面にデバイス層が形成された半導体基板において、
該半導体基板の表層に形成される物性を評価する半導体基板の評価方法であって、
デバイス層側をサポート基板に貼り付ける貼り付けステップと、
該貼り付けステップの実施後に、該半導体基板を仕上げ厚みよりも薄化する薄化ステップと、
該半導体基板の裏面側からＸ線を照射し散乱及び干渉の結果起きる回折Ｘ線を測定することで該半導体基板の該物性の特性を評価する評価ステップと、
を備えることを特徴とする半導体基板の評価方法。 - 該薄化ステップと該評価ステップと、を繰り返し実施して、段階的に半導体基板を薄化することを特徴とする
請求項１又は請求項２に記載の半導体基板の評価方法。 - 該薄化ステップでは、該半導体基板の表層の物性が観察できるまで、該半導体基板を薄化することを特徴とする
請求項１から請求項３のうちいずれか一項に記載の半導体基板の評価方法。 - ウエーハが分割されて構成されたデバイスチップの半導体基板の表層に形成される物性を評価するデバイスチップの評価方法であって、
デバイス層側をサポート基板に貼り付ける貼り付けステップと、
該貼り付けステップの実施後に、該半導体基板を仕上げ厚みよりも薄化する薄化ステップと、
該半導体基板の裏面側から光を照射し散乱光を測定することで該半導体基板の該物性の特性を評価する評価ステップと、
を備えることを特徴とするデバイスチップの評価方法。 - ウエーハが分割されて構成されたデバイスチップの半導体基板の表層に形成される物性を評価するデバイスチップの評価方法であって、
デバイス層側をサポート基板に貼り付ける貼り付けステップと、
該貼り付けステップの実施後に、該半導体基板を仕上げ厚みよりも薄化する薄化ステップと、
該半導体基板の裏面側からＸ線を照射し散乱及び干渉の結果起きる回折Ｘ線を測定することで該半導体基板の該物性の特性を評価する評価ステップと、
を備えることを特徴とするデバイスチップの評価方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017176095A JP2019054065A (ja) | 2017-09-13 | 2017-09-13 | 半導体基板の評価方法及びデバイスチップの評価方法 |
| US16/129,274 US10586699B2 (en) | 2017-09-13 | 2018-09-12 | Method of assessing semiconductor substrate and method of assessing device chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017176095A JP2019054065A (ja) | 2017-09-13 | 2017-09-13 | 半導体基板の評価方法及びデバイスチップの評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2019054065A true JP2019054065A (ja) | 2019-04-04 |
Family
ID=65632389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017176095A Pending JP2019054065A (ja) | 2017-09-13 | 2017-09-13 | 半導体基板の評価方法及びデバイスチップの評価方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10586699B2 (ja) |
| JP (1) | JP2019054065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111180332A (zh) * | 2020-01-03 | 2020-05-19 | 上海华虹宏力半导体制造有限公司 | 晶圆背面监控方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111610177B (zh) * | 2020-06-11 | 2023-03-24 | 北京大学 | 一种micro LED芯片的拉曼增强的检测方法及其装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002005857A (ja) * | 2000-06-19 | 2002-01-09 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の検査方法 |
| JP2008085197A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009168562A (ja) * | 2008-01-15 | 2009-07-30 | Fujitsu Ltd | ラマン分光を用いた応力評価方法及び半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5073943B2 (ja) * | 2005-12-22 | 2012-11-14 | 学校法人明治大学 | シリコンウェーハ表面歪分布測定装置 |
| US10250258B2 (en) * | 2016-09-28 | 2019-04-02 | Nxp B.V. | Device and method for detecting semiconductor substrate thickness |
-
2017
- 2017-09-13 JP JP2017176095A patent/JP2019054065A/ja active Pending
-
2018
- 2018-09-12 US US16/129,274 patent/US10586699B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002005857A (ja) * | 2000-06-19 | 2002-01-09 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の検査方法 |
| JP2008085197A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009168562A (ja) * | 2008-01-15 | 2009-07-30 | Fujitsu Ltd | ラマン分光を用いた応力評価方法及び半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111180332A (zh) * | 2020-01-03 | 2020-05-19 | 上海华虹宏力半导体制造有限公司 | 晶圆背面监控方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10586699B2 (en) | 2020-03-10 |
| US20190080905A1 (en) | 2019-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4917485B2 (ja) | 応力成分測定方法 | |
| US8476553B2 (en) | Method of dividing workpiece | |
| US8373113B2 (en) | Calibration standard member, method for manufacturing the member and scanning electronic microscope using the member | |
| US10876978B2 (en) | X-ray inspecting device, X-ray thin film inspecting method, and method for measuring rocking curve | |
| JPH09189649A (ja) | 透過型電子顕微鏡用の平面サンプルの作製方法及びその透過型電子顕微鏡による欠陥測定方法 | |
| KR20130113923A (ko) | 박막 웨이퍼의 막두께 분포 측정 방법 | |
| TWI610357B (zh) | 晶圓加工方法 | |
| US20180283957A1 (en) | Apparatus and method to measure temperature of 3d semiconductor structures via laser diffraction | |
| JP2019054065A (ja) | 半導体基板の評価方法及びデバイスチップの評価方法 | |
| EP2378548A1 (en) | Methods of processing and inspecting semiconductor substrates | |
| KR20190047550A (ko) | 레이저 가공 방법, 기판 다이싱 방법 및 이를 수행하기 위한 기판 가공 장치 | |
| JP2009168562A (ja) | ラマン分光を用いた応力評価方法及び半導体装置の製造方法 | |
| JP2022008892A (ja) | 固体内に少なくとも１つの改質を形成する方法および装置 | |
| JP6158551B2 (ja) | ウェーハの分割方法 | |
| JP2018206890A (ja) | ウェーハの加工方法 | |
| JP2017125782A (ja) | 薄膜付ウェーハの膜厚分布の測定方法 | |
| US20210193521A1 (en) | Device chip manufacturing method | |
| US9857319B2 (en) | Method of measuring depth of damage of wafer | |
| JP2020109805A (ja) | 被加工物の加工方法 | |
| US20080123080A1 (en) | Method of Measuring Sub-Micron Trench Structures | |
| CN112714947B (zh) | 用于制造具有受控尺寸的半导体晶片特征的系统及方法 | |
| JP2010243410A (ja) | 試料作製方法および試料分析方法 | |
| Rieske et al. | Novel method for crystal defect analysis of laser drilled TSVs | |
| JP5321815B2 (ja) | 非破壊単結晶基板反り測定法及び測定装置 | |
| US11328956B2 (en) | Wafer processing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200703 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210608 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20211130 |