JP2019016737A

JP2019016737A - Electronic component and manufacturing method thereof

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Publication number: JP2019016737A
Application number: JP2017134674A
Authority: JP
Inventors: 康之小田; Yasuyuki Oda; 裕実岩瀬; Hiromi Iwase; 拓磨永井; Takuma Nagai; 順平紺野; Junpei Konno; 薫先灘; Kaoru Sakinada; 聡朗牧野; Satoaki Makino
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2017-07-10
Filing date: 2017-07-10
Publication date: 2019-01-31
Anticipated expiration: 2037-07-10
Also published as: JP6903505B2

Abstract

To suppress corrosion of a metal lid surface.SOLUTION: An electronic component includes a substrate 20, a device chip 11 flip-chip mounted on the substrate, a metal lid 32 that is provided on the device chip, includes an alloy containing iron and nickel, and has a first surface 32a on the device chip side and a second surface 32b on the opposite surface to the first surface, and in which the iron concentration of the first surface is higher than the iron concentration of the second surface, and a sealing portion 30 provided between the metal lid and the substrate and surrounding the device chip to seal the device chip.SELECTED DRAWING: Figure 1

Description

本発明は、電子部品およびその製造方法に関し、例えば金属リッドを有する電子部品およびその製造方法に関する。 The present invention relates to an electronic component and a manufacturing method thereof, for example, an electronic component having a metal lid and a manufacturing method thereof.

電子部品の金属リッドには、Ｎｉ−Ｆｅ−Ｃｏ合金であるコバールが用いられている。電子部品の金属リッドにコバールの代わりにＦｅおよびＮｉを含むめっき膜を用いることが知られている（例えば特許文献１）。Ｆｅ−Ｎｉ合金を電解めっき法を用い形成することが知られている（例えば特許文献２）。電解めっき法において、電流プロファイルを変化させることが知られている（例えば特許文献３、４）。 Kovar, which is a Ni—Fe—Co alloy, is used for the metal lid of the electronic component. It is known to use a plating film containing Fe and Ni instead of Kovar for a metal lid of an electronic component (for example, Patent Document 1). It is known to form an Fe—Ni alloy using an electrolytic plating method (for example, Patent Document 2). It is known to change the current profile in the electrolytic plating method (for example, Patent Documents 3 and 4).

特開２０１５−１７０６６８号公報JP-A-2015-170668 特開２００９−５２０７５号公報JP 2009-52075 A 特表２００８−５０６８４１号公報Special table 2008-506841 gazette 特開２０００−３８６９４号公報JP 2000-38694 A

特許文献１によれば、金属リッドにめっき膜を用いることで、電子部品の低背化が可能となる。しかしながら、電子部品等の反り等を抑制しようとすると、金属リッド表面が腐食しやすくなる。 According to Patent Document 1, it is possible to reduce the height of an electronic component by using a plating film for a metal lid. However, the surface of the metal lid is likely to corrode if it is intended to suppress warping of the electronic component or the like.

本発明は、上記課題に鑑みなされたものであり、金属リッド表面の腐食を抑制することを目的とする。 This invention is made | formed in view of the said subject, and it aims at suppressing the corrosion of the metal lid surface.

本発明は、基板と、前記基板上にフリップチップ実装されたデバイスチップと、前記デバイスチップ上に設けられ、鉄およびニッケルを含む合金からなり、前記デバイスチップ側の第１面および第１面の反対の面の第２面を有し、前記第１面の鉄濃度が前記第２面の鉄濃度より高い金属リッドと、前記金属リッドと前記基板との間に設けられ、前記デバイスチップを囲み前記デバイスチップを封止する封止部と、を具備する電子部品である。 The present invention includes a substrate, a device chip flip-chip mounted on the substrate, an alloy including iron and nickel provided on the device chip, and the first surface and the first surface on the device chip side. A metal lid having a second surface opposite to the first surface, the iron concentration of the first surface being higher than the iron concentration of the second surface; and between the metal lid and the substrate, surrounding the device chip An electronic component including a sealing portion that seals the device chip.

上記構成において、前記金属リッドの平均の鉄濃度は５５重量％以上である構成とすることができる。 The said structure WHEREIN: The average iron concentration of the said metal lid can be set as the structure which is 55 weight% or more.

上記構成において、前記封止部は半田層である構成とすることができる。 The said structure WHEREIN: The said sealing part can be set as the structure which is a solder layer.

上記構成において、前記デバイスチップは、弾性波デバイスチップであり、前記デバイスチップの下面に前記基板の上面に空隙を挟み対向する弾性波素子を有する構成とすることができる。 In the above configuration, the device chip may be an acoustic wave device chip, and may include an acoustic wave element that is opposed to the lower surface of the device chip with a gap interposed between the upper surface of the substrate and the upper surface of the substrate.

本発明は、母型に前記母型側の面が第１面となり前記第１面の反対の面が第２面となるように、電解めっき法を用い鉄およびニッケルを含む合金からなる金属リッドを形成する工程と、基板上にデバイスチップをフリップチップ実装する工程と、前記デバイスチップ上に前記デバイスチップ側が前記第１面となるように前記金属リッドを配置し、前記金属リッドと前記基板との間に前記デバイスチップを囲み前記デバイスチップを封止する封止部を形成する工程と、を含む電子部品の製造方法である。 The present invention provides a metal lid made of an alloy containing iron and nickel using an electrolytic plating method so that a surface of the mother die side is a first surface and a surface opposite to the first surface is a second surface. Forming a device chip on a substrate, flip-chip mounting a device chip on the substrate, disposing the metal lid on the device chip so that the device chip side is the first surface, and the metal lid and the substrate. Forming a sealing portion that encloses the device chip between them and seals the device chip.

上記構成において、電解めっき法を用い、前記金属リッドの前記第１面に封止部となる層を形成する工程を含み、前記封止部を形成する工程は、前記封止部となる層が前記デバイスチップ側となるように前記金属リッドを前記デバイスチップ上に配置し、前記金属リッドを前記デバイスチップに押圧することで、前記封止部となる層から前記封止部を形成する工程を含む構成とすることができる。 In the above-described configuration, the method includes forming a layer to be a sealing portion on the first surface of the metal lid using an electrolytic plating method, and the step of forming the sealing portion includes a layer to be the sealing portion. The step of forming the sealing portion from the layer to be the sealing portion by disposing the metal lid on the device chip so as to be on the device chip side and pressing the metal lid against the device chip. It can be set as the structure containing.

上記構成において、前記金属リッドを配置する工程の前に、前記金属リッドを５００℃以上で熱処理する工程を含む構成とすることができる。 The said structure WHEREIN: Before the process of arrange | positioning the said metal lid, it can be set as the structure which includes the process of heat-processing the said metal lid at 500 degreeC or more.

上記構成において、前記金属リッドを形成する工程は、前記母型に接触する第１層を形成する工程と、前記第１層を形成する工程における前記母型に流す電流より大きい電流を流すことにより、前記第１層に連続して第２層を形成する工程と、を含む構成とすることができる。 In the above configuration, the step of forming the metal lid includes flowing a current larger than a current flowing through the mother die in the step of forming the first layer in contact with the mother die and the step of forming the first layer. And a step of forming a second layer in succession to the first layer.

上記構成において、前記金属リッドを熱処理する工程の後、前記金属リッドにレーザ印字する工程を含む構成とすることができる。 The said structure WHEREIN: After the process of heat-treating the said metal lid, it can be set as the structure which includes the process of carrying out the laser printing on the said metal lid.

本発明によれば、金属リッド表面の腐食を抑制することができる。 According to the present invention, corrosion of the surface of the metal lid can be suppressed.

図１（ａ）は、実施例１に係る電子部品の断面図、図１（ｂ）は、図１（ａ）のＡ−Ａ断面図である。FIG. 1A is a cross-sectional view of the electronic component according to the first embodiment, and FIG. 1B is a cross-sectional view taken along the line AA in FIG. 図２（ａ）は、実施例１における弾性波素子を示す平面図、図２（ｂ）は、実施例１における弾性波素子を示す断面図である。FIG. 2A is a plan view showing the acoustic wave element in the first embodiment, and FIG. 2B is a cross-sectional view showing the acoustic wave element in the first embodiment. 図３（ａ）から図３（ｄ）は、実施例１に係る電子部品の製造方法を示す断面図（その１）である。FIG. 3A to FIG. 3D are cross-sectional views (part 1) illustrating the method of manufacturing the electronic component according to the first embodiment. 図４（ａ）から図４（ｃ）は、実施例１に係る電子部品の製造方法を示す断面図（その２）である。4A to 4C are cross-sectional views (part 2) illustrating the method of manufacturing the electronic component according to the first embodiment. 図５（ａ）から図５（ｄ）は、実施例１に係る電子部品の製造方法を示す断面図（その３）である。FIG. 5A to FIG. 5D are cross-sectional views (part 3) illustrating the method of manufacturing the electronic component according to the first embodiment. 図６（ａ）から図６（ｃ）は、実施例１に係る電子部品の製造方法を示す断面図（その４）である。6A to 6C are cross-sectional views (part 4) illustrating the method of manufacturing the electronic component according to the first embodiment. 図７（ａ）は、実験１における熱処理温度に対する反り、図７（ｂ）および図７（ｃ）は、Ｆｅ濃度に対する反りを示す図である。FIG. 7A shows the warp with respect to the heat treatment temperature in Experiment 1, and FIGS. 7B and 7C show the warp with respect to the Fe concentration. 図８（ａ）から図８（ｃ）は、実験２におけるサンプルＡの熱処理前の時間に対する信号強度を示す図である。FIG. 8A to FIG. 8C are diagrams showing signal intensity with respect to time before heat treatment of sample A in Experiment 2. FIG. 図９（ａ）から図９（ｃ）は、実験２におけるサンプルＡの４００℃で熱処理した後の時間に対する信号強度を示す図である。9 (a) to 9 (c) are diagrams showing signal intensity with respect to time after heat treatment of Sample A in Experiment 2 at 400 ° C. FIG. 図１０（ａ）から図１０（ｃ）は、実験２におけるサンプルＡの６００℃で熱処理した後の時間に対する信号強度を示す図である。10 (a) to 10 (c) are diagrams showing signal intensity with respect to time after heat treatment of Sample A in Experiment 2 at 600 ° C. FIG. 図１１（ａ）から図１１（ｃ）は、実験２におけるサンプルＡの８００℃で熱処理した後の時間に対する信号強度を示す図である。11 (a) to 11 (c) are graphs showing signal intensity with respect to time after heat treatment of Sample A in Experiment 2 at 800 ° C. FIG. 図１２（ａ）から図１２（ｃ）は、実験２におけるサンプルＢの熱処理前の時間に対する信号強度を示す図である。12 (a) to 12 (c) are graphs showing signal strength with respect to time before heat treatment of sample B in Experiment 2. FIG. 図１３（ａ）から図１３（ｃ）は、実験２におけるサンプルＣの熱処理前の時間に対する信号強度を示す図である。FIG. 13A to FIG. 13C are diagrams showing signal intensity with respect to time before heat treatment of sample C in Experiment 2. FIG. 図１４（ａ）から図１４（ｃ）は、比較例１に係る電子部品の製造方法を示す断面図である。FIG. 14A to FIG. 14C are cross-sectional views illustrating a method for manufacturing an electronic component according to Comparative Example 1. 図１５（ａ）から図１５（ｃ）は、比較例２に係る電子部品の製造方法を示す断面図である。15A to 15C are cross-sectional views illustrating a method for manufacturing an electronic component according to Comparative Example 2. 図１６（ａ）および図１６（ｂ）は、実施例１に係る電子部品の製造方法を示す別の断面図である。FIG. 16A and FIG. 16B are other cross-sectional views illustrating the method for manufacturing the electronic component according to the first embodiment.

以下、図面を参照し本発明の実施例について説明する。 Embodiments of the present invention will be described below with reference to the drawings.

図１（ａ）は、実施例１に係る電子部品の断面図、図１（ｂ）は、図１（ａ）のＡ−Ａ断面図である。図１（ａ）および図１（ｂ）に示すように、電子部品１００において、基板２０上にデバイスチップ１１がフリップチップ実装されている。基板２０の上面に金属層２４および環状金属層２８が設けられ、下面に端子２６が設けられている。金属層２４は、配線およびパッドである、環状金属層２８は、平面視において基板２０の外縁に基板１０を囲むように設けられている。端子２６は、弾性波素子１２を外部と接続するためのフットパッドである。基板２０内に内部配線２２が設けられている。内部配線２２は金属層２４と端子２６とを電気的に接続する。基板２０は、絶縁基板であり、例えばＨＴＣＣ（High Temperature Co-fired Ceramic）またはＬＴＣＣ（Low Temperature Co-fired Ceramic）等のセラミックス基板または樹脂基板である。基板２０は、圧電基板であり、基板２０の上面に弾性波素子が設けられていてもよい。内部配線２２、金属層２４、環状金属層２８および端子２６は、例えば銅層、アルミニウム層、金層またはタングステン層等の金属層である。 FIG. 1A is a cross-sectional view of the electronic component according to the first embodiment, and FIG. 1B is a cross-sectional view taken along the line AA in FIG. As shown in FIGS. 1A and 1B, in the electronic component 100, the device chip 11 is flip-chip mounted on the substrate 20. A metal layer 24 and an annular metal layer 28 are provided on the upper surface of the substrate 20, and a terminal 26 is provided on the lower surface. The metal layer 24 is a wiring and a pad. The annular metal layer 28 is provided on the outer edge of the substrate 20 so as to surround the substrate 10 in a plan view. The terminal 26 is a foot pad for connecting the acoustic wave element 12 to the outside. Internal wiring 22 is provided in the substrate 20. The internal wiring 22 electrically connects the metal layer 24 and the terminal 26. The substrate 20 is an insulating substrate, for example, a ceramic substrate such as HTCC (High Temperature Co-fired Ceramic) or LTCC (Low Temperature Co-fired Ceramic) or a resin substrate. The substrate 20 is a piezoelectric substrate, and an elastic wave element may be provided on the upper surface of the substrate 20. The internal wiring 22, the metal layer 24, the annular metal layer 28, and the terminal 26 are metal layers such as a copper layer, an aluminum layer, a gold layer, or a tungsten layer, for example.

デバイスチップ１１は、基板１０、弾性波素子１２および金属層１４を有する。基板１０の下面に弾性波素子１２および金属層１４が設けられている。金属層１４は、配線およびパッドであり、例えば銅層、アルミニウム層、金層またはタングステン層である。金属層１４は弾性波素子１２に電気的に接続されている。弾性波素子１２は空隙１８を挟み基板２０の上面に対向している。基板１０は、バンプ１６を介し基板２０の上面にフリップチップ実装されている。バンプ１６は、金属層１４および２４と接合する。バンプ１６は、例えば半田バンプ、金バンプおよび銅バンプ等の金属バンプである。 The device chip 11 includes a substrate 10, an acoustic wave element 12, and a metal layer 14. An acoustic wave element 12 and a metal layer 14 are provided on the lower surface of the substrate 10. The metal layer 14 is a wiring and a pad, for example, a copper layer, an aluminum layer, a gold layer, or a tungsten layer. The metal layer 14 is electrically connected to the acoustic wave element 12. The acoustic wave element 12 faces the upper surface of the substrate 20 with the gap 18 interposed therebetween. The substrate 10 is flip-chip mounted on the upper surface of the substrate 20 via the bumps 16. The bump 16 is bonded to the metal layers 14 and 24. The bumps 16 are metal bumps such as solder bumps, gold bumps, and copper bumps.

基板１０を囲むように封止部３０が設けられている。封止部３０は環状金属層２８の上面に接合されている。基板１０および封止部３０の上面に金属リッド３２が設けられている。金属リッド３２および封止部３０を覆うように保護膜３６が設けられている。このように、封止部３０は、金属リッド３２と基板２０との間においてデバイスチップ１１を囲みデバイスチップ１１を封止する。封止部３０は、半田等の金属層または樹脂層である。金属リッド３２は、Ｆｅ（鉄）−Ｎｉ（ニッケル）合金である。金属リッド３２は、デバイスチップ１１側の第１面３２ａとデバイスチップ１１の反対側の第２面３２ｂを有する。第１面３２ａにおけるＦｅ濃度は第２面３２ｂにおけるＦｅ濃度より高い。保護膜３６はニッケル膜等の金属膜または絶縁膜である。 A sealing portion 30 is provided so as to surround the substrate 10. The sealing portion 30 is bonded to the upper surface of the annular metal layer 28. A metal lid 32 is provided on the upper surfaces of the substrate 10 and the sealing portion 30. A protective film 36 is provided so as to cover the metal lid 32 and the sealing portion 30. Thus, the sealing unit 30 surrounds the device chip 11 between the metal lid 32 and the substrate 20 and seals the device chip 11. The sealing part 30 is a metal layer such as solder or a resin layer. The metal lid 32 is an Fe (iron) -Ni (nickel) alloy. The metal lid 32 has a first surface 32 a on the device chip 11 side and a second surface 32 b on the opposite side of the device chip 11. The Fe concentration in the first surface 32a is higher than the Fe concentration in the second surface 32b. The protective film 36 is a metal film such as a nickel film or an insulating film.

図２（ａ）は、実施例１における弾性波素子を示す平面図、図２（ｂ）は、実施例１における弾性波素子を示す断面図である。図２（ａ）および図２（ｂ）は、それぞれ弾性波素子１２が弾性表面波共振器および圧電薄膜共振器の例である。図２（ａ）に示すように、基板１０上にＩＤＴ（Interdigital Transducer）８０と反射器８２が形成されている。ＩＤＴ８０は、互いに対向する１対の櫛型電極８０ａを有する。櫛型電極８０ａは、複数の電極指８０ｂと複数の電極指８０ｂを接続するバスバー８０ｃとを有する。反射器８２は、ＩＤＴ８０の両側に設けられている。ＩＤＴ８０が基板１０に弾性表面波を励振する。基板１０は、例えばタンタル酸リチウム基板またはニオブ酸リチウム基板等の圧電基板である。ＩＤＴ８０および反射器８２は例えばアルミニウム膜または銅膜により形成される。基板８０は、サファイア基板、アルミナ基板、スピネル基板、水晶基板またはシリコン基板等の支持基板に接合されていてもよい。ＩＤＴ８０および反射器８２を覆う保護膜または温度補償膜が設けられていてもよい。この場合、保護膜または温度補償膜を含め弾性波素子１２として機能する。 FIG. 2A is a plan view showing the acoustic wave element in the first embodiment, and FIG. 2B is a cross-sectional view showing the acoustic wave element in the first embodiment. 2A and 2B are examples in which the acoustic wave element 12 is a surface acoustic wave resonator and a piezoelectric thin film resonator, respectively. As shown in FIG. 2A, an IDT (Interdigital Transducer) 80 and a reflector 82 are formed on the substrate 10. The IDT 80 has a pair of comb electrodes 80a facing each other. The comb electrode 80a includes a plurality of electrode fingers 80b and a bus bar 80c connecting the plurality of electrode fingers 80b. The reflectors 82 are provided on both sides of the IDT 80. The IDT 80 excites surface acoustic waves on the substrate 10. The substrate 10 is a piezoelectric substrate such as a lithium tantalate substrate or a lithium niobate substrate. The IDT 80 and the reflector 82 are made of, for example, an aluminum film or a copper film. The substrate 80 may be bonded to a support substrate such as a sapphire substrate, an alumina substrate, a spinel substrate, a crystal substrate, or a silicon substrate. A protective film or a temperature compensation film that covers the IDT 80 and the reflector 82 may be provided. In this case, it functions as the acoustic wave element 12 including the protective film or the temperature compensation film.

図２（ｂ）に示すように、基板１０上に圧電膜８６が設けられている。圧電膜８６を挟むように下部電極８４および上部電極８８が設けられている。下部電極８４と基板１０との間に空隙８５が形成されている。下部電極８４および上部電極８８は圧電膜８６内に、厚み縦振動モードの弾性波を励振する。下部電極８４および上部電極８８は例えばルテニウム膜等の金属膜である。圧電膜８６は例えば窒化アルミニウム膜である。基板１０は例えばシリコン基板もしくは砒化ガリウム等の半導体基板、またはサファイア基板、アルミナ基板、スピネル基板またはガラス基板等の絶縁基板である。図２（ａ）および図２（ｂ）のように、弾性波素子１２は弾性波を励振する電極を含む。このため、弾性波の振動を制限しないように、弾性波素子１２は空隙１８に覆われている。 As shown in FIG. 2B, a piezoelectric film 86 is provided on the substrate 10. A lower electrode 84 and an upper electrode 88 are provided so as to sandwich the piezoelectric film 86. A gap 85 is formed between the lower electrode 84 and the substrate 10. The lower electrode 84 and the upper electrode 88 excite elastic waves in the thickness longitudinal vibration mode in the piezoelectric film 86. The lower electrode 84 and the upper electrode 88 are metal films such as a ruthenium film, for example. The piezoelectric film 86 is, for example, an aluminum nitride film. The substrate 10 is, for example, a silicon substrate or a semiconductor substrate such as gallium arsenide, or an insulating substrate such as a sapphire substrate, an alumina substrate, a spinel substrate, or a glass substrate. As shown in FIGS. 2A and 2B, the acoustic wave element 12 includes an electrode that excites an acoustic wave. For this reason, the elastic wave element 12 is covered with the space | gap 18 so that the vibration of an elastic wave may not be restrict | limited.

金属リッド３２の線熱膨張係数が大きいと基板２０との熱応力により、電子部品１００が反ってしまう。金属リッド３２に用いられるＦｅ−Ｎｉ合金は、Ｆｅ濃度が６４重量％において、線熱膨張係数が最も小さくなる。このため、金属リッド３２のＦｅ濃度を６４重量％近づけることにより、電子部品１００の反りを抑制できる。しかし、後述するように、金属リッド３２をめっき法を用い形成するときに、Ｆｅ濃度を高くしようとすると、金属リッド３２の初期の膜のＦｅ濃度が高くなってしまう。Ｆｅ濃度の高いＦｅ−Ｎｉ合金は腐食されやすい。例えばＦｅ−Ｎｉ合金が酸化して赤錆が形成される。これにより、金属リッド３２の上面が曇ってしまう。 If the linear thermal expansion coefficient of the metal lid 32 is large, the electronic component 100 warps due to thermal stress with the substrate 20. The Fe—Ni alloy used for the metal lid 32 has the smallest linear thermal expansion coefficient when the Fe concentration is 64 wt%. For this reason, the curvature of the electronic component 100 can be suppressed by bringing the Fe concentration of the metal lid 32 closer to 64% by weight. However, as will be described later, when an attempt is made to increase the Fe concentration when the metal lid 32 is formed using a plating method, the Fe concentration of the initial film of the metal lid 32 is increased. An Fe—Ni alloy having a high Fe concentration is easily corroded. For example, the Fe-Ni alloy is oxidized to form red rust. Thereby, the upper surface of the metal lid 32 becomes cloudy.

金属リッド３２の上面と大気との間には保護膜３６が設けられている。保護膜３６は、主に封止部３０の変形を抑制するためのものであり、酸素または水分のバリアの機能は大きくない。このため、金属リッド３２の上面のＦｅ濃度が高いと、金属リッド３２の上面が腐食されてしまう。腐食が進むと、金属リッド３２にピンホールが形成され、空隙１８の気密性が損なわれるおそれがある。 A protective film 36 is provided between the upper surface of the metal lid 32 and the atmosphere. The protective film 36 is mainly for suppressing deformation of the sealing portion 30 and does not have a large function of an oxygen or moisture barrier. For this reason, if the Fe concentration on the upper surface of the metal lid 32 is high, the upper surface of the metal lid 32 is corroded. When corrosion progresses, pinholes are formed in the metal lid 32, and the airtightness of the air gap 18 may be impaired.

実施例１によれば、金属リッド３２は、ＦｅおよびＮｉを含む合金からなり、第１面３２ａの鉄濃度が第２面３２ｂの鉄濃度より高い。これにより、金属リッド３２の平均のＦｅ濃度を高くし線熱膨張係数を小さくしても、金属リッド３２の上面（第２面３２ｂ）のＦｅ濃度は低いため、金属リッド３２の腐食を抑制できる。金属リッド３２には、ＦｅおよびＮｉ以外に意図的に添加していない元素が含まれていてもよい。 According to the first embodiment, the metal lid 32 is made of an alloy containing Fe and Ni, and the iron concentration of the first surface 32a is higher than the iron concentration of the second surface 32b. Thereby, even if the average Fe concentration of the metal lid 32 is increased and the linear thermal expansion coefficient is decreased, the corrosion of the metal lid 32 can be suppressed because the Fe concentration on the upper surface (second surface 32b) of the metal lid 32 is low. . The metal lid 32 may contain an element not intentionally added other than Fe and Ni.

金属リッド３２の線熱膨張係数を小さくするため、金属リッド３２の平均のＦｅ濃度は５５重量％以上が好ましく、５６重量％以上がより好ましく、５７重量％以上がさらに好ましい。低背化のため、金属リッド３２の膜厚は１μｍから１５μｍであることが好ましい。 In order to reduce the linear thermal expansion coefficient of the metal lid 32, the average Fe concentration of the metal lid 32 is preferably 55% by weight or more, more preferably 56% by weight or more, and further preferably 57% by weight or more. In order to reduce the height, the thickness of the metal lid 32 is preferably 1 μm to 15 μm.

［実施例１の製造方法］
封止部３０が半田の場合を例に実施例１の製造方法を説明する。図３（ａ）から図６（ｃ）は、実施例１に係る電子部品の製造方法を示す断面図である。図３（ａ）に示すように、洗浄層４２内の例えば塩酸水溶液、硫酸水溶液、硝酸水溶液等からなる洗浄液４０に、例えばステンレス鋼（ＳＵＳ）等の平坦な金属板からなる母型４４を浸漬し、母型４４を洗浄する。母型４４の洗浄は、例えば母型４４の中心を軸に回転させて行う。これにより、母型４４に付着していた脂分等を取り除く。母型４４は、例えば円板形状であり、直径は２０ｃｍから６０ｃｍ程度であり、厚さは１ｍｍ程度である。 [Production Method of Example 1]
The manufacturing method according to the first embodiment will be described with reference to the case where the sealing portion 30 is solder. FIG. 3A to FIG. 6C are cross-sectional views illustrating the method for manufacturing the electronic component according to the first embodiment. As shown in FIG. 3A, a matrix 44 made of a flat metal plate such as stainless steel (SUS) is immersed in a cleaning solution 40 made of, for example, an aqueous hydrochloric acid solution, an aqueous sulfuric acid solution, or an aqueous nitric acid solution in the cleaning layer 42. Then, the mother die 44 is cleaned. The mother die 44 is cleaned by rotating the center of the mother die 44 around the axis, for example. As a result, the fat or the like adhering to the matrix 44 is removed. The mother die 44 has, for example, a disk shape, a diameter of about 20 cm to 60 cm, and a thickness of about 1 mm.

図３（ｂ）に示すように、母型４４の洗浄が終了した後、母型４４をめっき槽４６内に移す。めっき槽４６内は、金属リッド３２の形成に使用するめっき液４８で満たされている。めっき液４８は、例えば硫酸ニッケルと塩化ニッケルと硫酸第一鉄とを含む混合液である。例えばＮｉ、Ｆｅ、またはＮｉ−Ｆｅからなる陽極５０と陰極としての母型４４との間に電圧を印加して、母型４４の平坦主面に、例えばＮｉ−Ｆｅ合金めっきからなる金属リッド３２を形成する。金属リッド３２の母型４４側の面が第１面３２ａであり、母型４４と反対側の面が第２面３２ｂである。 As shown in FIG. 3 (b), after the cleaning of the mother die 44 is completed, the mother die 44 is moved into the plating tank 46. The inside of the plating tank 46 is filled with a plating solution 48 used for forming the metal lid 32. The plating solution 48 is a mixed solution containing, for example, nickel sulfate, nickel chloride, and ferrous sulfate. For example, a voltage is applied between the anode 50 made of Ni, Fe, or Ni—Fe and the mother die 44 as a cathode, and the metal lid 32 made of, for example, Ni—Fe alloy plating is applied to the flat main surface of the mother die 44. Form. The surface of the metal lid 32 on the side of the mother die 44 is the first surface 32a, and the surface opposite to the mother die 44 is the second surface 32b.

図３（ｃ）に示すように、金属リッド３２を母型４４から剥離する。母型４４がステンレス板の場合、Ｎｉ−Ｆｅ合金めっきとの密着性がよくないため、金属リッド３２を母型４４から容易に剥がすことができる。このように、母型４４には、金属リッド３２に対して密着性のよくない金属材料を用いることが好ましい。金属リッド３２を不活性ガス雰囲気において熱処理する。熱処理温度は、例えば４００℃から１０００℃である。不活性ガスとしては、窒素ガスおよび／または希ガスである。 As shown in FIG. 3C, the metal lid 32 is peeled off from the mother die 44. When the mother die 44 is a stainless steel plate, the metal lid 32 can be easily peeled off from the mother die 44 because the adhesion with the Ni—Fe alloy plating is not good. Thus, it is preferable to use a metal material that does not have good adhesion to the metal lid 32 for the matrix 44. The metal lid 32 is heat-treated in an inert gas atmosphere. The heat treatment temperature is 400 ° C. to 1000 ° C., for example. The inert gas is nitrogen gas and / or noble gas.

図３（ｄ）に示すように、金属リッド３２と母型４４とを重ね合わせる。このとき、第２面３２ｂを母型４４に接触させる。重ね合わせた金属リッド３２と母型４４とを陰極冶具（不図示）に固定する。 As shown in FIG. 3D, the metal lid 32 and the matrix 44 are overlapped. At this time, the second surface 32 b is brought into contact with the mother die 44. The overlapped metal lid 32 and mother die 44 are fixed to a cathode jig (not shown).

図４（ａ）に示すように、金属リッド３２を貼り付けた母型４４をめっき槽５２内に移す。第２のめっき槽５２内は、半田板３１の形成に使用するめっき液５４で満たされている。半田板３１がＳｎＡｇ半田からなる場合、めっき液５４は、例えばＳｎＡｇめっき液である。例えばＳｎからなる陽極５６と陰極冶具との間に電圧を印加して、金属リッド３２の第１面３２ａに、例えばＳｎＡｇ半田からなる半田板３１を形成する。 As shown in FIG. 4A, the matrix 44 with the metal lid 32 attached is moved into the plating tank 52. The inside of the second plating tank 52 is filled with a plating solution 54 used for forming the solder plate 31. When the solder plate 31 is made of SnAg solder, the plating solution 54 is, for example, a SnAg plating solution. For example, a voltage is applied between the anode 56 made of Sn and the cathode jig to form the solder plate 31 made of, for example, SnAg solder on the first surface 32 a of the metal lid 32.

図４（ｂ）に示すように、半田板３１の形成が終了した後、母型４４を洗浄槽６０内に移す。洗浄槽６０内は、純水６２で満たされている。母型４４とその主面に形成された金属リッド３２および半田板３１とを、純水６２で洗浄し、その後、乾燥させる。 As shown in FIG. 4B, after the formation of the solder plate 31 is completed, the mother die 44 is moved into the cleaning tank 60. The cleaning tank 60 is filled with pure water 62. The mother die 44 and the metal lid 32 and the solder plate 31 formed on the main surface thereof are washed with pure water 62 and then dried.

図４（ｃ）に示すように、金属リッド３２の第１面３２ａに半田板３１が形成されている積層体５８を、例えば型で抜いてまたはダイシングによる切断によって、所望の大きさにする。 As shown in FIG. 4C, the laminated body 58 in which the solder plate 31 is formed on the first surface 32a of the metal lid 32 is formed into a desired size by, for example, removing by a die or cutting by dicing.

図５（ａ）に示すように、単一の基板２０の上面にバンプ１６を用い複数のデバイスチップ１１をフリップチップ実装する。基板２０の上面と弾性波素子１２との間には空隙１８が形成される。図５（ｂ）に示すように、複数のデバイスチップ１１上に、図３（ａ）から図４（ｃ）において形成した積層体５８を、半田板３１がデバイスチップ１１側となるように配置する。 As shown in FIG. 5A, a plurality of device chips 11 are flip-chip mounted using bumps 16 on the upper surface of a single substrate 20. A gap 18 is formed between the upper surface of the substrate 20 and the acoustic wave element 12. As shown in FIG. 5B, the stacked body 58 formed in FIGS. 3A to 4C is arranged on the plurality of device chips 11 so that the solder plate 31 is on the device chip 11 side. To do.

図５（ｃ）に示すように、積層体５８を加熱して半田板３１が溶融した状態とし、この状態で金属リッド３２をデバイスチップ１１側に押圧する。これにより、複数のデバイスチップ１１間の間隙に半田板３１が溶融し充填される。半田板３１は、基板２０上に形成された環状金属層２８上を濡れ広がった後に固化し、環状金属層２８の上面と接合する。半田板３１よりデバイスチップ１１を囲む封止部３０が形成される。封止部３０の上面および複数のデバイスチップ１１の上面に金属リッド３２が配置される。金属リッド３２は、デバイスチップ１１の上面に接してもよいが、金属リッド３２とデバイスチップ１１との間に封止部３０が残存していてもよい。これにより、複数のデバイスチップ１１は、封止部３０と金属リッド３２により、弾性波素子１２が空隙１８に露出した状態で封止される。 As shown in FIG. 5C, the laminate 58 is heated to bring the solder plate 31 into a molten state, and the metal lid 32 is pressed toward the device chip 11 in this state. Thereby, the solder plate 31 is melted and filled in the gaps between the plurality of device chips 11. The solder plate 31 is solidified after wetting and spreading on the annular metal layer 28 formed on the substrate 20, and is joined to the upper surface of the annular metal layer 28. A sealing portion 30 surrounding the device chip 11 is formed from the solder plate 31. A metal lid 32 is disposed on the upper surface of the sealing unit 30 and the upper surfaces of the plurality of device chips 11. The metal lid 32 may be in contact with the upper surface of the device chip 11, but the sealing portion 30 may remain between the metal lid 32 and the device chip 11. As a result, the plurality of device chips 11 are sealed by the sealing portion 30 and the metal lid 32 in a state where the acoustic wave element 12 is exposed to the gap 18.

図５（ｄ）に示すように、金属リッド３２の上面にレーザ光３９を照射し、金属リッド３２の上面に識別記号を印字する。識別記号は、電子部品を識別するための番号および／または記号である。 As shown in FIG. 5D, the upper surface of the metal lid 32 is irradiated with laser light 39, and an identification symbol is printed on the upper surface of the metal lid 32. The identification symbol is a number and / or symbol for identifying the electronic component.

図６（ａ）に示すように、基板２０の下面に設けられた端子２６を保護するために、基板２０の下面にフォトレジストからなる保護膜６４を形成する。保護膜６４の下面に、後述するダイシングのためのダイシングテープ６６を貼り付ける。 As shown in FIG. 6A, a protective film 64 made of a photoresist is formed on the lower surface of the substrate 20 in order to protect the terminals 26 provided on the lower surface of the substrate 20. A dicing tape 66 for dicing described later is attached to the lower surface of the protective film 64.

図６（ｂ）に示すように、複数のデバイスチップ１１間において、金属リッド３２、封止部３０、基板２０および保護膜６４を、ダイシングブレード６８を用い切断する。これにより、複数の電子部品７０に個片化される。複数のデバイスチップ１１を確実に個片化するために、ダイシングテープ６６の一部まで切断することが好ましい。 As shown in FIG. 6B, the metal lid 32, the sealing portion 30, the substrate 20, and the protective film 64 are cut between the plurality of device chips 11 using a dicing blade 68. Thereby, it is separated into a plurality of electronic components 70. In order to surely divide the plurality of device chips 11, it is preferable to cut up to a part of the dicing tape 66.

図６（ｃ）に示すように、ダイシングテープ６６を剥離した後、複数の電子部品７０それぞれをバレル（不図示）に入れた後、バレルをめっき槽７２に投入してバレルめっきを施す。これにより、封止部３０および金属リッド３２を覆う保護膜３６が形成される。その後、保護膜６４を除去することで、実施例１の電子部品１００を形成することができる。 As shown in FIG. 6C, after the dicing tape 66 is peeled off, each of the plurality of electronic components 70 is put into a barrel (not shown), and then the barrel is put into a plating tank 72 to perform barrel plating. Thereby, the protective film 36 covering the sealing portion 30 and the metal lid 32 is formed. Then, the electronic component 100 of Example 1 can be formed by removing the protective film 64.

［実験１］
図３（ｂ）のめっき条件および図３（ｃ）の熱処理条件を変えた実験を行った。実験は、図５（ｃ）までの工程を行い、基板２０の反りを測定した。 [Experiment 1]
Experiments were performed by changing the plating conditions in FIG. 3B and the heat treatment conditions in FIG. In the experiment, the process up to FIG. 5C was performed, and the warpage of the substrate 20 was measured.

図３（ｂ）の母型４４はステンレス鋼である。めっき液４８の組成は、硫酸ニッケルが２８９ｇ／Ｌ、塩酸ニッケルが４０ｇ／Ｌ、ホウ酸が３０ｇ／Ｌ、サッカリンナトリウムが１．９ｇ／Ｌ、マロン酸が５．２ｇ／Ｌ、および硫酸鉄（ＩＩ）が７５ｇ／Ｌである。サッカリンナトリウムは添加剤であり、マロン酸は鉄（ＩＩＩ）の沈殿防止剤である。 The matrix 44 in FIG. 3 (b) is stainless steel. The composition of the plating solution 48 is 289 g / L for nickel sulfate, 40 g / L for nickel hydrochloride, 30 g / L for boric acid, 1.9 g / L for sodium saccharin, 5.2 g / L for malonic acid, and iron sulfate (II ) Is 75 g / L. Saccharin sodium is an additive, and malonic acid is an iron (III) precipitation inhibitor.

めっきの電流密度が大きいと、Ｎｉ−Ｆｅ合金のＦｅ濃度が高くなる。しかし、析出初期にはイオン化傾向に反しＦｅの析出量が増える。このため、めっきが不安定となる。これにより、ノジュールと呼ばれる突起が形成される。また、Ｎｉの結晶構造は面心立方格子であり、Ｆｅの結晶構造は体心立方格子であり、これらが混在すると歪が生じ圧縮応力となる。これにより膜剥がれが生じる。 When the current density of plating is large, the Fe concentration of the Ni—Fe alloy increases. However, in the initial stage of precipitation, the amount of Fe deposited increases against the ionization tendency. For this reason, plating becomes unstable. Thereby, projections called nodules are formed. Moreover, the crystal structure of Ni is a face-centered cubic lattice, and the crystal structure of Fe is a body-centered cubic lattice. When these are mixed, distortion occurs and compressive stress is generated. This causes film peeling.

初期の電流密度を小さくすることで、Ｆｅの析出量を抑えノジュールの発生を抑制できる。また、Ｎｉが増え面心立方格子が優勢となるため歪が小さくなり圧縮応力が小さくなると考えられる。そこで、Ｆｅ−Ｎｉ合金めっき工程における、初期の電流密度を小さくし、１μｍ析出後電流密度を約２倍とした。例えば金属リッド３２の平均Ｆｅ濃度が５８重量％の初期の電流密度は１．７５Ａ／ｄｍ^２であり、１μｍ析出後の電流密度は３．５Ａ／ｄｍ^２である。ｄｍ２は平方デシｍであり、１ｄｍ^２＝０．１×０．１ｍ^２である。金属リッド３２のＦｅ濃度が異なるサンプルは電流密度を変えることにより作製した。金属リッド３２の平均Ｆｅ濃度はＳＥＭ（Scanning Electron Microscope）−ＥＤＳ（Energy Dispersive X-ray Spectrometry）により測定した。金属リッド３２の膜厚を約１５μｍとした。 By reducing the initial current density, the amount of Fe deposited can be suppressed and the generation of nodules can be suppressed. Further, since Ni increases and the face-centered cubic lattice becomes dominant, it is considered that the strain is reduced and the compressive stress is reduced. Therefore, the initial current density in the Fe—Ni alloy plating step was reduced, and the current density after deposition of 1 μm was approximately doubled. For example an initial current density average Fe concentration of 58 wt% of the metal lid 32 is 1.75A / dm ^2, current density after 1μm precipitation is 3.5A / dm ^2. dm2 is square decm, and 1 dm ² = 0.1 × 0.1 m ² . Samples with different Fe concentrations in the metal lid 32 were produced by changing the current density. The average Fe concentration of the metal lid 32 was measured by SEM (Scanning Electron Microscope) -EDS (Energy Dispersive X-ray Spectrometry). The film thickness of the metal lid 32 was about 15 μm.

図３（ｃ）の熱処理は、窒素雰囲気で行った。熱処理時間は６０分である。めっきした金属リッド３２をＸＲＤで分析したところほとんど非晶質である。熱処理（アニール）により、面心立法格子が優勢となり金属リッド３２が収縮すると考えられる。その結果、線熱膨張係数が小さくなる。図４（ａ）において、半田板３１をＳｎＡｇ半田とした。 The heat treatment in FIG. 3C was performed in a nitrogen atmosphere. The heat treatment time is 60 minutes. When the plated metal lid 32 is analyzed by XRD, it is almost amorphous. It is considered that the face-centered cubic lattice becomes dominant by the heat treatment (annealing) and the metal lid 32 contracts. As a result, the linear thermal expansion coefficient becomes small. In FIG. 4A, the solder plate 31 is SnAg solder.

図５（ａ）の基板２０は、線熱膨張係数が７．１ｐｐｍ／℃（室温から４００℃の線熱膨張係数）、大きさが５０ｍｍ×５０ｍｍ、および厚さが０．１２５ｍｍから０．２２ｍｍのＨＴＣＣ基板とした。基板１０は、４２°回転ＹカットＸ伝搬タンタル酸リチウム基板とした。図５（ｃ）において、半田板３１を溶融させる温度を２６０℃から２８０℃とした。 5A has a linear thermal expansion coefficient of 7.1 ppm / ° C. (linear thermal expansion coefficient from room temperature to 400 ° C.), a size of 50 mm × 50 mm, and a thickness of 0.125 mm to 0.22 mm. HTCC substrate. The substrate 10 was a 42 ° rotated Y-cut X-propagating lithium tantalate substrate. In FIG. 5C, the temperature at which the solder plate 31 is melted is set to 260 ° C. to 280 ° C.

図５（ｃ）において、金属リッド３２の上面が凹む反りを正、金属リッド３２の上面が膨らむ反りを負とし、５０ｍｍ×５０ｍｍの金属リッド３２および基板２０の反りを測定した。金属リッド３２の線熱膨張係数が大きければ反りは正となり、小さければ０または負となる。 In FIG. 5C, the warp of the metal lid 32 was measured positive, while the warp of the upper surface of the metal lid 32 was negative and the warp of the 50 mm × 50 mm metal lid 32 and the substrate 20 was measured. If the linear thermal expansion coefficient of the metal lid 32 is large, the warpage is positive, and if it is small, it is 0 or negative.

図７（ａ）は、実験１における熱処理温度に対する反り、図７（ｂ）および図７（ｃ）は、Ｆｅ濃度に対する反りを示す図である。図７（ａ）は金属リッド３２の平均Ｆｅ濃度が５８重量％である。図７（ｂ）および図７（ｃ）は、図３（ｃ）の熱処理温度がそれぞれ５００℃および６００℃である。黒丸および黒四角のドットは、基板２０の２つの辺方向（Ｘ方向およびＹ方向）における反りに対応する。 FIG. 7A shows the warp with respect to the heat treatment temperature in Experiment 1, and FIGS. 7B and 7C show the warp with respect to the Fe concentration. In FIG. 7A, the average Fe concentration of the metal lid 32 is 58% by weight. 7B and 7C, the heat treatment temperatures in FIG. 3C are 500 ° C. and 600 ° C., respectively. Black dots and black square dots correspond to warpage in the two side directions (X direction and Y direction) of the substrate 20.

図７（ａ）に示すように、図３（ｃ）の熱処理温度が高くなると反りが小さくなる。熱処理温度が４００℃では反りが正であるが、熱処理温度が５００℃以上で反りが負となる。熱処理温度が８００℃でも反りが負である。これにより、熱処理温度が５００℃以上で金属リッド３２の線熱膨張係数が小さくなっていると考えられる。 As shown in FIG. 7A, the warpage decreases as the heat treatment temperature in FIG. 3C increases. Warpage is positive when the heat treatment temperature is 400 ° C., but warpage is negative when the heat treatment temperature is 500 ° C. or higher. Even when the heat treatment temperature is 800 ° C., the warping is negative. Thereby, it is considered that the linear thermal expansion coefficient of the metal lid 32 is small when the heat treatment temperature is 500 ° C. or higher.

図７（ｂ）および図７（ｃ）に示すように、平均Ｆｅ濃度が大きくなると、反りが小さくなる。平均Ｆｅ濃度が５６重量％では反りは正であるが、平均Ｆｅ濃度が５７重量％以上で反りが負となる。これにより、平均Ｆｅ濃度が５７重量％以上で金属リッド３２の線熱膨張係数が小さくなっていると考えられる。 As shown in FIGS. 7B and 7C, the warpage decreases as the average Fe concentration increases. The warpage is positive when the average Fe concentration is 56% by weight, but the warp is negative when the average Fe concentration is 57% by weight or more. Thereby, it is considered that the linear thermal expansion coefficient of the metal lid 32 is small when the average Fe concentration is 57% by weight or more.

実験１によれば、Ｆｅ濃度が高くなると金属リッド３２の線熱膨張係数が小さくなり、金属リッド３２をめっき法により形成した後に熱処理すると金属リッド３２の線熱膨張係数が小さくなる。平均Ｆｅ濃度は、５７重量％以上が好ましく、５８重量％以下がより好ましい。金属リッド３２の腐食を抑制するため、平均Ｆｅ濃度は６４重量％以下が好ましく、６２重量％以下がより好ましく、６０重量％以下がさらに好ましい。熱処理温度は、５００℃以上かつ８００℃以下が好ましい。 According to Experiment 1, when the Fe concentration increases, the linear thermal expansion coefficient of the metal lid 32 decreases, and when the metal lid 32 is formed by plating and then heat-treated, the linear thermal expansion coefficient of the metal lid 32 decreases. The average Fe concentration is preferably 57% by weight or more, and more preferably 58% by weight or less. In order to suppress corrosion of the metal lid 32, the average Fe concentration is preferably 64% by weight or less, more preferably 62% by weight or less, and further preferably 60% by weight or less. The heat treatment temperature is preferably 500 ° C. or higher and 800 ° C. or lower.

［実験２］
金属リッド３２の組成を、ＧＤ−ＯＥＳ（Glow Discharge Optical Ｅmission Spectrometry)法を用い測定した。金属リッド３２のサンプルは以下の３つである。サンプルＡでは、初期電流密度が１．７５Ａ／ｄｍ^２であり、１μｍ析出後の電流密度が３．５Ａ／ｄｍ^２である。平均のＦｅ濃度は約５８重量％である。サンプルＢでは、電流密度は一定で４Ａ／ｄｍ^２であり、平均のＦｅ濃度は５５重量％である。サンプルＣでは、電流密度は一定で２Ａ／ｄｍ^２であり、平均のＦｅ濃度は５５重量％である。金属リッド３２の厚さはいずれも約１５μｍである。 [Experiment 2]
The composition of the metal lid 32 was measured using a GD-OES (Glow Discharge Optical Emission Spectrometry) method. There are the following three samples of the metal lid 32. Sample A, the initial current density was 1.75A / dm ^2, current density after 1μm precipitation is 3.5A / dm ^2. The average Fe concentration is about 58% by weight. Sample B has a constant current density of 4 A / dm ² and an average Fe concentration of 55% by weight. Sample C has a constant current density of 2 A / dm ² and an average Fe concentration of 55% by weight. The thickness of each metal lid 32 is about 15 μm.

図８（ａ）から図８（ｃ）は、実験２におけるサンプルＡの熱処理前の時間に対する信号強度を示す図である。時間はＧＤ−ＯＥＳ分析における金属リッド３２の処理時間に相当する。ＧＤ−ＯＥＳ分析では、金属リッド３２にプラズマを照射し金属リッド３２の成分をイオン化する。時間が０は金属リッド３２の第１面３２ａに相当し、時間とともに金属リッド３２の第１面３２ａの深さに相当する。信号強度は、ＦｅとＮｉのイオンの量を示す信号の強度である。信号強度が大きいとＦｅまたはＮｉが多いことを示している。Ｆｅ＋Ｎｉに対するＦｅがＦｅ濃度に相当する。Ｆｅ濃度の絶対値は不確かである。 FIG. 8A to FIG. 8C are diagrams showing signal intensity with respect to time before heat treatment of sample A in Experiment 2. FIG. The time corresponds to the processing time of the metal lid 32 in the GD-OES analysis. In the GD-OES analysis, the metal lid 32 is irradiated with plasma to ionize the components of the metal lid 32. Time 0 corresponds to the first surface 32a of the metal lid 32, and corresponds to the depth of the first surface 32a of the metal lid 32 with time. The signal intensity is the intensity of a signal indicating the amount of Fe and Ni ions. A large signal intensity indicates a large amount of Fe or Ni. Fe with respect to Fe + Ni corresponds to the Fe concentration. The absolute value of Fe concentration is uncertain.

図８（ａ）は、金属リッド３２全体の信号強度を示している。時間が１４００秒で信号強度が急激に小さくなる。これは、金属リッド３が全てエッチングされたことを示している。図８（ｂ）は、時間が２０秒までの信号強度を示し、金属リッド３２の第１面３２ａ側の信号強度を示している。図８（ｃ）は、時間が１秒までの信号強度を示し、金属リッド３２の第１面３２ａの極近傍の信号強度を示している。 FIG. 8A shows the signal strength of the entire metal lid 32. At 1400 seconds, the signal strength decreases rapidly. This indicates that all of the metal lid 3 has been etched. FIG. 8B shows the signal intensity up to 20 seconds, and shows the signal intensity on the first surface 32 a side of the metal lid 32. FIG. 8C shows the signal strength up to 1 second, and shows the signal strength in the vicinity of the first surface 32 a of the metal lid 32.

図８（ａ）に示すように、時間が１００秒以上の領域９２では、ＦｅとＮｉの信号強度はほぼ一定である。時間が１００秒以下の領域９０ではＮｉの信号強度が大きくＦｅの信号強度が小さい。図８（ｂ）に示すように、時間が０から１２秒の間の領域９４では、Ｎｉの信号強度が小さくなっている。図８（ｃ）に示すように、時間が０から０．６秒の間の領域９６では、Ｆｅの信号強度がＮｉの信号強度より大きい。 As shown in FIG. 8A, in the region 92 where the time is 100 seconds or more, the signal intensities of Fe and Ni are almost constant. In the region 90 where the time is 100 seconds or less, the Ni signal strength is large and the Fe signal strength is small. As shown in FIG. 8B, in the region 94 where the time is between 0 and 12 seconds, the Ni signal intensity is low. As shown in FIG. 8C, in the region 96 where the time is between 0 and 0.6 seconds, the Fe signal strength is higher than the Ni signal strength.

領域９０では、めっきの初期電流密度が小さいため、Ｆｅに比べＮｉが析出し、Ｎｉの信号強度が大きくなったものと考えられる。領域９２では領域９０より電流密度が大きく、Ｎｉの析出が減りＮｉの信号強度が小さくなったものと考えられる。領域９４のように、初期の電流密度が小さくても金属リッド３２の第１面３２ａ近くではＮｉ低くＦｅ濃度が高くなる。領域９６のように、第１面３２ａの極近傍では、Ｆｅ濃度は非常に高くなっている。 In the region 90, since the initial current density of the plating is small, it is considered that Ni is precipitated as compared with Fe, and the signal intensity of Ni is increased. It is considered that the current density is larger in the region 92 than in the region 90, the Ni precipitation is reduced, and the Ni signal intensity is reduced. As in the region 94, even if the initial current density is small, the Ni concentration is low and the Fe concentration is high near the first surface 32a of the metal lid 32. Like the region 96, the Fe concentration is very high near the first surface 32a.

図９（ａ）から図９（ｃ）は、実験２におけるサンプルＡの４００℃で熱処理した後の時間に対する信号強度を示す図である。図９（ａ）から図９（ｃ）に示すように、４００℃熱処理後において、領域９０ではＮｉ信号の高さは熱処理前より小さい。領域９４の範囲が熱処理前より大きい。領域９０の範囲は熱処理前より大きい。 9 (a) to 9 (c) are diagrams showing signal intensity with respect to time after heat treatment of Sample A in Experiment 2 at 400 ° C. FIG. As shown in FIGS. 9A to 9C, after the heat treatment at 400 ° C., the Ni signal height in the region 90 is smaller than that before the heat treatment. The area 94 is larger than that before the heat treatment. The area 90 is larger than before heat treatment.

図１０（ａ）から図１０（ｃ）は、実験２におけるサンプルＡの６００℃で熱処理した後の時間に対する信号強度を示す図である。図１０（ａ）から図１０（ｃ）に示すように、６００℃熱処理後において、領域９０ではＮｉ信号の高さは熱処理前と同程度である。領域９４の範囲が熱処理前と同程度である。領域９０の範囲は熱処理前より大きい。 10 (a) to 10 (c) are diagrams showing signal intensity with respect to time after heat treatment of Sample A in Experiment 2 at 600 ° C. FIG. As shown in FIGS. 10A to 10C, after the heat treatment at 600 ° C., the Ni signal height in the region 90 is almost the same as that before the heat treatment. The range of the region 94 is the same as that before the heat treatment. The area 90 is larger than before heat treatment.

図１１（ａ）から図１１（ｃ）は、実験２におけるサンプルＡの８００℃で熱処理した後の時間に対する信号強度を示す図である。図１１（ａ）から図１１（ｃ）に示すように、８００℃熱処理後において、領域９０ではＮｉ信号の高さは熱処理前よりかなり小さい。領域９４の範囲はほとんどない。領域９０の範囲は熱処理前より大きい。 11 (a) to 11 (c) are graphs showing signal intensity with respect to time after heat treatment of Sample A in Experiment 2 at 800 ° C. FIG. As shown in FIGS. 11 (a) to 11 (c), after the heat treatment at 800 ° C., the Ni signal height in the region 90 is considerably smaller than that before the heat treatment. The area 94 has little range. The area 90 is larger than before heat treatment.

このように、４００℃から８００℃の熱処理により、領域９０のＮｉ信号強度の高さ、および領域９４の範囲は変わるものの傾向はほぼ同じである。Ｆｅ信号強度がＮｉ信号強度より大きくなる領域９６は熱処理しても同程度かやや大きい。 Thus, although the Ni signal intensity height of the region 90 and the range of the region 94 are changed by the heat treatment from 400 ° C. to 800 ° C., the tendency is almost the same. The region 96 in which the Fe signal intensity is greater than the Ni signal intensity is the same or slightly larger even after heat treatment.

以上のように、領域９６において金属リッド３２の第１面３２ａにおけるＦｅ濃度が高くなっている。 As described above, in the region 96, the Fe concentration in the first surface 32a of the metal lid 32 is high.

図１２（ａ）から図１２（ｃ）は、実験２におけるサンプルＢの熱処理前の時間に対する信号強度を示す図である。図１３（ａ）から図１３（ｃ）は、実験２におけるサンプルＣの熱処理前の時間に対する信号強度を示す図である。図１２（ａ）から図１３（ｃ）に示すように、サンプルＢおよびＣでは電流密度が一定なため、領域９０は観察されない。領域９４および９６は観察される。 12 (a) to 12 (c) are graphs showing signal strength with respect to time before heat treatment of sample B in Experiment 2. FIG. FIG. 13A to FIG. 13C are diagrams showing signal intensity with respect to time before heat treatment of sample C in Experiment 2. FIG. As shown in FIGS. 12 (a) to 13 (c), since the current density is constant in samples B and C, the region 90 is not observed. Regions 94 and 96 are observed.

以上のように、電流密度が一定の場合においても、領域９６のように金属リッド３２の第１面３２ａにおけるＦｅ濃度が高くなっている。 As described above, even when the current density is constant, the Fe concentration in the first surface 32 a of the metal lid 32 is high as in the region 96.

実験２によれば、Ｆｅ濃度、電流密度および熱処理温度によらず、領域９６のように金属リッド３２の第１面３２ａのＦｅ濃度が高くなる。 According to Experiment 2, the Fe concentration of the first surface 32a of the metal lid 32 increases as in the region 96 regardless of the Fe concentration, current density, and heat treatment temperature.

実施例１によれば、図３（ｂ）のように、母型４４に母型４４側の面が第１面３２ａとなり第１面３２ａの反対の面が第２面３２ｂとなるように、電解めっき法を用い鉄およびニッケルを含む合金からなる金属リッド３２を形成する。図５（ａ）のように、基板２０上にデバイスチップ１１をフリップチップ実装する。図５（ｂ）のように、デバイスチップ１１上にデバイスチップ１１側が第１面３２ａとなるように金属リッド３２を配置する。図５（ｃ）のように、金属リッド３２と基板２０との間にデバイスチップ１１を囲みデバイスチップ１１を封止する封止部３０を形成する。 According to the first embodiment, as shown in FIG. 3B, the surface of the mother die 44 on the mother die 44 side becomes the first surface 32a and the surface opposite to the first surface 32a becomes the second surface 32b. A metal lid 32 made of an alloy containing iron and nickel is formed using an electrolytic plating method. The device chip 11 is flip-chip mounted on the substrate 20 as shown in FIG. As shown in FIG. 5B, the metal lid 32 is arranged on the device chip 11 so that the device chip 11 side becomes the first surface 32a. As illustrated in FIG. 5C, a sealing portion 30 is formed between the metal lid 32 and the substrate 20 so as to surround the device chip 11 and seal the device chip 11.

これにより、第２面３２ｂよりＦｅ濃度が高い第１面３２ａがデバイスチップ１１側となる。これにより、実験１のように、金属リッド３２のＦｅ濃度を高くして金属リッド３２の線熱膨張係数を小さくしても、金属リッド３２の上面である第２面３２ｂのＦｅ濃度は低いため、金属リッド３２の腐食を抑制できる。 As a result, the first surface 32a having a higher Fe concentration than the second surface 32b is on the device chip 11 side. Thus, as in Experiment 1, even if the Fe concentration of the metal lid 32 is increased and the linear thermal expansion coefficient of the metal lid 32 is decreased, the Fe concentration of the second surface 32b that is the upper surface of the metal lid 32 is low. The corrosion of the metal lid 32 can be suppressed.

図４（ａ）のように、電解めっき法を用い、金属リッド３２の第１面３２ａに半田板３１（封止部３０となる層）を形成する。図５（ｂ）のように、半田板３１がデバイスチップ１１側となるように金属リッド３２をデバイスチップ１１上に配置する。図５（ｃ）のように、金属リッド３２をデバイスチップ１１に押圧することで、半田板３１から封止部３０を形成する。このように、第１面３２ａに半田板３１を形成することで、第１面３２ａをデバイスチップ１１側とすることができる。 As shown in FIG. 4A, the solder plate 31 (the layer that becomes the sealing portion 30) is formed on the first surface 32a of the metal lid 32 by using an electrolytic plating method. As shown in FIG. 5B, the metal lid 32 is arranged on the device chip 11 so that the solder plate 31 is on the device chip 11 side. As shown in FIG. 5C, the sealing portion 30 is formed from the solder plate 31 by pressing the metal lid 32 against the device chip 11. Thus, the 1st surface 32a can be made into the device chip 11 side by forming the solder plate 31 in the 1st surface 32a.

図３（ｃ）のように、金属リッド３２をデバイスチップ１１上に配置する前に、金属リッド３２を４００℃以上で熱処理する。これにより、金属結晶が大きくなり金属リッド３２の線熱膨張係数を小さくできる。熱処理温度は、５００℃以上が好ましく、１０００℃以下が好ましい。 As shown in FIG. 3C, the metal lid 32 is heat-treated at 400 ° C. or higher before the metal lid 32 is disposed on the device chip 11. Thereby, a metal crystal becomes large and the linear thermal expansion coefficient of the metal lid 32 can be made small. The heat treatment temperature is preferably 500 ° C. or more, and preferably 1000 ° C. or less.

金属リッド３２を熱処理しない場合、レーザ印字において金属リッド３２が歪み、基板２０が反ることがある。図１４（ａ）から図１４（ｃ）は、比較例１に係る電子部品の製造方法を示す断面図である。図１４（ａ）に示すように、熱処理していない金属リッド３２にレーザ光３９を照射すると、レーザ光３９が照射された金属リッド３２の箇所の温度が上昇し、金属リッド３２が歪んでしまう。 When the metal lid 32 is not heat-treated, the metal lid 32 may be distorted in the laser printing, and the substrate 20 may be warped. FIG. 14A to FIG. 14C are cross-sectional views illustrating a method for manufacturing an electronic component according to Comparative Example 1. As shown in FIG. 14A, when the laser light 39 is irradiated to the metal lid 32 that has not been heat-treated, the temperature of the portion of the metal lid 32 irradiated with the laser light 39 rises and the metal lid 32 is distorted. .

図１４（ｂ）に示すように、歪んだ金属リッド３２に半田板３１を形成すると積層体５８は反ってしまう。図１４（ｃ）に示すように、半田板３１から封止部３０を形成した後も基板２０が反ってしまう。 As shown in FIG. 14B, when the solder plate 31 is formed on the distorted metal lid 32, the laminated body 58 is warped. As shown in FIG. 14C, the substrate 20 is warped even after the sealing portion 30 is formed from the solder plate 31.

比較例１では、半田板３１を形成する前に金属リッド３２にレーザ印字しているが、封止部３０を形成した後に金属リッド３２にレーザ印字しても、同様に基板２０が反ってしまう。 In Comparative Example 1, laser printing is performed on the metal lid 32 before the solder plate 31 is formed. However, even if laser printing is performed on the metal lid 32 after the sealing portion 30 is formed, the substrate 20 is similarly warped. .

実施例１によれば、レーザ印字の前に、金属リッド３２を熱処理することで、金属リッド３２が収縮する。これにより、その後金属リッド３２にレーザ印字しても基板２０の反りを抑制できる。 According to the first embodiment, the metal lid 32 contracts by heat-treating the metal lid 32 before laser printing. Thereby, even if it laser-prints on the metal lid 32 after that, the curvature of the board | substrate 20 can be suppressed.

図８（ａ）のように、金属リッド３２を形成するときに、母型４４に接触する領域９０（第１層）を形成する。領域９０を形成するときに母型４４に流す電流より大きい電流を流すことにより、領域９０に連続して領域９２（第２層）を形成する。これにより、めっき初期にＦｅの析出量を抑えノジュールの発生を抑制できる。よって、領域９２を形成するときの電流密度を大きくすることができる。これにより、金属リッド３２の平均Ｆｅ濃度を高くでき、金属リッド３２の線熱膨張係数を小さくできる。 As shown in FIG. 8A, when the metal lid 32 is formed, a region 90 (first layer) in contact with the mother die 44 is formed. A region 92 (second layer) is formed continuously with the region 90 by flowing a current larger than the current flowing through the mother die 44 when forming the region 90. Thereby, the precipitation amount of Fe can be suppressed at the initial stage of plating, and the generation of nodules can be suppressed. Therefore, the current density when forming the region 92 can be increased. Thereby, the average Fe density | concentration of the metal lid 32 can be made high, and the linear thermal expansion coefficient of the metal lid 32 can be made small.

実施例１よれば、金属リッド３２をめっきにより形成する初期に、ノジュールが析出してもデバイスチップ１１の破損を抑制できる。以下、比較例２を参照し説明する。 According to the first embodiment, even when nodules are deposited in the initial stage of forming the metal lid 32 by plating, damage to the device chip 11 can be suppressed. Hereinafter, a description will be given with reference to Comparative Example 2.

図１５（ａ）から図１５（ｃ）は、比較例２に係る電子部品の製造方法を示す断面図である。図１５（ａ）に示すように、金属リッド３２をめっき法を用い形成するときノジュール７４が形成される。ノジュール７４の大きさは例えば３０μｍから４０μｍである。ノジュール７４は、第２面３２ｂ側に突出する。図１５（ｂ）に示すように、金属リッド３２を第２面３２ｂがデバイスチップ１１側になるように配置する。ノジュール７４は第２面３２ｂに形成されている。図１５（ｃ）のように、金属リッド３２をデバイスチップ１１に押圧すると、ノジュール７４がデバイスチップ１１を押圧し、デバイスチップ１１にクラック７６が形成される。 15A to 15C are cross-sectional views illustrating a method for manufacturing an electronic component according to Comparative Example 2. As shown in FIG. 15A, nodules 74 are formed when the metal lid 32 is formed using a plating method. The size of the nodule 74 is, for example, 30 μm to 40 μm. The nodule 74 protrudes toward the second surface 32b. As shown in FIG. 15B, the metal lid 32 is arranged so that the second surface 32b is on the device chip 11 side. The nodule 74 is formed on the second surface 32b. As shown in FIG. 15C, when the metal lid 32 is pressed against the device chip 11, the nodule 74 presses the device chip 11, and a crack 76 is formed in the device chip 11.

図１６（ａ）および図１６（ｂ）は、実施例１に係る電子部品の製造方法を示す別の断面図である。図１６（ａ）に示すように、金属リッド３２を第１面３２ａがデバイスチップ１１側になるように配置する。ノジュール７４は第２面３２ｂに形成されている。図１６（ｂ）のように、金属リッド３２をデバイスチップ１１に押圧してもノジュール７４がデバイスチップ１１に当たらず、デバイスチップ１１にクラック７６が形成されない。 FIG. 16A and FIG. 16B are other cross-sectional views illustrating the method for manufacturing the electronic component according to the first embodiment. As shown in FIG. 16A, the metal lid 32 is arranged so that the first surface 32a is on the device chip 11 side. The nodule 74 is formed on the second surface 32b. As shown in FIG. 16B, even when the metal lid 32 is pressed against the device chip 11, the nodule 74 does not hit the device chip 11, and no crack 76 is formed in the device chip 11.

このように、実施例１では、金属リッド３２にノジュール７４が形成されていてもデバイスチップ１１に発生するクラックを抑制できる。 Thus, in Example 1, even if the nodule 74 is formed on the metal lid 32, it is possible to suppress the cracks generated in the device chip 11.

実施例１では、デバイスチップ１１に弾性波素子１２が設けられている例を説明したが、デバイスチップ１１には機能素子が設けられていればよい。機能素子は、例えばキャパシタおよび／またはインダクタ等の受動素子、パワーアンプおよび／またはスイッチ等の能動素子、またはＭＥＭＳ（Micro Electro Mechanical Systems）素子でもよい。 In the first embodiment, the example in which the acoustic wave element 12 is provided in the device chip 11 has been described. However, the device chip 11 may be provided with a functional element. The functional element may be, for example, a passive element such as a capacitor and / or an inductor, an active element such as a power amplifier and / or a switch, or a micro electro mechanical systems (MEMS) element.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０、２０基板
１１デバイスチップ
１２弾性波素子
１４金属層
１６バンプ
３０封止部
３１半田板
３２金属リッド
３２ａ第１面
３２ｂ第２面
４４母型
９０−９６領域
DESCRIPTION OF SYMBOLS 10, 20 Board | substrate 11 Device chip 12 Elastic wave element 14 Metal layer 16 Bump 30 Sealing part 31 Solder plate 32 Metal lid 32a 1st surface 32b 2nd surface 44 Master mold 90-96 area | region

Claims

A substrate,
A device chip flip-chip mounted on the substrate;
The device chip is formed of an alloy containing iron and nickel, and has a first surface on the device chip side and a second surface opposite to the first surface, and the iron concentration of the first surface is A metal lid higher than the iron concentration on the second surface;
A sealing portion provided between the metal lid and the substrate, enclosing the device chip and sealing the device chip;
An electronic component comprising:

The electronic component according to claim 1, wherein an average iron concentration of the metal lid is 55% by weight or more.

The electronic component according to claim 1, wherein the sealing portion is a solder layer.

4. The electronic component according to claim 1, wherein the device chip is an acoustic wave device chip, and has an acoustic wave element that is opposed to the lower surface of the device chip with a gap interposed between the upper surface of the substrate and the substrate.

Forming a metal lid made of an alloy containing iron and nickel using an electrolytic plating method so that the surface on the mother die side is a first surface and the surface opposite to the first surface is a second surface on the mother die; When,
Flip chip mounting a device chip on a substrate;
A sealing portion for disposing the metal lid on the device chip so that the device chip side is the first surface and enclosing the device chip between the metal lid and the substrate to seal the device chip; Forming, and
Of electronic parts including

Using an electroplating method, including a step of forming a layer to be a sealing portion on the first surface of the metal lid,
The step of forming the sealing portion includes disposing the metal lid on the device chip so that the layer serving as the sealing portion is on the device chip side, and pressing the metal lid against the device chip. The manufacturing method of the electronic component of Claim 5 including the process of forming the said sealing part from the layer used as the said sealing part.

The manufacturing method of the electronic component of Claim 5 or 6 including the process of heat-processing the said metal lid at 500 degreeC or more before the process of arrange | positioning the said metal lid.

The step of forming the metal lid includes
Forming a first layer in contact with the matrix;
Forming a second layer continuously to the first layer by flowing a current larger than a current flowing to the matrix in the step of forming the first layer;
The manufacturing method of the electronic component as described in any one of Claim 5 to 7 containing these.

The method for manufacturing an electronic component according to claim 7, further comprising a step of performing laser printing on the metal lid after the step of heat-treating the metal lid.