JP2019004117A - 半導体装置および電力変換回路 - Google Patents

半導体装置および電力変換回路 Download PDF

Info

Publication number
JP2019004117A
JP2019004117A JP2017119932A JP2017119932A JP2019004117A JP 2019004117 A JP2019004117 A JP 2019004117A JP 2017119932 A JP2017119932 A JP 2017119932A JP 2017119932 A JP2017119932 A JP 2017119932A JP 2019004117 A JP2019004117 A JP 2019004117A
Authority
JP
Japan
Prior art keywords
electrode
source
gate
exposed
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017119932A
Other languages
English (en)
Inventor
松浦　伸悌
Nobuyasu Matsuura
伸悌 松浦
白井　伸幸
Nobuyuki Shirai
伸幸 白井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ubiq Semiconductor Corp
Original Assignee
Ubiq Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ubiq Semiconductor Corp filed Critical Ubiq Semiconductor Corp
Priority to JP2017119932A priority Critical patent/JP2019004117A/ja
Priority to TW107113382A priority patent/TW201911568A/zh
Priority to CN201810383439.5A priority patent/CN109148568A/zh
Priority to US15/995,164 priority patent/US20180366576A1/en
Publication of JP2019004117A publication Critical patent/JP2019004117A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Dc-Dc Converters (AREA)

Abstract

【課題】スイッチングの際の各種特性を維持しつつ高速スイッチングを可能とする半導体装置を提供する。【解決手段】具体的には、半導体装置１０は、半導体基板１１を有し、半導体基板１１の上面にはゲート電極１５、ドレイン電極１６およびソース電極１７が形成されている。ソース電極１７は、ゲート電極１５およびドレイン電極１６よりも面積が大きく形成される。更に、ソース電極１７の一部は、ゲート電極１５およびドレイン電極１６の間に存在するように凸状の形状を呈している。【選択図】図１

Description

本発明は半導体装置に関し、特に、半導体基板の第１主面に、ゲート電極、ソース電極およびドレイン電極が形成される半導体装置および電力変換回路に関する。
スマートフォンやタブレットなどの携帯用電子機器には電力変換用の半導体装置が内蔵されているところ、携帯用電子機器の小型化および薄型化が進行することに伴い、携帯用電気機器に内蔵される実装基板および電力変換用の半導体装置に対しても、同様に小型化および薄型化が要求されている。
従来では、半導体素子を封止する封止樹脂の側面から側方にリードが露出するリードフレーム型パッケージが採用されていた。しかしながら、半田を用いてリードフレーム型パッケージを実装基板に実装しようとすると、パッケージを接続する半田が、パッケージの側方に形成されるため、リードフレーム型パッケージの実装には大きな実装面積が必要になる。このことが、実装基板の小型化および携帯用電子機器の小型化を阻害してしまう一因となっていた。
上記課題を解決するために、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が開発されている。ＣＳＰは、その下面に形成された電極に半田を溶着して面実装することができることから、ＣＳＰを採用することで実装面積を小さくすることができ、実装基板の小型化および携帯用電子機器の小型化を推進することができる。
特許文献１、特許文献２および特許文献３には、一つの主面に各電極が形成されたＭＯＳＦＥＴか記載されている。一例として、特許文献１の図２およびその説明箇所には、半導体基板の上面に、ゲート電極、ソース電極およびドレイン電極が形成されている半導体装置が記載されている。かかる構成の半導体装置を実装基板に実装する際には、ゲート電極、ソース電極およびドレイン電極のそれぞれに溶着する半田を介して、各電極と実装基板上の導電路を接続する。このようにすることで、ＭＯＳＦＥＴの実装に要する面積を小さくすることができる。
特許文献４には、特許文献１等と同様に、一主面にゲート電極、ソース電極およびドレイン電極を形成し、更に、これらの電極に半田ボールを溶着させる構成が記載されている。
米国特許第７７８１８９４号公報 米国特許第８１４８２３３号公報 米国特許第７０４９１９４号公報 米国特許第６６５３７４０号公報
しかしながら、上記した特許文献１等に記載されたＭＯＳＦＥＴでは、ゲート電極、ソース電極およびドレイン電極が略同等の大きさを有していたため、接続抵抗を大きく引き下げることが難しい課題があった。
更に、特許文献１等では、ゲート電極、ソース電極およびドレイン電極を半導体基板の各隅部に配置していたため、ＭＯＳＦＥＴ等を実装基板の導電路に実装することで、例えばＭＯＳＦＥＴ等を用いてＤＣ／ＤＣコンバータを実装基板上に構成すると、ソース電極と接続された導電路を引き回すために、実装基板に複数層の導電路を形成する必要があった。このため、実装基板側の導電路の不要なインダクタンスが大きくなり、高速スイッチングが阻害され、電力損失が大きくなり、コンバータの性能が低下してしまう課題があった。
更に、ゲート電極、ソース電極およびドレイン電極の面積を大きくすると、実装時に塗布される半田量が多くなることから、半導体装置を安定的に実装することが簡単で無い課題もあった。
本発明は、上記事情に鑑みてなされたものであり、スイッチングの際の各種特性を維持しつつ高速スイッチングを可能とする半導体装置および電力変換回路を提供することにある。
本発明の半導体装置は、相対向する第１主面および第２主面を有する半導体基板と、前記半導体基板に形成された、ゲート領域、ドレイン領域、および、ソース領域と、前記ゲート領域と接続されて前記半導体基板の前記第１主面に形成されたゲート電極、前記ドレイン領域と接続されて前記半導体基板の前記第１主面に形成されたドレイン電極、並びに、前記ソース領域と接続されて前記半導体基板の前記第１主面に形成されると共に前記ゲート電極および前記ドレイン電極よりも面積が大きいソース電極と、前記半導体基板の前記第１主面側で、前記ゲート電極、前記ドレイン電極、および、前記ソース電極を少なくとも一部被覆する被覆絶縁層と、前記被覆絶縁層から露出する前記ゲート電極から成るゲート露出電極、前記被覆絶縁層から露出する前記ソース電極から成るソース露出電極、および、前記被覆絶縁層から露出する前記ドレイン電極から成るドレイン露出電極と、を具備し、前記ソース電極の一部は、前記ゲート電極と前記ドレイン電極との間に配置され、前記ソース露出電極は、前記ゲート露出電極と前記ドレイン露出電極との間に配置されることを特徴とする。
本発明の本発明の半導体装置では、前記ゲート露出電極、前記ソース露出電極および前記ドレイン露出電極は、前記半導体基板の一側辺に対して平行な基準線に対して線対称となるように配置されることを特徴とする。
本発明の本発明の半導体装置では、前記ソース露出電極は、前記基準線に対して線対称な形状を呈していることを特徴とする。
本発明の本発明の半導体装置では、前記ドレイン露出電極と前記ゲート露出電極との間に配置される前記ソース露出電極は、前記ドレイン領域または前記ゲート領域と接続された配線から離間した内側に配置され、他の前記ソース露出電極、前記ドレイン露出電極および前記ゲート露出電極が前記半導体基板の側辺と離間する距離は、前記ソース露出電極と前記半導体基板の側辺との離間距離と同等であることを特徴とする。
本発明の本発明の半導体装置では、前記ソース電極の周囲に、前記ゲート領域と前記ゲート電極とを接続するゲート配線を配置することを特徴とする。
本発明の電力変換回路は、前記半導体装置と、前記半導体装置が実装された実装基板上の導電路と、を具備することを特徴とする。
本発明の半導体装置は、相対向する第１主面および第２主面を有する半導体基板と、前記半導体基板に形成された、ゲート領域、ドレイン領域、および、ソース領域と、前記ゲート領域と接続されて前記半導体基板の前記第１主面に形成されたゲート電極、前記ドレイン領域と接続されて前記半導体基板の前記第１主面に形成されたドレイン電極、並びに、前記ソース領域と接続されて前記半導体基板の前記第１主面に形成されると共に前記ゲート電極および前記ドレイン電極よりも面積が大きいソース電極と、前記半導体基板の前記第１主面側で、前記ゲート電極、前記ドレイン電極、および、前記ソース電極を少なくとも一部被覆する被覆絶縁層と、前記被覆絶縁層から露出する前記ゲート電極から成るゲート露出電極、前記被覆絶縁層から露出する前記ソース電極から成るソース露出電極、および、前記被覆絶縁層から露出する前記ドレイン電極から成るドレイン露出電極と、を具備し、前記ソース電極の一部は、前記ゲート電極と前記ドレイン電極との間に配置され、前記ソース露出電極は、前記ゲート露出電極と前記ドレイン露出電極との間に配置されることを特徴とする。従って、ソース電極の一部を、ドレイン電極とソース電極との間にまで配置することで、半導体装置を基板等に実装した際の接続抵抗を小さくすることができ、更に、ＭＯＳＦＥＴの広がり抵抗を低減することができる。よって、例えばグランド電極として用いられるソース電極と、実装基板側の導電路とが接続される面積を大きくすることができ、半導体装置が組み込まれる回路で発生するノイズを低減することができる。また、ソース露出電極を、ゲート露出電極とドレイン露出電極との間に配置することによっても、基板実装時の接続抵抗を減少することができ、更には、各露出電極に半田を溶着して実装する際に、半導体装置が不用意に変位してしまうことを抑止することができる。
本発明の本発明の半導体装置では、前記ゲート露出電極、前記ソース露出電極および前記ドレイン露出電極は、前記半導体基板の一側辺に対して平行な基準線に対して線対称となるように配置されることを特徴とする。従って、ドレイン露出電極、ゲート露出電極およびドレイン露出電極を線対称に配置することで、半導体装置を実装する工程において、これらの露出電極にバランス良く半田等を溶着させることができ、実装時の半導体装置を安定させることができる。
本発明の本発明の半導体装置では、前記ソース露出電極は、前記基準線に対して線対称な形状を呈していることを特徴とする。従って、ソース露出電極が大きく形成されることで実装された状態で接続抵抗を小さくすることが出来る。更に、大きく形成されるソース露出電極には半導体装置の実装時に多量の半田が適用されるので実装時の安定性で懸念が生じるが、ソース露出電極が対称的な形状を呈していることで、実装時に於ける半導体装置の安定性を向上することができる。
本発明の本発明の半導体装置では、前記ドレイン露出電極と前記ゲート露出電極との間に配置される前記ソース露出電極は、前記ドレイン領域または前記ゲート領域と接続された配線から離間した内側に配置され、他の前記ソース露出電極、前記ドレイン露出電極および前記ゲート露出電極が前記半導体基板の側辺と離間する距離は、前記ソース露出電極と前記半導体基板の側辺との離間距離と同等であることを特徴とする。従って、ドレイン露出電極とゲート露出電極との間に配置されるソース露出電極を極力外部に配置し、その位置を基準として他の露出電極の位置を決定することで、各露出電極を外側にバランス良く配置することができ、これによりリフロー工程で半導体装置を実装する際にバランス良く実装することができる。
本発明の本発明の半導体装置では、前記ソース電極の周囲に、前記ゲート領域と前記ゲート電極とを接続するゲート配線を配置することを特徴とする。従って、ゲート抵抗を低減することができ、高速に半導体装置をスイッチングさせることができ、半導体装置を含む電源システムの効率を向上することができる。
本発明の電力変換回路は、前記半導体装置と、前記半導体装置が実装された実装基板上の導電路と、を具備することを特徴とする。従って、電力を変換する際に、半導体装置が安定してスイッチング動作を行うことから、効率よく電力を変換することができる。
本発明の一実施形態に係る半導体装置を示す図であり、（Ａ）は半導体装置を示す平面図であり、（Ｂ）は実装基板に実装された半導体装置を示す平面図である。 本発明の一実施形態に係る半導体装置を示す図であり、（Ａ）はソース電極が形成される部分の断面図であり、（Ｂ）はドレイン電極が形成される部分の断面図である。 （Ａ）は本発明の他の形態に係る半導体装置を示す平面図であり、（Ｂ）は更なる他の形態に係る半導体装置を示す平面図である。 （Ａ）は本発明の他の形態に係る半導体装置を示す平面図であり、（Ｂ）は更なる他の形態に係る半導体装置を示す平面図である。 （Ａ）は本発明の他の形態に係る半導体装置を示す平面図であり、（Ｂ）はその要所を示す拡大平面図である。 （Ａ）は本発明の他の形態に係る半導体装置を示す平面図であり、（Ｂ）は更なる他の形態に係る半導体装置を示す平面図である。
以下、本発明の一実施形態に係る半導体装置１０を図面に基づき詳細に説明する。尚、以下の説明では、同一の部材には原則として同一の符番を用い、繰り返しの説明は省略する。
図１を参照して、半導体装置１０の構成および実装形態を説明する。図１（Ａ）は半導体装置１０を示す平面図であり、図１（Ｂ）は実装基板に形成された導電路に実装された半導体装置１０を示す平面図である。
図１（Ａ）を参照して、半導体装置１０は、半導体基板１１の内部にゲート領域、ソース領域およびドレイン領域が形成されたＭＯＳＦＥＴである。具体的には、半導体装置１０は、半導体基板１１を有し、半導体基板１１の上面にはゲート電極１５、ドレイン電極１６およびソース電極１７が形成されている。ゲート電極１５、ドレイン電極１６およびソース電極１７は、半導体基板１１の内部に形成された、ゲート領域、ドレイン領域およびソース領域にそれぞれ接続されている。
半導体基板１１は、シリコンなどの半導体材料から成る基板であり、平面視で矩形形状を呈している。半導体基板１１は、紙面上にて手前側の主面である第１主面と、第１主面と対向するここでは図示しない第２主面を有している。また、半導体基板１１は、平面視で互いに対向する４つの側辺を有しており、具体的には、紙面上に於ける上方に配置された側辺６１、下方に配置された側辺６２、左方に配置された側辺６３、および、右方に配置された側辺６４を有している。
半導体基板１１の上面は、合成樹脂から成る被覆絶縁層１８で被覆されている。同様に、ゲート電極１５、ドレイン電極１６およびソース電極１７の上面も被覆絶縁層１８で被覆されている。被覆絶縁層１８に形成された略円形の開口部からゲート電極１５、ドレイン電極１６およびソース電極１７が露出することで、ゲート露出電極１９、ドレイン露出電極２０およびソース露出電極２１が形成されている。
ゲート電極１５は、紙面上において、半導体基板１１の右下端部付近に略矩形形状に形成されている。ゲート露出電極１９は、ゲート電極１５の略中央部に形成されている。
ドレイン電極１６は、紙面上において、半導体基板１１の右上端部付近に略矩形形状に形成されている。ドレイン露出電極２０は、ドレイン電極１６の略中央部に形成されている。
ゲート電極１５およびドレイン電極１６は半導体基板１１の右側の側辺６４に沿って配列されており、ゲート露出電極１９およびドレイン露出電極２０も半導体基板１１の側辺６４に沿って配列されている。
ソース電極１７は、上記したゲート電極１５およびドレイン電極１６よりも大きな面積を有している。ソース電極１７の面積が大きいことで、先ず、ＭＯＳＦＥＴの広がり抵抗を小さくすることができる。更に、半導体装置１０を実装基板上の導電路に実装した際の接続抵抗を小さくすることができる。
ソース電極１７は、半導体基板１１の側辺６３に沿って側辺６１から側辺６２に至るまで形成されている。更に、ソース電極１７は、その一部がドレイン電極１６とゲート電極１５との間に突出する形状を呈している。換言すると、ソース電極１７の平面視での形状は、紙面上にて、上下方向に於ける中間部が右方に向かって突出している矩形形状である。係る形状とすることで、ソース電極１７の面積を極力大きくすることができる。また、後述するように、実装基板側の導電路の構成を簡略化することができる。
ゲート電極１５と連続するゲート配線４７は、ソース電極１７を取り囲むように配設されている。ゲート配線４７は、半導体基板１１に埋め込まれた後述するゲート埋込電極２４と、ゲート電極１５とを接続している。ソース電極１７を取り囲むようにゲート配線４７を形成することで、ゲート抵抗を低減することができ、半導体装置１０を高速で動作させることが可能となり、半導体装置１０が含まれる後述する電極変換回路の効率を向上することができる。
また、半導体基板１１の周辺部には、半導体基板１１に埋め込まれたドレイン領域とドレイン電極１６とを接続するドレイン配線４８が形成されている。上述したように、ドレイン電極１６は半導体基板１１の右上隅部に形成され、ドレイン配線４８は、ドレイン電極１６の上側左端から側辺６１に沿って、側辺６１の左端付近まで延在している。更に、ドレイン配線４８は、ドレイン電極１６の下側右端から、側辺６４および側辺６２に沿って、側辺６２の左端付近に至るまで延在している。
上記したように、半導体基板１１の上面には、ゲート電極１５、ドレイン電極１６およびソース電極１７が形成されているが、これらの電極は対称的な配置および形状を呈している。一例として本実施形態では、半導体基板１１の側辺６１に対して平行であり、且つ、上下方向に於いて半導体基板１１の中央に配置された基準線５４を規定する。そのようにすると、ゲート電極１５、ドレイン電極１６およびソース電極１７は、基準線５４に対して線対称となるように配置されている。具体的には、ゲート電極１５とドレイン電極１６とが基準線５４に対して線対称となるように配置されている。また、ソース電極１７も、上下方向に於いてソース電極１７の中央に基準線５４が配置されていることから、基準線５４に対して線対称となるように配置されている。更に、ゲート電極１５、ドレイン電極１６およびソース電極１７は、基準線５４に対して線対称となるような形状を呈している。このようにすることで、ゲート電極１５、ドレイン電極１６およびソース電極１７の抵抗値を低減することができる。
更に本実施形態では、上記した各電極に形成されるゲート露出電極１９、ドレイン露出電極２０およびソース露出電極２１も、対称的な配置および形状を呈している。一例として本実施形態では、ゲート露出電極１９、ドレイン露出電極２０およびソース露出電極２１は、基準線５４に対して線対称となるように配置されている。更に、ゲート露出電極１９、ドレイン露出電極２０およびソース露出電極２１は、基準線５４に対して線対称となるような形状を呈している。このように、ゲート露出電極１９、ドレイン露出電極２０およびソース露出電極２１を、対称的に配置することで、半導体装置１０を半田で溶着する際に、これらの各露出電極に略均等に半田を付着させることができる。よって、リフロー工程等により半導体装置１０を実装基板に面実装する際に、液状の半田の表面張力等に起因して半導体装置１０が不用意に移動、回転または傾斜をしてしまうことを抑止することができる。
ソース電極１７には複数のソース露出電極２１が形成されており、ここではソース電極１７の左方側に上下方向に沿って３個のソース露出電極２１が形成され、ソース電極１７の右方に突出する部分に１個のソース露出電極２１が形成されている。
図１（Ｂ）は、本形態の半導体装置１０Ａ、１０Ｂが実装基板に実装された構成を示している。ここでは、図示しない実装基板に、導電路４０等が形成されている。導電路４０等は、例えばガラスエポキシ基板などから成る実装基板に貼着された導電泊を所定形状にパターニングすることで形成される。導電路４０は単層に形成されている。実装された半導体装置１０Ａ、１０Ｂ等から、ＤＣ／ＤＣコンバータ（電力変換回路）が形成されている。半導体装置１０Ａはハイサイドのスイッチング素子を構成し、半導体装置１０Ｂはローサイドのスイッチング素子を構成している。
ここでは、導電路４０等に半導体装置１０Ａ、１０Ｂが実装されており、半導体装置１０Ａ、１０Ｂの構成は上記した半導体装置１０と同様である。半導体装置１０Ａ、１０Ｂは、各露出電極に溶着された半田を介して、導電路４０等に固着され且つ電気的に接続されている。
半導体装置１０Ａの下面には、ゲート露出電極１９Ａ、ドレイン露出電極２０Ａおよびソース露出電極２１Ａが形成されている。ゲート露出電極１９Ａは導電路４２に接続され、ドレイン露出電極２０Ａは導電路４０に接続され、複数のソース露出電極２１Ａは導電路４１に接続されている。
半導体装置１０Ｂの下面には、ゲート露出電極１９Ｂ、ドレイン露出電極２０Ｂおよびソース露出電極２１Ｂが形成されている。ゲート露出電極１９Ｂは導電路４４に接続され、ドレイン露出電極２０Ｂは導電路４１に接続され、複数のソース露出電極２１Ｂは導電路４３に接続されている。
ここで、半導体装置１０Ａのソース露出電極２１Ａおよび半導体装置１０Ｂのドレイン露出電極２０Ｂは、同一の導電路４１に接続されることで、両電極は接続されている。
また、紙面上において、半導体装置１０Ａの長手方向は横方向に伸び、半導体装置１０Ｂの長手方向は縦方向に伸び、両者の長手方向は直交している。
導電路４０は電源電圧Ｖｉｎが接続され、導電路４３は接地電圧ＧＮＤが接続されている。また、導電路４０と導電路４３との間には、コンデンサ５０が接続されている。
導電路４２および導電路４４は、ここでは図示しない制御用半導体装置に接続されており、この図示しない制御用半導体装置から半導体装置１０Ａ、１０Ｂのゲート電極に制御用信号が入力される。
導電路４２と導電路４１とは、ブースト用のコンデンサ５１を介して接続されている。また、導電路４１と導電路４３とは、直列に配置されたインダクタ５３およびコンデンサ５２を介して接続されており、インダクタ５３とコンデンサ５２との中点から出力電圧Ｖｏｕｔが取り出される。
上記した構成のＤＣ／ＤＣコンバータが動作する際には、先ず、導電路４０には直流の電源電位が入力され、導電路４３には接地電位が入力される。また、導電路４２を経由して半導体装置１０Ａのゲート露出電極１９Ａに制御信号が入力され、導電路４４を経由して半導体装置１０Ｂのゲート露出電極１９Ｂに制御信号が入力される。このように制御信号が入力されることで、ハイサイドの半導体装置１０Ａ、およびローサイドの半導体装置１０Ｂが所定の速度でスイッチングを行う。係るスイッチングにより、ハイサイドスイッチである半導体装置１０Ａがオンすることでインダクタ５３にエネルギーが蓄えられ、ローサイドスイッチである半導体装置１０Ｂがオンすることでそのエネルギーが出力される。
このようにＤＣ／ＤＣコンバータが動作することで、例えば、入力された１９Ｖ程度の電圧を、１Ｖ程度に引き下げて出力することができる。このような回路は、バックコンバータ回路とも称される。
本実施形態に係る半導体装置１０Ａでは、上記したように、ソース露出電極２１Ａを、ゲート露出電極１９Ａとドレイン露出電極２０Ａとの間に配置しているので、導電路４１を容易に外側に導出されることができる。即ち、半導体装置１０Ａが実装される実装基板を多層構造にする必要が無く、単層の基板を採用することができる。よって、半導体装置１０Ａが高速でスイッチングした場合であっても、そのスイッチングに伴いノイズが発生することを抑止することができる。更には、実装基板の配線インダクタンスを軽減でき、スパイク電圧を小さくし、高速スイッチングを可能とし、損失を低減し、システム性能を向上することができる。
図２を参照して、上記した半導体装置１０の断面構成を説明する。図２（Ａ）はソース電極１７が形成されている部分の半導体装置１０の断面図であり、図２（Ｂ）はドレイン電極１６が形成されている部分の半導体装置１０の断面図である。これらの図では、電流が流れる経路を点線で示している。
図２（Ａ）を参照して、半導体基板１１には、上層から、ボディ領域２６、エピタキシャル層２７、基板層２８が形成されている。ボディ領域２６に形成されたトレンチにゲート酸化膜２５が形成されており、このゲート酸化膜２５の内部にゲート埋込電極２４が形成されている。ゲート埋込電極２４は、上記したゲート配線４７を経由して、半導体基板１１の上面に形成されたゲート電極１５と接続されている。
ボディ領域２６を部分的に貫通するように埋め込まれたチタン等の金属からプラグ２２が形成されている。プラグ２２の下端はボディ領域２６に達し、プラグ２２の上端はソース電極１７に達している。プラグ２２を形成することで、オン動作時に於ける抵抗を引き下げることができる。
上記した構成のゲート埋込電極２４に、オン動作させるための制御信号が入力されると、ゲート酸化膜２５の近傍にチャネルが形成される。そして、このチャネルが形成されることで、基板層２８、エピタキシャル層２７、ボディ領域２６、プラグ２２、ソース電極１７を経由して電流が流れる。
図２（Ｂ）を参照して、半導体装置１０のドレイン電極１６が形成された部分では、半導体基板１１のエピタキシャル層２７を貫通するようにプラグ２３が形成されている。プラグ２３の下端は基板層２８に到達し、プラグ２３の上端はドレイン電極１６に到達している。上記したように、半導体装置１０がオン動作している際には、ドレイン電極１６、プラグ２３、基板層２８に電流が流れ、その後、図２（Ａ）に示したソース電極１７に向かって電流が流れる。
図３を参照して、他の形態に係る半導体装置１０の構成を説明する。図３（Ａ）は他の形態に係る半導体装置１０を示す平面図であり、図３（Ｂ）は更なる他の形態に係る半導体装置１０を示す平面図である。これらの図に示す半導体装置１０の構成は図１に示したものと基本的には同様であり、各露出電極の形状が異なる。
図３（Ａ）を参照して、ここでは、ゲート露出電極１９、ドレイン露出電極２０およびソース露出電極２１が略矩形形状を呈している。この場合であっても、ゲート露出電極１９、ドレイン露出電極２０およびソース露出電極２１は、基準線５４に対して線対称に配置され、且つ、線対称な形状を呈している。また、ゲート露出電極１９およびドレイン露出電極２０よりも個々のソース露出電極２１は面積が大きく形成されても良い。更にソース電極１７は中央から上下に分離しており、それぞれのソース電極１７にソース露出電極２１が形成されている。
図３（Ｂ）を参照して、ここでは、ゲート露出電極１９およびドレイン露出電極２０は円形状に形成される一方、ソース露出電極２１はソース電極１７の上端部付近から下端部付近まで連続した矩形形状に形成されている。係る場合であっても、ソース露出電極２１は、基準線５４に対して線対称に配置され、且つ、線対称な形状を呈している。
図４を参照して、他の形態に係る半導体装置１０の構成を説明する。図４（Ａ）は他の形態に係る半導体装置１０を示す平面図であり、図４（Ｂ）は更なる他の形態に係る半導体装置１０を示す平面図である。これらの図に示す半導体装置１０の構成は図１に示したものと基本的には同様であり、各露出電極の形状が異なる。
図４（Ａ）に示す半導体装置１０では、ソース露出電極２１の形状が、ソース電極１７と同様に、紙面上にて右方に突出する形状を呈している。このような形状であっても、ソース露出電極２１は、基準線５４に対して線対称に配置され、且つ、線対称な形状を呈している。
図４（Ｂ）を参照して、ここでは、図４（Ａ）に示した形状を呈するソース露出電極２１を上下方向に於ける中央で２つに分離することで、２つのソース露出電極２１Ｇ、２１Ｈが形成されている。このような形状であっても、ソース露出電極２１Ｇおよびソース露出電極２１Ｈは、基準線５４に対して線対称に配置され、且つ、線対称な形状を呈している。
図５を参照して、各露出電極の位置を説明する。図５（Ａ）は各露出電極の位置を示す半導体装置１０の平面図であり、図５（Ｂ）はソース露出電極２１Ｃが形成される部分を拡大して示す拡大平面図である。
図５（Ａ）を参照して、ここではソース電極１７に複数のソース露出電極２１Ｃ、２１Ｄ、２１Ｅ、２１Ｆが形成されている。本実施形態では、半田を用いて安定的に半導体装置１０を実装基板に実装するために、各露出電極を極力外側に配置するようにしている。また、各露出電極の位置はソース露出電極２１Ｃの位置を基準としている。
具体的には、ソース露出電極２１Ｃは、ソース電極１７の紙面上右方に突出する部分、換言するとゲート電極１５とドレイン電極１６とに挟まれる部分のソース電極１７に形成されている。ソース露出電極２１Ｃは、その外側に複数の配線部分が形成されることから、外側に最も寄せ難い。このことから、本実施形態では、ソース露出電極２１Ｃを可能な限り外側に配置し、その他の各露出電極の位置は、ソース露出電極２１Ｃを基準として配置している。
詳述すると、ソース露出電極２１Ｃと側辺６４とが離間する距離をＬ１０とすると、ゲート露出電極１９およびドレイン露出電極２０と側辺６４とが離間する距離もＬ１０となる。また、半導体基板１１の上辺である側辺６１とソース露出電極２１Ｄおよびドレイン露出電極２０とが離間する距離Ｌ１２は、Ｌ１０と同一である。また、半導体基板１１の左辺である側辺６３とソース露出電極２１Ｄ、２１Ｅ、２１Ｆとが離間する距離Ｌ１１も、Ｌ１０と同一である。更に、半導体基板１１の下辺である側辺６２とソース露出電極２１Ｆおよびゲート露出電極１９とが離間する距離Ｌ１３も、Ｌ１０と同一である。
図５（Ｂ）を参照して、ソース露出電極２１Ｃの右方側には、ゲート配線４７およびドレイン配線４８が引き回されている。ソース露出電極２１Ｃと側辺６４とが離間する距離Ｌ１０は、実装時にソース露出電極２１Ｃに溶着される半田が、ゲート配線４７およびドレイン配線４８とショートしない範囲で、できうる限り短く設定される。例えば、ゲート配線４７とソース露出電極２１Ｃとの離間距離Ｌ２０を、これらを被覆する被覆絶縁層１８の厚みよりも長くする。
上記のように、実装時のショート等を勘案してソース露出電極２１Ｃが側辺６４と離間する距離Ｌ１０を設定し、この距離Ｌ１０を基準として他の露出電極の位置を決定することで、全ての露出電極をできうる限り外側に且つバランス良く配置することができる。よって、リフロー工程において半導体装置１０が不用意にローテーション等してしまうことを抑止することができる。
図６（Ａ）を参照して、図５に示した半導体装置１０の変形例を説明する。ここで示す半導体装置１０は図５に示したものと基本的には同様であり、各露出電極の形状が異なる。具体的には、先ず、ゲート露出電極１９およびドレイン露出電極２０が略矩形形状を呈している。更に、上下に分離し且つその一部が右方に向かって伸びるソース露出電極２１Ｇ、２１Ｈが形成されている。係る形状であっても、ソース露出電極２１Ｇ、２１Ｈの右端部と側辺６４との距離Ｌ１０を規定し、距離Ｌ１０を基準にして他の露出電極と各側辺との距離を決定している。このように、ソース露出電極２１Ｇ、２１Ｈの面積を大きくすると、実装時に塗布される半田量が多くなるので、実装時に半導体装置１０を安定化することは容易ではないが、各露出電極を極力外側に且つ均等に配置することで、実装時に半導体装置１０を安定化することを可能としている。
図６（Ｂ）に示す半導体装置１０の構成は、図６（Ａ）に示したものと基本的には同様であり、ソース露出電極２１が一体化している点が異なる。かかる構成であっても、ソース露出電極２１の右端部と側辺６４との距離Ｌ１０を規定し、距離Ｌ１０を基準にして他の露出電極と各側辺との距離を決定することで、上記した効果を奏することができる。
実施形態について説明したが、本発明は、これに限定されるものではなく、本発明の要旨を逸脱しない範囲で変更が可能である。
１０、１０Ａ、１０Ｂ 半導体装置
１１ 半導体基板
１５ ゲート電極
１６ ドレイン電極
１７ ソース電極
１８ 被覆絶縁層
１９、１９Ａ、１９Ｂ ゲート露出電極
２０、２０Ａ、２０Ｂ ドレイン露出電極
２１、２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ、２１Ｆ、２１Ｇ、２１Ｈ ソース露出電極
２２ プラグ
２３ プラグ
２４ ゲート埋込電極
２５ ゲート酸化膜
２６ ボディ領域
２７ エピタキシャル層
２８ 基板層
４０ 導電路
４１ 導電路
４２ 導電路
４３ 導電路
４４ 導電路
４７ ゲート配線
４８ ドレイン配線
５０ コンデンサ
５１ コンデンサ
５２ コンデンサ
５３ インダクタ
５４ 基準線
６１ 側辺
６２ 側辺
６３ 側辺
６４ 側辺

Claims (6)

  1. 相対向する第１主面および第２主面を有する半導体基板と、
    前記半導体基板に形成された、ゲート領域、ドレイン領域、および、ソース領域と、
    前記ゲート領域と接続されて前記半導体基板の前記第１主面に形成されたゲート電極、前記ドレイン領域と接続されて前記半導体基板の前記第１主面に形成されたドレイン電極、並びに、前記ソース領域と接続されて前記半導体基板の前記第１主面に形成されると共に前記ゲート電極および前記ドレイン電極よりも面積が大きいソース電極と、
    前記半導体基板の前記第１主面側で、前記ゲート電極、前記ドレイン電極、および、前記ソース電極を少なくとも一部被覆する被覆絶縁層と、
    前記被覆絶縁層から露出する前記ゲート電極から成るゲート露出電極、前記被覆絶縁層から露出する前記ソース電極から成るソース露出電極、および、前記被覆絶縁層から露出する前記ドレイン電極から成るドレイン露出電極と、を具備し、
    前記ソース電極の一部は、前記ゲート電極と前記ドレイン電極との間に配置され、
    前記ソース露出電極は、前記ゲート露出電極と前記ドレイン露出電極との間に配置されることを特徴とする半導体装置。
  2. 前記ゲート露出電極、前記ソース露出電極および前記ドレイン露出電極は、前記半導体基板の一側辺に対して平行な基準線に対して線対称となるように配置されることを特徴とする請求項１に記載の半導体装置。
  3. 前記ソース露出電極は、前記基準線に対して線対称な形状を呈していることを特徴とする請求項２に記載の半導体装置。
  4. 前記ドレイン露出電極と前記ゲート露出電極との間に配置される前記ソース露出電極は、前記ドレイン領域または前記ゲート領域と接続された配線から離間した内側に配置され、
    他の前記ソース露出電極、前記ドレイン露出電極および前記ゲート露出電極が前記半導体基板の側辺と離間する距離は、前記ソース露出電極と前記半導体基板の側辺との離間距離と同等であることを特徴とする請求項１から請求項３の何れかに記載の半導体装置。
  5. 前記ソース電極の周囲に、前記ゲート領域と前記ゲート電極とを接続するゲート配線を配置することを特徴とする請求項１から請求項４の何れかに記載の半導体装置。
  6. 請求項１から請求項５の何れかに記載された前記半導体装置と、
    前記半導体装置が実装された実装基板上の導電路と、を具備することを特徴とする電力変換回路。
JP2017119932A 2017-06-19 2017-06-19 半導体装置および電力変換回路 Pending JP2019004117A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017119932A JP2019004117A (ja) 2017-06-19 2017-06-19 半導体装置および電力変換回路
TW107113382A TW201911568A (zh) 2017-06-19 2018-04-19 半導體裝置及電源轉換電路
CN201810383439.5A CN109148568A (zh) 2017-06-19 2018-04-26 半导体装置及电源转换电路
US15/995,164 US20180366576A1 (en) 2017-06-19 2018-06-01 Semiconductor device and power conversion circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017119932A JP2019004117A (ja) 2017-06-19 2017-06-19 半導体装置および電力変換回路

Publications (1)

Publication Number Publication Date
JP2019004117A true JP2019004117A (ja) 2019-01-10

Family

ID=64658409

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017119932A Pending JP2019004117A (ja) 2017-06-19 2017-06-19 半導体装置および電力変換回路

Country Status (4)

Country Link
US (1) US20180366576A1 (ja)
JP (1) JP2019004117A (ja)
CN (1) CN109148568A (ja)
TW (1) TW201911568A (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6830959B2 (en) * 2002-01-22 2004-12-14 Fairchild Semiconductor Corporation Semiconductor die package with semiconductor die having side electrical connection
JP5132977B2 (ja) * 2007-04-26 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW201911568A (zh) 2019-03-16
US20180366576A1 (en) 2018-12-20
CN109148568A (zh) 2019-01-04

Similar Documents

Publication Publication Date Title
JP6683621B2 (ja) パワーモジュールおよびパワー回路
US8896107B2 (en) High power semiconductor package with conductive clip
WO2015019519A1 (ja) Ｄｃ－ｄｃコンバータモジュール
JP6271765B1 (ja) 半導体モジュール
US9698701B2 (en) Power module packaging structure and method for manufacturing the same
US9054088B2 (en) Multi-component chip packaging structure
US8064202B2 (en) Sandwich structure with double-sided cooling and EMI shielding
US10530354B2 (en) Insulated gate semiconductor device and method for manufacturing insulated gate semiconductor device
WO2017183384A1 (ja) 電源モジュールおよび電源装置
JPWO2019012678A1 (ja) 電子モジュール
US9673135B2 (en) Semiconductor device having mirror-symmetric terminals and methods of forming the same
JP2019004117A (ja) 半導体装置および電力変換回路
WO2022004420A1 (ja) 電源モジュール
US10497631B2 (en) Insulated DC-DC converter
JP6365772B2 (ja) パワーモジュール
US20190035707A1 (en) Electronic module
JP6935851B2 (ja) 電力変換回路モジュール
US20230402922A1 (en) Power converter
JP6352556B1 (ja) 半導体装置
JP2022167605A (ja) 半導体モジュール
TWI514548B (zh) 一種應用於功率切換器電路的半導體封裝結構
JP2012028529A (ja) 半導体装置及びｄｃ−ｄｃコンバータ
JPWO2019181147A1 (ja) 制御回路モジュール、電子部品の接続構造および電力変換装置
JP2016092099A (ja) 半導体装置
JP2007157772A (ja) 回路装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20170703

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20190717