JP2018514877A - 基準電圧 - Google Patents

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Abstract

電圧基準回路は、電圧制御電流源と、第1閾値電圧を有する第1基準金属酸化膜電界効果トランジスタと、第1閾値電圧とは異なる第2閾値電圧を有する第2基準金属酸化膜電界効果トランジスタと、電流ミラーと、負荷と、を含む。基準電圧を作るために、電圧制御電流源は、第1閾値電圧と第2閾値電圧との間の差異に比例する第1電流を生成するよう構成され、電流ミラーは、負荷を流れる第1電流の縮小版である第2電流を生成するよう構成されている。【選択図】図1

Description

本発明は、特に限定されたものではないが、アナログ・デジタル変換器(以後、ADCと呼ぶ)内における使用に適した基準電圧の生成に関する。基準電圧回路はADC内における重要な構成要素である。なぜなら基準電圧回路により基準値が提供され、正確なデジタル値を割り当てるために、アナログ入力と基準値との比較が行われるためである。
基準電圧は十分な利得誤差性能を達成するために高い絶対精度を有することが必要である。これは、物理的に実装されたときのADCの伝達関数が、設計時の理想的伝達関数と可能な限り厳密に合致すべきであることを意味する。基準電圧に関するさらなる重要な要因は、利得誤差ドリフトに対する温度の効果が小さくなるよう基準電圧が低い温度係数を有することである。
従来の温度安定性を有する電圧基準回路は、通常は、バンドギャップリファレンス回路(絶対零度においてシリコンに関連付けられた1.22eVのバンドギャップを電荷担体(すなわち電子または正孔)が克服するために要求される電圧に近い1.25V出力電圧を発生させるためにバンドギャップリファレンス回路と名付けられている)を提供するよう構成されたバイポーラ接合トランジスタ(BJT)を使用して構築される。係るバンドギャップリファレンス回路は、低い温度依存性を有する出力電圧を生成するために、異なる電流密度で動作する2つのp−n接合間の電圧差を使用して動作する。一方、係るバンドギャップリファレンス回路は通常、シリコンにおいて実装された場合にはかなりの物理的面積が占有される。実装によっては、ADCの利用可能な面積のうちの20%もが電圧基準回路により占められることとなる。
第1の態様によれば、本発明では、
電圧制御電流源と、
第1閾値電圧を有する第1基準MOSFETと、
前記第1閾値電圧とは異なる第2閾値電圧を有する第2基準MOSFETと、
電流ミラーと、
負荷と、
を含み、
基準電圧を作るために、電圧制御電流源は、第1閾値電圧と第2閾値電圧との間の差異に比例する第1電流を生成するよう構成され、電流ミラーは、負荷を流れる第1電流の縮小版である第2電流を生成するよう構成されている、
電圧基準回路が提供される。
したがって、本発明が、2つの金属酸化膜電界効果トランジスタ(MOSFET)のそれぞれの閾値電圧間の差異を利用して動作する電圧基準回路を提供することが当業者には明らかであろう。これにより、物理的実装面積要求値を最小化する一方で温度安定的である基準電圧出力が生成される。通常の実装では、本発明は、例えば従来の電圧基準回路を使用した場合に必要となるであろう面積の1/4のみを必要とし得る。電流ミラーは、電圧制御電流源(VCCS)からの差動閾値電圧に依存する出力電流を所望のレベルに縮小させ、その後、特定の負荷に対して、オームの法則にしたがって前記負荷の両端間で電圧降下を生成するために、電流を流すよう作用する。前記電圧降下は、回路から出力される基準電圧として作用する。
当該技術分野で周知の電圧制御電流源を実装する方法は本質的にいくつか存在する。一方、好適な組の実施形態では、電圧制御電流源は演算相互コンダクタンス増幅器である。その動作範囲内で、演算相互コンダクタンス増幅器(OTA:operational transconductance amplifier)は、2つの入力電圧の差異に比例する出力電流を生成する。理想的なOTAでは、差動入力電圧と出力電流との間には線形関係が存在する。これら2つの量に関連する定数係数は増幅器の相互コンダクタンスgとよばれる。
電圧制御電流源に対する入力は、第1閾値電圧および第2閾値電圧のいずれかが大きくなるよう、構成され得る。なぜならこの回路は前記閾値電圧間の差異を利用して動作するためである。一方、好適な組の実施形態では、前記第1閾値電圧は前記第2閾値電圧よりも大きい。
当業者は、これらのトランジスタに関連付けられた特定の閾値電圧が製造プロセスに応じて変化することを理解するであろう。一方、1組の実施形態では第1閾値電圧は300mV〜800mVの範囲である。重なり合う組の実施形態では、第2閾値電圧は200mV〜700mVの範囲である。
現代の半導体設計ではしばしば、特定用途集積回路(ASIC)設計に対して標準ライブラリアプローチが利用される。係るアプローチでは、標準的な「ビルディングブロック」または「セル」のライブラリが、ASIC内でADCなどの所望の機能を実装するために使用される。閾値電圧トランジスタは、係るライブラリに対する一般的な構成要素であり、通常は、高電圧閾値(HVT)、標準電圧閾値(SVT)、および低電圧閾値(LVT)などの三つ揃いの形で存在する。これらの閾値電圧トランジスタは、設計者が好適であるとみなす、アプリケーションにおいて使用される特定の特徴的な電力消費およびクリティカルタイミングパスを有する。出願者は、これらのトランジスタを利用する利点を理解しているため、1組の実施形態では、第1基準MOSFETは高電圧閾値トランジスタである。他の重なり合う組の実施形態では、第2基準MOSFETは標準電圧閾値トランジスタである。
閾値電圧比較は、前述のHVTまたはSVTトランジスタのいずれかに代わって、LVT、または、超高閾値電圧(VHVT:very high threshold voltage)もしくは極低電圧閾値(eLVT:extremely low voltage threshold)などの他種類の閾値トランジスタを使用しても等しく実施され得る。したがって代替的な組の実施形態では、第1基準MOSFETは標準電圧閾値トランジスタである。さらに代替的な組の実施形態では、第2基準MOSFETは低電圧閾値トランジスタである。
典型的な実装では、eLVTは、200mV〜400mVの範囲の閾値電圧を有し得、LVTは300mV〜500mVの範囲の閾値電圧を有し得、SVTは400mV〜600mVの範囲の閾値電圧を有し得、HVTは500mV〜700mVの範囲の閾値電圧を有し得、VHVTは600mV〜800mVの範囲の閾値電圧を有し得る。
電圧制御電流源からの出力電流が流れる負荷は、任意種類の負荷であり得るが、好適には抵抗性である。好適な組の実施形態では、負荷は可変抵抗器である。可変負荷を提供することにより、基準電圧(すなわち、前記負荷における電圧降下)は、オームの法則にしたがって抵抗を変化させることにより制御が可能となる。好適な組の実施形態では、可変抵抗器はデジタル的に制御され得る。これにより、実行時においてマイクロコントローラまたは任意の他の係る装置による抵抗の微調整が可能となる。その結果、同一回路を使用していくつかの異なる基準電圧を生成することと、前記基準電圧を修正してそれにより温度変動などの外的要因に起因する変動を相殺することと、が可能となる。
本発明に好適ないくつかの電流ミラー構成が当該技術分野で周知である。一方、1組の好適な実施形態では、電流ミラーは第1ミラートランジスタおよび第2ミラートランジスタを含む。好適には、これらのミラートランジスタは、それぞれのゲート端子が共有ゲート電圧に接続されるよう、構成される。係る構成では、第1ミラートランジスタはダイオード接続構成(すなわちゲート端子およびドレイン端子が互いに接続された状態)であり、第2ミラートランジスタは共通ソース構成(すなわちゲート端子が入力として機能し、ドレイン端子が出力として機能する状態)である。これらのトランジスタにおける相違により、第1ミラートランジスタを流れる第1ミラー電流が、特定因数分の1に縮小され、それにより、第1ミラー電流に比例する、第2ミラートランジスタを流れる第2ミラー電流の生成が可能となる。好適な組の実施形態では、第1ミラートランジスタは第1幅を有し、第2ミラートランジスタは第2幅を有する。なお前記第1幅および前記第2幅は異なる。係る実施形態では、前記第1幅と前記第2幅との間の比は、前記第1ミラー電流と前記第2ミラー電流との間の電流比を提供する。他の実施形態では、第1幅および第2幅は同一である。第1ミラートランジスタのドレイン端子は、固定抵抗を介して第1基準MOSFETおよび第2基準MOSFETのいずれかのドレイン端子に接続され得る。それにより固定抵抗の両端間の電圧降下は、固定入力電圧を電圧制御電流源に提供する。
本発明の一実施形態について単に例示として、以下の添付の図面を参照して、ここで説明する。
本発明に係る電圧基準回路の回路図である。 典型的な作動範囲における温度の関数としての基準電圧のシミュレーショングラフである。
図1では、本発明に係る電圧基準回路1の回路図が示されている。電圧基準回路1は、演算相互コンダクタンス増幅器として構成された演算増幅器2と、HVTトランジスタ4と、SVTトランジスタ6と、第1電流源トランジスタ8および第2電流源トランジスタ10と、電流ミラートランジスタ12と、固定抵抗14と、デジタル制御入力18を有するデジタル制御可能な可変抵抗16と、を含む。
第1電流源トランジスタ8および第2電流源トランジスタ10はそれぞれHVTトランジスタ4およびSVTトランジスタ6に電流を供給し、次にHVTトランジスタ4およびSVTトランジスタトランジスタ6はそれぞれ入力電圧20および入力電圧22を生成し、入力電圧20および入力電圧22は演算増幅器2に供給される。HVTトランジスタ4およびSVTトランジスタ6は、個々のゲート端子およびドレイン端子が接続され、さらに演算増幅器2の非反転入力および反転入力にそれぞれ接続されるよう、構成される。SVTトランジスタ6の場合、共通のゲート端子およびドレイン端子は固定抵抗14を介して演算増幅器2の反転入力に接続される。
第2電流源トランジスタ10により供給される電流が固定抵抗14を流れると、オームの法則にしたがって固定抵抗14の両端間に電圧降下が生じる。この電圧降下は反転入力22を演算増幅器2に提供する。演算増幅器2からの増幅器出力電圧26が第1電流源トランジスタ8および第2電源流トランジスタ10のゲートに接続されているため、前記トランジスタのチャネル幅は、非反転入力電圧20および反転入力電圧22が収束に向かって駆動されるよう、変化される。HVTトランジスタ4およびSVTトランジスタ6が各トランジスタの物理的差異のために異なる閾値電圧を有するため、電圧20と電圧22との間の差異は、固定抵抗14の両端間における電圧降下を変化させることにより、補償されなければならない。
電流ミラートランジスタ12は、第2電流源トランジスタ10の因数B倍の物理的広さとなる。幅がこのように異なるため、電流ミラートランジスタ12を流れる電流は第2電流源トランジスタ10を流れる電流のB倍の大きさとなる。次に、このより大きいミラー電流が可変抵抗16を流れ、その結果、基準電圧出力24が生じる。
nビットデジタル制御信号18が可変抵抗16に供給され、その結果、抵抗値が所望の値に変化する。この可変抵抗により、基準電圧出力24の実行時微調整が可能となる。
したがって、基準電圧出力24がHVTトランジスタ4とSVTトランジスタ6との間の閾値電圧差に基づくものであることが理解され得る。
ここで、HVTトランジスタ4およびSVTトランジスタ6が弱反転であると仮定する。このことは、各トランジスタのゲート端子およびソース端子間の電位差が前記トランジスタの閾値電圧より小さい(すなわちVGS<Vth)ことを意味する。したがって、これらのトランジスタはそれぞれの閾値下領域内で動作しており、それぞれのドレイン電流は、Solid State Electronic Devices (Streetman Banerjee, page 311)に記載の式1により求められる。
Figure 2018514877
式中、nは、次の式2により求められるように、チャネルの空乏静電容量C、界面準位MOS静電容量Cit、および絶縁体静電容量Cに依存する変数である。
Figure 2018514877
を簡素化するために、第1項を、式3におけるように、Iとして定義する。
Figure 2018514877
>KT/qであると仮定すると、
Figure 2018514877
となる。このように近似して式3を式1に代入することにより、ドレイン電流Iは次の式4のように表され得る。
Figure 2018514877
次に、HVTトランジスタ4およびSVTトランジスタ6の各トランジスタに対するゲート・ソース電圧VGSは、それぞれ式5および式6で示すように表され得る。
Figure 2018514877
Figure 2018514877
式7はパラメータsを導入する。sは閾値下の勾配を表し、次の式により与えられる。
Figure 2018514877
式2を式7に代入してnについて解くことにより、式8の表現が得られる。
Figure 2018514877
式8を式5および式6に代入することにより、それぞれ式9および式10において提供されるVGS_HVTおよびVGS_SVTに対する以下の表現が得られる。
Figure 2018514877
Figure 2018514877
図1における演算相互コンダクタンス増幅器では電圧20および電圧22が等しいことが保証されるため、HVTトランジスタ4のゲート・ソース電圧は、SVTトランジスタ6のゲート・ソース電圧と、固定抵抗14の両端間の電圧降下と、の合計に等しくなければならない(すなわちVGS_HVT=VGS_SVT+VR0)。したがって、VR0として示される抵抗14の両端間の電圧は次の式11により与えられる。
Figure 2018514877
両方のトランジスタ4および6の閾値下の勾配が同様である(すなわち、
Figure 2018514877
)と仮定すると、固定抵抗14の両端間の電圧降下VR0は式12により与えられる。
Figure 2018514877
これは、関係式
Figure 2018514877
を使用して、対数の形で次の式13のようにも表され得る。
Figure 2018514877

Figure 2018514877
で置き換えると、VR0は次の式14を提供する。
Figure 2018514877
ここで、HVTトランジスタ4およびSVTトランジスタ6の長さが同一であると仮定する。可変抵抗16は固定トランジスタ14における電流の縮小版を見るため、VREFとして示される基準電圧出力24は式15として表される。
Figure 2018514877
図2では、典型的な作動範囲における温度26の関数としての基準電圧24のシミュレーショングラフが示されている。シミュレーションから、対数項が1よりも大きい場合には第2項
Figure 2018514877
が温度とともに増加する一方で、HVTトランジスタ4の閾値電圧とSVTトランジスタ6の閾値電圧との間の差異(すなわち)
Figure 2018514877
が温度とともに減少することが観察され得る。
図2内の軌跡28は、これらの効果のそれぞれが両極端において優勢であり、極小点30の両側で温度が変化するにつれて基準電圧24が増加することを示す。
したがって、電圧基準回路が説明されたことが理解されるであろう。特定の実施形態について詳細に説明してきたが、多数の変形および変更が本発明の範囲内で可能である。

Claims (12)

  1. 電圧制御電流源と、
    第1閾値電圧を有する第1基準金属酸化膜電界効果トランジスタと、
    前記第1閾値電圧とは異なる第2閾値電圧を有する第2基準金属酸化膜電界効果トランジスタと、
    電流ミラーと、
    負荷と、
    を含み、
    基準電圧を作るために、前記電圧制御電流源は、前記第1閾値電圧と前記第2閾値電圧との間の差異に比例する第1電流を生成するよう構成され、前記電流ミラーは、前記負荷を流れる第1電流の縮小版である第2電流を生成するよう構成されている、
    電圧基準回路。
  2. 前記電圧制御電流源は演算相互コンダクタンス増幅器である、請求項1に記載の電圧基準回路。
  3. 前記第1閾値電圧は前記第2閾値電圧よりも大きい、請求項1または2に記載の電圧基準回路。
  4. 前記第1閾値電圧は300mV〜800mVの範囲である、請求項3に記載の電圧基準回路。
  5. 前記第2閾値電圧は200mV〜700mVの範囲である、請求項3または4に記載の電圧基準回路。
  6. 前記負荷は抵抗性である、請求項1〜5のうちのいずれか1項に記載の電圧基準回路。
  7. 前記負荷は可変抵抗である、請求項6に記載の電圧基準回路。
  8. 前記電流ミラーは、それぞれのゲート端子が共有ゲート電圧に接続されるよう構成された第1ミラートランジスタおよび第2ミラートランジスタを含む、請求項1〜7のうちのいずれか1項に記載の電圧基準回路。
  9. 前記第1ミラートランジスタはダイオード接続構成である、請求項10に記載の電圧基準回路。
  10. 前記第2ミラートランジスタは共通ソース構成である、請求項8または9に記載の電圧基準回路。
  11. 前記第1ミラートランジスタは第1幅を有し、前記第2ミラートランジスタは第2幅を有し、前記第1幅および前記第2幅は異なる、請求項8〜10のうちのいずれか1項に記載の電圧基準回路。
  12. 前記第1幅および前記第2幅は同一である、請求項8〜10のうちのいずれか1項に記載の電圧基準回路。
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