JP2018508147A - バックパワリング防止付き出力ドライバ - Google Patents

Abstract

バッファトランジスタ（ＭＰ１）のゲートに結合された信号リード（ＰＣＬＴ）をパッド電圧（ＰａｄＳｉｇ）に帯電することで及びバッファトランジスタ（ＭＰ１）のボディ（２３５）をパッド電圧（ＰａｄＳｉｇ、ＮＷ）に帯電することで、バックパワー条件中、バックパワーからバッファトランジスタ（ＭＰ１）を保護するバックパワー防止回路（２０５）が提供される。【選択図】 図２

Description

関連出願への相互参照

[0001]本願は、参照により全体が本明細書に組み込まれる、２０１５年２月２５日に出願された、米国特許非仮出願第１４／６３１，３４７号の利益を主張する。

[0002]本願は、バックパワリング防止（back-powering prevention）に関し、より具体的には、バックパワリング防止付き出力ドライバに関する。

[0003]消費電力を低減するために、従来は、特定の動作モードでシステムの集積回路のうちのいくつかをパワーダウンする又はオフにする。そのとき、アクティブな集積回路は、同じシステム内の他の集積回路がパワーオンにされているかパワーオフされているかについて知らない可能性がある。アクティブな集積回路が、パワーオフされている集積回路と、入力信号を用いてそれを駆動することで通信しようと試みる場合、非アクティブな集積回路に適用される、結果として生じる「バックパワー」は、比較的大量の電流の消耗を引き起こし得る。加えて、バックパワーは、非アクティブな集積回路が通常動作へと後に遷移するとき、非アクティブな集積回路を強制的に望ましくない動作モードにし得、これは、不測の挙動又はグリッチを引き起こす。

[0004]バックパワー問題は、図１に示されるような例となるシステム１００を参照してより認識され得る。第１の集積回路１０５はアクティブであるため、その出力バッファＡ１は、バイナリハイ（電力供給電圧）信号を非アクティブな集積回路１１０へと送出（drive）し続ける。非アクティブな集積回路１１０上の受けピンＲＸは、受信バッファ（図示されない）に結合しており、ＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮのスタックによって形成される出力バッファにも結合する。集積回路１１０の通常動作中、プリドライバ回路は、所望の出力信号を作り出すために、トランジスタＭＰ及びＭＮのゲートを駆動する。しかしながら、集積回路１１０がパワーダウンされている非アクティブモード中、トランジスタＭＰ及びＭＮの両方のゲートは、接地へと放電する。従来と同じように、集積回路１１０は、ＲＸピンと電力供給レールＰＸとの間に結合された静電放電（ＥＳＤ）保護ダイオードＤ１を含む。別のＥＳＤ保護ダイオードＤ２は、接地とＲＸピンとの間に結合された。集積回路１１０が非アクティブであるときＰＸレールがパワーダウンされるため、ＥＳＤダイオードＤ１は、望ましくない漏れ電流が集積回路１０５からＰＸレールへと流れることとなるような、順方向バイアスされた状態になる。次いで、トランジスタＭＰのためのドレインとそのｎウェルとの間のＰＮ接合が順方向バイアスされた状態になり、寄生ダイオードＤ３によって表される。ＥＳＤダイオードＤ１及び寄生ダイオードＤ３を介してＰＸレール及びｎウェルへと流れる、結果として生じるバックパワー電流は、図１においてバックパワー電流経路１１５と表される。このバックパワー電流の伝導は、電力を浪費するだけでなく、再度電力供給され通常動作を再開しようと試みるとき、グリッチ又は集積回路１１０にとっての他の望ましくない状態をもたらし得る。

[0005]従って、バックパワー問題に対する低電力かつコンパクトな解決策が当技術分野では必要がある。

[0006]バックパワー問題に対する低電力かつコンパクトな解決策を提供するために、バックパワー条件に応答するバックパワー防止回路を有する被保護集積回路が提供される。本明細書で使用される場合、バックパワー状態又は条件は、被保護回路がパワーダウンされている間に、リモート集積回路が、アサートされた電圧信号を用いて被保護回路の入力／出力（Ｉ／Ｏ）ピンを駆動するときに存在する。バックパワー防止回路は、ＰＭＯＳバッファトランジスタのゲート及びボディの両方をＩ／Ｏピンに結合することで、バックパワー条件中、被保護集積回路内のＰＭＯＳバッファトランジスタを保護する。本明細書で使用される場合、「ピン」又は「パッド」という用語は、概して、それを介して集積回路が信号を受ける及び送るあらゆる構造体（ピン、パッド、等）を指すために使用される。故に、ＰＭＯＳバッファトランジスタのゲート及びボディは、バックパワー条件中、バックパワー防止回路によってＩ／Ｏピン電圧へと帯電される。そのゲートのこの帯電は、ＰＭＯＳバッファトランジスタを切り離すため、バックパワー電流が、それを通って流れるのを防ぐ。加えて、Ｉ／Ｏピン電圧へのＰＭＯＳバッファトランジスタのボディの帯電は、バックパワー条件中、ＰＭＯＳバッファトランジスタ内での順方向バイアス寄生ダイオードの形成を防ぐ。有利に、バックパワー防止回路は、制御信号を受けることに関連して、被保護集積回路上に追加のピンを必要せず、リモート集積回路の任意の入れ替え又は再プログラミングも必要としない。これらの及び追加の有利な特徴は、例となる実施形態の以下の詳細な説明に関連してより良く認識され得る。

[0007]図１は、バックパワー電流経路を例示する従来のシステムの回路図である。 [0008]図２は、本開示の実施形態に係る、バックパワー防止回路を伴って構成された集積回路の回路図である。 [0009]図３は、図２のバックパワー防止回路に制御信号を供給するように構成された制御信号ジェネレータの回路図である。 [0010]図４は、本開示の実施形態に係る、バックパワー防止の例となる方法のためのフローチャートである。

発明の詳細な説明

[0011]本開示の実施形態及びそれらの利点は、以下に続く詳細な説明を参照することで、最良に理解される。同様の参照番号が、図のうちの１つ又は複数に例示される同様の要素を識別するために使用されることは認識されるべきである。

[0012]バックパワー問題に対する低電力かつコンパクトな解決策を提供するために、バックパワー条件に応答するバックパワー防止回路を有する第１の集積回路が提供される。本明細書で定義されるように、バックパワー状態又は条件は、第１の集積回路がパワーダウンされている間に、第２の集積回路が、電力供給電圧に帯電された信号を用いて第１の集積回路の入力／出力（Ｉ／Ｏ）ピンを駆動するときに存在する。再度図１を参照すると、バックパワー電流１１５が辿る３つの経路、即ち、ＥＳＤダイオードＤ１を通る第１の経路、ＰＭＯＳバッファトランジスタＭＰにおける順方向バイアスｐｎ接合から生じる寄生ダイオードＤ３を通る第２の経路、ＰＭＯＳバッファトランジスタＭＰのドレインからＮＭＯＳバッファトランジスタＭＮのドレインへの第３の経路がある。ＥＳＤダイオードＤ１を通る第１の経路は、既知の技法を使用して、例えば、スナップバックデバイスを介して、又は、ＥＳＤダイオードを専用ＥＳＤ浮遊バスに結合して、容易に対処される。従って、本明細書で開示されるバックパワー防止回路は、バックパワー条件のアサーションに応じて、ＰＭＯＳバッファトランジスタのゲート及びｎウェルにバイアスをかけることで、第２及び第３の電流経路に対処する。

[0013]バックパワー防止回路によって保護される集積回路が正常に動作している場合、集積回路の出力バッファにおけるＰＭＯＳバッファトランジスタのための電力レールは、その電力供給電圧レベルに帯電される。ＰＭＯＳバッファトランジスタのためのこの電力レールは、本明細書では、「ＰＸ」電力供給レールと表され、そのため、その電力供給電圧もまたＰＸ電力供給電圧と表さる。バックパワー防止回路は、通常動作中、ＰＸ供給電圧まで、ＰＭＯＳバッファトランジスタのためのｎウェルにバイアスをかける。バックパワー条件が存在する場合、ＰＸレールがゼロに放電するのに対して、出力バッファのためのピン又はパッドは、本明細書で「ＰＡＤＳＩＧ」電圧と示される電力供給電圧に、リモート集積回路によって帯電される。ＰＭＯＳバッファトランジスタにおける順方向バイアスｐｎ接合の形成を防ぐために、バックパワー防止回路は、バックパワー条件のアサーションに応じて、ＰＭＯＳバッファトランジスタのためのｎウェルをＰＡＤＳＩＧ電圧に帯電する。

[0014]通常動作中、プリドライバ回路は、図１に関連して説明されたような従来の方式で、信号リード又は制御経路を介してＰＭＯＳバッファトランジスタのためのゲートを駆動する。集積回路がパワーダウンされると、従来のＰＭＯＳバッファトランジスタのためのゲートは接地され、それにより、ＰＭＯＳバッファトランジスタは、ＰＡＤＳＩＧ電圧のアサーションに応じて、そのドレインに放電するであろう。そのようなバックパワー電流の放電は、それが電力を浪費するだけでなく通常の動作モードの再開に応じて異常な挙動を誘発し得る点で、前述したように有害である。バックパワー防止回路は、任意のバックパワー電流の放電を防ぐためにＰＭＯＳバッファトランジスタがオフに切り替えられることを確実にするために、ＰＭＯＳバッファトランジスタのゲートをＰＡＤＳＩＧ電圧に帯電することで、バックパワー条件のアサーションに応答する。

[0015]ＰＭＯＳバッファトランジスタのゲート上のアサートされたＰＡＤＳＩＧ電圧は、追加のバックパワー電流が、帯電された信号リードからプリドライバ回路へと流れ（drain）得る点で、出力信号リードを通してゲートに結合するプリドライバ回路に悪影響を与えるであろう。この課題に対処するために、バックパワー防止回路は、信号リード（制御経路とも表される）上でプリドライバ回路とＰＭＯＳバッファトランジスタのゲートとの間に結合された送信ゲートを含む。バックパワー条件のアサーションに応答して、バックパワー防止回路は、ＰＭＯＳバッファトランジスタの帯電されたゲートからプリドライバ回路を分離するために、送信ゲートを開ける（オフに切り替える）。これらの有利な特徴は、以下の例となる実施形態に関連してより良く認識され得る。

[0016]例となるバックパワー防止回路２０５を含む集積回路２００が図２に示される。バックパワー防止回路２０５は、プリドライバ２１５と入力／出力パッドＰＡＤＳＩＧとの間に結合される。プリドライバ２１５は、ＰＭＯＳバッファトランジスタＭＰ１およびＮＭＯＳバッファトランジスタＭＮ１の直列組み合わせを備える出力バッファ２２０を駆動する。特に、プリドライバ２１５は、制御経路ＰＣＴＬを介してバッファトランジスタＭＰ１のゲートを駆動し、同様に、制御経路ＮＣＴＬを介してバッファトランジスタＭＮ１のゲートを駆動する。バッファトランジスタＭＮ１のソースが接地に結合するのに対して、バッファトランジスタＭＰ１のソースは、ＰＸ電力レールに結合する。バッファトランジスタＭＰ１及びＭＮ１のためのドレインは、共に、ＰＡＤＳＩＧパッドに結合する。前述したように、ＰＸ電力レールは、ＥＳＤダイオードを介してＰＡＤＳＩＧパッドに結合しない。故に、バックパワー条件中、ＰＸ電力レールを帯電する順方向バイアスＥＳＤダイオードから保護する必要はない。

[0017]バックパワー条件に応答して、ＰＸ電力レールは、集積回路２００がパワーダウンされているとき、接地に向けて放電するであろう。しかしながら、そのようなケースでは、ＰＡＤＳＩＧ電圧がアサートされるため、バッファトランジスタＭＰ１のドレインであったものがソースとして機能し得る。従来の集積回路では、その集積回路のパワーダウン中、制御経路ＰＣＴＬが放電されるため、バッファトランジスタＭＰ１がオンに切り替えられ、次に、不必要にＰＸ電力レールを帯電することもあり得た。この条件を防ぐために、バックパワー防止回路２０５は、制御経路ＰＣＴＬをＰＡＤＳＩＧパッドに結合するために、バックパワー条件のアサーションに応答して閉じるスイッチを含む。例えば、ＰＭＯＳスイッチトランジスタＭＰ２が、このスイッチとして機能し得る。スイッチトランジスタＭＰ２のソースがＰＡＤＳＩＧパッドに結合するのに対して、そのゲートは、ＰＸ電力レールに結合する。スイッチトランジスタＭＰ２のドレインは、制御経路ＰＣＴＬに繋がれている。ＰＸ電力レールの電圧がバックパワー条件中放電されると、スイッチトランジスタＭＰ２はオンに切り替わり、制御経路ＰＣＴＬをＰＡＤＳＩＧ電圧に帯電する。この方法では、次に、バックパワー条件のアサーションに応答して、バッファトランジスタＭＰ１がバックパワー防止回路２０５によってオフに切り替えられ、それにより、ＰＸ電力レールの電圧は、リモート集積回路によるＰＡＤＳＩＧ電圧のアサーションに関わらず、安全に接地に放電し得る。

[0018]バッファトランジスタＭＰ１のｎウェル２３５に関連して順方向バイアスｐｎ接合の形成から保護するために、制御信号ジェネレータ２２５は、バックパワー条件のアサーションに応答して、ＰＡＤＳＩＧ電圧までｎウェルにバイアスをかけるｎウェルバイアス信号（ＮＷ）を生成する。制御信号ジェネレータ２２５は、図３でより詳細に示される。ＮＷバイアス信号は、ＰＭＯＳトランジスタ３３５及びＰＭＯＳトランジスタ３２０のドレインにおいて作り出される。ＰＭＯＳトランジスタ３３５のソースは、ＰＡＤＳＩＧパッドに結合する。対照的に、ＰＭＯＳトランジスタ３２０のソースは、ＰＸ電力レールに結合する。トランジスタ３２０のためのｎウェル３２５及びトランジスタ３３５のためのｎウェル３３０は、ＮＷバイアス信号によってバイアスがかけられ、故に、これらのトランジスタのためのドレインに結合する。ＰＸ電力レールは、トランジスタ３３５のゲートに結合する。バックパワー条件では、ＰＸ電力レール電圧が放電され、それにより、次に、トランジスタ３３５がオンに切り替えられ、これは、バックパワー条件中、ＮＷバイアス信号をＰＡＤＳＩＧ電圧に帯電する。再度図２を参照すると、次に、ＮＷバイアス信号がＰＡＤＳＩＧ電圧に帯電されるため、順方向バイアス寄生ダイオードは、バックパワー条件中、バッファトランジスタＭＰ１において形成されない。同様に、対応するｎウェル３２５及び３３０もＮＷバイアス信号によってバイアスがかけられるため、順方向バイアス寄生ダイオードは、制御信号ジェネレータ２２５におけるトランジスタ３２０及び３３５において形成されない。スイッチトランジスタＭＰ２もまた、そのｎウェルがＮＷバイアス信号によってバイアスがかけられており、故に、同様に、順方向バイアス寄生ダイオードの形成から保護される。

[0019]前述したように、バックパワー条件中のＰＡＤＳＩＧ電圧への制御経路ＰＣＴＬのバイアスかけは、バックパワー電流がプリドライバ２１５へと伝導し得るような、プリドライバ２１５に悪影響を与え得る。故に、バックパワー防止回路２０５は、制御経路ＰＣＴＬとプリドライバ２１５との間に結合された送信ゲート２３０をオフに切り替える（開ける）ように機能する。特に、制御信号ジェネレータ２０５は、バックパワーイネーブル（ＢＰ＿ＥＮ）バイアス信号を用いて、送信ゲート２３０におけるＰＭＯＳトランジスタＭＰ３のゲートを駆動する。加えて、ＰＸ電力レールは、送信ゲート２３０におけるＮＭＯＳトランジスタＭＮ３のゲートに結合する。バックパワー条件では、故に、トランジスタＭＮ３は、オフに切り替えられる。バックパワー条件のアサーションに応答してＰＭＯＳトランジスタＭＰ３をオフに切り替えるためにＢＰ＿ＥＮバイアス信号を送出するために、制御信号ジェネレータ２２５は、ＰＭＯＳトランジスタ３０５およびＮＭＯＳトランジスタ３１０の直列スタックによって形成されたインバータを含む。トランジスタ３０５のソースは、ＰＡＤＳＩＧパッドに結合し、そのドレインは、トランジスタ３２０のゲートに結合する。トランジスタ３１０のためのソースが接地に結合するのに対して、そのドレインはまた、トランジスタ３２０のゲートに結合する。ＰＸレールは、トランジスタ３１０及び３０５のためのゲートに結合し、これらは、結果として生じるインバータのための入力ノードとして機能する。順方向バイアス寄生ダイオードの形成から保護するために、トランジスタ３１０のためのボディは、接地に繋がれているのに対して、トランジスタ３１５のためのボディは、ＰＡＤＳＩＧパッドに繋がれている。トランジスタ３０５及び３１０のためのドレインは、結果として生じるインバータのための出力ノードとして機能する。トランジスタ３２０のためのゲート電圧及びＢＰ＿ＥＮバイアス信号電圧を決定するのは、このインバータの出力ノードのための電圧である。

[0020]バックパワー条件中、接地されたＰＸレールは、ＢＰ＿ＥＮバイアス信号がＰＡＤＳＩＧ電圧と等しくなるように、トランジスタ３０５をオンに切り替える。次に、送信ゲート２３０におけるトランジスタＭＰ３は、バックパワー条件中、帯電された制御経路ＰＣＴＬからプリドライバ２１５を保護するために、ＰＡＤＳＩＧ電圧へのＢＰ＿ＥＮバイアス信号の帯電によってオフに切り替えられる。プリドライバ２１５に更なる保護を提供するために、バックパワー防止回路２０５は、制御経路ＮＣＴＬを接地に結合するために、バックパワー条件のアサーションに応答して閉じる別のスイッチを含み得る。制御経路ＮＣＴＬのこの接地は、バックパワー条件がアサートされるとき、バッファトランジスタＭＮ１がオフに切り替えられることを確実にする。例えば、ＮＭＯＳスイッチトランジスタＭＮ２は、接地と制御経路ＮＣＴＬとの間に結合され得る。ＢＰ＿ＥＮバイアス信号は、スイッチトランジスタＭＮ２が、制御経路ＮＣＴＬを接地するために、バックパワー条件中、オンに切り替わるように、このトランジスタのゲートを駆動する。更に追加の保護を提供するために、バックパワー防止回路２０５は、プリドライバ回路２１５と制御経路ＮＣＴＬとの間に結合された送信ゲート２１０を含み得る。ＢＰ＿ＥＮバイアス信号は、送信ゲート２１０におけるＰＭＯＳトランジスタＭＰ４のゲートを駆動する。故に、トランジスタＭＰ４は、バックパワー条件のアサーションに応答して、オフに切り替えられる。ＮＷバイアス信号は、順方向バイアスされた寄生ダイオードの形成を防ぐために、トランジスタＭＰ４のためのｎウェルにバイアスをかける。ＰＸ電力レールは、バックパワー条件が生じることに応答して、送信ゲート２１０におけるＮＭＯＳトランジスタＭＮ４もまたオフになるように、このトランジスタのゲートに結合する。

[0021]通常動作中、ＰＸレール電圧は、ＰＸ電力供給レベルにアサートされる。次に、制御信号ジェネレータ２２５におけるトランジスタ３１０は、ＢＰ＿ＥＮバイアス信号を接地するためにオンに切り替わる。トランジスタ３３５は、ＰＡＤＳＩＧ電圧がハイであってもローであっても構わないようにオフに切り替わる。対照的に、トランジスタ３２０は、ＮＷバイアス信号がＰＸレール電圧に等しくなるようにオンに切り替わる。ＰＸレール電圧のハイ状態及びＢＰ＿ＥＮバイアス信号のロー状態は、通常動作中に望ましいように、送信ゲート２３０及び２１０を閉じる（オンに切り替える）。バックパワー防止回路２０５におけるトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４は、それらのｎウェルがＰＸレール電圧に帯電されるため、通常動作中、順方向バイアス寄生ダイオードの形成から保護される。加えて、ＢＰ＿ＥＮバイアス信号の接地が、スイッチトランジスタＭＮ２をオフに切り替えるのに対して、ＰＸレール電圧の帯電は、スイッチトランジスタＭＰ２をオフに切り替える。故に、制御経路ＰＣＴＬ及びＮＣＴＬは、通常動作中（ＰＸレールがパワーオンされているとき）、従来の方式で機能することができる。

[0022]スイッチトランジスタＭＰ２及び制御信号ジェネレータ２２５の組み合わせは、ＰＭＯＳバッファトランジスタに結合された電力供給レールがパワーダウンされている間の、パッドにおける、アサートされた電圧信号の受取りに応答して、ＰＭＯＳバッファトランジスタのボディ及びＰＭＯＳバッファトランジスタのゲートをパッドに結合するための手段を備えるとみなされ得る。回路２０５のようなバックパワー防止回路のための例となる動作方法が、ここから説明されるだろう。

[0023]例となる動作方法のためのフローチャートが図４に示される。方法は、第１のＩ／Ｏバッファトランジスタの第２の端子に結合された電力供給レールがパワーダウンされている間に、第１のＩ／Ｏバッファトランジスタの第１の端子に結合されたＩ／Ｏピンにおいて、アサートされた電圧信号を受ける動作４００から開始する。動作４００の例は、ソースに結合されたＰＸ電力レールがパワーダウンされている間の、バッファトランジスタＭＰ１のドレインにおけるＰＡＤＳＩＧ電圧のアサーションである。方法はまた、アサートされた電圧信号の受取り及び電力供給レールのパワーダウンに応答して生じる動作４０５を含み、アサートされた電圧信号を用いて、第１のＩ／Ｏバッファトランジスタのゲートに結合する信号リードにバイアスをかけることを備える。スイッチトランジスタＭＰ２のオンへの切替えを介したＰＡＤＳＩＧ電圧への制御経路ＰＣＴＬのバイアスがけは、動作４０５の例である。最後に、方法は、同様に、アサートされた電圧信号の受取り及び電力供給レールのパワーダウンに応答して行われる動作４１０を含み、アサートされた電圧信号を用いて、第１のＩ／Ｏバッファのボディにバイアスをかけることを備える。ＰＡＤＳＩＧ電圧を用いたｎウェル２３５のバイアスがけは、動作４１０の例である。

[0024]現時点までに当業者が認識することとなるように及び近い未来の特定のアプリケーションに依存して、多くの修正、置換及び変形が、本願の範囲から逸脱することなく、本開示のデバイスの材料、装置、構成及び使用方法において及びそれらに対してなされることができる。この点を踏まえて、本明細書で例示及び説明された特定の実施形態は幾つかの例にすぎないため、本開示の範囲は、それらの範囲に制限されるべきではなく、むしろ、以降に添付されている特許請求の範囲及びそれらの機能的な等価物のものと十分に釣り合うべきである。

[0024]現時点までに当業者が認識することとなるように及び近い未来の特定のアプリケーションに依存して、多くの修正、置換及び変形が、本願の範囲から逸脱することなく、本開示のデバイスの材料、装置、構成及び使用方法において及びそれらに対してなされることができる。この点を踏まえて、本明細書で例示及び説明された特定の実施形態は幾つかの例にすぎないため、本開示の範囲は、それらの範囲に制限されるべきではなく、むしろ、以降に添付されている特許請求の範囲及びそれらの機能的な等価物のものと十分に釣り合うべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
集積回路であって、
リモート集積回路から電圧信号を受けるように構成されたパッドと、
電力供給レールと、
前記パッドに結合された第１の端子を有し、前記電力供給レールに結合された第２の端子を有する第１のバッファトランジスタと、
第１の制御経路を介して前記第１のバッファトランジスタのゲートを駆動するように構成されたプリドライバと、
前記第１の制御経路と前記パッドとの間に結合された第１のスイッチと、前記第１のスイッチは、前記電力供給レールのパワーダウンに応答して、オンに切り替わるように構成される、
前記第１のバッファトランジスタのボディを前記パッドに結合することで、前記電力供給レールがパワーダウンされている間の前記電圧信号のアサーションに応答するように構成された制御信号ジェネレータと
を備える集積回路。
［Ｃ２］
前記プリドライバと前記第１の制御経路との間に結合された第１の送信ゲートを更に備え、ここにおいて、前記電力供給レールは、前記第１の送信ゲートにおけるＮＭＯＳトランジスタのゲートに結合し、前記制御信号ジェネレータは、前記第１の送信ゲートにおけるＰＭＯＳトランジスタのゲートを前記パッドに結合することで、前記電力供給レールがパワーダウンされている間の前記電圧信号の前記アサーションに応答するように更に構成される、
Ｃ１に記載の集積回路。
［Ｃ３］
前記第１のバッファトランジスタはＰＭＯＳトランジスタであり、前記第１の端子はドレインであり、前記第２の端子はソースであり、前記ボディはｎウェルである、Ｃ１に記載の集積回路。
［Ｃ４］
前記第１のスイッチは、前記パッドに結合されたソースと、前記第１の制御経路に結合されたドレインとを有するスイッチＰＭＯＳトランジスタを備え、前記電力供給レールは、前記スイッチングＰＭＯＳトランジスタのゲートに結合する、Ｃ１に記載の集積回路。
［Ｃ５］
前記制御信号ジェネレータは、前記電力供給レールがパワーダウンされている間の前記電圧信号のアサーションに応答して、前記スイッチＰＭＯＳトランジスタのボディを前記パッドに結合するように更に構成される、Ｃ４に記載の集積回路。
［Ｃ６］
前記制御信号ジェネレータは、
前記パッドに結合されたソースと、前記第１のバッファトランジスタの前記ボディに結合されたドレインとを有する第１のＰＭＯＳトランジスタと、
前記パッドに結合された電力供給ノードを有し、前記電力供給レールに結合された入力ノードと、前記第１の送信ゲートにおける前記ＰＭＯＳトランジスタの前記ゲートに結合された出力ノードとを有するインバータと
を備える、Ｃ２に記載の集積回路。
［Ｃ７］
制御信号ジェネレータは、前記電力供給レールに結合されたソースと、前記インバータの前記出力ノードに結合されたゲートと、前記第１のバッファトランジスタの前記ボディに結合されたドレインとを有する第２のＰＭＯＳトランジスタを更に備える、Ｃ６に記載の集積回路。
［Ｃ８］
前記パッドに結合された第１の端子を有し、接地に結合された第２の端子を有する第２のバッファトランジスタを更に備える、ここにおいて、前記プリドライバは、第２の制御経路を介して前記第２のバッファトランジスタのゲートを駆動するように更に構成される、Ｃ１に記載の集積回路。
［Ｃ９］
前記第２のバッファトランジスタは、前記パッドに結合されたドレインと、接地に結合されたソースと、接地に結合されたボディとを有するバッファＮＭＯＳトランジスタを備える、Ｃ８に記載の集積回路。
［Ｃ１０］
前記第２の制御経路と接地との間に結合された第２のスイッチを更に備える、Ｃ８に記載の集積回路。
［Ｃ１１］
前記第２のスイッチは、前記第２の制御経路に結合されたドレインと、接地に結合されたドレインとを有するＮＭＯＳスイッチトランジスタを備え、前記制御信号ジェネレータは、前記電力供給レールがパワーダウンされている間の前記電圧信号の前記アサーションに応答して、前記ＮＭＯＳスイッチトランジスタのゲートを前記パッドに結合するように更に構成される、Ｃ１０に記載の集積回路。
［Ｃ１２］
前記制御信号ジェネレータは、前記電力供給レールがパワーアップされている間、前記ＮＭＯＳスイッチトランジスタの前記ゲートを前記電力供給レールに結合するように更に構成される、Ｃ１１に記載の集積回路。
［Ｃ１３］
前記プリドライバと前記第２の制御経路との間に結合された第２の送信ゲートを更に備え、ここにおいて、前記電力供給レールは、前記第２の送信ゲートにおけるＮＭＯＳトランジスタのゲートに結合され、前記制御信号ジェネレータは、前記電力供給レールがパワーダウンされている間の前記電圧信号の前記アサーションに応答して、前記第２の送信ゲートにおけるＰＭＯＳトランジスタのゲートを前記パッドに結合するように更に構成される、Ｃ８に記載の集積回路。
［Ｃ１４］
前記制御信号ジェネレータは、前記電力供給レールがパワーアップされている間、前記第２の送信ゲートにおける前記ＰＭＯＳトランジスタの前記ゲートを接地に結合するように更に構成される、Ｃ１３に記載の集積回路。
［Ｃ１５］
方法であって、
第１のＩ／Ｏバッファトランジスタの第２の端子に結合された電力供給レールがパワーダウンされている間に、前記第１のＩ／Ｏバッファトランジスタの第１の端子に結合された入力／出力（Ｉ／Ｏ）ピンにおいて、アサートされた電圧信号を受けることと、
前記電力供給レールがパワーダウンされている間の前記アサートされた電圧信号の前記受取りに応答して、前記アサートされた電圧信号を用いて、前記第１のＩ／Ｏバッファトランジスタのゲートに結合する信号リードにバイアスをかけることと、
前記電力供給レールがパワーダウンされている間の前記アサートされた電圧信号の前記受取りに更に応答して、前記アサートされた電圧信号を用いて、前記第１のＩ／Ｏバッファトランジスタのボディにバイアスをかけることと
を備える方法。
［Ｃ１６］
前記電力供給レールの電力供給に応答して、前記第１のＩ／Ｏバッファトランジスタの前記ボディ及び前記信号リードの両方を前記Ｉ／Ｏピンから分離することと、
前記電力供給レールの前記電力供給に更に応答して、前記第１のＩ／Ｏバッファトランジスタの前記ボディを前記電力供給レールに結合することと
を更に備える、Ｃ１５に記載の方法。
［Ｃ１７］
前記電力供給レールがパワーダウンされている間の前記アサートされた電圧信号の前記受取りに更に応答して、前記信号リードとプリドライバとの間に結合された送信ゲートをオフに切り替えることと
を更に備える、Ｃ１５に記載の方法。
［Ｃ１８］
回路であって、
リモート集積回路から電圧信号を受けるように構成されたパッドと、
電力供給レールと、
前記パッドに結合されたドレインを有し、前記電力供給レールに結合されたソース端子を有するＰＭＯＳバッファトランジスタと、
前記電力供給レールがパワーダウンされている間の、前記パッドにおける、アサートされた電圧信号の受取りに応答して、前記ＰＭＯＳバッファトランジスタのボディ及び前記ＰＭＯＳバッファトランジスタのゲートを前記パッドに結合するための手段と
を備える回路。
［Ｃ１９］
第１の信号リードを介して前記ＰＭＯＳバッファトランジスタの前記ゲートを駆動するように構成されたプリドライバと、
前記第１の信号リードと前記プリドライバとの間に結合された第１の送信ゲートと、
前記電力供給レールがパワーダウンされている間の、前記パッドにおける、アサートされた電圧信号の前記受取りに応答して前記第１の送信ゲートをオフに切り替えるための、及び、前記電力供給レールが電力供給されることに応答して前記第１の送信ゲートをオンに切り替えるための手段と
を更に備える、Ｃ１８に記載の回路。
［Ｃ２０］
前記ＰＭＯＳバッファトランジスタと直列であるＮＭＯＳバッファトランジスタと、ここにおいて、前記プリドライバ回路は、第２の信号リードを介して前記ＮＭＯＳバッファトランジスタのゲートを駆動するように更に構成される、
前記プリドライバと前記第２の信号リードとの間に結合された第２の送信ゲートと、
前記電力供給レールがパワーダウンされている間の、前記パッドにおける、アサートされた電圧信号の前記受取りに応答して、前記第２の信号リードを接地し、前記第２の送信ゲートをオフに切り替えるための手段と
を更に備える、Ｃ１９に記載の回路。

Claims (20)

1. 集積回路であって、
   リモート集積回路から電圧信号を受けるように構成されたパッドと、
   電力供給レールと、
   前記パッドに結合された第１の端子を有し、前記電力供給レールに結合された第２の端子を有する第１のバッファトランジスタと、
   第１の制御経路を介して前記第１のバッファトランジスタのゲートを駆動するように構成されたプリドライバと、
   前記第１の制御経路と前記パッドとの間に結合された第１のスイッチと、前記第１のスイッチは、前記電力供給レールのパワーダウンに応答して、オンに切り替わるように構成される、
   前記第１のバッファトランジスタのボディを前記パッドに結合することで、前記電力供給レールがパワーダウンされている間の前記電圧信号のアサーションに応答するように構成された制御信号ジェネレータと
   を備える集積回路。
2. 前記プリドライバと前記第１の制御経路との間に結合された第１の送信ゲートを更に備え、ここにおいて、前記電力供給レールは、前記第１の送信ゲートにおけるＮＭＯＳトランジスタのゲートに結合し、前記制御信号ジェネレータは、前記第１の送信ゲートにおけるＰＭＯＳトランジスタのゲートを前記パッドに結合することで、前記電力供給レールがパワーダウンされている間の前記電圧信号の前記アサーションに応答するように更に構成される、
   請求項１に記載の集積回路。
3. 前記第１のバッファトランジスタはＰＭＯＳトランジスタであり、前記第１の端子はドレインであり、前記第２の端子はソースであり、前記ボディはｎウェルである、請求項１に記載の集積回路。
4. 前記第１のスイッチは、前記パッドに結合されたソースと、前記第１の制御経路に結合されたドレインとを有するスイッチＰＭＯＳトランジスタを備え、前記電力供給レールは、前記スイッチングＰＭＯＳトランジスタのゲートに結合する、請求項１に記載の集積回路。
5. 前記制御信号ジェネレータは、前記電力供給レールがパワーダウンされている間の前記信号電圧のアサーションに応答して、前記スイッチＰＭＯＳトランジスタのボディを前記パッドに結合するように更に構成される、請求項４に記載の集積回路。
6. 前記制御信号ジェネレータは、
   前記パッドに結合されたソースと、前記第１のバッファトランジスタの前記ボディに結合されたドレインとを有する第１のＰＭＯＳトランジスタと、
   前記パッドに結合された電力供給ノードを有し、前記電力供給レールに結合された入力ノードと、前記第１の送信ゲートにおける前記ＰＭＯＳトランジスタの前記ゲートに結合された出力ノードとを有するインバータと
   を備える、請求項２に記載の集積回路。
7. 制御信号ジェネレータは、前記電力供給レールに結合されたソースと、前記インバータの前記出力ノードに結合されたゲートと、前記第１のバッファトランジスタの前記ボディに結合されたドレインとを有する第２のＰＭＯＳトランジスタを更に備える、請求項６に記載の集積回路。
8. 前記パッドに結合された第１の端子を有し、接地に結合された第２の端子を有する第２のバッファトランジスタを更に備える、ここにおいて、前記プリドライバは、第２の制御経路を介して前記第２のバッファトランジスタのゲートを駆動するように更に構成される、請求項１に記載の集積回路。
9. 前記第２のバッファトランジスタは、前記パッドに結合されたドレインと、接地に結合されたソースと、接地に結合されたボディとを有するバッファＮＭＯＳトランジスタを備える、請求項８に記載の集積回路。
10. 前記第２の制御経路と接地との間に結合された第２のスイッチを更に備える、請求項８に記載の集積回路。
11. 前記第２のスイッチは、前記第２の制御経路に結合されたドレインと、接地に結合されたドレインとを有するＮＭＯＳスイッチトランジスタを備え、前記制御信号ジェネレータは、前記電力供給レールがパワーダウンされている間の前記電圧信号の前記アサーションに応答して、前記ＮＭＯＳスイッチトランジスタのゲートを前記パッドに結合するように更に構成される、請求項１０に記載の集積回路。
12. 前記制御信号ジェネレータは、前記電力供給レールがパワーアップされている間、前記ＮＭＯＳスイッチトランジスタの前記ゲートを前記電力供給レールに結合するように更に構成される、請求項１１に記載の集積回路。
13. 前記プリドライバと前記第２の制御経路との間に結合された第２の送信ゲートを更に備え、ここにおいて、前記電力供給レールは、前記第２の送信ゲートにおけるＮＭＯＳトランジスタのゲートに結合され、前記制御信号ジェネレータは、前記電力供給レールがパワーダウンされている間の前記電圧信号の前記アサーションに応答して、前記第２の送信ゲートにおけるＰＭＯＳトランジスタのゲートを前記パッドに結合するように更に構成される、請求項８に記載の集積回路。
14. 前記制御信号ジェネレータは、前記電力供給レールがパワーアップされている間、前記第２の送信ゲートにおける前記ＰＭＯＳトランジスタの前記ゲートを接地に結合するように更に構成される、請求項１３に記載の集積回路。
15. 方法であって、
    第１のＩ／Ｏバッファトランジスタの第２の端子に結合された電力供給レールがパワーダウンされている間に、前記第１のＩ／Ｏバッファトランジスタの第１の端子に結合された入力／出力（Ｉ／Ｏ）ピンにおいて、アサートされた電圧信号を受けることと、
    前記電力供給レールがパワーダウンされている間の前記アサートされた電圧信号の前記受取りに応答して、前記アサートされた電圧信号を用いて、前記第１のＩ／Ｏバッファトランジスタのゲートに結合する信号リードにバイアスをかけることと、
    前記電力供給レールがパワーダウンされている間の前記アサートされた電圧信号の前記受取りに更に応答して、前記アサートされた電圧信号を用いて、前記第１のＩ／Ｏバッファトランジスタのボディにバイアスをかけることと
    を備える方法。
16. 前記電力供給レールの電力供給に応答して、前記第１のＩ／Ｏバッファトランジスタの前記ボディ及び前記信号リードの両方を前記Ｉ／Ｏピンから分離することと、
    前記電力供給レールの前記電力供給に更に応答して、前記第１のＩ／Ｏバッファトランジスタの前記ボディを前記電力供給レールに結合することと
    を更に備える、請求項１５に記載の方法。
17. 前記電力供給レールがパワーダウンされている間の前記アサートされた電圧信号の前記受取りに更に応答して、前記信号リードとプリドライバとの間に結合された送信ゲートをオフに切り替えることと
    を更に備える、請求項１５に記載の方法。
18. 回路であって、
    リモート集積回路から電圧信号を受けるように構成されたパッドと、
    電力供給レールと、
    前記パッドに結合されたドレインを有し、前記電力供給レールに結合されたソース端子を有するＰＭＯＳバッファトランジスタと、
    前記電力供給レールがパワーダウンされている間の、前記パッドにおける、アサートされた電圧信号の受取りに応答して、前記ＰＭＯＳバッファトランジスタのボディ及び前記ＰＭＯＳバッファトランジスタのゲートを前記パッドに結合するための手段と
    を備える回路。
19. 第１の信号リードを介して前記ＰＭＯＳバッファトランジスタの前記ゲートを駆動するように構成されたプリドライバと、
    前記第１の信号リードと前記プリドライバとの間に結合された第１の送信ゲートと、
    前記電力供給レールがパワーダウンされている間の、前記パッドにおける、アサートされた電圧信号の前記受取りに応答して前記第１の送信ゲートをオフに切り替えるための、及び、前記電力供給レールが電力供給されることに応答して前記第１の送信ゲートをオンに切り替えるための手段と
    を更に備える、請求項１８に記載の回路。
20. 前記ＰＭＯＳバッファトランジスタと直列であるＮＭＯＳバッファトランジスタと、ここにおいて、前記プリドライバ回路は、第２の信号リードを介して前記ＮＭＯＳバッファトランジスタのゲートを駆動するように更に構成される、
    前記プリドライバと前記第２の信号リードとの間に結合された第２の送信ゲートと、
    前記電力供給レールがパワーダウンされている間の、前記パッドにおける、アサートされた電圧信号の前記受取りに応答して、前記第２の信号リードを接地し、前記第２の送信ゲートをオフに切り替えるための手段と
    を更に備える、請求項１９に記載の回路。

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