JP2018206828A - Semiconductor device, and method of manufacturing the same - Google Patents
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Abstract
Description
本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。 One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. One embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置(液晶表示装置、発光表示装置など)、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。 Note that in this specification and the like, a semiconductor device refers to any device that can function by utilizing semiconductor characteristics. A semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device. A display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like may include a semiconductor device.
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。 Note that one embodiment of the present invention is not limited to the above technical field. One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method. Alternatively, one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
近年、半導体装置の開発が進められ、LSIやCPUやメモリが主に用いられている。CPUは、半導体ウエハから切り離された半導体集積回路(少なくともトランジスタおよびメモリ)を有し、接続端子である電極が形成された半導体素子の集合体である。 In recent years, semiconductor devices have been developed, and LSIs, CPUs, and memories are mainly used. The CPU is an aggregate of semiconductor elements having a semiconductor integrated circuit (at least a transistor and a memory) separated from a semiconductor wafer and formed with electrodes serving as connection terminals.
LSIやCPUやメモリなどの半導体回路(ICチップ)は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。 A semiconductor circuit (IC chip) such as an LSI, a CPU, or a memory is mounted on a circuit board, for example, a printed wiring board, and used as one of various electronic device components.
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも表記する。)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 In addition, a technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention. The transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (also simply referred to as a display device). A silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor has attracted attention as another material.
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のCPUなどが開示されている(特許文献1参照。)。 A transistor using an oxide semiconductor is known to have extremely small leakage current in a non-conduction state. For example, a low power consumption CPU using a characteristic that a transistor including an oxide semiconductor has low leakage current is disclosed (see Patent Document 1).
また、酸化物半導体を用いたトランジスタとして、セルフアライン構造のトランジスタが提案されている。当該セルフアライン構造のトランジスタとして、ソース領域及びドレイン領域上に金属膜を形成し、当該金属膜に対して熱処理を行うことで、金属膜を高抵抗化させるとともに、ソース領域およびドレイン領域を低抵抗化させる方法が開示されている(特許文献2参照)。 As a transistor including an oxide semiconductor, a self-aligned transistor has been proposed. As the self-aligned transistor, a metal film is formed over the source region and the drain region, and heat treatment is performed on the metal film, thereby increasing the resistance of the metal film and reducing the resistance of the source region and the drain region. Is disclosed (see Patent Document 2).
また、酸化物半導体を用いたトランジスタの作製方法として、ソース領域及びドレイン領域上に金属膜を形成したのち熱処理を行い、その後、当該金属膜を通過してドーパントを導入することで、ソース領域およびドレイン領域を低抵抗化させる方法が開示されている(特許文献3参照)。 As a method for manufacturing a transistor including an oxide semiconductor, a metal film is formed over the source region and the drain region, heat treatment is performed, and then a dopant is introduced through the metal film, so that the source region and the drain region are introduced. A method for reducing the resistance of the drain region is disclosed (see Patent Document 3).
また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。 In recent years, with the miniaturization and weight reduction of electronic devices, there is an increasing demand for integrated circuits in which transistors and the like are integrated at high density. There is also a need for improved productivity of semiconductor devices including integrated circuits.
特許文献2においては、ソース領域およびドレイン領域を低抵抗化させる際に、ソース領域およびドレイン領域上に金属膜を形成し、当該金属膜に対して酸素雰囲気下で熱処理を行っている。熱処理を行うことで、酸化物半導体膜のソース領域およびドレイン領域中には金属膜の構成元素がドーパントとして入り込んで、低抵抗化させている。また、酸素雰囲気下で熱処理を行うことで、導電膜を酸化させ、当該導電膜を高抵抗化させている。ただし、酸素雰囲気下で熱処理を行っているため、酸化物半導体膜中から金属膜が酸素を引き抜く作用が低い。 In Patent Document 2, when the resistance of the source region and the drain region is reduced, a metal film is formed over the source region and the drain region, and the metal film is heat-treated in an oxygen atmosphere. By performing the heat treatment, the constituent element of the metal film enters the source region and the drain region of the oxide semiconductor film as a dopant to reduce the resistance. In addition, heat treatment is performed in an oxygen atmosphere to oxidize the conductive film and increase the resistance of the conductive film. However, since heat treatment is performed in an oxygen atmosphere, the metal film has a low effect of extracting oxygen from the oxide semiconductor film.
また、特許文献2においては、チャネル形成領域の酸素濃度については記載されているが、水、水素などの不純物の濃度については、言及されていない。すなわち、チャネル形成領域の高純度化(水、水素などの不純物の低減化、代表的には脱水・脱水素化)が行われていないため、ノーマリーオンのトランジスタ特性となりやすいといった問題があった。なお、ノーマリーオンのトランジスタ特性とは、ゲートに電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れてしまう状態のことである。一方でノーマリ―オフのトランジスタ特性とは、ゲートに電圧を印加しない状態では、トランジスタに電流が流れない状態である。 In Patent Document 2, the oxygen concentration in the channel formation region is described, but the concentration of impurities such as water and hydrogen is not mentioned. That is, the channel formation region has not been highly purified (reduction of impurities such as water and hydrogen, typically dehydration / dehydrogenation), and thus there is a problem that normally-on transistor characteristics are likely to occur. . Note that normally-on transistor characteristics refer to a state in which a channel exists even when no voltage is applied to the gate, and current flows through the transistor. On the other hand, normally-off transistor characteristics are states in which no current flows through the transistor when no voltage is applied to the gate.
上述の問題に鑑み、本発明の一態様は、トランジスタのソース領域およびドレイン領域を安定して低抵抗化させるとともに、チャネル形成領域を高純度化させることで良好な電気特性を有する半導体装置を提供することを課題の一つとする。 In view of the above problems, one embodiment of the present invention provides a semiconductor device having favorable electrical characteristics by stably reducing resistance of a source region and a drain region of a transistor and highly purifying a channel formation region. One of the issues is to do.
または、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。 Another object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated. An object of one embodiment of the present invention is to provide a semiconductor device having favorable electrical characteristics. An object of one embodiment of the present invention is to provide a semiconductor device with high productivity.
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様には、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。 An object of one embodiment of the present invention is to provide a semiconductor device capable of holding data for a long period of time. An object of one embodiment of the present invention is to provide a semiconductor device with high information writing speed. An object of one embodiment of the present invention is to provide a semiconductor device with high design freedom. An object of one embodiment of the present invention is to provide a semiconductor device capable of suppressing power consumption. An object of one embodiment of the present invention is to provide a novel semiconductor device.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 Note that the description of these problems does not disturb the existence of other problems. Note that one embodiment of the present invention does not have to solve all of these problems. Issues other than these will be apparent from the description of the specification, drawings, claims, etc., and other issues can be extracted from the descriptions of the specification, drawings, claims, etc. It is.
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第1の導電体と、第1の導電体上の第1の絶縁体と、第1の絶縁体上の酸化物と、酸化物上の第2の絶縁体と、第2の絶縁体上の第2の導電体と、酸化物上の金属原子を有する化合物層と、化合物層上の第3の導電体と、を有し、第1の絶縁体は、第1の導電体の少なくとも一部を露出する開口を有し、酸化物は、第1の領域と、第2の領域と、第1の領域および第2の領域の間に位置する第3の領域と、を有し、第1の領域は、第1の絶縁体と重畳し、第2の領域は、化合物層、および第3の導電体と重畳し、第3の導電体は、開口を介して、第1の導電体と接している。 One embodiment of the present invention is a semiconductor device including a transistor, the transistor including a first conductor, a first insulator over the first conductor, and an oxide over the first insulator. A second insulator on the oxide, a second conductor on the second insulator, a compound layer having a metal atom on the oxide, and a third conductor on the compound layer, The first insulator has an opening exposing at least a portion of the first conductor, and the oxide includes the first region, the second region, the first region, and the second region. A first region overlapping with the first insulator, and a second region overlapping with the compound layer and the third conductor. The third conductor is in contact with the first conductor through the opening.
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第1の導電体と、第1の導電体上の第1の絶縁体と、第1の絶縁体上の酸化物と、酸化物上の第2の絶縁体と、第2の絶縁体上の第2の導電体と、酸化物上の金属原子を有する化合物層と、化合物層上の第3の導電体と、を有し、第1の絶縁体は、第1の導電体の少なくとも一部を露出する開口を有し、酸化物は、第1の領域と、第2の領域と、第1の領域および第2の領域の間に位置する第3の領域と、を有し、第1の領域は、第1の絶縁体と重畳し、かつ、第3の領域よりも高抵抗であり、第2の領域は、化合物層、および第3の導電体と重畳し、かつ、第1の領域及び第3の領域よりも低抵抗であり、第3の導電体は、開口を介して、第1の導電体と接している。 One embodiment of the present invention is a semiconductor device including a transistor, the transistor including a first conductor, a first insulator over the first conductor, and an oxide over the first insulator. A second insulator on the oxide, a second conductor on the second insulator, a compound layer having a metal atom on the oxide, and a third conductor on the compound layer, The first insulator has an opening exposing at least a portion of the first conductor, and the oxide includes the first region, the second region, the first region, and the second region. The first region overlaps with the first insulator and has a higher resistance than the third region, and the second region is , Overlapping with the compound layer and the third conductor, and having a lower resistance than the first region and the third region, and the third conductor is connected to the first conductor through the opening. Contact To have.
上記において、酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を有する。 In the above, the oxide includes In, an element M (M is Al, Ga, Y, or Sn), and Zn.
上記において、酸化物は、原子数比において、元素MよりもInの方が多い。 In the above, the oxide has more In than the element M in the atomic ratio.
上記において、化合物層と、第3の導電体とは、同じ金属原子を有する。 In the above, the compound layer and the third conductor have the same metal atom.
上記において、請求項1乃至請求項5のいずれか一において、化合物層と、第3の導電体は、アルミニウム、ルテニウム、チタン、タンタル、クロム、およびタングステンの少なくとも一を有する。 In the above, in any one of claims 1 to 5, the compound layer and the third conductor include at least one of aluminum, ruthenium, titanium, tantalum, chromium, and tungsten.
上記において、化合物層と、第3の導電体は、アルミニウム及びチタンを有する。 In the above, the compound layer and the third conductor include aluminum and titanium.
上記において、化合物層は、窒素を有する。 In the above, the compound layer has nitrogen.
上記において、トランジスタは、ノーマリオフ型である。 In the above, the transistor is a normally-off type.
本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。本発明の一態様により、生産性の高い半導体装置を提供することができる。 According to one embodiment of the present invention, a semiconductor device having favorable electrical characteristics can be provided. According to one embodiment of the present invention, a semiconductor device that can be miniaturized or highly integrated can be provided. According to one embodiment of the present invention, a highly productive semiconductor device can be provided.
または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、データの書き込み速度が速い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。または、新規な半導体装置を提供することができる。 Alternatively, a semiconductor device capable of holding data for a long period can be provided. Alternatively, a semiconductor device with high data writing speed can be provided. Alternatively, a semiconductor device with a high degree of design freedom can be provided. Alternatively, a semiconductor device that can reduce power consumption can be provided. Alternatively, a novel semiconductor device can be provided.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。 Note that the description of these effects does not disturb the existence of other effects. Note that one embodiment of the present invention need not have all of these effects. It should be noted that the effects other than these are naturally obvious from the description of the specification, drawings, claims, etc., and it is possible to extract the other effects from the descriptions of the specification, drawings, claims, etc. It is.
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments will be described with reference to the drawings. However, the embodiments can be implemented in many different modes, and it is easily understood by those skilled in the art that the modes and details can be variously changed without departing from the spirit and scope thereof. . Therefore, the present invention should not be construed as being limited to the description of the following embodiments.
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。 In the drawings, the size, the thickness of layers, or regions are exaggerated for clarity in some cases. Therefore, it is not necessarily limited to the scale. The drawings schematically show an ideal example, and are not limited to the shapes or values shown in the drawings. For example, in an actual manufacturing process, a layer or a resist mask may be lost unintentionally by a process such as etching, but may be omitted for easy understanding. In the drawings, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated. In addition, in the case where the same function is indicated, the hatch pattern is the same, and there is a case where no reference numeral is given.
また、特に上面図(「平面図」ともいう。)や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。 In particular, in a top view (also referred to as a “plan view”), a perspective view, and the like, some components may be omitted in order to facilitate understanding of the invention. Moreover, description of some hidden lines may be omitted.
また、本明細書などにおいて、第1、第2等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第1の」を「第2の」または「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。 In this specification and the like, the ordinal numbers attached as the first and second are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”. In addition, the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。 In addition, in this specification, terms indicating arrangement such as “above” and “below” are used for convenience to describe the positional relationship between components with reference to the drawings. Moreover, the positional relationship between components changes suitably according to the direction which draws each structure. Therefore, the present invention is not limited to the words and phrases described in the specification, and can be appropriately rephrased depending on the situation.
例えば、本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。 For example, in this specification and the like, when X and Y are explicitly described as being connected, X and Y are electrically connected, and X and Y are functional. And the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, it is not limited to a predetermined connection relationship, for example, the connection relationship shown in the figure or text, and anything other than the connection relation shown in the figure or text is also described in the figure or text.
ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。 Here, X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
XとYとが直接的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合であり、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに、XとYとが、接続されている場合である。 As an example of the case where X and Y are directly connected, an element that enables electrical connection between X and Y (for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, etc.) Element, light emitting element, load, etc.) are not connected between X and Y, and elements (for example, switches, transistors, capacitive elements, inductors) that enable electrical connection between X and Y X and Y are not connected via a resistor element, a diode, a display element, a light emitting element, a load, or the like.
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、XとYとが直接的に接続されている場合を含むものとする。 As an example of the case where X and Y are electrically connected, an element (for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.) that enables electrical connection between X and Y is shown. More than one element, light emitting element, load, etc.) can be connected between X and Y. Note that the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conductive state (off state), and has a function of controlling whether or not to pass a current. Alternatively, the switch has a function of selecting and switching a path through which a current flows. Note that the case where X and Y are electrically connected includes the case where X and Y are directly connected.
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとYとが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとYとが電気的に接続されている場合とを含むものとする。 As an example of the case where X and Y are functionally connected, a circuit (for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc. Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes signal potential level, etc.), voltage source, current source, switching Circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, memory circuit, control circuit, etc.) One or more can be connected between them. As an example, even if another circuit is interposed between X and Y, if the signal output from X is transmitted to Y, X and Y are functionally connected. To do. Note that the case where X and Y are functionally connected includes the case where X and Y are directly connected and the case where X and Y are electrically connected.
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域またはドレイン電極)とソース(ソース端子、ソース領域またはソース電極)の間にチャネルが形成される領域を有しており、チャネルが形成される領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネルが形成される領域とは、電流が主として流れる領域をいう。 In this specification and the like, a transistor is an element having at least three terminals including a gate, a drain, and a source. And it has a region where a channel is formed between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and through the region where the channel is formed, A current can flow between the source and the drain. Note that in this specification and the like, a region where a channel is formed refers to a region where current mainly flows.
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。 In addition, the functions of the source and drain may be switched when transistors having different polarities are employed or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” may be used interchangeably.
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 Note that the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed The distance between the source (source region or source electrode) and the drain (drain region or drain electrode) in FIG. Note that in one transistor, the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 The channel width is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or a source and a drain in a region where a channel is formed. This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、「実効的なチャネル幅」ともいう。)と、トランジスタの上面図において示されるチャネル幅(以下、「見かけ上のチャネル幅」ともいう。)と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。 Note that depending on the structure of the transistor, the channel width in a region where a channel is actually formed (hereinafter also referred to as “effective channel width”) and the channel width (hereinafter “apparently” shown in the top view of the transistor). Sometimes referred to as “channel width”). For example, when the gate electrode covers the side surface of the semiconductor, the effective channel width may be larger than the apparent channel width, and the influence may not be negligible. For example, in a fine transistor whose gate electrode covers a side surface of a semiconductor, the ratio of a channel formation region formed on the side surface of the semiconductor may increase. In that case, the effective channel width is larger than the apparent channel width.
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。 In such a case, it may be difficult to estimate the effective channel width by actual measurement. For example, in order to estimate the effective channel width from the design value, it is necessary to assume that the shape of the semiconductor is known. Therefore, it is difficult to accurately measure the effective channel width when the shape of the semiconductor is not accurately known.
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを解析することなどによって、値を決定することができる。 Therefore, in this specification, the apparent channel width may be referred to as “surrounded channel width (SCW)”. In this specification, in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width. Alternatively, in this specification, in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のDOS(Density of States)が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。 Note that the impurity of the semiconductor means, for example, a component other than the main component constituting the semiconductor. For example, an element having a concentration of less than 0.1 atomic% can be said to be an impurity. By including impurities, for example, DOS (Density of States) of a semiconductor may increase or crystallinity may decrease. In the case where the semiconductor is an oxide semiconductor, examples of the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor. There are transition metals other than the main components of, for example, hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like. In the case of an oxide semiconductor, water may also function as an impurity. In the case of an oxide semiconductor, oxygen vacancies may be formed, for example, by mixing impurities. In the case where the semiconductor is silicon, examples of impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が55原子%以上65原子%以下、窒素が1原子%以上20原子%以下、シリコンが25原子%以上35原子%以下、水素が0.1原子%以上10原子%以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものでる。例えば、好ましくは窒素が55原子%以上65原子%以下、酸素が1原子%以上20原子%以下、シリコンが25原子%以上35原子%以下、水素が0.1原子%以上10原子%以下の濃度範囲で含まれるものをいう。 Note that in this specification and the like, a silicon oxynitride film has a higher oxygen content than nitrogen in its composition. For example, preferably oxygen is 55 atomic% to 65 atomic%, nitrogen is 1 atomic% to 20 atomic%, silicon is 25 atomic% to 35 atomic%, and hydrogen is 0.1 atomic% to 10 atomic%. The one included in the concentration range The silicon nitride oxide film has a nitrogen content higher than that of oxygen. For example, preferably, nitrogen is 55 atomic% to 65 atomic%, oxygen is 1 atomic% to 20 atomic%, silicon is 25 atomic% to 35 atomic%, and hydrogen is 0.1 atomic% to 10 atomic%. The one included in the concentration range
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。 In this specification and the like, the terms “film” and “layer” can be interchanged with each other. For example, the term “conductive layer” may be changed to the term “conductive film”. Alternatively, for example, the term “insulating film” may be changed to the term “insulating layer” in some cases.
また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、nチャネル型のトランジスタとする。よって、そのしきい値電圧(「Vth」ともいう。)は、明示されている場合を除き、0Vよりも大きいものとする。 The transistors described in this specification and the like are field-effect transistors unless otherwise specified. The transistors described in this specification and the like are n-channel transistors unless otherwise specified. Therefore, the threshold voltage (also referred to as “Vth”) is assumed to be greater than 0 V unless otherwise specified.
また、本明細書等において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。 Further, in this specification and the like, “parallel” means a state in which two straight lines are arranged at an angle of −10 ° to 10 °. Therefore, the case of −5 ° to 5 ° is also included. Further, “substantially parallel” means a state in which two straight lines are arranged at an angle of −30 ° to 30 °. “Vertical” refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included. Further, “substantially vertical” means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。 In this specification, when a crystal is trigonal or rhombohedral, it is represented as a hexagonal system.
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。 Note that in this specification, a barrier film is a film having a function of suppressing permeation of impurities such as hydrogen and oxygen, and when the barrier film has conductivity, the barrier film is referred to as a conductive barrier film. There is.
本明細書等において、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう)などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、OS FETと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。 In this specification and the like, a metal oxide is a metal oxide in a broad expression. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is used for an active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, in the case of describing as an OS FET, it can be said to be a transistor including an oxide or an oxide semiconductor.
また、本明細書等において、ノーマリーオフとは、ゲートに電圧を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅1μmあたりの電流が、室温において1×10−20A以下、85℃において1×10−18A以下、または125℃において1×10−16A以下であることをいう。 In this specification and the like, normally-off means that when a voltage is not applied to the gate or a ground potential is applied to the gate, a current per channel width of 1 μm flowing through the transistor is 1 × 10 −20 at room temperature. A or lower, 1 × 10 −18 A or lower at 85 ° C., or 1 × 10 −16 A or lower at 125 ° C.
(実施の形態1)
以下では、本発明の一態様に係るトランジスタ200を有する半導体装置の一例について説明する。
(Embodiment 1)
Hereinafter, an example of a semiconductor device including the transistor 200 according to one embodiment of the present invention will be described.
<半導体装置の構成例>
図1(A)、図1(B)、図1(C)、および図1(D)は、本発明の一態様に係るトランジスタ200、およびトランジスタ200周辺の上面図および断面図である。
<Configuration example of semiconductor device>
1A, 1B, 1C, and 1D are a top view and a cross-sectional view of the transistor 200 and the periphery of the transistor 200 according to one embodiment of the present invention.
図1(A)は、トランジスタ200を有する半導体装置の上面図である。また、図1(B)、図1(C)、および図1(D)は当該半導体装置の断面図である。ここで、図1(B)は、図1(A)にA1−A2の一点鎖線で示す部位の断面図である。また、図1(C)は、図1(A)にA3−A4の一点鎖線で示す部位の断面図である。また、図1(D)は、図1(A)にA5−A6の一点鎖線で示す部位の断面図である。なお、図1(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。 FIG. 1A is a top view of a semiconductor device including a transistor 200. FIG. 1B, 1C, and 1D are cross-sectional views of the semiconductor device. Here, FIG. 1B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. FIG. 1C is a cross-sectional view taken along the dashed-dotted line A3-A4 in FIG. FIG. 1D is a cross-sectional view taken along the dashed-dotted line A5-A6 in FIG. Note that in the top view of FIG. 1A, some elements are omitted for clarity.
本発明の一態様の半導体装置は、トランジスタ200と、層間膜として機能する絶縁体210、絶縁体212、絶縁体280、絶縁体282、絶縁体284を有する。また、トランジスタ200と電気的に接続し、配線として機能する導電体203、および導電体204を有する。また、トランジスタ200と電気的に接続し、プラグとして機能する導電体240を有する。 The semiconductor device of one embodiment of the present invention includes the transistor 200, the insulator 210 functioning as an interlayer film, the insulator 212, the insulator 280, the insulator 282, and the insulator 284. In addition, a conductor 203 and a conductor 204 which are electrically connected to the transistor 200 and function as wirings are provided. In addition, the conductor 240 is electrically connected to the transistor 200 and functions as a plug.
なお、導電体203は、絶縁体212の開口の内壁に接して導電体203の第1の導電体が形成され、さらに内側に導電体203の第2の導電体が形成されている。また、導電体204は、絶縁体212の開口の内壁に接して、導電体204の第1の導電体が形成され、さらに内側に、導電体204の第2の導電体が形成されている。ここで、導電体203、および導電体204の上面の高さと、絶縁体212の上面の高さは同程度にできる。なお、本実施の形態では、導電体203、および導電体204は、第1の導電体、および第2の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体203、および導電体204を単層、または3層以上の積層構造として設ける構成にしてもよい。また、構造体が積層構造を有する場合、序数を付与し、区別する場合がある。 Note that the conductor 203 is in contact with the inner wall of the opening of the insulator 212 to form the first conductor of the conductor 203 and further to the inside, the second conductor of the conductor 203 is formed. In addition, the conductor 204 is in contact with the inner wall of the opening of the insulator 212 to form the first conductor of the conductor 204, and the second conductor of the conductor 204 is formed further inside. Here, the heights of the upper surfaces of the conductor 203 and the conductor 204 and the height of the upper surface of the insulator 212 can be approximately the same. Note that in this embodiment, the conductor 203 and the conductor 204 have a structure in which the first conductor and the second conductor are stacked; however, the present invention is not limited to this. . For example, the conductor 203 and the conductor 204 may be provided as a single layer or a stacked structure of three or more layers. Moreover, when a structure has a laminated structure, an ordinal number may be given and distinguished.
また、導電体240は、絶縁体280、絶縁体282、絶縁体284の開口の内壁に接して形成されている。ここで、導電体240の上面の高さと、絶縁体284の上面の高さは同程度にできる。なお、本実施の形態では、導電体240が2層の積層構造である構成について示しているが、本発明はこれに限られるものではない。例えば、導電体240は、単層、又は3層以上の積層構造でもよい。 The conductor 240 is formed in contact with the inner walls of the openings of the insulator 280, the insulator 282, and the insulator 284. Here, the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 284 can be approximately the same. Note that although a structure in which the conductor 240 has a two-layer structure is shown in this embodiment mode, the present invention is not limited to this. For example, the conductor 240 may be a single layer or a stacked structure of three or more layers.
[トランジスタ200]
図1に示すように、トランジスタ200は、基板(図示せず。)の上に配置された絶縁体214および絶縁体216と、絶縁体214および絶縁体216に埋め込まれるように配置された導電体205、および導電体206と、絶縁体216、および導電体205の上に配置された絶縁体220と、絶縁体220の上に配置された絶縁体222と、絶縁体222の上に配置された絶縁体224と、絶縁体224の上に配置された酸化物230(酸化物230a、酸化物230b、および酸化物230c)と、酸化物230上に配置された化合物層243(化合物層243a、および化合物層243b)と、化合物層243b上に配置された層242と、酸化物230の上に配置された絶縁体250と、絶縁体250上に配置された金属酸化物252と、金属酸化物252の上に配置された導電体260(導電体260a、および導電体260b)と、導電体260の上に配置された絶縁体270と、絶縁体270上に配置された絶縁体271と、少なくとも、絶縁体250の側面、金属酸化物252の側面、および導電体260の側面と接して配置された絶縁体272と、酸化物230、絶縁体272、および層242上に配置された絶縁体273と、絶縁体273上に配置された絶縁体274と、を有する。
[Transistor 200]
As shown in FIG. 1, the transistor 200 includes an insulator 214 and an insulator 216 which are disposed over a substrate (not shown), and a conductor which is disposed so as to be embedded in the insulator 214 and the insulator 216. 205, the conductor 206, the insulator 216, the insulator 220 disposed on the conductor 205, the insulator 222 disposed on the insulator 220, and the insulator 222. The insulator 224, the oxide 230 (the oxide 230a, the oxide 230b, and the oxide 230c) disposed over the insulator 224, and the compound layer 243 (the compound layer 243a) disposed over the oxide 230 Compound layer 243b), layer 242 disposed on compound layer 243b, insulator 250 disposed on oxide 230, and metal oxide disposed on insulator 250. 52, the conductor 260 (conductor 260a and conductor 260b) disposed over the metal oxide 252, the insulator 270 disposed over the conductor 260, and the insulator 270 On the insulator 271, at least the insulator 272 disposed in contact with the side surface of the insulator 250, the side surface of the metal oxide 252, and the side surface of the conductor 260, the oxide 230, the insulator 272, and the layer 242 The insulator 273 is disposed, and the insulator 274 is disposed on the insulator 273.
なお、トランジスタ200では、酸化物230a、酸化物230b、および酸化物230cの3層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物230bの単層、酸化物230bと酸化物230aの2層構造、酸化物230bと酸化物230cの2層構造、または4層以上の積層構造を設ける構成にしてもよい。また、トランジスタ200では、導電体260aおよび導電体260bを積層する構成について示しているが、本発明はこれに限られるものではない。 Note that although the transistor 200 has a structure in which three layers of the oxide 230a, the oxide 230b, and the oxide 230c are stacked, the present invention is not limited to this. For example, a structure in which a single layer of the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230a, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers may be employed. In the transistor 200, the structure in which the conductors 260a and 260b are stacked is described; however, the present invention is not limited to this.
また、トランジスタ200は、チャネルが形成される領域(以下、チャネル形成領域ともいう。)を含む酸化物230(酸化物230a、酸化物230b、および酸化物230c)に、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう。)を用いることが好ましい。 The transistor 200 includes a metal functioning as an oxide semiconductor in an oxide 230 (an oxide 230a, an oxide 230b, and an oxide 230c) including a region where a channel is formed (hereinafter also referred to as a channel formation region). It is preferable to use an oxide (hereinafter also referred to as an oxide semiconductor).
チャネル形成領域に酸化物半導体を用いたトランジスタ200は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ200に用いることができる。 Since the transistor 200 including an oxide semiconductor in a channel formation region has extremely small leakage current in a non-conduction state, a semiconductor device with low power consumption can be provided. An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for the transistor 200 included in a highly integrated semiconductor device.
例えば、酸化物230として、In−M−Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)等の金属酸化物を用いるとよい。また、酸化物230として、In−Ga酸化物、In−Zn酸化物を用いてもよい。 For example, the oxide 230 includes an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, or neodymium. It is preferable to use a metal oxide such as one or a plurality selected from hafnium, tantalum, tungsten, or magnesium. Further, as the oxide 230, an In—Ga oxide or an In—Zn oxide may be used.
ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素が添加されることで、金属化合物を形成し、低抵抗化する。なお、好ましくは、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。 Here, an oxide semiconductor forms a metal compound by adding a metal element such as aluminum, ruthenium, titanium, tantalum, chromium, or tungsten in addition to the elements included in the oxide semiconductor, and has low resistance. Turn into. Note that aluminum, titanium, tantalum, tungsten, or the like is preferably used.
酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、当該界面近傍が低抵抗化する場合がある。 In order to add the metal element to the oxide semiconductor, for example, a metal film containing the metal element, a nitride film containing the metal element, or an oxide film containing the metal element is preferably provided over the oxide semiconductor. In addition, by providing the film, part of oxygen in the oxide semiconductor located at or near the interface between the film and the oxide semiconductor is absorbed by the film, and oxygen vacancies are formed. The vicinity of the interface may be reduced in resistance.
ここで、酸化物半導体を低抵抗化するための金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜は、配線、またはプラグとして用いることができる導電材料を用いる。当該導電材料として、例えば、抵抗値が、2.4×103[Ω/sq]以下、好ましくは1.0×103[Ω/sq]以下である金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いるとよい。 Here, a conductive film that can be used as a wiring or a plug is used for the metal film, the nitride film containing the metal element, or the oxide film containing the metal element for reducing the resistance of the oxide semiconductor. Examples of the conductive material include a metal film having a resistance value of 2.4 × 10 3 [Ω / sq] or less, preferably 1.0 × 10 3 [Ω / sq] or less, a nitride film having a metal element, Alternatively, an oxide film containing a metal element is preferably used.
金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を加工することで、当該膜の一部を、ソース配線、またはドレイン配線として用いることができる。従って、酸化物半導体の低抵抗化と、ソース配線、またはドレイン配線を同時に形成することができるため、工程を短縮することができる。また、除去する材料を低減することで、製造コストを安価にすることができる。 By processing a metal film, a nitride film containing a metal element, or an oxide film containing a metal element, part of the film can be used as a source wiring or a drain wiring. Therefore, the resistance of the oxide semiconductor can be reduced and the source wiring or the drain wiring can be formed at the same time, so that the process can be shortened. In addition, the manufacturing cost can be reduced by reducing the material to be removed.
また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から、当該膜の成分である金属元素が酸化物半導体へ、または酸化物半導体の成分である金属元素が当該膜へと、拡散し、酸化物半導体と、当該膜とが金属化合物を形成し、低抵抗化することができる。酸化物半導体に添加された金属元素は、酸化物半導体と金属元素と、金属化合物を形成することで、比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。 Further, after a metal film, a nitride film containing a metal element, or an oxide film containing a metal element is provided over the oxide semiconductor, heat treatment may be performed in an atmosphere containing nitrogen. By heat treatment in an atmosphere containing nitrogen, a metal element which is a component of the film is converted into an oxide semiconductor or a component of an oxide semiconductor from a metal film, a nitride film containing a metal element, or an oxide film containing a metal element. A certain metal element diffuses into the film, and the oxide semiconductor and the film form a metal compound, so that resistance can be reduced. The metal element added to the oxide semiconductor is in a relatively stable state by forming a metal compound with the oxide semiconductor, the metal element, and thus a highly reliable semiconductor device can be provided.
また、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜と、酸化物半導体との界面に、化合物層が形成されていてもよい。なお、化合物層とは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜の成分と、酸化物半導体の成分とを含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。当該合金化した層は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。 In addition, a compound layer may be formed at the interface between the metal film, the nitride film containing a metal element, or the oxide film containing a metal element and the oxide semiconductor. Note that a compound layer is a layer having a metal compound including a metal film, a nitride film containing a metal element, or a component of an oxide film containing a metal element and a component of an oxide semiconductor. For example, a layer in which a metal element of an oxide semiconductor and an added metal element are alloyed may be formed as the compound layer. The alloyed layer is in a relatively stable state, and a highly reliable semiconductor device can be provided.
また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、250℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域、または金属化合物が形成された領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化(水、水素などの不純物の低減)し、より高抵抗化する傾向がある。 In addition, hydrogen existing in the oxide semiconductor diffuses into a region where the resistance of the oxide semiconductor is reduced, and enters a oxygen vacancy existing in the region where the resistance is reduced. In addition, hydrogen in oxygen vacancies present in the oxide semiconductor escapes from the oxygen vacancies by heat treatment at 250 ° C. or higher, diffuses into the low-resistance region of the oxide semiconductor, and exists in the low-resistance regions. Has been found to be relatively stable. Accordingly, a region where the resistance of the oxide semiconductor is reduced by heat treatment or a region where the metal compound is formed is further reduced, and an oxide semiconductor which is not reduced in resistance is highly purified (impurities such as water and hydrogen). There is a tendency to increase resistance.
また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ると、キャリア密度は増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。 In the oxide semiconductor, the carrier density is increased when an impurity element such as hydrogen or nitrogen is present. In some cases, hydrogen in the oxide semiconductor reacts with oxygen bonded to a metal atom to be water, thereby forming oxygen vacancies. When hydrogen enters the oxygen vacancy, the carrier density increases. In addition, a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. That is, the resistance of an oxide semiconductor containing nitrogen or hydrogen is reduced.
従って、酸化物半導体に、金属元素、並びに、水素、および窒素などの不純物元素を、選択的に添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることができる。つまり、酸化物230を選択的に低抵抗化することで、島状に加工した酸化物230に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。 Therefore, a high resistance region and a low resistance region can be provided in the oxide semiconductor by selectively adding a metal element and an impurity element such as hydrogen and nitrogen to the oxide semiconductor. That is, by selectively reducing the resistance of the oxide 230, the oxide 230 processed into an island shape has a low resistance that functions as a region having a low carrier density and functioning as a source region or a drain region. A region can be provided.
ここで、図1(B)において破線で囲む、選択的に低抵抗化した酸化物230bを含む領域239の拡大図を図2に示す。 Here, FIG. 2 shows an enlarged view of a region 239 including the oxide 230b which is selectively reduced in resistance and is surrounded by a broken line in FIG.
図2に示すように、酸化物230は、トランジスタのチャネル形成領域として機能する領域234と、ソース領域またはドレイン領域として機能する領域231(領域231a、および領域231b)と、領域234と領域231との間に設けられる、領域232(領域232a、および領域232b)と、を有する。 As illustrated in FIG. 2, the oxide 230 includes a region 234 that functions as a channel formation region of a transistor, a region 231 (a region 231 a and a region 231 b) that functions as a source region or a drain region, a region 234, and a region 231. And a region 232 (region 232a and region 232b) provided between the two.
ソース領域またはドレイン領域として機能する領域231は、酸素濃度が低く、低抵抗化した領域である。また、チャネル形成領域として機能する領域234は、ソース領域またはドレイン領域として機能する領域231よりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。また、領域232は、ソース領域またはドレイン領域として機能する領域231よりも、酸素濃度が高く、キャリア密度が低い、かつ、チャネル形成領域として機能する領域234よりも、酸素濃度が低く、キャリア密度が高い領域である。 A region 231 functioning as a source region or a drain region is a region having a low oxygen concentration and a low resistance. The region 234 functioning as a channel formation region is a high-resistance region having a higher oxygen concentration and a lower carrier density than the region 231 functioning as a source region or a drain region. The region 232 has a higher oxygen concentration and a lower carrier density than the region 231 that functions as a source region or a drain region, and a lower oxygen concentration and a carrier density than the region 234 that functions as a channel formation region. It is a high area.
なお、領域231は、金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域232、および領域234よりも高いことが好ましい。 Note that the region 231 preferably has a higher concentration of at least one of the metal element and the impurity element such as hydrogen and nitrogen than the region 232 and the region 234.
例えば、領域231は、酸化物230の他に、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。 For example, the region 231 preferably includes any one or more metal elements selected from metal elements such as aluminum, ruthenium, titanium, tantalum, tungsten, and chromium in addition to the oxide 230.
領域231を形成するには、例えば、酸化物230の領域231に接して、金属元素を有する膜を設ければよい。なお、当該金属元素を有する膜として、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を用いることができる。その際、当該金属元素を有する膜と、酸化物230との界面に、化合物層243(化合物層243a、化合物層243b)が形成される。なお、化合物層とは、当該金属元素を有する膜の成分と、酸化物230の成分とを含む金属化合物を有する層とする。例えば、化合物層243として、酸化物230中の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。 In order to form the region 231, for example, a film containing a metal element may be provided in contact with the region 231 of the oxide 230. Note that as the film containing the metal element, a metal film, an oxide film containing a metal element, or a nitride film containing a metal element can be used. At that time, the compound layer 243 (the compound layer 243a and the compound layer 243b) is formed at the interface between the film containing the metal element and the oxide 230. Note that the compound layer is a layer having a metal compound including a component of the film containing the metal element and a component of the oxide 230. For example, as the compound layer 243, a layer in which the metal element in the oxide 230 and the added metal element are alloyed may be formed.
酸化物230に、金属元素が添加されることで、酸化物230中に、金属化合物が形成され、領域231を低抵抗化することができる。なお、化合物層243は、必ずしも、酸化物230中に形成されていなくともよい。例えば、酸化物230の表面、層242の表面、または層242と酸化物230との界面に設けられていてもよい。 By adding a metal element to the oxide 230, a metal compound is formed in the oxide 230, and the resistance of the region 231 can be reduced. Note that the compound layer 243 is not necessarily formed in the oxide 230. For example, the surface of the oxide 230, the surface of the layer 242, or the interface between the layer 242 and the oxide 230 may be provided.
従って、領域231は、酸化物230の低抵抗領域だけでなく、層242と酸化物230との間に形成された化合物層243の低抵抗化領域も含む場合がある。つまり、本明細書では、ソース領域またはドレイン領域として機能する領域を、領域231とする。 Therefore, the region 231 may include not only the low resistance region of the oxide 230 but also the low resistance region of the compound layer 243 formed between the layer 242 and the oxide 230. That is, in this specification, a region functioning as a source region or a drain region is referred to as a region 231.
領域232は、絶縁体272と重畳する領域を有する。領域232は、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域234よりも高いことが好ましい。例えば、酸化物230の領域231に接して、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を設けることで、当該膜中の成分と、酸化物半導体の成分とが、化合物層243を形成する。化合物層243は、酸化物230に含まれる水素を引き寄せる場合がある。化合物層243に引き寄せられた水素は、領域231、および領域232の酸素欠損に捕獲され、比較的安定な状態となる。従って、化合物層243近傍の領域231の近傍である領域232の水素の濃度は、酸化物230の領域234よりも、高くなる場合がある。 The region 232 has a region overlapping with the insulator 272. The region 232 preferably has a higher concentration of at least one of a metal element such as aluminum, ruthenium, titanium, tantalum, tungsten, and chromium and an impurity element such as hydrogen and nitrogen than the region 234. For example, a metal film, an oxide film containing a metal element, or a nitride film containing a metal element is provided in contact with the region 231 of the oxide 230 so that a component in the film and a component of the oxide semiconductor are compounded. Layer 243 is formed. The compound layer 243 may attract hydrogen contained in the oxide 230 in some cases. Hydrogen attracted to the compound layer 243 is captured by oxygen vacancies in the region 231 and the region 232 and becomes relatively stable. Therefore, the hydrogen concentration in the region 232 in the vicinity of the region 231 in the vicinity of the compound layer 243 may be higher than that in the region 234 of the oxide 230.
なお、領域232a、および領域232bのいずれか一方または双方は、導電体260と重畳する領域を有する構成としてもよい。当該構成とすることで、導電体260と、領域232aおよび領域232bとを、オーバーラップさせることが可能となる。 Note that one or both of the region 232a and the region 232b may have a region overlapping with the conductor 260. With this structure, the conductor 260 can overlap the region 232a and the region 232b.
また、図2では、領域234、領域231、および領域232が、酸化物230bに形成されているが、これに限られない。例えば、これらの領域は化合物層243、酸化物230a、および酸化物230cにも、形成されていてもよい。また、図2では、各領域の境界を、酸化物230の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域232が酸化物230bの表面近傍では導電体260側に張り出し、酸化物230aの下面近傍では、導電体240側または層242側に後退する形状になる場合がある。 In FIG. 2, the region 234, the region 231, and the region 232 are formed in the oxide 230 b, but are not limited thereto. For example, these regions may also be formed in the compound layer 243, the oxide 230a, and the oxide 230c. In FIG. 2, the boundaries of the regions are displayed substantially perpendicular to the upper surface of the oxide 230, but this embodiment is not limited to this. For example, the region 232 may protrude to the conductor 260 side in the vicinity of the surface of the oxide 230b, and may recede to the conductor 240 side or the layer 242 side in the vicinity of the lower surface of the oxide 230a.
また、酸化物230において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化(グラデーションともいう。)していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。 Further, in the oxide 230, it may be difficult to clearly detect the boundary between the regions. The concentration of the metal element detected in each region and the impurity elements such as hydrogen and nitrogen is not limited to a stepwise change for each region, but continuously changes (also referred to as gradation) in each region. May be. That is, the closer to the channel formation region, the lower the concentration of the metal element and impurity elements such as hydrogen and nitrogen.
酸化物230を、選択的に低抵抗化するには、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの導電性を高める金属元素を所望の領域に添加するとよい。また、金属元素に加えて、不純物を、所望の領域に添加してもよい。なお、不純物としては、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。 In order to selectively reduce the resistance of the oxide 230, for example, a metal element that increases conductivity, such as aluminum, ruthenium, titanium, tantalum, tungsten, or chromium, may be added to a desired region. In addition to the metal element, an impurity may be added to a desired region. Note that as the impurity, an element that forms oxygen vacancies, an element that is captured by oxygen vacancies, or the like may be used. Examples of the element include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, and a rare gas. Typical examples of rare gas elements include helium, neon, argon, krypton, and xenon.
領域231は、上述の導電性を高める金属元素、酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。 The region 231 can have high carrier density and low resistance by increasing the content of the above-described metal element that increases conductivity, an element that forms oxygen vacancies, or an element that is trapped by oxygen vacancies. it can.
領域231を低抵抗化するために、例えば、酸化物230の領域231に接して、層242となる膜(以下、膜242Aとする。)を成膜するとよい。膜242Aとしては、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜などを用いることができる。膜242Aは、少なくとも、絶縁体250、金属酸化物252、導電体260、絶縁体270、絶縁体271、および絶縁体272を介して、酸化物230上に設けることが好ましい。 In order to reduce the resistance of the region 231, for example, a film to be the layer 242 (hereinafter referred to as a film 242 </ b> A) may be formed in contact with the region 231 of the oxide 230. As the film 242A, a metal film, an oxide film containing a metal element, a nitride film containing a metal element, or the like can be used. The film 242A is preferably provided over the oxide 230 with at least the insulator 250, the metal oxide 252, the conductor 260, the insulator 270, the insulator 271, and the insulator 272 interposed therebetween.
なお、膜242Aとして、抵抗値が、2.4×103[Ω/sq]以下、好ましくは1.0×103[Ω/sq]以下である金属、金属元素を有する窒化物、または金属元素を有する酸化物を用いる。当該導電材料として、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属膜、Al−Ti窒化物、窒化チタンなどの金属元素を有する窒化膜、またはインジウム錫酸化物、In−Ga−Zn酸化物(以下、IGZOともいう。)などの金属元素を有する酸化膜を用いればよい。 Note that as the film 242A, a metal whose resistance value is 2.4 × 10 3 [Ω / sq] or less, preferably 1.0 × 10 3 [Ω / sq] or less, a nitride containing a metal element, or a metal An oxide containing an element is used. As the conductive material, for example, a metal film such as aluminum, ruthenium, titanium, tantalum, tungsten, or chromium, a nitride film including a metal element such as Al-Ti nitride or titanium nitride, or indium tin oxide, In-Ga-- An oxide film containing a metal element such as a Zn oxide (hereinafter also referred to as IGZO) may be used.
酸化物230と膜242Aとが接することにより、膜242Aの成分と、酸化物230の成分とが、金属化合物を形成し、領域231となり、低抵抗化する。なお、少なくとも、酸化物230の表面、または酸化物230と膜242Aとの界面近傍が低抵抗化すればよい。また、酸化物230と膜242Aとの界面、または当該界面近傍に位置する酸化物230中の酸素の一部が膜242Aに吸収され、酸化物230に酸素欠損を形成し、低抵抗化し、領域231を形成する場合がある。 When the oxide 230 and the film 242A are in contact with each other, the component of the film 242A and the component of the oxide 230 form a metal compound, which becomes a region 231 and has low resistance. Note that at least the surface of the oxide 230 or the vicinity of the interface between the oxide 230 and the film 242A only needs to have low resistance. In addition, part of oxygen in the oxide 230 located in the vicinity of the interface between the oxide 230 and the film 242A or in the vicinity of the interface is absorbed by the film 242A, and oxygen vacancies are formed in the oxide 230. 231 may be formed.
また、酸化物230と、膜242Aとが、接した状態で、窒素を含む雰囲気下において熱処理を行うとよい。当該熱処理により、膜242Aから、膜242Aの成分である金属元素が酸化物230へ、または酸化物230の成分である金属元素が膜242Aへと、拡散し、酸化物230と、膜242Aとが金属化合物を形成し、低抵抗化する。なお、その際、酸化物230の金属元素と、膜242Aの金属元素とが、合金化してもよい。酸化物230の金属元素と、膜242Aの金属元素とが、合金化することで、金属元素は、比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。 Further, heat treatment may be performed in an atmosphere containing nitrogen with the oxide 230 and the film 242A being in contact with each other. Through the heat treatment, the metal element which is a component of the film 242A is diffused from the film 242A to the oxide 230, or the metal element which is a component of the oxide 230 is diffused to the film 242A, so that the oxide 230 and the film 242A are dispersed. A metal compound is formed to reduce resistance. At that time, the metal element of the oxide 230 and the metal element of the film 242A may be alloyed. When the metal element of the oxide 230 and the metal element of the film 242A are alloyed, the metal element is in a relatively stable state; thus, a highly reliable semiconductor device can be provided.
また、酸化物230中の水素は、領域231に拡散し、領域231に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、領域234に存在する酸素欠損中の水素は、250℃以上の熱処理によって、酸素欠損から抜け出し、領域231に拡散し、領域231に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によって、領域231は、より低抵抗化し、領域234は、高純度化(水、水素などの不純物の低減)し、より高抵抗化する。 In addition, hydrogen in the oxide 230 diffuses into the region 231 and enters a relatively stable state when it enters oxygen vacancies existing in the region 231. Further, hydrogen in the oxygen vacancy existing in the region 234 escapes from the oxygen vacancy by heat treatment at 250 ° C. or higher, diffuses into the region 231, enters the oxygen vacancy existing in the region 231, and is in a relatively stable state. Become. Therefore, by the heat treatment, the region 231 has a lower resistance, and the region 234 has a higher purity (reduction of impurities such as water and hydrogen), and has a higher resistance.
一方、酸化物230の導電体260、および絶縁体272と重畳する領域(領域234、および領域232)は、導電体260、および絶縁体272を介しているため、金属元素の添加が抑制される。また、酸化物230の領域234、および領域232において、酸化物230中の酸素原子が、上述した膜242Aへ吸収されることが抑制される。 On the other hand, the conductor 260 of the oxide 230 and the region overlapping with the insulator 272 (region 234 and region 232) are interposed between the conductor 260 and the insulator 272, so that the addition of a metal element is suppressed. . In addition, in the region 234 and the region 232 of the oxide 230, oxygen atoms in the oxide 230 are suppressed from being absorbed into the above-described film 242A.
また、膜242Aに、酸化物230の領域231、および領域231に近接する領域232の酸素が吸収されることで、領域231、および領域232に酸素欠損が生じる場合がある。酸化物230中の水素が、当該酸素欠損に入ることで、領域231、および領域232のキャリア密度は増加する。従って、酸化物230の領域231、および領域232は、低抵抗化される。 Further, when the film 242A absorbs oxygen in the region 231 of the oxide 230 and the region 232 adjacent to the region 231, oxygen vacancies may be generated in the region 231 and the region 232 in some cases. As hydrogen in the oxide 230 enters the oxygen vacancies, the carrier density in the region 231 and the region 232 increases. Accordingly, the resistance of the region 231 and the region 232 of the oxide 230 is reduced.
ここで、膜242Aが、水素を吸収する特性を有する場合、酸化物230中の水素は、当該膜へと吸収される。従って、酸化物230中の不純物である水素を低減することができる。 Here, in the case where the film 242A has a characteristic of absorbing hydrogen, hydrogen in the oxide 230 is absorbed into the film. Therefore, hydrogen which is an impurity in the oxide 230 can be reduced.
膜242Aを成膜し、酸化物230を選択的に低抵抗化した後、膜242Aを加工し、層242を形成する。層242は、酸化物230の低抵抗化した領域上に形成されているため、ソース配線、またはドレイン配線として用いることができる。 After the film 242A is formed and the resistance of the oxide 230 is selectively reduced, the film 242A is processed to form the layer 242. Since the layer 242 is formed over the region where the resistance of the oxide 230 is reduced, the layer 242 can be used as a source wiring or a drain wiring.
一例として、図1では、酸化物230よりも、絶縁体222側に設けた導電体206と接続する場合を示したが、本構造に限らない。例えば、酸化物230よりも、絶縁体273側に設ける配線と接続するための構造として用いてもよい。具体的には、導電体240と、酸化物230との間に、膜242Aの一部を層242として残存させることで、導電体240と酸化物230とのコンタクト抵抗を低減することができる。 As an example, FIG. 1 illustrates the case where the conductor 206 provided on the insulator 222 side than the oxide 230 is connected, but the structure is not limited thereto. For example, a structure for connecting to a wiring provided closer to the insulator 273 than the oxide 230 may be used. Specifically, part of the film 242A is left as the layer 242 between the conductor 240 and the oxide 230, whereby the contact resistance between the conductor 240 and the oxide 230 can be reduced.
上記より、酸化物半導体の低抵抗化と、ソース配線、またはドレイン配線を同時に形成することができるため、工程を短縮することができる。また、酸化物230を低抵抗化するための膜を、配線や電極として用いることで、製造コストを安価にすることができる。 As described above, the resistance of the oxide semiconductor can be reduced and the source wiring or the drain wiring can be formed at the same time, so that the process can be shortened. In addition, by using a film for reducing the resistance of the oxide 230 as a wiring or an electrode, the manufacturing cost can be reduced.
なお、膜242Aの一部を薄膜化してもよい。例えば、膜242Aの一部を配線またはプラグとして機能する層242とし、膜242Aの他の領域を薄膜化する。その後、熱処理を行うことにより、膜242Aの薄膜化した領域を酸化させることで、膜242Aは、選択的に絶縁体となり、高抵抗化する。当該熱処理は、例えば、酸化性雰囲気下で行うことが好ましい。また、膜242Aの薄膜化した領域の近傍に酸素を有する構造体がある場合、熱処理を行うことで、膜242Aの薄膜化した領域は、当該構造体が有する酸素と反応し、酸化する場合がある。 Note that a part of the film 242A may be thinned. For example, part of the film 242A is used as a layer 242 that functions as a wiring or a plug, and another region of the film 242A is thinned. After that, heat treatment is performed to oxidize the thinned region of the film 242A, so that the film 242A selectively becomes an insulator and has high resistance. The heat treatment is preferably performed in an oxidizing atmosphere, for example. In the case where there is a structure including oxygen in the vicinity of the thinned region of the film 242A, heat treatment may cause the thinned region of the film 242A to react with oxygen included in the structure and be oxidized. is there.
膜242Aを、選択的に絶縁体として残存させることで、層間膜として機能させることができる。当該構造とする場合、膜242Aは、5nmよりも厚く、好ましくは20nmよりも厚く設ける。酸化物230を選択的に低抵抗化した後、膜242Aを選択的に薄膜化する。薄膜化は、後工程で、絶縁化させることができる程度の膜厚とする。例えば、薄膜化した膜242Aは、0.5nm以上5nm以下、好ましくは1nm以上2nm以下の膜厚であればよい。なお、上記酸化性雰囲気下で熱処理を行う場合には、酸化物230と、膜242Aとが、接した状態で、窒素を含む雰囲気下において一度熱処理を行ったあとに行うと好適である。窒素を含む雰囲気下において、一度熱処理を行うことで、酸化物230中の酸素が、薄膜化した膜242Aに拡散しやすくなる。 By selectively leaving the film 242A as an insulator, the film 242A can function as an interlayer film. In this structure, the film 242A is thicker than 5 nm, preferably thicker than 20 nm. After the oxide 230 is selectively reduced in resistance, the film 242A is selectively thinned. The film thickness is reduced to a thickness that can be insulated in a later step. For example, the thinned film 242A may have a thickness of 0.5 nm to 5 nm, preferably 1 nm to 2 nm. Note that in the case where the heat treatment is performed in the above oxidizing atmosphere, it is preferable that the heat treatment is performed once in an atmosphere containing nitrogen while the oxide 230 and the film 242A are in contact with each other. By performing heat treatment once in an atmosphere containing nitrogen, oxygen in the oxide 230 is easily diffused into the thinned film 242A.
上記構成、または上記工程を組み合わせることで、酸化物230の選択的な低抵抗化を行うことができる。 By combining the above structure or the above steps, the oxide 230 can be selectively reduced in resistance.
つまり、酸化物230に低抵抗領域を形成する際に、ゲート電極として機能する導電体260、および絶縁体272をマスクとすることで、自己整合的に酸化物230は低抵抗化する。そのため、複数のトランジスタ200を同時に形成する場合、トランジスタ間の電気特性バラつきを小さくすることができる。また、トランジスタ200のチャネル長は、導電体260の幅、および絶縁体272の膜厚により決定され、導電体260の幅を最小加工寸法とすることにより、トランジスタ200の微細化が可能となる。 That is, when the low resistance region is formed in the oxide 230, the resistance of the oxide 230 is reduced in a self-aligning manner by using the conductor 260 functioning as a gate electrode and the insulator 272 as a mask. Therefore, when the plurality of transistors 200 are formed at the same time, variation in electrical characteristics between the transistors can be reduced. In addition, the channel length of the transistor 200 is determined by the width of the conductor 260 and the film thickness of the insulator 272, and the transistor 200 can be miniaturized by setting the width of the conductor 260 to a minimum processing dimension.
また、酸化物230を低抵抗化するための金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を、層242として加工することで、当該膜の一部を、ソース配線、またはドレイン配線として用いることができる。従って、酸化物半導体の低抵抗化と、ソース配線、またはドレイン配線を同時に形成することができるため、工程を短縮することができる。 Further, a metal film for reducing the resistance of the oxide 230, an oxide film containing a metal element, or a nitride film containing a metal element is processed as the layer 242, so that part of the film can be used as a source wiring or It can be used as a drain wiring. Therefore, the resistance of the oxide semiconductor can be reduced and the source wiring or the drain wiring can be formed at the same time, so that the process can be shortened.
以上より、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。また、酸化物230を低抵抗化するための膜を、配線や電極として用いることで、製造コストを安価にすることができる。 As described above, by appropriately selecting the range of each region, it is possible to easily provide a transistor having electrical characteristics that meet requirements in accordance with circuit design. In addition, by using a film for reducing the resistance of the oxide 230 as a wiring or an electrode, the manufacturing cost can be reduced.
また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。また、チャネル形成領域に酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流(オフ電流)が小さいため、低消費電力の半導体装置を提供できる。 An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device. In addition, since a transistor using an oxide semiconductor in a channel formation region has extremely small leakage current (off-state current) in a non-conduction state, a semiconductor device with low power consumption can be provided.
以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。 As described above, a semiconductor device including a transistor with high on-state current can be provided. Alternatively, a semiconductor device including a transistor with low off-state current can be provided. Alternatively, it is possible to provide a semiconductor device that suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability.
以下では、本発明の一態様に係るトランジスタ200を有する半導体装置の詳細な構成について説明する。 Hereinafter, a detailed structure of the semiconductor device including the transistor 200 according to one embodiment of the present invention will be described.
酸化物230は、酸化物230aと、酸化物230a上の酸化物230bと、酸化物230b上の酸化物230cと、を有する。酸化物230b下に酸化物230aを有することで、酸化物230aよりも下方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。また、酸化物230b上に酸化物230cを有することで、酸化物230cよりも上方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。 The oxide 230 includes an oxide 230a, an oxide 230b over the oxide 230a, and an oxide 230c over the oxide 230b. By including the oxide 230a under the oxide 230b, diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b can be suppressed. Further, by including the oxide 230c over the oxide 230b, diffusion of impurities from the structure formed above the oxide 230c to the oxide 230b can be suppressed.
なお、酸化物230は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物230aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、酸化物230bに用いる金属酸化物における、構成元素中の元素Mの原子数比より、大きいことが好ましい。また、酸化物230aに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物230bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物230aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。また、酸化物230cは、酸化物230aまたは酸化物230bに用いることができる金属酸化物を、用いることができる。 Note that the oxide 230 preferably has a stacked structure of oxides having different atomic ratios of metal atoms. Specifically, in the metal oxide used for the oxide 230a, the atomic ratio of the element M in the constituent element is larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the oxide 230b. It is preferable. In the metal oxide used for the oxide 230a, the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b. In the metal oxide used for the oxide 230b, the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a. As the oxide 230c, a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
また、酸化物230aおよび酸化物230cの伝導帯下端のエネルギーが、酸化物230bの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物230aおよび酸化物230cの電子親和力が、酸化物230bの電子親和力より小さいことが好ましい。 The energy at the lower end of the conduction band of the oxide 230a and the oxide 230c is preferably higher than the energy at the lower end of the conduction band of the oxide 230b. In other words, the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the oxide 230b.
ここで、酸化物230a、酸化物230b、および酸化物230cの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物230a、酸化物230b、および酸化物230cの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物230aと酸化物230bとの界面、および酸化物230bと酸化物230cとの界面において形成される混合層の欠陥準位密度を低くするとよい。 Here, at the junction of the oxide 230a, the oxide 230b, and the oxide 230c, the lower end of the conduction band changes gently. In other words, it can be said that the lower end of the conduction band at the junction of the oxide 230a, the oxide 230b, and the oxide 230c is continuously changed or continuously joined. In order to achieve this, the defect state density of the mixed layer formed at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c is preferably low.
具体的には、酸化物230aと酸化物230b、酸化物230bと酸化物230cが、酸素以外に共通の元素を有する(主成分とする。)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物230bがIn−Ga−Zn酸化物の場合、酸化物230aおよび酸化物230cとして、In−Ga−Zn酸化物、Ga−Zn酸化物、酸化ガリウムなどを用いるとよい。 Specifically, the oxide 230a and the oxide 230b, and the oxide 230b and the oxide 230c have a common element (main component) in addition to oxygen, so that a mixed layer with a low density of defect states is formed. can do. For example, in the case where the oxide 230b is an In—Ga—Zn oxide, an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
このとき、キャリアの主たる経路は酸化物230bとなる。酸化物230a、酸化物230cを上述の構成とすることで、酸化物230aと酸化物230bとの界面、および酸化物230bと酸化物230cとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ200は高いオン電流を得られる。 At this time, the main path of carriers is the oxide 230b. When the oxide 230a and the oxide 230c have the above structure, the density of defect states at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be reduced. Therefore, the influence on the carrier conduction due to the interface scattering is reduced, and the transistor 200 can obtain a high on-state current.
また、酸化物230は、領域231、領域232、および領域234を有する。なお、領域231の少なくとも一部は、絶縁体273と近接する領域を有する。また、領域232は、少なくとも、絶縁体272と重畳する領域を有する。 In addition, the oxide 230 includes a region 231, a region 232, and a region 234. Note that at least part of the region 231 has a region in proximity to the insulator 273. The region 232 includes at least a region overlapping with the insulator 272.
なお、トランジスタ200をオンさせると、領域231aは、ソース領域およびドレイン領域の一方として機能し、領域231bは、ソース領域およびドレイン領域の他方として機能する。一方、領域234の少なくとも一部は、チャネルが形成される領域として機能する。領域231と、領域234の間に領域232を有することで、トランジスタ200において、オン電流を大きくし、かつ、非導通時のリーク電流(オフ電流)を小さくすることができる。 Note that when the transistor 200 is turned on, the region 231a functions as one of a source region and a drain region, and the region 231b functions as the other of the source region and the drain region. On the other hand, at least part of the region 234 functions as a region where a channel is formed. By including the region 232 between the region 231 and the region 234, the transistor 200 can have a large on-state current and a small non-conducting leakage current (off-state current).
トランジスタ200において、領域232を設けることで、ソース領域およびドレイン領域として機能する領域231と、チャネルが形成される領域234との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域232を有することで、チャネル長方向において、ソース領域およびドレイン領域と、第1のゲート電極(導電体260)とが重ならないため、両者の間で不要な容量が形成されることを抑制できる。また、領域232を有することで、非導通時のリーク電流を小さくすることができる。 In the transistor 200, since the region 232 is provided, a high-resistance region is not formed between the region 231 functioning as a source region and a drain region and the region 234 where a channel is formed; thus, on-state current and mobility of the transistor Can be increased. In addition, since the region 232 includes the source region, the drain region, and the first gate electrode (conductor 260) in the channel length direction, unnecessary capacitance is formed between the two. Can be suppressed. In addition, by including the region 232, leakage current at the time of non-conduction can be reduced.
つまり、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。 That is, by appropriately selecting the range of each region, it is possible to easily provide a transistor having electrical characteristics that meet the requirements in accordance with circuit design.
酸化物230は、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう。)を用いることが好ましい。例えば、領域234となる金属酸化物としては、バンドギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。 As the oxide 230, a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used. For example, as the metal oxide used for the region 234, a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more is preferably used. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a large band gap.
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。 Since a transistor including an oxide semiconductor has extremely low leakage current in a non-conduction state, a semiconductor device with low power consumption can be provided. An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device.
酸化物230上には、化合物層243が形成される。化合物層243は、層242の金属元素と、酸化物230の金属元素とが、合金化している場合がある。また、化合物層243は、ソース領域、またはドレイン領域として機能する場合がある。 A compound layer 243 is formed over the oxide 230. In the compound layer 243, the metal element of the layer 242 and the metal element of the oxide 230 may be alloyed. In addition, the compound layer 243 may function as a source region or a drain region.
層242は、トランジスタ200のソース領域およびドレイン領域の一方として機能する領域231bと接している。よって、層242はソース電極およびドレイン電極の一方として機能できる。 The layer 242 is in contact with the region 231b functioning as one of the source region and the drain region of the transistor 200. Thus, the layer 242 can function as one of a source electrode and a drain electrode.
なお、図1(D)に示すように、領域231b、並びに絶縁体220、および絶縁体222の開口の内壁に接して、層242が形成されている。当該開口の底部の少なくとも一部には導電体206が位置しており、層242が導電体206と接する。 Note that as illustrated in FIG. 1D, a layer 242 is formed in contact with the region 231 b and the inner walls of the openings of the insulator 220 and the insulator 222. The conductor 206 is located at least at a part of the bottom of the opening, and the layer 242 is in contact with the conductor 206.
ここで、図1(D)に示すように、層242は、酸化物230、および化合物層243bの側面と重畳することが好ましい。特に、層242は、酸化物230のチャネル幅方向と交わる側面において、A5側の側面、およびA6側の側面の双方または一方と重畳することが好ましい。また、層242が、酸化物230のチャネル長方向と交わる側面において、A1側(A2側)の側面と重畳する構成にしてもよい。このように、層242が、ソース領域またはドレイン領域となる領域231、および酸化物230の側面と重畳する構成とすることで、導電体240とトランジスタ200のコンタクト部の投影面積を増やすことなく、コンタクト部の接触面積を増加させ、層242とトランジスタ200の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。 Here, as illustrated in FIG. 1D, the layer 242 preferably overlaps with side surfaces of the oxide 230 and the compound layer 243b. In particular, the layer 242 preferably overlaps with both or one of the side surface on the A5 side and the side surface on the A6 side on the side surface intersecting with the channel width direction of the oxide 230. Alternatively, the layer 242 may overlap with the side surface on the A1 side (A2 side) on the side surface intersecting the channel length direction of the oxide 230. In this manner, the layer 242 overlaps with the region 231 serving as the source region or the drain region and the side surface of the oxide 230 without increasing the projected area of the contact portion between the conductor 240 and the transistor 200. The contact area of the contact portion can be increased and the contact resistance between the layer 242 and the transistor 200 can be reduced. Thus, the on-current can be increased while miniaturizing the source electrode and the drain electrode of the transistor.
層242は、抵抗値が、2.4×103[Ω/sq]以下、好ましくは1.0×103[Ω/sq]以下である金属、金属元素を有する窒化物、または金属元素を有する酸化物を用いる。当該導電材料として、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属膜、Al−Ti窒化物、窒化チタンなどの金属元素を有する窒化膜、またはインジウム錫酸化物、In−Ga−Zn酸化物(以下、IGZOともいう。)などの金属元素を有する酸化膜を用いればよい。 The layer 242 is formed using a metal, a nitride containing a metal element, or a metal element having a resistance value of 2.4 × 10 3 [Ω / sq] or less, preferably 1.0 × 10 3 [Ω / sq] or less. The oxide which has is used. As the conductive material, for example, a metal film such as aluminum, ruthenium, titanium, tantalum, tungsten, or chromium, a nitride film including a metal element such as Al-Ti nitride or titanium nitride, or indium tin oxide, In-Ga-- An oxide film containing a metal element such as a Zn oxide (hereinafter also referred to as IGZO) may be used.
また、絶縁体284、絶縁体282、絶縁体280、絶縁体274、および絶縁体273に形成された開口に、導電体240を配置する。なお、導電体240の上面の高さは、絶縁体284の上面と、同一平面上としてもよい。 In addition, the conductor 240 is disposed in the opening formed in the insulator 284, the insulator 282, the insulator 280, the insulator 274, and the insulator 273. Note that the top surface of the conductor 240 may be flush with the top surface of the insulator 284.
導電体240は、トランジスタ200のソース領域およびドレイン領域の一方として機能する領域231aと接している。よって、導電体240はソース電極およびドレイン電極の一方として機能できる。 The conductor 240 is in contact with the region 231a functioning as one of the source region and the drain region of the transistor 200. Therefore, the conductor 240 can function as one of a source electrode and a drain electrode.
なお、絶縁体284、絶縁体282、絶縁体280、絶縁体274、および絶縁体273の開口の内壁に接して導電体240が形成されている。当該開口の底部の少なくとも一部には酸化物230の領域231aが位置しており、導電体240が領域231aと接する。 Note that the conductor 240 is formed in contact with the inner walls of the openings of the insulator 284, the insulator 282, the insulator 280, the insulator 274, and the insulator 273. A region 231a of the oxide 230 is located at least at a part of the bottom of the opening, and the conductor 240 is in contact with the region 231a.
ここで、導電体240は、酸化物230の側面と重畳することが好ましい。特に、導電体240は、酸化物230のチャネル幅方向と交わる側面において、A5側の側面、およびA6側の側面の双方または一方と重畳することが好ましい。また、導電体240が、酸化物230のチャネル長方向と交わる側面において、A1側(A2側)の側面と重畳する構成にしてもよい。このように、導電体240が、ソース領域またはドレイン領域となる領域231、および酸化物230の側面と重畳する構成とすることで、導電体240とトランジスタ200のコンタクト部の投影面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体240とトランジスタ200の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。 Here, the conductor 240 preferably overlaps with a side surface of the oxide 230. In particular, the conductor 240 preferably overlaps with both or one of the side surface on the A5 side and the side surface on the A6 side on the side surface intersecting the channel width direction of the oxide 230. Alternatively, the conductor 240 may overlap with the side surface on the A1 side (A2 side) on the side surface intersecting the channel length direction of the oxide 230. In this manner, the conductor 240 overlaps with the region 231 serving as the source region or the drain region and the side surface of the oxide 230 without increasing the projected area of the contact portion between the conductor 240 and the transistor 200. The contact area of the contact portion can be increased, and the contact resistance between the conductor 240 and the transistor 200 can be reduced. Thus, the on-current can be increased while miniaturizing the source electrode and the drain electrode of the transistor.
導電体240は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体240は積層構造としてもよい。 The conductor 240 is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 240 may have a stacked structure.
ここで、例えば、絶縁体284、絶縁体282、絶縁体280、絶縁体274、および絶縁体273に開口を形成する際に、酸化物230において、領域231の低抵抗化した領域が除去され、低抵抗化していない酸化物230が露出する場合がある。その場合、導電体240の酸化物230と接する導電体(以下、導電体240の第1の導電体ともいう。)に用いる導電体として、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いるとよい。つまり、低抵抗化していない酸化物230と導電体240の第1の導電体とが接することで、金属化合物、または酸化物230に酸素欠損が形成され、酸化物230の領域231が、低抵抗化する。従って、導電体240の第1の導電体と接する酸化物230を低抵抗化することで、酸化物230と導電体240とのコンタクト抵抗を低減することができる。従って、導電体240の第1の導電体は、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、などの金属元素を含むことが好ましい。 Here, for example, when an opening is formed in the insulator 284, the insulator 282, the insulator 280, the insulator 274, and the insulator 273, the region where the resistance of the region 231 is reduced in the oxide 230 is removed, The oxide 230 that has not been reduced in resistance may be exposed. In that case, a metal film, a nitride film containing a metal element, or a metal element is used as a conductor used for a conductor in contact with the oxide 230 of the conductor 240 (hereinafter also referred to as a first conductor of the conductor 240). It is preferable to use an oxide film having the same. That is, when the oxide 230 whose resistance has not been reduced is in contact with the first conductor of the conductor 240, oxygen vacancies are formed in the metal compound or the oxide 230, and the region 231 of the oxide 230 has low resistance. Turn into. Therefore, by reducing the resistance of the oxide 230 in contact with the first conductor of the conductor 240, the contact resistance between the oxide 230 and the conductor 240 can be reduced. Therefore, the first conductor of the conductor 240 preferably includes a metal element such as aluminum, ruthenium, titanium, tantalum, or tungsten.
また、導電体240を積層構造とする場合、絶縁体284、絶縁体282、絶縁体280、絶縁体274、および絶縁体273と接する導電体には、導電体205の第1の導電体などと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体280より上層から水素、水などの不純物が、導電体240を通じて酸化物230に混入するのを抑制することができる。 In the case where the conductor 240 has a stacked structure, the insulator 284, the insulator 282, the insulator 280, the insulator 274, and the conductor in contact with the insulator 273 include the first conductor of the conductor 205, and the like. Similarly, a conductive material having a function of suppressing permeation of impurities such as water or hydrogen is preferably used. For example, tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, or ruthenium oxide is preferably used. Further, the conductive material having a function of suppressing permeation of impurities such as water or hydrogen may be used in a single layer or a stacked layer. By using the conductive material, impurities such as hydrogen and water from an upper layer than the insulator 280 can be prevented from entering the oxide 230 through the conductor 240.
なお、図1では、導電体240に替えて、層242と同様の構造を、領域231aと接するように設けてもよい。その場合、導電体204、および導電体206と同様に、絶縁体212乃至絶縁体222に開口を設け、領域231aに電位を印加するプラグ、または配線などを設ければよい。 In FIG. 1, a structure similar to that of the layer 242 may be provided in contact with the region 231a instead of the conductor 240. In that case, similarly to the conductor 204 and the conductor 206, an opening may be provided in the insulators 212 to 222 and a plug or a wiring for applying a potential to the region 231a may be provided.
導電体204は、図1(A)、および図1(D)に示すように、導電体206に電位を印加する配線として機能する。なお、導電体204は、絶縁体212に埋め込まれて設けることが好ましい。 The conductor 204 functions as a wiring for applying a potential to the conductor 206 as illustrated in FIGS. 1A and 1D. Note that the conductor 204 is preferably provided so as to be embedded in the insulator 212.
例えば、導電体204は、トランジスタ200よりも、下層に設けられる構造体と接続する配線として機能することができる。当該構造体として、他のトランジスタ、および容量素子等の回路素子等を設ければよい。 For example, the conductor 204 can function as a wiring connected to a structure body provided below the transistor 200. As the structure body, another transistor, a circuit element such as a capacitor, or the like may be provided.
導電体206は、絶縁体220、および絶縁体222に設けられた開口を介して、層242と接する。また、導電体206は、導電体204の上に接して設けるとよい。また、導電体206は、絶縁体214および絶縁体216に埋め込まれて設けることが好ましい。 The conductor 206 is in contact with the layer 242 through an opening provided in the insulator 220 and the insulator 222. The conductor 206 is preferably provided in contact with the conductor 204. The conductor 206 is preferably provided so as to be embedded in the insulator 214 and the insulator 216.
導電体203は、図1(A)、および図1(C)に示すように、導電体205に電位を印加する配線として機能する。なお、導電体203は、絶縁体212に埋め込まれて設けることが好ましい。 As shown in FIGS. 1A and 1C, the conductor 203 functions as a wiring for applying a potential to the conductor 205. Note that the conductor 203 is preferably provided so as to be embedded in the insulator 212.
導電体205は、酸化物230、および導電体260と、重なるように配置する。また、導電体205は、導電体203の上に接して設けるとよい。また、導電体205は、絶縁体214および絶縁体216に埋め込まれて設けることが好ましい。 The conductor 205 is disposed so as to overlap with the oxide 230 and the conductor 260. The conductor 205 is preferably provided in contact with the conductor 203. The conductor 205 is preferably provided so as to be embedded in the insulator 214 and the insulator 216.
ここで、導電体260は、第1のゲート(トップゲートともいう。)電極として機能する場合がある。また、導電体205は、第2のゲート(ボトムゲートともいう。)電極として機能する場合がある。その場合、導電体205に印加する電位を、導電体260に印加する電位と、連動させず、独立して変化させることで、トランジスタ200の閾値電圧を制御することができる。特に、導電体205に負の電位を印加することにより、トランジスタ200の閾値電圧を0Vより大きくし、オフ電流を低減することが可能となる。したがって、導電体205に負の電位を印加したほうが、印加しない場合よりも、導電体260に印加する電位が0Vのときのドレイン電流を小さくすることができる。 Here, the conductor 260 may function as a first gate (also referred to as a top gate) electrode. The conductor 205 may function as a second gate (also referred to as a bottom gate) electrode. In that case, the threshold voltage of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without being linked. In particular, by applying a negative potential to the conductor 205, the threshold voltage of the transistor 200 can be made higher than 0 V and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be made smaller than when a negative potential is not applied.
また、導電体203上に導電体205を設けることで、第1のゲート電極、および配線としての機能を有する導電体260と、導電体203との距離を適宜設計することが可能となる。つまり、導電体203と導電体260の間に絶縁体214および絶縁体216などが設けられることで、導電体203と導電体260の間の寄生容量を低減し、導電体203と導電体260の間の絶縁耐圧を高めることができる。 Further, by providing the conductor 205 over the conductor 203, the distance between the conductor 203 having the function of the first gate electrode and the wiring and the conductor 203 can be appropriately designed. That is, by providing the insulator 214, the insulator 216, and the like between the conductor 203 and the conductor 260, parasitic capacitance between the conductor 203 and the conductor 260 can be reduced, and the conductor 203 and the conductor 260 can be reduced. The insulation breakdown voltage can be increased.
また、導電体203と導電体260の間の寄生容量を低減することで、トランジスタ200のスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体203と導電体260の間の絶縁耐圧を高めることで、トランジスタ200の信頼性を向上させることができる。よって、絶縁体214および絶縁体216の膜厚を厚くすることが好ましい。なお、導電体203の延伸方向はこれに限られず、例えば、トランジスタ200のチャネル長方向に延伸されてもよい。 Further, by reducing the parasitic capacitance between the conductor 203 and the conductor 260, the switching speed of the transistor 200 can be improved and the transistor having high frequency characteristics can be obtained. Further, by increasing the withstand voltage between the conductor 203 and the conductor 260, the reliability of the transistor 200 can be improved. Therefore, it is preferable to increase the thickness of the insulator 214 and the insulator 216. Note that the extending direction of the conductor 203 is not limited thereto, and the conductor 203 may be extended in the channel length direction of the transistor 200, for example.
なお、導電体205は、図1(A)に示すように、酸化物230、および導電体260と重なるように配置する。また、導電体205は、酸化物230における領域234よりも、大きく設けるとよい。特に、図1(C)に示すように、導電体205は、酸化物230の領域234のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物230のチャネル幅方向における側面において、導電体205と、導電体260とは、絶縁体を介して重畳していることが好ましい。 Note that the conductor 205 is provided so as to overlap with the oxide 230 and the conductor 260 as illustrated in FIG. The conductor 205 is preferably provided larger than the region 234 in the oxide 230. In particular, as illustrated in FIG. 1C, the conductor 205 is preferably extended also in a region outside the end portion that intersects the channel width direction of the region 234 of the oxide 230. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other through the insulator on the side surface of the oxide 230 in the channel width direction.
上記構成を有することで、導電体260、および導電体205に電位を印加した場合、導電体260から生じる電界と、導電体205から生じる電界と、がつながり、酸化物230に形成されるチャネル形成領域を覆うことができる。 With the above structure, when a potential is applied to the conductor 260 and the conductor 205, the electric field generated from the conductor 260 and the electric field generated from the conductor 205 are connected to form a channel formed in the oxide 230. The area can be covered.
つまり、第1のゲート電極としての機能を有する導電体260の電界と、第2のゲート電極としての機能を有する導電体205の電界によって、領域234のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第1のゲート電極、および第2のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(S−channel)構造とよぶ。 That is, the channel formation region in the region 234 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode. . In this specification, a transistor structure in which a channel formation region is electrically surrounded by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
また、導電体205、および導電体206は、絶縁体214および絶縁体216の開口の内壁に接して第1の導電体が形成され、さらに内側に第2の導電体が形成されている。ここで、第1の導電体および第2の導電体の上面の高さと、絶縁体216の上面の高さは同程度にできる。なお、トランジスタ200では、導電体205、および導電体206の第1の導電体および導電体205、および導電体206の第2の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体205は、単層、または3層以上の積層構造として設ける構成にしてもよい。 In addition, the conductor 205 and the conductor 206 are in contact with the inner walls of the openings of the insulator 214 and the insulator 216, the first conductor is formed, and the second conductor is further formed inside. Here, the height of the top surfaces of the first conductor and the second conductor and the height of the top surface of the insulator 216 can be approximately the same. Note that in the transistor 200, the structure in which the conductor 205, the first conductor of the conductor 206, the conductor 205, and the second conductor of the conductor 206 are stacked is described. It is not limited. For example, the conductor 205 may be provided as a single layer or a stacked structure including three or more layers.
ここで、導電体205、および導電体206、または導電体203、および導電体204の第1の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい。)導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する(上記酸素が透過しにくい。)導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。 Here, the first conductor of the conductor 205 and the conductor 206 or the conductor 203 and the conductor 204 is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, or a nitrogen oxide molecule (N 2 It is preferable to use a conductive material that has a function of suppressing diffusion of impurities such as copper atoms (O, NO, NO 2, etc.). Alternatively, it is preferable to use a conductive material that has a function of suppressing diffusion of at least one of oxygen (for example, oxygen atoms and oxygen molecules) (the oxygen hardly transmits). Note that in this specification, the function of suppressing diffusion of impurities or oxygen is a function of suppressing diffusion of any one or all of the impurities and oxygen.
導電体205、および導電体206、または導電体203、および導電体204の第1の導電体が酸素の拡散を抑制する機能を持つことにより、導電体205、および導電体206、または導電体203、および導電体204の第2の導電体が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって、導電体205、および導電体206、または導電体203、および導電体204の第1の導電体としては、上記導電性材料を単層または積層とすればよい。これにより、絶縁体210より基板側から、水素、水などの不純物が、導電体205、および導電体206、または導電体203、および導電体204を通じて、トランジスタ200側に拡散するのを抑制することができる。 The conductor 205 and the conductor 206 or the conductor 203 and the first conductor of the conductor 204 have a function of suppressing diffusion of oxygen, whereby the conductor 205 and the conductor 206 or conductor 203 , And the second conductor of the conductor 204 can be prevented from being oxidized to lower the conductivity. As a conductive material having a function of suppressing oxygen diffusion, for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used. Therefore, the conductive material may be a single layer or a stacked layer as the first conductor of the conductor 205 and the conductor 206 or the conductor 203 and the conductor 204. Accordingly, diffusion of impurities such as hydrogen and water from the substrate side to the transistor 200 side from the insulator 210 through the conductor 205 and the conductor 206 or the conductor 203 and the conductor 204 is suppressed. Can do.
また、導電体205、および導電体206の第2の導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体205、および導電体206の第2の導電体を単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。 For the conductor 205 and the second conductor of the conductor 206, a conductive material containing tungsten, copper, or aluminum as a main component is preferably used. Note that although the conductor 205 and the second conductor of the conductor 206 are illustrated as a single layer, they may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above-described conductive material.
また、導電体203、および導電体204の第2の導電体は、配線として機能するため、導電体205、および導電体206の第2の導電体より導電性が高い導電体を用いることが好ましい。例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体203、および導電体204の第2の導電体は積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。 In addition, since the conductor 203 and the second conductor of the conductor 204 function as wirings, it is preferable to use a conductor having higher conductivity than the conductor 205 and the second conductor of the conductor 206. . For example, a conductive material mainly containing copper or aluminum can be used. In addition, the conductor 203 and the second conductor of the conductor 204 may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
特に、導電体203、および導電体204に、銅を用いることが好ましい。銅は抵抗が小さいため、配線等に用いることが好ましい。一方、銅は拡散しやすいため、酸化物230に拡散することで、トランジスタ200の電気特性を低下させる場合がある。そこで、例えば、絶縁体214には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用いることで、銅の拡散を抑えることができる。 In particular, copper is preferably used for the conductor 203 and the conductor 204. Since copper has low resistance, it is preferably used for wiring and the like. On the other hand, since copper easily diffuses, the electrical characteristics of the transistor 200 may be deteriorated by diffusing into the oxide 230. Thus, for example, the insulator 214 can be made of copper diffusion by using a material such as aluminum oxide or hafnium oxide having low copper permeability.
なお、導電体205、および導電体206、絶縁体214、および絶縁体216は必ずしも設けなくともよい。その場合、導電体203の一部が第2のゲート電極として機能することができる。 Note that the conductor 205, the conductor 206, the insulator 214, and the insulator 216 are not necessarily provided. In that case, part of the conductor 203 can function as the second gate electrode.
絶縁体210、絶縁体214、および絶縁体282は、水または水素などの不純物が、基板側または絶縁体284側からトランジスタ200に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体210、絶縁体214、および絶縁体282は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい。)絶縁性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する(上記酸素が透過しにくい。)絶縁性材料を用いることが好ましい。 The insulator 210, the insulator 214, and the insulator 282 preferably function as barrier insulating films that prevent impurities such as water or hydrogen from entering the transistor 200 from the substrate side or the insulator 284 side. Therefore, the insulator 210, the insulator 214, and the insulator 282 include a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, and the like), a copper atom, and the like. It is preferable to use an insulating material having a function of suppressing diffusion of impurities (the above impurities are difficult to transmit). Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of at least one of oxygen (for example, oxygen atoms and oxygen molecules) (the oxygen is difficult to transmit).
例えば、絶縁体210、および絶縁体282として酸化アルミニウムなどを用い、絶縁体214として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体210および絶縁体214よりも基板側からトランジスタ200側に拡散することを抑制することができる。または、絶縁体224などに含まれる酸素が、絶縁体210および絶縁体214よりも基板側に、拡散することを抑制することができる。または、水素、水などの不純物が、絶縁体282よりも絶縁体284側からトランジスタ200側に拡散することを抑制することができる。 For example, aluminum oxide or the like is preferably used for the insulator 210 and the insulator 282, and silicon nitride or the like is preferably used for the insulator 214. Thus, impurities such as hydrogen and water can be prevented from diffusing from the substrate side to the transistor 200 side with respect to the insulator 210 and the insulator 214. Alternatively, diffusion of oxygen contained in the insulator 224 and the like to the substrate side with respect to the insulator 210 and the insulator 214 can be suppressed. Alternatively, diffusion of impurities such as hydrogen and water from the insulator 284 side to the transistor 200 side rather than the insulator 282 can be suppressed.
また、導電体203、および導電体204の上に導電体205、および導電体206を積層して設ける構成にすることにより、導電体203と導電体205の間に絶縁体214を設けることができる。ここで、導電体203の第2の導電体に銅など拡散しやすい金属を用いても、絶縁体214として窒化シリコンなどを設けることにより、当該金属が絶縁体214より上の層に拡散するのを抑制することができる。 In addition, by providing a structure in which the conductor 205 and the conductor 206 are stacked over the conductor 203 and the conductor 204, the insulator 214 can be provided between the conductor 203 and the conductor 205. . Here, even when a metal that easily diffuses, such as copper, is used for the second conductor of the conductor 203, by providing silicon nitride or the like as the insulator 214, the metal diffuses into a layer above the insulator 214. Can be suppressed.
また、層間膜として機能する絶縁体212、絶縁体216、絶縁体280、および絶縁体284は、絶縁体210、または絶縁体214よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。 The insulator 212, the insulator 216, the insulator 280, and the insulator 284 that function as interlayer films preferably have a lower dielectric constant than the insulator 210 or the insulator 214. By using a material having a low dielectric constant as the interlayer film, parasitic capacitance generated between the wirings can be reduced.
例えば、絶縁体212、絶縁体216、絶縁体280、および絶縁体284として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO3)または(Ba,Sr)TiO3(BST)などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。 For example, as the insulator 212, the insulator 216, the insulator 280, and the insulator 284, silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT) ), An insulator such as strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST) can be used in a single layer or a stacked layer. Alternatively, for example, aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators. Alternatively, these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
絶縁体220、絶縁体222、および絶縁体224は、ゲート絶縁体としての機能を有する。 The insulator 220, the insulator 222, and the insulator 224 function as gate insulators.
ここで、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。 Here, in a transistor including an oxide semiconductor, if an impurity and an oxygen vacancy exist in a region where a channel is formed in the oxide semiconductor, electric characteristics are likely to be changed and reliability may be deteriorated. In addition, when an oxygen vacancy is included in a region where a channel is formed in an oxide semiconductor, the transistor is likely to be normally on.
従って、酸化物230と接する絶縁体224は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体224には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物230に接して設けることにより、酸化物230中の酸素欠損を低減し、トランジスタ200の信頼性を向上させることができる。 Therefore, the insulator 224 in contact with the oxide 230 is preferably an insulator containing more oxygen than that in the stoichiometric composition. That is, it is preferable that an excess oxygen region be formed in the insulator 224. By providing such an insulator containing excess oxygen in contact with the oxide 230, oxygen vacancies in the oxide 230 can be reduced and the reliability of the transistor 200 can be improved.
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS(Thermal Desorption Spectroscopy)分析にて、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは1.0×1019atoms/cm3以上、さらに好ましくは2.0×1019atoms/cm3、または3.0×1020atoms/cm3以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上400℃以下の範囲が好ましい。 Specifically, an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region. The oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atom is 1.0 × 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis. The oxide film has a thickness of 0.0 × 10 19 atoms / cm 3 or more, more preferably 2.0 × 10 19 atoms / cm 3 , or 3.0 × 10 20 atoms / cm 3 or more. The surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
また、絶縁体224が、過剰酸素領域を有する場合、絶縁体222は、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する(上記酸素が透過しにくい。)ことが好ましい。 In the case where the insulator 224 has an excess oxygen region, the insulator 222 has a function of suppressing at least one diffusion of oxygen (for example, oxygen atoms and oxygen molecules) (the oxygen is difficult to transmit). It is preferable.
絶縁体222が、酸素の拡散を抑制する機能を有することで、絶縁体224が有する過剰酸素領域の酸素は、絶縁体220側へ拡散することなく、効率よく酸化物230へ供給することができる。また、導電体205が、絶縁体224が有する過剰酸素領域の酸素と反応することを抑制することができる。 Since the insulator 222 has a function of suppressing oxygen diffusion, oxygen in the excess oxygen region included in the insulator 224 can be efficiently supplied to the oxide 230 without diffusing to the insulator 220 side. . In addition, the conductor 205 can be prevented from reacting with oxygen in the excess oxygen region of the insulator 224.
絶縁体222は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO3)または(Ba,Sr)TiO3(BST)などのいわゆるhigh−k材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にhigh−k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。 The insulator 222 is, for example, so-called high such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST). It is preferable to use an insulator including a -k material in a single layer or a stacked layer. As transistor miniaturization and higher integration progress, problems such as leakage current may occur due to thinning of the gate insulator. By using a high-k material for the insulator functioning as a gate insulator, the gate potential during transistor operation can be reduced while maintaining the physical film thickness.
特に、不純物、および酸素などの拡散を抑制する機能を有する(上記酸素が透過しにくい。)絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。このような材料を用いて絶縁体222を形成した場合、絶縁体222は、酸化物230からの酸素の放出や、トランジスタ200の周辺部から酸化物230への水素等の不純物の混入を抑制する層として機能する。 In particular, an insulator including one or both oxides of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (the oxygen is difficult to transmit) is preferably used. As the insulator containing one or both of aluminum and hafnium, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used. In the case where the insulator 222 is formed using such a material, the insulator 222 suppresses release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the peripheral portion of the transistor 200 into the oxide 230. Acts as a layer.
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。 Alternatively, for example, aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators. Alternatively, these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
また、絶縁体220は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、high−k材料の絶縁体と絶縁体220とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。 The insulator 220 is preferably thermally stable. For example, since silicon oxide and silicon oxynitride are thermally stable, a stacked structure having a high thermal stability and a high relative dielectric constant can be obtained by combining an insulator of a high-k material and the insulator 220. Can do.
なお、絶縁体220、絶縁体222、および絶縁体224が、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。 Note that the insulator 220, the insulator 222, and the insulator 224 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient.
絶縁体250は、ゲート絶縁体として機能する。絶縁体250は、酸化物230cの上面に接して配置することが好ましい。絶縁体250は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析(TDS分析)にて、酸素分子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは1.0×1019atoms/cm3以上、さらに好ましくは2.0×1019atoms/cm3、または3.0×1020atoms/cm3である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下の範囲が好ましい。 The insulator 250 functions as a gate insulator. The insulator 250 is preferably provided in contact with the upper surface of the oxide 230c. The insulator 250 is preferably formed using an insulator from which oxygen is released by heating. For example, in the temperature programmed desorption gas spectroscopy analysis (TDS analysis), the amount of desorbed oxygen converted to oxygen molecules is 1.0 × 10 18 atoms / cm 3 or more, preferably 1.0 × 10 19. An oxide film having atoms / cm 3 or more, more preferably 2.0 × 10 19 atoms / cm 3 , or 3.0 × 10 20 atoms / cm 3 . The surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or more and 700 ° C. or less.
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。 Specifically, silicon oxide having excess oxygen, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and voids Silicon oxide can be used. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
加熱により酸素が放出される絶縁体を、絶縁体250として、酸化物230cの上面に接して設けることにより、絶縁体250から、酸化物230bの領域234に効果的に酸素を供給することができる。また、絶縁体224と同様に、絶縁体250中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体250の膜厚は、1nm以上20nm以下とするのが好ましい。 An insulator from which oxygen is released by heating is provided as the insulator 250 in contact with the top surface of the oxide 230c, whereby oxygen can be effectively supplied from the insulator 250 to the region 234 of the oxide 230b. . Similarly to the insulator 224, the concentration of impurities such as water or hydrogen in the insulator 250 is preferably reduced. The thickness of the insulator 250 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
また、絶縁体250が有する過剰酸素を、効率的に酸化物230へ供給するために、金属酸化物252を設けてもよい。従って、金属酸化物252は、絶縁体250からの酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物252を設けることで、絶縁体250から導電体260への過剰酸素の拡散が抑制される。つまり、酸化物230へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体260の酸化を抑制することができる。 Further, a metal oxide 252 may be provided in order to efficiently supply excess oxygen included in the insulator 250 to the oxide 230. Therefore, the metal oxide 252 preferably suppresses oxygen diffusion from the insulator 250. By providing the metal oxide 252 that suppresses oxygen diffusion, diffusion of excess oxygen from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of excess oxygen supplied to the oxide 230 can be suppressed. In addition, oxidation of the conductor 260 due to excess oxygen can be suppressed.
なお、金属酸化物252は、第1のゲートの一部としての機能を有してもよい。例えば、酸化物230として用いることができる酸化物半導体を、金属酸化物252として用いることができる。その場合、導電体260をスパッタリング法で成膜することで、金属酸化物252の電気抵抗値を低下させて導電体とすることができる。これをOC(Oxide Conductor)電極と呼ぶことができる。 Note that the metal oxide 252 may function as part of the first gate. For example, an oxide semiconductor that can be used as the oxide 230 can be used as the metal oxide 252. In that case, by forming the conductor 260 by a sputtering method, the electric resistance value of the metal oxide 252 can be reduced, whereby the conductor can be obtained. This can be called an OC (Oxide Conductor) electrode.
また、金属酸化物252は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体250に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物252は、比誘電率が高いhigh−k材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚(EOT)の薄膜化が可能となる。 In addition, the metal oxide 252 may function as part of the gate insulator. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the metal oxide 252 is preferably a metal oxide that is a high-k material with a high relative dielectric constant. By setting it as the said laminated structure, it can be set as the laminated structure stable with respect to a heat | fever, and a high dielectric constant. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness. In addition, it is possible to reduce the equivalent oxide thickness (EOT) of an insulator that functions as a gate insulator.
トランジスタ200において、金属酸化物252を単層で示したが、2層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁体の一部として機能する金属酸化物とを積層して設けてもよい。 In the transistor 200, the metal oxide 252 is illustrated as a single layer; however, a stacked structure including two or more layers may be used. For example, a metal oxide that functions as part of the gate electrode and a metal oxide that functions as part of the gate insulator may be stacked.
金属酸化物252を有することで、ゲート電極として機能する場合は、導電体260からの電界の影響を弱めることなく、トランジスタ200のオン電流の向上を図ることができる。または、ゲート絶縁体として機能する場合は、絶縁体250と、金属酸化物252との物理的な厚みにより、導電体260と、酸化物230との間の距離を保つことで、導電体260と酸化物230との間のリーク電流を抑制することができる。従って、絶縁体250、および金属酸化物252との積層構造を設けることで、導電体260と酸化物230との間の物理的な距離、および導電体260から酸化物230へかかる電界強度を、容易に適宜調整することができる。 In the case where the metal oxide 252 serves as the gate electrode, the on-state current of the transistor 200 can be improved without weakening the influence of the electric field from the conductor 260. Alternatively, in the case of functioning as a gate insulator, the distance between the conductor 260 and the oxide 230 is maintained by the physical thickness of the insulator 250 and the metal oxide 252, so that the conductor 260 Leakage current between the oxide 230 can be suppressed. Therefore, by providing a stacked structure of the insulator 250 and the metal oxide 252, the physical distance between the conductor 260 and the oxide 230 and the electric field strength applied from the conductor 260 to the oxide 230 are It can be easily adjusted as appropriate.
具体的には、金属酸化物252として、酸化物230に用いることができる酸化物半導体を低抵抗化することで、金属酸化物252として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。 Specifically, an oxide semiconductor that can be used for the oxide 230 can be used as the metal oxide 252 by reducing the resistance. Alternatively, a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like can be used.
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、金属酸化物252は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。 In particular, it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing one or both of aluminum and hafnium. In particular, hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in a heat history in a later process. Note that the metal oxide 252 is not an essential component. What is necessary is just to design suitably according to the transistor characteristic to require.
第1のゲート電極として機能する導電体260は、導電体260a、および導電体260a上の導電体260bを有する。導電体260aは、導電体205の第1の導電体と同様に、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。 The conductor 260 functioning as the first gate electrode includes a conductor 260a and a conductor 260b over the conductor 260a. Like the first conductor of the conductor 205, the conductor 260a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2, etc.), a copper atom It is preferable to use a conductive material having a function of suppressing diffusion of impurities such as. Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of at least one of oxygen (for example, oxygen atoms and oxygen molecules).
導電体260aが酸素の拡散を抑制する機能を持つことにより、絶縁体250、および金属酸化物252が有する過剰酸素により、導電体260bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。 When the conductor 260a has a function of suppressing oxygen diffusion, it is possible to suppress the conductivity from being lowered due to oxidation of the conductor 260b due to excess oxygen included in the insulator 250 and the metal oxide 252. . As a conductive material having a function of suppressing oxygen diffusion, for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used.
また、導電体260bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体260は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体260bは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。 The conductor 260b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component. In addition, since the conductor 260 functions as a wiring, a conductor having high conductivity is preferably used. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. The conductor 260b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
また、図1(C)に示すように、導電体205が、酸化物230のチャネル幅方向と交わる端部よりも外側の領域において、延伸している場合、導電体260は、当該領域において、絶縁体250を介して、重畳していることが好ましい。つまり、酸化物230の側面の外側において、導電体205と、絶縁体250と、導電体260とは、積層構造を形成することが好ましい。 In addition, as illustrated in FIG. 1C, when the conductor 205 extends in a region outside the end portion that intersects the channel width direction of the oxide 230, the conductor 260 It is preferable to overlap with the insulator 250. That is, it is preferable that the conductor 205, the insulator 250, and the conductor 260 form a stacked structure outside the side surface of the oxide 230.
上記構成を有することで、導電体260、および導電体205に電位を印加した場合、導電体260から生じる電界と、導電体205から生じる電界と、がつながり、酸化物230に形成されるチャネル形成領域を覆うことができる。 With the above structure, when a potential is applied to the conductor 260 and the conductor 205, the electric field generated from the conductor 260 and the electric field generated from the conductor 205 are connected to form a channel formed in the oxide 230. The area can be covered.
つまり、第1のゲート電極としての機能を有する導電体260の電界と、第2のゲート電極としての機能を有する導電体205の電界によって、領域234のチャネル形成領域を電気的に取り囲むことができる。 That is, the channel formation region in the region 234 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode. .
また、導電体260bの上に、バリア膜として機能する絶縁体270を配置してもよい。絶縁体270は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体270よりも上方からの酸素で導電体260が酸化するのを抑制することができる。また、絶縁体270よりも上方からの水または水素などの不純物が、導電体260および絶縁体250を介して、酸化物230に混入することを抑制することができる。 Further, the insulator 270 functioning as a barrier film may be provided over the conductor 260b. As the insulator 270, an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen is preferably used. For example, aluminum oxide or hafnium oxide is preferably used. Accordingly, it is possible to suppress the conductor 260 from being oxidized by oxygen from above the insulator 270. Further, impurities such as water or hydrogen from above the insulator 270 can be prevented from entering the oxide 230 through the conductor 260 and the insulator 250.
また、絶縁体270上に、ハードマスクとして機能する絶縁体271を配置することが好ましい。絶縁体271を設けることで、導電体260の加工の際、導電体260の側面が概略垂直、具体的には、導電体260の側面と基板表面のなす角を、75度以上100度以下、好ましくは80度以上95度以下とすることができる。導電体260をこのような形状に加工することで、次に形成する絶縁体272を所望の形状に形成することができる。 Further, the insulator 271 functioning as a hard mask is preferably provided over the insulator 270. By providing the insulator 271, when processing the conductor 260, the side surface of the conductor 260 is substantially vertical, specifically, the angle between the side surface of the conductor 260 and the substrate surface is 75 degrees or more and 100 degrees or less, Preferably, it can be set to 80 degrees or more and 95 degrees or less. By processing the conductor 260 into such a shape, the insulator 272 to be formed next can be formed into a desired shape.
なお、絶縁体271に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア膜としての機能を兼ねさせてもよい。その場合、絶縁体270は設けなくともよい。 Note that the insulator 271 may also serve as a barrier film by using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. In that case, the insulator 270 is not necessarily provided.
バッファ層として機能する絶縁体272は、酸化物230cの側面、絶縁体250の側面、金属酸化物252の側面、導電体260の側面、および絶縁体270の側面に接して設ける。なお、絶縁体272は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いてもよい。その場合、絶縁体272はバリア層としての機能も有する。 The insulator 272 functioning as a buffer layer is provided in contact with the side surface of the oxide 230 c, the side surface of the insulator 250, the side surface of the metal oxide 252, the side surface of the conductor 260, and the side surface of the insulator 270. Note that the insulator 272 may be formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. In that case, the insulator 272 also has a function as a barrier layer.
例えば、絶縁体272として、ALD法を用いて成膜することが好ましい。ALD法を用いることで、緻密な薄膜を成膜することができる。絶縁体272は、例えば、酸化アルミニウム、または酸化ハフニウムなどを用いることが好ましい。絶縁体272として、ALD法を用いて酸化アルミニウムを設ける場合、絶縁体272の膜厚は、0.5nm以上3.0nm以下とすることが好ましい。 For example, the insulator 272 is preferably formed using an ALD method. By using the ALD method, a dense thin film can be formed. For the insulator 272, for example, aluminum oxide, hafnium oxide, or the like is preferably used. In the case where aluminum oxide is provided using the ALD method as the insulator 272, the thickness of the insulator 272 is preferably greater than or equal to 0.5 nm and less than or equal to 3.0 nm.
絶縁体272を設けることで、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体で、絶縁体250、金属酸化物252、および導電体260の側面を覆うことができる。従って、絶縁体250、および金属酸化物252の端部などから酸化物230に水素、水などの不純物が混入するのを抑制することができる。そのため、酸化物230と、絶縁体250との界面における酸素欠損の形成が抑制され、トランジスタ200の信頼性を向上させることができる。つまり、絶縁体272は、ゲート電極およびゲート絶縁体の側面を保護するサイドバリアとしての機能を有する。 By providing the insulator 272, side surfaces of the insulator 250, the metal oxide 252, and the conductor 260 can be covered with an insulator having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. Therefore, entry of impurities such as hydrogen and water into the oxide 230 from the insulator 250, the end portions of the metal oxide 252, and the like can be suppressed. Therefore, formation of oxygen vacancies at the interface between the oxide 230 and the insulator 250 is suppressed, and the reliability of the transistor 200 can be improved. That is, the insulator 272 functions as a side barrier that protects the side surfaces of the gate electrode and the gate insulator.
絶縁体273は、少なくとも酸化物230の領域231上、および絶縁体272上に設けられる。例えば、絶縁体273として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。 The insulator 273 is provided over at least the region 231 of the oxide 230 and the insulator 272. For example, as the insulator 273, a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used. be able to.
特に、酸化アルミニウムはバリア性が高く、0.5nm以上3.0nm以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。 In particular, aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm.
また、酸化アルミニウムは、酸化物230と近接した状態で、熱処理を行うことで、酸化物230中の水素を引き抜く場合がある。なお、酸化物230と、酸化アルミニウムとの間に化合物層243が設けられている場合、化合物層243中の水素を酸化アルミニウムが吸収し、水素が低減された化合物層243は、酸化物230中の水素を吸収する場合がある。従って、酸化物230中の水素濃度を低減することができる。また、絶縁体273と、酸化物230とを近接した状態で熱処理を行うことで、絶縁体273から酸化物230、絶縁体224、または絶縁体222に酸素を供給できる場合がある。 In addition, aluminum oxide may extract hydrogen in the oxide 230 by performing heat treatment in the state of being close to the oxide 230. Note that in the case where the compound layer 243 is provided between the oxide 230 and aluminum oxide, the hydrogen in the compound layer 243 is absorbed by the aluminum oxide, and the compound layer 243 in which hydrogen is reduced is included in the oxide 230. May absorb hydrogen. Therefore, the hydrogen concentration in the oxide 230 can be reduced. In addition, oxygen may be supplied from the insulator 273 to the oxide 230, the insulator 224, or the insulator 222 by performing heat treatment in a state where the insulator 273 and the oxide 230 are in proximity to each other.
また、絶縁体273の上に、絶縁体274を設ける。絶縁体274は、バリア性を有し、水素濃度が低減された膜を用いることが好ましい。例えば、絶縁体274としては、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコンなどを用いるとよい。バリア性を有する絶縁体273と、バリア性を有する絶縁体274を設けることで、層間膜など、他の構造体から不純物がトランジスタ200へ拡散することを抑制することができる。 Further, an insulator 274 is provided over the insulator 273. The insulator 274 is preferably formed using a film having barrier properties and a reduced hydrogen concentration. For example, as the insulator 274, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, or the like may be used. By providing the insulator 273 having a barrier property and the insulator 274 having a barrier property, diffusion of impurities from other structures such as an interlayer film to the transistor 200 can be suppressed.
また、絶縁体274の上に、層間膜として機能する絶縁体280を設けることが好ましい。絶縁体280は、絶縁体224などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体280の上に絶縁体210と同様の絶縁体282を設けてもよい。絶縁体282をスパッタリング法で成膜することで、絶縁体280の不純物を低減することができる。また、絶縁体282上に絶縁体280と同様の絶縁体284を設けてもよい。 Further, the insulator 280 functioning as an interlayer film is preferably provided over the insulator 274. As in the case of the insulator 224, the insulator 280 preferably has a reduced concentration of impurities such as water or hydrogen in the film. Note that an insulator 282 similar to the insulator 210 may be provided over the insulator 280. By forming the insulator 282 by a sputtering method, impurities in the insulator 280 can be reduced. Further, the insulator 284 similar to the insulator 280 may be provided over the insulator 282.
また、図示しないが、導電体240の上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、導電体203などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。 Although not shown, a conductor functioning as a wiring may be disposed in contact with the upper surface of the conductor 240. As the conductor functioning as the wiring, a conductive material containing tungsten, copper, or aluminum as a main component is preferably used. The conductor may have a stacked structure, for example, a stack of titanium, titanium nitride, and the conductive material. Note that like the conductor 203 and the like, the conductor may be formed so as to be embedded in an opening provided in the insulator.
<半導体装置の構成材料>
以下では、半導体装置に用いることができる構成材料について説明する。
<Constituent materials for semiconductor devices>
Hereinafter, constituent materials that can be used for the semiconductor device will be described.
<<基板>>
トランジスタ200を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
<< Board >>
As a substrate over which the transistor 200 is formed, for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used. Examples of the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate. Examples of the semiconductor substrate include a single semiconductor substrate such as silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide. Furthermore, there is a semiconductor substrate having an insulator region inside the semiconductor substrate, for example, an SOI (Silicon On Insulator) substrate. Examples of the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate. Alternatively, there are a substrate having a metal nitride, a substrate having a metal oxide, and the like. Further, there are a substrate in which a conductor or a semiconductor is provided on an insulator substrate, a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like. Alternatively, a substrate in which an element is provided may be used. Examples of the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element.
また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。 Further, a flexible substrate may be used as the substrate. Note that as a method for providing a transistor over a flexible substrate, there is a method in which a transistor is manufactured over a non-flexible substrate, and then the transistor is peeled and transferred to a flexible substrate. In that case, a separation layer is preferably provided between the non-flexible substrate and the transistor. Further, the substrate may have elasticity. Further, the substrate may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape. The substrate has a region having a thickness of, for example, 5 μm to 700 μm, preferably 10 μm to 500 μm, more preferably 15 μm to 300 μm. When the substrate is thinned, a semiconductor device including a transistor can be reduced in weight. Further, by making the substrate thin, it may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate due to dropping or the like can be reduced. That is, a durable semiconductor device can be provided.
可撓性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。 As the substrate which is a flexible substrate, for example, metal, alloy, resin or glass, or fiber thereof can be used. Further, as the substrate, a sheet woven with fibers, a film, a foil, or the like may be used. A substrate that is a flexible substrate is preferably as the linear expansion coefficient is low because deformation due to the environment is suppressed. As the substrate that is a flexible substrate, for example, a material having a linear expansion coefficient of 1 × 10 −3 / K or less, 5 × 10 −5 / K or less, or 1 × 10 −5 / K or less may be used. . Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic. In particular, since aramid has a low coefficient of linear expansion, it is suitable as a substrate that is a flexible substrate.
<<絶縁体>>
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
<< Insulator >>
Examples of the insulator include an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, and metal nitride oxide.
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、high−k材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。 For example, when the transistor is miniaturized and highly integrated, problems such as leakage current may occur due to the thinning of the gate insulator. By using a high-k material for the insulator functioning as a gate insulator, the voltage during transistor operation can be reduced while maintaining the physical film thickness. On the other hand, for an insulator functioning as an interlayer film, a parasitic capacitance generated between wirings can be reduced by using a material having a low relative dielectric constant as an interlayer film. Therefore, the material may be selected according to the function of the insulator.
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。 Insulators having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium. There are oxynitrides having silicon and nitrides having silicon and hafnium.
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。 Insulators having a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, Examples include silicon oxide or resin having holes.
また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。 In particular, silicon oxide and silicon oxynitride are thermally stable. Therefore, for example, by combining with a resin, a laminated structure having a thermally stable and low relative dielectric constant can be obtained. Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic. Further, for example, silicon oxide and silicon oxynitride can be combined with an insulator having a high relative dielectric constant to provide a thermally stable and high stacked dielectric structure.
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。 In addition, a transistor including an oxide semiconductor can be stabilized in electrical characteristics of the transistor by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen.
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。 Examples of the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer. Specifically, as an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen, aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or A metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
例えば、絶縁体273として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。 For example, as the insulator 273, a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used. be able to.
特に、酸化アルミニウムはバリア性が高く、0.5nm以上3.0nm以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の適切な添加量を調整することができる。 In particular, aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm. Hafnium oxide has a lower barrier property than aluminum oxide, but the barrier property can be increased by increasing the film thickness. Therefore, by adjusting the film thickness of hafnium oxide, appropriate addition amounts of hydrogen and nitrogen can be adjusted.
例えば、ゲート絶縁体の一部として機能する絶縁体224および絶縁体250は、過剰酸素領域を有する絶縁体であることが好ましい。例えば、過剰酸素領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物230と接する構造とすることで、酸化物230が有する酸素欠損を補償することができる。 For example, the insulator 224 and the insulator 250 that function as part of the gate insulator are preferably insulators having an excess oxygen region. For example, by using a structure in which silicon oxide or silicon oxynitride having an excess oxygen region is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
また、例えば、ゲート絶縁体の一部として機能する絶縁体222において、アルミニウム、ハフニウム、およびガリウムの一種または複数種の酸化物を含む絶縁体を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。 For example, in the insulator 222 that functions as part of the gate insulator, an insulator including one or a plurality of oxides of aluminum, hafnium, and gallium can be used. In particular, as the insulator including one or both of aluminum and hafnium, it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
例えば、絶縁体220には、熱に対して安定である酸化シリコンまたは酸化窒化シリコンを用いることが好ましい。ゲート絶縁体として、熱に対して安定な膜と、比誘電率が高い積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁体の等価酸化膜厚(EOT)の薄膜化が可能となる。 For example, the insulator 220 is preferably formed using silicon oxide or silicon oxynitride which is stable against heat. The gate insulator has a heat-stable film and a laminated structure with a high relative dielectric constant, so that the equivalent oxide thickness (EOT) of the gate insulator can be reduced while maintaining the physical film thickness. It becomes.
上記積層構造とすることで、ゲート電極からの電界の影響を弱めることなく、オン電流の向上を図ることができる。また、ゲート絶縁体の物理的な厚みにより、ゲート電極と、チャネルが形成される領域との間の距離を保つことで、ゲート電極とチャネル形成領域との間のリーク電流を抑制することができる。 With the stacked structure, the on-state current can be improved without weakening the influence of the electric field from the gate electrode. In addition, the leakage current between the gate electrode and the channel formation region can be suppressed by maintaining the distance between the gate electrode and the region where the channel is formed depending on the physical thickness of the gate insulator. .
絶縁体212、絶縁体216、絶縁体271、絶縁体275、絶縁体280および絶縁体284は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。 The insulator 212, the insulator 216, the insulator 271, the insulator 275, the insulator 280, and the insulator 284 preferably include an insulator with a low relative dielectric constant. For example, the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having a hole Or it is preferable to have resin etc. Alternatively, the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having a hole And a laminated structure of resin. Since silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon. Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
絶縁体210、絶縁体214、絶縁体270、絶縁体273、絶縁体284、および絶縁体282としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体270および絶縁体273としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。 As the insulator 210, the insulator 214, the insulator 270, the insulator 273, the insulator 284, and the insulator 282, an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used. Examples of the insulator 270 and the insulator 273 include aluminum oxide, hafnium oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, tantalum oxide, and silicon oxide Alternatively, silicon nitride or the like may be used.
<<導電体>>
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
<< Conductor >>
As the conductor, a metal selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, etc. A material containing one or more elements can be used. Alternatively, a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。 A plurality of conductive layers formed using the above materials may be stacked. For example, a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined. Alternatively, a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed. Alternatively, a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。 Note that in the case where an oxide is used for a channel formation region of the transistor, the conductor functioning as the gate electrode has a stacked structure in which the above-described material containing a metal element and the conductive material containing oxygen are combined. Is preferred. In this case, a conductive material containing oxygen is preferably provided on the channel formation region side. By providing a conductive material containing oxygen on the channel formation region side, oxygen released from the conductive material can be easily supplied to the channel formation region.
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。 In particular, a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed is preferably used as the conductor functioning as a gate electrode. Alternatively, the above-described conductive material containing a metal element and nitrogen may be used. For example, a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used. In addition, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon were added Indium tin oxide may be used. Alternatively, indium gallium zinc oxide containing nitrogen may be used. By using such a material, hydrogen contained in a metal oxide in which a channel is formed can be captured in some cases. Alternatively, hydrogen mixed from an external insulator or the like may be captured.
導電体260、導電体203、導電体204、導電体205、導電体206および導電体240としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。 As the conductor 260, the conductor 203, the conductor 204, the conductor 205, the conductor 206, and the conductor 240, aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, A material containing one or more metal elements selected from vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, or the like can be used. Alternatively, a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
<<金属酸化物>>
酸化物230として、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう。)を用いることが好ましい。以下では、本発明に係る酸化物230に適用可能な金属酸化物について説明する。
<< Metal oxide >>
As the oxide 230, a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used. Below, the metal oxide applicable to the oxide 230 which concerns on this invention is demonstrated.
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。 The metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. One or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
ここでは、金属酸化物が、インジウム、元素Mおよび亜鉛を有するIn‐M‐Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。 Here, a case where the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered. The element M is aluminum, gallium, yttrium, tin, or the like. Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium. However, the element M may be a combination of a plurality of the aforementioned elements.
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。 Note that in this specification and the like, metal oxides containing nitrogen may be collectively referred to as metal oxides. Further, a metal oxide containing nitrogen may be referred to as a metal oxynitride.
[金属酸化物の構成]
以下では、本発明の一態様で開示されるトランジスタに用いることができるCAC(Cloud−Aligned Composite)−OSの構成について説明する。
[Composition of metal oxide]
A structure of a CAC (Cloud-Aligned Composite) -OS that can be used for the transistor disclosed in one embodiment of the present invention is described below.
なお、本明細書等において、CAAC(c−axis aligned crystal)、およびCAC(Cloud−Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。 In addition, in this specification etc., it may describe as CAAC (c-axis aligned crystal) and CAC (Cloud-aligned Composite). Note that CAAC represents an example of a crystal structure, and CAC represents an example of a function or a material structure.
CAC−OSまたはCAC−metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC−OSまたはCAC−metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(または正孔)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC−OSまたはCAC−metal oxideに付与することができる。CAC−OSまたはCAC−metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。 The CAC-OS or the CAC-metal oxide has a conductive function in part of the material and an insulating function in part of the material, and the whole material has a function as a semiconductor. Note that in the case where a CAC-OS or a CAC-metal oxide is used for an active layer of a transistor, the conductive function is a function of flowing electrons (or holes) serving as carriers, and the insulating function is a carrier. This function prevents electrons from flowing. By performing the conductive function and the insulating function in a complementary manner, a switching function (function to turn on / off) can be given to the CAC-OS or the CAC-metal oxide. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
また、CAC−OSまたはCAC−metal oxideは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。 Further, the CAC-OS or the CAC-metal oxide has a conductive region and an insulating region. The conductive region has the above-described conductive function, and the insulating region has the above-described insulating function. In the material, the conductive region and the insulating region may be separated at the nanoparticle level. In addition, the conductive region and the insulating region may be unevenly distributed in the material, respectively. In addition, the conductive region may be observed with the periphery blurred and connected in a cloud shape.
また、CAC−OSまたはCAC−metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。 In CAC-OS or CAC-metal oxide, the conductive region and the insulating region are each dispersed in a material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm. There is.
また、CAC−OSまたはCAC−metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC−OSまたはCAC−metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC−OSまたはCAC−metal oxideをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。 Further, CAC-OS or CAC-metal oxide is composed of components having different band gaps. For example, CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region. In the case of the configuration, when the carrier flows, the carrier mainly flows in the component having the narrow gap. In addition, the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving capability, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
すなわち、CAC−OSまたはCAC−metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。 That is, CAC-OS or CAC-metal oxide can also be referred to as a matrix composite or a metal matrix composite.
[金属酸化物の構造]
酸化物半導体(金属酸化物)は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS(c−axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。
[Structure of metal oxide]
An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor. Examples of the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor). OS: amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。 The CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and have a strain. Note that the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう。)を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。 Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons. In addition, there may be a lattice arrangement such as a pentagon and a heptagon in the distortion. Note that in the CAAC-OS, it is difficult to check a clear crystal grain boundary (also referred to as a grain boundary) even in the vicinity of strain. That is, it can be seen that the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Because.
また、CAAC−OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。 The CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked. There is a tendency to have a structure (also called a layered structure). Note that indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
CAAC−OSは結晶性の高い金属酸化物である。一方、CAAC−OSは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損(VO:oxygen vacancyともいう)など)の少ない金属酸化物ともいえる。したがって、CAAC−OSを有する金属酸化物は、物理的性質が安定する。そのため、CAAC−OSを有する金属酸化物は熱に強く、信頼性が高い。 CAAC-OS is a metal oxide with high crystallinity. On the other hand, since it is difficult to confirm a clear crystal grain boundary in the CAAC-OS, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs. Moreover, since the crystallinity of the metal oxide that may be reduced by such generation of contamination and defects impurities, CAAC-OS impurities and defects (oxygen deficiency (V O: also referred to as oxygen vacancy), etc.) with little metal oxide It can be called a thing. Therefore, the physical properties of the metal oxide including a CAAC-OS are stable. Therefore, a metal oxide including a CAAC-OS is resistant to heat and has high reliability.
nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。 The nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm). In addition, the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物(以下、IGZO)は、上述のナノ結晶とすることで安定な構造をとる場合がある。とくに、IGZOは、大気中では結晶成長がし難い傾向があるため、大きな結晶(ここでは、数mmの結晶、または数cmの結晶)よりも小さな結晶(例えば、上述のナノ結晶)とする方が、構造的に安定となる場合がある。 Note that indium-gallium-zinc oxide (hereinafter referred to as IGZO), which is a kind of metal oxide including indium, gallium, and zinc, may have a stable structure by using the above-described nanocrystal. is there. In particular, since IGZO tends to be difficult to grow in the atmosphere, a crystal smaller than a large crystal (here, a few mm crystal or a few cm crystal) (for example, the above-mentioned nanocrystal). However, it may be structurally stable.
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する金属酸化物である。a−like OSは、鬆または低密度領域を有する。すなわち、a−like OSは、nc−OSおよびCAAC−OSと比べて、結晶性が低い。 The a-like OS is a metal oxide having a structure between the nc-OS and an amorphous oxide semiconductor. The a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
酸化物半導体(金属酸化物)は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。 Oxide semiconductors (metal oxides) have various structures and have different characteristics. The oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
[金属酸化物を有するトランジスタ]
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
[Transistor with metal oxide]
Next, the case where the metal oxide is used for a channel formation region of a transistor will be described.
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。 Note that by using the metal oxide for a channel formation region of a transistor, a transistor with high field-effect mobility can be realized. In addition, a highly reliable transistor can be realized.
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が8×1011/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上とすればよい。 For the transistor, a metal oxide with low carrier density is preferably used. In the case where the carrier density of the metal oxide film is lowered, the impurity concentration in the metal oxide film may be lowered and the defect level density may be lowered. In this specification and the like, a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic. For example, the metal oxide has a carrier density of less than 8 × 10 11 / cm 3 , preferably less than 1 × 10 11 / cm 3 , more preferably less than 1 × 10 10 / cm 3 , and 1 × 10 −9 / What is necessary is just to be cm 3 or more.
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。 In addition, since a highly purified intrinsic or substantially highly purified intrinsic metal oxide film has a low defect level density, the trap level density may also be low.
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。 In addition, the charge trapped in the trap level of the metal oxide takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electrical characteristics.
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。 Therefore, in order to stabilize the electrical characteristics of the transistor, it is effective to reduce the impurity concentration in the metal oxide. In order to reduce the impurity concentration in the metal oxide, it is preferable to reduce the impurity concentration in the adjacent film. Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
[不純物]
ここで、金属酸化物中における各不純物の影響について説明する。
[impurities]
Here, the influence of each impurity in the metal oxide will be described.
金属酸化物において、第14族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。 In the metal oxide, when silicon or carbon, which is one of Group 14 elements, is included, a defect level is formed in the metal oxide. Therefore, the concentration of silicon and carbon in the metal oxide and the concentration of silicon and carbon in the vicinity of the interface with the metal oxide (concentration obtained by secondary ion mass spectrometry (SIMS)) are 2 × 10 18 atoms / cm 3 or less, preferably 2 × 10 17 atoms / cm 3 or less.
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。 In addition, when the metal oxide contains an alkali metal or an alkaline earth metal, a defect level is formed and carriers may be generated. Therefore, a transistor in which a metal oxide containing an alkali metal or an alkaline earth metal is used for a channel formation region is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the metal oxide. Specifically, the concentration of the alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is set to 1 × 10 18 atoms / cm 3 or less, preferably 2 × 10 16 atoms / cm 3 or less.
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、SIMSにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。 In addition, when nitrogen is included in the metal oxide, electrons as carriers are generated, the carrier density is increased, and the n-type is easily obtained. As a result, a transistor in which a metal oxide containing nitrogen is used for a channel formation region is likely to be normally on. Therefore, in the metal oxide, nitrogen in the channel formation region is preferably reduced as much as possible. For example, the nitrogen concentration in the metal oxide is less than 5 × 10 19 atoms / cm 3 , preferably 5 × 10 18 atoms / cm 3 or less, more preferably 1 × 10 18 atoms / cm 3 or less in SIMS, Preferably, it is 5 × 10 17 atoms / cm 3 or less.
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。 In addition, hydrogen contained in the metal oxide reacts with oxygen bonded to the metal atom to become water, so that oxygen vacancies may be formed. When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. In addition, a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor using a metal oxide containing hydrogen is likely to be normally on.
また、金属酸化物に含まれる水素は、金属酸化物中に浅い欠陥準位(sDOS:shallow level Density of States)を形成する場合がある。浅い欠陥準位とは、伝導帯下端の近くに位置する界面準位をさす。浅い欠陥準位は、金属酸化物中の高密度領域と低密度領域の境界近傍に存在することが推定される。ここでは、金属酸化物中の高密度領域と低密度領域は、領域に含まれる水素の量で区別する。すなわち、低密度領域と比較して、高密度領域は、水素をより多く含む領域とする。金属酸化物中の高密度領域と低密度領域の境界近傍は、両領域間の応力歪によって、微小なクラックが生じやすく、該クラック近傍に酸素欠損およびインジウムのダングリングボンドが発生し、ここに、水素または水などの不純物が局在することで、浅い欠陥準位が形成されるものと推定される。 In addition, hydrogen contained in the metal oxide may form a shallow defect level (sDOS) in the metal oxide. The shallow defect level refers to an interface level located near the lower end of the conduction band. It is presumed that the shallow defect level exists in the vicinity of the boundary between the high density region and the low density region in the metal oxide. Here, the high density region and the low density region in the metal oxide are distinguished by the amount of hydrogen contained in the region. In other words, the high density region is a region containing more hydrogen than the low density region. In the vicinity of the boundary between the high density region and the low density region in the metal oxide, minute cracks are likely to occur due to stress strain between the two regions, and oxygen deficiency and indium dangling bonds are generated near the crack. It is presumed that shallow defect levels are formed when impurities such as hydrogen or water are localized.
また、上記金属酸化物中の高密度領域は、低密度領域よりも結晶性が高くなる場合がある。また、上記金属酸化物中の高密度領域は、低密度領域よりも膜密度が高くなる場合がある。また、上記金属酸化物が、インジウムと、ガリウムと、亜鉛と、有する組成の場合、高密度領域は、インジウムと、ガリウムと、亜鉛と、を有し、低密度領域は、インジウムと、亜鉛と、を有する場合がある。別言すると、低密度領域は、高密度領域よりもガリウムの割合が少ない場合がある。 In addition, the high-density region in the metal oxide may have higher crystallinity than the low-density region. The high density region in the metal oxide may have a higher film density than the low density region. In the case where the metal oxide has a composition including indium, gallium, and zinc, the high-density region includes indium, gallium, and zinc, and the low-density region includes indium, zinc, and the like. , May have. In other words, the low density region may have a smaller percentage of gallium than the high density region.
なお、上記浅い欠陥準位は、酸素欠損に起因すると推定される。金属酸化物中の酸素欠損が増えると、浅い欠陥準位とともに深い欠陥準位(dDOS:deep level Density of States)も増えると推定される。これは、深い欠陥準位も酸素欠損によるものだと考えられるためである。なお、深い欠陥準位とは、バンドギャップの中央付近に位置する欠陥準位をさす。 The shallow defect level is presumed to be caused by oxygen vacancies. When oxygen vacancies in the metal oxide increase, it is estimated that deep defect levels (dDOS: deep level of states) increase as well as shallow defect levels. This is because deep defect levels are also considered to be due to oxygen vacancies. Note that the deep defect level refers to a defect level located near the center of the band gap.
したがって、金属酸化物中の酸素欠損を抑制することで、浅い欠陥準位及び深い欠陥準位の双方の準位を低減させることが可能となる。また、浅い欠陥準位については、金属酸化物の成膜時の温度を調整することで、ある程度制御できる可能性がある。具体的には、金属酸化物の成膜時の温度を、170℃またはその近傍、好ましくは130℃またはその近傍、さらに好ましくは室温とすることで、浅い欠陥準位を低減することができる。 Therefore, by suppressing oxygen vacancies in the metal oxide, it is possible to reduce both the shallow defect level and the deep defect level. In addition, the shallow defect level may be controlled to some extent by adjusting the temperature at the time of forming the metal oxide. Specifically, when the temperature at the time of forming the metal oxide film is set to 170 ° C. or the vicinity thereof, preferably 130 ° C. or the vicinity thereof, and more preferably room temperature, the shallow defect level can be reduced.
また、金属酸化物の浅い欠陥準位は、金属酸化物を半導体として用いたトランジスタの電気特性に影響を与える。即ち、浅い欠陥準位によって、トランジスタのドレイン電流−ゲート電圧(Id−Vg)特性において、ゲート電圧Vgに対するドレイン電流Idの変化が緩やかとなり、トランジスタのオフ状態からオン状態への立ち上がり特性の良し悪しの目安の1つである、S値(Subthreshold Swing、SSとも言う)が悪化する。これは浅い欠陥準位に電子がトラップされたためと考えられる。 In addition, the shallow defect level of a metal oxide affects the electrical characteristics of a transistor using the metal oxide as a semiconductor. That is, due to the shallow defect level, in the drain current-gate voltage (Id-Vg) characteristics of the transistor, the change of the drain current Id with respect to the gate voltage Vg becomes gradual, and the rising characteristics of the transistor from the off state to the on state are good or bad. The S value (also referred to as Subthreshold Swing, SS), which is one of the criteria for the above, deteriorates. This is probably because electrons were trapped in shallow defect levels.
このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、SIMSにより得られる水素濃度を、1×1020atoms/cm3未満、好ましくは1×1019atoms/cm3未満、より好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。 For this reason, it is preferable that hydrogen in the metal oxide is reduced as much as possible. Specifically, in the metal oxide, the hydrogen concentration obtained by SIMS is less than 1 × 10 20 atoms / cm 3 , preferably less than 1 × 10 19 atoms / cm 3 , more preferably 5 × 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 × 10 18 atoms / cm 3 . By using a metal oxide in which impurities are sufficiently reduced for a channel formation region of a transistor, stable electric characteristics can be imparted.
<半導体装置の作製方法>
次に、本発明に係るトランジスタ200を有する半導体装置について、作製方法を図3乃至図13を用いて説明する。また、図3乃至図14において、各図の(A)は上面図を示す。また、各図の(B)は(A)に示すA1−A2の一点鎖線で示す部位に対応する断面図である。また、各図の(C)は、(A)にA3−A4の一点鎖線で示す部位に対応する断面図である。また、各図の(D)は、(A)にA5−A6の一点鎖線で示す部位に対応する断面図である。
<Method for Manufacturing Semiconductor Device>
Next, a method for manufacturing a semiconductor device including the transistor 200 according to the present invention will be described with reference to FIGS. 3 to 14, (A) in each drawing shows a top view. Moreover, (B) of each figure is sectional drawing corresponding to the site | part shown with the dashed-dotted line of A1-A2 shown to (A). Moreover, (C) of each figure is sectional drawing corresponding to the site | part shown with the dashed-dotted line of A3-A4 in (A). Moreover, (D) of each figure is sectional drawing corresponding to the site | part shown with the dashed-dotted line of A5-A6 in (A).
まず、基板(図示しない。)を準備し、当該基板上に絶縁体210を成膜する。絶縁体210の成膜は、スパッタリング法、化学気相成長(CVD:Chemical Vapor Deposition)法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、パルスレーザ堆積(PLD:Pulsed Laser Deposition)法、または原子層堆積(ALD:Atomic Layer Deposition)法などを用いて行うことができる。 First, a substrate (not shown) is prepared, and an insulator 210 is formed over the substrate. The insulator 210 is formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, or an atomic method. A layer deposition (ALD: Atomic Layer Deposition) method or the like can be used.
なお、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CVD)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用いる原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD(MOCVD:Metal Organic CVD)法に分けることができる。 The CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like. . Further, it can be classified into a metal CVD (MCVD: Metal CVD) method and an organic metal CVD (MOCVD: Metal Organic CVD) method depending on the source gas used.
プラズマCVD法は、比較的低温で高品質の膜が得られる。また、熱CVD法は、プラズマを用いないため、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱CVD法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱CVD法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。 In the plasma CVD method, a high-quality film can be obtained at a relatively low temperature. Further, the thermal CVD method is a film formation method that can suppress plasma damage to an object to be processed because plasma is not used. For example, a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma. At this time, a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge. On the other hand, in the case of a thermal CVD method without using plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased. In addition, in the thermal CVD method, plasma damage during film formation does not occur, so that a film with few defects can be obtained.
また、ALD法も、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。よって、欠陥の少ない膜が得られる。なお、ALD法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ALD法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、X線光電子分光法(XPS:X−ray Photoelectron Spectroscopy)を用いて行うことができる。 The ALD method is also a film forming method that can suppress plasma damage to an object to be processed. Therefore, a film with few defects can be obtained. Note that some precursors used in the ALD method include impurities such as carbon. Therefore, a film provided by the ALD method may contain a larger amount of impurities such as carbon than a film provided by another film formation method. Note that the quantification of impurities can be performed using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
CVD法およびALD法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。 The CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage. In particular, the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio. However, since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。 In the CVD method and the ALD method, the composition of the obtained film can be controlled by the flow rate ratio of the source gases. For example, in the CVD method and the ALD method, a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases. Further, for example, in the CVD method and the ALD method, a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film. When film formation is performed while changing the flow rate ratio of the source gas, compared to film formation using multiple film formation chambers, the time required for film formation is shortened by the time required for transport and pressure adjustment. can do. Therefore, the productivity of the semiconductor device may be increased.
本実施の形態では、絶縁体210として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体210は、多層構造としてもよい。例えば、スパッタリング法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、ALD法によって酸化アルミニウムを成膜する構造としてもよい。または、ALD法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。 In this embodiment, an aluminum oxide film is formed as the insulator 210 by a sputtering method. The insulator 210 may have a multilayer structure. For example, an aluminum oxide film may be formed by a sputtering method, and the aluminum oxide film may be formed on the aluminum oxide by an ALD method. Alternatively, an aluminum oxide film may be formed by an ALD method, and an aluminum oxide film may be formed on the aluminum oxide by a sputtering method.
次に絶縁体210上に絶縁体212を成膜する。絶縁体212の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。本実施の形態では、絶縁体212として、CVD法によって酸化シリコンを成膜する。 Next, the insulator 212 is formed over the insulator 210. The insulator 212 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment, silicon oxide is formed as the insulator 212 by a CVD method.
次に、絶縁体212に、絶縁体210に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成にはウエットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。また、絶縁体210は、絶縁体212をエッチングして開口を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、開口を形成する絶縁体212に酸化シリコン膜を用いた場合は、絶縁体210は、エッチングストッパ膜として機能する絶縁膜として、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。 Next, an opening reaching the insulator 210 is formed in the insulator 212. The opening includes, for example, a groove and a slit. In some cases, the opening is pointed to a region where the opening is formed. A wet etching method may be used for forming the opening, but a dry etching method is preferable for fine processing. The insulator 210 is preferably selected from an insulator that functions as an etching stopper film when the opening is formed by etching the insulator 212. For example, in the case where a silicon oxide film is used for the insulator 212 that forms the opening, the insulator 210 may be a silicon nitride film, an aluminum oxide film, or a hafnium oxide film as an insulating film that functions as an etching stopper film.
開口の形成後に、導電体203、および導電体204の第1の導電体となる導電膜を成膜する。当該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体203、および導電体204の第1の導電体となる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。 After the opening is formed, a conductive film to be a first conductor of the conductor 203 and the conductor 204 is formed. The conductive film preferably includes a conductor having a function of suppressing permeation of oxygen. For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used. The conductor 203 and the conductive film to be the first conductor of the conductor 204 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
本実施の形態では、導電体203、および導電体204の第1の導電体となる導電膜として、スパッタリング法によって窒化タンタル、または、窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体203、および導電体204の第1の導電体としてこのような金属窒化物を用いることにより、後述する導電体203の第2の導電体で銅など拡散しやすい金属を用いても、当該金属が導電体203、および導電体204の第1の導電体から外に拡散するのを抑制することができる。 In this embodiment, as the conductive film to be the first conductor of the conductor 203 and the conductor 204, tantalum nitride or a film in which titanium nitride is stacked over tantalum nitride is formed by a sputtering method. By using such a metal nitride as the first conductor of the conductor 203 and the conductor 204, even if a metal such as copper that is easily diffused in the second conductor of the conductor 203 described later is used, The metal can be prevented from diffusing out from the conductor 203 and the first conductor of the conductor 204.
次に、導電体203、および導電体204の第1の導電体となる導電膜上に、導電体203、および導電体204の第2の導電体となる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。本実施の形態では、導電体203、および導電体204の第2の導電体となる導電膜として、銅などの低抵抗導電性材料を成膜する。 Next, the conductor 203 and the conductive film to be the second conductor of the conductor 204 are formed over the conductive film to be the first conductor of the conductor 203 and the conductor 204. The conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment, a low-resistance conductive material such as copper is formed as the conductive film to be the second conductor of the conductor 203 and the conductor 204.
次に、CMP(化学的機械研磨)処理を行うことで、導電体203、および導電体204の第1の導電体となる導電膜、ならびに導電体203、および導電体204の第2の導電体となる導電膜の一部を除去し、絶縁体212を露出する。その結果、開口部のみに、導電体203、および導電体204の第1の導電体となる導電膜、ならびに導電体203、および導電体204の第2の導電体となる導電膜が残存する。これにより、上面が平坦な、導電体203、および導電体204の第1の導電体および導電体203、および導電体204の第2の導電体を含む導電体203、および導電体204を形成することができる(図3参照。)。なお、当該CMP処理により、絶縁体212の一部が除去される場合がある。 Next, by performing a CMP (Chemical Mechanical Polishing) process, the conductor 203 and the conductive film to be the first conductor of the conductor 204, and the conductor 203 and the second conductor of the conductor 204 A part of the conductive film is removed, and the insulator 212 is exposed. As a result, the conductive film to be the first conductor of the conductor 203 and the conductor 204 and the conductive film to be the second conductor of the conductor 203 and the conductor 204 remain only in the opening. Thus, the conductor 203 having the flat upper surface, the conductor 203 including the first conductor and the conductor 203 of the conductor 204, and the second conductor of the conductor 204, and the conductor 204 are formed. (See FIG. 3). Note that part of the insulator 212 may be removed by the CMP treatment.
次に、絶縁体212、導電体203、および導電体204上に絶縁体214を成膜する。絶縁体214の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。本実施の形態では、絶縁体214として、CVD法によって窒化シリコンを成膜する。このように、絶縁体214として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、導電体203、および導電体204の第2の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体214より上の層に拡散するのを抑制することができる。 Next, the insulator 214 is formed over the insulator 212, the conductor 203, and the conductor 204. The insulator 214 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment, silicon nitride is formed as the insulator 214 by a CVD method. In this manner, by using an insulator that is difficult to transmit copper, such as silicon nitride, as the insulator 214, even if a metal that easily diffuses, such as copper, is used for the conductor 203 and the second conductor of the conductor 204. , The metal can be prevented from diffusing into a layer above the insulator 214.
次に、絶縁体214上に絶縁体216を成膜する。絶縁体216の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。本実施の形態では、絶縁体216として、CVD法によって酸化シリコンを成膜する。 Next, the insulator 216 is formed over the insulator 214. The insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment, silicon oxide is formed as the insulator 216 by a CVD method.
次に、絶縁体214および絶縁体216に、導電体203、および導電体204に達する開口を形成する。開口の形成にはウエットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。 Next, an opening reaching the conductor 203 and the conductor 204 is formed in the insulator 214 and the insulator 216. A wet etching method may be used for forming the opening, but a dry etching method is preferable for fine processing.
開口の形成後に、導電体205、および導電体206の第1の導電体となる導電膜を成膜する。導電体205、および導電体206の第1の導電体となる導電膜は、酸素の透過を抑制する機能を有する導電性材料を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体205、および導電体206の第1の導電体となる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。 After the opening is formed, a conductor 205 and a conductive film to be a first conductor of the conductor 206 are formed. The conductor 205 and the conductive film to be the first conductor of the conductor 206 preferably include a conductive material having a function of suppressing permeation of oxygen. For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used. The conductor 205 and the conductive film to be the first conductor of the conductor 206 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
本実施の形態では、導電体205、および導電体206の第1の導電体となる導電膜として、スパッタリング法によって窒化タンタルを成膜する。 In this embodiment, tantalum nitride is formed by a sputtering method as the conductive film to be the first conductor of the conductor 205 and the conductor 206.
次に、導電体205、および導電体206の第1の導電体となる導電膜上に、導電体205、および導電体206の第2の導電体となる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。 Next, the conductor 205 and the conductive film to be the second conductor of the conductor 206 are formed over the conductor 205 and the conductive film to be the first conductor of the conductor 206. The conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
本実施の形態では、導電体205、および導電体206の第2の導電体となる導電膜として、CVD法によって窒化チタンを成膜し、当該窒化チタン上にCVD法によってタングステンを成膜する。 In this embodiment, titanium nitride is formed by a CVD method as the conductive film to be the second conductor of the conductor 205 and the conductor 206, and tungsten is formed over the titanium nitride by the CVD method.
次に、CMP処理を行うことで、導電体205、および導電体206の第1の導電体となる導電膜、ならびに導電体205、および導電体206の第2の導電体となる導電膜の一部を除去し、絶縁体216を露出する。その結果、開口部のみに、導電体205、および導電体206の第1の導電体となる導電膜、および導電体205、および導電体206の第2の導電体となる導電膜が残存する。これにより、上面が平坦な導電体205、および導電体206の第1の導電体および導電体205、および導電体206の第2の導電体を含む導電体205、および導電体206を形成することができる(図3参照。)。なお、当該CMP処理により、絶縁体216の一部が除去される場合がある。 Next, by performing CMP treatment, one of the conductive film to be the first conductor of the conductor 205 and the conductor 206 and the conductive film to be the second conductor of the conductor 205 and the conductor 206 The part is removed and the insulator 216 is exposed. As a result, the conductive film 205 and the conductive film serving as the first conductor of the conductor 206 and the conductive film serving as the second conductor of the conductor 205 and the conductor 206 remain only in the opening. Thus, the conductor 205 having a flat upper surface, the conductor 205 including the first conductor and the conductor 205 of the conductor 206, and the second conductor of the conductor 206, and the conductor 206 are formed. (See FIG. 3). Note that part of the insulator 216 may be removed by the CMP treatment.
次に、絶縁体216、導電体205、および導電体206上に絶縁体220を成膜する。絶縁体220の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。本実施の形態では、絶縁体220として、CVD法によって酸化シリコンを成膜する。 Next, the insulator 220 is formed over the insulator 216, the conductor 205, and the conductor 206. The insulator 220 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment, a silicon oxide film is formed as the insulator 220 by a CVD method.
次に、絶縁体220上に絶縁体222を成膜する。絶縁体222として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体222が、水素および水に対するバリア性を有することで、トランジスタ200の周辺に設けられた構造体に含まれる水素、および水が、絶縁体222を通じてトランジスタ200の内側へ拡散することが抑制され、酸化物230中の酸素欠損の生成を低減することができる。 Next, the insulator 222 is formed over the insulator 220. As the insulator 222, an insulator including one or both of aluminum and hafnium may be formed. Note that as the insulator including one or both of aluminum and hafnium, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used. An insulator including one or both of aluminum and hafnium has a barrier property against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against hydrogen and water, diffusion of hydrogen and water contained in a structure provided around the transistor 200 to the inside of the transistor 200 through the insulator 222 is suppressed. In addition, generation of oxygen vacancies in the oxide 230 can be reduced.
絶縁体222の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。 The insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
次に、絶縁体222上に絶縁体224を成膜する。絶縁体224の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる(図3参照。)。本実施の形態では、絶縁体224として、CVD法によって酸化シリコンを成膜する。 Next, the insulator 224 is formed over the insulator 222. The insulator 224 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 3). In this embodiment, silicon oxide is formed as the insulator 224 by a CVD method.
続いて、加熱処理を行うと好ましい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは320℃以上450℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを10ppm以上、1%以上、もしくは10%以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で加熱処理を行ってもよい。 Subsequently, heat treatment is preferably performed. The heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C. Note that the heat treatment is performed in a nitrogen or inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more. Further, the heat treatment may be performed in a reduced pressure state. Alternatively, the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after heat treatment in a nitrogen or inert gas atmosphere. Good.
本実施の形態では、加熱処理として、絶縁体224成膜後に窒素雰囲気にて400℃の温度で1時間の処理を行う。当該熱処理により、絶縁体224に含まれる水素や水などの不純物を除去することなどができる。 In this embodiment, as the heat treatment, treatment is performed for 1 hour at a temperature of 400 ° C. in a nitrogen atmosphere after the insulator 224 is formed. By the heat treatment, impurities such as hydrogen and water contained in the insulator 224 can be removed.
また、加熱処理は、絶縁体220成膜後、および絶縁体222の成膜後のそれぞれのタイミングで行うこともできる。当該加熱処理は、上述した加熱処理条件を用いることができるが、絶縁体220成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。 The heat treatment can also be performed at the timing after the insulator 220 is formed and after the insulator 222 is formed. Although the heat treatment conditions described above can be used for the heat treatment, the heat treatment after the formation of the insulator 220 is preferably performed in an atmosphere containing nitrogen.
ここで、絶縁体224に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にRF(Radio Frequency)を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にRFを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体224内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体224に含まれる水素や水などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。 Here, in order to form an excess oxygen region in the insulator 224, plasma treatment including oxygen may be performed in a reduced pressure state. For the plasma treatment including oxygen, it is preferable to use an apparatus having a power source that generates high-density plasma using microwaves, for example. Alternatively, a power supply for applying RF (Radio Frequency) may be provided on the substrate side. By using high-density plasma, high-density oxygen radicals can be generated. By applying RF to the substrate side, oxygen radicals generated by the high-density plasma can be efficiently guided into the insulator 224. it can. Alternatively, plasma treatment containing oxygen may be performed to supplement oxygen that has been desorbed after performing plasma treatment containing an inert gas using this apparatus. Note that impurities such as hydrogen and water contained in the insulator 224 can be removed by appropriately selecting the conditions for the plasma treatment. In that case, heat treatment may not be performed.
次に、絶縁体224上に、酸化物230aとなる酸化膜230Aと、酸化物230bとなる酸化膜230Bを順に成膜する(図4参照。)。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜230A、および酸化膜230B上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜230Aと酸化膜230Bとの界面近傍を清浄に保つことができる。 Next, an oxide film 230A to be the oxide 230a and an oxide film 230B to be the oxide 230b are sequentially formed over the insulator 224 (see FIG. 4). Note that the oxide film is preferably formed continuously without being exposed to the atmospheric environment. By forming the film without opening to the atmosphere, impurities or moisture from the atmospheric environment can be prevented from adhering to the oxide film 230A and the oxide film 230B, and the vicinity of the interface between the oxide film 230A and the oxide film 230B can be prevented. Can be kept clean.
酸化膜230A、および酸化膜230Bの成膜はスパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。 The oxide film 230A and the oxide film 230B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
例えば、酸化膜230A、および酸化膜230Bの成膜をスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜の成膜をスパッタリング法によって成膜する場合は、上記のIn−M−Zn酸化物ターゲットを用いることができる。 For example, in the case where the oxide film 230A and the oxide film 230B are formed by a sputtering method, oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas. By increasing the proportion of oxygen contained in the sputtering gas, excess oxygen in the oxide film to be formed can be increased. In the case where the oxide film is formed by a sputtering method, the In-M-Zn oxide target can be used.
特に、酸化膜230Aの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体224に供給される場合がある。したがって、酸化膜230Aのスパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。 In particular, part of oxygen contained in the sputtering gas may be supplied to the insulator 224 when the oxide film 230A is formed. Therefore, the proportion of oxygen contained in the sputtering gas for the oxide film 230A may be 70% or more, preferably 80% or more, more preferably 100%.
また、酸化膜230Bをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を1%以上30%以下、好ましくは5%以上20%以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。 In the case where the oxide film 230B is formed by a sputtering method, an oxygen-deficient oxide semiconductor is formed when the proportion of oxygen contained in the sputtering gas is 1% to 30%, preferably 5% to 20%. It is formed. A transistor using an oxygen-deficient oxide semiconductor for a channel formation region can have a relatively high field-effect mobility.
本実施の形態では、酸化膜230Aとして、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]のターゲットを用いて成膜する。また、酸化膜230Bとして、スパッタリング法によって、In:Ga:Zn=4:2:4.1[原子数比]のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物230に求める特性に合わせて形成するとよい。 In this embodiment, the oxide film 230A is formed by a sputtering method with a target of In: Ga: Zn = 1: 3: 4 [atomic ratio]. The oxide film 230B is formed by a sputtering method using a target of In: Ga: Zn = 4: 2: 4.1 [atomic ratio]. Note that each oxide film is preferably formed in accordance with characteristics required for the oxide 230 by appropriately selecting a deposition condition and an atomic ratio.
次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜230A、および酸化膜230B中の水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行った後に、連続して酸素雰囲気にて400℃の温度で1時間の処理を行う。 Next, heat treatment may be performed. The heat treatment conditions described above can be used for the heat treatment. By the heat treatment, impurities such as hydrogen and water in the oxide film 230A and the oxide film 230B can be removed. In this embodiment mode, after processing for one hour at a temperature of 400 ° C. in a nitrogen atmosphere, the processing is continuously performed for one hour at a temperature of 400 ° C. in an oxygen atmosphere.
次に、酸化膜230A、および酸化膜230Bを島状に加工して、酸化物230a、および酸化物230bを形成する(図5参照。)。 Next, the oxide film 230A and the oxide film 230B are processed into an island shape to form an oxide 230a and an oxide 230b (see FIG. 5).
ここで、酸化物230a、および酸化物230bは、少なくとも一部が導電体205と重なるように形成する。また、酸化物230a、および酸化物230bの側面は、絶縁体222の上面に対し、概略垂直であることが好ましい。酸化物230a、および酸化物230bの側面が、絶縁体222の上面に対し、概略垂直であることで、複数のトランジスタ200を設ける際に、小面積化、高密度化が可能となる。なお、酸化物230a、および酸化物230bの側面と絶縁体222の上面のなす角が鋭角になる構成にしてもよい。その場合、酸化物230a、および酸化物230bの側面と絶縁体222の上面のなす角は大きいほど好ましい。 Here, the oxide 230 a and the oxide 230 b are formed so as to overlap with the conductor 205 at least partially. The side surfaces of the oxide 230 a and the oxide 230 b are preferably substantially perpendicular to the upper surface of the insulator 222. Since the side surfaces of the oxide 230a and the oxide 230b are substantially perpendicular to the upper surface of the insulator 222, when the plurality of transistors 200 are provided, the area can be reduced and the density can be increased. Note that the angle formed between the side surfaces of the oxides 230a and 230b and the top surface of the insulator 222 may be an acute angle. In that case, the angle between the side surfaces of the oxides 230a and 230b and the top surface of the insulator 222 is preferably as large as possible.
また、酸化物230a、および酸化物230bの側面と、酸化物230bの上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい(以下、ラウンド状ともいう)。湾曲面は、例えば、酸化物230bの端部において、曲率半径が、3nm以上10nm以下、好ましくは、5nm以上6nm以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。 In addition, a curved surface is provided between the side surfaces of the oxides 230a and 230b and the upper surface of the oxide 230b. That is, it is preferable that the end of the side surface and the end of the upper surface are curved (hereinafter also referred to as a round shape). For example, the curved surface has a radius of curvature of 3 nm to 10 nm, preferably 5 nm to 6 nm, at the end of the oxide 230b. By not having a corner at the end, the coverage of the film in the subsequent film forming process is improved.
なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウエットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。 Note that the oxide film may be processed by a lithography method. For the processing, a dry etching method or a wet etching method can be used. Processing by the dry etching method is suitable for fine processing.
リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、KrFエキシマレーザ光、ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行う、などで、除去することができる。 In the lithography method, first, a resist is exposed through a mask. Next, a resist mask is formed by removing or leaving the exposed region using a developer. Next, a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask. For example, the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like. Further, an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens. Further, instead of the light described above, an electron beam or an ion beam may be used. Note that when an electron beam or an ion beam is used, writing is performed directly on the resist, so that the resist exposure mask described above becomes unnecessary. Note that the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process. .
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜230B上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化膜230A、および酸化膜230Bのエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該酸化膜のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。 Further, a hard mask made of an insulator or a conductor may be used instead of the resist mask. In the case of using a hard mask, an insulating film or a conductive film to be a hard mask material is formed over the oxide film 230B, a resist mask is formed thereon, and a hard mask having a desired shape is formed by etching the hard mask material. can do. The etching of the oxide film 230A and the oxide film 230B may be performed after the resist mask is removed, or may be performed while leaving the resist mask. In the latter case, the resist mask may disappear during etching. The hard mask may be removed by etching after the oxide film is etched. On the other hand, when the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ(CCP:Capacitively Coupled Plasma)エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)エッチング装置などを用いることができる。 As the dry etching apparatus, a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used. The capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes. Alternatively, a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed. Or the structure which applies the high frequency power supply of the same frequency to each parallel plate type | mold electrode may be sufficient. Or the structure which applies the high frequency power source from which a frequency differs to each parallel plate type | mold electrode may be sufficient. Alternatively, a dry etching apparatus having a high-density plasma source can be used. As a dry etching apparatus having a high-density plasma source, for example, an inductively coupled plasma (ICP) etching apparatus or the like can be used.
また、上記ドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物230a、および酸化物230bなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。 In addition, by performing the treatment such as dry etching, impurities due to an etching gas or the like may adhere or diffuse on the surface or inside of the oxide 230a, the oxide 230b, or the like. Examples of impurities include fluorine and chlorine.
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウエット洗浄、プラズマを用いたプラズマ処理、または熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。 Cleaning is performed in order to remove the impurities and the like. Examples of the cleaning method include wet cleaning using a cleaning liquid, plasma processing using plasma, cleaning by heat treatment, and the like, and the above cleanings may be combined as appropriate.
ウエット洗浄としては、シュウ酸、リン酸、またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。 The wet cleaning may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water. Alternatively, ultrasonic cleaning using pure water or carbonated water may be performed. In this embodiment, ultrasonic cleaning using pure water or carbonated water is performed.
続いて、加熱処理を行ってもよい。加熱処理の条件は、前述の加熱処理の条件を用いることができる。 Subsequently, heat treatment may be performed. As the heat treatment conditions, the above-described heat treatment conditions can be used.
次に、絶縁体224、酸化物230a、および酸化物230bの上に、酸化物230cとなる酸化膜230Cを成膜する(図6参照。)。 Next, an oxide film 230C to be the oxide 230c is formed over the insulator 224, the oxide 230a, and the oxide 230b (see FIG. 6).
酸化膜230Cの成膜はスパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。酸化物230cに求める特性に合わせて、酸化膜230A、または酸化膜230Bと同様の成膜方法を用いて、酸化膜230Cを成膜すればよい。本実施の形態では、酸化膜230Cとして、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]のターゲットを用いて成膜する。 The oxide film 230C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. The oxide film 230C may be formed using a film formation method similar to that of the oxide film 230A or the oxide film 230B in accordance with characteristics required for the oxide 230c. In this embodiment, the oxide film 230C is formed by a sputtering method with a target of In: Ga: Zn = 1: 3: 4 [atomic ratio].
続いて、酸化膜230C上に、絶縁膜250A、金属酸化膜252A、導電膜260A、導電膜260B、絶縁膜270A、および絶縁膜271Aを順に成膜する(図6参照。)。 Subsequently, an insulating film 250A, a metal oxide film 252A, a conductive film 260A, a conductive film 260B, an insulating film 270A, and an insulating film 271A are sequentially formed over the oxide film 230C (see FIG. 6).
まず、絶縁膜250Aを成膜する。絶縁膜250Aは、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて成膜することができる。絶縁膜250Aとして、CVD法により、酸化窒化シリコンを成膜することが好ましい。なお、絶縁膜250Aを成膜する際の成膜温度は、350℃以上450℃未満、特に400℃前後とすることが好ましい。絶縁膜250Aを、400℃で成膜することで、不純物が少ない絶縁体を成膜することができる。 First, the insulating film 250A is formed. The insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. As the insulating film 250A, silicon oxynitride is preferably formed by a CVD method. Note that the deposition temperature at the time of forming the insulating film 250A is preferably 350 ° C. or higher and lower than 450 ° C., particularly preferably around 400 ° C. By forming the insulating film 250A at 400 ° C., an insulator with few impurities can be formed.
なお、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させ、当該酸素プラズマに絶縁膜250Aを曝すことで、絶縁膜250Aへ酸素を導入することができる。 Note that oxygen can be introduced into the insulating film 250A by exciting oxygen with microwaves, generating high-density oxygen plasma, and exposing the insulating film 250A to the oxygen plasma.
また、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁膜250Aの水分濃度および水素濃度を低減させることができる。 Further, heat treatment may be performed. The heat treatment conditions described above can be used for the heat treatment. Through the heat treatment, the moisture concentration and the hydrogen concentration of the insulating film 250A can be reduced.
続いて、金属酸化膜252A、導電膜260A、および導電膜260Bを成膜する。金属酸化膜252Aとして、スパッタリング法により、In−Ga−Zn酸化物を形成する。金属酸化膜252Aの形成方法としては、スパッタリング法を用い、酸素ガスを含む雰囲気で形成することが好ましい。酸素ガスを含む雰囲気で金属酸化膜252Aを形成することで、絶縁膜250A中に、過剰酸素領域を形成することができる。絶縁膜250Aに添加された過剰酸素は、酸化物230に酸素を供給することで、酸化物230中の酸素欠損を補償することができる。 Subsequently, a metal oxide film 252A, a conductive film 260A, and a conductive film 260B are formed. As the metal oxide film 252A, an In—Ga—Zn oxide is formed by a sputtering method. As a formation method of the metal oxide film 252A, a sputtering method is preferably used in an atmosphere containing oxygen gas. By forming the metal oxide film 252A in an atmosphere containing oxygen gas, an excess oxygen region can be formed in the insulating film 250A. The excess oxygen added to the insulating film 250 </ b> A can compensate oxygen vacancies in the oxide 230 by supplying oxygen to the oxide 230.
具体的に、絶縁膜250Aに過剰酸素領域を設けるには、絶縁膜250Aに接する金属酸化膜252Aを、スパッタリング法により成膜する。金属酸化膜252Aの成膜にスパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できるので、被成膜面がプラズマによる損傷を受けにくく成膜することができるので、金属酸化膜252Aの成膜時に酸化物230、および絶縁膜250Aへの成膜ダメージを小さくすることができるので好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、VDSP(Vapor Deposition SP)(登録商標)と呼ぶことができる。 Specifically, in order to provide an excess oxygen region in the insulating film 250A, a metal oxide film 252A in contact with the insulating film 250A is formed by a sputtering method. By using a sputtering method for forming the metal oxide film 252A, an insulator with few impurities such as water or hydrogen can be formed. In the case of using a sputtering method, for example, it is preferable to form a film using a facing target type sputtering apparatus. Since the facing target type sputtering apparatus can form a film without exposing the film formation surface to a high electric field region between the facing targets, the film formation surface can be formed without being easily damaged by plasma. This is preferable because damage to the oxide 230 and the insulating film 250A can be reduced when the metal oxide film 252A is formed. A film formation method using a facing target type sputtering apparatus can be referred to as VDSP (Vapor Deposition SP) (registered trademark).
スパッタリング法による成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位E0が与えられる。また、基板は、接地電位などの電位E1が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位E2となる領域が存在する。各電位の大小関係は、E2>E1>E0である。 During film formation by sputtering, ions and sputtered particles exist between the target and the substrate. For example, the target is connected to a power source and is supplied with the potential E0. The substrate is given a potential E1 such as a ground potential. However, the substrate may be electrically floating. In addition, there is a region having the potential E2 between the target and the substrate. The magnitude relationship between the potentials is E2> E1> E0.
プラズマ内のイオンが、電位差E2−E0によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を介して、形成された膜を通過し、被成膜面と接する絶縁膜250Aに取り込まれる場合がある。また、プラズマ内のイオンは、電位差E2−E1によって加速され、成膜表面を衝撃する。この際、一部のイオンは、絶縁膜250A内部まで到達する。イオンが絶縁膜250Aに取り込まれることにより、イオンが取り込まれた領域が絶縁膜250Aに形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁膜250Aに過剰酸素領域が形成される。 Ions in the plasma are accelerated by the potential difference E2-E0 and collide with the target, whereby particles sputtered from the target are ejected. The sputtered particles adhere to and deposit on the film formation surface to form a film. Some ions recoil by the target and may be taken into the insulating film 250A in contact with the deposition surface through the film formed as recoil ions. Further, ions in the plasma are accelerated by the potential difference E2-E1, and impact the film formation surface. At this time, some ions reach the inside of the insulating film 250A. When the ions are taken into the insulating film 250A, a region into which the ions are taken is formed in the insulating film 250A. That is, when the ions are oxygen-containing ions, an excess oxygen region is formed in the insulating film 250A.
ここで、金属酸化膜252Aを成膜する手段として、スパッタリング装置を用いて、酸素ガス雰囲気下で成膜を行うことで、金属酸化膜252Aを成膜しながら、絶縁膜250A、および絶縁体224に酸素を導入することができる。また、金属酸化膜252Aに、バリア性を有するアルミニウムおよびハフニウムの一方または双方の酸化物を用いることで、絶縁膜250Aに導入した過剰酸素を、効果的に封じ込めることができる。 Here, as a means for forming the metal oxide film 252A, the insulating film 250A and the insulator 224 are formed while forming the metal oxide film 252A by forming the film in an oxygen gas atmosphere using a sputtering apparatus. Oxygen can be introduced into the. Further, by using one or both of aluminum and hafnium having barrier properties for the metal oxide film 252A, excess oxygen introduced into the insulating film 250A can be effectively contained.
また、導電膜260A、および導電膜260Bは、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて成膜することができる。例えば、導電膜260Aとして、窒化チタンを成膜し、導電膜260Bとして、タングステンを成膜するとよい。 The conductive film 260A and the conductive film 260B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. For example, titanium nitride may be formed as the conductive film 260A, and tungsten may be formed as the conductive film 260B.
例えば、導電膜260Aとして、スパッタリング法により、金属窒化物を形成するとよい。例えば、金属酸化膜252Aとして、In−Ga−Zn酸化物に代表される酸化物半導体を用いた場合、金属酸化膜252Aは、窒素または水素が供給されることで、キャリア密度が高くなる。つまり、酸化物導電体(OC:Oxide Conductor)として機能する。そこで、導電膜260Aとして、スパッタリング法により、金属窒化物を形成することで、金属窒化物中の構成元素(特に窒素)が金属酸化膜252Aに拡散し、金属酸化膜252Aが低抵抗化する。また、導電膜260Aの成膜時のダメージ(例えば、スパッタリングダメージなど)により、金属酸化膜252Aが低抵抗化する。従って、金属酸化膜252Aのキャリア密度が高くなり、金属酸化膜252Aの導電性が高くなる。 For example, a metal nitride may be formed as the conductive film 260A by a sputtering method. For example, in the case where an oxide semiconductor typified by an In—Ga—Zn oxide is used as the metal oxide film 252A, the carrier density of the metal oxide film 252A is increased when nitrogen or hydrogen is supplied. That is, it functions as an oxide conductor (OC: Oxide Conductor). Therefore, by forming a metal nitride as the conductive film 260A by a sputtering method, a constituent element (particularly nitrogen) in the metal nitride diffuses into the metal oxide film 252A, and the resistance of the metal oxide film 252A is reduced. Further, the resistance of the metal oxide film 252A is reduced due to damage (for example, sputtering damage) when the conductive film 260A is formed. Accordingly, the carrier density of the metal oxide film 252A is increased, and the conductivity of the metal oxide film 252A is increased.
また、導電膜260Bとして、低抵抗の金属膜を積層することで、駆動電圧が小さなトランジスタを提供することができる。 Further, by stacking a low-resistance metal film as the conductive film 260B, a transistor with a low driving voltage can be provided.
続いて、加熱処理を行うことができる。加熱処理は、前述の加熱処理条件を用いることができる。なお、加熱処理は行わなくてもよい場合がある。本加熱処理によって、金属酸化膜252Aから、絶縁膜250Aに過剰酸素が添加され、絶縁膜250Aに過剰酸素領域を容易に形成することができる。 Subsequently, heat treatment can be performed. The heat treatment conditions described above can be used for the heat treatment. Note that heat treatment may not be performed. Through this heat treatment, excess oxygen is added from the metal oxide film 252A to the insulating film 250A, and an excess oxygen region can be easily formed in the insulating film 250A.
絶縁膜270Aは、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて成膜することができる。絶縁膜270Aは、バリア膜として機能するため、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いる。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、導電体260の酸化を抑制することができる。また、導電体260および絶縁体250を介して、水または水素などの不純物が酸化物230に混入することを抑制することができる。本実施の形態では、絶縁膜270Aとして、ALD法によって酸化アルミニウムを成膜する。 The insulating film 270A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Since the insulating film 270A functions as a barrier film, an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen is used. For example, aluminum oxide or hafnium oxide is preferably used. Thereby, the oxidation of the conductor 260 can be suppressed. Further, entry of impurities such as water or hydrogen into the oxide 230 through the conductor 260 and the insulator 250 can be suppressed. In this embodiment, aluminum oxide is formed as the insulating film 270A by an ALD method.
絶縁膜271Aは、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて成膜することができる。ここで、絶縁膜271Aの膜厚は、後の工程で成膜する絶縁体275の膜厚より厚くすることが好ましい。これにより、後の工程で絶縁体275を形成する際、導電体260の上に絶縁体271を、容易に残存させることができる。本実施の形態では、絶縁膜271Aとして、CVD法によって酸化シリコンを成膜する。 The insulating film 271A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Here, the thickness of the insulating film 271A is preferably larger than the thickness of the insulator 275 to be formed in a later step. Thus, the insulator 271 can be easily left on the conductor 260 when the insulator 275 is formed in a later step. In this embodiment, silicon oxide is formed by a CVD method as the insulating film 271A.
次に、絶縁膜271Aを、エッチングし、絶縁体271を形成する。ここで、絶縁体271は、ハードマスクとして機能する。絶縁体271を設けることで、絶縁体250の側面、金属酸化物252の側面、導電体260aの側面、導電体260bの側面、および絶縁体270の側面を、基板の上面に対し、概略垂直に形成することができる。 Next, the insulating film 271A is etched to form the insulator 271. Here, the insulator 271 functions as a hard mask. By providing the insulator 271, the side surface of the insulator 250, the side surface of the metal oxide 252, the side surface of the conductor 260a, the side surface of the conductor 260b, and the side surface of the insulator 270 are substantially perpendicular to the top surface of the substrate. Can be formed.
次に、絶縁体271をマスクとして、酸化膜230C、絶縁膜250A、金属酸化膜252A、導電膜260A、導電膜260B、絶縁膜270Aを、エッチングし、酸化物230c、絶縁体250、金属酸化物252、導電体260(導電体260a、および導電体260b)、および絶縁体270を形成する(図7参照。)。 Next, using the insulator 271 as a mask, the oxide film 230C, the insulating film 250A, the metal oxide film 252A, the conductive film 260A, the conductive film 260B, and the insulating film 270A are etched to form the oxide 230c, the insulator 250, and the metal oxide 252, the conductor 260 (the conductor 260a and the conductor 260b), and the insulator 270 are formed (see FIG. 7).
また、酸化物230c、絶縁体250、金属酸化物252、導電体260、絶縁体270、および絶縁体271は、少なくとも一部が、導電体205および酸化物230と重なるように形成する。 The oxide 230 c, the insulator 250, the metal oxide 252, the conductor 260, the insulator 270, and the insulator 271 are formed so that at least a part thereof overlaps with the conductor 205 and the oxide 230.
また、酸化物230cの側面、絶縁体250の側面、金属酸化物252の側面、導電体260の側面、および絶縁体270の側面は、同一面内であることが好ましい。 In addition, the side surface of the oxide 230c, the side surface of the insulator 250, the side surface of the metal oxide 252, the side surface of the conductor 260, and the side surface of the insulator 270 are preferably in the same plane.
また、酸化物230cの側面、絶縁体250の側面、金属酸化物252の側面、導電体260の側面、および絶縁体270の側面が共有する同一面は、基板の上面に対し、概略垂直であることが好ましい。つまり、断面形状において、酸化物230c、絶縁体250、金属酸化物252、導電体260、および絶縁体270は、酸化物230の上面に対する角度が、鋭角、かつ大きいほど好ましい。なお、断面形状において、絶縁体250、金属酸化物252、導電体260、および絶縁体270の側面と、酸化物230の上面のなす角が鋭角になる構成にしてもよい。その場合、絶縁体250、金属酸化物252、導電体260、および絶縁体270の側面と、酸化物230の上面のなす角は大きいほど好ましい。 The same surface shared by the side surface of the oxide 230c, the side surface of the insulator 250, the side surface of the metal oxide 252, the side surface of the conductor 260, and the side surface of the insulator 270 is substantially perpendicular to the upper surface of the substrate. It is preferable. That is, in the cross-sectional shape, the oxide 230c, the insulator 250, the metal oxide 252, the conductor 260, and the insulator 270 are preferably as acute and large as possible with respect to the top surface of the oxide 230. Note that in the cross-sectional shape, an angle formed by the side surfaces of the insulator 250, the metal oxide 252, the conductor 260, and the insulator 270 and the top surface of the oxide 230 may be an acute angle. In that case, the angle formed by the side surfaces of the insulator 250, the metal oxide 252, the conductor 260, and the insulator 270 and the top surface of the oxide 230 is preferably as large as possible.
なお、上記加工後も、当該ハードマスク(絶縁体271)は除去せずに後工程を進めてもよい。 Note that the post-process may be performed without removing the hard mask (insulator 271) after the processing.
次に、酸化物230、絶縁体250、金属酸化物252、導電体260、絶縁体270、および絶縁体271を覆って、絶縁膜272Aを成膜する(図8参照。)。 Next, an insulating film 272A is formed so as to cover the oxide 230, the insulator 250, the metal oxide 252, the conductor 260, the insulator 270, and the insulator 271 (see FIG. 8).
絶縁膜272Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて成膜することができる。 The insulating film 272A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
絶縁膜272Aは、被覆性に優れたALD法により成膜することが好ましい。ALD法を用いることで、導電体260などにより形成された段差部においても、絶縁体250、金属酸化物252、導電体260、および絶縁体270の側面に対して、均一な厚さを有する絶縁膜272Aを形成することができる。また、ALD法を用いることで、緻密な薄膜を成膜することができる。 The insulating film 272A is preferably formed by an ALD method with excellent coverage. By using the ALD method, even in a step portion formed by the conductor 260 or the like, an insulation having a uniform thickness with respect to the side surfaces of the insulator 250, the metal oxide 252, the conductor 260, and the insulator 270. A film 272A can be formed. In addition, a dense thin film can be formed by using the ALD method.
また、絶縁膜272Aとして、バリア性を有する酸化アルミニウムなどを設けてもよい。例えば、導電体260が酸化しやすい金属膜である場合、バリア性を有する絶縁体を用いることで、導電体260が絶縁膜272Aの上方からの酸素で酸化するのを抑制することができる。これにより、導電体260の抵抗値が上がることを抑制することができる。 The insulating film 272A may be provided with aluminum oxide having a barrier property. For example, in the case where the conductor 260 is a metal film that is easily oxidized, an insulator having a barrier property can be used to suppress the conductor 260 from being oxidized by oxygen from above the insulating film 272A. Thereby, it can suppress that the resistance value of the conductor 260 goes up.
絶縁膜272Aとして、ALD法を用いて酸化アルミニウムを設ける場合、絶縁膜272Aの膜厚は、0.5nm以上3.0nm以下とすることが好ましい。当該構成とすることで、後の工程で、導電体260の酸化を抑制しながら、絶縁体275が有する過剰酸素を酸化物230、および絶縁体250へ供給することが可能となる。 In the case where aluminum oxide is provided as the insulating film 272A using an ALD method, the thickness of the insulating film 272A is preferably 0.5 nm to 3.0 nm. With this structure, excess oxygen included in the insulator 275 can be supplied to the oxide 230 and the insulator 250 while suppressing oxidation of the conductor 260 in a later step.
次に、絶縁膜272Aに異方性のエッチング処理を行い、絶縁体250、金属酸化物252、導電体260、および絶縁体270の側面に、絶縁体272を形成する(図9参照)。 Next, anisotropic etching is performed on the insulating film 272A to form the insulator 272 on side surfaces of the insulator 250, the metal oxide 252, the conductor 260, and the insulator 270 (see FIG. 9).
上記異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された当該絶縁膜を除去して、絶縁体272を自己整合的に形成することができる。 As the anisotropic etching process, it is preferable to perform a dry etching process. Thus, the insulator 272 can be formed in a self-aligned manner by removing the insulating film formed on the surface substantially parallel to the substrate surface.
なお、当該工程において、絶縁体224を島状に加工してもよい。その場合、絶縁体222をエッチングストッパ膜として用いることができる。 Note that in this step, the insulator 224 may be processed into an island shape. In that case, the insulator 222 can be used as an etching stopper film.
次に、絶縁体220、および絶縁体222に、導電体206に達する開口を形成する(図10参照。)。開口の形成にはウエットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。 Next, an opening reaching the conductor 206 is formed in the insulator 220 and the insulator 222 (see FIG. 10). A wet etching method may be used for forming the opening, but a dry etching method is preferable for fine processing.
続いて、酸化物230c、絶縁体250、金属酸化物252、導電体260、絶縁体270、および絶縁体272を介して、絶縁体224、酸化物230、および上記開口部から露出した導電体206上に膜242Aを成膜する(図11参照。)。なお、膜242Aは、5nmよりも厚く、好ましくは20nmよりも厚い膜厚にするとよい。膜242Aは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いる。膜242Aは、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含む膜とする。なお、膜242Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。 Subsequently, the insulator 224, the oxide 230, and the conductor 206 exposed from the opening are interposed through the oxide 230c, the insulator 250, the metal oxide 252, the conductor 260, the insulator 270, and the insulator 272. A film 242A is formed thereover (see FIG. 11). Note that the film 242A is thicker than 5 nm, preferably thicker than 20 nm. As the film 242A, a metal film, a nitride film containing a metal element, or an oxide film containing a metal element is used. The film 242A is a film containing a metal element such as aluminum, ruthenium, titanium, tantalum, tungsten, or chromium. Note that the film 242A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
続いて、加熱処理を行う(図12参照。図中の波線は加熱処理を表す。)。窒素を含む雰囲気下での熱処理により、膜242Aから、膜242Aの成分である金属元素が酸化物230へ、または酸化物230の成分である金属元素が膜242Aへと、拡散し、酸化物230と、膜242Aが金属化合物を有する化合物層243(化合物層423a、および化合物層243b)を形成し、低抵抗化することができる。酸化物230と膜242Aとが、金属化合物を形成することで、比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。 Subsequently, heat treatment is performed (see FIG. 12, wavy lines in the figure represent heat treatment). By the heat treatment in an atmosphere containing nitrogen, the metal element which is a component of the film 242A is diffused from the film 242A to the oxide 230, or the metal element which is a component of the oxide 230 is diffused to the film 242A. Thus, the film 242A can form the compound layer 243 (the compound layer 423a and the compound layer 243b) containing a metal compound, so that the resistance can be reduced. Since the oxide 230 and the film 242A form a metal compound to be in a relatively stable state, a highly reliable semiconductor device can be provided.
ここで、膜242Aの金属元素、および酸化物230の金属元素により、金属化合物を形成することで、化合物層243(化合物層423a、および化合物層243b)が形成されるなお、化合物層243とは、膜242Aの成分と、酸化物230の成分とを含む金属化合物を有する層とする。例えば、化合物層243は、酸化物230の金属元素と、膜242Aの金属元素とが、合金化した層を有していてもよい。合金化することで、金属元素は比較的安定な状態となり、信頼性の高い半導体装置を提供することができる。 Here, the compound element 243 (the compound layer 423a and the compound layer 243b) is formed by forming a metal compound with the metal element of the film 242A and the metal element of the oxide 230. A layer having a metal compound including the component of the film 242A and the component of the oxide 230 is used. For example, the compound layer 243 may include a layer in which the metal element of the oxide 230 and the metal element of the film 242A are alloyed. By alloying, the metal element is in a relatively stable state, and a highly reliable semiconductor device can be provided.
加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは320℃以上450℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。 The heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C. Note that the heat treatment is performed in a nitrogen or inert gas atmosphere. Further, the heat treatment may be performed in a reduced pressure state.
また、酸化物230と化合物層243の界面近傍における酸素が化合物層243に吸収される場合がある。その結果、酸化物230と化合物層243との界面近傍が、低抵抗化する(図11参照。)。 Further, oxygen near the interface between the oxide 230 and the compound layer 243 may be absorbed by the compound layer 243. As a result, the resistance in the vicinity of the interface between the oxide 230 and the compound layer 243 is reduced (see FIG. 11).
その際、酸化物230の一部と、上述した金属元素とが、合金化してもよい。酸化物230の一部と金属元素が、合金化することで、酸化物230に添加された金属元素は、比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。 At that time, a part of the oxide 230 and the metal element described above may be alloyed. When a part of the oxide 230 and the metal element are alloyed, the metal element added to the oxide 230 is in a relatively stable state; thus, a highly reliable semiconductor device can be provided.
また、酸化物230中の水素は、領域231に拡散し、領域231に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、領域234に存在する酸素欠損中の水素は、250℃以上の熱処理によって、酸素欠損から抜け出し、領域231に拡散し、領域231に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によって、領域231は、より低抵抗化し、領域234は、高純度化(水、水素などの不純物の低減)し、より高抵抗化する。 In addition, hydrogen in the oxide 230 diffuses into the region 231 and enters a relatively stable state when it enters oxygen vacancies existing in the region 231. Further, hydrogen in the oxygen vacancy existing in the region 234 escapes from the oxygen vacancy by heat treatment at 250 ° C. or higher, diffuses into the region 231, enters the oxygen vacancy existing in the region 231, and is in a relatively stable state. Become. Therefore, by the heat treatment, the region 231 has a lower resistance, and the region 234 has a higher purity (reduction of impurities such as water and hydrogen), and has a higher resistance.
また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは320℃以上450℃以下で行えばよい。 Further, after heat treatment in a nitrogen or inert gas atmosphere, heat treatment may be performed in an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more. The heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
上記化合物層243の形成工程、または加熱処理において、酸化物230の領域231、および領域231に近接する領域232の酸素が、化合物層243に吸収されることで、領域231、および領域232に酸素欠損が生じる場合がある。酸化物230中の水素が、当該酸素欠損に入ることで、領域231、および領域232のキャリア密度は、増加する。従って、酸化物230の領域231、および領域232は、n型となり、低抵抗化される。 In the formation step of the compound layer 243 or heat treatment, oxygen in the region 231 of the oxide 230 and the region 232 in the vicinity of the region 231 is absorbed by the compound layer 243, so that oxygen in the region 231 and the region 232 is absorbed. Defects may occur. When hydrogen in the oxide 230 enters the oxygen vacancies, the carrier density in the region 231 and the region 232 increases. Accordingly, the region 231 and the region 232 of the oxide 230 are n-type and have low resistance.
上記構成とすることで、酸化物230の各領域を自己整合的に形成することができる。よって、微細化または高集積化された半導体装置も、歩留まり良く製造することができる。 With the above structure, each region of the oxide 230 can be formed in a self-aligning manner. Therefore, a miniaturized or highly integrated semiconductor device can also be manufactured with high yield.
したがって、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。 Therefore, by appropriately selecting the range of each region, it is possible to easily provide a transistor having electrical characteristics that meet the requirements in accordance with circuit design.
次に、膜242Aを、エッチングし、層242を形成する。また、層242は、少なくとも一部が、酸化物230、および絶縁体220、および絶縁体222に設けられた開口部において露出した導電体206と重なるように形成する(図13参照。)。 Next, the film 242A is etched to form a layer 242. The layer 242 is formed so that at least part of it overlaps with the conductor 230 exposed in the opening provided in the oxide 230, the insulator 220, and the insulator 222 (see FIG. 13).
続いて、化合物層243、層242、絶縁体272、上に絶縁体273となる絶縁膜を成膜する(図14参照。)。 Subsequently, an insulating film to be the insulator 273 is formed over the compound layer 243, the layer 242, and the insulator 272 (see FIG. 14).
また、絶縁体273となる絶縁膜は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体273として、酸化アルミニウムを用いるとよい。 The insulating film to be the insulator 273 is preferably formed by a sputtering method. By using a sputtering method, an insulator with few impurities such as water or hydrogen can be formed. For example, aluminum oxide may be used as the insulator 273.
続いて、加熱処理を行うことができる。加熱処理は、前述の加熱処理条件を用いることができる。加熱処理を行うことで、酸化物230の領域231に形成された酸素欠損に捕獲された水素が、絶縁体273へ吸収され、酸化物230中の水素を低減することができる。 Subsequently, heat treatment can be performed. The heat treatment conditions described above can be used for the heat treatment. By performing heat treatment, hydrogen trapped in oxygen vacancies formed in the region 231 of the oxide 230 is absorbed by the insulator 273, so that hydrogen in the oxide 230 can be reduced.
次に、絶縁体273の上に、絶縁体274を成膜する(図12参照。)。絶縁体274の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。なお、絶縁体274は、成膜ガスに水素ガスを用いないことが好ましい。水素ガスを用いないことで、水素濃度が低減された絶縁膜を成膜することができる。例えば、絶縁体274として、CVD法により、シラン(SiH4)と窒素(N2)ガスを用いて、窒化シリコンを成膜するとよい。 Next, the insulator 274 is formed over the insulator 273 (see FIG. 12). The insulator 274 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Note that the insulator 274 preferably does not use hydrogen gas as a deposition gas. By not using hydrogen gas, an insulating film with reduced hydrogen concentration can be formed. For example, as the insulator 274, silicon nitride may be formed by a CVD method using silane (SiH 4 ) and nitrogen (N 2 ) gas.
次に、絶縁体274の上に、絶縁体280を成膜する(図12参照。)。絶縁体280の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法(インクジェット法など)、印刷法(スクリーン印刷、オフセット印刷など)、ドクターナイフ法、ロールコーター法、またはカーテンコーター法などを用いて行うことができる。例えば、絶縁体280として、酸化窒化シリコンを用いるとよい。 Next, the insulator 280 is formed over the insulator 274 (see FIG. 12). The insulator 280 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Alternatively, a spin coating method, a dip method, a droplet discharge method (such as an ink jet method), a printing method (such as screen printing or offset printing), a doctor knife method, a roll coater method, or a curtain coater method can be used. . For example, silicon oxynitride may be used as the insulator 280.
次に、絶縁体280の一部を除去する。絶縁体280は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体280は、成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体280は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、CMP処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、CMP処理を用いる。ただし、絶縁体280の上面は必ずしも平坦性を有さなくてもよい。 Next, part of the insulator 280 is removed. The insulator 280 is preferably formed so that the upper surface has flatness. For example, the insulator 280 may have a flat upper surface immediately after film formation. Alternatively, for example, the insulator 280 may have flatness by removing the insulator and the like from the upper surface so as to be parallel to a reference surface such as the back surface of the substrate after film formation. Such a process is called a flattening process. Examples of the planarization process include a CMP process and a dry etching process. In this embodiment, a CMP process is used as the planarization process. Note that the top surface of the insulator 280 is not necessarily flat.
続いて、絶縁体280上に、絶縁体282を形成する。絶縁体282は、スパッタリング装置により成膜することが好ましい。当該構造とすることで、水素が絶縁体282よりも下層の構造に混入することを抑制することができる。また、絶縁体280中の水素、または水が、絶縁体282へと吸収されるため、絶縁体280中の不純物濃度を低減することができる。 Subsequently, an insulator 282 is formed over the insulator 280. The insulator 282 is preferably formed with a sputtering apparatus. With such a structure, hydrogen can be prevented from entering the structure below the insulator 282. Further, since hydrogen or water in the insulator 280 is absorbed by the insulator 282, the impurity concentration in the insulator 280 can be reduced.
続いて、絶縁体282上に、絶縁体284を形成する(図12参照。)。例えば、絶縁体284として、CVD法により、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体を形成する。絶縁体284は、絶縁体282よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。 Subsequently, an insulator 284 is formed over the insulator 282 (see FIG. 12). For example, as the insulator 284, an insulator containing oxygen such as a silicon oxide film or a silicon oxynitride film is formed by a CVD method. The insulator 284 preferably has a lower dielectric constant than the insulator 282. By using a material having a low dielectric constant as the interlayer film, parasitic capacitance generated between the wirings can be reduced.
次に、絶縁体284、絶縁体282、絶縁体280、絶縁体274、絶縁体273、および絶縁体275に、酸化物230に達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。なお、導電体240が酸化物230の側面に接して設けられるように、酸化物230に達する開口において、酸化物230の側面が露出するように、当該開口を形成する。 Next, an opening reaching the oxide 230 is formed in the insulator 284, the insulator 282, the insulator 280, the insulator 274, the insulator 273, and the insulator 275. The opening may be formed using a lithography method. Note that the opening is formed so that the side surface of the oxide 230 is exposed in the opening reaching the oxide 230 so that the conductor 240 is provided in contact with the side surface of the oxide 230.
次に、導電体240の第1の導電体となる導電膜、および導電体240の第2の導電体となる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。 Next, a conductive film to be the first conductor of the conductor 240 and a conductive film to be the second conductor of the conductor 240 are formed. The conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
ここで、例えば、絶縁体284、絶縁体282、絶縁体280、絶縁体274、絶縁体273、および絶縁体275に開口を形成する際に、領域231の低抵抗化した領域を除去する場合がある。その場合、導電体240の第1の導電体として、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いるとよい。つまり、酸化物230と導電体240の第1の導電体とが接するため、当該接した領域に金属化合物、または酸素欠損が形成され、酸化物230と導電体240の接触領域を低抵抗化することができる。導電体240の第1の導電体と接する酸化物230を低抵抗化することで、酸化物230と導電体240との十分なオーミック接触を確保することができる。従って、導電体240の第1の導電体は、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含むことが好ましい。 Here, for example, when the opening is formed in the insulator 284, the insulator 282, the insulator 280, the insulator 274, the insulator 273, and the insulator 275, the region where the resistance is reduced in the region 231 may be removed. is there. In that case, a metal film, a nitride film containing a metal element, or an oxide film containing a metal element is preferably used as the first conductor of the conductor 240. That is, since the oxide 230 and the first conductor of the conductor 240 are in contact with each other, a metal compound or oxygen deficiency is formed in the contact region, and the resistance of the contact region between the oxide 230 and the conductor 240 is reduced. be able to. By reducing the resistance of the oxide 230 in contact with the first conductor of the conductor 240, sufficient ohmic contact between the oxide 230 and the conductor 240 can be ensured. Therefore, the first conductor of the conductor 240 preferably contains a metal element such as aluminum, ruthenium, titanium, tantalum, tungsten, or chromium.
次に、CMP処理を行うことで、導電体240となる導電膜の一部を除去し、絶縁体284を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電体240を形成することができる(図1参照。)。 Next, a part of the conductive film to be the conductor 240 is removed by CMP treatment, and the insulator 284 is exposed. As a result, the conductive film remains only in the opening, whereby the conductor 240 having a flat upper surface can be formed (see FIG. 1).
以上により、トランジスタ200を有する半導体装置を作製することができる。図3乃至図14に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ200を作成することができる。 Through the above steps, a semiconductor device including the transistor 200 can be manufactured. As illustrated in FIGS. 3 to 14, the transistor 200 can be manufactured by using the method for manufacturing the semiconductor device described in this embodiment.
本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。 According to one embodiment of the present invention, a semiconductor device having favorable electrical characteristics can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with low off-state current can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Alternatively, according to one embodiment of the present invention, a highly reliable semiconductor device can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device that can be miniaturized or highly integrated can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with reduced power consumption can be provided. Alternatively, according to one embodiment of the present invention, a highly productive semiconductor device can be provided.
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
<半導体装置の変形例>
以下では、図15乃至図17を用いて、本発明の一態様に係るトランジスタ200を有する半導体装置の一例について説明する。
<Modification of semiconductor device>
An example of a semiconductor device including the transistor 200 according to one embodiment of the present invention will be described below with reference to FIGS.
ここで、各図の(A)は上面図を示す。また、各図の(B)は(A)に示すA1−A2の一点鎖線で示す部位に対応する断面図である。また、各図の(C)は、(A)にA3−A4の一点鎖線で示す部位に対応する断面図である。また、各図の(D)は、(A)にA5−A6の一点鎖線で示す部位に対応する断面図である。各図(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。 Here, (A) of each figure shows a top view. Moreover, (B) of each figure is sectional drawing corresponding to the site | part shown with the dashed-dotted line of A1-A2 shown to (A). Moreover, (C) of each figure is sectional drawing corresponding to the site | part shown with the dashed-dotted line of A3-A4 in (A). Moreover, (D) of each figure is sectional drawing corresponding to the site | part shown with the dashed-dotted line of A5-A6 in (A). In the top view of each drawing (A), some elements are omitted for clarity.
なお、図15乃至図17に示す半導体装置において、<半導体装置の構成例>に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。 Note that in the semiconductor device illustrated in FIGS. 15 to 17, structures having the same functions as those of the semiconductor device illustrated in <Example of Configuration of Semiconductor Device> are denoted by the same reference numerals.
以下、半導体装置の構成についてそれぞれ図15乃至図17用いて説明する。なお、本項目においても、半導体装置の構成材料については<半導体装置の構成例>で詳細に説明した材料を用いることができる。 Hereinafter, the structure of the semiconductor device will be described with reference to FIGS. In this item as well, the material described in detail in <Structural example of semiconductor device> can be used as the constituent material of the semiconductor device.
[半導体装置の変形例1]
図15に示す半導体装置は、<半導体装置の構成例>に示した半導体装置とは、絶縁体272の代わりに、絶縁体275を設けたことが異なる。
[Modification Example 1 of Semiconductor Device]
The semiconductor device illustrated in FIG. 15 is different from the semiconductor device illustrated in <Structure example of semiconductor device> in that an insulator 275 is provided instead of the insulator 272.
ここで、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。従って、チャネルが形成される領域234中の酸素欠損はできる限り低減されていることが好ましい。 Here, in a transistor including an oxide semiconductor, if an impurity and an oxygen vacancy exist in a region where a channel is formed in the oxide semiconductor, electric characteristics are likely to be changed and reliability may be deteriorated. In addition, when an oxygen vacancy is included in a region where a channel is formed in an oxide semiconductor, the transistor is likely to be normally on. Therefore, oxygen vacancies in the region 234 where a channel is formed are preferably reduced as much as possible.
そこで、図15に示すように、酸化物230と近接して、化学量論的組成を満たす酸素よりも多くの酸素(過剰酸素ともいう。)を含む絶縁体275を設けることが好ましい。絶縁体275が有する過剰酸素は、領域232、領域234へと拡散し、酸素欠損を低減することができる。 Therefore, as illustrated in FIG. 15, an insulator 275 containing more oxygen (also referred to as excess oxygen) than oxygen that satisfies the stoichiometric composition is preferably provided in the vicinity of the oxide 230. Excess oxygen included in the insulator 275 can diffuse into the regions 232 and 234, so that oxygen vacancies can be reduced.
絶縁体275を形成するには、まず、層242上に、絶縁体275となる絶縁膜を成膜する。続いて、該絶縁膜に異方性のエッチング処理を行うことで、自己整合的に絶縁体275を形成することができる。なお、図示しないが、絶縁体224の側面にも絶縁体275が残存していてもよい。その場合、後の工程で成膜する層間膜などの被膜性を高めることができる。また、絶縁体224の側面に接して絶縁体275の残存した構造体が形成されていることで、絶縁体224にも過剰酸素領域を設けることができる。 In order to form the insulator 275, first, an insulating film to be the insulator 275 is formed over the layer 242. Subsequently, by performing an anisotropic etching process on the insulating film, the insulator 275 can be formed in a self-aligning manner. Note that although not illustrated, the insulator 275 may also remain on the side surface of the insulator 224. In that case, the film property of an interlayer film formed in a later process can be improved. In addition, since the structure in which the insulator 275 remains is formed in contact with the side surface of the insulator 224, the insulator 224 can be provided with an excess oxygen region.
また、絶縁体273となる絶縁膜を、スパッタリング法を用いて成膜することで、絶縁体273となる絶縁膜を成膜しながら、絶縁体275に酸素を導入することができる。また、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、例えば、絶縁体273となる絶縁膜として、スパッタリング法を用いた酸化膜を成膜した場合、絶縁体275に過剰酸素領域を形成することができる。また、絶縁体275から水素、および水を吸収することで、絶縁体275の水素濃度を低減することができる。 Further, by forming the insulating film to be the insulator 273 by a sputtering method, oxygen can be introduced into the insulator 275 while the insulating film to be the insulator 273 is formed. In addition, an oxide film formed by a sputtering method may extract hydrogen from a deposition target structure. Therefore, for example, when an oxide film using a sputtering method is formed as the insulating film to be the insulator 273, an excess oxygen region can be formed in the insulator 275. In addition, by absorbing hydrogen and water from the insulator 275, the hydrogen concentration of the insulator 275 can be reduced.
絶縁体275に過剰な酸素を導入することで、絶縁体275中に過剰酸素領域を形成することができる。絶縁体275の過剰な酸素は、酸化物230に供給され、酸化物230の酸素欠損を補償することができる。 By introducing excess oxygen into the insulator 275, an excess oxygen region can be formed in the insulator 275. Excess oxygen in the insulator 275 is supplied to the oxide 230 so that oxygen vacancies in the oxide 230 can be compensated.
また、絶縁体275は、比誘電率の低い絶縁体を有することが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体275に用いると、後の工程で絶縁体275中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。 The insulator 275 preferably includes an insulator having a low relative dielectric constant. For example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide with holes, or resin It is preferable to have. In particular, it is preferable to use silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon oxide having holes for the insulator 275 because an excess oxygen region can be easily formed in the insulator 275 in a later step. Silicon oxide and silicon oxynitride are preferable because they are thermally stable.
特に、絶縁体275は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを用いることが好ましい。酸化窒化シリコンなどの材料は、過剰酸素領域を形成されやすい傾向がある。一方、上述の酸化窒化シリコンなどの材料と比較して、酸化物230は、スパッタリング法を用いた酸化膜を、酸化物230上に形成したとしても、過剰酸素領域が形成しにくい傾向がある。過剰酸素領域を容易に設けることができる絶縁体を絶縁体275として用いることで、過剰酸素領域が酸化物230の領域234の周辺に形成され、酸化物230の領域234へ、絶縁体275の過剰酸素を効果的に供給することができる。 In particular, the insulator 275 is preferably formed using silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon oxide having holes. Materials such as silicon oxynitride tend to form excess oxygen regions. On the other hand, compared to the above-described materials such as silicon oxynitride, the oxide 230 tends to hardly form an excess oxygen region even if an oxide film formed by a sputtering method is formed over the oxide 230. By using an insulator that can easily provide an excess oxygen region as the insulator 275, an excess oxygen region is formed around the region 234 of the oxide 230, and the excess of the insulator 275 is added to the region 234 of the oxide 230. Oxygen can be supplied effectively.
上述のようにして過剰酸素領域が形成された絶縁体275は、当該過剰酸素領域から酸化物230へ、酸素を効果的に供給することができる。つまり、絶縁体275が有する過剰酸素が、酸化物230の領域234へと拡散することで、酸化物230の領域234の酸素欠損が低減するため、酸化物230の領域234は、より高抵抗化する。一方、酸化物230の領域231に形成された酸素欠損も、同様に、絶縁体275から供給された酸素により補償される。 The insulator 275 in which the excess oxygen region is formed as described above can effectively supply oxygen from the excess oxygen region to the oxide 230. In other words, excess oxygen in the insulator 275 diffuses into the region 234 of the oxide 230, so that oxygen vacancies in the region 234 of the oxide 230 are reduced, so that the region 234 of the oxide 230 has higher resistance. To do. On the other hand, oxygen vacancies formed in the region 231 of the oxide 230 are similarly compensated by oxygen supplied from the insulator 275.
しかしながら、層242に形成された低抵抗領域は、金属化合物が形成されているため、安定である。従って、金属化合物が形成されていない領域234よりも、低い抵抗を維持することができる。 However, the low resistance region formed in the layer 242 is stable because the metal compound is formed. Therefore, lower resistance can be maintained than in the region 234 where the metal compound is not formed.
また、図15に示す半導体装置は、<半導体装置の構成例>に示した半導体装置とは、導電体240の形状が異なる。つまり、<半導体装置の構成例>に示した半導体装置は、層間膜として機能する絶縁体280、絶縁体282、および絶縁体284と接して導電体240を設ける構造である。一方、図15に示す半導体装置は、絶縁体275、絶縁体273、および絶縁体274に開口を設け、導電体240を形成する。つまり、導電体240は、層間膜と接しない構造である。従って、層間膜として機能する絶縁体の不純物が、導電体240を介して、トランジスタ200へと拡散することを抑制することができる。従って、導電体240上にはバリア性を有する絶縁体を設けることが好ましい。 The semiconductor device illustrated in FIG. 15 is different from the semiconductor device illustrated in <Structure example of semiconductor device> in the shape of the conductor 240. That is, the semiconductor device described in <Structure Example of Semiconductor Device> has a structure in which the conductor 240 is provided in contact with the insulator 280, the insulator 282, and the insulator 284 which function as interlayer films. On the other hand, in the semiconductor device illustrated in FIG. 15, openings are formed in the insulator 275, the insulator 273, and the insulator 274 to form the conductor 240. That is, the conductor 240 has a structure that does not contact the interlayer film. Therefore, the impurity of the insulator functioning as an interlayer film can be prevented from diffusing into the transistor 200 through the conductor 240. Therefore, an insulator having a barrier property is preferably provided over the conductor 240.
[半導体装置の変形例2]
図16に示す半導体装置は、<半導体装置の構成例>に示した半導体装置とは、導電体240と層間膜として機能する絶縁体280、絶縁体282、および絶縁体284との間に、バリア層として機能する絶縁体276を設けたことが異なる。なお、本構造とする場合、絶縁体276、および絶縁体282は、酸素、水素、および水に対し、バリア性を有することが好ましい。
[Second Modification of Semiconductor Device]
The semiconductor device illustrated in FIG. 16 is different from the semiconductor device illustrated in <Structure Example of Semiconductor Device> between the conductor 240 and the insulator 280, the insulator 282, and the insulator 284 that function as an interlayer film. The difference is that an insulator 276 that functions as a layer is provided. Note that in the case of this structure, the insulator 276 and the insulator 282 preferably have barrier properties against oxygen, hydrogen, and water.
具体的には、図16に示すように、導電体240と、絶縁体280、およびバリア性を有する絶縁体282との間に絶縁体276を設けるとよい。特に、絶縁体276は、バリア性を有する絶縁体282と接して設けられることが好ましい。絶縁体276と、絶縁体282とが接して設けられることで、絶縁体276が絶縁体284まで延在し、酸素や不純物の拡散を、より抑制することができる。 Specifically, as illustrated in FIG. 16, an insulator 276 may be provided between the conductor 240, the insulator 280, and the insulator 282 having a barrier property. In particular, the insulator 276 is preferably provided in contact with the insulator 282 having a barrier property. When the insulator 276 and the insulator 282 are provided in contact with each other, the insulator 276 extends to the insulator 284, so that diffusion of oxygen and impurities can be further suppressed.
つまり、絶縁体276を設けることで、絶縁体280が有する不純物が、導電体240を介して、トランジスタ200へと拡散し、半導体装置の信頼性が低下することを抑制することができる。また、絶縁体276を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。 That is, by providing the insulator 276, impurities included in the insulator 280 can be prevented from diffusing into the transistor 200 through the conductor 240, thereby reducing the reliability of the semiconductor device. In addition, the provision of the insulator 276 can increase the range of materials for conductors used for plugs and wirings.
絶縁体276には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、化学気相堆積(CVD:Chemical Vapor Deposition)法で形成した窒化シリコンを用いてもよい。 For the insulator 276, for example, a metal oxide can be used. In particular, an insulating film having a barrier property against oxygen and hydrogen, such as aluminum oxide, hafnium oxide, and gallium oxide, is preferably used. Alternatively, silicon nitride formed by a chemical vapor deposition (CVD) method may be used.
また、図16に示すように、本発明の一例の半導体装置は、絶縁体272、および絶縁体275を有していてもよい。絶縁体272、および絶縁体275は、<半導体装置の構成例>、およびは<半導体装置の変形例>で詳細に説明した構造及び効果を有する。 In addition, as illustrated in FIG. 16, the semiconductor device of an example of the present invention may include an insulator 272 and an insulator 275. The insulator 272 and the insulator 275 have the structure and effects described in detail in <Structure example of semiconductor device> and <Modification example of semiconductor device>.
[半導体装置の変形例3]
図17に示す半導体装置は、<半導体装置の構成例>に示した半導体装置とは、酸化物230の側面が、基板と平行な面に対し、テーパー構造を有することが異なる。具体的には、酸化物230の側面が有するテーパー角度は、45°乃至80°、好ましくは、50°乃至70°とすればよい。酸化物230c側面がテーパー構造を有することで、絶縁体272に対して、異方性のエッチング処理を行った際に、酸化物230の側面を露出することができる。
[Modification 3 of Semiconductor Device]
The semiconductor device illustrated in FIG. 17 is different from the semiconductor device illustrated in <Structure example of semiconductor device> in that a side surface of the oxide 230 has a tapered structure with respect to a plane parallel to the substrate. Specifically, the taper angle of the side surface of the oxide 230 may be 45 ° to 80 °, preferably 50 ° to 70 °. Since the side surface of the oxide 230c has a tapered structure, the side surface of the oxide 230 can be exposed when anisotropic etching is performed on the insulator 272.
従って、酸化物230の側面においても、膜242Aと接することになり、金属化合物が形成され、低抵抗化することができる。つまり、酸化物230の側面にも領域231を形成することができる。また、酸化物230の側面がテーパー構造を有することで、酸化物230よりも上層に形成される構造体の被膜性を高めることができる。 Accordingly, the side surface of the oxide 230 is also in contact with the film 242A, so that a metal compound is formed and resistance can be reduced. That is, the region 231 can also be formed on the side surface of the oxide 230. In addition, when the side surface of the oxide 230 has a tapered structure, the film property of the structure formed in an upper layer than the oxide 230 can be improved.
また、図17に示すように、絶縁体275は、必ずしも異方性エッチングを行わなくてもよい。上述のようにして過剰酸素領域が形成された絶縁体275は、当該過剰酸素領域から酸化物230へ、酸素を効果的に供給することができる。つまり、絶縁体275が有する過剰酸素が、酸化物230の領域234へと拡散することで、酸化物230の領域234の酸素欠損が低減するため、酸化物230の領域234は、より高抵抗化する。一方、酸化物230の領域231に形成された酸素欠損も、同様に、絶縁体275から供給された酸素により補償される。 As shown in FIG. 17, the insulator 275 is not necessarily subjected to anisotropic etching. The insulator 275 in which the excess oxygen region is formed as described above can effectively supply oxygen from the excess oxygen region to the oxide 230. In other words, excess oxygen in the insulator 275 diffuses into the region 234 of the oxide 230, so that oxygen vacancies in the region 234 of the oxide 230 are reduced, so that the region 234 of the oxide 230 has higher resistance. To do. On the other hand, oxygen vacancies formed in the region 231 of the oxide 230 are similarly compensated by oxygen supplied from the insulator 275.
しかしながら、酸化物230、および層242に形成された低抵抗領域は、金属化合物が形成されているため、安定である。従って、金属化合物が形成されていない領域234よりも、低い抵抗を維持することができる。 However, the low resistance region formed in the oxide 230 and the layer 242 is stable because the metal compound is formed. Therefore, lower resistance can be maintained than in the region 234 where the metal compound is not formed.
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。 The structures, structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, structures, methods, and the like described in the other embodiments.
(実施の形態2)
以下では、本発明の一態様に係るトランジスタ200を有する半導体装置の一例について説明する。
(Embodiment 2)
Hereinafter, an example of a semiconductor device including the transistor 200 according to one embodiment of the present invention will be described.
<半導体装置の構成例>
図18(A)、図18(B)、図18(C)、および図18(D)は、本発明の一態様に係るトランジスタ200、容量素子100、およびトランジスタ200周辺の上面図、および断面図である。なお、本明細書では、1つの容量素子、および少なくとも1つのトランジスタを有する記憶装置をセルと称する。
<Configuration example of semiconductor device>
18A, 18B, 18C, and 18D are a top view and a cross-sectional view of the transistor 200, the capacitor 100, and the periphery of the transistor 200 according to one embodiment of the present invention. FIG. Note that in this specification, a memory device including one capacitor and at least one transistor is referred to as a cell.
図18(A)は、トランジスタ200、および容量素子100を有するセル600の上面図である。また、図18(B)、および図18(C)はセル600の断面図である。ここで、図18(B)は、図18(A)にA1−A2の一点鎖線で示す部位の断面図である。図18(C)は、図18(A)にA3−A4の一点鎖線で示す部位の断面図である。また、図18(D)は、図18(A)にA5−A6の一点鎖線で示す部位の断面図である。図18(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。 FIG. 18A is a top view of a cell 600 including the transistor 200 and the capacitor 100. 18B and 18C are cross-sectional views of the cell 600. FIG. Here, FIG. 18B is a cross-sectional view taken along the dashed-dotted line A1-A2 in FIG. FIG. 18C is a cross-sectional view taken along the dashed-dotted line A3-A4 in FIG. FIG. 18D is a cross-sectional view taken along the dashed-dotted line A5-A6 in FIG. In the top view of FIG. 18A, some elements are omitted for clarity.
[セル600]
本発明の一態様の半導体装置は、トランジスタ200と、容量素子100、および層間膜として機能する絶縁体280を有する。また、トランジスタ200と電気的に接続し、プラグとして機能する導電体240とを有する。
[Cell 600]
The semiconductor device of one embodiment of the present invention includes the transistor 200, the capacitor 100, and the insulator 280 functioning as an interlayer film. In addition, a conductor 240 that is electrically connected to the transistor 200 and functions as a plug is provided.
図18に示すセル600は、トランジスタ200と、容量素子100とを、同層に設けることで、トランジスタ200を構成する構造の一部を、容量素子100が構成する構造の一部と、併用することができる。つまり、トランジスタ200の構造の一部は、容量素子100の構造の一部として、機能する場合がある。 In the cell 600 illustrated in FIG. 18, the transistor 200 and the capacitor 100 are provided in the same layer, so that part of the structure of the transistor 200 is used in combination with part of the structure of the capacitor 100. be able to. That is, part of the structure of the transistor 200 may function as part of the structure of the capacitor 100.
また、トランジスタ200に、容量素子100の一部、または全体が、重畳することで、トランジスタ200の投影面積、および容量素子100の投影面積の合計した面積を小さくすることができる。 In addition, when the capacitor 200 is partially or entirely overlapped with the transistor 200, the total area of the projected area of the transistor 200 and the projected area of the capacitor 100 can be reduced.
また、トランジスタ200と電気的に接続するプラグ、または配線として機能する層242、および導電体205を、容量素子100が重畳する領域の下部に設けることで、セル600の微細化、または高集積化が容易となる。また、導電体206は、トランジスタ200の構成である導電体205と同工程で形成できるため、工程短縮が可能となる。また、容量素子100において、トランジスタ200と同様に、導電体206の下面に接して、配線として機能する導電体204を設けてもよい。 In addition, a layer 242 functioning as a plug or a wiring electrically connected to the transistor 200 and the conductor 205 are provided below a region where the capacitor 100 overlaps, so that the cell 600 can be miniaturized or highly integrated. Becomes easy. In addition, since the conductor 206 can be formed in the same process as the conductor 205 which is a structure of the transistor 200, the process can be shortened. In the capacitor 100, similarly to the transistor 200, a conductor 204 functioning as a wiring may be provided in contact with the lower surface of the conductor 206.
なお、容量素子100において、必要な容量値に応じて、トランジスタ200、および容量素子100のレイアウトを適宜設計することができる。 Note that in the capacitor 100, the layout of the transistor 200 and the capacitor 100 can be designed as appropriate depending on a required capacitance value.
例えば、容量素子100の面積は、酸化物230の領域231bと、導電体120が、絶縁体130を介して重畳する面積により決定される。従って、セル600に必要な容量値が図18(A)、および図18(B)に示す容量素子100では得られない場合、酸化物230aおよび酸化物230bの領域231bにおけるA3−A4方向の幅を、酸化物230aおよび酸化物230bの領域234におけるA3−A4方向の幅よりも大きくすることで、容量値を大きくすることができる。 For example, the area of the capacitor 100 is determined by the area where the region 231 b of the oxide 230 overlaps with the conductor 120 with the insulator 130 interposed therebetween. Therefore, when the capacitance value necessary for the cell 600 cannot be obtained by the capacitor 100 illustrated in FIGS. 18A and 18B, the width in the A3-A4 direction in the region 231b of the oxide 230a and the oxide 230b Can be made larger than the width in the A3-A4 direction in the region 234 of the oxide 230a and the oxide 230b, whereby the capacitance value can be increased.
上記構造を有することで、微細化または高集積化が可能である。また、設計自由度を高くすることができる。また、トランジスタ200は、容量素子100と、同一の工程で形成する。従って、工程を短縮することができるため、生産性を向上させることができる。 With the above structure, miniaturization or high integration is possible. In addition, the degree of freedom in design can be increased. The transistor 200 is formed in the same process as the capacitor 100. Therefore, since the process can be shortened, productivity can be improved.
[トランジスタ200]
トランジスタ200の構造は、先の実施の形態で説明した半導体装置が有するトランジスタを用いればよい。また、図18に示すトランジスタ200は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
[Transistor 200]
As the structure of the transistor 200, a transistor included in the semiconductor device described in the above embodiment may be used. Further, the transistor 200 illustrated in FIGS. 18A and 18B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
例えば、トランジスタ200において、絶縁体275を設けることが好ましい。当該構成とすることで、容量素子100の電極として機能する導電体120と、トランジスタ200においてゲート電極として機能する導電体260とに生じる寄生容量を低減することができる。したがって、絶縁体275は、比誘電率の小さい材料を用いるとよい。例えば、絶縁体275の比誘電率は4未満が好ましく、3未満がより好ましい。絶縁体275としては、例えば、酸化シリコン、酸化窒化シリコンを用いることができる。寄生容量を低減することで、トランジスタ200を高速に動作することができる。 For example, in the transistor 200, the insulator 275 is preferably provided. With this structure, parasitic capacitance generated in the conductor 120 functioning as an electrode of the capacitor 100 and the conductor 260 functioning as a gate electrode in the transistor 200 can be reduced. Therefore, the insulator 275 is preferably formed using a material with a low relative dielectric constant. For example, the dielectric constant of the insulator 275 is preferably less than 4, and more preferably less than 3. As the insulator 275, for example, silicon oxide or silicon oxynitride can be used. By reducing the parasitic capacitance, the transistor 200 can be operated at high speed.
[容量素子100]
図18に示すように、容量素子100は、トランジスタ200と共通の構造を有する構成である。本実施の形態では、トランジスタ200の酸化物230に設けられた領域231bを、容量素子100の電極の一方として機能する容量素子100の例について示す。
[Capacitance element 100]
As illustrated in FIG. 18, the capacitor 100 has a structure in common with the transistor 200. In this embodiment, the region 231 b provided in the oxide 230 of the transistor 200 is described as an example of the capacitor 100 that functions as one of the electrodes of the capacitor 100.
容量素子100は、酸化物230の領域231b、領域231b上に層242、層242上に絶縁体130、絶縁体130上に導電体120を有する。さらに、絶縁体130の上に、少なくとも一部が酸化物230の領域231bと重なるように、導電体120が配置されることが好ましい。 The capacitor 100 includes a region 231 b of the oxide 230, a layer 242 over the region 231 b, an insulator 130 over the layer 242, and a conductor 120 over the insulator 130. Furthermore, it is preferable that the conductor 120 be disposed over the insulator 130 so that at least a part thereof overlaps with the region 231 b of the oxide 230.
酸化物230の領域231bは、容量素子100の電極の一方として機能し、導電体120は容量素子100の電極の他方として機能する。絶縁体130および絶縁体273は容量素子100の誘電体として機能する。酸化物230の領域231bは低抵抗化されており、導電性酸化物である。従って、容量素子100の電極の一方として機能することができる。 The region 231 b of the oxide 230 functions as one of the electrodes of the capacitor 100, and the conductor 120 functions as the other of the electrodes of the capacitor 100. The insulator 130 and the insulator 273 function as a dielectric of the capacitor 100. The region 231b of the oxide 230 has a reduced resistance and is a conductive oxide. Therefore, it can function as one of the electrodes of the capacitor 100.
絶縁体130は、比誘電率の大きい絶縁体を用いることが好ましく、絶縁体222などに用いることができる絶縁体を用いればよい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。また、絶縁体130は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などから、2層以上を選び積層構造としても良い。例えば、ALD法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウムおよび酸化アルミニウムの膜厚は、それぞれ、0.5nm以上5nm以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子100とすることができる。 As the insulator 130, an insulator having a high relative dielectric constant is preferably used, and an insulator that can be used for the insulator 222 or the like may be used. For example, an insulator including one or both of aluminum and hafnium can be used. As the insulator containing one or both of aluminum and hafnium, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used. The insulator 130 may have a stacked structure, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, oxide containing hafnium, aluminum (hafnium aluminate), or the like. Therefore, two or more layers may be selected to form a laminated structure. For example, it is preferable that hafnium oxide, aluminum oxide, and hafnium oxide are sequentially formed by an ALD method to form a stacked structure. The film thicknesses of hafnium oxide and aluminum oxide are 0.5 nm to 5 nm, respectively. With such a stacked structure, the capacitor element 100 having a large capacitance value and a small leakage current can be obtained.
図18(A)に示すように、上面視において、絶縁体130の側面は、導電体120の側面と一致しているが、これに限られるものではない。例えば、絶縁体130をパターン形成せずに、絶縁体130がトランジスタ200を覆う構成にしてもよい。 As shown in FIG. 18A, the side surface of the insulator 130 matches the side surface of the conductor 120 in a top view, but the present invention is not limited to this. For example, the insulator 130 may cover the transistor 200 without patterning the insulator 130.
また、図25において、容量素子100の誘電体として絶縁体130を設ける構成を示したが、これに限られるものではない。例えば、導電体120を設ける前に、絶縁体273を設けることで、絶縁体273の一部を容量素子100の誘電体として用いる構成にしてもよい。また、例えば、絶縁体130と、絶縁体273を容量素子100の誘電体として用いる構成にしてもよい。 In FIG. 25, the structure in which the insulator 130 is provided as the dielectric of the capacitor 100 is shown; however, the present invention is not limited to this. For example, a structure in which a part of the insulator 273 is used as a dielectric of the capacitor 100 by providing the insulator 273 before the conductor 120 is provided may be employed. For example, the insulator 130 and the insulator 273 may be used as the dielectric of the capacitor 100.
また、トランジスタ200に絶縁体274を設ける構成にする場合、絶縁体274の容量素子100と重畳する領域を除去してもよいし、絶縁体274を容量素子100の誘電体として用いてもよい。 In the case where the transistor 200 is provided with the insulator 274, a region overlapping with the capacitor 100 of the insulator 274 may be removed, or the insulator 274 may be used as a dielectric of the capacitor 100.
導電体120は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体120は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。 The conductor 120 is preferably formed using a conductive material mainly containing tungsten, copper, or aluminum. Although not shown, the conductor 120 may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
<セルアレイの構造>
ここで、本実施の形態のセルアレイの一例を、図19、および図20に示す。例えば、図25に示すトランジスタ200、および容量素子100を有するセル600を、行列、またはマトリクス状に配置することで、セルアレイを構成することができる。
<Structure of cell array>
Here, an example of the cell array of this embodiment is illustrated in FIGS. For example, the cell array including the transistor 200 and the capacitor 600 including the capacitor 100 illustrated in FIG. 25 can be arranged in a matrix or matrix.
図19(A)は、図18に示すセル600を、マトリクス状に配置した一形態を示す回路図である。図19(A)においては、行方向に隣り合うセル600が有するトランジスタのソースおよびドレインの一方が共通のBL(BL01、BL02、BL03)と電気的に接続する。また、当該BLは、列方向に配置されたセルが有するトランジスタのソースおよびドレインの一方とも電気的に接続する。一方、行方向に隣り合うセル600が有するトランジスタの第1のゲートは、異なるWL(WL01乃至WL06)と電気的に接続する。また、各セル600が有するトランジスタには第2のゲートBGが設けられていてもよい。BGに印加される電位により、トランジスタのしきい値を制御することができる。また、セル600が有する容量の第1の電極は、トランジスタのソースおよびドレインの他方と電気的に接続する。この時、容量の第1の電極は、トランジスタを構成する構造の一部からなる場合がある。また、セル600が有する容量の第2の電極は、PLと電気的に接続する。 FIG. 19A is a circuit diagram illustrating an embodiment in which the cells 600 illustrated in FIG. 18 are arranged in a matrix. In FIG. 19A, one of a source and a drain of a transistor included in a cell 600 adjacent in the row direction is electrically connected to a common BL (BL01, BL02, BL03). The BL is also electrically connected to one of a source and a drain of a transistor included in a cell arranged in the column direction. On the other hand, the first gates of the transistors included in the cells 600 adjacent in the row direction are electrically connected to different WLs (WL01 to WL06). In addition, the transistor included in each cell 600 may be provided with the second gate BG. The threshold value of the transistor can be controlled by the potential applied to BG. In addition, the first electrode of the capacitor included in the cell 600 is electrically connected to the other of the source and the drain of the transistor. At this time, the first electrode of the capacitor may be formed of a part of a structure forming the transistor. In addition, the second electrode of the capacitor included in the cell 600 is electrically connected to the PL.
図19(B)は、図19(A)における、行の一部としてWL04とBL02に電気的に接続されたセル600a、およびWL03とBL02に電気的に接続されたセル600bを含む回路610を抜き出した断面図である。図19(B)は、セル600a、およびセル600bの断面図を示す。 FIG. 19B illustrates a circuit 610 including the cell 600a electrically connected to WL04 and BL02 and the cell 600b electrically connected to WL03 and BL02 as part of the row in FIG. 19A. It is sectional drawing extracted. FIG. 19B is a cross-sectional view of the cell 600a and the cell 600b.
セル600aは、トランジスタ200aおよび容量素子100aを有している。セル600bは、トランジスタ200bおよび容量素子100bを有している。 The cell 600a includes a transistor 200a and a capacitor 100a. The cell 600b includes a transistor 200b and a capacitor 100b.
トランジスタ200aのソースおよびドレインの一方と、トランジスタ200bのソースおよびドレインの一方は、いずれもBL02と電気的に接続している。 One of a source and a drain of the transistor 200a and one of a source and a drain of the transistor 200b are both electrically connected to BL02.
上記構成より、ソースおよびドレインの一方と電気的に接続する配線を共通化することで、セルアレイの占有面積をさらに縮小することができる。 With the above structure, by sharing a wiring electrically connected to one of the source and the drain, the occupied area of the cell array can be further reduced.
図20(A)は、図18に示すセル600を、マトリクス状に配置した回路において、図19(A)と異なる形態を示す回路図である。図20(A)においては、行方向に配置されたセル600が有するトランジスタの第1のゲートが共通のWL(WL01、WL02、WL03)と電気的に接続する。また、列方向に配置されたセルが有するトランジスタのソースおよびドレインの一方が、共通のBL(BL01乃至BL06)と電気的に接続する。また、各セル600が有するトランジスタには第2のゲートBGが設けられていてもよい。BGに印加される電位により、トランジスタのしきい値を制御することができる。また、セル600が有する容量の第1の電極は、トランジスタのソースおよびドレインの他方と電気的に接続する。この時、容量の第1の電極は、トランジスタを構成する構造の一部からなる場合がある。また、セル600が有する容量の第2の電極は、PLと電気的に接続する。ここで、図20(A)に示すように、セル600の容量の第2の電極は、当該セル600に隣接するセル600の容量の第2の電極と、共通のPLに電気的に接続する構成としてもよい。 20A is a circuit diagram illustrating a mode different from that in FIG. 19A in a circuit in which the cells 600 illustrated in FIG. 18 are arranged in a matrix. In FIG. 20A, a first gate of a transistor included in a cell 600 arranged in the row direction is electrically connected to a common WL (WL01, WL02, WL03). In addition, one of a source and a drain of a transistor included in a cell arranged in the column direction is electrically connected to a common BL (BL01 to BL06). In addition, the transistor included in each cell 600 may be provided with the second gate BG. The threshold value of the transistor can be controlled by the potential applied to BG. In addition, the first electrode of the capacitor included in the cell 600 is electrically connected to the other of the source and the drain of the transistor. At this time, the first electrode of the capacitor may be formed of a part of a structure forming the transistor. In addition, the second electrode of the capacitor included in the cell 600 is electrically connected to the PL. Here, as illustrated in FIG. 20A, the second electrode having the capacity of the cell 600 is electrically connected to the common PL with the second electrode having the capacity of the cell 600 adjacent to the cell 600. It is good also as a structure.
図20(B)は、図20(A)における、行の一部としてWL02とBL03に電気的に接続されたセル600a、およびWL02とBL04に電気的に接続されたセル600bを含む回路620を抜き出した断面図である。図20(B)は、セル600a、およびセル600bの断面図を示す。 FIG. 20B illustrates a circuit 620 including the cell 600a electrically connected to WL02 and BL03 and the cell 600b electrically connected to WL02 and BL04 as part of the row in FIG. It is sectional drawing extracted. FIG. 20B is a cross-sectional view of the cell 600a and the cell 600b.
セル600aは、トランジスタ200aおよび容量素子100aを有している。セル600bは、トランジスタ200bおよび容量素子100bを有している。 The cell 600a includes a transistor 200a and a capacitor 100a. The cell 600b includes a transistor 200b and a capacitor 100b.
容量素子100aの第2の電極と、容量素子100bの第2の電極は、共通の導電体を用いており、当該導電体はPLと電気的に接続している。 The second electrode of the capacitor 100a and the second electrode of the capacitor 100b use a common conductor, and the conductor is electrically connected to the PL.
また、セル600を平面に配置するのみでなく、積層して配置する構成としてもよい。図21に回路610を含むセルアレイをn+1層積層する構成の断面図を示す。図21に示すように、複数のセルアレイを積層することにより、セルアレイの専有面積を増やすことなく、セルを集積して配置することができる。つまり、3Dセルアレイを構成することができる。 In addition, the cells 600 may be arranged not only in a plane but also in a stacked manner. FIG. 21 is a cross-sectional view of a configuration in which n + 1 layers of a cell array including the circuit 610 are stacked. As shown in FIG. 21, by stacking a plurality of cell arrays, the cells can be integrated and arranged without increasing the exclusive area of the cell array. That is, a 3D cell array can be configured.
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。 The structures, structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, structures, methods, and the like described in the other embodiments.
(実施の形態3)
本実施の形態では、半導体装置の一形態を、図22乃至図27を用いて説明する。
(Embodiment 3)
In this embodiment, one embodiment of a semiconductor device is described with reference to FIGS.
<記憶装置1>
図22、図23および図24に示す記憶装置は、トランジスタ300と、トランジスタ200、および容量素子100を有している。図22は、トランジスタ200およびトランジスタ300のチャネル長方向の断面図である。また、図23は、図22に示すY1−Y2軸におけるトランジスタ200およびトランジスタ300のチャネル幅方向の断面図である。また、図24は、X1−X2は、トランジスタ200およびトランジスタ300のチャネル長方向の断面図であり、X3−X4は、X1−X2に示すY1−Y2軸におけるトランジスタ200およびトランジスタ300のチャネル幅方向の断面図である。
<Storage device 1>
The memory device illustrated in FIGS. 22, 23, and 24 includes a transistor 300, a transistor 200, and a capacitor 100. FIG. 22 is a cross-sectional view of the transistor 200 and the transistor 300 in the channel length direction. FIG. 23 is a cross-sectional view in the channel width direction of the transistor 200 and the transistor 300 along the Y1-Y2 axis illustrated in FIG. 24 is a cross-sectional view of the transistor 200 and the transistor 300 in the channel length direction, and X3-X4 is a channel width direction of the transistor 200 and the transistor 300 along the Y1-Y2 axis shown in X1-X2. FIG.
トランジスタ200は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ200は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。 The transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has a low off-state current, stored data can be held for a long time by using the transistor 200 for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
図22乃至図24に示す記憶装置において、配線1001はトランジスタ300のソースと電気的に接続され、配線1002はトランジスタ300のドレインと電気的に接続されている。また、配線1003はトランジスタ200のソースおよびドレインの一方と電気的に接続され、配線1004はトランジスタ200のトップゲートと電気的に接続され、配線1006はトランジスタ200のボトムゲートと電気的に接続されている。そして、トランジスタ300のゲート、およびトランジスタ200のソースおよびドレインの他方は、容量素子100の電極の一方と電気的に接続され、配線1005は容量素子100の電極の他方と電気的に接続されている。 In the memory device illustrated in FIGS. 22 to 24, the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300. The wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, the wiring 1004 is electrically connected to the top gate of the transistor 200, and the wiring 1006 is electrically connected to the bottom gate of the transistor 200. Yes. The gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
図22乃至図24に示す記憶装置は、トランジスタ300のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。 The memory device illustrated in FIGS. 22 to 24 has a characteristic that the potential of the gate of the transistor 300 can be held, so that data can be written, held, and read as described below.
情報の書き込みおよび保持について説明する。まず、配線1004の電位を、トランジスタ200が導通状態となる電位にして、トランジスタ200を導通状態とする。これにより、配線1003の電位が、トランジスタ300のゲート、および容量素子100の電極の一方と電気的に接続するノードSNに与えられる。即ち、トランジスタ300のゲートには、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という。)のどちらかが与えられるものとする。その後、配線1004の電位を、トランジスタ200が非導通状態となる電位にして、トランジスタ200を非導通状態とすることにより、ノードSNに電荷が保持される(保持)。 Information writing and holding will be described. First, the potential of the wiring 1004 is set to a potential at which the transistor 200 is turned on, so that the transistor 200 is turned on. Accordingly, the potential of the wiring 1003 is supplied to the node SN that is electrically connected to one of the gate of the transistor 300 and the electrode of the capacitor 100. That is, predetermined charge is given to the gate of the transistor 300 (writing). Here, it is assumed that one of two charges that give two different potential levels (hereinafter referred to as a Low level charge and a High level charge) is given. After that, the potential of the wiring 1004 is set to a potential at which the transistor 200 is turned off and the transistor 200 is turned off, whereby charge is held at the node SN (holding).
トランジスタ200のオフ電流が小さい場合、ノードSNの電荷は長期間にわたって保持される。 When the off-state current of the transistor 200 is small, the charge of the node SN is held for a long time.
次に情報の読み出しについて説明する。配線1001に所定の電位(定電位)を与えた状態で、配線1005に適切な電位(読み出し電位)を与えると、配線1002は、ノードSNに保持された電荷量に応じた電位をとる。これは、トランジスタ300をnチャネル型とすると、トランジスタ300のゲートにHighレベル電荷が与えられている場合の見かけ上のしきい値電圧Vth_Hは、トランジスタ300のゲートにLowレベル電荷が与えられている場合の見かけ上のしきい値電圧Vth_Lより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ300を「導通状態」とするために必要な配線1005の電位をいうものとする。したがって、配線1005の電位をVth_HとVth_Lの間の電位V0とすることにより、ノードSNに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードSNにHighレベル電荷が与えられていた場合には、配線1005の電位がV0(>Vth_H)となれば、トランジスタ300は「導通状態」となる。一方、ノードSNにLowレベル電荷が与えられていた場合には、配線1005の電位がV0(<Vth_L)となっても、トランジスタ300は「非導通状態」のままである。このため、配線1002の電位を判別することで、ノードSNに保持されている情報を読み出すことができる。 Next, reading of information will be described. When an appropriate potential (reading potential) is applied to the wiring 1005 in a state where a predetermined potential (constant potential) is applied to the wiring 1001, the wiring 1002 has a potential corresponding to the amount of charge held in the node SN. This is because, when the transistor 300 is an n-channel type, the apparent threshold voltage V th_H when the gate of the transistor 300 is supplied with a high level charge is the low level charge applied to the gate of the transistor 300. This is because it becomes lower than the apparent threshold voltage V th_L in the case of being present. Here, the apparent threshold voltage refers to the potential of the wiring 1005 necessary for bringing the transistor 300 into a “conductive state”. Therefore, the charge given to the node SN can be determined by setting the potential of the wiring 1005 to the potential V 0 between V th_H and V th_L . For example, in writing, when a high-level charge is applied to the node SN, the transistor 300 is turned “on” when the potential of the wiring 1005 is V 0 (> V th_H ). On the other hand, in the case where a low-level charge is applied to the node SN, the transistor 300 remains in a “non-conduction state” even when the potential of the wiring 1005 becomes V 0 (<V th_L ). Therefore, by determining the potential of the wiring 1002, information held in the node SN can be read.
<記憶装置1の構造>
本発明の一態様の記憶装置は、図22、および図23に示すようにトランジスタ300、トランジスタ200、容量素子100を有する。トランジスタ200はトランジスタ300の上方に設けられ、容量素子100はトランジスタ300、およびトランジスタ200の上方に設けられている。
<Structure of storage device 1>
The memory device of one embodiment of the present invention includes the transistor 300, the transistor 200, and the capacitor 100 as illustrated in FIGS. The transistor 200 is provided above the transistor 300, and the capacitor 100 is provided above the transistor 300 and the transistor 200.
トランジスタ300は、基板311上に設けられ、導電体316、絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。 The transistor 300 includes a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 311, a low resistance region 314a which functions as a source region or a drain region, and a low resistance region 314b. Have.
トランジスタ300は、図23に示すように、半導体領域313の上面およびチャネル幅方向の側面が絶縁体315を介して導電体316に覆われている。このように、トランジスタ300をFin型とすることにより、実効上のチャネル幅が増大することによりトランジスタ300のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ300のオフ特性を向上させることができる。 As shown in FIG. 23, in the transistor 300, the upper surface of the semiconductor region 313 and the side surface in the channel width direction are covered with a conductor 316 with an insulator 315 interposed therebetween. In this manner, when the transistor 300 is of the Fin type, an effective channel width is increased, whereby the on-state characteristics of the transistor 300 can be improved. In addition, since the contribution of the electric field of the gate electrode can be increased, off characteristics of the transistor 300 can be improved.
トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。 The transistor 300 may be either a p-channel type or an n-channel type.
半導体領域313のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域314a、および低抵抗領域314bなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはGaAsとGaAlAs等を用いることで、トランジスタ300をHEMT(High Electron Mobility Transistor)としてもよい。 The region in which the channel of the semiconductor region 313 is formed, the region in the vicinity thereof, the low resistance region 314a that serves as the source region or the drain region, the low resistance region 314b, and the like preferably include a semiconductor such as a silicon-based semiconductor. It preferably contains crystalline silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
低抵抗領域314a、および低抵抗領域314bは、半導体領域313に適用される半導体材料に加え、ヒ素、リンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を付与する元素を含む。 The low-resistance region 314a and the low-resistance region 314b provide an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity property such as boron, in addition to the semiconductor material used for the semiconductor region 313. Containing elements.
ゲート電極として機能する導電体316は、ヒ素、リンなどのn型の導電性を付与する元素、もしくはホウ素などのp型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。 The conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron. A conductive material such as a material or a metal oxide material can be used.
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。 Note that the threshold voltage can be adjusted by determining the work function depending on the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
なお、図22、および図23に示すトランジスタ300は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。 Note that the transistor 300 illustrated in FIGS. 22 and 23 is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
トランジスタ300を覆って、絶縁体320、絶縁体322、絶縁体324、および絶縁体326が順に積層して設けられている。 An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked so as to cover the transistor 300.
絶縁体320、絶縁体322、絶縁体324、および絶縁体326として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。 As the insulator 320, the insulator 322, the insulator 324, and the insulator 326, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
絶縁体322は、その下方に設けられるトランジスタ300などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。 The insulator 322 may function as a planarization film that planarizes a step generated by the transistor 300 or the like provided thereunder. For example, the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
また、絶縁体324には、基板311、またはトランジスタ300などから、トランジスタ200が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。 The insulator 324 is preferably formed using a film having a barrier property so that hydrogen and impurities do not diffuse from the substrate 311 or the transistor 300 to a region where the transistor 200 is provided.
水素に対するバリア性を有する膜の一例として、例えば、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ200と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。 As an example of a film having a barrier property against hydrogen, for example, silicon nitride formed by a CVD method can be used. Here, when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be reduced. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 200 and the transistor 300. Specifically, the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
水素の脱離量は、例えば、昇温脱離ガス分析法(TDS)などを用いて分析することができる。例えば、絶縁体324の水素の脱離量は、TDS分析において、50℃から500℃の範囲において、水素原子に換算した脱離量が、絶縁体324の面積当たりに換算して、10×1015atom/cm2以下、好ましくは5×1015atom/cm2以下であればよい。 The amount of desorption of hydrogen can be analyzed using, for example, a temperature programmed desorption gas analysis method (TDS). For example, the amount of hydrogen desorbed from the insulator 324 is 10 × 10 5 in terms of the amount of desorbed hydrogen atoms converted to hydrogen atoms per area of the insulator 324 in the range of 50 ° C. to 500 ° C. in TDS analysis. 15 atom / cm 2 or less, and may be preferably 5 × 10 15 atom / cm 2 or less.
なお、絶縁体326は、絶縁体324よりも誘電率が低いことが好ましい。例えば、絶縁体326の比誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁体324の比誘電率は、絶縁体326の比誘電率の0.7倍以下が好ましく、0.6倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。 Note that the insulator 326 preferably has a lower dielectric constant than the insulator 324. For example, the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3. For example, the relative dielectric constant of the insulator 324 is preferably equal to or less than 0.7 times that of the insulator 326, and more preferably equal to or less than 0.6 times. By using a material having a low dielectric constant as the interlayer film, parasitic capacitance generated between the wirings can be reduced.
また、絶縁体320、絶縁体322、絶縁体324、および絶縁体326には容量素子100、またはトランジスタ200と電気的に接続する導電体328、および導電体330等が埋め込まれている。なお、導電体328、および導電体330はプラグ、または配線として機能を有する。また、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。 The insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a conductor 328 that is electrically connected to the capacitor 100 or the transistor 200, the conductor 330, and the like. Note that the conductor 328 and the conductor 330 function as plugs or wirings. In addition, a conductor having a function as a plug or a wiring may be given the same reference numeral by collecting a plurality of structures. In this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
各プラグ、および配線(導電体328、および導電体330等)の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。 As a material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a stacked layer. Can be used. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed using a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
絶縁体326、および導電体330上に、配線層を設けてもよい。例えば、図22、および図23において、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が形成されている。導電体356は、プラグ、または配線として機能を有する。なお導電体356は、導電体328、および導電体330と同様の材料を用いて設けることができる。 A wiring layer may be provided over the insulator 326 and the conductor 330. For example, in FIGS. 22 and 23, an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked. A conductor 356 is formed in the insulator 350, the insulator 352, and the insulator 354. The conductor 356 functions as a plug or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
なお、例えば、絶縁体350は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体356は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体350が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。 For example, as the insulator 350, an insulator having a barrier property against hydrogen is preferably used as in the case of the insulator 324. The conductor 356 preferably includes a conductor having a barrier property against hydrogen. In particular, a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 350 having a barrier property against hydrogen. With this structure, the transistor 300 and the transistor 200 can be separated by a barrier layer, and hydrogen diffusion from the transistor 300 to the transistor 200 can be suppressed.
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ300からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体350と接する構造であることが好ましい。 For example, tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
絶縁体350、および導電体356上に、配線層を設けてもよい。例えば、図22、および図23において、絶縁体360、絶縁体362、及び絶縁体364が順に積層して設けられている。また、絶縁体360、絶縁体362、及び絶縁体364には、導電体366が形成されている。導電体366は、プラグ、または配線として機能を有する。なお導電体366は、導電体328、および導電体330と同様の材料を用いて設けることができる。 A wiring layer may be provided over the insulator 350 and the conductor 356. For example, in FIGS. 22 and 23, the insulator 360, the insulator 362, and the insulator 364 are sequentially stacked. Further, a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364. The conductor 366 functions as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328 and the conductor 330.
なお、例えば、絶縁体360は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体366は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体360が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。 Note that for example, the insulator 360 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324. The conductor 366 preferably includes a conductor having a barrier property against hydrogen. In particular, a conductor having a barrier property against hydrogen is formed in an opening of the insulator 360 having a barrier property against hydrogen. With this structure, the transistor 300 and the transistor 200 can be separated by a barrier layer, and hydrogen diffusion from the transistor 300 to the transistor 200 can be suppressed.
絶縁体364、および導電体366上に、配線層を設けてもよい。例えば、図22、および図23において、絶縁体370、絶縁体372、及び絶縁体374が順に積層して設けられている。また、絶縁体370、絶縁体372、及び絶縁体374には、導電体376が形成されている。導電体376は、プラグ、または配線として機能を有する。なお導電体376は、導電体328、および導電体330と同様の材料を用いて設けることができる。 A wiring layer may be provided over the insulator 364 and the conductor 366. For example, in FIGS. 22 and 23, an insulator 370, an insulator 372, and an insulator 374 are sequentially stacked. A conductor 376 is formed in the insulator 370, the insulator 372, and the insulator 374. The conductor 376 functions as a plug or a wiring. Note that the conductor 376 can be provided using a material similar to that of the conductor 328 and the conductor 330.
なお、例えば、絶縁体370は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体376は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体370が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。 Note that for example, as the insulator 324, an insulator having a barrier property against hydrogen is preferably used as the insulator 370. The conductor 376 preferably includes a conductor having a barrier property against hydrogen. In particular, a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 370 having a barrier property against hydrogen. With this structure, the transistor 300 and the transistor 200 can be separated by a barrier layer, and hydrogen diffusion from the transistor 300 to the transistor 200 can be suppressed.
絶縁体374、および導電体376上に、配線層を設けてもよい。例えば、図22、および図23において、絶縁体380、絶縁体382、及び絶縁体384が順に積層して設けられている。また、絶縁体380、絶縁体382、及び絶縁体384には、導電体386が形成されている。導電体386は、プラグ、または配線として機能を有する。なお導電体386は、導電体328、および導電体330と同様の材料を用いて設けることができる。 A wiring layer may be provided over the insulator 374 and the conductor 376. For example, in FIGS. 22 and 23, an insulator 380, an insulator 382, and an insulator 384 are sequentially stacked. A conductor 386 is formed over the insulator 380, the insulator 382, and the insulator 384. The conductor 386 functions as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to that of the conductor 328 and the conductor 330.
なお、例えば、絶縁体380は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体386は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体380が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。 Note that for example, as the insulator 324, an insulator having a barrier property against hydrogen is preferably used as the insulator 380. The conductor 386 preferably includes a conductor having a barrier property against hydrogen. In particular, a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 380 having a barrier property against hydrogen. With this structure, the transistor 300 and the transistor 200 can be separated by a barrier layer, and hydrogen diffusion from the transistor 300 to the transistor 200 can be suppressed.
上記において、導電体356を含む配線層、導電体366を含む配線層、導電体376を含む配線層、および導電体386を含む配線層、について説明したが、本実施の形態に係る記憶装置はこれに限られるものではない。導電体356を含む配線層と同様の配線層を3層以下にしてもよいし、導電体356を含む配線層と同様の配線層を5層以上にしてもよい。 Although the wiring layer including the conductor 356, the wiring layer including the conductor 366, the wiring layer including the conductor 376, and the wiring layer including the conductor 386 have been described above, the memory device according to this embodiment is It is not limited to this. The number of wiring layers similar to the wiring layer including the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
絶縁体384上には絶縁体210、絶縁体212、絶縁体214、および絶縁体216が、順に積層して設けられている。絶縁体210、絶縁体212、絶縁体214、および絶縁体216のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。 An insulator 210, an insulator 212, an insulator 214, and an insulator 216 are sequentially stacked over the insulator 384. Any of the insulator 210, the insulator 212, the insulator 214, and the insulator 216 is preferably formed using a substance having a barrier property against oxygen or hydrogen.
例えば、絶縁体210、および絶縁体214には、例えば、基板311、またはトランジスタ300を設ける領域などから、トランジスタ200を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体324と同様の材料を用いることができる。 For example, the insulator 210 and the insulator 214 are each formed using a film having a barrier property such that hydrogen or an impurity does not diffuse from a region where the substrate 311 or the transistor 300 is provided to a region where the transistor 200 is provided. Is preferred. Therefore, a material similar to that of the insulator 324 can be used.
水素に対するバリア性を有する膜の一例として、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ200と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。 As an example of a film having a barrier property against hydrogen, silicon nitride formed by a CVD method can be used. Here, when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be reduced. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 200 and the transistor 300. Specifically, the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
また、水素に対するバリア性を有する膜として、例えば、絶縁体210、および絶縁体214には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。 As the film having a barrier property against hydrogen, for example, a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 210 and the insulator 214.
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ200への混入を防止することができる。また、トランジスタ200を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ200に対する保護膜として用いることに適している。 In particular, aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture, which cause variation in electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 200 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 200 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 200.
また、例えば、絶縁体212、および絶縁体216には、絶縁体320と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体212、および絶縁体216として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。 For example, the insulator 212 and the insulator 216 can be formed using a material similar to that of the insulator 320. In addition, by using a material having a relatively low dielectric constant for the insulating film as an interlayer film, parasitic capacitance generated between wirings can be reduced. For example, as the insulator 212 and the insulator 216, a silicon oxide film, a silicon oxynitride film, or the like can be used.
また、絶縁体210、絶縁体212、絶縁体214、および絶縁体216には、導電体218、及びトランジスタ200を構成する導電体(導電体205)等が埋め込まれている。なお、導電体218は、容量素子100、またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。導電体218は、導電体328、および導電体330と同様の材料を用いて設けることができる。 The insulator 210, the insulator 212, the insulator 214, and the insulator 216 are embedded with a conductor 218, a conductor (conductor 205) included in the transistor 200, and the like. Note that the conductor 218 functions as a plug or a wiring electrically connected to the capacitor 100 or the transistor 300. The conductor 218 can be provided using a material similar to that of the conductor 328 and the conductor 330.
特に、絶縁体210、および絶縁体214と接する領域の導電体218は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ300とトランジスタ200とは、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。 In particular, the insulator 210 and the conductor 218 in a region in contact with the insulator 214 are preferably conductors having a barrier property against oxygen, hydrogen, and water. With this structure, the transistor 300 and the transistor 200 are layers having a barrier property against oxygen, hydrogen, and water and can be completely separated from each other, so that diffusion of hydrogen from the transistor 300 to the transistor 200 can be suppressed. .
絶縁体216の上方には、トランジスタ200が設けられている。なお、トランジスタ200の構造は、先の実施の形態で説明した半導体装置が有するトランジスタを用いればよい。また、図22、および図23に示すトランジスタ200は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。 A transistor 200 is provided above the insulator 216. Note that as the structure of the transistor 200, a transistor included in the semiconductor device described in the above embodiment may be used. Further, the transistor 200 illustrated in FIGS. 22 and 23 is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
トランジスタ200の上方には、絶縁体280を設ける。 An insulator 280 is provided above the transistor 200.
絶縁体280上には、絶縁体282が設けられている。絶縁体282は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体282には、絶縁体214と同様の材料を用いることができる。例えば、絶縁体282には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。 An insulator 282 is provided over the insulator 280. The insulator 282 is preferably formed using a substance having a barrier property against oxygen or hydrogen. Therefore, the insulator 282 can be formed using a material similar to that of the insulator 214. For example, the insulator 282 is preferably formed using a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ200への混入を防止することができる。また、トランジスタ200を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ200に対する保護膜として用いることに適している。 In particular, aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture, which cause variation in electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 200 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 200 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 200.
また、絶縁体282上には、絶縁体284が設けられている。絶縁体284は、絶縁体320と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体284として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。 An insulator 284 is provided over the insulator 282. The insulator 284 can be formed using a material similar to that of the insulator 320. In addition, by using a material having a relatively low dielectric constant for the insulating film as an interlayer film, parasitic capacitance generated between wirings can be reduced. For example, as the insulator 284, a silicon oxide film, a silicon oxynitride film, or the like can be used.
また、絶縁体220、絶縁体222、絶縁体280、絶縁体282、および絶縁体284には、導電体240、導電体246、および導電体248等が埋め込まれている。 A conductor 240, a conductor 246, a conductor 248, and the like are embedded in the insulator 220, the insulator 222, the insulator 280, the insulator 282, and the insulator 284.
導電体246、および導電体248は、容量素子100、トランジスタ200、またはトランジスタ300と電気的に接続するプラグ、または配線として機能を有する。導電体246、および導電体248は、導電体328、および導電体330と同様の材料を用いて設けることができる。 The conductor 246 and the conductor 248 function as plugs or wirings that are electrically connected to the capacitor 100, the transistor 200, or the transistor 300. The conductor 246 and the conductor 248 can be provided using a material similar to that of the conductor 328 and the conductor 330.
また、例えば、導電体240は、必ずしも酸化物230と重畳しなくともよい。つまり、層242と、導電体240とが、酸化物230の領域231bと重畳しない領域で接するように設けてもよい。 For example, the conductor 240 does not necessarily overlap with the oxide 230. That is, the layer 242 and the conductor 240 may be provided in contact with each other in a region that does not overlap with the region 231 b of the oxide 230.
続いて、トランジスタ200の上方には、容量素子100が設けられている。容量素子100は、導電体110と、導電体120、および絶縁体130とを有する。 Subsequently, the capacitor element 100 is provided above the transistor 200. The capacitor 100 includes a conductor 110, a conductor 120, and an insulator 130.
また、導電体246、および導電体248上に、導電体112を設けてもよい。導電体112は、容量素子100、トランジスタ200、またはトランジスタ300と電気的に接続するプラグ、または配線として機能を有する。導電体110は、容量素子100の電極として機能を有する。なお、導電体112、および導電体110は、同時に形成することができる。 Further, the conductor 112 may be provided over the conductor 246 and the conductor 248. The conductor 112 functions as a plug or a wiring electrically connected to the capacitor 100, the transistor 200, or the transistor 300. The conductor 110 functions as an electrode of the capacitor 100. Note that the conductor 112 and the conductor 110 can be formed at the same time.
導電体112、および導電体110には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。 The conductor 112 and the conductor 110 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-described element as a component. (Tantalum nitride, titanium nitride film, molybdenum nitride film, tungsten nitride film) or the like can be used. Or indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
図22、および図23では、導電体112、および導電体110は単層構造を示したが、当該構成に限定されず、2層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。 In FIGS. 22 and 23, the conductor 112 and the conductor 110 have a single-layer structure; however, the structure is not limited thereto, and may be a stacked structure including two or more layers. For example, a conductor having a high barrier property and a conductor having a high barrier property may be formed between a conductor having a barrier property and a conductor having a high conductivity.
また、導電体112、および導電体110上に、容量素子100の誘電体のとして、絶縁体130を設ける。絶縁体130は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。 Further, an insulator 130 is provided as a dielectric of the capacitor 100 over the conductor 112 and the conductor 110. Examples of the insulator 130 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, and hafnium nitride. What is necessary is just to use, and it can provide by lamination | stacking or single layer.
例えば、絶縁体130には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子100は、絶縁体130を有することで、絶縁耐力が向上し、容量素子100の静電破壊を抑制することができる。 For example, the insulator 130 may be formed using a material having high dielectric strength such as silicon oxynitride. With this configuration, the capacitor 100 includes the insulator 130, whereby the dielectric strength is improved and electrostatic breakdown of the capacitor 100 can be suppressed.
絶縁体130上に、導電体110と重畳するように、導電体120を設ける。なお、導電体120は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるCu(銅)やAl(アルミニウム)等を用いればよい。 A conductor 120 is provided over the insulator 130 so as to overlap with the conductor 110. Note that the conductor 120 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which is a low resistance metal material, may be used.
導電体120、および絶縁体130上には、絶縁体150が設けられている。絶縁体150は、絶縁体320と同様の材料を用いて設けることができる。また、絶縁体150は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。 An insulator 150 is provided over the conductor 120 and the insulator 130. The insulator 150 can be provided using a material similar to that of the insulator 320. Further, the insulator 150 may function as a planarization film that covers the concave and convex shapes below the insulator 150.
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。 By using this structure, in a semiconductor device including a transistor including an oxide semiconductor, variation in electrical characteristics can be suppressed and reliability can be improved. Alternatively, a transistor including an oxide semiconductor with high on-state current can be provided. Alternatively, a transistor including an oxide semiconductor with low off-state current can be provided. Alternatively, a semiconductor device with reduced power consumption can be provided.
<記憶装置1の変形例>
以下では、図24を用いて、本発明の一態様に係る記憶装置の一例について説明する。
<Modification of Storage Device 1>
Hereinafter, an example of a memory device according to one embodiment of the present invention will be described with reference to FIG.
図24は、容量素子100、トランジスタ200、およびトランジスタ300を有する記憶装置の断面図である。なお、図24に示す記憶装置において、先の実施の形態、および<記憶装置1の構造>に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。 FIG. 24 is a cross-sectional view of a memory device including the capacitor 100, the transistor 200, and the transistor 300. Note that in the memory device illustrated in FIG. 24, structures that have the same functions as those of the semiconductor device described in the above embodiment and <Structure of the memory device 1> and the structure of the memory device are denoted by the same reference numerals. To do.
図24に示す記憶装置は、<記憶装置1の構造>に示した記憶装置と、先の実施の形態で説明したセル600を設けた点において異なる。 The memory device illustrated in FIG. 24 is different from the memory device illustrated in <Structure of the memory device 1> in that the cell 600 described in the above embodiment is provided.
具体的には、図24に示すように、容量素子100と、トランジスタ200の代わりに、容量素子100の構成の一部と、トランジスタ200の構成の一部とを共有するセル600を有する。 Specifically, as illustrated in FIG. 24, instead of the capacitor 100 and the transistor 200, a cell 600 sharing a part of the structure of the capacitor 100 and a part of the structure of the transistor 200 is provided.
上記構造により、セル600と、トランジスタ300との一部、または全体が、重畳することで、記憶装置の投影面積の合計した面積を小さくすることができる。従って、セル600の微細化、または高集積化が容易となる。また、工程短縮が可能となる。 With the above structure, part or the whole of the cell 600 and the transistor 300 overlap with each other, whereby the total area of the projected areas of the memory device can be reduced. Accordingly, the cell 600 can be easily miniaturized or highly integrated. In addition, the process can be shortened.
<記憶装置2>
図25に示す半導体装置は、トランジスタ400と、トランジスタ200、および容量素子100を有する記憶装置である。以下に、記憶装置としての一形態を、図25を用いて説明する。
<Storage device 2>
The semiconductor device illustrated in FIG. 25 is a memory device including the transistor 400, the transistor 200, and the capacitor 100. Hereinafter, one mode as a storage device will be described with reference to FIG.
本実施の形態に示す半導体装置における、トランジスタ200、トランジスタ400、および容量素子100の接続関係の一例を示した回路図を図24(A)に示す。また、図24(A)に示す配線1004から配線1010などを対応させた半導体装置の断面図を図24(B)に示す。 FIG. 24A illustrates a circuit diagram illustrating an example of a connection relation of the transistor 200, the transistor 400, and the capacitor 100 in the semiconductor device described in this embodiment. FIG. 24B is a cross-sectional view of the semiconductor device in which the wiring 1004 to the wiring 1010 shown in FIG.
基板(図示せず)の上に形成されたトランジスタ200およびトランジスタ400は、異なる構成を有する。例えば、トランジスタ400は、トランジスタ200と比較して、ボトムゲート電圧及びトップゲート電圧が0Vのときのドレイン電流が小さい構成とすればよい。トランジスタ400をスイッチング素子として、トランジスタ200のボトムゲートの電位を制御できる構成とする。これにより、トランジスタ200のボトムゲートと接続するノードを所望の電位にした後、トランジスタ400をオフ状態にすることで、トランジスタ200のボトムゲートと接続するノードの電荷が消失することを抑制することができる。 Transistor 200 and transistor 400 formed over a substrate (not shown) have different structures. For example, the transistor 400 may have a lower drain current when the bottom gate voltage and the top gate voltage are 0 V than the transistor 200. The transistor 400 is used as a switching element so that the potential of the bottom gate of the transistor 200 can be controlled. Accordingly, after the node connected to the bottom gate of the transistor 200 is set to a desired potential, the transistor 400 is turned off, whereby the charge of the node connected to the bottom gate of the transistor 200 is prevented from being lost. it can.
図24に示すように、トランジスタ200は、ゲートが配線1004と、ソースおよびドレインの一方が配線1003と、ソース及びドレインの他方が容量素子100の電極の一方と電気的に接続される。また、容量素子100の電極の他方が配線1005と電気的に接続される。また、トランジスタ400のドレインが配線1010と電気的に接続される。また、図24(B)に示すように、トランジスタ200のボトムゲートと、トランジスタ400のソース、トップゲート、およびボトムゲートが、配線1007、および配線1008を介して電気的に接続される。 As illustrated in FIG. 24, the transistor 200 has a gate electrically connected to the wiring 1004, one of a source and a drain is electrically connected to the wiring 1003, and the other of the source and the drain is electrically connected to one of the electrodes of the capacitor 100. In addition, the other electrode of the capacitor 100 is electrically connected to the wiring 1005. In addition, the drain of the transistor 400 is electrically connected to the wiring 1010. In addition, as illustrated in FIG. 24B, the bottom gate of the transistor 200 and the source, top gate, and bottom gate of the transistor 400 are electrically connected to each other through a wiring 1007 and a wiring 1008.
ここで、配線1004に電位を印加することで、トランジスタ200のオン状態、オフ状態を制御することができる。トランジスタ200をオン状態として、配線1003に電位を印加することで、トランジスタ200を介して、容量素子100に電荷を供給することができる。このとき、トランジスタ200をオフ状態にすることで、容量素子100に供給された電荷を保持することができる。また、配線1005は、任意の電位を与えることで、容量結合によって、トランジスタ200と容量素子100の接続部分の電位を制御することができる。例えば、配線1005に接地電位を与えると、上記電荷を保持しやすくなる。また、配線1010に負の電位を印加することで、トランジスタ400を介して、トランジスタ200のボトムゲートに負の電位を与え、トランジスタ200のしきい値電圧を0Vより大きくし、オフ電流を低減し、Icutを非常に小さくすることができる。ここで、Icutとは、トップゲートに印加する電圧が0Vのときのドレイン電流のことを指す。 Here, by applying a potential to the wiring 1004, the on state and the off state of the transistor 200 can be controlled. When the transistor 200 is turned on and a potential is applied to the wiring 1003, electric charge can be supplied to the capacitor 100 through the transistor 200. At this time, the charge supplied to the capacitor 100 can be held by turning off the transistor 200. The wiring 1005 can be controlled to have a potential at a connection portion between the transistor 200 and the capacitor 100 by capacitive coupling by applying an arbitrary potential. For example, when the ground potential is applied to the wiring 1005, the charge is easily held. Further, by applying a negative potential to the wiring 1010, a negative potential is applied to the bottom gate of the transistor 200 through the transistor 400, the threshold voltage of the transistor 200 is made higher than 0 V, and the off-state current is reduced. , Icut can be made very small. Here, Icut refers to the drain current when the voltage applied to the top gate is 0V.
トランジスタ400のトップゲート及びボトムゲートをソースとダイオード接続し、トランジスタ400のソースとトランジスタ200のボトムゲートを接続する構成にすることで、配線1010によって、トランジスタ200のボトムゲート電圧を制御することができる。トランジスタ200のボトムゲートの負電位を保持するとき、トランジスタ400のトップゲートとソース間の電圧、およびボトムゲートとソース間の電圧は、0Vになる。トランジスタ400のIcutが非常に小さく、しきい値電圧がトランジスタ200より大きいので、この構成とすることにより、トランジスタ400に電源供給をしなくてもトランジスタ200のボトムゲートの負電位を長時間維持することができる。 When the top gate and the bottom gate of the transistor 400 are diode-connected to the source and the source of the transistor 400 is connected to the bottom gate of the transistor 200, the bottom gate voltage of the transistor 200 can be controlled by the wiring 1010. . When the negative potential of the bottom gate of the transistor 200 is held, the voltage between the top gate and the source of the transistor 400 and the voltage between the bottom gate and the source are 0V. Since the Icut of the transistor 400 is very small and the threshold voltage is higher than that of the transistor 200, this configuration maintains the negative potential of the bottom gate of the transistor 200 for a long time without supplying power to the transistor 400. be able to.
さらに、トランジスタ200のボトムゲートの負電位を保持することで、トランジスタ200に電源供給をしなくてもトランジスタ200のIcutを非常に小さくすることができる。つまり、トランジスタ200およびトランジスタ400に電源供給をしなくても、容量素子100に電荷を長時間保持することができる。例えば、このような半導体装置を記憶素子として用いることにより、電源供給無しで長時間の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフレッシュ動作を必要としない記憶装置を提供することができる。 Further, by maintaining the negative potential of the bottom gate of the transistor 200, Icut of the transistor 200 can be extremely reduced without supplying power to the transistor 200. That is, electric charge can be held in the capacitor 100 for a long time without supplying power to the transistor 200 and the transistor 400. For example, by using such a semiconductor device as a memory element, long-term memory retention can be performed without power supply. Therefore, a memory device that has a low refresh operation frequency or does not require a refresh operation can be provided.
なお、トランジスタ200、トランジスタ400および容量素子100の接続関係は、図24(A)(B)に示すものに限定されない。必要な回路構成に応じて適宜接続関係を変更することができる。 Note that the connection relation between the transistor 200, the transistor 400, and the capacitor 100 is not limited to that illustrated in FIGS. The connection relationship can be changed as appropriate according to the required circuit configuration.
<記憶装置2の構造>
図25(B)は、容量素子100、トランジスタ200、およびトランジスタ400を有する記憶装置の断面図である。なお、図25に示す記憶装置において、先の実施の形態、および<記憶装置1の構造>に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。
<Structure of storage device 2>
FIG. 25B is a cross-sectional view of a memory device including the capacitor 100, the transistor 200, and the transistor 400. Note that in the memory device illustrated in FIG. 25, structures having the same functions as those of the semiconductor device and the structure of the memory device described in the above embodiment and <Structure of the memory device 1> are denoted by the same reference numerals. To do.
本発明の一態様の記憶装置は、図25に示すようにトランジスタ200、トランジスタ400および容量素子100を有する。トランジスタ200およびトランジスタ400は同一層に設けられ、容量素子100はトランジスタ300、およびトランジスタ200の上方に設けられている。 The memory device of one embodiment of the present invention includes a transistor 200, a transistor 400, and a capacitor 100 as illustrated in FIG. The transistor 200 and the transistor 400 are provided in the same layer, and the capacitor 100 is provided above the transistor 300 and the transistor 200.
なお、容量素子100、およびトランジスタ200としては、先の実施の形態、ならびに図22乃至図24で説明した半導体装置、および記憶装置が有する容量及びトランジスタを用いればよい。なお、図25に示す容量素子100、トランジスタ300、トランジスタ200およびトランジスタ400は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。 Note that as the capacitor 100 and the transistor 200, the capacitors and transistors included in the semiconductor device and the memory device described in any of the above embodiments and FIGS. Note that the capacitor 100, the transistor 300, the transistor 200, and the transistor 400 illustrated in FIGS. 25A and 25B are examples, and the structure is not limited thereto, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
トランジスタ400は、トランジスタ200と同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ400は、トップゲート電極として機能する導電体460(導電体460a、および導電体460b)と、ボトムゲート電極として機能する導電体405と、導電体460と接する絶縁体470、および絶縁体472と、ゲート絶縁層として機能する絶縁体220、絶縁体222、絶縁体224、および絶縁体450と、チャネルが形成される領域を有する酸化物430cと、ソースまたはドレインの一方として機能する酸化物431a、および酸化物431bと、ソースまたはドレインの他方として機能する酸化物432a、および酸化物432bと、を有する。また、ボトムゲート電極として機能する導電体405は、配線として機能する導電体403と、電気的に接続されている。 The transistor 400 is formed in the same layer as the transistor 200 and can be manufactured in parallel. The transistor 400 includes a conductor 460 functioning as a top gate electrode (a conductor 460a and a conductor 460b), a conductor 405 functioning as a bottom gate electrode, an insulator 470 in contact with the conductor 460, and an insulator 472. , The insulator 220 functioning as a gate insulating layer, the insulator 222, the insulator 224, and the insulator 450, an oxide 430c having a region where a channel is formed, and an oxide 431a functioning as one of a source and a drain, And the oxide 431b, the oxide 432a functioning as the other of the source and the drain, and the oxide 432b. In addition, the conductor 405 functioning as a bottom gate electrode is electrically connected to the conductor 403 functioning as a wiring.
ここで、トランジスタ400は、層442を有する。層442は、先の実施の形態で説明した層242と同様の作製方法を用いて形成することができる。また、トランジスタ200と、トランジスタ400とを、層442により接続する場合、トランジスタ200は、必ずしも層242を有する必要はない。設計に応じて、膜242Aを加工することにより、層242、または層442を形成することができる。 Here, the transistor 400 includes the layer 442. The layer 442 can be formed using a manufacturing method similar to that of the layer 242 described in the above embodiment. In the case where the transistor 200 and the transistor 400 are connected to each other with the layer 442, the transistor 200 does not necessarily include the layer 242. Depending on the design, the layer 242 or the layer 442 can be formed by processing the film 242A.
トランジスタ400において、導電体405は、導電体205と、同じ層である。酸化物431a、および酸化物432aと、酸化物230aと、同じ層であり、酸化物431b、および酸化物432bと、酸化物230bと、同じ層である。酸化物430cは、酸化物230cは同じ層である。絶縁体450は、絶縁体250と、同じ層である。金属酸化物452は、金属酸化物252と、同じ層である。導電体460は、導電体260と、同じ層である。また、絶縁体470は、絶縁体270と、同じ層である。また、絶縁体472は、絶縁体272と、同じ層である。 In the transistor 400, the conductor 405 is the same layer as the conductor 205. The oxide 431a, the oxide 432a, and the oxide 230a are the same layer, and the oxide 431b, the oxide 432b, and the oxide 230b are the same layer. The oxide 430c is the same layer as the oxide 230c. The insulator 450 is the same layer as the insulator 250. The metal oxide 452 is the same layer as the metal oxide 252. The conductor 460 is the same layer as the conductor 260. The insulator 470 is the same layer as the insulator 270. The insulator 472 is the same layer as the insulator 272.
トランジスタ400の活性層として機能する酸化物430cは、酸化物230などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ400のしきい値電圧を0Vより大きくし、オフ電流を低減し、ボトムゲート電圧及びトップゲート電圧が0Vのときのドレイン電流を非常に小さくすることができる。 In the oxide 430c functioning as the active layer of the transistor 400, oxygen vacancies are reduced and impurities such as hydrogen or water are reduced as in the oxide 230 and the like. Accordingly, the threshold voltage of the transistor 400 can be made higher than 0V, the off current can be reduced, and the drain current when the bottom gate voltage and the top gate voltage are 0V can be made extremely small.
また、上記の通り、酸化物431a、および酸化物432aは、酸化物230aと同じ層であり、酸化物431b、および酸化物432bは、酸化物230bと同じ層である。よって、酸化物431a、酸化物432a、酸化物431b、および酸化物432bには、領域231aおよび領域231bに相当する低抵抗領域が形成されている。 As described above, the oxide 431a and the oxide 432a are the same layer as the oxide 230a, and the oxide 431b and the oxide 432b are the same layer as the oxide 230b. Thus, the oxide 431a, the oxide 432a, the oxide 431b, and the oxide 432b are formed with low resistance regions corresponding to the region 231a and the region 231b.
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。 By using this structure, in a semiconductor device including a transistor including an oxide semiconductor, variation in electrical characteristics can be suppressed and reliability can be improved. Alternatively, power consumption can be reduced in a semiconductor device including a transistor including an oxide semiconductor. Alternatively, miniaturization or high integration can be achieved in a semiconductor device including a transistor including an oxide semiconductor. Alternatively, a miniaturized or highly integrated semiconductor device can be provided with high productivity.
<記憶装置3>
図25に示す半導体装置は、トランジスタ300と、トランジスタ200、および容量素子100を有する記憶装置である。以下に、記憶装置としての一形態を、図25を用いて説明する。
<Storage device 3>
The semiconductor device illustrated in FIG. 25 is a memory device including the transistor 300, the transistor 200, and the capacitor 100. Hereinafter, one mode as a storage device will be described with reference to FIG.
トランジスタ200は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタであり、上記実施の形態に示すトランジスタを用いることができる。上記実施の形態に示すトランジスタは、微細化しても歩留まり良く形成できるので、トランジスタ200の微細化を図ることができる。このようなトランジスタを記憶装置に用いることで、記憶装置の微細化または高集積化を図ることができる。上記実施の形態に示すトランジスタは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。 The transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor, and any of the transistors described in the above embodiments can be used. Since the transistor described in any of the above embodiments can be formed with high yield even when miniaturized, the transistor 200 can be miniaturized. By using such a transistor for a memory device, the memory device can be miniaturized or highly integrated. Since the off-state current of the transistor described in any of the above embodiments is small, stored data can be held for a long time by using it for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
図25において、配線1001はトランジスタ300のソースと電気的に接続され、配線1002はトランジスタ300のドレインと電気的に接続されている。また、配線1003はトランジスタ200のソースおよびドレインの一方と電気的に接続され、配線1004はトランジスタ200のトップゲートと電気的に接続されている。そして、トランジスタ300のゲート、およびトランジスタ200のソースおよびドレインの他方は、容量素子100の電極の一方と電気的に接続され、配線1005は容量素子100の電極の他方と電気的に接続されている。 In FIG. 25, the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300. The wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, and the wiring 1004 is electrically connected to the top gate of the transistor 200. The gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
配線1007はトランジスタ400のソースと電気的に接続され、配線1008はトランジスタ400のゲートと電気的に接続され、配線1010はトランジスタ400のドレインと電気的に接続されている。ここで、配線1007、および配線1008が電気的に接続されている。 The wiring 1007 is electrically connected to the source of the transistor 400, the wiring 1008 is electrically connected to the gate of the transistor 400, and the wiring 1010 is electrically connected to the drain of the transistor 400. Here, the wiring 1007 and the wiring 1008 are electrically connected.
図25に示す半導体装置は、トランジスタ300のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。 The semiconductor device illustrated in FIG. 25 has characteristics that the potential of the gate of the transistor 300 can be held, so that information can be written, held, and read as described below.
情報の書き込みおよび保持について説明する。まず、第4の配線1004の電位を、トランジスタ200が導通状態となる電位にして、トランジスタ200を導通状態とする。これにより、第3の配線1003の電位が、トランジスタ300のゲート、および容量素子100の電極の一方と電気的に接続するノードSNに与えられる。即ち、トランジスタ300のゲートには、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という。)のどちらかが与えられるものとする。その後、第4の配線1004の電位を、トランジスタ200が非導通状態となる電位にして、トランジスタ200を非導通状態とすることにより、ノードSNに電荷が保持される(保持)。 Information writing and holding will be described. First, the potential of the fourth wiring 1004 is set to a potential at which the transistor 200 is turned on, so that the transistor 200 is turned on. Accordingly, the potential of the third wiring 1003 is supplied to the node SN that is electrically connected to one of the gate of the transistor 300 and the electrode of the capacitor 100. That is, predetermined charge is given to the gate of the transistor 300 (writing). Here, it is assumed that one of two charges that give two different potential levels (hereinafter referred to as a Low level charge and a High level charge) is given. After that, the potential of the fourth wiring 1004 is set to a potential at which the transistor 200 is turned off and the transistor 200 is turned off, so that charge is held at the node SN (holding).
トランジスタ200のオフ電流が小さい場合、ノードSNの電荷は長期間にわたって保持される。 When the off-state current of the transistor 200 is small, the charge of the node SN is held for a long time.
次に情報の読み出しについて説明する。第1の配線1001に所定の電位(定電位)を与えた状態で、第5の配線1005に適切な電位(読み出し電位)を与えると、第2の配線1002は、ノードSNに保持された電荷量に応じた電位をとる。これは、トランジスタ300をnチャネル型とすると、トランジスタ300のゲートにHighレベル電荷が与えられている場合の見かけ上のしきい値電圧Vth_Hは、トランジスタ300のゲートにLowレベル電荷が与えられている場合の見かけ上のしきい値電圧Vth_Lより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ300を「導通状態」とするために必要な第5の配線1005の電位をいうものとする。したがって、第5の配線1005の電位をVth_HとVth_Lの間の電位V0とすることにより、ノードSNに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードSNにHighレベル電荷が与えられていた場合には、第5の配線1005の電位がV0(>Vth_H)となれば、トランジスタ300は「導通状態」となる。一方、ノードSNにLowレベル電荷が与えられていた場合には、第5の配線1005の電位がV0(<Vth_L)となっても、トランジスタ300は「非導通状態」のままである。このため、第2の配線1002の電位を判別することで、ノードSNに保持されている情報を読み出すことができる。 Next, reading of information will be described. When an appropriate potential (reading potential) is applied to the fifth wiring 1005 in a state where a predetermined potential (constant potential) is applied to the first wiring 1001, the second wiring 1002 has a charge held in the node SN. Take a potential according to the amount. This is because, when the transistor 300 is an n-channel type, the apparent threshold voltage V th_H when the gate of the transistor 300 is supplied with a high level charge is the low level charge applied to the gate of the transistor 300. This is because it becomes lower than the apparent threshold voltage V th_L in the case of being present. Here, the apparent threshold voltage means a potential of the fifth wiring 1005 necessary for bringing the transistor 300 into a “conducting state”. Therefore, by setting the potential of the fifth wiring 1005 to a potential V 0 between V th_H and V th_L , the charge given to the node SN can be determined. For example, in writing, in the case where a high-level charge is applied to the node SN, the transistor 300 is turned “on” when the potential of the fifth wiring 1005 is V 0 (> V th_H ). On the other hand, when a low-level charge is supplied to the node SN, the transistor 300 remains in a “non-conduction state” even when the potential of the fifth wiring 1005 is V 0 (<V th_L ). Therefore, by determining the potential of the second wiring 1002, the information held in the node SN can be read.
<記憶装置3の構造> <Structure of storage device 3>
図26は、容量素子100、トランジスタ200、トランジスタ300、およびトランジスタ400を有する記憶装置の断面図である。なお、図26に示す記憶装置において、先の実施の形態、<記憶装置1の構造>、および<記憶装置2の構造>、に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。 FIG. 26 is a cross-sectional view of a memory device including the capacitor 100, the transistor 200, the transistor 300, and the transistor 400. Note that the memory device in FIG. 26 has the same function as the structure of the semiconductor device and the memory device described in the above embodiment, <Structure of the memory device 1>, and <Structure of the memory device 2>. The same symbols are added to the structures having the same.
本発明の一態様の記憶装置は、図26に示すようにトランジスタ300、トランジスタ200、トランジスタ400および容量素子100を有する。トランジスタ200およびトランジスタ400はトランジスタ300の上方に設けられ、容量素子100はトランジスタ300、トランジスタ200およびトランジスタ400の上方に設けられている。 A memory device of one embodiment of the present invention includes a transistor 300, a transistor 200, a transistor 400, and a capacitor 100 as illustrated in FIG. The transistor 200 and the transistor 400 are provided above the transistor 300, and the capacitor 100 is provided above the transistor 300, the transistor 200, and the transistor 400.
なお、容量素子100、トランジスタ200、トランジスタ300、およびトランジスタ400としては、先の実施の形態、および図22乃至図25で説明した半導体装置、および記憶装置が有する容量及びトランジスタを用いればよい。なお、図26に示す容量素子100、トランジスタ300、トランジスタ200およびトランジスタ400は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。 Note that as the capacitor 100, the transistor 200, the transistor 300, and the transistor 400, the capacitors and transistors included in the semiconductor device and the memory device described in any of the above embodiments and FIGS. Note that the capacitor 100, the transistor 300, the transistor 200, and the transistor 400 illustrated in FIGS. 26A and 26B are examples, and the structure is not limited thereto, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。 By using this structure, in a semiconductor device including a transistor including an oxide semiconductor, variation in electrical characteristics can be suppressed and reliability can be improved. Alternatively, power consumption can be reduced in a semiconductor device including a transistor including an oxide semiconductor. Alternatively, miniaturization or high integration can be achieved in a semiconductor device including a transistor including an oxide semiconductor. Alternatively, a miniaturized or highly integrated semiconductor device can be provided with high productivity.
<メモリセルアレイの構造> <Structure of memory cell array>
本実施の形態のメモリセルアレイの一例を、図27に示す。トランジスタ200をメモリセルとして、マトリクス状に配置することで、メモリセルアレイを構成することができる。 An example of the memory cell array of this embodiment is illustrated in FIG. A memory cell array can be formed by arranging the transistors 200 as memory cells in a matrix.
なお、図27に示す記憶装置は、図22、および図26に示す記憶装置をマトリクス状に配置することで、メモリセルアレイを構成する半導体装置である。なお、1個のトランジスタ400は、複数のトランジスタ200のバックゲート電圧を制御することができる。そのため、トランジスタ400は、トランジスタ200よりも、少ない個数を設けるとよい。 Note that the memory device illustrated in FIG. 27 is a semiconductor device that forms a memory cell array by arranging the memory devices illustrated in FIGS. 22 and 26 in a matrix. Note that one transistor 400 can control the back gate voltage of the plurality of transistors 200. Therefore, the transistor 400 is preferably provided in a smaller number than the transistor 200.
従って、図27には、図26に示すトランジスタ400は省略する。図27は、図22、および図26に示す記憶装置を、マトリクス状に配置した場合における、行の一部を抜き出した断面図である。 Therefore, the transistor 400 illustrated in FIG. 26 is not illustrated in FIG. FIG. 27 is a cross-sectional view of a part of a row in the case where the memory devices shown in FIGS. 22 and 26 are arranged in a matrix.
図27に示す記憶装置では、メモリセル650aとメモリセル650bが隣接して配置されている。メモリセル650aおよびメモリセル650bは、トランジスタ300、トランジスタ200、および容量素子100を有し、配線1001、配線1002、配線1003、配線1004、配線1005、および配線1006と電気的に接続される。また、メモリセル650aおよびメモリセル650bにおいても、同様にトランジスタ300のゲートと、容量素子100の電極の一方と、が電気的に接続するノードを、ノードSNとする。なお、配線1002は隣接するメモリセル650aとメモリセル650bで共通の配線である。 In the memory device shown in FIG. 27, a memory cell 650a and a memory cell 650b are arranged adjacent to each other. The memory cell 650a and the memory cell 650b each include the transistor 300, the transistor 200, and the capacitor 100, and are electrically connected to the wiring 1001, the wiring 1002, the wiring 1003, the wiring 1004, the wiring 1005, and the wiring 1006. Similarly, in the memory cell 650a and the memory cell 650b, a node where the gate of the transistor 300 and one of the electrodes of the capacitor 100 are electrically connected is referred to as a node SN. Note that the wiring 1002 is a wiring common to the adjacent memory cells 650a and 650b.
メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、メモリセルアレイがNOR型の構成の場合、情報を読み出さないメモリセルのトランジスタ300を非導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードSNに与えられた電荷によらずトランジスタ300が「非導通状態」となるような電位、つまり、Vth_Hより低い電位を、情報を読み出さないメモリセルと接続される配線1005に与えればよい。または、例えば、メモリセルアレイがNAND型の構成の場合、情報を読み出さないメモリセルのトランジスタ300を導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードSNに与えられた電荷によらずトランジスタ300が「導通状態」となるような電位、つまり、Vth_Lより高い電位を、情報を読み出さないメモリセルと接続される配線1005に与えればよい。 When memory cells are arranged in an array, information of a desired memory cell must be read at the time of reading. For example, when the memory cell array has a NOR structure, only information on a desired memory cell can be read by turning off the transistor 300 of the memory cell from which information is not read. In this case, a potential at which the transistor 300 becomes “non-conductive” regardless of the charge applied to the node SN, that is, a potential lower than V th_H is applied to the wiring 1005 connected to the memory cell from which information is not read. That's fine. Alternatively, for example, when the memory cell array has a NAND structure, only information on a desired memory cell can be read by turning on the transistor 300 of the memory cell from which information is not read. In this case, if a potential at which the transistor 300 becomes “conductive” regardless of the charge applied to the node SN, that is, a potential higher than V th_L is applied to the wiring 1005 connected to the memory cell from which information is not read. Good.
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。 By using this structure, in a semiconductor device including a transistor including an oxide semiconductor, variation in electrical characteristics can be suppressed and reliability can be improved. Alternatively, power consumption can be reduced in a semiconductor device including a transistor including an oxide semiconductor. Alternatively, miniaturization or high integration can be achieved in a semiconductor device including a transistor including an oxide semiconductor. Alternatively, a miniaturized or highly integrated semiconductor device can be provided with high productivity.
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。 The structures, structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, structures, methods, and the like described in the other embodiments.
(実施の形態4)
以下では、本発明の一態様に係るトランジスタ200に酸化物半導体として用いることができるIGZO中の水素について説明する。
(Embodiment 4)
Hereinafter, hydrogen in IGZO that can be used as an oxide semiconductor in the transistor 200 according to one embodiment of the present invention is described.
<1. 水素原子の移動>
ここでは、IGZO結晶における水素原子の移動の起こりやすさを、水素原子の移動経路上の活性化障壁の観点から評価した。なお、水素原子の移動様式には、1つの酸素から他の酸素へのホッピング、および一つの酸素上における移動を想定した。
<1. Transfer of hydrogen atoms>
Here, the ease of movement of hydrogen atoms in the IGZO crystal was evaluated from the viewpoint of the activation barrier on the movement path of hydrogen atoms. Note that hopping from one oxygen to another and movement on one oxygen were assumed as the movement mode of hydrogen atoms.
水素原子の移動経路を検討したInGaZnO4結晶中の領域区分の模式図を図28に示す。ここでは、図28に示す、InO2領域、(Ga,Zn)O領域、及びInO2面と(Ga,Zn)O面の間の領域それぞれにおける経路(ab面内方向)、および各領域を横切る経路(c軸方向)について検討した。 FIG. 28 shows a schematic diagram of the region division in the InGaZnO 4 crystal in which the migration path of hydrogen atoms was examined. Here, the path (ab-plane in-plane direction) and each region in the InO 2 region, the (Ga, Zn) O region, and the region between the InO 2 surface and the (Ga, Zn) O surface shown in FIG. The traversing path (c-axis direction) was examined.
活性化障壁の評価には、第一原理電子状態・分子動力学計算パッケージVASP(Vienna ab initio simulation package)を用いて行い、化学反応経路探索手法であるNEB(Nudged Elastic Band)法を援用した。NEB法とは初期状態と最終状態からその2つの状態を結ぶ状態の中で必要なエネルギーが最も低くなる状態を探しだす手法である。活性化障壁は、経路内の最大エネルギーと、経路上で最も安定な構造のエネルギーとの差とした。 The evaluation of the activation barrier was performed using the first-principles electronic state / molecular dynamics calculation package VASP (Vienna ab initio simulation package), and the NEB (Nudged Elastic Band) method, which is a chemical reaction path search method, was used. The NEB method is a technique for finding a state where the required energy is the lowest among the states connecting the two states from the initial state and the final state. The activation barrier was the difference between the maximum energy in the pathway and the energy of the most stable structure on the pathway.
<<InO2面と(Ga,Zn)O面の間の領域>>
図29に、InO2面と(Ga,Zn)O面の間の領域の水素原子の移動経路と、その経路上での活性化障壁を示す。ただし、経路上で最も安定な構造を基準とし、該構造のエネルギーをエネルギーの原点とした。図29(A)及び図29(C)は、水素原子の移動の様子を示し、それぞれ経路A、経路Bとする。なお、図29(A)乃至図29(D)において、数字は水素原子の移動の順番を示す。経路Aでは、水素原子が3から4に向かう経路について、直線的な経路である。一方、経路Bでは、水素原子が3から4に向かう経路について、5を経由した経路である。
<< Area between InO 2 plane and (Ga, Zn) O plane >>
FIG. 29 shows a movement path of hydrogen atoms in a region between the InO 2 plane and the (Ga, Zn) O plane and an activation barrier on the path. However, the most stable structure on the path was used as a reference, and the energy of the structure was used as the energy origin. FIGS. 29A and 29C show the movement of hydrogen atoms, which are referred to as a route A and a route B, respectively. Note that in FIGS. 29A to 29D, numerals indicate the order of movement of hydrogen atoms. The path A is a linear path with respect to the path from 3 to 4 for the hydrogen atoms. On the other hand, in the path B, the path through which hydrogen atoms go from 3 to 4 is a path through 5.
また、図29(B)は、経路A(水素原子が1から4迄移動する経路)における活性化障壁を示し、図29(D)は、経路B(水素原子が1から4迄、5を経由して移動する経路)における活性化障壁を示す。 FIG. 29B shows an activation barrier in the path A (path in which hydrogen atoms move from 1 to 4), and FIG. 29D shows the path B (in which hydrogen atoms move from 1 to 4 to 5). The activation barrier in the route traveled via).
図29(B)に示す、経路A上での活性化障壁は1.12eVであり、図29(D)に示す、経路B上での活性化障壁は0.23eVであった。経路Aと比較して、経路B上での活性化障壁の方が小さいため、水素原子が3から4に向かう場合、経路上の障壁が低い経路Bが起こりやすいと考えられる。すなわち、水素原子がInO2面と(Ga,Zn)O面の間の領域を移動する際には、経路上の障壁が低い経路Bが起こりやすいと推測される。 The activation barrier on the path A shown in FIG. 29B was 1.12 eV, and the activation barrier on the path B shown in FIG. 29D was 0.23 eV. Since the activation barrier on the path B is smaller than the path A, it is considered that the path B having a low barrier on the path is likely to occur when the hydrogen atoms go from 3 to 4. That is, when hydrogen atoms move in the region between the InO 2 surface and the (Ga, Zn) O surface, it is presumed that the path B having a low barrier on the path is likely to occur.
<<(Ga,Zn)O領域>>
次に、(Ga,Zn)O領域における水素原子の移動経路と、その経路上での活性化障壁を、図30に示す。ただし、経路上で最も安定な構造を基準とし、該構造をエネルギーの原点とした。図30(A)は、(Ga,Zn)O領域における水素原子の移動の様子を示す。図30(A)において、数字は水素原子の移動の順番を示す。図30(B)は、図30(A)において、水素原子が1から4迄移動する経路における、活性化障壁を示す。
<< (Ga, Zn) O region >>
Next, a movement path of hydrogen atoms in the (Ga, Zn) O region and an activation barrier on the path are shown in FIG. However, the most stable structure on the path was used as a reference, and this structure was used as the origin of energy. FIG. 30A shows the movement of hydrogen atoms in the (Ga, Zn) O region. In FIG. 30A, numerals indicate the order of movement of hydrogen atoms. FIG. 30B shows an activation barrier in the path in which hydrogen atoms move from 1 to 4 in FIG.
図30(B)から、(Ga,Zn)O領域における水素原子の移動経路上での活性化障壁は0.16eVであり、図29(D)に示す活性化障壁と比較して小さいことが分かる。障壁の高さのみを考えたとき、水素原子が(Ga,Zn)O領域に存在する場合は、InO2面と(Ga,Zn)O面の間の領域に存在する場合と比較して、水素原子の移動は起こりやすいと予想される。 From FIG. 30B, the activation barrier on the movement path of hydrogen atoms in the (Ga, Zn) O region is 0.16 eV, which is smaller than the activation barrier shown in FIG. I understand. Considering only the height of the barrier, when hydrogen atoms are present in the (Ga, Zn) O region, compared to the case where they are present in the region between the InO 2 surface and the (Ga, Zn) O surface, The movement of hydrogen atoms is expected to occur easily.
<<InO2領域>>
次に、InO2領域における水素原子の移動経路と、その経路上での活性化障壁を図31に示す。ただし、経路上で最も安定な構造を基準とし、該構造をエネルギーの原点とした。図31(A)は、InO2領域における水素の移動の様子を示す。図31(A)において、数字は水素原子の移動の順番を示す。図31(B)は、図31(A)において、水素原子が1から4迄移動する経路における、活性化障壁を示す。
<< InO 2 region >>
Next, FIG. 31 shows a movement path of hydrogen atoms in the InO 2 region and an activation barrier on the path. However, the most stable structure on the path was used as a reference, and this structure was used as the origin of energy. FIG. 31A shows the movement of hydrogen in the InO 2 region. In FIG. 31A, the numbers indicate the order of movement of hydrogen atoms. FIG. 31 (B) shows an activation barrier in the path in which hydrogen atoms move from 1 to 4 in FIG. 31 (A).
図31(B)から、InO2領域における1つの酸素から他の酸素へ水素原子が移動する際の活性化障壁は、1.2eV以上であった。つまり、図29(D)および図30(B)に示す活性化障壁と比較して、InO2領域における水素原子の移動経路上での活性化障壁が非常に大きくなっていることが分かる。したがって、他の領域に比べてInO2領域では、水素原子の移動は起こりにくいと考えられる。 From FIG. 31B, the activation barrier when hydrogen atoms move from one oxygen to another in the InO 2 region was 1.2 eV or more. That is, it can be seen that the activation barrier on the migration path of hydrogen atoms in the InO 2 region is much larger than the activation barrier shown in FIGS. 29D and 30B. Therefore, it is considered that hydrogen atoms are less likely to move in the InO 2 region than in other regions.
次に、c軸方向に沿った水素原子の移動経路とその経路上での活性化障壁を、図32に示す。ただし、経路上で最も安定な構造を基準とし、該構造をエネルギーの原点とした。図32(A)は、c軸方向に沿った水素原子の移動の様子を示す。図32(A)において、数字は水素原子の移動の順番を示す。図32(B)は、図32(A)において、水素原子が1から8迄移動する経路における、活性化障壁を示す。 Next, FIG. 32 shows a movement path of hydrogen atoms along the c-axis direction and an activation barrier on the path. However, the most stable structure on the path was used as a reference, and this structure was used as the origin of energy. FIG. 32A shows the movement of hydrogen atoms along the c-axis direction. In FIG. 32A, the numbers indicate the order of movement of hydrogen atoms. FIG. 32 (B) shows an activation barrier in the path in which hydrogen atoms move from 1 to 8 in FIG. 32 (A).
図32(B)から、水素原子が2から5迄移動する経路における活性化障壁は0.9eVであった。つまり、水素原子が(Ga,Zn)O領域へ入る、あるいは出る際に大きな活性化障壁が存在することが分かる。これは水素原子の移動経路が金属原子と酸素原子の結合を遮るためと考えられる。また、図32(B)から、水素原子が7から8迄移動する経路における活性化障壁は約1.3eVであった。つまり、InO2領域における水素原子の移動でも大きな活性化障壁の存在が確認される。このため、c軸方向への連続した水素原子の移動は起こりにくいと予想される。なお、活性化障壁が大きい原因の一つとして、Inのイオン半径が大きいことが考えられる。 From FIG. 32 (B), the activation barrier in the path in which hydrogen atoms move from 2 to 5 was 0.9 eV. That is, it can be seen that there is a large activation barrier when hydrogen atoms enter or leave the (Ga, Zn) O region. This is thought to be because the movement path of hydrogen atoms blocks the bond between metal atoms and oxygen atoms. In addition, from FIG. 32B, the activation barrier in the path through which hydrogen atoms move from 7 to 8 was about 1.3 eV. That is, the presence of a large activation barrier is confirmed even by the movement of hydrogen atoms in the InO 2 region. For this reason, it is expected that continuous movement of hydrogen atoms in the c-axis direction hardly occurs. One possible cause of the large activation barrier is the large In ion radius.
ここで、計算により得られた活性化障壁と以下の数式1より、移動頻度(Γ)を算出した。 Here, the movement frequency (Γ) was calculated from the activation barrier obtained by the calculation and the following Equation 1.
ここで、Eaは活性化障壁、kBはボルツマン定数、Tは絶対温度、νは頻度因子を示す。 Here, E a is an activation barrier, k B is a Boltzmann constant, T is an absolute temperature, and ν is a frequency factor.
最後に、各経路上の最大障壁から見積もった移動頻度を表1に示す。 Finally, Table 1 shows the movement frequency estimated from the maximum barrier on each path.
27℃、450℃共に、InO2面と(Ga,Zn)O面の間の領域、および(Ga,Zn)O領域におけるab面方向への移動頻度が最も高く、一方、InO2領域におけるc軸方向への移動頻度が低い傾向にあることが分かった。すなわち、完全な結晶系では水素は優先的にab面に沿って拡散することを示唆している。しかし、450℃の加熱処理においては、水素はIGZO膜中を十分拡散することが分かった。 At both 27 ° C. and 450 ° C., the frequency of movement in the ab plane direction in the region between the InO 2 surface and the (Ga, Zn) O surface and in the (Ga, Zn) O region is the highest, while c in the InO 2 region It was found that the frequency of movement in the axial direction tends to be low. That is, it is suggested that in a complete crystal system, hydrogen preferentially diffuses along the ab plane. However, it was found that in the heat treatment at 450 ° C., hydrogen diffuses sufficiently in the IGZO film.
<2.酸素欠損VOのできやすいサイト>
金属原子と酸素原子の結合の強さは金属の種類や価数によって異なるため、IGZO中の酸素欠損VOのできやすさは、酸素原子の結合相手となる金属の種類、数、距離等で差が生じると推測される。そこで、InGaZnO4結晶モデルに対して酸素欠損のできやすさを計算した。
<2. Site where oxygen deficiency VO is easy to create>
Since the strength of the bond between the metal atom and the oxygen atom varies depending on the type and valence of the metal, the ease of oxygen deficiency V O in IGZO depends on the type, number, distance, etc. of the metal that becomes the bond partner of the oxygen atom. It is estimated that a difference will occur. Therefore, the ease of oxygen deficiency was calculated for the InGaZnO 4 crystal model.
計算にはInGaZnO4結晶モデル(112原子)を用いた。このモデルを図33に示す。(Ga,Zn)O領域内のGaおよびZnは、エネルギー的に安定となるような配置をとった。この時、結合相手と数より、酸素サイトの種類は4つとなる(図33中に示す1から4)。各酸素サイトについて表2に示す。 InGaZnO 4 crystal model (112 atoms) was used for the calculation. This model is shown in FIG. Ga and Zn in the (Ga, Zn) O region were arranged so as to be stable in terms of energy. At this time, there are four types of oxygen sites based on the binding partner and the number (1 to 4 shown in FIG. 33). It shows in Table 2 about each oxygen site.
上記モデルから酸素サイトの酸素原子を一個引き抜くことで、酸素欠損モデルを作成し、構造最適化後の全エネルギーの比較を行った。計算条件を表3に示す。 An oxygen deficiency model was created by extracting one oxygen atom from the oxygen site from the above model, and the total energy after structure optimization was compared. Table 3 shows the calculation conditions.
最適化された構造に対する全エネルギーの比較を行った。酸素サイト4の酸素欠損モデルの全エネルギーを基準(0.0eV)として、全エネルギーの相対値を図34に示す。図34より、酸素欠損が形成されやすいのは酸素サイト4であり、酸素サイト2も比較的形成されやすいと推測される。一方、酸素サイト1及び酸素サイト3については、酸素サイト2や酸素サイト4と比べると形成されにくいと推測される。 A comparison of the total energy for the optimized structure was made. The relative value of the total energy is shown in FIG. 34 with the total energy of the oxygen deficiency model at the oxygen site 4 as a reference (0.0 eV). From FIG. 34, it is assumed that oxygen vacancies are easily formed at the oxygen sites 4 and the oxygen sites 2 are also relatively easily formed. On the other hand, it is estimated that the oxygen site 1 and the oxygen site 3 are less likely to be formed than the oxygen site 2 and the oxygen site 4.
<3. HOの形成しやすさ及び安定性>
IGZO中では、特に加熱処理時には水素は拡散するという計算結果を、<1. 水素原子の移動>において説明した。そこで、酸素欠損VOが存在する場合、酸素欠損VO中の水素は、酸素欠損VOから抜け出すかについて計算を行った。ここで、酸素欠損VOに水素原子がある状態をHO(VOHと表記する場合もある。)と表記する。
<3. Ease of formation and stability of H 2 O >
In IGZO, the calculation results show that hydrogen diffuses particularly during heat treatment, <1. This has been explained in <Transfer of hydrogen atom>. Therefore, if the oxygen deficiency V O is present, hydrogen in an oxygen-deficient V O has been calculated for one get out of oxygen vacancies V O. Here, a state in which a hydrogen atom is present in the oxygen deficiency V 2 O is denoted as H 2 O (may be denoted as V O H).
計算には、図33に示すInGaZnO4結晶モデルを用いた。ここで、酸素欠損VO中の水素原子がVOから抜け出し、酸素原子と結合するまでの水素原子の移動経路における、活性化障壁(Ea)をNEB法を用いて計算した。計算条件を表4に示す。 For the calculation, an InGaZnO 4 crystal model shown in FIG. 33 was used. Here, hydrogen atoms in the oxygen-deficient V O is exit the V O, the movement path of the hydrogen atoms to bind oxygen atom, activation barrier to (E a) was calculated using the NEB method. Table 4 shows the calculation conditions.
酸素欠損VOを最も形成しやすい酸素サイトは、図33に示す酸素サイト4であるという計算結果を、<2.酸素欠損VOのできやすいサイト>において説明した。そこで、酸素欠損VOが1個のGaと2個のZnと結合した酸素サイト(図33に示す4)に存在する場合、酸素欠損VO中の水素原子は、酸素欠損VOから抜け出すかについて計算を行った。 The calculation result that the oxygen site where oxygen deficiency V 2 O is most likely to form is the oxygen site 4 shown in FIG. This is explained in “Site where oxygen deficiency V 2 O easily occurs”. Therefore, either when present on the oxygen sites in which oxygen vacancies V O is bonded to one of Ga and two Zn (4 shown in FIG. 33), hydrogen atoms in the oxygen-deficient V O is get out of oxygen vacancies V O The calculation was performed.
初期状態のモデルを図35(A)に示し、最終状態のモデルを図35(B)に示す。なお、ここでの初期状態とは、酸素欠損VO中に水素原子がある状態(HO)であり、最終状態とは、酸素欠損VOと、1個のGa及び2個のZnと結合した酸素原子と水素原子とが結合した状態(H−O)を有する構造である。また、水素原子が初期状態から最終状態まで移動する経路における、活性化障壁を図36に示す。ここで、初期状態の全エネルギーを基準(0.0eV)とした。 The model in the initial state is shown in FIG. 35A, and the model in the final state is shown in FIG. Note that the initial state here is a state where a hydrogen atom is present in the oxygen deficiency V 2 O (H 2 O 3 ), and the final state is a bond between the oxygen deficiency V 2 O , one Ga and two Zn. It is a structure which has the state (H-O) which the oxygen atom and hydrogen atom which were performed. Further, FIG. 36 shows an activation barrier in a path through which hydrogen atoms move from the initial state to the final state. Here, the total energy in the initial state was set as a reference (0.0 eV).
計算の結果、酸素欠損VO中の水素原子がVoから抜け出す際の活性化障壁(Ea)は約1.70eVであった。 As a result of the calculation, the activation barrier (E a ) when hydrogen atoms in oxygen-deficient V 2 O escape from Vo was about 1.70 eV.
次に、計算により得られた活性化障壁(Ea)と上記の数式1より、1時間当たりの、酸素欠損VO中の水素原子が酸素欠損VOから抜け出す平均回数を算出した。 Then, from the calculated with resulting activation barrier (E a) and the above equation 1, per hour, the hydrogen atoms in the oxygen vacancy V O is to calculate an average number of times to get out of oxygen vacancy V O.
頻度因子ν=1013[1/sec]と仮定して、室温および250℃における、酸素欠損VO中の水素原子が酸素欠損VOから抜け出す平均回数を算出した。図35(A)に示すモデルから図35(B)に示すモデルへ水素原子が移動する平均回数は、室温では約1×10−12[回]であった。このことから、室温では、酸素欠損VO中の水素原子が酸素欠損VOから抜け出る確率は極めて低く、HOの状態が安定であることが示唆される。また、図35(A)に示すモデルから図35(B)に示すモデルへ水素原子が移動する平均回数は、250℃では約2[回]であった。このことから、250℃以上の温度で1時間のベークを行うと、酸素欠損VO中の水素原子が酸素欠損VOから抜け出すことが可能であることが示唆される。 Assuming the frequency factor ν = 10 13 [1 / sec ], at room temperature and 250 ° C., the hydrogen atoms in the oxygen vacancy V O is to calculate an average number of times to get out of oxygen vacancy V O. The average number of times hydrogen atoms move from the model shown in FIG. 35A to the model shown in FIG. 35B was about 1 × 10 −12 [times] at room temperature. Therefore, at room temperature, the probability that hydrogen atoms in the oxygen vacancy V O exits from the oxygen vacancies V O is very low, the state of H O is suggested to be stable. In addition, the average number of times hydrogen atoms move from the model shown in FIG. 35A to the model shown in FIG. 35B was about 2 [times] at 250 ° C. Therefore, when the baking for one hour at 250 ° C. or higher, it is suggested the hydrogen atoms in the oxygen vacancy V O is possible to get out of oxygen vacancy V O.
以上のことから、チャネル形成領域に存在する酸素欠損VO中の水素は、熱処理によって、酸素欠損VOから抜け出すことが分かった。また、酸素欠損から抜け出した水素は、低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損VOの中に入って、HOとなりやすいことが分かった。したがって、熱処理によって、チャネル形成領域の高純度化(水、水素などの不純物の低減)が行われ、ノーマリーオフのトランジスタ特性が得られる。 From the above, it was found that hydrogen in the oxygen deficiency V O existing in the channel formation region escapes from the oxygen deficiency V O by the heat treatment. Further, it has been found that hydrogen escaped from the oxygen deficiency diffuses into the low resistance region, enters the oxygen deficiency V O existing in the low resistance region, and easily becomes H 2 O. Therefore, the channel formation region is highly purified (reduction of impurities such as water and hydrogen) by heat treatment, and normally-off transistor characteristics are obtained.
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。 The structures, structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, structures, methods, and the like described in the other embodiments.
(実施の形態5)
本実施の形態では、上記実施の形態に示す半導体装置を用いたインバータ回路について説明を行う。なお、本明細書中において、高電源電圧をHレベル(又はVDD)、低電源電圧をLレベル(又はGND)と呼ぶ場合がある。
(Embodiment 5)
In this embodiment, an inverter circuit using the semiconductor device described in the above embodiment is described. Note that in this specification, a high power supply voltage may be referred to as an H level (or VDD), and a low power supply voltage may be referred to as an L level (or GND).
<インバータ回路の構成例>
図37(A)に示す回路INVは、容量素子C1と、直列に接続されたトランジスタM1、トランジスタM2およびトランジスタM3と、を有する。回路INVは、インバータ回路としての機能を有する。
<Configuration example of inverter circuit>
A circuit INV illustrated in FIG. 37A includes a capacitor C1, and a transistor M1, a transistor M2, and a transistor M3 connected in series. The circuit INV has a function as an inverter circuit.
トランジスタM1乃至M3はnチャネル型トランジスタである。回路INVはnチャネル型のトランジスタのみで構成されているので、CMOSトランジスタで構成されるインバータ回路と比べて、製造コストを低減させることができる。 The transistors M1 to M3 are n-channel transistors. Since the circuit INV includes only n-channel transistors, manufacturing cost can be reduced as compared with an inverter circuit including CMOS transistors.
トランジスタM1乃至M3として、上記実施の形態に示すトランジスタ200を用いることが好ましい。 As the transistors M1 to M3, the transistor 200 described in the above embodiment is preferably used.
トランジスタM1は、互いに電気的に接続された第1ゲートと第2ゲートを有する。第1ゲートと第2ゲートとは半導体層を間に介して互いに重なる領域を有する。トランジスタM2、M3についても同様である。なお、第1ゲートをフロントゲート、第2ゲートをバックゲートという場合がある。 The transistor M1 has a first gate and a second gate that are electrically connected to each other. The first gate and the second gate have regions overlapping each other with a semiconductor layer interposed therebetween. The same applies to the transistors M2 and M3. Note that the first gate may be referred to as a front gate and the second gate as a back gate.
回路INVは、端子IN、端子OUT、端子CLKおよび端子CLKBを有する。端子INは入力端子として機能し、端子OUTは出力端子として機能する。端子CLKはクロック信号が入力され、端子CLKBは端子CLKに入力されるクロック信号の反転信号が入力される。 The circuit INV includes a terminal IN, a terminal OUT, a terminal CLK, and a terminal CLKB. The terminal IN functions as an input terminal, and the terminal OUT functions as an output terminal. A clock signal is input to the terminal CLK, and an inverted signal of the clock signal input to the terminal CLK is input to the terminal CLKB.
また、回路INVは、電源電圧としてVDD、VSSが供給される。VDDは、高電源電圧であり、トランジスタM1のドレインに入力される。VSSは、低電源電圧であり、トランジスタM3のソースに入力される。 The circuit INV is supplied with VDD and VSS as power supply voltages. VDD is a high power supply voltage and is input to the drain of the transistor M1. VSS is a low power supply voltage and is input to the source of the transistor M3.
トランジスタM1において、フロントゲートおよびバックゲートは端子CLKに電気的に接続され、ソースはトランジスタM2のドレインに電気的に接続される。 In the transistor M1, the front gate and the back gate are electrically connected to the terminal CLK, and the source is electrically connected to the drain of the transistor M2.
トランジスタM2において、フロントゲートおよびバックゲートは端子CLKBに電気的に接続され、ソースはトランジスタM3のドレインに電気的に接続される。 In the transistor M2, the front gate and the back gate are electrically connected to the terminal CLKB, and the source is electrically connected to the drain of the transistor M3.
トランジスタM3において、フロントゲートおよびバックゲートは端子INに電気的に接続される。 In the transistor M3, the front gate and the back gate are electrically connected to the terminal IN.
容量素子C1の第1端子はトランジスタM1のソースに電気的に接続される。容量素子C1の第2端子はVSSが入力される。 The first terminal of the capacitor C1 is electrically connected to the source of the transistor M1. VSS is input to the second terminal of the capacitive element C1.
端子OUTは、トランジスタM1のソース、トランジスタM2のドレインおよび容量素子C1の第1端子に電気的に接続される。 The terminal OUT is electrically connected to the source of the transistor M1, the drain of the transistor M2, and the first terminal of the capacitor C1.
なお、容量素子C1は配線の寄生容量やトランジスタのゲート容量で代用してもよい。その場合、これら半導体装置の占有面積を小さくすることができる。 Note that the capacitance element C1 may be replaced with a parasitic capacitance of a wiring or a gate capacitance of a transistor. In that case, the area occupied by these semiconductor devices can be reduced.
次に、回路INVの動作について説明を行う。 Next, the operation of the circuit INV will be described.
図37(B)は回路INVの動作を説明するためのタイミングチャートである。それぞれ、端子IN、CLK、CLKB、OUTの電位変化を表している。また、図37(B)を期間P1、P2、P3の3つの期間に分類している。 FIG. 37B is a timing chart for explaining the operation of the circuit INV. Each represents the potential change of the terminals IN, CLK, CLKB, and OUT. FIG. 37B is classified into three periods P1, P2, and P3.
端子INは、期間P1乃至P3の間、Hレベルが与えられている。すなわち、期間P1乃至P3において、トランジスタM3はオンになっている。 The terminal IN is given an H level during the periods P1 to P3. That is, in the periods P1 to P3, the transistor M3 is on.
期間P1において、端子CLKに電位VHが入力され、端子CLKBに電位VLが入力される。トランジスタM1はオンになり、トランジスタM2はオフになる。このとき、容量素子C1にVDDが供給され、容量素子C1は充電(プリチャージ)を開始する。 In the period P1, the potential VH is input to the terminal CLK, and the potential VL is input to the terminal CLKB. Transistor M1 is turned on and transistor M2 is turned off. At this time, VDD is supplied to the capacitor C1, and the capacitor C1 starts to be charged (precharge).
なお、VHは、VDDとトランジスタM1のしきい値電圧(Vth)を足し合わせた電圧(VDD+Vth)以上にすることが好ましい。そうすることで、端子OUTにVDDを正確に伝えることができる。VLは低電源電圧(又はGND)とすればよい。なお、VHを高電位、VLを低電位と呼ぶ場合もある。 Note that VH is preferably equal to or higher than a voltage (VDD + V th ) obtained by adding VDD and a threshold voltage (V th ) of the transistor M1. By doing so, VDD can be accurately transmitted to the terminal OUT. VL may be a low power supply voltage (or GND). Note that VH is sometimes called a high potential and VL is sometimes called a low potential.
期間P2において、端子CLKにVLが入力され、端子CLKBにVHが入力される。トランジスタM1はオフになり、トランジスタM2はオンになる。このとき、トランジスタM3はオンであるため、容量素子C1の第1端子とトランジスタM3のソースが導通状態になり、容量素子C1は放電を開始する。最終的に端子OUTはLレベルを出力する。すなわち、端子OUTは端子INに入力された信号の反転信号を出力する。 In the period P2, VL is input to the terminal CLK and VH is input to the terminal CLKB. Transistor M1 is turned off and transistor M2 is turned on. At this time, since the transistor M3 is on, the first terminal of the capacitor C1 and the source of the transistor M3 are brought into conduction, and the capacitor C1 starts discharging. Finally, the terminal OUT outputs the L level. That is, the terminal OUT outputs an inverted signal of the signal input to the terminal IN.
期間P3において、端子CLKにVHが入力され、端子CLKBにVLが入力される。トランジスタM1はオンになり、トランジスタM2はオフになる。期間P1と同様に、容量素子C1は再びプリチャージを開始する。 In the period P3, VH is input to the terminal CLK and VL is input to the terminal CLKB. Transistor M1 is turned on and transistor M2 is turned off. Similar to the period P1, the capacitive element C1 starts precharging again.
期間P1乃至P3における端子INの入力をLレベルとした場合、期間P2において、端子OUTはHレベルを出力する。すなわち、端子OUTは端子INに入力された信号の反転信号を出力する。 When the input of the terminal IN in the periods P1 to P3 is set to the L level, the terminal OUT outputs the H level in the period P2. That is, the terminal OUT outputs an inverted signal of the signal input to the terminal IN.
以上より、回路INVは端子CLKがVHのときに容量素子C1のプリチャージを行い、端子CLKがVLのときにインバータ回路として動作することがわかる。 From the above, it can be seen that the circuit INV precharges the capacitor C1 when the terminal CLK is VH and operates as an inverter circuit when the terminal CLK is VL.
また、回路INVは、容量素子C1の充電と放電を繰り返すことで動作するダイナミックロジック回路として機能することがわかる。トランジスタM1は容量素子C1を充電するプリチャージ用のトランジスタとして機能し、トランジスタM2は容量素子C1に蓄積された電荷を放電するディスチャージ用のトランジスタとして機能する。 It can also be seen that the circuit INV functions as a dynamic logic circuit that operates by repeatedly charging and discharging the capacitive element C1. The transistor M1 functions as a precharging transistor that charges the capacitor C1, and the transistor M2 functions as a discharging transistor that discharges the charge accumulated in the capacitor C1.
トランジスタM1乃至M3は、オフ電流が小さいトランジスタを用いることが好ましい。オフ電流が小さいトランジスタとして、チャネル形成領域に金属酸化物または酸化物半導体を用いたトランジスタ(以下、OSトランジスタと呼ぶ)が挙げられる。なお、ここでオフ電流が小さいとは、トランジスタのオフ電流が、好ましくは10−18A/μm以下、さらに好ましくは10−21A/μm以下、さらに好ましくは10−24A/μm以下のことを言う。 As the transistors M1 to M3, transistors with low off-state current are preferably used. As a transistor with low off-state current, a transistor using a metal oxide or an oxide semiconductor in a channel formation region (hereinafter referred to as an OS transistor) can be given. Note that the small off-state current here means that the off-state current of the transistor is preferably 10 −18 A / μm or less, more preferably 10 −21 A / μm or less, and further preferably 10 −24 A / μm or less. Say.
トランジスタM1乃至M3にOSトランジスタを用いることで、回路INVは貫通電流を小さくすることができる。その結果、回路INVは消費電力を低減させることができる。 By using OS transistors for the transistors M1 to M3, the circuit INV can reduce the through current. As a result, the circuit INV can reduce power consumption.
また、トランジスタM1乃至M3にOSトランジスタを用いることで、容量素子C1にプリチャージされた電荷が、リーク電流によって失われずに済む。その結果、回路INVはより正確にデータを伝えることができる。 In addition, by using OS transistors as the transistors M1 to M3, the charge precharged in the capacitor C1 can be prevented from being lost due to the leakage current. As a result, the circuit INV can transmit data more accurately.
トランジスタM1は、フロントゲートとバックゲートを電気的に接続することで、フロントゲートとバックゲートから同時に半導体層にゲート電圧を印加することが可能になり、オン電流を増大させることができる。トランジスタM2およびトランジスタM3についても同様である。その結果、回路INVは、動作周波数の高いインバータ回路を実現することができる。 In the transistor M1, by electrically connecting the front gate and the back gate, a gate voltage can be applied to the semiconductor layer from the front gate and the back gate at the same time, and an on-current can be increased. The same applies to the transistor M2 and the transistor M3. As a result, the circuit INV can realize an inverter circuit having a high operating frequency.
回路INVは、端子INをトランジスタM2のフロントゲートおよびバックゲートに電気的に接続し、端子CLKBをトランジスタM3のフロントゲートおよびバックゲートに電気的に接続してもよい。 In the circuit INV, the terminal IN may be electrically connected to the front gate and the back gate of the transistor M2, and the terminal CLKB may be electrically connected to the front gate and the back gate of the transistor M3.
また、トランジスタM1乃至M3がそれぞれ有するバックゲートは、トップゲートと異なる電位を与えてもよい。例えば、トランジスタM1乃至M3がそれぞれ有するバックゲートに共通の固定電位を与えてもよい。そうすることで、回路INVは、トランジスタM1乃至M3のしきい値電圧を制御することができる。 Further, the back gates of the transistors M1 to M3 may have different potentials from the top gate. For example, a common fixed potential may be applied to the back gates of the transistors M1 to M3. By doing so, the circuit INV can control the threshold voltages of the transistors M1 to M3.
また、回路INVは、場合によっては、トランジスタM1乃至M3のバックゲートを全て省略してもよい。その場合、回路INVは製造工程を簡略化することができる。 The circuit INV may omit all the back gates of the transistors M1 to M3 in some cases. In that case, the circuit INV can simplify the manufacturing process.
以上、回路INVは消費電力が小さく単極性のトランジスタで構成されるインバータ回路を提供することができる。また、動作周波数が高く単極性のトランジスタで構成されるインバータ回路を提供することができる。 As described above, the circuit INV can provide an inverter circuit including a unipolar transistor with low power consumption. In addition, an inverter circuit including a unipolar transistor with a high operating frequency can be provided.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
(実施の形態6)
本実施の形態では、図38乃至図40を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ(以下、OSトランジスタと呼ぶ。)、および容量素子が適用されている記憶装置の一例として、NOSRAMについて説明する。NOSRAM(登録商標)とは「Nonvolatile Oxide Semiconductor RAM」の略称であり、ゲインセル型(2T型、3T型)のメモリセルを有するRAMを指す。なお、以下において、NOSRAMのようにOSトランジスタを用いたメモリ装置を、OSメモリと呼ぶ場合がある。
(Embodiment 6)
In this embodiment, with reference to FIGS. 38 to 40, a transistor in which an oxide is used for a semiconductor (hereinafter referred to as an OS transistor) and a capacitor according to one embodiment of the present invention is applied. As an example of the apparatus, NOSRAM will be described. NOSRAM (registered trademark) is an abbreviation of “Nonvolatile Oxide Semiconductor RAM” and refers to a RAM having gain cell type (2T type, 3T type) memory cells. Hereinafter, a memory device using an OS transistor such as NOSRAM may be referred to as an OS memory.
NOSRAMでは、メモリセルにOSトランジスタが用いられるメモリ装置(以下、「OSメモリ」と呼ぶ。)が適用されている。OSメモリは、少なくとも容量素子と、容量素子の充放電を制御するOSトランジスタを有するメモリである。OSトランジスタが極小オフ電流のトランジスタであるので、OSメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。 In the NOSRAM, a memory device using an OS transistor as a memory cell (hereinafter referred to as “OS memory”) is applied. The OS memory is a memory that includes at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the OS transistor is a transistor with a minimum off-state current, the OS memory has excellent retention characteristics and can function as a nonvolatile memory.
<<NOSRAM>>
図38にNOSRAMの構成例を示す。図38に示すNOSRAM1600は、メモリセルアレイ1610、コントローラ1640、行ドライバ1650、列ドライバ1660、出力ドライバ1670を有する。なお、NOSRAM1600は、1のメモリセルで多値データを記憶する多値NOSRAMである。
<< NOSRAM >>
FIG. 38 shows a configuration example of NOSRAM. A NOSRAM 1600 shown in FIG. 38 includes a memory cell array 1610, a controller 1640, a row driver 1650, a column driver 1660, and an output driver 1670. Note that the NOSRAM 1600 is a multi-value NOSRAM that stores multi-value data in one memory cell.
メモリセルアレイ1610は複数のメモリセル1611、複数のワード線WWL、RWL、ビット線BL、ソース線SLを有する。ワード線WWLは書き込みワード線であり、ワード線RWLは読み出しワード線である。NOSRAM1600では、1のメモリセル1611で3ビット(8値)のデータを記憶する。 The memory cell array 1610 includes a plurality of memory cells 1611, a plurality of word lines WWL and RWL, a bit line BL, and a source line SL. The word line WWL is a write word line, and the word line RWL is a read word line. In the NOSRAM 1600, one memory cell 1611 stores 3-bit (eight values) data.
コントローラ1640は、NOSRAM1600全体を統括的に制御し、データWDA[31:0]の書き込み、データRDA[31:0]の読み出しを行う。コントローラ1640は、外部からのコマンド信号(例えば、チップイネーブル信号、書き込みイネーブル信号など)を処理して、行ドライバ1650、列ドライバ1660および出力ドライバ1670の制御信号を生成する。 The controller 1640 comprehensively controls the entire NOSRAM 1600 and writes data WDA [31: 0] and reads data RDA [31: 0]. The controller 1640 processes command signals from the outside (for example, a chip enable signal, a write enable signal, etc.), and generates control signals for the row driver 1650, the column driver 1660, and the output driver 1670.
行ドライバ1650は、アクセスする行を選択する機能を有する。行ドライバ1650は、行デコーダ1651、およびワード線ドライバ1652を有する。 The row driver 1650 has a function of selecting a row to be accessed. The row driver 1650 includes a row decoder 1651 and a word line driver 1652.
列ドライバ1660は、ソース線SLおよびビット線BLを駆動する。列ドライバ1660は、列デコーダ1661、書き込みドライバ1662、DAC(デジタル‐アナログ変換回路)1663を有する。 The column driver 1660 drives the source line SL and the bit line BL. The column driver 1660 includes a column decoder 1661, a write driver 1662, and a DAC (digital-analog conversion circuit) 1663.
DAC1663は3ビットのデジタルデータをアナログ電圧に変換する。DAC1663は32ビットのデータWDA[31:0]を3ビットごとに、アナログ電圧に変換する。 The DAC 1663 converts 3-bit digital data into an analog voltage. The DAC 1663 converts 32-bit data WDA [31: 0] into an analog voltage every 3 bits.
書き込みドライバ1662は、ソース線SLをプリチャージする機能、ソース線SLを電気的に浮遊状態にする機能、ソース線SLを選択する機能、選択されたソース線SLにDAC1663で生成した書き込み電圧を入力する機能、ビット線BLをプリチャージする機能、ビット線BLを電気的に浮遊状態にする機能等を有する。 The write driver 1662 has a function of precharging the source line SL, a function of electrically floating the source line SL, a function of selecting the source line SL, and a write voltage generated by the DAC 1663 to the selected source line SL. A function of precharging the bit line BL, a function of electrically floating the bit line BL, and the like.
出力ドライバ1670は、セレクタ1671、ADC(アナログ‐デジタル変換回路)1672、出力バッファ1673を有する。セレクタ1671は、アクセスするソース線SLを選択し、選択されたソース線SLの電圧をADC1672に送信する。ADC1672は、アナログ電圧を3ビットのデジタルデータに変換する機能を持つ。ソース線SLの電圧はADC1672において、3ビットのデータに変換され、出力バッファ1673はADC1672から出力されるデータを保持する。 The output driver 1670 includes a selector 1671, an ADC (analog-digital conversion circuit) 1672, and an output buffer 1673. The selector 1671 selects the source line SL to be accessed and transmits the voltage of the selected source line SL to the ADC 1672. The ADC 1672 has a function of converting an analog voltage into 3-bit digital data. The voltage of the source line SL is converted into 3-bit data in the ADC 1672, and the output buffer 1673 holds data output from the ADC 1672.
なお、本実施の形態に示す、行ドライバ1650、列ドライバ1660、および出力ドライバ1670の構成は、上記に限定されるものではない。メモリセルアレイ1610の構成または駆動方法などに応じて、これらのドライバおよび当該ドライバに接続される配線の配置を変更してもよいし、これらのドライバおよび当該ドライバに接続される配線の有する機能を変更または追加してもよい。例えば、上記のソース線SLが有する機能の一部を、ビット線BLに有せしめる構成にしてもよい。 Note that the structures of the row driver 1650, the column driver 1660, and the output driver 1670 described in this embodiment are not limited to the above. Depending on the configuration or driving method of the memory cell array 1610, the arrangement of these drivers and wirings connected to the drivers may be changed, or the functions of these drivers and wirings connected to the drivers may be changed. Or you may add. For example, the bit line BL may have a part of the function of the source line SL.
なお、上記においては、各メモリセル1611に保持させる情報量を3ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。各メモリセル1611に保持させる情報量を2ビット以下にしてもよいし、4ビット以上にしてもよい。例えば、各メモリセル1611に保持させる情報量を1ビットにする場合、DAC1663およびADC1672を設けない構成にしてもよい。 Note that although the amount of information held in each memory cell 1611 is 3 bits in the above, the structure of the memory device described in this embodiment is not limited thereto. The amount of information held in each memory cell 1611 may be 2 bits or less, or 4 bits or more. For example, when the amount of information held in each memory cell 1611 is 1 bit, the DAC 1663 and the ADC 1672 may be omitted.
<メモリセル>
図39(A)はメモリセル1611の構成例を示す回路図である。メモリセル1611は2T型のゲインセルであり、メモリセル1611はワード線WWL、RWL、ビット線BL、ソース線SL、配線BGLに電気的に接続されている。メモリセル1611は、ノードSN、OSトランジスタMO61、トランジスタMP61、容量素子C61を有する。OSトランジスタMO61は書き込みトランジスタである。トランジスタMP61は読み出しトランジスタであり、例えばpチャネル型Siトランジスタで構成される。容量素子C61はノードSNの電圧を保持するための保持容量である。ノードSNはデータの保持ノードであり、ここではトランジスタMP61のゲートに相当する。
<Memory cell>
FIG. 39A is a circuit diagram illustrating a structural example of the memory cell 1611. The memory cell 1611 is a 2T type gain cell, and the memory cell 1611 is electrically connected to the word lines WWL and RWL, the bit line BL, the source line SL, and the wiring BGL. The memory cell 1611 includes a node SN, an OS transistor MO61, a transistor MP61, and a capacitor C61. The OS transistor MO61 is a write transistor. The transistor MP61 is a read transistor, and is formed of a p-channel Si transistor, for example. The capacitive element C61 is a holding capacitor for holding the voltage of the node SN. The node SN is a data holding node and corresponds to the gate of the transistor MP61 here.
メモリセル1611の書き込みトランジスタがOSトランジスタMO61で構成されているため、NOSRAM1600は長時間データを保持することが可能である。 Since the write transistor of the memory cell 1611 includes the OS transistor MO61, the NOSRAM 1600 can hold data for a long time.
図39(A)の例では、ビット線は、書き込みと読み出しで共通のビット線であるが、図39(B)に示すように、書き込みビット線として機能する、ビット線WBLと、読み出しビット線として機能する、ビット線RBLとを設けてもよい。 In the example of FIG. 39A, the bit line is a common bit line for writing and reading, but as shown in FIG. 39B, the bit line WBL functioning as the writing bit line and the reading bit line And a bit line RBL that functions as:
図39(C)−図39(E)にメモリセルの他の構成例を示す。図39(C)−図39(E)には、書き込み用のビット線WBLと読み出し用のビット線RBLを設けた例を示しているが、図39(A)のように書き込みと読み出しで共有されるビット線を設けてもよい。 FIG. 39C to FIG. 39E show another configuration example of the memory cell. FIGS. 39C to 39E show an example in which a write bit line WBL and a read bit line RBL are provided. However, as shown in FIG. A bit line may be provided.
図39(C)に示すメモリセル1612は、メモリセル1611の変形例であり、読み出しトランジスタをnチャネル型トランジスタ(MN61)に変更したものである。トランジスタMN61はOSトランジスタであってもよいし、Siトランジスタであってもよい。 A memory cell 1612 illustrated in FIG. 39C is a modification example of the memory cell 1611 and is obtained by changing the reading transistor to an n-channel transistor (MN61). The transistor MN61 may be an OS transistor or a Si transistor.
メモリセル1611、1612において、OSトランジスタMO61はバックゲートの無いOSトランジスタであってもよい。 In the memory cells 1611 and 1612, the OS transistor MO61 may be an OS transistor without a back gate.
図39(D)に示すメモリセル1613は、3T型ゲインセルであり、ワード線WWL、RWL、ビット線WBL、RBL、ソース線SL、配線BGL、PCLに電気的に接続されている。メモリセル1613は、ノードSN、OSトランジスタMO62、トランジスタMP62、トランジスタMP63、容量素子C62を有する。OSトランジスタMO62は書き込みトランジスタである。トランジスタMP62は読み出しトランジスタであり、トランジスタMP63は選択トランジスタである。 A memory cell 1613 shown in FIG. 39D is a 3T type gain cell, and is electrically connected to the word lines WWL and RWL, the bit lines WBL and RBL, the source line SL, and the wirings BGL and PCL. The memory cell 1613 includes a node SN, an OS transistor MO62, a transistor MP62, a transistor MP63, and a capacitor C62. The OS transistor MO62 is a write transistor. The transistor MP62 is a read transistor, and the transistor MP63 is a selection transistor.
図39(E)に示すメモリセル1614は、メモリセル1613の変形例であり、読み出しトランジスタおよび選択トランジスタをnチャネル型トランジスタ(MN62、MN63)に変更したものである。トランジスタMN62、MN63はOSトランジスタであってもよいし、Siトランジスタであってもよい。 A memory cell 1614 shown in FIG. 39E is a modified example of the memory cell 1613, in which the reading transistor and the selection transistor are changed to n-channel transistors (MN62 and MN63). The transistors MN62 and MN63 may be OS transistors or Si transistors.
メモリセル1611−1614に設けられるOSトランジスタは、バックゲートの無いトランジスタでもよいし、バックゲートが有るトランジスタであってもよい。 The OS transistor provided in the memory cells 1611 to 1614 may be a transistor without a back gate or a transistor with a back gate.
上記においては、メモリセル1611などが並列に接続された、いわゆるNOR型の記憶装置について説明したが、本実施の形態に示す記憶装置はこれに限られるものではない。例えば、以下に示すようなメモリセル1615が直列に接続された、いわゆるNAND型の記憶装置にしてもよい。 In the above description, a so-called NOR memory device in which the memory cells 1611 and the like are connected in parallel has been described; however, the memory device described in this embodiment is not limited thereto. For example, a so-called NAND memory device in which memory cells 1615 as described below are connected in series may be used.
図40はNAND型のメモリセルアレイ1610の構成例を示す回路図である。図40に示すメモリセルアレイ1610は、ソース線SL、ビット線RBL、ビット線WBL、ワード線WWL、ワード線RWL、配線BGL、およびメモリセル1615を有する。メモリセル1615は、ノードSN、OSトランジスタMO63、トランジスタMN64、容量素子C63を有する。ここで、トランジスタMN64は、例えばnチャネル型Siトランジスタで構成される。これに限られず、トランジスタMN64は、pチャネル型Siトランジスタ、であってもよいし、OSトランジスタであってもよい。 FIG. 40 is a circuit diagram showing a configuration example of a NAND type memory cell array 1610. A memory cell array 1610 illustrated in FIG. 40 includes a source line SL, a bit line RBL, a bit line WBL, a word line WWL, a word line RWL, a wiring BGL, and a memory cell 1615. The memory cell 1615 includes a node SN, an OS transistor MO63, a transistor MN64, and a capacitor C63. Here, the transistor MN64 is composed of, for example, an n-channel Si transistor. Without being limited thereto, the transistor MN64 may be a p-channel Si transistor or an OS transistor.
以下では、図40に示すメモリセル1615aおよびメモリセル1615bを例として説明する。ここで、メモリセル1615aまたはメモリセル1615bのいずれかに接続する配線、または回路素子の符号については、aまたはbの符号を付して表す。 Hereinafter, the memory cell 1615a and the memory cell 1615b illustrated in FIG. 40 will be described as an example. Here, the reference numerals of the wirings or circuit elements connected to either the memory cell 1615a or the memory cell 1615b are denoted by a or b.
メモリセル1615aにおいて、トランジスタMN64aのゲートと、OSトランジスタMO63aのソースおよびドレインの一方と、容量素子C63aの電極の一方とは、電気的に接続されている。また、ビット線WBLとOSトランジスタMO63aのソースおよびドレインの他方とは、電気的に接続されている。また、ワード線WWLaと、OSトランジスタMO63aのゲートとは、電気的に接続されている。また、配線BGLaと、OSトランジスタMO63aのバックゲートとは、電気的に接続されている。そして、ワード線RWLaと、容量素子C63aの電極の他方は電気的に接続されている。 In the memory cell 1615a, the gate of the transistor MN64a, one of the source and the drain of the OS transistor MO63a, and one of the electrodes of the capacitor C63a are electrically connected. The bit line WBL and the other of the source and the drain of the OS transistor MO63a are electrically connected. The word line WWLa and the gate of the OS transistor MO63a are electrically connected. Further, the wiring BGLa and the back gate of the OS transistor MO63a are electrically connected. The word line RWLa and the other electrode of the capacitor C63a are electrically connected.
メモリセル1615bは、ビット線WBLとのコンタクト部を対称の軸として、メモリセル1615aと対称的に設けることができる。よって、メモリセル1615bに含まれる回路素子も、上記メモリセル1615aと同じように配線と接続される。 The memory cell 1615b can be provided symmetrically with the memory cell 1615a with the contact portion with the bit line WBL as an axis of symmetry. Accordingly, the circuit elements included in the memory cell 1615b are also connected to the wiring in the same manner as the memory cell 1615a.
さらに、メモリセル1615aが有するトランジスタMN64aのソースは、メモリセル1615bのトランジスタMN64bのドレインと電気的に接続される。メモリセル1615aが有するトランジスタMN64aのドレインは、ビット線RBLと電気的に接続される。メモリセル1615bが有するトランジスタMN64bのソースは、複数のメモリセル1615が有するトランジスタMN64を介してソース線SLと電気的に接続される。このように、NAND型のメモリセルアレイ1610では、ビット線RBLとソース線SLの間に、複数のトランジスタMN64が直列に接続される。 Further, the source of the transistor MN64a included in the memory cell 1615a is electrically connected to the drain of the transistor MN64b in the memory cell 1615b. The drain of the transistor MN64a included in the memory cell 1615a is electrically connected to the bit line RBL. The source of the transistor MN64b included in the memory cell 1615b is electrically connected to the source line SL through the transistor MN64 included in the plurality of memory cells 1615. In this manner, in the NAND type memory cell array 1610, the plurality of transistors MN64 are connected in series between the bit line RBL and the source line SL.
図40に示すメモリセルアレイ1610を有する記憶装置では、同じワード線WWL(またはワード線RWL)に接続された複数のメモリセル(以下、メモリセル列と呼ぶ。)ごとに、書き込み動作および読み出し動作を行う。例えば、書き込み動作は次のように行うことができる。書き込みを行うメモリセル列に接続されたワード線WWLにOSトランジスタMO63がオン状態となる電位を与え、書き込みを行うメモリセル列のOSトランジスタMO63をオン状態にする。これにより、指定したメモリセル列のトランジスタMN64のゲートおよび容量素子C63の電極の一方にビット線WBLの電位が与えられ、該ゲートに所定の電荷が与えられる。それから当該メモリセル列のOSトランジスタMO63をオフ状態にすると、該ゲートに与えられた所定の電荷を保持することができる。このようにして、指定したメモリセル列のメモリセル1615にデータを書き込むことができる。 In the memory device having the memory cell array 1610 shown in FIG. 40, a write operation and a read operation are performed for each of a plurality of memory cells (hereinafter referred to as memory cell columns) connected to the same word line WWL (or word line RWL). Do. For example, the write operation can be performed as follows. A potential at which the OS transistor MO63 is turned on is applied to the word line WWL connected to the memory cell column to be written, so that the OS transistor MO63 of the memory cell column to be written is turned on. As a result, the potential of the bit line WBL is applied to one of the gate of the transistor MN64 and the electrode of the capacitor C63 in the designated memory cell column, and a predetermined charge is applied to the gate. Then, when the OS transistor MO63 in the memory cell column is turned off, a predetermined charge given to the gate can be held. In this manner, data can be written into the memory cell 1615 in the designated memory cell column.
また、例えば、読み出し動作は次のように行うことができる。まず、読み出しを行うメモリセル列に接続されていないワード線RWLに、トランジスタMN64のゲートに与えられた電荷によらず、トランジスタMN64がオン状態となるような電位を与え、読み出しを行うメモリセル列以外のトランジスタMN64をオン状態とする。それから、読み出しを行うメモリセル列に接続されたワード線RWLに、トランジスタMN64のゲートが有する電荷によって、トランジスタMN64のオン状態またはオフ状態が選択されるような電位(読み出し電位)を与える。そして、ソース線SLに定電位を与え、ビット線RBLに接続されている読み出し回路を動作状態とする。ここで、ソース線SL−ビット線RBL間の複数のトランジスタMN64は、読み出しを行うメモリセル列を除いてオン状態となっているため、ソース線SL−ビット線RBL間のコンダクタンスは、読み出しを行うメモリセル列のトランジスタMN64の状態(オン状態またはオフ状態)によって決定される。読み出しを行うメモリセル列のトランジスタMN64のゲートが有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線RBLの電位は異なる値をとることになる。ビット線RBLの電位を読み出し回路によって読み出すことで、指定したメモリセル列のメモリセル1615から情報を読み出すことができる。 For example, the read operation can be performed as follows. First, a potential that turns on the transistor MN64 is applied to the word line RWL that is not connected to the memory cell column to be read regardless of the charge applied to the gate of the transistor MN64, and the memory cell column to be read is read. The other transistors MN64 are turned on. Then, a potential (read potential) is applied to the word line RWL connected to the memory cell column from which reading is performed, so that the on state or the off state of the transistor MN64 is selected by the charge of the gate of the transistor MN64. Then, a constant potential is applied to the source line SL, and the reading circuit connected to the bit line RBL is set in an operating state. Here, since the plurality of transistors MN64 between the source line SL and the bit line RBL are turned on except for the memory cell column to be read, the conductance between the source line SL and the bit line RBL is read. It is determined by the state (ON state or OFF state) of the transistor MN64 in the memory cell column. Since the conductance of the transistor varies depending on the charge of the gate of the transistor MN64 of the memory cell column to be read, the potential of the bit line RBL takes a different value accordingly. By reading the potential of the bit line RBL by the reading circuit, information can be read from the memory cell 1615 of the designated memory cell column.
容量素子C61、容量素子C62、または容量素子C63の充放電によってデータを書き換えるため、NOSRAM1600は原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、長時間データを保持することが可能であるので、リフレッシュ頻度を低減できる。 Since data is rewritten by charging / discharging the capacitive element C61, the capacitive element C62, or the capacitive element C63, the NOSRAM 1600 has no limitation on the number of times of rewriting in principle, and can write and read data with low energy. Further, since the data can be held for a long time, the refresh frequency can be reduced.
上記実施の形態に示す半導体装置をメモリセル1611、1612、1613、1614、1615に用いる場合、OSトランジスタMO61、MO62、MO63としてトランジスタ200を用い、容量素子C61、C62、C63として容量素子100を用い、トランジスタMP61、MP62、MP63、MN61、MN62、MN63、MN64としてトランジスタ300を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。 When the semiconductor device described in any of the above embodiments is used for the memory cells 1611, 1612, 1613, 1614, and 1615, the transistor 200 is used as the OS transistors MO61, MO62, and MO63, and the capacitor 100 is used as the capacitors C61, C62, and C63. The transistor 300 can be used as the transistors MP61, MP62, MP63, MN61, MN62, MN63, and MN64. Accordingly, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the memory device according to this embodiment can be further integrated. Thus, the storage capacity per unit area of the storage device according to this embodiment can be increased.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
(実施の形態7)
本実施の形態では、図41および図42を用いて、本発明の一態様に係る、OSトランジスタ、および容量素子が適用されている記憶装置の一例として、DOSRAMについて説明する。DOSRAM(登録商標)とは、「Dynamic Oxide Semiconductor RAM」の略称であり、1T(トランジスタ)1C(容量)型のメモリセルを有するRAMを指す。DOSRAMも、NOSRAMと同様に、OSメモリが適用されている。
(Embodiment 7)
In this embodiment, DOSRAM is described as an example of a memory device to which an OS transistor and a capacitor are applied according to one embodiment of the present invention, with reference to FIGS. DOSRAM (registered trademark) is an abbreviation of “Dynamic Oxide Semiconductor RAM” and refers to a RAM having 1T (transistor) 1C (capacitance) type memory cells. OS memory is applied to DOSRAM as well as NOSRAM.
<<DOSRAM1400>>
図41にDOSRAMの構成例を示す。図41に示すように、DOSRAM1400は、コントローラ1405、行回路1410、列回路1415、メモリセルおよびセンスアンプアレイ1420(以下、「MC−SAアレイ1420」と呼ぶ。)を有する。
<< DOSRAM 1400 >>
FIG. 41 shows a configuration example of DOSRAM. As shown in FIG. 41, the DOSRAM 1400 includes a controller 1405, a row circuit 1410, a column circuit 1415, a memory cell, and a sense amplifier array 1420 (hereinafter referred to as “MC-SA array 1420”).
行回路1410はデコーダ1411、ワード線ドライバ回路1412、列セレクタ1413、センスアンプドライバ回路1414を有する。列回路1415はグローバルセンスアンプアレイ1416、入出力回路1417を有する。グローバルセンスアンプアレイ1416は複数のグローバルセンスアンプ1447を有する。MC−SAアレイ1420はメモリセルアレイ1422、センスアンプアレイ1423、グローバルビット線GBLL、GBLRを有する。 The row circuit 1410 includes a decoder 1411, a word line driver circuit 1412, a column selector 1413, and a sense amplifier driver circuit 1414. The column circuit 1415 includes a global sense amplifier array 1416 and an input / output circuit 1417. The global sense amplifier array 1416 has a plurality of global sense amplifiers 1447. The MC-SA array 1420 includes a memory cell array 1422, a sense amplifier array 1423, and global bit lines GBLL and GBLR.
(MC−SAアレイ1420)
MC−SAアレイ1420は、メモリセルアレイ1422をセンスアンプアレイ1423上に積層した積層構造をもつ。グローバルビット線GBLL、GBLRはメモリセルアレイ1422上に積層されている。DOSRAM1400では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
(MC-SA array 1420)
The MC-SA array 1420 has a stacked structure in which the memory cell array 1422 is stacked on the sense amplifier array 1423. Global bit lines GBLL and GBLR are stacked on the memory cell array 1422. In the DOSRAM 1400, a hierarchical bit line structure in which a local bit line and a global bit line are hierarchized is adopted as the bit line structure.
メモリセルアレイ1422は、N個(Nは2以上の整数)のローカルメモリセルアレイ1425<0>―1425<N−1>を有する。図42(A)にローカルメモリセルアレイ1425の構成例を示す。ローカルメモリセルアレイ1425は、複数のメモリセル1445、複数のワード線WL、複数のビット線BLL、BLRを有する。図42(A)の例では、ローカルメモリセルアレイ1425の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。 The memory cell array 1422 includes N (N is an integer of 2 or more) local memory cell arrays 1425 <0> -1425 <N-1>. FIG. 42A illustrates a configuration example of the local memory cell array 1425. The local memory cell array 1425 includes a plurality of memory cells 1445, a plurality of word lines WL, and a plurality of bit lines BLL and BLR. In the example of FIG. 42A, the structure of the local memory cell array 1425 is an open bit line type, but may be a folded bit line type.
図42(B)に共通のビット線BLL(BLR)に接続される、ペア状の一組のメモリセル1445aおよびメモリセル1445bの回路構成例を示す。メモリセル1445aはトランジスタMW1a、容量素子CS1a、端子B1a、B2aを有し、ワード線WLa、ビット線BLL(BLR)に接続される。また、メモリセル1445bはトランジスタMW1b、容量素子CS1b、端子B1b、B2bを有し、ワード線WLb、ビット線BLL(BLR)に接続される。なお、以下において、メモリセル1445aおよびメモリセル1445bのいずれかを特に限定しない場合は、メモリセル1445およびそれに付属する構成にaまたはbの符号を付さない場合がある。 FIG. 42B illustrates a circuit configuration example of a pair of memory cells 1445a and 1445b connected to the common bit line BLL (BLR). The memory cell 1445a includes a transistor MW1a, a capacitor CS1a, and terminals B1a and B2a, and is connected to the word line WLa and the bit line BLL (BLR). The memory cell 1445b includes a transistor MW1b, a capacitor CS1b, and terminals B1b and B2b, and is connected to the word line WLb and the bit line BLL (BLR). Note that in the following description, when either the memory cell 1445a or the memory cell 1445b is not particularly limited, the symbol a or b may not be attached to the memory cell 1445 and the structure attached thereto.
トランジスタMW1aは容量素子CS1aの充放電を制御する機能をもち、トランジスタMW1bは容量素子CS1bの充放電を制御する機能をもつ。トランジスタMW1aのゲートはワード線WLaに電気的に接続され、第1端子はビット線BLL(BLR)に電気的に接続され、第2端子は容量素子CS1aの第1端子に電気的に接続されている。また、トランジスタMW1bのゲートはワード線WLbに電気的に接続され、第1端子はビット線BLL(BLR)に電気的に接続され、第2端子は容量素子CS1bの第1端子に電気的に接続されている。このように、ビット線BLL(BLR)がトランジスタMW1aの第1端子とトランジスタMW1bの第1端子に共通で用いられる。 The transistor MW1a has a function of controlling charge / discharge of the capacitor CS1a, and the transistor MW1b has a function of controlling charge / discharge of the capacitor CS1b. The gate of the transistor MW1a is electrically connected to the word line WLa, the first terminal is electrically connected to the bit line BLL (BLR), and the second terminal is electrically connected to the first terminal of the capacitor CS1a. Yes. The gate of the transistor MW1b is electrically connected to the word line WLb, the first terminal is electrically connected to the bit line BLL (BLR), and the second terminal is electrically connected to the first terminal of the capacitor CS1b. Has been. Thus, the bit line BLL (BLR) is used in common for the first terminal of the transistor MW1a and the first terminal of the transistor MW1b.
トランジスタMW1は容量素子CS1の充放電を制御する機能をもつ。容量素子CS1の第2端子は端子B2に電気的に接続されている。端子B2には、定電圧(例えば、低電源電圧)が入力される。 The transistor MW1 has a function of controlling charging / discharging of the capacitor CS1. The second terminal of the capacitive element CS1 is electrically connected to the terminal B2. A constant voltage (for example, a low power supply voltage) is input to the terminal B2.
上記実施の形態に示す半導体装置をメモリセル1445a、1445bに用いる場合、トランジスタMW1a、またはトランジスタMW1bとしてトランジスタ200を用い、容量素子CS1a、または容量素子CS1bとして容量素子100を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。 In the case where the semiconductor device described in any of the above embodiments is used for the memory cells 1445a and 1445b, the transistor 200 can be used as the transistor MW1a or the transistor MW1b, and the capacitor 100 can be used as the capacitor CS1a or the capacitor CS1b. Thus, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the memory device according to this embodiment can be highly integrated. Thus, the storage capacity per unit area of the storage device according to this embodiment can be increased.
トランジスタMW1はバックゲートを備えており、バックゲートは端子B1に電気的に接続されている。そのため、端子B1の電圧によって、トランジスタMW1の閾値電圧を変更することができる。例えば、端子B1の電圧は固定電圧(例えば、負の定電圧)であってもよいし、DOSRAM1400の動作に応じて、端子B1の電圧を変化させてもよい。 The transistor MW1 includes a back gate, and the back gate is electrically connected to the terminal B1. Therefore, the threshold voltage of the transistor MW1 can be changed by the voltage of the terminal B1. For example, the voltage at the terminal B1 may be a fixed voltage (for example, a negative constant voltage), or the voltage at the terminal B1 may be changed according to the operation of the DOSRAM 1400.
トランジスタMW1のバックゲートをトランジスタMW1のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタMW1にバックゲートを設けなくてもよい。 The back gate of the transistor MW1 may be electrically connected to the gate, source, or drain of the transistor MW1. Alternatively, a back gate is not necessarily provided in the transistor MW1.
センスアンプアレイ1423は、N個のローカルセンスアンプアレイ1426<0>―1426<N−1>を有する。ローカルセンスアンプアレイ1426は、1のスイッチアレイ1444、複数のセンスアンプ1446を有する。センスアンプ1446には、ビット線対が電気的に接続されている。センスアンプ1446は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ1444は、ビット線対を選択し、選択したビット線対とグローバルビット線対と間を導通状態にする機能を有する。 The sense amplifier array 1423 includes N local sense amplifier arrays 1426 <0> -1426 <N-1>. The local sense amplifier array 1426 includes one switch array 1444 and a plurality of sense amplifiers 1446. A bit line pair is electrically connected to the sense amplifier 1446. The sense amplifier 1446 has a function of precharging the bit line pair, a function of amplifying the voltage difference between the bit line pair, and a function of holding this voltage difference. The switch array 1444 has a function of selecting a bit line pair and bringing the selected bit line pair and the global bit line pair into a conductive state.
ここで、ビット線対とは、センスアンプによって、同時に比較される2本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される2本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線BLLとビット線BLRが1組のビット線対を成す。グローバルビット線GBLLとグローバルビット線GBLRとが1組のグローバルビット線対をなす。以下、ビット線対(BLL,BLR)、グローバルビット線対(BLL,BLR)とも表す。 Here, the bit line pair refers to two bit lines that are simultaneously compared by the sense amplifier. A global bit line pair refers to two global bit lines that are simultaneously compared by a global sense amplifier. A bit line pair can be called a pair of bit lines, and a global bit line pair can be called a pair of global bit lines. Here, the bit line BLL and the bit line BLR form one bit line pair. Global bit line GBLL and global bit line GBLR form a pair of global bit lines. Hereinafter, the bit line pair (BLL, BLR) and the global bit line pair (BLL, BLR) are also represented.
(コントローラ1405)
コントローラ1405は、DOSRAM1400の動作全般を制御する機能を有する。コントローラ1405は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路1410、列回路1415の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
(Controller 1405)
The controller 1405 has a function of controlling the overall operation of the DOSRAM 1400. The controller 1405 performs a logical operation on an externally input command signal to determine an operation mode, and a function to generate control signals for the row circuit 1410 and the column circuit 1415 so that the determined operation mode is executed. , A function of holding an address signal input from the outside, and a function of generating an internal address signal.
(行回路1410)
行回路1410は、MC−SAアレイ1420を駆動する機能を有する。デコーダ1411はアドレス信号をデコードする機能を有する。ワード線ドライバ回路1412は、アクセス対象行のワード線WLを選択する選択信号を生成する。
(Row circuit 1410)
The row circuit 1410 has a function of driving the MC-SA array 1420. The decoder 1411 has a function of decoding an address signal. The word line driver circuit 1412 generates a selection signal for selecting the word line WL of the access target row.
列セレクタ1413、センスアンプドライバ回路1414はセンスアンプアレイ1423を駆動するための回路である。列セレクタ1413は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ1413の選択信号によって、各ローカルセンスアンプアレイ1426のスイッチアレイ1444が制御される。センスアンプドライバ回路1414の制御信号によって、複数のローカルセンスアンプアレイ1426は独立して駆動される。 A column selector 1413 and a sense amplifier driver circuit 1414 are circuits for driving the sense amplifier array 1423. The column selector 1413 has a function of generating a selection signal for selecting the bit line of the access target column. The switch array 1444 of each local sense amplifier array 1426 is controlled by a selection signal from the column selector 1413. The plurality of local sense amplifier arrays 1426 are independently driven by the control signal of the sense amplifier driver circuit 1414.
(列回路1415)
列回路1415は、データ信号WDA[31:0]の入力を制御する機能、データ信号RDA[31:0]の出力を制御する機能を有する。データ信号WDA[31:0]は書き込みデータ信号であり、データ信号RDA[31:0]は読み出しデータ信号である。
(Column circuit 1415)
The column circuit 1415 has a function of controlling input of the data signal WDA [31: 0] and a function of controlling output of the data signal RDA [31: 0]. The data signal WDA [31: 0] is a write data signal, and the data signal RDA [31: 0] is a read data signal.
グローバルセンスアンプ1447はグローバルビット線対(GBLL,GBLR)に電気的に接続されている。グローバルセンスアンプ1447はグローバルビット線対(GBLL,GBLR)間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対(GBLL,GBLR)へのデータの書き込み、および読み出しは、入出力回路1417によって行われる。 The global sense amplifier 1447 is electrically connected to a global bit line pair (GBLL, GBLR). The global sense amplifier 1447 has a function of amplifying a voltage difference between the global bit line pair (GBLL, GBLR) and a function of holding this voltage difference. Data input / output to / from the global bit line pair (GBLL, GBLR) is performed by an input / output circuit 1417.
DOSRAM1400の書き込み動作の概要を説明する。入出力回路1417によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ1416によって保持される。アドレスが指定するローカルセンスアンプアレイ1426のスイッチアレイ1444によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ1426は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ1425において、行回路1410によって、対象行のワード線WLが選択され、選択行のメモリセル1445にローカルセンスアンプアレイ1426の保持データが書き込まれる。 An outline of the writing operation of the DOSRAM 1400 will be described. Data is written to the global bit line pair by the input / output circuit 1417. Data of the global bit line pair is held by the global sense amplifier array 1416. The data of the global bit line pair is written to the bit line pair of the target column by the switch array 1444 of the local sense amplifier array 1426 specified by the address. The local sense amplifier array 1426 amplifies and holds the written data. In the specified local memory cell array 1425, the row circuit 1410 selects the word line WL of the target row, and the data held in the local sense amplifier array 1426 is written into the memory cell 1445 of the selected row.
DOSRAM1400の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ1425の1行が指定される。指定されたローカルメモリセルアレイ1425において、対象行のワード線WLが選択状態となり、メモリセル1445のデータがビット線に書き込まれる。ローカルセンスアンプアレイ1426によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ1444によって、ローカルセンスアンプアレイ1426の保持データの内、アドレスが指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ1416は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ1416の保持データは入出力回路1417に出力される。以上で、読み出し動作が完了する。 An outline of the reading operation of the DOSRAM 1400 will be described. One row of the local memory cell array 1425 is designated by the address signal. In the designated local memory cell array 1425, the word line WL in the target row is selected, and the data in the memory cell 1445 is written to the bit line. The local sense amplifier array 1426 detects and holds the voltage difference between the bit line pairs in each column as data. The switch array 1444 writes the data in the column specified by the address among the data held in the local sense amplifier array 1426 to the global bit line pair. The global sense amplifier array 1416 detects and holds data of the global bit line pair. Data held in the global sense amplifier array 1416 is output to the input / output circuit 1417. This completes the read operation.
容量素子CS1の充放電によってデータを書き換えるため、DOSRAM1400には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル1445の回路構成が単純であるため、大容量化が容易である。 Since data is rewritten by charging / discharging the capacitive element CS1, the DOSRAM 1400 has no restriction on the number of times of rewriting in principle, and data can be written and read with low energy. Further, since the circuit configuration of the memory cell 1445 is simple, the capacity can be easily increased.
トランジスタMW1はOSトランジスタである。OSトランジスタはオフ電流が極めて小さいため、容量素子CS1から電荷がリークすることを抑えることができる。したがって、DOSRAM1400の保持時間はDRAMに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、DOSRAM1400は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像処理に利用されるフレームメモリに好適である。 The transistor MW1 is an OS transistor. Since the off-state current of the OS transistor is extremely small, leakage of charge from the capacitor CS1 can be suppressed. Therefore, the retention time of the DOSRAM 1400 is very long compared to the DRAM. Therefore, since the frequency of refresh can be reduced, the power required for the refresh operation can be reduced. Therefore, the DOSRAM 1400 is suitable for a memory device that rewrites a large amount of data at a high frequency, for example, a frame memory used for image processing.
MC−SAアレイ1420が積層構造であることよって、ローカルセンスアンプアレイ1426の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル1445の保持容量を低減することができる。また、ローカルセンスアンプアレイ1426にスイッチアレイ1444を設けることで、長いビット線の本数を減らすことができる。以上の理由から、DOSRAM1400のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。 Since the MC-SA array 1420 has a stacked structure, the bit line can be shortened to the same length as the local sense amplifier array 1426. By shortening the bit line, the bit line capacitance can be reduced and the storage capacity of the memory cell 1445 can be reduced. Further, by providing the switch array 1444 in the local sense amplifier array 1426, the number of long bit lines can be reduced. For the above reasons, the load driven when accessing the DOSRAM 1400 is reduced, and the power consumption can be reduced.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
(実施の形態8)
本実施の形態では、図43から図46を用いて、本発明の一態様に係る、OSトランジスタ、および容量素子が適用されている半導体装置の一例として、FPGA(フィールドブログラマブルブゲートアレイ)について説明する。本実施の形態のFPGAは、コンフィギュレーションメモリ、およびレジスタにOSメモリが適用されている。ここでは、このようなFPGAを「OS−FPGA」と呼ぶ。
(Embodiment 8)
In this embodiment, an example of a semiconductor device to which an OS transistor and a capacitor are applied according to one embodiment of the present invention will be described with reference to FIGS. 43 to 46. explain. In the FPGA of this embodiment, an OS memory is applied to the configuration memory and the register. Here, such FPGA is referred to as “OS-FPGA”.
<<OS−FPGA>>
図43(A)にOS−FPGAの構成例を示す。図43(A)に示すOS−FPGA3110は、マルチコンテキスト構造によるコンテキスト切り替え、細粒度パワーゲーティング、NOFF(ノーマリーオフ)コンピューティングが可能である。OS−FPGA3110は、コントローラ3111、ワードドライバ3112、データドライバ3113、プログラマブルエリア3115を有する。
<< OS-FPGA >>
FIG. 43A shows a configuration example of the OS-FPGA. The OS-FPGA 3110 illustrated in FIG. 43A is capable of context switching by a multi-context structure, fine-grain power gating, and NOFF (normally off) computing. The OS-FPGA 3110 includes a controller 3111, a word driver 3112, a data driver 3113, and a programmable area 3115.
プログラマブルエリア3115は、2個の入出力ブロック(IOB)3117、コア3119を有する。IOB3117は複数のプログラマブル入出力回路を有する。コア3119は、複数のロジックアレイブロック(LAB)3120、複数のスイッチアレイブロック(SAB)3130を有する。LAB3120は複数のPLE3121を有する。図43(B)には、LAB3120を5個のPLE3121で構成する例を示す。図43(C)に示すようにSAB3130はアレイ状に配列された複数のスイッチブロック(SB)3131を有する。LAB3120は自身の入力端子と、SAB3130を介して4(上下左右)方向のLAB3120に接続される。 The programmable area 3115 has two input / output blocks (IOB) 3117 and a core 3119. The IOB 3117 has a plurality of programmable input / output circuits. The core 3119 includes a plurality of logic array blocks (LAB) 3120 and a plurality of switch array blocks (SAB) 3130. The LAB 3120 includes a plurality of PLE 3121s. FIG. 43B shows an example in which the LAB 3120 is composed of five PLE 3121s. As shown in FIG. 43C, the SAB 3130 includes a plurality of switch blocks (SB) 3131 arranged in an array. The LAB 3120 is connected to its own input terminal and the LAB 3120 in the 4 (up / down / left / right) direction via the SAB 3130.
図44(A)乃至図44(C)を参照して、SB3131について説明する。図44(A)に示すSB3131には、data、datab、信号context[1:0]、word[1:0]が入力される。data、databはコンフィギュレーションデータであり、dataとdatabは論理が相補的な関係にある。OS−FPGA3110のコンテキスト数は2であり、信号context[1:0]はコンテキスト選択信号である。信号word[1:0]はワード線選択信号であり、信号word[1:0]が入力される配線がそれぞれワード線である。 The SB 3131 will be described with reference to FIGS. 44 (A) to 44 (C). Data, dataab, signals context [1: 0], and word [1: 0] are input to SB3131 shown in FIG. data and datab are configuration data, and data and datab have a complementary logic relationship. The number of contexts of the OS-FPGA 3110 is 2, and the signal context [1: 0] is a context selection signal. The signal word [1: 0] is a word line selection signal, and the wiring to which the signal word [1: 0] is input is a word line.
SB3131は、PRS(プログラマブルルーティングスイッチ)3133[0]、3133[1]を有する。PRS3133[0]、3133[1]は、相補データを格納できるコンフィギュレーションメモリ(CM)を有する。なお、PRS3133[0]とPRS3133[1]とを区別しない場合、PRS3133と呼ぶ。他の要素についても同様である。 The SB 3131 includes PRSs (programmable routing switches) 3133 [0] and 3133 [1]. The PRSs 3133 [0] and 3133 [1] have a configuration memory (CM) that can store complementary data. Note that PRS 3133 [0] and PRS 3133 [1] are referred to as PRS 3133 when they are not distinguished. The same applies to other elements.
図44(B)にPRS3133[0]の回路構成例を示す。PRS3133[0]とPRS3133[1]とは同じ回路構成を有する。PRS3133[0]とPRS3133[1]とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号context[0]、word[0]はPRS3133[0]に入力され、信号context[1]、word[1]はPRS3133[1]に入力される。例えば、SB3131において、信号context[0]が“H”になることで、PRS3133[0]がアクティブになる。 FIG. 44B illustrates a circuit configuration example of the PRS 3133 [0]. PRS 3133 [0] and PRS 3133 [1] have the same circuit configuration. PRS 3133 [0] and PRS 3133 [1] are different in the input context selection signal and word line selection signal. The signals context [0] and word [0] are input to the PRS 3133 [0], and the signals context [1] and word [1] are input to the PRS 3133 [1]. For example, in the SB 3131, when the signal context [0] becomes “H”, the PRS 3133 [0] becomes active.
PRS3133[0]は、CM3135、SiトランジスタM31を有する。SiトランジスタM31は、CM3135により制御されるパストランジスタである。CM3135は、メモリ回路3137、3137Bを有する。メモリ回路3137、3137Bは同じ回路構成である。メモリ回路3137は、容量素子C31、OSトランジスタMO31、MO32を有する。メモリ回路3137Bは、容量素子CB31、OSトランジスタMOB31、MOB32を有する。 The PRS 3133 [0] includes a CM 3135 and a Si transistor M31. The Si transistor M31 is a pass transistor controlled by the CM 3135. The CM 3135 includes memory circuits 3137 and 3137B. The memory circuits 3137 and 3137B have the same circuit configuration. The memory circuit 3137 includes a capacitor C31 and OS transistors MO31 and MO32. The memory circuit 3137B includes a capacitor CB31 and OS transistors MOB31 and MOB32.
上記実施の形態に示す半導体装置をSAB3130に用いる場合、OSトランジスタMO31、MOB31としてトランジスタ200を用い、容量素子C31、CB31として容量素子100を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。 In the case where the semiconductor device described in any of the above embodiments is used for the SAB 3130, the transistor 200 can be used as the OS transistors MO31 and MOB31, and the capacitor 100 can be used as the capacitors C31 and CB31. Accordingly, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the semiconductor device according to this embodiment can be highly integrated.
OSトランジスタMO31、MO32、MOB31、MOB32はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。 The OS transistors MO31, MO32, MOB31, and MOB32 each have a back gate, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
SiトランジスタM31のゲートがノードN31であり、OSトランジスタMO32のゲートがノードN32であり、OSトランジスタMOB32のゲートがノードNB32である。ノードN32、NB32はCM3135の電荷保持ノードである。OSトランジスタMO32はノードN31と信号context[0]用の信号線との間の導通状態を制御する。OSトランジスタMOB32はノードN31と低電位電源線VSSとの間の導通状態を制御する。 The gate of the Si transistor M31 is the node N31, the gate of the OS transistor MO32 is the node N32, and the gate of the OS transistor MOB32 is the node NB32. Nodes N32 and NB32 are charge holding nodes of the CM 3135. The OS transistor MO32 controls a conduction state between the node N31 and the signal line for the signal context [0]. The OS transistor MOB32 controls a conduction state between the node N31 and the low potential power supply line VSS.
メモリ回路3137、3137Bが保持するデータは相補的な関係にある。したがって、OSトランジスタMO32またはMOB32の何れか一方が導通する。 Data held in the memory circuits 3137 and 3137B has a complementary relationship. Therefore, either one of the OS transistors MO32 or MOB32 becomes conductive.
図44(C)を参照して、PRS3133[0]の動作例を説明する。PRS3133[0]にコンフィギュレーションデータが既に書き込まれており、PRS3133[0]のノードN32は“H”であり、ノードNB32は“L”である。 An example of operation of PRS3133 [0] is described with reference to FIG. Configuration data has already been written in the PRS 3133 [0], the node N32 of the PRS 3133 [0] is “H”, and the node NB32 is “L”.
信号contex[0]が“L”である間はPRS3133[0]は非アクティブである。この期間に、PRS3133[0]の入力端子が“H”に遷移しても、SiトランジスタM31のゲートは“L”が維持され、PRS3133[0]の出力端子も“L”が維持される。 While the signal context [0] is “L”, the PRS 3133 [0] is inactive. During this period, even if the input terminal of the PRS 3133 [0] changes to “H”, the gate of the Si transistor M31 is maintained at “L”, and the output terminal of the PRS 3133 [0] is also maintained at “L”.
信号contex[0]が“H”である間はPRS3133[0]はアクティブである。信号contex[0]が“H”に遷移すると、CM3135が記憶するコンフィギュレーションデータによって、SiトランジスタM31のゲートは“H”に遷移する。 While the signal context [0] is “H”, the PRS 3133 [0] is active. When the signal context [0] changes to “H”, the gate of the Si transistor M31 changes to “H” according to the configuration data stored in the CM 3135.
PRS3133[0]がアクティブである期間に、入力端子が“H”に遷移すると、メモリ回路3137のOSトランジスタMO32がソースフォロアであるために、ブースティングによってSiトランジスタM31のゲート電圧は上昇する。その結果、メモリ回路3137のOSトランジスタMO32は駆動能力を失い、SiトランジスタM31のゲートは浮遊状態となる。 When the input terminal changes to “H” during a period in which PRS 3133 [0] is active, the OS transistor MO32 of the memory circuit 3137 is a source follower, and thus the gate voltage of the Si transistor M31 increases due to boosting. As a result, the OS transistor MO32 of the memory circuit 3137 loses drive capability, and the gate of the Si transistor M31 is in a floating state.
マルチコンテキスト機能を備えるPRS3133において、CM3135はマルチプレサの機能を併せ持つ。 In the PRS 3133 having a multi-context function, the CM 3135 also has a function of a multiplexer.
図45にPLE3121の構成例を示す。PLE3121はLUT(ルックアップテーブル)ブロック3123、レジスタブロック3124、セレクタ3125、CM3126を有する。LUTブロック3123は、入力inA−inDに従って内部の16ビットCM対の出力をマルチプレクスする構成である。セレクタ3125は、CM3126が格納するコンフィギュレーションに従って、LUTブロック3123の出力またはレジスタブロック3124の出力を選択する。 FIG. 45 shows a configuration example of the PLE 3121. The PLE 3121 includes an LUT (Look Up Table) block 3123, a register block 3124, a selector 3125, and a CM 3126. The LUT block 3123 is configured to multiplex the output of the internal 16-bit CM pair according to the inputs inA-inD. The selector 3125 selects the output of the LUT block 3123 or the output of the register block 3124 according to the configuration stored in the CM 3126.
PLE3121は、パワースイッチ3127を介して電圧VDD用の電源線に電気的に接続されている。パワースイッチ3127のオンオフは、CM3128が格納するコンフィギュレーションデータによって設定される。各PLE3121にパワースイッチ3127を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないPLE3121をパワーゲーティングすることができるので、待機電力を効果的に低減できる。 The PLE 3121 is electrically connected to the power line for the voltage VDD via the power switch 3127. On / off of the power switch 3127 is set by configuration data stored in the CM 3128. By providing a power switch 3127 for each PLE 3121, fine-grain power gating is possible. Since the fine-grained power gating function can power gating the PLE 3121 that is not used after context switching, standby power can be effectively reduced.
NOFFコンピューティングを実現するため、レジスタブロック3124は、不揮発性レジスタで構成される。PLE3121内の不揮発性レジスタはOSメモリを備えるフリップフロップ(以下[OS−FF]と呼ぶ)である。 In order to realize NOFF computing, the register block 3124 is configured by a nonvolatile register. The nonvolatile register in the PLE 3121 is a flip-flop (hereinafter referred to as [OS-FF]) including an OS memory.
レジスタブロック3124は、OS−FF3140[1]3140[2]を有する。信号user_res、load、storeがOS−FF3140[1]、3140[2]に入力される。クロック信号CLK1はOS−FF3140[1]に入力され、クロック信号CLK2はOS−FF3140[2]に入力される。図46(A)にOS−FF3140の構成例を示す。 The register block 3124 includes OS-FFs 3140 [1] 3140 [2]. Signals user_res, load, and store are input to the OS-FFs 3140 [1] and 3140 [2]. The clock signal CLK1 is input to the OS-FF 3140 [1], and the clock signal CLK2 is input to the OS-FF 3140 [2]. FIG. 46A illustrates a configuration example of the OS-FF 3140.
OS−FF3140は、FF3141、シャドウレジスタ3142を有する。FF3141は、ノードCK、R、D、Q、QBを有する。ノードCKにはクロック信号が入力される。ノードRには信号user_resが入力される。信号user_resはリセット信号である。ノードDはデータ入力ノードであり、ノードQはデータ出力ノードである。ノードQとノードQBとは論理が相補関係にある。 The OS-FF 3140 includes an FF 3141 and a shadow register 3142. The FF 3141 includes nodes CK, R, D, Q, and QB. A clock signal is input to the node CK. A signal user_res is input to the node R. The signal user_res is a reset signal. Node D is a data input node, and node Q is a data output node. Nodes Q and QB have a complementary logic relationship.
シャドウレジスタ3142は、FF3141のバックアップ回路として機能する。シャドウレジスタ3142は、信号storeに従いノードQ、QBのデータをそれぞれバックアップし、また、信号loadに従い、バックアップしたデータをノードQ、QBに書き戻す。 The shadow register 3142 functions as a backup circuit for the FF 3141. The shadow register 3142 backs up the data of the nodes Q and QB according to the signal store, and writes back up the backed up data to the nodes Q and QB according to the signal load.
シャドウレジスタ3142は、インバータ回路3188、3189、SiトランジスタM37、MB37、メモリ回路3143、3143Bを有する。メモリ回路3143、3143Bは、PRS3133のメモリ回路3137と同じ回路構成である。メモリ回路3143は容量素子C36、OSトランジスタMO35、MO36を有する。メモリ回路3143Bは容量素子CB36、OSトランジスタMOB35、OSトランジスタMOB36を有する。ノードN36、NB36はOSトランジスタMO36、OSトランジスタMOB36のゲートであり、それぞれ電荷保持ノードである。ノードN37、NB37は、SiトランジスタM37、MB37のゲートである。 The shadow register 3142 includes inverter circuits 3188 and 3189, Si transistors M37 and MB37, and memory circuits 3143 and 3143B. The memory circuits 3143 and 3143B have the same circuit configuration as the memory circuit 3137 of the PRS 3133. The memory circuit 3143 includes a capacitor C36 and OS transistors MO35 and MO36. The memory circuit 3143B includes a capacitor CB36, an OS transistor MOB35, and an OS transistor MOB36. Nodes N36 and NB36 are gates of the OS transistor MO36 and the OS transistor MOB36, respectively, and are charge holding nodes. Nodes N37 and NB37 are gates of the Si transistors M37 and MB37.
上記実施の形態に示す半導体装置をLAB3120に用いる場合、OSトランジスタMO35、MOB35としてトランジスタ200を用い、容量素子C36、CB36として容量素子100を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。 When the semiconductor device described in any of the above embodiments is used for the LAB 3120, the transistor 200 can be used as the OS transistors MO35 and MOB35, and the capacitor 100 can be used as the capacitors C36 and CB36. Accordingly, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the semiconductor device according to this embodiment can be highly integrated.
OSトランジスタMO35、MO36、MOB35、MOB36はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。 The OS transistors MO35, MO36, MOB35, and MOB36 each have a back gate, and these back gates are each electrically connected to a power supply line that supplies a fixed voltage.
図46(B)を参照して、OS−FF3140の動作方法例を説明する。 An example of an operating method of the OS-FF 3140 is described with reference to FIG.
(バックアップ)
“H”の信号storeがOS−FF3140に入力されると、シャドウレジスタ3142はFF3141のデータをバックアップする。ノードN36は、ノードQのデータが書き込まれることで、“L”となり、ノードNB36は、ノードQBのデータが書き込まれることで、“H”となる。しかる後、パワーゲーティングが実行され、パワースイッチ3127をオフにする。FF3141のノードQ、QBのデータは消失するが、電源オフであっても、シャドウレジスタ3142はバックアップしたデータを保持する。
(backup)
When the “H” signal store is input to the OS-FF 3140, the shadow register 3142 backs up the data in the FF 3141. The node N36 becomes “L” when the data of the node Q is written, and the node NB36 becomes “H” when the data of the node QB is written. Thereafter, power gating is executed and the power switch 3127 is turned off. Although the data of the nodes Q and QB of the FF 3141 are lost, the shadow register 3142 holds the backed up data even when the power is turned off.
(リカバリ)
パワースイッチ3127をオンにし、PLE3121に電源を供給する。しかる後、“H”の信号loadがOS−FF3140に入力されると、シャドウレジスタ3142はバックアップしているデータをFF3141に書き戻す。ノードN36は“L”であるので、ノードN37は“L”が維持され、ノードNB36は“H”であるので、ノードNB37は“H”となる。よって、ノードQは“H”になり、ノードQBは“L”になる。つまり、OS−FF3140はバックアップ動作時の状態に復帰する。
(recovery)
The power switch 3127 is turned on to supply power to the PLE 3121. After that, when the “H” signal load is input to the OS-FF 3140, the shadow register 3142 writes back-up data back to the FF 3141. Since the node N36 is “L”, the node N37 is maintained at “L”, and the node NB36 is “H”, so that the node NB37 is “H”. Therefore, the node Q becomes “H” and the node QB becomes “L”. That is, the OS-FF 3140 returns to the state during the backup operation.
細粒度パワーゲーティングと、OS−FF3140のバックアップ/リカバリ動作とを組み合わせることで、OS−FPGA3110の消費電力を効果的に低減できる。 By combining the fine grain power gating and the backup / recovery operation of the OS-FF 3140, the power consumption of the OS-FPGA 3110 can be effectively reduced.
メモリ回路において発生しうるエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。OSトランジスタを用いたOSメモリはソフトエラー耐性が高い。そのたため、OSメモリを搭載することで、信頼性の高いOS−FPGA3110を提供することができる。 An error that may occur in the memory circuit is a soft error due to the incidence of radiation. A soft error is a secondary universe that is generated when a nuclear reaction occurs between alpha rays emitted from the materials that make up the memory and package, or primary cosmic rays incident on the atmosphere from space and atomic nuclei in the atmosphere. This is a phenomenon in which a malfunction such as inversion of data held in a memory occurs due to irradiation of a line neutron or the like to a transistor to generate an electron-hole pair. An OS memory using an OS transistor has high soft error resistance. Therefore, by installing the OS memory, a highly reliable OS-FPGA 3110 can be provided.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
(実施の形態9)
本実施の形態では、図47を用いて、上記実施の形態に示す半導体装置を適用した、AIシステムについて説明を行う。
(Embodiment 9)
In this embodiment, an AI system to which the semiconductor device described in any of the above embodiments is applied will be described with reference to FIGS.
図47はAIシステム4041の構成例を示すブロック図である。AIシステム4041は、演算部4010と、制御部4020と、入出力部4030を有する。 FIG. 47 is a block diagram illustrating a configuration example of the AI system 4041. The AI system 4041 includes a calculation unit 4010, a control unit 4020, and an input / output unit 4030.
演算部4010は、アナログ演算回路4011と、DOSRAM4012と、NOSRAM4013と、FPGA4014と、を有する。DOSRAM4012、NOSRAM4013、およびFPGA4014として、上記実施の形態に示す、DOSRAM1400、NOSRAM1600、およびOS−FPGA3110を用いることができる。 The arithmetic unit 4010 includes an analog arithmetic circuit 4011, DOSRAM 4012, NOSRAM 4013, and FPGA 4014. As the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014, the DOSRAM 1400, the NOSRAM 1600, and the OS-FPGA 3110 described in the above embodiment can be used.
制御部4020は、CPU(Central Processing Unit)4021と、GPU(Graphics Processing Unit)4022と、PLL(Phase Locked Loop)4023と、SRAM(Static Random Access Memory)4024と、PROM(Programmable Read Only Memory)4025と、メモリコントローラ4026と、電源回路4027と、PMU(Power Management Unit)4028と、を有する。 The control unit 4020 includes a CPU (Central Processing Unit) 4021, a GPU (Graphics Processing Unit) 4022, a PLL (Phase Locked Loop) 4023, an SRAM (Static Random Access Memory) 4024, Memory ROM 4024 A memory controller 4026, a power supply circuit 4027, and a PMU (Power Management Unit) 4028.
入出力部4030は、外部記憶制御回路4031と、音声コーデック4032と、映像コーデック4033と、汎用入出力モジュール4034と、通信モジュール4035と、を有する。 The input / output unit 4030 includes an external storage control circuit 4031, an audio codec 4032, a video codec 4033, a general-purpose input / output module 4034, and a communication module 4035.
演算部4010は、ニューラルネットワークによる学習または推論を実行することができる。 The arithmetic unit 4010 can execute learning or inference using a neural network.
アナログ演算回路4011はA/D(アナログ/デジタル)変換回路、D/A(デジタル/アナログ)変換回路、および積和演算回路を有する。 The analog operation circuit 4011 includes an A / D (analog / digital) conversion circuit, a D / A (digital / analog) conversion circuit, and a product-sum operation circuit.
アナログ演算回路4011はOSトランジスタを用いて形成することが好ましい。OSトランジスタを用いたアナログ演算回路4011は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。 The analog arithmetic circuit 4011 is preferably formed using an OS transistor. An analog operation circuit 4011 using an OS transistor has an analog memory, and can perform a product-sum operation necessary for learning or inference with low power consumption.
DOSRAM4012は、OSトランジスタを用いて形成されたDRAMであり、DOSRAM4012は、CPU4021から送られてくるデジタルデータを一時的に格納するメモリである。DOSRAM4012は、OSトランジスタを含むメモリセルと、Siトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、DOSRAM4012は、全体の回路面積を小さくすることができる。 The DOSRAM 4012 is a DRAM formed using an OS transistor, and the DOSRAM 4012 is a memory that temporarily stores digital data sent from the CPU 4021. The DOSRAM 4012 includes a memory cell including an OS transistor and a reading circuit portion including a Si transistor. Since the memory cell and the reading circuit portion can be provided in different stacked layers, the DOSRAM 4012 can reduce the entire circuit area.
ニューラルネットワークを用いた計算は、入力データが1000を超えることがある。上記入力データをSRAMに格納する場合、SRAMは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。DOSRAM4012は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、SRAMに比べて記憶容量が大きい。そのため、DOSRAM4012は、上記入力データを効率よく格納することができる。 In the calculation using the neural network, the input data may exceed 1000. When the input data is stored in the SRAM, the SRAM has a limited circuit area and has a small storage capacity, so the input data must be stored in small portions. The DOSRAM 4012 can arrange memory cells highly integrated even with a limited circuit area, and has a larger storage capacity than an SRAM. Therefore, the DOSRAM 4012 can store the input data efficiently.
NOSRAM4013はOSトランジスタを用いた不揮発性メモリである。NOSRAM4013は、フラッシュメモリや、ReRAM(Resistive Random Access Memory)、MRAM(Magnetoresistive Random Access Memory)などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやReRAMのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。 A NOSRAM 4013 is a non-volatile memory using an OS transistor. The NOSRAM 4013 consumes less power when writing data than other nonvolatile memories such as a flash memory, a ReRAM (Resistive Random Access Memory), and an MRAM (Magnetic Responsive Random Access Memory). Further, unlike the flash memory and the ReRAM, the element is not deteriorated when data is written, and the number of times data can be written is not limited.
また、NOSRAM4013は、1ビットの2値データの他に、2ビット以上の多値データを記憶することができる。NOSRAM4013は多値データを記憶することで、1ビット当たりのメモリセル面積を小さくすることができる。 The NOSRAM 4013 can store multi-value data of 2 bits or more in addition to 1-bit binary data. The NOSRAM 4013 stores multi-value data, so that the memory cell area per bit can be reduced.
また、NOSRAM4013は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路4011は、NOSRAM4013をアナログメモリとして用いることもできる。NOSRAM4013は、アナログデータのまま記憶することができるため、D/A変換回路やA/D変換回路が不要である。そのため、NOSRAM4013は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、3ビット(8値)以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。 The NOSRAM 4013 can store analog data in addition to digital data. Therefore, the analog arithmetic circuit 4011 can also use the NOSRAM 4013 as an analog memory. Since the NOSRAM 4013 can store analog data as it is, no D / A conversion circuit or A / D conversion circuit is required. Therefore, the NOSRAM 4013 can reduce the area of the peripheral circuit. Note that in this specification, analog data refers to data having a resolution of 3 bits (8 values) or more. The multi-value data described above may be included in the analog data.
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、NOSRAM4013に格納することができる。上記データやパラメータは、CPU4021を介して、AIシステム4041の外部に設けられたメモリに格納してもよいが、内部に設けられたNOSRAM4013の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、NOSRAM4013は、DOSRAM4012よりもビット線を長くすることができるので、記憶容量を大きくすることができる。 Data and parameters used for calculation of the neural network can be temporarily stored in the NOSRAM 4013. The data and parameters may be stored in the memory provided outside the AI system 4041 via the CPU 4021. However, the data and parameters provided by the internal NOSRAM 4013 are faster and consume less power. Can be stored. Further, since the bit line of the NOSRAM 4013 can be made longer than that of the DOSRAM 4012, the storage capacity can be increased.
FPGA4014は、OSトランジスタを用いたFPGAである。AIシステム4041は、FPGA4014を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク(DNN)、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、自己符号化器、深層ボルツマンマシン(DBM)、深層信念ネットワーク(DBN)などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。 The FPGA 4014 is an FPGA using an OS transistor. The AI system 4041 uses a FPGA 4014, which will be described later in hardware, a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM). A neural network connection, such as a deep belief network (DBN), can be constructed. By configuring the above-mentioned neural network connection with hardware, it can be executed at higher speed.
FPGA4014はOSトランジスタを有するFPGAである。OS‐FPGAは、SRAMで構成されるFPGAよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、OS‐FPGAはブースティングによりデータやパラメータを高速に伝えることができる。 The FPGA 4014 is an FPGA having an OS transistor. The OS-FPGA can reduce the area of the memory compared to the FPGA configured with SRAM. Therefore, even if a context switching function is added, the area increase is small. The OS-FPGA can transmit data and parameters at high speed by boosting.
AIシステム4041は、アナログ演算回路4011、DOSRAM4012、NOSRAM4013、およびFPGA4014を1つのダイ(チップ)の上に設けることができる。そのため、AIシステム4041は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路4011、DOSRAM4012、NOSRAM4013、およびFPGA4014は、同じ製造プロセスで作製することができる。そのため、AIシステム4041は、低コストで作製することができる。 In the AI system 4041, the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be provided on one die (chip). Therefore, the AI system 4041 can execute neural network calculations at high speed and with low power consumption. In addition, the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be manufactured through the same manufacturing process. Therefore, the AI system 4041 can be manufactured at low cost.
なお、演算部4010は、DOSRAM4012、NOSRAM4013、およびFPGA4014を、全て有する必要はない。AIシステム4041が解決したい課題に応じて、DOSRAM4012、NOSRAM4013、およびFPGA4014の一または複数を、選択して設ければよい。 Note that the arithmetic unit 4010 need not have all of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014. One or more of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 may be selected and provided depending on the problem that the AI system 4041 wants to solve.
AIシステム4041は、解決したい課題に応じて、ディープニューラルネットワーク(DNN)、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、自己符号化器、深層ボルツマンマシン(DBM)、深層信念ネットワーク(DBN)などの演算を実行することができる。PROM4025は、これらの演算を実行するためのプログラムを保存することができる。また、これらプログラムの一部または全てを、NOSRAM4013に保存してもよい。 The AI system 4041 includes a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), a deep belief network (DBM). Operations such as DBN). The PROM 4025 can store a program for executing these calculations. Further, a part or all of these programs may be stored in the NOSRAM 4013.
ライブラリとして存在する既存のプログラムは、GPUの処理を前提としているものが多い。そのため、AIシステム4041はGPU4022を有することが好ましい。AIシステム4041は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部4010で実行し、それ以外の積和演算をGPU4022で実行することができる。そうすることで、学習と推論を高速に実行することができる。 Many existing programs that exist as libraries are premised on GPU processing. Therefore, the AI system 4041 preferably includes a GPU 4022. The AI system 4041 can execute a product-sum operation that is rate-limiting among the product-sum operations used in learning and inference by the arithmetic unit 4010, and can execute other product-sum operations by the GPU 4022. By doing so, learning and inference can be performed at high speed.
電源回路4027は、論理回路用の低電圧電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路4027はOSメモリを用いてもよい。電源回路4027は、基準電位をOSメモリに保存することで、消費電力を下げることができる。 The power supply circuit 4027 not only generates a low voltage potential for a logic circuit but also generates a potential for analog calculation. The power supply circuit 4027 may use an OS memory. The power supply circuit 4027 can reduce power consumption by storing the reference potential in the OS memory.
PMU4028は、AIシステム4041の電力供給を一時的にオフにする機能を有する。 The PMU 4028 has a function of temporarily turning off the power supply of the AI system 4041.
CPU4021およびGPU4022は、レジスタとしてOSメモリを有することが好ましい。CPU4021およびGPU4022はOSメモリを有することで、電力供給がオフになっても、OSメモリ中にデータ(論理値)を保持し続けることができる。その結果、AIシステム4041は、電力を節約することができる。 The CPU 4021 and the GPU 4022 preferably have an OS memory as a register. Since the CPU 4021 and the GPU 4022 have the OS memory, even if the power supply is turned off, the data (logical value) can be continuously held in the OS memory. As a result, the AI system 4041 can save power.
PLL4023は、クロックを生成する機能を有する。AIシステム4041は、PLL4023が生成したクロックを基準に動作を行う。PLL4023はOSメモリを有することが好ましい。PLL4023はOSメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。 The PLL 4023 has a function of generating a clock. The AI system 4041 operates based on the clock generated by the PLL 4023. The PLL 4023 preferably has an OS memory. Since the PLL 4023 has an OS memory, it can hold an analog potential for controlling the clock oscillation period.
AIシステム4041は、DRAMなどの外部メモリにデータを保存してもよい。そのため、AIシステム4041は、外部のDRAMとのインターフェースとして機能するメモリコントローラ4026を有することが好ましい。また、メモリコントローラ4026は、CPU4021またはGPU4022の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。 The AI system 4041 may store data in an external memory such as a DRAM. Therefore, the AI system 4041 preferably includes a memory controller 4026 that functions as an interface with an external DRAM. The memory controller 4026 is preferably arranged near the CPU 4021 or the GPU 4022. By doing so, data can be exchanged at high speed.
制御部4020に示す回路の一部または全ては、演算部4010と同じダイの上に形成することができる。そうすることで、AIシステム4041は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。 Part or all of the circuit shown in the controller 4020 can be formed on the same die as the arithmetic unit 4010. By doing so, the AI system 4041 can execute the calculation of the neural network at high speed and with low power consumption.
ニューラルネットワークの計算に用いられるデータは外部記憶装置(HDD(Hard Disk Drive)、SSD(Solid State Drive)など)に保存される場合が多い。そのため、AIシステム4041は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路4031を有することが好ましい。 Data used for neural network calculation is often stored in an external storage device (HDD (Hard Disk Drive), SSD (Solid State Drive), etc.). Therefore, the AI system 4041 preferably includes an external storage control circuit 4031 that functions as an interface with an external storage device.
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、AIシステム4041は音声コーデック4032および映像コーデック4033を有する。音声コーデック4032は、音声データのエンコード(符号化)およびデコード(復号)を行い、映像コーデック4033は、映像データのエンコードおよびデコードを行う。 Since learning and inference using a neural network often handle audio and video, the AI system 4041 includes an audio codec 4032 and a video codec 4033. The audio codec 4032 performs encoding (encoding) and decoding (decoding) of audio data, and the video codec 4033 encodes and decodes video data.
AIシステム4041は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、AIシステム4041は汎用入出力モジュール4034を有する。汎用入出力モジュール4034は、例えば、USB(Universal Serial Bus)やI2C(Inter−Integrated Circuit)などを含む。 The AI system 4041 can perform learning or inference using data obtained from an external sensor. Therefore, the AI system 4041 has a general-purpose input / output module 4034. The general-purpose input / output module 4034 includes, for example, USB (Universal Serial Bus), I2C (Inter-Integrated Circuit), and the like.
AIシステム4041は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、AIシステム4041は、通信モジュール4035を有することが好ましい。 The AI system 4041 can perform learning or inference using data obtained via the Internet. Therefore, the AI system 4041 preferably includes a communication module 4035.
アナログ演算回路4011は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する(演算回路とメモリを同じダイの上に形成する)ことが非常に難しい。 The analog arithmetic circuit 4011 may use a multi-value flash memory as an analog memory. However, the flash memory has a limited number of rewritable times. In addition, it is very difficult to form a multi-level flash memory in an embedded manner (an arithmetic circuit and a memory are formed on the same die).
また、アナログ演算回路4011は、ReRAMをアナログメモリとして用いてもよい。しかし、ReRAMは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、2端子でなる素子でありため、データの書き込みと読み出しを分ける回路設計が複雑になる。 The analog arithmetic circuit 4011 may use ReRAM as an analog memory. However, ReRAM has a limited number of rewritable times and has a problem in terms of storage accuracy. Furthermore, since the device has two terminals, circuit design for separating data writing and reading becomes complicated.
また、アナログ演算回路4011は、MRAMをアナログメモリとして用いてもよい。しかし、MRAMは抵抗変化率が低く、記憶精度の点で問題がある。 The analog arithmetic circuit 4011 may use MRAM as an analog memory. However, MRAM has a low resistance change rate and has a problem in terms of storage accuracy.
以上を鑑み、アナログ演算回路4011は、OSメモリをアナログメモリとして用いることが好ましい。 In view of the above, the analog arithmetic circuit 4011 preferably uses an OS memory as an analog memory.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
(実施の形態10)
<AIシステムの応用例>
本実施の形態では、上記実施の形態に示すAIシステムの応用例について図48を用いて説明を行う。
(Embodiment 10)
<Application example of AI system>
In this embodiment, application examples of the AI system described in the above embodiment will be described with reference to FIGS.
図48(A)は、図47で説明したAIシステム4041を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、AIシステム4041Aである。 FIG. 48A shows an AI system 4041A in which the AI systems 4041 described in FIG. 47 are arranged in parallel and signals can be transmitted and received between the systems via a bus line.
図48(A)に図示するAIシステム4041Aは、複数のAIシステム4041_1乃至AIシステム4041_n(nは自然数)を有する。AIシステム4041_1乃至AIシステム4041_nは、バス線4098を介して互いに接続されている。 An AI system 4041A illustrated in FIG. 48A includes a plurality of AI systems 4041_1 to 4041_n (n is a natural number). The AI systems 4041_1 to 4041_n are connected to each other via a bus line 4098.
また図48(B)は、図47で説明したAIシステム4041を図48(A)と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、AIシステム4041Bである。 FIG. 48B shows an AI system 4041B in which the AI system 4041 described in FIG. 47 is arranged in parallel as in FIG. 48A, and signals can be transmitted and received between systems via a network. is there.
図48(B)に図示するAIシステム4041Bは、複数のAIシステム4041_1乃至AIシステム4041_nを有する。AIシステム4041_1乃至AIシステム4041_nは、ネットワーク4099を介して互いに接続されている。 An AI system 4041B illustrated in FIG. 48B includes a plurality of AI systems 4041_1 to 4041_n. The AI systems 4041_1 to 4041_n are connected to each other via a network 4099.
ネットワーク4099は、AIシステム4041_1乃至AIシステム4041_nのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばWorld Wide Web(WWW)の基盤であるインターネット、イントラネット、エクストラネット、PAN(Personal Area Network)、LAN(Local Area Network)、CAN(Campus Area Network)、MAN(Metropolitan Area Network)、WAN(Wide Area Network)、GAN(Global Area Network)等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、LTE(Long Term Evolution)、GSM(Global System for Mobile Communication:登録商標)、EDGE(Enhanced Data Rates for GSM Evolution)、CDMA2000(Code Division Multiple Access 2000)、W−CDMA(登録商標)などの通信規格、またはWi−Fi(登録商標)、Bluetooth(登録商標)、ZigBee(登録商標)等のIEEEにより通信規格化された仕様を用いることができる。 The network 4099 may have a configuration in which a communication module is provided in each of the AI systems 4041_1 to 4041_n to perform wireless or wired communication. The communication module can communicate via an antenna. For example, the Internet, Intranet, Extranet, PAN (Personal Area Network), LAN (Local Area Network), MAN (MetropoliAW, MAN) Each electronic device can be connected to a computer network such as a network (network) or GAN (global area network) to perform communication. When performing wireless communication, as communication protocols or communication technologies, LTE (Long Term Evolution), GSM (Global System for Mobile Communications: registered trademark), EDGE (Enhanced Data Rates for GSM Evolution), CDMA2000 (Amplification) , Communication standards such as W-CDMA (registered trademark), or specifications standardized by IEEE such as Wi-Fi (registered trademark), Bluetooth (registered trademark), ZigBee (registered trademark) can be used.
図48(A)、(B)の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のAIシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のAIシステムでアナログ信号を処理することができる。別々のAIシステムのそれぞれで信号の処理、または学習を行うことで一つのAIシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのAIシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。 48A and 48B, analog signals obtained by an external sensor or the like can be processed by separate AI systems. For example, information such as electroencephalogram, pulse, blood pressure, body temperature, etc., such as biological information, can be acquired by various sensors such as an electroencephalogram sensor, a pulse wave sensor, a blood pressure sensor, and a temperature sensor, and analog signals can be processed by separate AI systems it can. By performing signal processing or learning in each separate AI system, the amount of information processing per AI system can be reduced. Therefore, signal processing or learning can be performed with a smaller amount of calculation. As a result, recognition accuracy can be increased. From the information obtained by each AI system, it can be expected that changes in biological information that change in a complex manner can be instantaneously and integratedly grasped.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
(実施の形態11)
本実施の形態は、上記実施の形態に示すAIシステムが組み込まれたICの一例を示す。
(Embodiment 11)
This embodiment shows an example of an IC in which the AI system described in the above embodiment is incorporated.
上記実施の形態に示すAIシステムは、CPU等のSiトランジスタでなるデジタル処理回路と、OSトランジスタを用いたアナログ演算回路、OS−FPGAおよびDOSRAM、NOSRAM等のOSメモリを、1のダイに集積することができる。 The AI system described in the above embodiment integrates a digital processing circuit composed of Si transistors such as a CPU, an analog arithmetic circuit using OS transistors, and OS memories such as OS-FPGA, DOSRAM, and NOSRAM into one die. be able to.
図49に、AIシステムを組み込んだICの一例を示す。図49に示すAIシステムIC7000は、リード7001及び回路部7003を有する。AIシステムIC7000は、例えばプリント基板7002に実装される。このようなICチップが複数組み合わされて、それぞれがプリント基板7002上で電気的に接続されることで電子部品が実装された基板(実装基板7004)が完成する。回路部7003には、上記実施の形態で示した各種の回路が1のダイに設けられている。回路部7003は、先の実施の形態に示すように、積層構造をもち、Siトランジスタ層7031、配線層7032、OSトランジスタ層7033に大別される。OSトランジスタ層7033をSiトランジスタ層7031に積層して設けることができるため、AIシステムIC7000の小型化が容易である。 FIG. 49 shows an example of an IC incorporating an AI system. An AI system IC 7000 illustrated in FIG. 49 includes a lead 7001 and a circuit portion 7003. The AI system IC 7000 is mounted on a printed circuit board 7002, for example. A plurality of such IC chips are combined and each is electrically connected on the printed circuit board 7002 to complete a substrate on which electronic components are mounted (a mounting substrate 7004). The circuit portion 7003 is provided with the various circuits described in the above embodiment in one die. As described in the above embodiment, the circuit portion 7003 has a stacked structure and is roughly classified into a Si transistor layer 7031, a wiring layer 7032, and an OS transistor layer 7033. Since the OS transistor layer 7033 can be stacked over the Si transistor layer 7031, the AI system IC 7000 can be easily downsized.
図49では、AIシステムIC7000のパッケージにQFP(Quad Flat Package)を適用しているが、パケージの態様はこれに限定されない。 In FIG. 49, QFP (Quad Flat Package) is applied to the package of the AI system IC 7000, but the package mode is not limited to this.
CPU等のデジタル処理回路と、OSトランジスタを用いたアナログ演算回路、OS−FPGAおよびDOSRAM、NOSRAM等のOSメモリは、全て、Siトランジスタ層7031、配線層7032およびOSトランジスタ層7033に形成することができる。すなわち、上記AIシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すICは、構成する素子が増えても製造プロセスを増やす必要がなく、上記AIシステムを低コストで組み込むことができる。 A digital processing circuit such as a CPU, an analog arithmetic circuit using an OS transistor, and OS memories such as OS-FPGA and DOSRAM and NOSRAM can all be formed in the Si transistor layer 7031, the wiring layer 7032, and the OS transistor layer 7033. it can. That is, the elements constituting the AI system can be formed by the same manufacturing process. Therefore, the IC shown in this embodiment mode does not need to increase the manufacturing process even if the number of elements constituting the IC is increased, and the AI system can be incorporated at low cost.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
(実施の形態12)
<電子機器>
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図50乃至図52に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
(Embodiment 12)
<Electronic equipment>
The semiconductor device according to one embodiment of the present invention can be used for various electronic devices. 50 to 52 illustrate specific examples of electronic devices using the semiconductor device according to one embodiment of the present invention.
図50(A)に示すロボット2100は、演算装置2110、照度センサ2101、マイクロフォン2102、上部カメラ2103、スピーカ2104、ディスプレイ2105、下部カメラ2106および障害物センサ2107、移動機構2108を備える。 A robot 2100 illustrated in FIG. 50A includes an arithmetic device 2110, an illuminance sensor 2101, a microphone 2102, an upper camera 2103, a speaker 2104, a display 2105, a lower camera 2106, an obstacle sensor 2107, and a moving mechanism 2108.
マイクロフォン2102は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ2104は、音声を発する機能を有する。ロボット2100は、マイクロフォン2102およびスピーカ2104を用いて、使用者とコミュニケーションをとることが可能である。 The microphone 2102 has a function of detecting a user's speaking voice, environmental sound, and the like. The speaker 2104 has a function of emitting sound. The robot 2100 can communicate with the user using the microphone 2102 and the speaker 2104.
ディスプレイ2105は、種々の情報の表示を行う機能を有する。ロボット2100は、使用者の望みの情報をディスプレイ2105に表示することが可能である。ディスプレイ2105は、タッチパネルを搭載していてもよい。 The display 2105 has a function of displaying various information. The robot 2100 can display information desired by the user on the display 2105. The display 2105 may be equipped with a touch panel.
上部カメラ2103および下部カメラ2106は、ロボット2100の周囲を撮像する機能を有する。また、障害物センサ2107は、移動機構2108を用いてロボット2100が前進する際の進行方向における障害物の有無を察知することができる。ロボット2100は、上部カメラ2103、下部カメラ2106および障害物センサ2107を用いて、周囲の環境を認識し、安全に移動することが可能である。 The upper camera 2103 and the lower camera 2106 have a function of imaging the surroundings of the robot 2100. The obstacle sensor 2107 can detect the presence or absence of an obstacle in the traveling direction when the robot 2100 moves forward using the moving mechanism 2108. The robot 2100 can recognize the surrounding environment using the upper camera 2103, the lower camera 2106, and the obstacle sensor 2107, and can move safely.
図50(B)に示す飛行体2120は、演算装置2121と、プロペラ2123と、カメラ2122と、を有し、自立して飛行する機能を有する。 A flying object 2120 illustrated in FIG. 50B includes a calculation device 2121, a propeller 2123, and a camera 2122, and has a function of flying independently.
飛行体2120において、演算装置2121およびカメラ2122に上記電子部品を用いることができる。 In the flying object 2120, the electronic components can be used for the arithmetic device 2121 and the camera 2122.
図50(C)は、自動車の一例を示す外観図である。自動車2980は、カメラ2981等を有する。また、自動車2980は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車2980は、カメラ2981が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。 FIG. 50C is an external view illustrating an example of an automobile. The automobile 2980 has a camera 2981 and the like. The automobile 2980 includes various sensors such as an infrared radar, a millimeter wave radar, and a laser radar. The automobile 2980 can analyze an image taken by the camera 2981, determine surrounding traffic conditions such as the presence or absence of a pedestrian, and perform automatic driving.
図50(D)に、互いに別々の言語で話す複数の人間のコミュニケーションにおいて、携帯電子機器2130に同時通訳を行わせる状況を示す。 FIG. 50D illustrates a situation in which the portable electronic device 2130 performs simultaneous interpretation in communication between a plurality of people who speak in different languages.
携帯電子機器2130は、マイクロフォンおよびスピーカ等を有し、使用者の話し声を認識してそれを話し相手の話す言語に翻訳する機能を有する。 The portable electronic device 2130 includes a microphone, a speaker, and the like, and has a function of recognizing a user's speaking voice and translating it into a language spoken by the speaking partner.
また、図50(D)において、使用者は携帯型マイクロフォン2131を有する。携帯型マイクロフォン2131は、無線通信機能を有し、検知した音声を携帯電子機器2130に送信する機能を有する。 In FIG. 50D, the user has a portable microphone 2131. The portable microphone 2131 has a wireless communication function and a function of transmitting detected sound to the portable electronic device 2130.
図51(A)は、ペースメーカの一例を示す断面模式図である。 FIG. 51A is a schematic cross-sectional view showing an example of a pacemaker.
ペースメーカ本体5300は、バッテリー5301a、5301bと、レギュレータと、制御回路と、アンテナ5304と、右心房へのワイヤ5302、右心室へのワイヤ5303とを少なくとも有している。 The pacemaker body 5300 includes at least batteries 5301a and 5301b, a regulator, a control circuit, an antenna 5304, a wire 5302 to the right atrium, and a wire 5303 to the right ventricle.
ペースメーカ本体5300は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈5305及び上大静脈5306を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。 The pacemaker body 5300 is placed in the body by surgery, and two wires pass through the human subclavian vein 5305 and superior vena cava 5306, one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be.
また、アンテナ5304で電力が受信でき、その電力は複数のバッテリー5301a、5301bに充電され、ペースメーカの交換頻度を少なくすることができる。ペースメーカ本体5300は複数のバッテリーを有しているため、安全性が高く、一方が故障したとしてももう一方が機能させることができるため、補助電源としても機能する。 In addition, power can be received by the antenna 5304, and the power is charged in a plurality of batteries 5301a and 5301b, so that the frequency of pacemaker replacement can be reduced. Since the pacemaker body 5300 has a plurality of batteries, it is highly safe, and even if one of the pacemakers breaks down, the other can function, and thus functions as an auxiliary power source.
また、電力を受信できるアンテナ5304とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。 In addition to an antenna 5304 that can receive power, an antenna that can transmit physiological signals may be provided. For example, physiological signals such as a pulse, a respiratory rate, a heart rate, and a body temperature can be confirmed by an external monitor device. A system for monitoring cardiac activity may be configured.
図51(B)に示すセンサ5900は、接着パッド等を用いて人体に取り付けられる。センサ5900は、配線5932を介して人体に取り付けられた電極5931等に信号を与えて心拍数、心電図等の生体情報等を取得する。取得された情報は無線信号として、読み取り器等の端末に送信される。 A sensor 5900 illustrated in FIG. 51B is attached to a human body using an adhesive pad or the like. The sensor 5900 gives a signal to the electrode 5931 or the like attached to the human body via the wiring 5932 to acquire biological information such as a heart rate and an electrocardiogram. The acquired information is transmitted as a wireless signal to a terminal such as a reader.
図52は、掃除ロボットの一例を示す模式図である。 FIG. 52 is a schematic diagram illustrating an example of a cleaning robot.
掃除ロボット5100は、上面に配置されたディスプレイ5101、側面に配置された複数のカメラ5102、ブラシ5103、操作ボタン5104を有する。また図示されていないが、掃除ロボット5100の下面には、タイヤ、吸い込み口等が備えられている。掃除ロボット5100は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット5100は、無線による通信手段を備えている。 The cleaning robot 5100 includes a display 5101 disposed on the upper surface, a plurality of cameras 5102 disposed on the side surface, brushes 5103, and operation buttons 5104. Although not shown, the lower surface of the cleaning robot 5100 is provided with a tire, a suction port, and the like. In addition, the cleaning robot 5100 includes various sensors such as an infrared sensor, an ultrasonic sensor, an acceleration sensor, a piezo sensor, an optical sensor, and a gyro sensor. Moreover, the cleaning robot 5100 includes a wireless communication unit.
掃除ロボット5100は自走し、ゴミ5120を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。 The cleaning robot 5100 is self-propelled, can detect the dust 5120, and can suck the dust from the suction port provided on the lower surface.
また、掃除ロボット5100はカメラ5102が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ5103に絡まりそうな物体を検知した場合は、ブラシ5103の回転を止めることができる。 In addition, the cleaning robot 5100 can analyze an image captured by the camera 5102 and determine whether there is an obstacle such as a wall, furniture, or a step. In addition, when an object that is likely to be entangled with the brush 5103 such as wiring is detected by image analysis, the rotation of the brush 5103 can be stopped.
ディスプレイ5101には、バッテリーの残量や、吸引したゴミの量などを表示することができる。掃除ロボット5100が走行した経路をディスプレイ5101に表示させてもよい。また、ディスプレイ5101をタッチパネルとし、操作ボタン5104をディスプレイ5101に設けてもよい。 The display 5101 can display the remaining battery level, the amount of dust sucked, and the like. The route on which the cleaning robot 5100 has traveled may be displayed on the display 5101. Alternatively, the display 5101 may be a touch panel, and the operation buttons 5104 may be provided on the display 5101.
掃除ロボット5100は、スマートフォンなどの携帯電子機器5140と通信することができる。カメラ5102が撮影した画像は、携帯電子機器5140に表示させることができる。そのため、掃除ロボット5100の持ち主は、外出先からでも、部屋の様子を知ることができる。また、ディスプレイ5101の表示をスマートフォンなどの携帯電子機器で確認することもできる。 The cleaning robot 5100 can communicate with a portable electronic device 5140 such as a smartphone. An image captured by the camera 5102 can be displayed on the portable electronic device 5140. Therefore, the owner of the cleaning robot 5100 can know the state of the room even when away from home. In addition, the display on the display 5101 can be confirmed with a portable electronic device such as a smartphone.
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。 For example, a memory device including the semiconductor device of one embodiment of the present invention can hold control information, a control program, and the like of the above electronic devices for a long period. With the use of the semiconductor device according to one embodiment of the present invention, a highly reliable electronic device can be realized.
また、例えば、上述した電子機器の演算装置などに、上記AIシステムが組み込まれたICを用いることができる。これにより、本実施の形態に示す電子機器は、AIシステムによって、状況に応じた的確な動作を、低消費電力で行うことができる。 In addition, for example, an IC in which the AI system is incorporated can be used in the arithmetic device of the electronic device described above. Accordingly, the electronic device described in this embodiment can perform an accurate operation according to the situation with low power consumption by using the AI system.
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and examples.
本実施例では、絶縁膜上に金属化合物が形成された試料の、金属化合物のシート抵抗を評価した結果について説明する。シート抵抗測定器には、測定上限が6.0×106Ω/sq.であるものを用いた。 In this example, the result of evaluating the sheet resistance of a metal compound of a sample in which the metal compound is formed on an insulating film will be described. The sheet resistance measuring instrument has a measurement upper limit of 6.0 × 10 6 Ω / sq. The thing which is is used.
以下に、シート抵抗の評価に用いた試料1A乃至試料1Fの作製方法について説明する。また、試料1A乃至試料1Fの、金属化合物のシート抵抗を図53に示す。 Hereinafter, a method for manufacturing Sample 1A to Sample 1F used for evaluation of sheet resistance will be described. In addition, FIG. 53 shows the sheet resistance of the metal compound of Samples 1A to 1F.
試料1Aの作製方法について説明する。シリコンを含む基板の表面を、塩化水素(HCl)雰囲気で熱処理し、基板上に100nmの酸化シリコン膜を形成した。次に、酸化シリコン膜上に、基板温度を200℃とし、Hf(NMe2)4を含む固体を昇華させた原料ガス、酸化剤としてO3ガス、およびO2ガスを用いたALD法によって、膜厚10nmの酸化ハフニウム膜を形成した。次に、形成した酸化ハフニウム膜に対して、窒素雰囲気にて400℃の温度で1時間の加熱処理を行い、連続して酸素雰囲気にて400℃の温度で1時間の加熱処理を行った。加熱処理後、酸化ハフニウム膜上に、スパッタリング法によって、Ti:Al=1:1[原子数比]のターゲットを用い、窒素を含む雰囲気にて、膜厚20nmの金属化合物を形成した。得られた金属化合物は、チタン、アルミニウム、および窒素を含んでおり、TiAlNxと表記することができる。試料1Aの金属化合物のシート抵抗を測定したところ、3.4×102Ω/sq.であった。 A method for manufacturing Sample 1A will be described. The surface of the substrate containing silicon was heat-treated in a hydrogen chloride (HCl) atmosphere to form a 100 nm silicon oxide film on the substrate. Next, a film thickness of 10 nm is formed on the silicon oxide film by an ALD method using a source gas obtained by sublimating a solid containing Hf (NMe 2) 4 at a substrate temperature of 200 ° C., O 3 gas, and O 2 gas as an oxidizing agent. The hafnium oxide film was formed. Next, the formed hafnium oxide film was subjected to a heat treatment at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere, and continuously subjected to a heat treatment at a temperature of 400 ° C. for 1 hour in an oxygen atmosphere. After the heat treatment, a 20 nm-thick metal compound was formed on the hafnium oxide film by a sputtering method using a target of Ti: Al = 1: 1 [atomic ratio] in an atmosphere containing nitrogen. The obtained metal compound contains titanium, aluminum, and nitrogen, and can be expressed as TiAlNx. When the sheet resistance of the metal compound of Sample 1A was measured, it was 3.4 × 10 2 Ω / sq. Met.
次に、試料1Bの作製方法について説明する。試料1Aと同様に、基板上に酸化シリコン膜を形成する。次に、酸化シリコン膜上に、スパッタリング法によって、酸化アルミニウム(Al2O3)を含むターゲットを用い、アルゴンと酸素を含む雰囲気にて、膜厚14nmの酸化アルミニウム膜を形成した。次に、試料1Aと同様に、酸化アルミニウム膜上に、金属化合物を形成した。試料1Bの金属化合物のシート抵抗を測定したところ、3.8×102Ω/sq.であった。 Next, a method for manufacturing Sample 1B will be described. Similar to the sample 1A, a silicon oxide film is formed on the substrate. Next, an aluminum oxide film having a thickness of 14 nm was formed over the silicon oxide film by a sputtering method using a target containing aluminum oxide (Al 2 O 3 ) in an atmosphere containing argon and oxygen. Next, similarly to the sample 1A, a metal compound was formed on the aluminum oxide film. When the sheet resistance of the metal compound of Sample 1B was measured, it was 3.8 × 10 2 Ω / sq. Met.
次に、試料1Cの作製方法について説明する。試料1Aと同様に、基板上に酸化シリコン膜を形成する。次に、酸化シリコン膜上に、流量5sccmのシラン(SiH4)および流量1000sccmの一酸化二窒素(N2O)を原料ガスとし、反応室の圧力を133Pa、基板温度を325℃、13.56MHzの高周波電源を用いて45Wの高周波電力を平行平板電極に供給したPECVD法によって、膜厚100nmの酸化窒化シリコン(SiON)膜を形成した。次に、試料1Aと同様に、酸化窒化シリコン膜上に、金属化合物を形成した。試料1Cの金属化合物のシート抵抗を測定したところ、3.6×102Ω/sq.であった。 Next, a method for manufacturing Sample 1C will be described. Similar to the sample 1A, a silicon oxide film is formed on the substrate. Next, on the silicon oxide film, silane (SiH 4) with a flow rate of 5 sccm and dinitrogen monoxide (N 2 O) with a flow rate of 1000 sccm are used as source gases, the reaction chamber pressure is 133 Pa, the substrate temperature is 325 ° C., and the high frequency is 13.56 MHz. A silicon oxynitride (SiON) film having a thickness of 100 nm was formed by PECVD using a power source and supplying high frequency power of 45 W to the parallel plate electrodes. Next, a metal compound was formed over the silicon oxynitride film similarly to the sample 1A. When the sheet resistance of the metal compound of Sample 1C was measured, it was 3.6 × 10 2 Ω / sq. Met.
次に、試料1Dの作製方法について説明する。試料1Aと同様に、基板上に酸化シリコン膜、および酸化ハフニウム膜を形成し、加熱処理を行った。加熱処理後、酸化ハフニウム膜上に、金属化合物を形成した。金属化合物の形成後、窒素雰囲気にて400℃の温度で1時間の加熱処理を行った。試料1Dの金属化合物のシート抵抗を測定したところ、3.9×102Ω/sq.であった。金属化合物の形成後、加熱処理を行うことで、該加熱処理を行わない試料1Aと比較した。その結果、金属化合物のシート抵抗値はわずかに増加したものの、1.0×103Ω/sq.以下であった。配線として使用することができる材料は、シート抵抗値が2.4×103Ω/sq.以下の材料であり、好ましくは1.0×103Ω/sq.以下である。よって、酸化ハフニウム膜上の金属化合物は、加熱処理を行っても、配線として使用することができる低い抵抗値を保持する。 Next, a method for manufacturing Sample 1D will be described. Similar to Sample 1A, a silicon oxide film and a hafnium oxide film were formed over the substrate, and heat treatment was performed. After the heat treatment, a metal compound was formed over the hafnium oxide film. After the formation of the metal compound, heat treatment was performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere. When the sheet resistance of the metal compound of Sample 1D was measured, it was 3.9 × 10 2 Ω / sq. Met. After the formation of the metal compound, a heat treatment was performed, which was compared with Sample 1A in which the heat treatment was not performed. As a result, although the sheet resistance value of the metal compound slightly increased, 1.0 × 10 3 Ω / sq. It was the following. The material that can be used as the wiring has a sheet resistance value of 2.4 × 10 3 Ω / sq. The following materials, preferably 1.0 × 10 3 Ω / sq. It is as follows. Therefore, the metal compound over the hafnium oxide film retains a low resistance value that can be used as a wiring even when heat treatment is performed.
次に、試料1Eの作製方法について説明する。試料1Bと同様に、基板上に酸化シリコン膜、および酸化アルミニウム膜を形成し、加熱処理を行った。加熱処理後、酸化アルミニウム膜上に、金属化合物を形成した。金属化合物の形成後、窒素雰囲気にて400℃の温度で1時間の加熱処理を行った。試料1Eの金属化合物のシート抵抗を測定したところ、4.1×102Ω/sq.であった。金属化合物の形成後、加熱処理を行うことで、該加熱処理を行っていない試料1Bと比較した。その結果、金属化合物のシート抵抗値はわずかに増加したものの、1.0×103Ω/sq.以下を維持した。よって、酸化アルミニウム膜上の金属化合物は、加熱処理を行っても、配線として使用することができる。 Next, a method for manufacturing Sample 1E will be described. Similarly to the sample 1B, a silicon oxide film and an aluminum oxide film were formed over the substrate, and heat treatment was performed. After the heat treatment, a metal compound was formed over the aluminum oxide film. After the formation of the metal compound, heat treatment was performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere. When the sheet resistance of the metal compound of Sample 1E was measured, 4.1 × 10 2 Ω / sq. Met. After the formation of the metal compound, heat treatment was performed to compare with Sample 1B that was not subjected to the heat treatment. As a result, although the sheet resistance value of the metal compound slightly increased, 1.0 × 10 3 Ω / sq. The following were maintained: Therefore, the metal compound over the aluminum oxide film can be used as a wiring even when heat treatment is performed.
次に、試料1Fの作製方法について説明する。試料1Cと同様に、基板上に酸化シリコン膜、および酸化窒化シリコン膜を形成し、加熱処理を行った。加熱処理後、酸化窒化シリコン膜上に、金属化合物を形成した。金属化合物の形成後、窒素雰囲気にて400℃の温度で1時間の加熱処理を行った。試料1Fの金属化合物のシート抵抗を測定したところ、3.8×102Ω/sq.であった。金属化合物の形成後、加熱処理を行うことで、該加熱処理を行っていない試料1Cと比較した。その結果、金属化合物のシート抵抗値はわずかに増加したものの、1.0×103Ω/sq.以下を維持した。よって、酸化窒化シリコン膜上の金属化合物は、加熱処理を行っても、配線として使用することができる。 Next, a method for manufacturing Sample 1F will be described. Similar to Sample 1C, a silicon oxide film and a silicon oxynitride film were formed over the substrate, and heat treatment was performed. After the heat treatment, a metal compound was formed over the silicon oxynitride film. After the formation of the metal compound, heat treatment was performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere. When the sheet resistance of the metal compound of Sample 1F was measured, it was 3.8 × 10 2 Ω / sq. Met. After the formation of the metal compound, heat treatment was performed to compare with the sample 1C that was not subjected to the heat treatment. As a result, although the sheet resistance value of the metal compound slightly increased, 1.0 × 10 3 Ω / sq. The following were maintained: Therefore, the metal compound over the silicon oxynitride film can be used as a wiring even when heat treatment is performed.
本実施例は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。 This example can be implemented in combination with any of the structures described in the other embodiments as appropriate.
100 容量素子
100a 容量素子
100b 容量素子
110 導電体
112 導電体
120 導電体
130 絶縁体
150 絶縁体
200 トランジスタ
200a トランジスタ
200b トランジスタ
203 導電体
204 導電体
205 導電体
206 導電体
210 絶縁体
212 絶縁体
214 絶縁体
216 絶縁体
218 導電体
220 絶縁体
222 絶縁体
224 絶縁体
230 酸化物
230a 酸化物
230A 酸化膜
230b 酸化物
230B 酸化膜
230c 酸化物
230C 酸化膜
231 領域
231a 領域
231b 領域
232 領域
232a 領域
232b 領域
234 領域
239 領域
240 導電体
242 層
242A 膜
243 化合物層
243a 化合物層
243b 化合物層
246 導電体
248 導電体
250 絶縁体
250A 絶縁膜
252 金属酸化物
252A 金属酸化膜
260 導電体
260a 導電体
260A 導電膜
260b 導電体
260B 導電膜
270 絶縁体
270A 絶縁膜
271 絶縁体
271A 絶縁膜
272 絶縁体
272A 絶縁膜
273 絶縁体
274 絶縁体
275 絶縁体
276 絶縁体
280 絶縁体
282 絶縁体
284 絶縁体
300 トランジスタ
311 基板
313 半導体領域
314a 低抵抗領域
314b 低抵抗領域
315 絶縁体
316 導電体
320 絶縁体
322 絶縁体
324 絶縁体
326 絶縁体
328 導電体
330 導電体
350 絶縁体
352 絶縁体
354 絶縁体
356 導電体
360 絶縁体
362 絶縁体
364 絶縁体
366 導電体
370 絶縁体
372 絶縁体
374 絶縁体
376 導電体
380 絶縁体
382 絶縁体
384 絶縁体
386 導電体
400 トランジスタ
403 導電体
405 導電体
423a 化合物層
430c 酸化物
431a 酸化物
431b 酸化物
432a 酸化物
432b 酸化物
442 層
450 絶縁体
452 金属酸化物
460 導電体
460a 導電体
460b 導電体
470 絶縁体
472 絶縁体
600 セル
600a セル
600b セル
610 回路
620 回路
650a メモリセル
650b メモリセル
1001 配線
1002 配線
1003 配線
1004 配線
1005 配線
1006 配線
1007 配線
1008 配線
1010 配線
100 capacitive element 100a capacitive element 100b capacitive element 110 conductor 112 conductor 120 conductor 130 insulator 150 insulator 200 transistor 200a transistor 200b transistor 203 conductor 204 conductor 205 conductor 206 conductor 210 insulator 210 insulator 212 insulator 214 insulation Body 216 insulator 218 conductor 220 insulator 222 insulator 224 insulator 230 oxide 230a oxide 230A oxide film 230b oxide 230B oxide film 230c oxide 230C oxide film 231 region 231a region 231b region 232 region 232a region 232b region 234 Region 239 region 240 conductor 242 layer 242A film 243 compound layer 243a compound layer 243b compound layer 246 conductor 248 conductor 250 insulator 250A insulating film 252 metal oxide 252A metal oxide film 260 conductor 260a conductor 260A conductive film 260b conductor 260B conductive film 270 insulator 270A insulating film 271 insulator 271A insulator 272 insulator 272A insulator 273 insulator 274 insulator 275 insulator 276 insulator 280 Insulator 282 insulator 284 insulator 300 transistor 311 substrate 313 semiconductor region 314a low resistance region 314b low resistance region 315 insulator 316 conductor 320 insulator 322 insulator 324 insulator 326 insulator 328 conductor 330 conductor 350 insulator 352 insulator 354 insulator 356 conductor 360 insulator 362 insulator 364 insulator 366 conductor 370 insulator 372 insulator 374 insulator 376 conductor 380 insulator 382 insulator 384 insulator 386 conductor 400 transistor 403 conductor 405 conductor 423a compound layer 430c oxide 431a oxide 431b oxide 432a oxide 432b oxide 442 layer 450 insulator 452 metal oxide 460 conductor 460a conductor 460b conductor 470 insulator 472 insulator 600 cell 600a cell 600b cell 610 circuit 620 circuit 650a memory cell 650b memory cell 1001 wiring 1002 wiring 1003 wiring 1004 wiring 1005 wiring 1006 wiring 1007 wiring 1008 wiring 1010 wiring
Claims (9)
前記トランジスタは、
第1の導電体と、
前記第1の導電体上の第1の絶縁体と、
前記第1の絶縁体上の酸化物と、
前記酸化物上の第2の絶縁体と、
前記第2の絶縁体上の第2の導電体と、
前記酸化物上の金属原子を有する化合物層と、
前記化合物層上の第3の導電体と、を有し、
前記第1の絶縁体は、前記第1の導電体の少なくとも一部を露出する開口を有し、
前記酸化物は、
第1の領域と、第2の領域と、前記第1の領域および前記第2の領域の間に位置する第3の領域と、を有し、
前記第1の領域は、前記第1の絶縁体と重畳し、
前記第2の領域は、前記化合物層、および前記第3の導電体と重畳し、
前記第3の導電体は、前記開口を介して、前記第1の導電体と接していることを特徴とする半導体装置。 A semiconductor device having a transistor,
The transistor is
A first conductor;
A first insulator on the first conductor;
An oxide on the first insulator;
A second insulator on the oxide;
A second conductor on the second insulator;
A compound layer having a metal atom on the oxide;
A third conductor on the compound layer,
The first insulator has an opening exposing at least a part of the first conductor;
The oxide is
A first region; a second region; and a third region located between the first region and the second region;
The first region overlaps with the first insulator;
The second region overlaps with the compound layer and the third conductor;
The semiconductor device, wherein the third conductor is in contact with the first conductor through the opening.
前記トランジスタは、
第1の導電体と、
前記第1の導電体上の第1の絶縁体と、
前記第1の絶縁体上の酸化物と、
前記酸化物上の第2の絶縁体と、
前記第2の絶縁体上の第2の導電体と、
前記酸化物上の金属原子を有する化合物層と、
前記化合物層上の第3の導電体と、を有し、
前記第1の絶縁体は、前記第1の導電体の少なくとも一部を露出する開口を有し、
前記酸化物は、
第1の領域と、第2の領域と、前記第1の領域および前記第2の領域の間に位置する第3の領域と、を有し、
前記第1の領域は、前記第1の絶縁体と重畳し、かつ、前記第3の領域よりも高抵抗であり、
前記第2の領域は、前記化合物層、および前記第3の導電体と重畳し、かつ、前記第1の領域及び前記第3の領域よりも低抵抗であり、
前記第3の導電体は、前記開口を介して、前記第1の導電体と接していることを特徴とする半導体装置。 A semiconductor device having a transistor,
The transistor is
A first conductor;
A first insulator on the first conductor;
An oxide on the first insulator;
A second insulator on the oxide;
A second conductor on the second insulator;
A compound layer having a metal atom on the oxide;
A third conductor on the compound layer,
The first insulator has an opening exposing at least a part of the first conductor;
The oxide is
A first region; a second region; and a third region located between the first region and the second region;
The first region overlaps with the first insulator and has a higher resistance than the third region;
The second region overlaps with the compound layer and the third conductor, and has a lower resistance than the first region and the third region,
The semiconductor device, wherein the third conductor is in contact with the first conductor through the opening.
前記酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を有することを特徴とする半導体装置。 In claim 1 or claim 2,
The oxide includes In, an element M (M is Al, Ga, Y, or Sn), and Zn.
前記酸化物は、原子数比において、前記元素Mよりも前記Inの方が多いことを特徴とする半導体装置。 In claim 3,
The semiconductor device is characterized in that the oxide has more In than the element M in the atomic ratio.
前記化合物層と、前記第3の導電体とは、同じ金属原子を有することを特徴とする半導体装置。 In any one of Claims 1 thru | or 4,
The semiconductor device, wherein the compound layer and the third conductor have the same metal atom.
前記化合物層と、前記第3の導電体は、アルミニウム、ルテニウム、チタン、タンタル、クロム、およびタングステンの少なくとも一を有する、ことを特徴とする半導体装置。 In any one of Claims 1 thru | or 5,
The semiconductor layer, wherein the compound layer and the third conductor include at least one of aluminum, ruthenium, titanium, tantalum, chromium, and tungsten.
前記化合物層と、前記第3の導電体は、アルミニウム及びチタンを有する、ことを特徴とする半導体装置。 In any one of Claims 1 thru | or 6,
The semiconductor layer, wherein the compound layer and the third conductor include aluminum and titanium.
前記化合物層は、窒素を有する、ことを特徴とする半導体装置。 In any one of Claims 1 thru | or 7,
The semiconductor device is characterized in that the compound layer contains nitrogen.
前記トランジスタは、ノーマリオフ型である、ことを特徴とする半導体装置。 In any one of Claims 1 thru | or 8,
The semiconductor device is a normally-off transistor.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021038361A1 (en) * | 2019-08-30 | 2021-03-04 | 株式会社半導体エネルギー研究所 | Semiconductor device |
WO2021038363A1 (en) * | 2019-08-29 | 2021-03-04 | 株式会社半導体エネルギー研究所 | Semiconductor device, electronic apparatus |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080203387A1 (en) * | 2007-02-28 | 2008-08-28 | Samsung Electronics Co., Ltd | Thin film transistor and method of manufacturing the same |
JP2011228622A (en) * | 2010-03-30 | 2011-11-10 | Sony Corp | Thin film transistor, manufacturing method thereof, and display device |
JP2016001736A (en) * | 2014-05-23 | 2016-01-07 | 株式会社半導体エネルギー研究所 | Method of manufacturing semiconductor device |
WO2016016776A1 (en) * | 2014-07-31 | 2016-02-04 | 株式会社半導体エネルギー研究所 | Semiconductor device and method for evaluating semiconductor device |
JP2016074580A (en) * | 2014-02-21 | 2016-05-12 | 株式会社半導体エネルギー研究所 | Semiconductor film, transistor and semiconductor device, and display device and electronic apparatus |
JP2016167591A (en) * | 2015-03-03 | 2016-09-15 | 株式会社半導体エネルギー研究所 | Semiconductor device and method of manufacturing the same, and electronic equipment |
US20170104018A1 (en) * | 2015-10-12 | 2017-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor Device and Method for Manufacturing Semiconductor Device |
-
2017
- 2017-05-31 JP JP2017107499A patent/JP2018206828A/en not_active Withdrawn
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080203387A1 (en) * | 2007-02-28 | 2008-08-28 | Samsung Electronics Co., Ltd | Thin film transistor and method of manufacturing the same |
JP2008219008A (en) * | 2007-02-28 | 2008-09-18 | Samsung Electronics Co Ltd | Thin-film transistor and method of manufacturing the same |
JP2011228622A (en) * | 2010-03-30 | 2011-11-10 | Sony Corp | Thin film transistor, manufacturing method thereof, and display device |
JP2016074580A (en) * | 2014-02-21 | 2016-05-12 | 株式会社半導体エネルギー研究所 | Semiconductor film, transistor and semiconductor device, and display device and electronic apparatus |
US20160197193A1 (en) * | 2014-02-21 | 2016-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor film, transistor, semiconductor device, display device, and electronic appliance |
JP2016001736A (en) * | 2014-05-23 | 2016-01-07 | 株式会社半導体エネルギー研究所 | Method of manufacturing semiconductor device |
US20170125553A1 (en) * | 2014-05-23 | 2017-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
WO2016016776A1 (en) * | 2014-07-31 | 2016-02-04 | 株式会社半導体エネルギー研究所 | Semiconductor device and method for evaluating semiconductor device |
JP2016167591A (en) * | 2015-03-03 | 2016-09-15 | 株式会社半導体エネルギー研究所 | Semiconductor device and method of manufacturing the same, and electronic equipment |
US20170104018A1 (en) * | 2015-10-12 | 2017-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor Device and Method for Manufacturing Semiconductor Device |
JP2017076785A (en) * | 2015-10-12 | 2017-04-20 | 株式会社半導体エネルギー研究所 | Semiconductor device and semiconductor device manufacturing method |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021038363A1 (en) * | 2019-08-29 | 2021-03-04 | 株式会社半導体エネルギー研究所 | Semiconductor device, electronic apparatus |
WO2021038361A1 (en) * | 2019-08-30 | 2021-03-04 | 株式会社半導体エネルギー研究所 | Semiconductor device |
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