JP2018200911A - Glass circuit board and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、キャパシタを内蔵したガラス回路基板及びその製造方法に関する。 The present invention relates to a glass circuit board with a built-in capacitor and a method for manufacturing the same.
電子機器の高機能化及び小型化に伴って、半導体装置を構成する配線基板の高密度化の要求が高まっている。その中で、回路配線の微細化に合わせて、抵抗、キャパシタ、インダクタのような受動部品も更なる小型化が求められている。更なる小型化要求は非常に高いレベルで求められおり、これら受動部品の小型化と基板表面への高密度実装のみでは限界がある。そこでこのような問題を解決すべく、実装基板に受動素子を内蔵化する技術が提案されている(特許文献1)。特許文献1の方法では、受動素子を印刷や真空成膜法などで形成することで多層基板内に内蔵し小型化を可能としている。さらに受動素子を多層基板内に形成することによって配線長を短くすることが可能となるため、高周波ノイズを軽減することが出来る。
With the increase in functionality and miniaturization of electronic devices, there is an increasing demand for higher density wiring boards that constitute semiconductor devices. In response, miniaturization of passive components such as resistors, capacitors, and inductors is required in accordance with miniaturization of circuit wiring. There is a demand for further miniaturization at a very high level, and there is a limit only to miniaturization of these passive components and high-density mounting on the substrate surface. In order to solve such problems, a technique for incorporating a passive element in a mounting substrate has been proposed (Patent Document 1). In the method of
一方基板の材料としては、一般的にガラスエポキシ樹脂に代表される有機材料が用いられているが、近年ガラスへの穴あけ技術の進歩により、例えば、300μm厚のガラスに対して100μm以下の小径スルーホールを150μmピッチ以下で形成できるようになってきている。このことからガラス材料を用いた電子回路基板が注目されている。 On the other hand, an organic material typified by glass epoxy resin is generally used as the material of the substrate. However, due to the recent progress in the drilling technology for glass, for example, a small through-hole of 100 μm or less for 300 μm thick glass. Holes can be formed with a pitch of 150 μm or less. For this reason, electronic circuit boards using glass materials have attracted attention.
ガラス材料をコアに用いた回路基板(以下、ガラス回路基板という)は、ガラスの線熱膨張係数(CTE)が2ppm〜8ppmと小さく、シリコンチップと整合するため実装信頼性が高く、さらに平坦性に優れるため高精度な実装が可能になる。加えて、平坦性に優れるために微細配線形成性、高速伝送性にも優れている。さらにガラスの透明性、化学的安定性、高弾性、かつ安価である特徴を生かした電子回路基板への応用が研究されており、半導体装置用インターポーザー、撮像素子用回路基板、通信機器用のLC分波器(デュプレクサ)等の製品化が期待されている。これらガラスをコアとする電子回路にはデカップリングコンデンサーやLC回路等を形成する必要性があることから、キャパシタを内蔵する要求が高まってきている。 A circuit board using a glass material as a core (hereinafter referred to as a glass circuit board) has a low coefficient of linear thermal expansion (CTE) of 2 ppm to 8 ppm, and is matched with a silicon chip for high mounting reliability and flatness. High-precision mounting is possible because of its superiority. In addition, since it is excellent in flatness, it is excellent in fine wiring formability and high-speed transmission property. In addition, applications to electronic circuit boards that take advantage of the transparency, chemical stability, high elasticity, and low cost of glass have been studied. For semiconductor device interposers, image sensor circuit boards, and communication equipment. Commercialization of LC demultiplexers (duplexers) is expected. Since there is a need to form a decoupling capacitor, an LC circuit, and the like in these electronic circuits having a glass core, there is an increasing demand for incorporating a capacitor.
しかしながら、従来のキャパシタ内蔵基板は、有機基板にキャビティーを設けチップコンデンサーを埋設する方法が行われていた。この方法では、チップコンデンサーの占有体積が大きくなるために、配線引き回しに制約が生じる問題があった。また、コア基板が有機基板である場合、チップコンデンサーの埋設により基板平坦性が低下する問題があった。さらにチップ部品との線熱膨張係数の差から、接続信頼性が低下する問題があった。 However, a conventional capacitor built-in substrate has been formed by providing a cavity in an organic substrate and embedding a chip capacitor. In this method, since the occupied volume of the chip capacitor is increased, there is a problem in that wiring is restricted. Further, when the core substrate is an organic substrate, there is a problem that the flatness of the substrate is lowered due to the embedding of the chip capacitor. Further, there is a problem that the connection reliability is lowered due to the difference in linear thermal expansion coefficient with the chip component.
また、有機コア基板を用いて多層回路内にMIM構造(Metal insulator Metal)のキャパシタを内蔵する場合、MIM構造の誘電体層と比較すると有機コア基板の線熱膨張係数が大きいことが原因で、熱サイクルによって誘電体層が剥離するか、あるいは誘電体層にクラックが生じる。そのため、キャパシタのショートあるいはオープン不良の発生に起因する信頼性低下の問題があった。 Further, when a capacitor having a MIM structure (Metal Insulator Metal) is built in a multilayer circuit using an organic core substrate, the linear thermal expansion coefficient of the organic core substrate is larger than that of a dielectric layer having a MIM structure. The dielectric layer peels off due to the thermal cycle, or a crack occurs in the dielectric layer. For this reason, there has been a problem of reduced reliability due to occurrence of short circuit or open failure of the capacitor.
本発明は、上述した問題を解決するためになされたものであり、電子回路、電子機器の小型化薄型化、高信頼化を可能とするMIM構造の薄膜キャパシタ(MIMキャパシタと称する。)を有するキャパシタ内蔵ガラス回路基板を提供することを課題とする。また、このMIMキャパシタを有するキャパシタ内蔵ガラス回路基板を歩留まり良く製造できることを課題とする。 The present invention has been made in order to solve the above-described problems, and has a thin film capacitor having an MIM structure (referred to as an MIM capacitor) that enables downsizing, thinning, and high reliability of electronic circuits and electronic devices. It is an object to provide a glass circuit board with a built-in capacitor. It is another object of the present invention to manufacture a capacitor built-in glass circuit board having the MIM capacitor with a high yield.
上記の課題を解決する手段として、本発明の請求項1に記載の発明は、貫通孔を介して表裏導通可能なガラス基材の少なくとも一方の面に、導体回路層と絶縁樹脂層とを交互に積層したビルドアップ層を備えたガラス回路基板において、
絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にMIMキャパシタが備えられており、
MIMキャパシタは、下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えており、
上部電極層は、絶縁樹脂層の上側に備えられた導体回路層と接続されており、
誘電体層の断面端部は、一部が順テーパー形状を備えていることを特徴とするガラス回路基板である。
As means for solving the above-mentioned problems, the invention according to
An MIM capacitor is provided between the lower and upper conductor circuit layers adjacent via the insulating resin layer,
The MIM capacitor includes a part of the lower conductor circuit layer, a dielectric layer, and an upper electrode layer.
The upper electrode layer is connected to the conductor circuit layer provided on the upper side of the insulating resin layer,
A cross-sectional end portion of the dielectric layer is a glass circuit board characterized in that a part thereof has a forward tapered shape.
また、請求項2に記載の発明は、貫通孔を介して表裏導通可能なガラス基材の少なくとも一方の面に、導体回路層と絶縁樹脂層とを交互に積層したビルドアップ層を備えたガラス回路基板において、
絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にMIMキャパシタが備えられており、
MIMキャパシタは、絶縁樹脂層の下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えており、
上部電極層は、絶縁樹脂層の上側の導体回路層と接続されており、
誘電体層の断面端部は、その全てが順テーパー形状を備えていることを特徴とするガラス回路基板である。
The invention described in claim 2 is a glass comprising a build-up layer in which a conductor circuit layer and an insulating resin layer are alternately laminated on at least one surface of a glass base material capable of conducting both front and back through a through hole. In the circuit board,
An MIM capacitor is provided between the lower and upper conductor circuit layers adjacent via the insulating resin layer,
The MIM capacitor includes a part of the conductor circuit layer below the insulating resin layer, a dielectric layer, and an upper electrode layer.
The upper electrode layer is connected to the conductor circuit layer on the upper side of the insulating resin layer,
The cross-sectional end of the dielectric layer is a glass circuit board characterized in that all of them have a forward tapered shape.
また、請求項3に記載の発明は、前記上部電極層は、平面視において前記誘電体層の内側に備えられていることを特徴とする請求項1または2に記載のガラス回路基板である。 The invention according to claim 3 is the glass circuit board according to claim 1 or 2, wherein the upper electrode layer is provided inside the dielectric layer in a plan view.
また、請求項4に記載の発明は、前記誘電体層は、平面視において前記下側の導体回路層の内側に備えられていることを特徴とする請求項1〜3のいずれかに記載のガラス回路基板である。 The invention according to claim 4 is characterized in that the dielectric layer is provided inside the lower conductor circuit layer in plan view. It is a glass circuit board.
また、請求項5に記載の発明は、前記下側の導体回路層と前記誘電体層の間に下部密着層を有し、前記上側の導体回路層と前記誘電体層の間に上部密着層を有する前記MIMキャパシタにおいて、
下部密着層と上部密着層とは同一材料からなり、
前記上部電極層と前記上部密着層とは平面視同一形状であり、且つ前記下部密着層とその層に接する前記誘電体層の下面とは平面視同一形状であることを特徴とする請求項1〜4のいずれかに記載のガラス回路基板である。
According to a fifth aspect of the present invention, there is provided a lower adhesion layer between the lower conductor circuit layer and the dielectric layer, and an upper adhesion layer between the upper conductor circuit layer and the dielectric layer. In the MIM capacitor having
The lower adhesion layer and the upper adhesion layer are made of the same material,
2. The upper electrode layer and the upper adhesion layer have the same shape in plan view, and the lower adhesion layer and the lower surface of the dielectric layer in contact with the layer have the same shape in plan view. It is a glass circuit board in any one of -4.
また、請求項6に記載の発明は、MIMキャパシタを内蔵したガラス回路基板の製造方法であって、
ガラス基材に貫通孔を形成する工程と、
導体回路層を形成する工程と、絶縁樹脂層を形成する工程と、絶縁樹脂層にビアを形成する工程と、をこの順に必要な回数だけ繰り返す工程Aと、
工程Aの中で、導体回路層の一部にMIMキャパシタを形成する工程と、を備えており、
MIMキャパシタを形成する工程は、
MIMキャパシタを形成する導体回路層の部位に、下部密着層と誘電体層をこの順に形成する工程と、
誘電体層の上にレジストパターンAを形成する工程と、
そのレジストパターンAをエッチングマスクとして誘電体層を除去する工程と、
レジストパターンAを剥離する工程と、
上部密着層とシード金属層をこの順に形成する工程と、
シード金属層の上にレジストパターンBを形成する工程と、
シード金属層を電極として電解めっきによって上部電極層を形成する工程と、
レジストパターンBを剥離する工程と、
上部電極層をエッチングマスクとしてシード金属層を除去する工程と、
シード金属層をエッチングマスクとして上部密着層を除去し、更に誘電体層をエッチングマスクとして下部密着層を除去する工程と、を備えており、
誘電体層を除去する工程は、誘電体層の端部の形状が順テーパー形状となる誘電体層除去手段を使用することを特徴とするガラス回路基板の製造方法である。
The invention according to claim 6 is a method of manufacturing a glass circuit board having a built-in MIM capacitor,
Forming a through hole in the glass substrate;
A step of repeating a step of forming a conductor circuit layer, a step of forming an insulating resin layer, and a step of forming a via in the insulating resin layer as many times as necessary in this order,
Forming a MIM capacitor in a part of the conductor circuit layer in step A, and
The process of forming the MIM capacitor is as follows:
Forming a lower adhesion layer and a dielectric layer in this order at a portion of the conductor circuit layer forming the MIM capacitor;
Forming a resist pattern A on the dielectric layer;
Removing the dielectric layer using the resist pattern A as an etching mask;
Removing the resist pattern A;
Forming an upper adhesion layer and a seed metal layer in this order;
Forming a resist pattern B on the seed metal layer;
Forming a top electrode layer by electrolytic plating using the seed metal layer as an electrode;
Removing the resist pattern B;
Removing the seed metal layer using the upper electrode layer as an etching mask;
Removing the upper adhesion layer using the seed metal layer as an etching mask, and further removing the lower adhesion layer using the dielectric layer as an etching mask.
The step of removing the dielectric layer is a method of manufacturing a glass circuit board using dielectric layer removing means in which the shape of the end portion of the dielectric layer is a forward tapered shape.
また、請求項7に記載の発明は、前記上部密着層と前記下部密着層に同一材料を使用したことを特徴とする請求項6に記載のガラス回路基板の製造方法である。 The invention according to claim 7 is the method for producing a glass circuit board according to claim 6, wherein the same material is used for the upper adhesion layer and the lower adhesion layer.
また、請求項8に記載の発明は、前記上部電極層が、平面視において前記誘電体層の内側に形成されるように前記レジストパターンAを形成することを特徴とする請求項6または7に記載のガラス回路基板の製造方法である。 The invention according to claim 8 is characterized in that the resist pattern A is formed so that the upper electrode layer is formed inside the dielectric layer in plan view. It is a manufacturing method of the glass circuit board of description.
また、請求項9に記載の発明は、前記誘電体層が、平面視において前記MIMキャパシタを形成する導体回路層の内側に形成されるように前記レジストパターンBを形成することを特徴とする請求項6〜8のいずれかに記載のガラス回路基板の製造方法である。 The invention according to claim 9 is characterized in that the resist pattern B is formed so that the dielectric layer is formed inside a conductor circuit layer forming the MIM capacitor in plan view. It is a manufacturing method of the glass circuit board in any one of claim | item 6 -8.
本発明のキャパシタ内蔵ガラス回路基板によれば、基材として線熱膨張係数が低く、弾性率が高いガラスを使用しているため、熱サイクルによる寸法変動が少ない電子部品を製造することが出来る。そのため、熱サイクルをかけたときの電子部品を構成する電子回路の接続信頼性、外部接続端子の接続信頼性を確保することが出来る。 According to the glass circuit board with a built-in capacitor according to the present invention, since a glass having a low coefficient of linear thermal expansion and a high elastic modulus is used as a base material, it is possible to manufacture an electronic component with little dimensional variation due to thermal cycling. Therefore, it is possible to ensure the connection reliability of the electronic circuit constituting the electronic component and the connection reliability of the external connection terminal when the heat cycle is applied.
さらに本発明のキャパシタ内蔵ガラス回路基板の内蔵キャパシタは、導体回路層中の下部電極領域と、下部電極層上に形成される誘電体層と、その誘電体層上に形成される上部電極層からなり、且つ、誘電体層の端部形状は、ガラス基材面からガラス基材の遠方面に向かって少なくとも一部分に順テーパー形状を有していることにより、上部電極層を歩留まり良く形成でき、且つ、厚みのバラつきを低減できる。そのため、電気的信頼性の高いキャパシタ内蔵ガラス回路基板を、高い歩留りで提供することが可能となる。 Further, the built-in capacitor of the glass circuit board with built-in capacitor according to the present invention includes a lower electrode region in the conductor circuit layer, a dielectric layer formed on the lower electrode layer, and an upper electrode layer formed on the dielectric layer. And the end shape of the dielectric layer has a forward taper shape at least partially from the glass substrate surface toward the far surface of the glass substrate, so that the upper electrode layer can be formed with high yield. And the variation in thickness can be reduced. Therefore, it is possible to provide a capacitor-embedded glass circuit board with high electrical reliability at a high yield.
本発明のキャパシタ内蔵ガラス回路基板は、貫通孔を介して表裏導通可能なガラス基材の少なくとも一方の面に、導体回路層と絶縁樹脂層とを交互に積層したビルドアップ層を備えたガラス回路基板である。
本発明のキャパシタ内蔵ガラス回路基板は、絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にMIMキャパシタが備えられていることが特徴である。
本発明のキャパシタ内蔵ガラス回路基板において、MIMキャパシタは、下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えている。
上部電極層は、絶縁樹脂層の上側に備えられた導体回路層と接続されている。また、誘電体層の断面端部は、一部が順テーパー形状を備えている。
また、本発明のキャパシタ内蔵ガラス回路基板においては、誘電体層の断面端部の全部が順テーパー形状を備えていても良い。
The glass circuit board with a built-in capacitor according to the present invention has a glass circuit provided with a build-up layer in which a conductor circuit layer and an insulating resin layer are alternately laminated on at least one surface of a glass base material capable of conducting through the through hole. It is a substrate.
The glass circuit board with a built-in capacitor according to the present invention is characterized in that an MIM capacitor is provided between the lower and upper conductor circuit layers adjacent to each other via an insulating resin layer.
In the glass circuit board with a built-in capacitor according to the present invention, the MIM capacitor includes a part of the lower conductor circuit layer, a dielectric layer, and an upper electrode layer.
The upper electrode layer is connected to a conductor circuit layer provided on the upper side of the insulating resin layer. In addition, a part of the cross-sectional end of the dielectric layer has a forward taper shape.
Moreover, in the glass circuit board with a built-in capacitor according to the present invention, the entire cross-sectional end of the dielectric layer may have a forward taper shape.
以下、本発明の第一の実施形態に係るキャパシタ内蔵ガラス回路基板について図1から図5を用いて詳細を説明する。 Hereinafter, the glass circuit board with a built-in capacitor according to the first embodiment of the present invention will be described in detail with reference to FIGS.
図1は、本発明のキャパシタ内蔵ガラス回路基板の第一の実施形態に係るガラス基板100の直上に1層の配線層(導体回路層)を形成する一連の導体回路層の製造工程を示す説明図である。
図2は、図1のガラス回路基板上に形成された導体回路層の一部であるMIMキャパシタ形成部Aに、MIMキャパシタを形成する一連の製造工程を説明する説明図である。
図3〜図5は本発明におけるキャパシタ内蔵ガラス回路基板200、201、202の構成例を示した断面図である。
FIG. 1 is an explanatory view showing a series of manufacturing steps of a conductor circuit layer in which one wiring layer (conductor circuit layer) is formed immediately above the
FIG. 2 is an explanatory view for explaining a series of manufacturing steps for forming an MIM capacitor in the MIM capacitor forming portion A which is a part of the conductor circuit layer formed on the glass circuit board of FIG.
3 to 5 are sectional views showing structural examples of the capacitor built-in
なお、以下の説明において、同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。 In the following description, the same elements or parts having the same function are denoted by the same reference numerals, and redundant description is omitted.
図1(a)に示すように、ガラス基材100を準備する。ガラス基材100は、光透過性を有する透明のガラス材料である。ガラスの成分またはガラスに含有される各成分の配合比率、更にガラスの製造方法は特に限定されない。例えば、ガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラスなどが挙げられるが、ケイ酸塩を主成分とするいずれのガラス材料を用いてもよい。さらに、その他のいわゆるガラス材料を用いても良い。ただし、本発明にかかる半導体用途では、無アルカリガラスを用いるのが望ましい。また、ガラス基材100の厚みは1mm以下が好ましいが、ガラスの貫通孔形成プロセスの容易性や製造時のハンドリング性を考慮して、より好ましくは0.1mm以上0.8mm以下である。
As shown to Fig.1 (a), the
ガラス基材100の製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法などが挙げられるが、いずれの方法によって作製されたガラス材料を用いてもよく、本発明により限定されない。ガラスの線膨張係数は−1ppm/K以上15.0ppm/K以下であることが望ましい。−1ppm/K以下である場合、ガラス材料自体を選定することが困難となり安価に作成できなくなってしまう。15.0ppm/K以上である場合、他層との熱膨張係数の差異が大きく信頼性が低下してしまう。また、本発明の基板にシリコンチップを実装する場合は、シリコンチップとの接続信頼性が低下してしまう。より好ましくは0.5ppm/K以上8.0ppm/K以下、更に好ましくは1.0ppm/K以上4.0ppm/K以下であることが望ましい。
Examples of the method for producing the
また、ガラス基材100にはあらかじめ反射防止膜またはIRカットフィルター等の機能膜が形成されていてもよい。また、強度付与、帯電防止付与、着色、テクスチャー制御などの機能が付与されても良い。これら機能膜の例として、強度付与にはハードコート膜、帯電防止付与については、帯電防止膜、着色については、光学フィルター膜、テクスチャー制御においては、アンチグレア、光散乱膜などが挙げられるが、この限りではない。これら機能膜の形成方法としては、蒸着、スパッタリング法、ウエット方式などの成膜技術が用いられる。
In addition, a functional film such as an antireflection film or an IR cut filter may be formed on the
続いて図1(b)に記載したように、ガラス基材100に貫通孔101を形成する。貫通孔101の断面形状や径は本発明により限定されない。例えば貫通孔101のトップ径とボトム径よりも中央部の径が狭くなるような形状でもよく、また、トップ径に対しボトム径が小さい形状などでもよい。更に、貫通孔101のトップ径とボトム径よりも中央部の径が広くなるような形状でもよい。貫通孔101の公知形成方法としては、レーザー加工、放電加工、感光性レジスト材料を用いる場合ではサンドブラスト加工、ドライエッチング、フッ化水素酸等によるケミカルエッチング加工が挙げられる。さらに感光性ガラスを用いてもガラスコアを作成することが可能である。好ましくはレーザー加工、放電加工が簡便でスループットが高いことから望ましい。用いることができるレーザーは、CO2レーザー、UVレーザー、ピコ秒レーザー、フェムト秒レーザーなどから選択することができる。
Subsequently, as described in FIG. 1B, a through
続いて図1(c)記載するように貫通孔101が形成されたガラス基板100の表面および貫通孔101内にシード金属層102を形成する。シード層金属層102はセミアディティブ工法における配線形成工程において、電解めっきの給電層として作用する。ガラス基材100直上及び貫通孔101内壁に設けられるシード金属層102は、例えば、スパッタ法、またはCVD法などにより形成され、例えば、Cu、Ni、Al、チタン、Cr、Mo、W、Ta、Au、Ir、Ru、Pd、Pt、AlSi、AlSiCu、AlCu、NiFe、ITO、IZO、AZO、ZnO、PZT、チタンN、Cu3N4、Cu合金などから選定した単体もしくはそれらの複数組み合わせたものを適用することができる。本発明では、電気特性、製造の容易性の観点およびコスト面を考慮して、ガラスと密着が良好なチタン層、続いて銅層を順次スパッタリング法で形成する。ガラス基板上の回路形成用のチタンと銅層の合計の膜厚は、セミアディティブ法による微細な配線形成に有利なことから1μm以下とするのが望ましい。1μmより厚い場合、ピッチ30μm以下の微細配線形成が困難である。
Subsequently, as shown in FIG. 1C, a
ガラス基板上にチタン、銅層を形成した後に、無電解めっき層を形成する。スパッタリング法で形成したチタン、銅層のみである場合、貫通孔101内部すべてに金属皮膜を形成することができずに、貫通孔101の接続信頼性低下が生じる。本発明によれば、無電解めっき法によって貫通孔101内に金属層を増強することで、貫通孔101の接続信頼性を向上させることが出来る。無電解めっき層は無電解銅めっき、無電解ニッケルめっきが挙げられるが、ガラスあるいはチタン、銅層との密着性がよいことから、無電解ニッケルめっきをおこなう。ニッケルめっき層が厚い場合、微細な配線形成が困難となってしまうばかりでなく、膜応力増加により密着性が低下してしまう。そのため、無電解ニッケルめっき厚は1μm以下が望ましい。また、より好ましくは、0.5μm以下であり、さらに好ましくは0.3μm以下である。また、無電解ニッケルめっき皮膜には還元剤に由来する共析物であるリンや、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマスなどが含まれていてもよい。以上の工程を経て、貫通孔101が形成されたガラス基板上にシード金属層102が形成された基板(図1(c))が得られる。
After the titanium and copper layers are formed on the glass substrate, an electroless plating layer is formed. When only the titanium and copper layers are formed by the sputtering method, a metal film cannot be formed in the entire inside of the through
続いて、図1(d)に記載するように、フォトレジストパターン103を形成する。フ
ォトレジストパターン103の形成方法について記載する。まずはシード金属層102上全面にフォトレジスト層を形成する。形成するフォトレジスト層はネガ型ドライフィルムレジスト、ネガ型液状レジスト、ポジ型液状レジストが挙げられるが、フォトレジスト層形成が簡便でかつ安価であるため、ネガ型フォトレジストであることが望ましい。レジスト層の形成方法としては、例えばネガ型ドライフィルムレジストであれば、ロールラミネート法、真空ラミネート法が挙げられる。液状ネガ型、あるいはポジ型レジストである場合はスリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。これらレジスト層の形成方法は本発明により限定されない。
Subsequently, as described in FIG. 1D, a
続いて、フォトレジスト層に所望の回路パターンを公知のフォトリソグラフィー法によって形成する。レジストパターン103は後の電解めっき層が形成される部分が露出するように位置あわせの上、露光、現像処理することによってパターニングする。フォトレジスト層の厚みは、後工程の電解めっき厚にも依存するが、好ましくは5μm以上、25μm以下であることがのぞましい。5μmより薄い場合、導体回路層となる電解めっき層をを5μm以上にできなくなり、回路の接続信頼性が低下する可能性がある。25μmより厚くなる場合、ピッチ30μm以下の微細配線を形成することが困難となる。こうして図1(d)に記載するようにフォトレジストパターン103が形成されたガラス基板を得る。
Subsequently, a desired circuit pattern is formed on the photoresist layer by a known photolithography method. The resist
続いて、図1(e)に記載するように電解めっき層104を電解めっき法により形成する。電解めっき法は電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Pdめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは3μm以上30μm以下であることが望ましい。3μm以下の場合、後のエッチング処理によっては回路が消失してしまう危険性があり、さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が30μm以上である場合、30μm厚以上のレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ30μm以下の微細な配線形成が困難となってしまう。より好ましくは5μm以上、25μm以下であり、さらに好ましくは10μm以上、20μm以下であることが望ましい。
Subsequently, as shown in FIG. 1E, an
続いて、図1(f)に記載するように、電解めっきにより配線形成した後に不要となったレジスト層103を除去し、シード金属層102が露出される。本発明にレジスト除去方法は限定されないが、例えば、アルカリ水溶液によって剥離除去することが出来る。
Subsequently, as shown in FIG. 1F, the resist
続いて、図1(g)に記載するように、シード金属層102を除去し、電解銅めっきによる回路を電気的に分断することによって、スルーホールが形成されたガラス基板上に導体回路層を形成する。シード金属層除去方法は本発明によって限定されることはないが、無電解Ni層、銅層、チタン層を順次化学エッチングにより除去する方法を用いることが出来る。エッチング液の種類は除去する金属種により適宜選択され、本発明によって限定されない。
Subsequently, as shown in FIG. 1 (g), the
続いて、図2を用いて本発明におけるMIM(Metal Insulator Metal)キャパシタの製造方法を図1(g)のAで示した囲い部分であるMIMキャパシタ形成部の拡大図である図2を用いて説明する。図2にはガラス基板上に形成された銅の導体回路上へのMIMキャパシタ形成の一例を記載してあるが、本発明は、ガラス回路基板の直上にMIMキャパシタを作製することに限定されない。すなわち導体回路が形成されたガラス回路基板上に、絶縁樹脂層を形成した後に回路形成を繰り返すことで多層回路
としてもよく、多層回路中の任意配線層上にMIMキャパシタを形成してもよい。
Next, referring to FIG. 2, the manufacturing method of the MIM (Metal Insulator Metal) capacitor according to the present invention will be described with reference to FIG. 2 which is an enlarged view of the MIM capacitor forming portion which is an encircled portion indicated by A in FIG. explain. FIG. 2 shows an example of forming an MIM capacitor on a copper conductor circuit formed on a glass substrate, but the present invention is not limited to producing an MIM capacitor directly on a glass circuit substrate. That is, a multilayer circuit may be formed by repeating circuit formation after forming an insulating resin layer on a glass circuit board on which a conductor circuit is formed, and an MIM capacitor may be formed on an arbitrary wiring layer in the multilayer circuit.
図2(a)は、導体回路層105の一部を示している。続いて図2(b)に記載するように導体回路層105上の全面に渡り、下部密着層110、誘電体層111を順次堆積形成する。上記層の成膜方法としては、真空蒸着法、スパッタリング法、イオンプレーティング法、MBE法、レーザーアブレーション法、CVD法が挙げられるが、本発明においては限定されない。
FIG. 2A shows a part of the
誘電体層111の下層にある下部密着層110は、誘電体層111と導体回路層105の密着性を向上させる層であり、例えばCu、Ni、Al、チタン、Cr、Mo、W、Ta、Au、Ir、Ru、Pd、Pt、AlSi、AlSiCu、AlCu、NiFe、Cu合金等の単体もしくはそれらの複数組み合わせたものを適用することができる。本発明では、密着性、電気伝導性、製造の容易性の観点およびコスト面を考慮してチタン層を選択しているが、これに限定されない。下部密着層110の厚みは本発明では規定されないが、10nm以上、1μm以下であることが望ましい。10nm未満である場合、密着強度が不十分となる可能性がある。1μmを超える場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは10nm以上、500nm以下であることが望ましい。また、誘電体層111と導体回路層105との密着が十分である場合は、下部密着層110がなくてもかまわない。
The
図2(b)に記載の誘電体層111は絶縁性、比誘電率の観点からアルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムから選択することが出来る。この誘電体層111の厚みは10nm以上5μm以下であることが望ましい。10nm未満である場合、絶縁性を保つことが出来ずにキャパシタとしての機能が発現しない。5μmを超える場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは50nm以上、1μm以下であることが望ましい。
The
続いて、図2(c)に記載するようにレジストパターン103−1を形成する。レジストパターン103−1の形成は、前記と同じ方法で行ってもよい。この場合、レジストパターン103−1は導体回路層105の内側に形成する。図2(c)ではある一例の概略断面図を用いて説明しているが、平面視においても内側になるように形成する。
Subsequently, a resist pattern 103-1 is formed as shown in FIG. The formation of the resist pattern 103-1 may be performed by the same method as described above. In this case, the resist pattern 103-1 is formed inside the
続いて、図2(d)にてレジストパターン103−1をマスクとして誘電体層111及び下部密着層110の不要部分を除去する。誘電体層111及び下部密着層110の除去方法は化学エッチング法、ドライエッチング法、いずれも公知方法を用いることができ、本発明においては限定されない。上述したように、レジストパターン103−1は導体回路層105の内側に形成にされているため、レジストパターン103−1をマスクとして不要部分を除去すると、誘電体層111は導体回路層105の内側にのみ形成される。
Subsequently, in FIG. 2D, unnecessary portions of the
また上記において誘電体層111は、ガラス基材100の表面から遠方(ガラス基材100とは離れる側)に向かって、平面視における誘電体層111の下部密着層110と接する面の大きさに対して、誘電体層111のレジストパターン103−1と接する面の大きさが小さく、誘電体層111の側面視における端部形状が、少なくとも一部に順テーパー形状を有するように不要部分を除去する。誘電体層111を構成する順テーパー形状を形成するには、反応性イオンビームエッチング、反応性ガスエッチング、反応性イオンエッチングなどに代表されるドライエッチング法を用いることができる。等方性エッチングが支配的なウェットエッチング法よりも異方性エッチングにより端部形状を選択的に形成することが容易なドライエッチング法が好適に用いることができる。またこの場合、レジストパターン103−1のレジスト種と誘電体層111の組合せによって、上記界面におけるエッチング速度を制御し、誘電体層111の端部形状を制御して形成することが可能である。
Further, in the above, the
続いて図2(e)で不要になったレジストパターン103−1を除去する。レジストパターン103−1の除去は公知方法のアルカリ水溶液で除去剥離処理を行うことが出来る。 Subsequently, the resist pattern 103-1 that is no longer necessary in FIG. 2E is removed. The removal of the resist pattern 103-1 can be performed by a stripping process using an aqueous alkali solution known in the art.
続いて図2(f)に記載するように全面に渡り、上部密着層112、シード金属層113を順次堆積形成する。上記の層の成膜方法としては、真空蒸着法、スパッタリング法、イオンプレーティング法、MBE法、レーザーアブレーション法、CVD法が挙げられるが、本発明においては限定されない。
Subsequently, as shown in FIG. 2F, the
誘電体層111の上層にある上部密着層112は、誘電体層111とシード金属層113および上部電極層114(図2(h)参照)との密着性を向上させる層であり、例えばCu、Ni、Al、チタン、Cr、Mo、W、Ta、Au、Ir、Ru、Pd、Pt、AlSi、AlSiCu、AlCu、NiFe、Cu合金などの単体もしくはそれらを複数組み合わせたものを適用することができる。本発明では、密着性、電気伝導性、製造の容易性の観点およびコスト面を考慮してチタン層を選択しているが、これに限定されない。上部密着層112の厚みは本発明では規定されないが、10nm以上1μm以下であることが望ましい。10nm未満である場合、密着強度が不十分となる可能性がある。1μmを超える場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは10nm以上、500nm以下であることが望ましい。また、誘電体層111とシード金属層113および上部電極層114(図2(h)参照)との密着が十分である場合は、上部密着層112がなくてもかまわない。また、上部密着層112は、下部密着層110と同様の材料を選択することが、(後述するが)工程を簡略化できるため望ましい。
The
シード金属層113は、MIMキャパシタの上電極層114をセミアディティブ法で形成するための給電層である。シード金属層113は例えばCu、Ni、Al、チタン、Cr、Mo、W、Ta、Au、Ir、Ru、Pd、Pt、AlSi、AlSiCu、AlCu、NiFe、Cu合金単体もしくは複数組み合わせたものを適用することができる。より好ましくは銅であることが後のエッチング除去が簡便となるため望ましい。これらシード金属層113の厚みは10nm以上5μm以下であることが望ましい。10nm以下である場合、続く電解めっき工程において通電不良が発生する可能性がある。5μm以上の場合、エッチング除去に時間がかかってしまう。より好ましくは100nm以上500nm以下が望ましい。
The
続いて、図2(g)に記載するようにレジストパターン103−2を形成する。レジストパターン103−2の形成は、前記と同様の方法で行ってもよい。この場合、レジストパターン103−2の開口領域は誘電体層111の内側となるように形成する。図2(g)ではある一例の概略断面図を用いて説明しているが、平面視においても内側になるように形成する。
Subsequently, a resist pattern 103-2 is formed as shown in FIG. The formation of the resist pattern 103-2 may be performed by the same method as described above. In this case, the opening region of the resist pattern 103-2 is formed so as to be inside the
続いて、図2(h)でシード金属層113を用いて電解めっき法によって上部電極層114を形成する。電解めっき法は、電解ニッケルめっき、電解銅めっき電解、電解クロムめっき、電解Pdめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは3μm以上30μm以下であることが望ましい。3μm未満の場合、後のエッチング処理によっては回路が消失してしまう危険性がある。さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が30μmを超える場合、30μmを超える厚いレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ30μm以下の微細な配線形成が困難となってしまう。より好ましくは5μm以上、25μm以下であることが望ましい。さらに望ましくは10μm以上、20μm以下であることが望ましい。上述したように、レジストパターン103−2は誘電体層111の内側に開口部が形成にされているため、上部電極層114は誘電体層111の内側にのみ形成される。
Subsequently, the
続いて、図2(i)で不要になったレジストパターン103−2を除去する。レジストパターン103−2の除去は公知方法のアルカリ水溶液で除去剥離処理を行うことが出来る。 Subsequently, the resist pattern 103-2 that is no longer necessary in FIG. 2I is removed. The resist pattern 103-2 can be removed by a stripping process using a known alkaline aqueous solution.
続いて、図2(j)でシード金属層113の不要部分を除去する。シード金属層113の除去は、公知の化学エッチング液を用いることが出来る。さらにドライエッチング法により除去してもよい。
Subsequently, an unnecessary portion of the
続いて、図2(k)において、上部密着層112及び下部密着層110の不要部分を除去する。除去方法は化学エッチング法、ドライエッチング法、いずれも公知方法を用いることができるが、本発明においては限定されない。この場合、上部密着層112及び下部密着層110が同一材料であると、上述の除去工程一回で上部密着層112及び下部密着層110を一括加工処理可能なため、工程を簡略にすることができる。以上の工程により、MIMキャパシタが形成される。
Subsequently, in FIG. 2K, unnecessary portions of the
続いて図3を用いて本発明によるキャパシタ内蔵配線基板及び電子部品の応用例を説明する。図3に記載のようにガラス基材直上の導体回路上にMIMキャパシタ132を形成した後に、絶縁樹脂層131、ビアホール130形成、導体回路層105を公知のセミアディティブ法あるいはサブトラクティブ法を用いて形成することを繰り返すことによって多層配線を形成してもよい。さらに外部接続端子134を形成した後に、はんだボール133を形成してもよい。
Next, application examples of the capacitor built-in wiring board and the electronic component according to the present invention will be described with reference to FIG. As shown in FIG. 3, after the
さらに図4に記載したように、絶縁樹脂層131上の回路上MIMキャパシタ132を形成してもよい。多層配線の何れの層内にもMIMキャパシタ132を形成してもよく、本発明においては限定されない。
Further, as described in FIG. 4, an on-
本発明による回路基板は図3及び図4に記載のように片面に外部接続端子(はんだボール133)があってもよく、図5に示したように両面にあっても良い。さらに半導体チップ135、チップ部品136を搭載してもよい。
The circuit board according to the present invention may have external connection terminals (solder balls 133) on one side as shown in FIGS. 3 and 4, or may be on both sides as shown in FIG. Further, a
以下に多層配線の形成方法について説明する。多層配線の形成方法は公知方法を用いることができる。 A method for forming a multilayer wiring will be described below. A known method can be used as a method of forming the multilayer wiring.
多層配線層の絶縁樹脂131として使用できる例としては、エポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料、あるいは感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール、感光性アクリル−エポキシ樹脂を用いても良い。絶縁樹脂の形成方法は、本発明においては限定されないが、シート状のものであれば、真空ラミネート、真空プレス、ロールラミネート法を用いることが出来る。液状のものであれば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。絶縁樹脂層131の厚みは、5μm以上50μm以下であることが望ましい。50μmを超える場合、絶縁樹脂層131に形成できるビアホール130の小径化が難しくなるため、配線の高密度化が不利となってしまう。一方、5μm未満である場合、層間絶縁性を確保することが困難となる。
Examples that can be used as the insulating
多層配線中のビアホール130の形成は、非感光性絶縁樹脂であれば、レーザー加工を用いることができる。レーザーは、CO2レーザー、UVレーザー、ピコ秒レーザー、フェムト秒レーザーなどが挙げられるが、好ましくはUVレーザー、CO2レーザーであることが簡便で望ましい。感光性絶縁樹脂であれば、フォトリソグラフィー法によって形成することが出来る。ビアホール形成後に適宜過マンガン酸溶液によるデスミアを行うことで樹脂表面の粗化とビアホール内をクリーニングして導体回路層105との密着性向上を行うことが望ましい。あるいはプラズマ処理によって樹脂表面及びビア内部をクリーニングする方法を行っても良い。
The via
導体回路層105の形成方法は公知方法を用いることが出来る。すなわちビアホール形成後の樹脂上全面に厚さ1μm前後のシード金属層として薄膜金属層を形成する。シード層の形成方法としては公知の無電解銅めっき、無電解ニッケルめっき、あるいはスパッタ法により薄膜金属層を形成することが出来る。シード金属層は無電解めっきであれば無電解銅めっき層であることがのぞましい。無電解めっきであれば、電解銅めっきであることが簡便で安価でのぞましい、無電解めっきであれば触媒のPd層が樹脂−銅界面にあっても良い。スパッタ法であればCu、Ni、Al、チタン、Cr、Mo、W、Ta、Au、Ir、Ru、Pd、Pt、AlSi、AlSiCu、AlCu、NiFe、Cu合金単体もしくは複数組み合わせたものを適用することができる。より好ましくはチタン層/銅層のスパッタ層であることが密着性良好であり、且つ後のエッチング除去が簡便となるため望ましい。樹脂上に金属層を形成した後の配線形成方法は、公知のセミアディティブ法であれば、フォトリソグラフィー法によるレジストパターン形成、電解めっき、レジスト剥離、シード層除去により回路形成することができる。サブトラクティブ法であれば、シード層上全面に電解めっき、レジストパターン形成、エッチング、レジスト剥離の工程により回路層を形成することが可能である。電解めっきは電解銅めっきであることが、電気伝導性やコストの観点から望ましい。
A known method can be used for forming the
図3及び図4の絶縁樹脂層131は最外層であれば、ソルダーレジストを用いても良く、本発明においては限定されない。また、外部接続端子134に表面処理を行ってもよい。表面処理を行うことではんだボール133との接合性が向上する。表面処理は、スズやスズの合金めっき皮膜、無電解Ni−P/無電解Pd−P/Auめっき皮膜、もしくは無電解Ni−P/Auめっき皮膜などを成膜することができる。または、プレソルダー処理、または、OSP(Organic Solderability Preservaチタンve)等の有機皮膜処理が施されてもよい。はんだボール133はスクリーン印刷法、はんだボール振込み搭載法、電解めっき法等によって形成することができる。はんだボール133の組成はスズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモンなど一種、もしくは複数種を混合したものを用いることができ、これら金属材料の混合比は問わない。はんだの代わりにワイヤーボンディング用のパッドを設けてもよい。
As long as the insulating
<作用効果>
次に、上述したようなキャパシタ内蔵ガラス回路基板200、201の構成とその製造方法を用いた場合の作用効果について、図2を参照にして説明する。
<Effect>
Next, the configuration and effects of using the capacitor-embedded
本実施形態の図2(d)のように、誘電体層111の少なくとも一部分を順テーパー形状にすることによって、図2(f)〜(h)のように、シード金属層113は段切れを起こすことなく導体回路層105領域上に成膜可能であるため、MIMキャパシタの上電極層114をセミアディティブ法で形成するための給電を安定して行うことが可能である。図2においては、誘電体層111の両端部が順テーパー形状であるが、片側のみ順テーパ
ー形状であれば上述の効果は得られ、また、平面視において誘電体層111の端部の少なくとも一部分が順テーパー形状であれば効果を得ることが可能である。しかしながら、形成工程の複雑化回避や、四角形やその他多角形若しくは円形などの、平面視における様々なキャパシタ形状に対応することを鑑みると、平面視における誘電体層111の外周部は全て順テーパー形状であることが好ましい。
As shown in FIG. 2D of the present embodiment, by making at least a part of the dielectric layer 111 a forward tapered shape, the
また、図2(e)のように、誘電体層111は導体回路層105の内側に形成することによって、さらにMIMキャパシタの上部電極層114(図2(h)参照)をセミアディティブ法で形成するための給電を安定して行うことが可能である。この場合、側面のみでなく上面部においても、導体回路層105とシード金属層113(図2(h)参照)が絶縁材料を間に介さず配置されるため、給電経路としてシード金属層113のみならず、導体回路層105も活用できる。
Further, as shown in FIG. 2E, the
また、図2(i)のように、上部電極層114は、誘電体層111の上面に対して、内側に形成することによって、MIMキャパシタの容量を安定させることができる。本発明においては、誘電体層111の端部は順テーパー形状であるため厚みが相対的に薄く、その領域に電界が印加されると、電界の集中や、漏れ電流に起因して特性が不安定となる。そのため、上部電極層114は、誘電体層111の上面に対して、内側に形成することで、影響を緩和することができる。
Further, as shown in FIG. 2I, the
また、図2(k)のように、下部密着層110、及び、上部密着層112が同一材料であると、除去工程一回で下部密着層110、及び、上部密着層112を一括加工処理可能なため、工程を簡略することができる。さらに、下部密着層110、及び、上部密着層112はレジストパターンなどを使用せず、上層をマスクとして不要部分の除去が可能であるため、上部密着層と上部電極層が平面視で略同一の大きさ、且つ、下部密着層と誘電体層の下面が平面視で略同一の大きさで形成することができる。
Further, as shown in FIG. 2 (k), when the lower
<実施例1>
本発明に係るガラス基材を有する多層配線基板をもとに、図1〜4を参照しながら、多層配線基板の製造方法を説明する。
<Example 1>
Based on the multilayer wiring board having the glass substrate according to the present invention, a method for manufacturing the multilayer wiring board will be described with reference to FIGS.
まず、図1(a)に示すように、ガラス基材100(日本電気硝子株式会社製OA−10G、0.5mm厚、線熱膨張係数 3ppm/K)を準備する。
続いて図1(b)に示すようにピコ秒レーザー加工機を用いて貫通孔101の径がトップ径80μm、ボトム径60μmで貫通孔101を形成した。
さらに図1(c)に記載するようにガラス基材100の表裏面にシード金属層102としてスパッタ法を用いてチタンを50nm、銅を300nm成膜した。さらにスルーホール内101内のシード金属層の増膜を目的として0.1μm厚みの無電解ニッケルめっき層を形成した。以上よりチタン、銅、ニッケルからなるシード金属層102を形成した。
続いて図1(d)に示すように25μm厚の感光性ドライフィルムレジストをガラス表層シード金属層102上にロールラミネートによって設け、フォトリソグラフィーによってレジストパターン103を形成した。
次に、図1(e)に示すように15μm厚みとなるように電解銅めっき層104を形成した後に、レジストパターン103をアルカリ溶液中で剥離することにより、図1(f)に示す基板を得た。さらにシード金属層102のNi層を硝酸−過酸化水素混合エッチング液、Cu層を硫酸−過酸化水素混合エッチング液、チタン層を水酸化カリウム−過酸化水素エッチング液を用いて順次溶解除去し、ガラスコア基板図1(g)を得た。
First, as shown in FIG. 1A, a glass substrate 100 (OA-10G manufactured by Nippon Electric Glass Co., Ltd., 0.5 mm thickness, linear thermal expansion coefficient 3 ppm / K) is prepared.
Subsequently, as shown in FIG. 1B, the through
Further, as shown in FIG. 1C, a titanium film having a thickness of 50 nm and a copper film having a thickness of 300 nm were formed on the front and back surfaces of the
Subsequently, as shown in FIG. 1D, a photosensitive dry film resist having a thickness of 25 μm was provided on the glass surface
Next, after forming the electrolytic
次に、図2を用いて、本発明におけるMIMキャパシタの形成について説明する。
図2(a)に記載するガラス基材100上に形成された導体回路層105上全面に、図2(b)に示した様に、下部密着層110として、チタン/アルミナ層を50nm/300nmになるようにスパッタ法で成膜し、更にその上に誘電体層111をスパッタ法で成膜した。続いて誘電体層111の上部全面にドライフィルムレジストを真空ラミネートにてレジスト層(図示せず)を形成した。
続いて図2(c)〜(e)に記載するように、公知フォトリソグラフィー法によりレジストパターン103−1を形成した後に、ドライエッチング法で誘電体層111の端部が順テーパー形状になるにように形成し、さらにレジストパターン103−1をアルカリ水溶液で剥離除去した。
続いて図2(f)に記載するように、上部全面にチタン/Cu層を50nm/200nmになるように成膜した。続いて上部全面にドライフィルムレジストを真空ラミネートにてレジスト層を形成した(図示せず)。
続いて図2(g)に記載するように公知フォトリソグラフィー法によりレジストパターン103−2を形成した後に、図2(h)に示した様に、電解銅めっきによりMIMキャパシタの上部電極層114を厚さ10μmで形成した。さらに図2(i)に示した様に、レジストパターン103−2をアルカリ水溶液で剥離除去後、図2(j)に示した様に、MIMキャパシタ形成用のシード金属層113を硫酸−過酸化水素エッチング液で溶解除去した。最後に図2(k)に示した様に、上部密着層112と下部密着層110を水酸化カリウム−過酸化水素エッチング液を用いて上部密着層112と下部密着層110であるチタン層をエッチング除去することで、本発明であるMIMキャパシタを形成した。
Next, the formation of the MIM capacitor in the present invention will be described with reference to FIG.
As shown in FIG. 2B, a titanium / alumina layer of 50 nm / 300 nm is formed on the entire surface of the
Subsequently, as described in FIGS. 2C to 2E, after the resist pattern 103-1 is formed by a known photolithography method, the end portion of the
Subsequently, as shown in FIG. 2F, a titanium / Cu layer was formed on the entire upper surface so as to be 50 nm / 200 nm. Subsequently, a dry film resist was formed on the entire upper surface by vacuum lamination to form a resist layer (not shown).
Subsequently, after forming a resist pattern 103-2 by a known photolithography method as shown in FIG. 2G, the
さらに脂厚40μmのビルトアップ樹脂であるGX−T31(味の素ファインテクノ製)を真空ラミネートにより絶縁樹脂層を表裏両面に形成後、UVレーザー加工機で直径60μmのビアホールを形成した。さらにデスミア処理、無電解銅めっき処理によって厚さ0.8μmの無電解銅めっき層を形成した後に、厚さ25μmのドライフィルムレジスト層を表裏両面に形成した。フォトリソグラフィーによりレジストパターンを形成後、電解銅めっきによって厚さ15μmの導体回路層を表裏面に形成した多層回路層を形成した。 Furthermore, an insulating resin layer was formed on both front and back surfaces by vacuum lamination of GX-T31 (manufactured by Ajinomoto Fine Techno), a built-up resin having a fat thickness of 40 μm, and then a via hole having a diameter of 60 μm was formed with a UV laser processing machine. Further, after forming an electroless copper plating layer having a thickness of 0.8 μm by desmearing treatment and electroless copper plating treatment, a dry film resist layer having a thickness of 25 μm was formed on both the front and back surfaces. After forming a resist pattern by photolithography, a multilayer circuit layer in which a conductor circuit layer having a thickness of 15 μm was formed on the front and back surfaces by electrolytic copper plating was formed.
以上の多層回路形成を繰り返すことで、ビルトアップ多層回路をガラス基材の表裏面に各2層の導体回路層を形成した。表裏面の最外層にはソルダーレジスト層131を形成し、フォトリソグラフィー工程によって外部接続端子134を露出させた。さらに図3に記載するように、その外部接続端子134の表面にニッケル−金めっき層(図示せず)を形成し、さらに半田ボール133を形成することで、キャパシタ内蔵ガラス回路基板200を作製した。
By repeating the above multilayer circuit formation, the built-up multilayer circuit was formed with two conductor circuit layers on the front and back surfaces of the glass substrate. A solder resist
<比較例1>
比較例1として、図2(e)記載の誘電体層111の端部がガラス基材100面からガラス基材100から遠方面に向かい垂直の形状であるキャパシタ内蔵ガラスコア回路基板の作製を試みた。製造方法としては、図2(d)記載の誘電体層111の不要部を除去する方法以外、上述の実施例記載の方法と同方法である。この場合、誘電体層111の不要部分除去のドライエッチングの際、途中で導入ガス種を変更し、誘電体層111の露出面に変質層(ドライエッチングされるのを防止する層)が形成されるようにすることで横方向からのドライエッチングによる除去を防止し、垂直の形状を得た。
<Comparative Example 1>
As Comparative Example 1, an attempt was made to produce a glass core circuit board with a built-in capacitor in which the end of the
<比較例2>
比較例2として、図2(d)記載の誘電体層111の端部が、ガラス基材100面から遠方面に向かい逆テーパー形状であるキャパシタ内蔵ガラスコア回路基板の作製を試みた。製造方法としては、図2(d)記載の誘電体層111の不要部を除去する方法以外、上述の実施例記載の方法と同方法である。この場合、誘電体層111の不要部分除去において、誘電体層111と密着性に優れるレジストパターン103−1、若しくは、誘電体層111と密着性に劣る下部密着層110を選択することにより、相対的に誘電体層111と下部密着層110の界面から除去が進行するように制御することで逆テーパー形状を得た。
<Comparative Example 2>
As Comparative Example 2, an attempt was made to produce a glass core circuit board with a built-in capacitor in which the end of the
以上の実施例及び比較例1、2の製造方法において、図2(h)及び図2(i)の上部電極層114の形成品質に顕著な差が確認されたため、結果を下記に記載する。
In the manufacturing methods of Examples and Comparative Examples 1 and 2 described above, a significant difference was confirmed in the formation quality of the
実施例1…上部電極層114は100%形成され、厚みも狙いが10μmに対して、10μm±1μmで良好であった。
比較例1…上部電極層114は2〜5%程度の未形成箇所が確認され、厚みも狙いが10μmに対して、7μm±5μmでバラつきが大きかった。
比較例2…上部電極層114が形成されていたのは10〜15%の箇所であった。
Example 1 The
Comparative Example 1 The
Comparative Example 2 ... The
シード金属層113において、誘電体層111の上面とそれ以外の箇所の間でテスターを用いて抵抗値を測定したところ、実施例1が最も低く、比較例1は実施例1より高く、比較例2においては更に高い値を示した。
In the
上述の実施形態は一例であって、その他、具体的な細部構造等については適宜に変更可能であることは勿論である。 The above-described embodiment is an example, and it is needless to say that other specific detailed structures can be appropriately changed.
本発明によれば、ガラス基材を有するキャパシタ内蔵ガラス回路基板を高い信頼性で製造することが可能となる。本発明のキャパシタ内蔵ガラス回路基板は、半導体パッケージ基板、インターポーザー、光学素子用基板の製造、あるいは電子部品の製造に利用することができる。 ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to manufacture the glass circuit board with a built-in capacitor which has a glass base material with high reliability. The glass circuit board with a built-in capacitor according to the present invention can be used for manufacturing a semiconductor package substrate, an interposer, an optical element substrate, or an electronic component.
100…ガラス基材
101…貫通孔(スルーホール)
102…シード金属層
103…レジストパターン
104…電解めっき層
105…導体回路層
110…下部密着層
111…誘電体層
112…上部密着層
113…シード金属層(MIMキャパシター部)
114…上部電極層
130…ビアホール
131…絶縁樹脂層(ソルダーレジスト層)
132…MIMキャパシタ
133…はんだボール
134…外部接続端子
135…半導体チップ
136…チップ部品
200、201、202…キャパシタ内蔵ガラス回路基板
A…MIMキャパシタ形成部
100 ...
DESCRIPTION OF
114 ...
132 ...
Claims (9)
絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にMIMキャパシタが備えられており、
MIMキャパシタは、下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えており、
上部電極層は、絶縁樹脂層の上側に備えられた導体回路層と接続されており、
誘電体層の断面端部は、一部が順テーパー形状を備えていることを特徴とするガラス回路基板。 In a glass circuit board provided with a build-up layer in which conductor circuit layers and insulating resin layers are alternately laminated on at least one surface of a glass base material capable of conducting through the through-holes,
An MIM capacitor is provided between the lower and upper conductor circuit layers adjacent via the insulating resin layer,
The MIM capacitor includes a part of the lower conductor circuit layer, a dielectric layer, and an upper electrode layer.
The upper electrode layer is connected to the conductor circuit layer provided on the upper side of the insulating resin layer,
A glass circuit board, wherein a part of a cross-sectional end portion of the dielectric layer has a forward tapered shape.
絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にMIMキャパシタが備えられており、
MIMキャパシタは、絶縁樹脂層の下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えており、
上部電極層は、絶縁樹脂層の上側の導体回路層と接続されており、
誘電体層の断面端部は、その全てが順テーパー形状を備えていることを特徴とするガラス回路基板。 In a glass circuit board provided with a build-up layer in which conductor circuit layers and insulating resin layers are alternately laminated on at least one surface of a glass base material capable of conducting through the through-holes,
An MIM capacitor is provided between the lower and upper conductor circuit layers adjacent via the insulating resin layer,
The MIM capacitor includes a part of the conductor circuit layer below the insulating resin layer, a dielectric layer, and an upper electrode layer.
The upper electrode layer is connected to the conductor circuit layer on the upper side of the insulating resin layer,
A glass circuit board characterized in that all of the end portions of the cross section of the dielectric layer have a forward tapered shape.
下部密着層と上部密着層とは同一材料からなり、
前記上部電極層と前記上部密着層とは平面視同一形状であり、且つ前記下部密着層とその層に接する前記誘電体層の下面とは平面視同一形状であることを特徴とする請求項1〜4のいずれかに記載のガラス回路基板。 In the MIM capacitor having a lower adhesion layer between the lower conductor circuit layer and the dielectric layer, and having an upper adhesion layer between the upper conductor circuit layer and the dielectric layer,
The lower adhesion layer and the upper adhesion layer are made of the same material,
2. The upper electrode layer and the upper adhesion layer have the same shape in plan view, and the lower adhesion layer and the lower surface of the dielectric layer in contact with the layer have the same shape in plan view. The glass circuit board in any one of -4.
ガラス基材に貫通孔を形成する工程と、
導体回路層を形成する工程と、絶縁樹脂層を形成する工程と、絶縁樹脂層にビアを形成する工程と、をこの順に必要な回数だけ繰り返す工程Aと、
工程Aの中で、導体回路層の一部にMIMキャパシタを形成する工程と、を備えており、
MIMキャパシタを形成する工程は、
MIMキャパシタを形成する導体回路層の部位に、下部密着層と誘電体層をこの順に形成する工程と、
誘電体層の上にレジストパターンAを形成する工程と、
そのレジストパターンAをエッチングマスクとして誘電体層を除去する工程と、
レジストパターンAを剥離する工程と、
上部密着層とシード金属層をこの順に形成する工程と、
シード金属層の上にレジストパターンBを形成する工程と、
シード金属層を電極として電解めっきによって上部電極層を形成する工程と、
レジストパターンBを剥離する工程と、
上部電極層をエッチングマスクとしてシード金属層を除去する工程と、
シード金属層をエッチングマスクとして上部密着層を除去し、更に誘電体層をエッチングマスクとして下部密着層を除去する工程と、を備えており、
誘電体層を除去する工程は、誘電体層の端部の形状が順テーパー形状となる誘電体層除去手段を使用することを特徴とするガラス回路基板の製造方法。 A method of manufacturing a glass circuit board with a built-in MIM capacitor,
Forming a through hole in the glass substrate;
A step of repeating a step of forming a conductor circuit layer, a step of forming an insulating resin layer, and a step of forming a via in the insulating resin layer as many times as necessary in this order,
Forming a MIM capacitor in a part of the conductor circuit layer in step A, and
The process of forming the MIM capacitor is as follows:
Forming a lower adhesion layer and a dielectric layer in this order at a portion of the conductor circuit layer forming the MIM capacitor;
Forming a resist pattern A on the dielectric layer;
Removing the dielectric layer using the resist pattern A as an etching mask;
Removing the resist pattern A;
Forming an upper adhesion layer and a seed metal layer in this order;
Forming a resist pattern B on the seed metal layer;
Forming a top electrode layer by electrolytic plating using the seed metal layer as an electrode;
Removing the resist pattern B;
Removing the seed metal layer using the upper electrode layer as an etching mask;
Removing the upper adhesion layer using the seed metal layer as an etching mask, and further removing the lower adhesion layer using the dielectric layer as an etching mask.
The step of removing the dielectric layer uses a dielectric layer removing means in which the shape of the end of the dielectric layer is a forward tapered shape.
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