JP2018186131A - Electrode pattern, forming method of electrode pattern, thin film transistor, manufacturing method of thin film transistor, and image display device - Google Patents

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薫 八田
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Abstract

PROBLEM TO BE SOLVED: To provide a thin film transistor capable of obtaining a large drain current with a gate insulating film with high electric capacity while suppressing occurrence of leak current and short circuit.SOLUTION: There is provided an electrode pattern having an uneven structure on the surface. Also, there is provided a forming method of a thin film transistor including a substrate, a gate electrode, a gate insulating layer, a source electrode, a drain electrode, a semiconductor layer, and a protective layer, and at least the gate electrode corresponds to the above-described electrode pattern.SELECTED DRAWING: Figure 1D

Description

本発明は、電極パターン、電極パターンの形成方法、薄膜トランジスタ、薄膜トランジスタの製造方法、及び画像表示装置に関する。   The present invention relates to an electrode pattern, a method for forming an electrode pattern, a thin film transistor, a method for manufacturing a thin film transistor, and an image display device.

現在半導体材料の主流はシリコン系(Si系)である。シリコン系材料を用いて半導体層を形成する方法としては、シリコンをスパッタやCVD等のドライ法で成膜した後、フォトリソグラフィーを用いてパターニングする方法が一般的である。   Currently, the mainstream of semiconductor materials is silicon (Si). As a method for forming a semiconductor layer using a silicon-based material, a method in which silicon is formed by a dry method such as sputtering or CVD and then patterned using photolithography.

一方で、フレキシブル化、軽量化、低コスト化などの観点から有機半導体を用いたトランジスタ(有機トランジスタ)の研究が盛んになっている。一般に有機半導体を用いる場合、ウェット法である印刷プロセスを用いた有機薄膜トランジスタの製造が可能となる。有機薄膜トランジスタの製造に印刷技術を用いることで、フォトリソグラフィーを用いた場合よりも装置や製造上のコストが下がり、また、真空や高温を必要としないことから、プラスチック基板が利用できるなどのメリットが挙げられる。   On the other hand, research on transistors using organic semiconductors (organic transistors) has been actively conducted from the viewpoints of flexibility, weight reduction, and cost reduction. In general, when an organic semiconductor is used, an organic thin film transistor can be manufactured using a printing process which is a wet method. Using printing technology to manufacture organic thin-film transistors reduces the cost of equipment and manufacturing compared to the case of using photolithography, and does not require vacuum or high temperature, so there are advantages such as the availability of plastic substrates. Can be mentioned.

印刷技術を用いて製造された有機薄膜トランジスタの応用分野は広く、薄型、軽量の電子ペーパーのようなフレキシブルディスプレイに限らず、RFID(Radio Frequency Identification)タグやセンサーなどへの応用も見込まれている。   The field of application of organic thin film transistors manufactured using printing technology is wide, and is not limited to flexible displays such as thin and light electronic paper, but is also expected to be applied to RFID (Radio Frequency Identification) tags and sensors.

このような理由により、現在では印刷技術を用いたパターン形成方法が注目されている。しかしながら、印刷法はフォトリソグラフィーと比較すると、概して解像性が悪く、微細なパターニングが困難であるという課題がある。   For these reasons, a pattern forming method using a printing technique is currently attracting attention. However, the printing method has a problem that resolution is generally poor and fine patterning is difficult as compared with photolithography.

これに対し、微細パターンに対応できる印刷方法として反転オフセット印刷法がある(特許文献1参照)。   On the other hand, there is a reverse offset printing method as a printing method that can cope with a fine pattern (see Patent Document 1).

また、有機薄膜トランジスタを大画面ディスプレイに応用するには、大面積にパターニングするだけでなく、ドレイン電流を大きくする必要がある。   In addition, in order to apply an organic thin film transistor to a large screen display, it is necessary not only to pattern a large area but also to increase a drain current.

トランジスタのドレイン電流は、ゲート絶縁膜の電気容量に比例することが知られている。すなわち、電気容量Q、面積S、距離(ゲート絶縁膜の厚み)d、誘電率εとした場合、Q=εS/dと表され、ドレイン電流を大きくするには、面積Sを大きくするかゲート絶縁膜の膜厚dを小さくする必要がある。   It is known that the drain current of a transistor is proportional to the capacitance of the gate insulating film. That is, when the capacitance Q, the area S, the distance (thickness of the gate insulating film) d, and the dielectric constant ε are expressed, Q = εS / d. To increase the drain current, the area S or the gate is increased. It is necessary to reduce the thickness d of the insulating film.

特公昭60−29358号公報Japanese Patent Publication No. 60-29358

しかし、パターンを高精細化していくと、大きなゲート絶縁膜の電気容量を得るために面積Sを大きくすることは難しくなる。また、ゲート絶縁膜の膜厚dに関しては膜厚を薄くしていくと、リーク電流が流れやすくなり絶縁性が保てなくなってしまう問題がある。   However, as the pattern becomes higher in definition, it is difficult to increase the area S in order to obtain a large gate insulating film capacitance. In addition, with regard to the film thickness d of the gate insulating film, when the film thickness is reduced, there is a problem that leakage current tends to flow and insulation cannot be maintained.

また、ゲート絶縁膜の膜厚dを薄くすると、ゲート絶縁膜を塗布した際にピンホールが発生し、下層と上層とのショートが発生してしまうおそれがある。   If the gate insulating film thickness d is reduced, pinholes may be generated when the gate insulating film is applied, and a short circuit between the lower layer and the upper layer may occur.

本発明はこのような課題に鑑みてなされたものであり、リーク電流及びショートの発生を抑制しながらも、高い電気容量のゲート絶縁膜により、大きなドレイン電流を得ることが可能な薄膜トランジスタを提供することを目的とする。   The present invention has been made in view of such problems, and provides a thin film transistor capable of obtaining a large drain current with a gate insulating film having a high capacitance while suppressing the occurrence of a leakage current and a short circuit. For the purpose.

上記課題を解決するための本発明の一局面は、表面に凹凸構造を有する電極パターンである。   One aspect of the present invention for solving the above problems is an electrode pattern having a concavo-convex structure on the surface.

また、本発明の他の局面は、上述の電極パターンの形成方法であって、ブランケット表面にインク膜を形成する工程と、凸版の表面に形成された電極パターンに対応する凸部をインク膜に接触させてインク膜から不要部分を除去する工程と、ブランケット表面に残ったインク膜を基材に接触させて基材上に転写することにより、基材上に、表面に凹凸構造を有する電極パターンを形成する工程とを含む電極パターンの形成方法である。   Another aspect of the present invention is a method for forming an electrode pattern as described above, wherein a step of forming an ink film on the surface of a blanket and a protrusion corresponding to the electrode pattern formed on the surface of the relief plate are used as the ink film. An electrode pattern having a concavo-convex structure on the surface by bringing the ink film remaining on the blanket surface into contact with the base material and transferring it onto the base material Forming an electrode pattern.

また、インク膜がナノ銀インクを含んでいてもよい。   Further, the ink film may contain nano silver ink.

また、上述の電極パターンを形成する工程において形成される電極パターンの表面粗さRaが10nm以上30nm以下であってもよい。   Further, the surface roughness Ra of the electrode pattern formed in the step of forming the electrode pattern may be 10 nm or more and 30 nm or less.

また、本発明の他の局面は、基板と、ゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極と、半導体層と、保護層とを含む薄膜トランジスタであって、少なくともゲート電極が上述の電極パターンである、薄膜トランジスタ。   Another aspect of the present invention is a thin film transistor including a substrate, a gate electrode, a gate insulating layer, a source electrode, a drain electrode, a semiconductor layer, and a protective layer, at least the gate electrode being the above-mentioned A thin film transistor which is an electrode pattern.

また、本発明の他の局面は、上述の薄膜トランジスタの製造方法であって、基板上にゲート電極と、ゲート絶縁層と、ソース電極およびドレイン電極とを順次形成する工程と、ゲート電極表面に凹凸構造を形成する工程と、半導体層と、保護層とを順次形成する工程とを含む、薄膜トランジスタの製造方法である。   Another aspect of the present invention is a method for manufacturing the above-described thin film transistor, in which a gate electrode, a gate insulating layer, a source electrode and a drain electrode are sequentially formed on a substrate, and unevenness is formed on the surface of the gate electrode. A method of manufacturing a thin film transistor, including a step of forming a structure, a step of sequentially forming a semiconductor layer and a protective layer.

また、本発明の他の局面は、上述の薄膜トランジスタと、画像表示媒体とを含む、画像表示装置である。   Another aspect of the present invention is an image display device including the above-described thin film transistor and an image display medium.

また、画像表示媒体が、電気泳動体であってもよい。   The image display medium may be an electrophoretic body.

本発明によれば、リーク電流及びショートの発生を抑制しながらも、高い電気容量のゲート絶縁膜により、大きなドレイン電流を得ることが可能な薄膜トランジスタ基板を提供することできる。   According to the present invention, it is possible to provide a thin film transistor substrate capable of obtaining a large drain current with a high-capacitance gate insulating film while suppressing occurrence of leakage current and short circuit.

本発明の一実施形態に係る電極パターンの形成方法を説明するための断面図Sectional drawing for demonstrating the formation method of the electrode pattern which concerns on one Embodiment of this invention. 本発明の一実施形態に係る電極パターンの形成方法を説明するための断面図Sectional drawing for demonstrating the formation method of the electrode pattern which concerns on one Embodiment of this invention. 本発明の一実施形態に係る電極パターンの形成方法を説明するための断面図Sectional drawing for demonstrating the formation method of the electrode pattern which concerns on one Embodiment of this invention. 本発明の一実施形態に係る電極パターンの形成方法を説明するための断面図Sectional drawing for demonstrating the formation method of the electrode pattern which concerns on one Embodiment of this invention. 本発明の一実施形態に係る電極パターンの形成方法を説明するための断面図Sectional drawing for demonstrating the formation method of the electrode pattern which concerns on one Embodiment of this invention. 本発明の一実施形態に係る電極パターンの形成方法を説明するための断面図Sectional drawing for demonstrating the formation method of the electrode pattern which concerns on one Embodiment of this invention. 本発明の一実施形態に係る薄膜トランジスタの概略断面図Schematic sectional view of a thin film transistor according to an embodiment of the present invention 比較例に係る薄膜トランジスタの断面図Cross-sectional view of a thin film transistor according to a comparative example

以下、本発明の一実施形態を、図面を参照しつつ、説明する。   Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

図1は、本発明の一実施形態に係る電極パターンの形成方法について示す断面図である。以下では、本実施形態に係る電極パターン形成方法の各工程について説明する。   FIG. 1 is a cross-sectional view illustrating an electrode pattern forming method according to an embodiment of the present invention. Below, each process of the electrode pattern formation method which concerns on this embodiment is demonstrated.

<電極パターン形成方法>
図1A〜図1Fは、後述する薄膜トランジスタ100のゲート電極2の形成に用いることのできる、反転オフセット印刷法を用いた電極パターンの形成方法について示す図である。なお、以下の説明では、便宜上、電極パターンの形成方法について説明するが、本方法は配線の形成にも用いることができる。
<Electrode pattern forming method>
1A to 1F are diagrams illustrating a method for forming an electrode pattern using a reverse offset printing method, which can be used for forming a gate electrode 2 of a thin film transistor 100 described later. In the following description, a method for forming an electrode pattern will be described for convenience, but this method can also be used for forming a wiring.

まず、剥離性表面を有するブランケット11(図1A)に、インク21を塗布してインク膜を形成する(図1B)。その後、インク21に含まれる溶剤の少なくとも一部を乾燥させ、ブランケット11表面に転写物22を形成する(図1C)。   First, the ink 21 is applied to the blanket 11 (FIG. 1A) having a peelable surface to form an ink film (FIG. 1B). Thereafter, at least a part of the solvent contained in the ink 21 is dried to form a transfer product 22 on the surface of the blanket 11 (FIG. 1C).

次に、ブランケット11表面の転写物22に電極パターンに対応する凹凸の形成された除去版25を密着させた後、これを剥離する。これにより、除去版25の凸部に転写物22の一部(除去版25に付着した転写物24)が付着するため、電極パターンに対応するブランケット上に残った転写物23が形成されたブランケット11を得ることができる(図2D)。   Next, after making the removal plate 25 in which the unevenness corresponding to the electrode pattern is formed in close contact with the transfer material 22 on the surface of the blanket 11, this is peeled off. Thereby, a part of the transfer product 22 (transfer product 24 attached to the removal plate 25) adheres to the convex portion of the removal plate 25, and thus the blanket in which the transfer product 23 remaining on the blanket corresponding to the electrode pattern is formed. 11 can be obtained (FIG. 2D).

次に、ブランケット11上に残った転写物23に基板1を密着させた後(図1E)、基板1を剥離することで、基板1上に、ブランケット11上に残った転写物23を転写し電極パターンを形成することができる(図1F)。   Next, after the substrate 1 is brought into close contact with the transfer material 23 remaining on the blanket 11 (FIG. 1E), the transfer material 23 remaining on the blanket 11 is transferred onto the substrate 1 by peeling off the substrate 1. An electrode pattern can be formed (FIG. 1F).

ブランケット11の材料は、インク21の一部を乾燥させた転写物22の形成、除去版25による非電極パターン部の転写物22の除去、後述する基板5への転写物22の転写が可能なものが用いられる。また、変形の少ない材料が好ましいが、ある程度の柔軟性が求められる。このような材料として、シリコーン系エラストマー、ブチルゴム、エチレンプロピレンゴムなどを用いることが出来る。また、ブランケット11表面の濡れ性を調製するため、ブランケット表面にフッ素樹脂およびシリコーンの塗布、プラズマ処理、UVオゾン洗浄処理などの表面処理を施しても良い。   The material of the blanket 11 is capable of forming a transfer product 22 obtained by drying a part of the ink 21, removing the transfer product 22 from the non-electrode pattern portion by the removal plate 25, and transferring the transfer product 22 to the substrate 5 described later. Things are used. A material with little deformation is preferable, but a certain degree of flexibility is required. As such a material, silicone elastomer, butyl rubber, ethylene propylene rubber and the like can be used. Further, in order to adjust the wettability of the blanket 11 surface, the blanket surface may be subjected to a surface treatment such as application of a fluororesin and silicone, plasma treatment, or UV ozone cleaning treatment.

ブランケット11は通常可撓性を有する板として供給されるので、これを円筒形の版胴に巻きつけて用いたり、強度のある平板に固定して用いたりすることができる。   Since the blanket 11 is usually supplied as a flexible plate, the blanket 11 can be used by being wound around a cylindrical plate cylinder, or can be fixed to a strong flat plate.

インク21の材料は、製造する印刷物の種類に応じて調整すればよく、金、銀、銅、ニッケル、白金、パラジウム、ロジウムなどの金属微粒子分散液に必要に応じて各種添加剤を加えた導電性インクなどが挙げられるが、これらに限定されるものではない。また、金属微粒子の粒子径はナノサイズが好ましく、具体的には、ナノ銀を好適に用いることができる。ブランケット11の材料の膨潤などを考慮すると、水またはアルコール系溶媒を用いて調整することが好ましい。   The material of the ink 21 may be adjusted according to the type of printed matter to be manufactured, and a conductive material obtained by adding various additives as necessary to a dispersion of fine metal particles such as gold, silver, copper, nickel, platinum, palladium, and rhodium. Examples thereof include, but are not limited to, inks. Further, the particle size of the metal fine particles is preferably nano-sized, and specifically, nano-silver can be suitably used. In consideration of swelling of the material of the blanket 11, it is preferable to adjust using water or an alcohol solvent.

ブランケット11へのインク21の塗布方法は、均一なインク膜が形成できればよく、バーコート、ダイコート、キャップコート、スピンコート、スリットコート法等を用いることができるが、これらに限定されるものではない。   The ink 21 may be applied to the blanket 11 as long as a uniform ink film can be formed, and bar coating, die coating, cap coating, spin coating, slit coating, or the like can be used, but is not limited thereto. .

除去版25の材料は、ガラス、ステンレスなどの金属、各種レジスト材料などが用いられるが、これらに限定されるものではない。また、除去版25へのパターン形成方法としては、サンドブラスト、フォトリソグラフィー、エッチング、FIB(収束イオンビーム)、ナノインプリンティング法などがある。   As the material of the removal plate 25, metals such as glass and stainless steel, various resist materials, and the like are used, but are not limited thereto. Examples of the pattern forming method on the removal plate 25 include sand blasting, photolithography, etching, FIB (focused ion beam), and nanoimprinting.

<薄膜トランジスタ基板>
上述の電極パターン形成方法は、薄膜トランジスタのゲート電極の形成に好適に用いることができる。図2に、本発明の一実施形態に係る電極パターンの形成方法を用いて製造された薄膜トランジスタ100の断面図を示す。薄膜トランジスタ100は、基板1と、ゲート電極2と、ゲート絶縁膜3と、ソース電極4と、ドレイン電極5と、ドレイン電極5に接続された画素電極6と、ソース電極4とドレイン電極5との間に積層された半導体層7と、半導体層7上に積層された保護層8とを含む。
<Thin film transistor substrate>
The above-described electrode pattern forming method can be suitably used for forming a gate electrode of a thin film transistor. FIG. 2 shows a cross-sectional view of a thin film transistor 100 manufactured using the electrode pattern forming method according to an embodiment of the present invention. The thin film transistor 100 includes a substrate 1, a gate electrode 2, a gate insulating film 3, a source electrode 4, a drain electrode 5, a pixel electrode 6 connected to the drain electrode 5, and a source electrode 4 and a drain electrode 5. The semiconductor layer 7 laminated | stacked between them and the protective layer 8 laminated | stacked on the semiconductor layer 7 are included.

なお、ゲート電極2、ソース電極4およびドレイン電極5は、電極部分と配線部分とが明確に分かれている必要はなく、本明細書では特に各薄膜トランジスタ100の構成要素としては電極と呼称している。また電極と配線とを区別する必要のない場合には、合わせてゲート、ソース、ドレイン等と記載する。   Note that the gate electrode 2, the source electrode 4, and the drain electrode 5 do not need to be clearly separated from each other in the electrode portion and the wiring portion, and are specifically referred to as electrodes as constituent elements of each thin film transistor 100 in this specification. . When there is no need to distinguish between the electrode and the wiring, they are collectively described as a gate, a source, a drain, and the like.

次に、薄膜トランジスタ100の製造方法について説明する。   Next, a method for manufacturing the thin film transistor 100 will be described.

はじめに、基板1上にゲート電極2を形成する。基板1の材料としては、ポリカーボネート、ポリエチレンサルファイド、ポリエーテルスルホン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂、ガラス、石英ガラスなどを使用することができるが、これらに限定されるものではない。これらは単独で使用してもよいが、2種以上を積層して基板1として使用することもできる。   First, the gate electrode 2 is formed on the substrate 1. As a material of the substrate 1, polycarbonate, polyethylene sulfide, polyethersulfone, polyethylene terephthalate, polyethylene naphthalate, cycloolefin polymer, triacetyl cellulose, polyvinyl fluoride film, ethylene-tetrafluoroethylene copolymer resin, weather resistant polyethylene terephthalate, Weatherable polypropylene, glass fiber reinforced acrylic resin film, glass fiber reinforced polycarbonate, polyimide, fluorine resin, cyclic polyolefin resin, glass, quartz glass, and the like can be used, but are not limited thereto. These may be used alone, but two or more kinds may be laminated and used as the substrate 1.

基板1が有機物フィルムである場合は、薄膜トランジスタ100の耐久性を向上させるために透明のガスバリア層(図示せず)を形成することもできる。ガスバリア層としては酸化アルミニウム(Al)、酸化珪素(SiO)、窒化珪素(SiN)、酸化窒化珪素(SiON)、炭化珪素(SiC)およびダイヤモンドライクカーボン(DLC)などが挙げられるがこれらに限定されるものではない。またこれらのガスバリア層は2層以上積層して使用することもできる。ガスバリア層は有機物フィルムを用いた基板1の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマCVD(Chemical Vapor Deposition)法、ホットワイヤーCVD法およびゾル−ゲル法などを用いて形成することができるがこれらに限定されるものではない。 In the case where the substrate 1 is an organic film, a transparent gas barrier layer (not shown) can be formed in order to improve the durability of the thin film transistor 100. Examples of the gas barrier layer include aluminum oxide (Al 2 O 3 ), silicon oxide (SiO), silicon nitride (SiN), silicon oxynitride (SiON), silicon carbide (SiC), and diamond-like carbon (DLC). It is not limited to. These gas barrier layers can also be used by laminating two or more layers. The gas barrier layer may be formed only on one side of the substrate 1 using an organic film, or may be formed on both sides. The gas barrier layer can be formed by using a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a plasma CVD (Chemical Vapor Deposition) method, a hot wire CVD method, a sol-gel method, and the like. Is not to be done.

ゲート電極2の形成には、上述の反転オフセット印刷を用いる。具体的には、ブランケット11表面の転写物22にゲート電極2の電極パターンに対応する凹凸の形成された除去版25を密着させた後、これを剥離する。その後、ブランケット11上に残った転写物23に基板1を密着させ、基板1を剥離することで、基板1上に、ゲート電極2の電極パターンを形成することができる。   The reverse electrode printing described above is used for forming the gate electrode 2. Specifically, the removed plate 25 on which irregularities corresponding to the electrode pattern of the gate electrode 2 are brought into close contact with the transfer material 22 on the surface of the blanket 11, and then peeled off. Thereafter, the substrate 1 is brought into close contact with the transfer material 23 remaining on the blanket 11, and the substrate 1 is peeled off, whereby the electrode pattern of the gate electrode 2 can be formed on the substrate 1.

ゲート電極2は、表面に凹凸構造を有するように形成される。凹凸構造は、例えば表面の算術平均粗さRa(以下、表面粗さという)が10nm以上となるように形成される。表面粗さの上限としては、30nm以下であることが好ましい。30nmを超えると膜厚ムラの影響で配線抵抗が増加する恐れがある。   The gate electrode 2 is formed so as to have an uneven structure on the surface. The concavo-convex structure is formed so that, for example, the arithmetic average roughness Ra (hereinafter referred to as surface roughness) of the surface is 10 nm or more. The upper limit of the surface roughness is preferably 30 nm or less. If it exceeds 30 nm, the wiring resistance may increase due to the influence of film thickness unevenness.

ゲート電極2の表面粗さの制御方法については、ゲート電極2が導電性材料の前駆体やナノ粒子などを使用する場合は、ゲート電極2の形成時の熱処理などにより表面粗さを制御できるよう、ゲート電極2の前駆体やナノ粒子のサイズを調整する方法もある。また、熱処理の方法、例えばホットプレートやオーブンを用いることにより、制御する方法もある。特に粒子径がナノサイズのものを用いる場合は熱処理を長くさせることで粒成長が促進されるため、表面粗さが大きくなる方向となる。その他には、プラズマエッチングまたはスパッタエッチングなどのドライエッチング法などを用いても良いし、コロナ処理や大気圧プラズマ処理などの方法を用いても良いが、こられに限定されるものではない。表面粗さの規定方法については、原子間力顕微鏡(AFM)などの測定機を用いて測定できる。   Regarding the method for controlling the surface roughness of the gate electrode 2, when the gate electrode 2 uses a precursor of a conductive material, nanoparticles, or the like, the surface roughness can be controlled by heat treatment at the time of forming the gate electrode 2. There is also a method of adjusting the size of the precursor and nanoparticles of the gate electrode 2. There is also a method of controlling by using a heat treatment method such as a hot plate or an oven. In particular, when a nano-sized particle is used, the grain growth is promoted by lengthening the heat treatment, so that the surface roughness is increased. In addition, a dry etching method such as plasma etching or sputter etching may be used, or a method such as corona treatment or atmospheric pressure plasma treatment may be used, but is not limited thereto. The method for defining the surface roughness can be measured using a measuring machine such as an atomic force microscope (AFM).

ゲート電極2が微細な表面凹凸構造を有することにより、ゲート絶縁膜3の形成において、ウェット成膜法を用いる場合に、ゲート電極2上でのゲート絶縁膜材料の弾きを抑えることが可能となる。したがって、ゲート絶縁膜3を薄くした場合であっても、ゲート絶縁膜3を塗布した際にピンホールが発生することを抑制することができる。   Since the gate electrode 2 has a fine surface concavo-convex structure, it is possible to suppress repelling of the gate insulating film material on the gate electrode 2 when a wet film forming method is used in forming the gate insulating film 3. . Therefore, even when the gate insulating film 3 is thinned, it is possible to suppress the occurrence of pinholes when the gate insulating film 3 is applied.

また、ゲート電極2が微細な表面凹凸構造を有することにより、ゲート電極2の表面積を大きくできる。このため、薄膜トランジスタ100は、ゲート絶縁膜3の膜厚を薄くすることなく、ゲート絶縁膜3の電気容量を大きくできる。これにより、薄膜トランジスタ100は、ドレイン電流を大きくすることが可能になる。   Further, since the gate electrode 2 has a fine surface uneven structure, the surface area of the gate electrode 2 can be increased. Therefore, the thin film transistor 100 can increase the electric capacity of the gate insulating film 3 without reducing the thickness of the gate insulating film 3. Thereby, the thin film transistor 100 can increase the drain current.

次に、基板1およびゲート電極2の上にゲート絶縁膜3を形成する。ゲート絶縁膜3は、ゲート電極2の他電極との接続部および外部との接続部を除き、薄膜トランジスタ部分の少なくともゲート電極2を被覆するように形成される。   Next, a gate insulating film 3 is formed on the substrate 1 and the gate electrode 2. The gate insulating film 3 is formed so as to cover at least the gate electrode 2 of the thin film transistor portion except for the connection portion with the other electrode of the gate electrode 2 and the connection portion with the outside.

ゲート絶縁膜3の材料は酸化珪素(SiOx)、酸化アルミニウム(AlOx)、酸化タンタル(TaOx)、酸化イットリウム(YOx)、酸化ジルコニウム(ZrOx)、酸化ハフニウム(HfOx)などの酸化物系絶縁材料や窒化珪素(SiNx)、酸化窒化珪素(SiON)や、ポリメチルメタクリレート(PMMA)等のポリアクリレート、ポリビニルアルコール(PVA)、ポリビニルフェノール(PVP)等の樹脂材料、ポリシルセスキオキサン(PSQ)のような有機/無機ハイブリッド樹脂を使用することができるが、これらに限定されるものではない。これらは単層または2層以上積層してもよいし、成長方向に向けて組成を傾斜したものでも構わない。   The material of the gate insulating film 3 is an oxide insulating material such as silicon oxide (SiOx), aluminum oxide (AlOx), tantalum oxide (TaOx), yttrium oxide (YOx), zirconium oxide (ZrOx), hafnium oxide (HfOx), etc. Resin materials such as silicon nitride (SiNx), silicon oxynitride (SiON), polyacrylate such as polymethyl methacrylate (PMMA), polyvinyl alcohol (PVA), polyvinylphenol (PVP), polysilsesquioxane (PSQ) Such an organic / inorganic hybrid resin can be used, but is not limited thereto. These may be a single layer or a laminate of two or more layers, or may have a composition inclined toward the growth direction.

ゲート絶縁膜3は、薄膜トランジスタ100のゲートリーク電流を抑えるために、その抵抗率が1011Ωcm以上、より好ましくは1014Ωcm以上であることが望ましい。 The gate insulating film 3 has a resistivity of 10 11 Ωcm or more, more preferably 10 14 Ωcm or more in order to suppress the gate leakage current of the thin film transistor 100.

ゲート絶縁膜3の形成方法については、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマCVD法、光CVD法、ホットワイヤーCVD法等の真空成膜法や、スピンコート法、ダイコート法、スクリーン印刷法等のウェット成膜法が適宜材料に応じて用いることが出来る。   About the formation method of the gate insulating film 3, vacuum deposition methods, such as a vacuum evaporation method, an ion plating method, a sputtering method, a laser ablation method, a plasma CVD method, a photo-CVD method, a hot wire CVD method, a spin coat method, A wet film forming method such as a die coating method or a screen printing method can be appropriately used depending on the material.

次に、ゲート絶縁膜3の上にソース電極4およびドレイン電極5とドレイン電極5に接続された画素電極6を形成する。ソース電極4およびドレイン電極5の材料には、アルミニウム(Al)、銅(Cu)、銀(Ag)、金(Au)、白金(Pt)、などの金属材料や、酸化インジウム(InO)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化インジウムスズ(ITO)、酸化インジウム亜鉛(IZO)などの導電性金属酸化物材料を用いることができる。これらの材料は単層で用いても構わないし、積層および合金として用いても構わない。   Next, the source electrode 4, the drain electrode 5, and the pixel electrode 6 connected to the drain electrode 5 are formed on the gate insulating film 3. Examples of the material for the source electrode 4 and the drain electrode 5 include metal materials such as aluminum (Al), copper (Cu), silver (Ag), gold (Au), and platinum (Pt), indium oxide (InO), and oxidation. Conductive metal oxide materials such as tin (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO) can be used. These materials may be used as a single layer, or may be used as a laminate or an alloy.

ソース電極4およびドレイン電極5ドレイン電極5に接続された画素電極6の形成は、導電性材料の前駆体やナノ粒子などを使用するウェット成膜法が好適に用いられる。例えば、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法などの方法を用いることができる。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分をレジストなどにより保護し、エッチングによって不要部分を除去して行うこともできるし、印刷法により直接パターニングすることもできるが、これらに限定されるものではない。   The source electrode 4 and the drain electrode 5 The pixel electrode 6 connected to the drain electrode 5 is preferably formed by a wet film formation method using a precursor of a conductive material or nanoparticles. For example, methods such as an inkjet method, a relief printing method, a planographic printing method, an intaglio printing method, and a screen printing method can be used. Patterning can be performed by, for example, protecting a pattern formation portion with a resist or the like using a photolithography method and removing an unnecessary portion by etching or directly patterning by a printing method, but is not limited thereto. It is not a thing.

次に、ゲート絶縁膜3、ソース電極4およびドレイン電極5上に、ソース電極4とドレイン電極5とを接続するように半導体層7を形成する。半導体層7の材料としては、ペンタセン、テトラセン、フタロシアニン、ペリレン、チオフェン、ベンゾジチオフェン、アントラジチオフェン、およびそれらの誘導体のような低分子系有機半導体材料およびフラーレン、カーボンナノチューブのような炭素化合物、ポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子系有機半導体材料を用いることができるが、これらに限定されるものではない。   Next, a semiconductor layer 7 is formed on the gate insulating film 3, the source electrode 4, and the drain electrode 5 so as to connect the source electrode 4 and the drain electrode 5. Examples of the material of the semiconductor layer 7 include low molecular organic semiconductor materials such as pentacene, tetracene, phthalocyanine, perylene, thiophene, benzodithiophene, anthradithiophene, and derivatives thereof, and carbon compounds such as fullerene and carbon nanotubes, Polymer organic semiconductor materials such as polythiophene, polyallylamine, fluorenebithiophene copolymer, and derivatives thereof can be used, but are not limited thereto.

半導体層7は、半導体材料または半導体材料の前駆体を溶解および分散させた溶液またはペーストなどを用いるウェット成膜法を好適に用いることができる。たとえば、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法などの方法を用いることが出来るが、これらに限定されるものではなく、公知一般の方法を用いることが出来る。   For the semiconductor layer 7, a wet film forming method using a solution or paste in which a semiconductor material or a precursor of the semiconductor material is dissolved and dispersed can be suitably used. For example, methods such as an ink jet method, a relief printing method, a lithographic printing method, an intaglio printing method, and a screen printing method can be used, but the method is not limited to these, and a known general method can be used.

次に、半導体層7上に保護層8を形成する。保護層8は半導体層7を保護するために形成される。保護層8は少なくとも半導体層6のチャネル部分と重なる領域を覆うように形成される必要がある。   Next, the protective layer 8 is formed on the semiconductor layer 7. The protective layer 8 is formed to protect the semiconductor layer 7. The protective layer 8 needs to be formed so as to cover at least a region overlapping with the channel portion of the semiconductor layer 6.

保護層8の材料としては、酸化珪素、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニウム、酸化チタン等の無機材料、または、PMMA(ポリメチルメタクリレート)等のポリアクリレート、PVA(ポリビニルアルコール)、PVP(ポリビニルフェノール)、フッ素系樹脂等の絶縁材料が挙げられるがこれらに限定されるものではない。   Examples of the material for the protective layer 8 include inorganic materials such as silicon oxide, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, zirconium oxide, and titanium oxide, or polyacrylates such as PMMA (polymethyl methacrylate), Examples thereof include, but are not limited to, insulating materials such as PVA (polyvinyl alcohol), PVP (polyvinylphenol), and fluorine resins.

保護層8の材料については、薄膜トランジスタ100のリーク電流を低く抑えるためにその抵抗率が1011Ωcm以上、より好ましくは1014Ωcm以上であることが望ましい。 About the material of the protective layer 8, in order to keep the leakage current of the thin film transistor 100 low, it is desirable that the resistivity is 10 11 Ωcm or more, more preferably 10 14 Ωcm or more.

保護層8は、保護層材料またはその前駆体を溶解または分散させた溶液を用いて、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法のいずれかの方法によって形成される。これらの保護層7は単層として用いても構わないし、2層以上積層して用いることもできる。また成長方向に向けて組成を傾斜したものでも構わない。   The protective layer 8 is formed by any one of an inkjet method, a relief printing method, a planographic printing method, an intaglio printing method, and a screen printing method using a solution in which the protective layer material or its precursor is dissolved or dispersed. . These protective layers 7 may be used as a single layer, or two or more layers may be laminated. Further, the composition may be inclined in the growth direction.

<画像表示装置>
複数の薄膜トランジスタ100をマトリクス状に配置することにより、薄膜トランジスタアレイとすることができる。薄膜トランジスタアレイは、画像表示媒体と組み合わせて画像表示装置に用いることができる。画像表示媒体としては、電気泳動型反射表示装置、透過型液晶表示装置、反射型液晶表示装置、半透過型液晶表示装置、有機EL表示装置及び無機EL表示装置等の各画像表示媒体を用いることができる。画像表示装置としては電子ペーパー、有機EL表示装置または液晶表示装置に用いることができる。
<Image display device>
By arranging a plurality of thin film transistors 100 in a matrix, a thin film transistor array can be obtained. The thin film transistor array can be used in an image display device in combination with an image display medium. As the image display medium, each image display medium such as an electrophoretic reflective display device, a transmissive liquid crystal display device, a reflective liquid crystal display device, a transflective liquid crystal display device, an organic EL display device, and an inorganic EL display device is used. Can do. The image display device can be used for electronic paper, an organic EL display device, or a liquid crystal display device.

実施例及び比較例に係る薄膜トランジスタを作製して評価を行った。   Thin film transistors according to examples and comparative examples were manufactured and evaluated.

(実施例)
はじめに、基板1として、300mm×300mmのポリイミドフィルム(宇部興産製)を準備し、この上にゲート電極2を反転オフセット印刷により、形成した。方法は以下に示す。
1)350mm×350mmのブランケット11に導電性インク21をスリットダイコーターを用いて塗布した後、室温で乾燥させることで、ブランケット11上にインク膜22を形成した。
2)ゲート電極2に対応する350mm×350mmの除去版を用い、インク膜22が形成されたブランケット11を除去版25に密着させ、除去版25の凸部に対応する領域の転写物24をブランケット11から除去し、ゲート電極2が形成されたブランケット11を得た。
3)次に、ブランケット11上の転写物24を基板1へ転写し、ゲート電極2を得た。
3)印刷工程でゲート電極2を形成した基板1を、オーブンを用いて200℃で60分間、加熱、焼成した。
4)その後、ゲート電極2の表面粗さをAFMを用いて測定したところ、その表面粗さRaが20.3nmであった。
(Example)
First, a 300 mm × 300 mm polyimide film (manufactured by Ube Industries) was prepared as the substrate 1, and the gate electrode 2 was formed thereon by reverse offset printing. The method is shown below.
1) After the conductive ink 21 was applied to the 350 mm × 350 mm blanket 11 using a slit die coater, the ink film 22 was formed on the blanket 11 by drying at room temperature.
2) Using a 350 mm × 350 mm removal plate corresponding to the gate electrode 2, the blanket 11 on which the ink film 22 is formed is brought into close contact with the removal plate 25, and the transfer product 24 in the region corresponding to the convex portion of the removal plate 25 is blanketed. 11 to obtain a blanket 11 on which the gate electrode 2 was formed.
3) Next, the transfer material 24 on the blanket 11 was transferred to the substrate 1 to obtain the gate electrode 2.
3) The substrate 1 on which the gate electrode 2 was formed in the printing process was heated and baked at 200 ° C. for 60 minutes using an oven.
4) Then, when the surface roughness of the gate electrode 2 was measured using AFM, the surface roughness Ra was 20.3 nm.

続いて、ダイコーターにより、ポリイミド(三菱ガス化学製ネオプリム)をゲート電極2、を備えた基板1上に塗布し、180℃で1時間乾燥させた後、この上に膜厚1μmのゲート絶縁膜3を形成した。   Subsequently, polyimide (Mitsubishi Gas Chemical Neoprim) was applied onto a substrate 1 provided with a gate electrode 2 by a die coater, dried at 180 ° C. for 1 hour, and then a 1 μm thick gate insulating film thereon. 3 was formed.

続いて、ゲート絶縁膜3上に銀をスパッタ法により100nm成膜し、ポジレジストを用いたフォトリソ、エッチング、レジスト剥離によりソース電極4、ドレイン電極5及び画素電極6を形成した。   Subsequently, a silver film having a thickness of 100 nm was formed on the gate insulating film 3 by sputtering, and the source electrode 4, the drain electrode 5, and the pixel electrode 6 were formed by photolithography, etching, and resist removal using a positive resist.

続いて、6,13−ビス(トリイソプロピルシリルエチニル)ペンタセンをテトラリンに2wt%の濃度で溶解した半導体インクをフレキソ印刷法によって塗布し、100℃で乾燥して半導体層7を形成した。   Subsequently, a semiconductor ink in which 6,13-bis (triisopropylsilylethynyl) pentacene was dissolved in tetralin at a concentration of 2 wt% was applied by a flexographic printing method and dried at 100 ° C. to form a semiconductor layer 7.

半導体層7上にフッ素樹脂をフレキソ印刷法によって塗布し、100℃で乾燥して、保護層7とした。   A fluororesin was applied onto the semiconductor layer 7 by a flexographic printing method and dried at 100 ° C. to obtain a protective layer 7.

このようにして作製された実施例に係る薄膜トランジスタ100においては、ゲート電極2表面が微細な凹凸構造を有することにより、高い絶縁膜容量を有し、高いドレイン電流を示すことが確認できた。   In the thin film transistor 100 according to the example manufactured as described above, it was confirmed that the surface of the gate electrode 2 has a fine concavo-convex structure, thereby having a high insulating film capacity and a high drain current.

(比較例)
比較例として、以下に説明する薄膜トランジスタを作製した。図3に、比較例に係る薄膜トランジスタ200の断面図を示す。薄膜トランジスタ200は、ゲート電極9の形成方法が異なること、ゲート電極9の表面粗さが小さいこと以外は実施例と同様である。
(Comparative example)
As a comparative example, a thin film transistor described below was manufactured. FIG. 3 is a cross-sectional view of a thin film transistor 200 according to a comparative example. The thin film transistor 200 is the same as the embodiment except that the formation method of the gate electrode 9 is different and the surface roughness of the gate electrode 9 is small.

はじめに、基板1として、300mm×300mmのポリイミドフィルム(宇部興産製)を準備し、基板1上に、メタルマスクを用いて銀を電子ビームを用いた真空蒸着法により成膜し、ゲート電極9を形成した。本比較例におけるゲート電極9の表面粗さは、2.0nmであった。 First, a polyimide film (manufactured by Ube Industries) of 300 mm × 300 mm is prepared as the substrate 1, and silver is formed on the substrate 1 by a vacuum evaporation method using an electron beam using a metal mask, and the gate electrode 9 is formed. Formed. The surface roughness of the gate electrode 9 in this comparative example was 2.0 nm.

続いて、ダイコーターにより、ポリイミド(三菱ガス化学製ネオプリム)をゲート電極9、を備えた基板1上に塗布し、180℃で1時間乾燥させた後、この上に膜厚0.7μmのゲート絶縁膜3を形成した。   Subsequently, polyimide (Neoprim manufactured by Mitsubishi Gas Chemical) was applied onto a substrate 1 provided with a gate electrode 9 by a die coater, dried at 180 ° C. for 1 hour, and then a 0.7 μm-thick gate thereon. An insulating film 3 was formed.

続いて、ゲート絶縁膜3上に銀をスパッタ法により100nm成膜し、ポジレジストを用いたフォトリソ、エッチング、レジスト剥離によりソース電極4、ドレイン電極5及び画素電極6を形成した。   Subsequently, a silver film having a thickness of 100 nm was formed on the gate insulating film 3 by sputtering, and the source electrode 4, the drain electrode 5, and the pixel electrode 6 were formed by photolithography, etching, and resist removal using a positive resist.

続いて、6,13−ビス(トリイソプロピルシリルエチニル)ペンタセンをテトラリンに2wt%の濃度で溶解した半導体インクをフレキソ印刷法によって塗布し、100℃で乾燥して半導体層7を形成した。   Subsequently, a semiconductor ink in which 6,13-bis (triisopropylsilylethynyl) pentacene was dissolved in tetralin at a concentration of 2 wt% was applied by a flexographic printing method and dried at 100 ° C. to form a semiconductor layer 7.

半導体層7上にフッ素樹脂をフレキソ印刷法によって塗布し、100℃で乾燥して、保護層8とした。   A fluororesin was applied on the semiconductor layer 7 by a flexographic printing method and dried at 100 ° C. to form a protective layer 8.

このようにして作製された比較例に係る薄膜トランジスタ200においては、実施例に比べゲート電極9の表面粗さが小さい分、ゲート電極9の表面積が小さくなりゲート絶縁膜3の電気容量が減少する。このため、作製した薄膜トランジスタ200のドレイン電流は実施例に対し、20%小さい値であった。   In the thin film transistor 200 according to the comparative example manufactured as described above, the surface roughness of the gate electrode 9 is reduced and the electric capacity of the gate insulating film 3 is reduced because the surface roughness of the gate electrode 9 is smaller than that of the example. For this reason, the drain current of the manufactured thin film transistor 200 was 20% smaller than that of the example.

本発明は、薄膜トランジスタや、これを用いた各種画像表示装置やセンサー等に有用である。   The present invention is useful for thin film transistors, various image display devices using the same, sensors, and the like.

1 基板
2、9 ゲート電極
3 ゲート絶縁膜
4 ソース電極
5 ドレイン電極
6 画素電極
7 半導体層
8 保護層
11 ブランケット
21 インク
22 予備乾燥した転写物(インク膜)
23 ブランケット上に残った転写物
24 除去版に付着した転写物
25 除去版
100、200 薄膜トランジスタ
DESCRIPTION OF SYMBOLS 1 Substrate 2, 9 Gate electrode 3 Gate insulating film 4 Source electrode 5 Drain electrode 6 Pixel electrode 7 Semiconductor layer 8 Protective layer 11 Blanket 21 Ink 22 Pre-dried transfer material (ink film)
23 Transferred material remaining on the blanket 24 Transferred material attached to the removal plate 25 Removal plate 100, 200 Thin film transistor

Claims (8)

表面に凹凸構造を有する、電極パターン。   An electrode pattern having a concavo-convex structure on the surface. 請求項1に記載の電極パターンの形成方法であって、
ブランケット表面にインク膜を形成する工程と、
凸版の表面に形成された前記電極パターンに対応する凸部を前記インク膜に接触させて前記インク膜から不要部分を除去する工程と、
前記ブランケット表面に残ったインク膜を基材に接触させて前記基材上に転写することにより、前記基材上に、表面に凹凸構造を有する電極パターンを形成する工程とを含む電極パターンの形成方法。
The electrode pattern forming method according to claim 1,
Forming an ink film on the blanket surface;
A step of contacting a convex portion corresponding to the electrode pattern formed on the surface of a relief plate with the ink film to remove unnecessary portions from the ink film;
Forming an electrode pattern including a step of forming an electrode pattern having a concavo-convex structure on the substrate by bringing the ink film remaining on the blanket surface into contact with the substrate and transferring the ink film onto the substrate. Method.
前記インク膜がナノ銀を含む、請求項2に記載の電極パターンの形成方法。   The method for forming an electrode pattern according to claim 2, wherein the ink film contains nano silver. 前記電極パターンを形成する工程において形成される電極パターンの表面粗さRaが10nm以上30nm以下である、請求項2または3に記載の電極パターンの製造方法。   The electrode pattern manufacturing method according to claim 2 or 3, wherein a surface roughness Ra of the electrode pattern formed in the step of forming the electrode pattern is 10 nm or more and 30 nm or less. 基板と、ゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極と、半導体層と、保護層とを含む薄膜トランジスタであって、
少なくとも前記ゲート電極が請求項1に記載の電極パターンである、薄膜トランジスタ。
A thin film transistor including a substrate, a gate electrode, a gate insulating layer, a source electrode, a drain electrode, a semiconductor layer, and a protective layer,
A thin film transistor, wherein at least the gate electrode is the electrode pattern according to claim 1.
請求項5に記載の薄膜トランジスタの製造方法であって、
基板上にゲート電極と、ゲート絶縁層と、ソース電極およびドレイン電極とを順次形成する工程と、
前記ゲート電極表面に凹凸構造を形成する工程と、
半導体層と、保護層とを順次形成する工程とを含む、薄膜トランジスタの製造方法。
A method of manufacturing a thin film transistor according to claim 5,
Sequentially forming a gate electrode, a gate insulating layer, a source electrode and a drain electrode on a substrate;
Forming an uneven structure on the surface of the gate electrode;
A method for manufacturing a thin film transistor, comprising: sequentially forming a semiconductor layer and a protective layer.
請求項4に記載の薄膜トランジスタと、画像表示媒体と含む、画像表示装置。   An image display device comprising the thin film transistor according to claim 4 and an image display medium. 前記画像表示媒体として、電気泳動体を用いた、請求項7に記載の画像表示装置。   The image display device according to claim 7, wherein an electrophoretic body is used as the image display medium.
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