JP2018179625A - 負荷駆動回路 - Google Patents

Abstract

【課題】動作中においても、負荷の断線を診断可能な負荷駆動装置を提供する。【解決手段】断線検出回路８と、差動増幅回路７と、同期整流制御回路９と、駆動用スイッチング素子３と、回生用スイッチング素子４と、を備える。同期整流駆動制御のデッドタイムにＭＯＳＦＥＴ４の寄生ダイオード５では順方向電圧が発生する。差動増幅回路７は、デッドタイムにおけるＭＯＳＦＥＴの寄生ダイオード５で発生する順方向電圧の増幅を行う。断線検出回路は、デッドタイム時に差動増幅回路で増幅された順方向電圧の有無で負荷２の断線診断を行う。【選択図】図１

Description

本発明は同期整流駆動回路における動作中の断線診断に関する。

同期整流駆動回路における負荷の断線診断には、例えば特許文献1に記載の技術がある。特許文献1では、一定周期毎に一定時間だけ同期整流動作を停止して、その停止期間の間に駆動用スイッチング素子により固定デューティでパルス駆動を行う。そして、断線検出部は制御回路が動作する際に、駆動用スイッチング素子の出力端子にパルス状の電圧信号が出力されるか否かによって断線を判定している。

特開2012-12143048号公報

特許文献1では、負荷の断線診断を行う際に、駆動用スイッチング素子の駆動信号を変更する必要がある。駆動信号を変更する為、負荷の駆動が正常時と診断時で異なる。そのため、動作中における負荷の断線診断ができない課題がある。本発明は上記を鑑みたものであり、その目的は同期整流駆動回路の常時診断を実現することである。

上記課題を解決するために、本発明は、同期整流を用いた負荷駆動回路におけるデッドタイムを利用している。

本発明により、同期整流を用いた負荷駆動回路であっても、動作中に負荷の断線を診断できる。

本発明の第一実施例による同期整流を用いた負荷駆動回路の断線診断回路を示すブロック図である。 本発明の第一実施例による負荷駆動回路の正常時のシーケンスである。 本発明の第一実施例による負荷駆動回路の断線時のシーケンスである。 本発明の第二実施例による同期整流を用いた負荷駆動回路の断線診断回路を示すブロック図である。 本発明の第二実施例による負荷駆動回路の断線時のシーケンスである。 本発明の第三実施例による同期整流を用いた負荷駆動回路の断線診断回路を示すブロック図である。 本発明の第三実施例による負荷駆動回路の正常時のシーケンスである。 本発明の第三実施例による負荷駆動回路の断線時のシーケンスである。 本発明の第四実施例による同期整流を用いた負荷駆動回路の断線診断回路を示すブロック図である。 本発明の第四実施例による負荷駆動回路の正常時のシーケンスである。 本発明の第四実施例による負荷駆動回路の断線時のシーケンスである。

以下、本発明の実施例について図面を用いて詳細に説明する。なお、各実施例は矛盾しない限り組み合わせ可能である。

［第一実施例］
本発明の第一実施例について、図1から図4を用いて説明する。

図１に示すように、本実施例の負荷駆動装置は、断線検出回路8と、差動増幅回路7と、同期生流制御回路9と、駆動用スイッチング素子3と、回生用スイッチング素子4と、を備える。

入力電源VB1より電圧VBが印加される。入力電源VB1の正側端子とグランド6との間には、駆動用スイッチング素子3と回生用スイッチング素子4が直列接続している。駆動用スイッチング素子3はNチャンネルMOSFETであり、回生用スイッチング素子4はNチャンネルMOSFET4である。入力電源VB1は、負荷2を介してMOSFET4のソース端子に接続している。MOSFET4のソース端子とMOSFET3のドレイン端子間には、断線診断電圧印加手段11により電圧VC（＜VB）が印加されている。

MOSFET4のドレイン端子とソース端子間に差動増幅回路7を接続し、差動増幅回路7の出力端子より、断線検出回路8を接続している。同期整流制御回路9は、負荷駆動素子となるMOSFET3及びMOSFET4のゲート端子に接続され、負荷駆動信号を出力することでMOSFET3とMOSFET4を駆動させている。

同期整流制御回路9は、MOSFET3のオフ期間にMOSFET4をオンすることで同期整流動作を行っている。同期整流動作には、MOSFET3とMOSFET4の動作を停止している期間(デッドタイム)がある。デッドタイムとは2つのスイッチング素子のオンとオフを切り替える際に、2つのスイッチング素子を同時にオフする期間である。2つのスイッチング素子が同時にオン期間になった場合、VB1からグランド6で短絡してしまう為、これを防止するために、同期整流動作ではデッドタイムを設ける。

同期整流駆動制御のデッドタイムにMOSFET4の寄生ダイオード5では順方向電圧が発生する。差動増幅回路7は、デッドタイムにおけるMOSFET4の寄生ダイオード5で発生する順方向電圧の増幅を行う。本実施例では、断線検出回路8は、差動増幅回路7で増幅された順方向電圧の有無で負荷2の断線診断を行う。

断線した場合でのデッドタイムにおけるMOSFET4のソース端子とMOSFET3のドレイン端子間の電圧値は、断線診断電圧印加手段11より電圧VCが印加されている。これは、デッドタイムにおけるMOSFET4のソース端子とMOSFET3のドレイン端子間の電圧がMOSFET4のソース端子とMOSFET3のドレイン端子間の電圧不定状態となることを回避するためである。電圧VCは、電圧VBに対して低い電圧であり、且つ、GNDショートと判定しない電圧よりも大きい電圧範囲とする。

図2に第一実施例による負荷駆動回路の正常時のシーケンスを示す。図3に第一実施例による負荷駆動回路の断線時のシーケンスを示す。

図2に示すように、正常時のデッドタイムにおけるMOSFET4のソース端子とMOSFET3のドレイン端子間の電圧は、負荷2の逆起電力により回生用スイッチ素子4の寄生ダイオード5に電流が流れることで、寄生ダイオード5の順方向電圧Vfが発生する。順方向電圧Vfは、差動増幅回路7で増幅されて電圧VDとなる。正常時には、断線検出回路８は、差動増幅回路7で増幅された電圧VDがデッドタイムで検知できるため、電圧VDを検知した場合に正常と判断する。

一方で、図3に示すように、負荷断線時のデッドタイムにおけるMOSFET4のソース端子とMOSFET3のドレイン端子間の電圧は、電圧VCとなる。この場合、電圧VB＞VCの関係より、回生用スイッチ素子4の寄生ダイオード5には電流が流れない。そのため、寄生ダイオード5の順方向電圧Vｆが発生しない。負荷断線時には、断線診断検出回路８は、順方向電圧Vfが発生しないことから、差動増幅回路７から入力される電圧がゼロとなり、電圧VDをデッドタイムで検知できないため、電圧VDを検知できない場合（デッドタイムで電圧ゼロの場合）に負荷が断線していると判断する。MOSFET4のソース端子とMOSFET3のドレイン端子間の電圧を負荷下流電圧と図面上記載する。

本実施例は、上記現象を利用し、デッドタイムにおける寄生ダイオード5の順方向電圧成分の有無により断線診断を行っている。上記診断は、通常運転時に実施可能であるので、常時診断が可能となる。

断線検出回路8には、誤検知を防止するためのフィルタ時間がある。負荷を高周波で高速駆動させた場合、MOSFET3の駆動信号が高スルーレートになるため、デッドタイムがフィルタ時間を下回る可能性がある。この場合、断線検出回路8は寄生ダイオード5の順方向電圧成分を、正常時であっても検知できなくなる。そこで、デッドタイムを延長するための診断トリガを設ける。同期整流制御回路9は、診断トリガが入力されると、MOSFET4の駆動信号を1周期分停止させる制御を行うことでデッドタイムを延長させてフィルタ時間以上とする。延長されたデッドタイムで、断線検出回路8で、寄生ダイオードの順方向電圧成分（本実施例では増幅された順方向電圧）が検出されなかった場合、負荷2が断線していると判断する。すなわち、図３に示すように、差動増幅回路に印加される電圧が、デッドタイムで０Vであるので、断線していると判断する。

診断トリガは、デッドタイムで寄生ダイオードの順方向電圧成分が検出されなかった場合に設けてもよいし、一定周期毎に診断トリガを設けてもよい。一定周期毎に診断トリガを設ける場合、フィルタ時間を下回る駆動信号のスルーレートとなる場合のみに採用すると診断用動作を少なくできるので好ましい。

本実施例は、駆動用スイッチ素子3である駆動用MOS素子と、回生用スイッチ素子4である回生用MOS素子を有する同期整流回路と、を備え、デッドタイムにおける回生用MOS素子のドレイン−ソース間電圧に基づき断線を診断している。本実施例は、通常動作時におけるデッドタイムを利用するため、通常動作中に断線診断が可能となる。

［第二実施例］
本発明の第二実施例を図4と図5を用いて説明する。第一実施例と同様の構成については説明を省略する。

本実施例は、断線検出回路10にパルス未検出カウンタを備えている。図5は図4の回路構成を用いた断線検出のシーケンスを示した。第一実施例では、一例として一定周期毎に診断トリガを入力することで、MOSFET4の駆動をオフすることでデッドタイムを延長し、断線診断の時間を確保していたのに対し、本実施例では、断線検出回路10にて寄生ダイオード5の増幅された順方向電圧が規定回数検出されなかった場合に、デッドタイムを延長する制御を行う。パルス未検出カウンタは同期整流制御回路9が具備してもよい。

本実施例は、断線検出回路10にパルス未検出カウンタを実装することで、診断トリガの入力を最適化することが出来、断線検出回路主体で断線検出を実施できる。

［第三実施例］
本発明の第三実施例を、図6〜図8を用いて説明する。なお、第一実施例、第二実施例と同様の構成については説明を省略する。

本実施例では、図6に示すように、MOSFET4のソース端子とMOSFET3のドレイン端子間に断線診断電圧印加手段13を接続し、MOSFET4のソース端子とMOSFET3のドレイン端子間に断線検出回路12を接続する。断線診断電圧印加手段13により印加される電圧VC´は、電圧VBに対して低い電圧であり、且つ、GNDショートと判定しない電圧よりも大きい電圧範囲とする。

断線検出回路12はMOSFET4のソース端子とMOSFET3のドレイン端子間の電圧を検出し、負荷の断線診断を行う。

図7に示すように、正常時の断線検出回路12ではVB以上の電圧が検出される。

一方で、図8に示すように、負荷断線時の断線検出回路12では、断線診断電圧VC´が検出される。断線検出回路12は、断線診断電圧VC´を検出した時断線と判断する。

だが、MOSFET3のドレイン端子とグランド6間には図示していないが、一般的に端子コンデンサが接続されており、端子コンデンサの充電時間により、断線検出回路12にて断線診断電圧をフィルタ時間内に検出することが難しい。

そこで、第一実施例と同様に一定周期毎に同期整流制御回路9に診断トリガを入力することでMOSFET4の駆動をオフし、断線診断の時間を確保する。検出回路が断線診断電圧値を検出した場合、負荷2が断線していると判断する。

［第四実施例］
本発明の第四実施例について、図9〜図11を用いて説明する。第一実施例と同様の構成については説明を省略する。

本実施例は、負荷2をハイサイド駆動する場合の断線診断に対応する構成を示す。この場合、NチャンネルMOSFET3が駆動用スイッチング素子となり、NチャンネルMOSFET4が還流用スイッチング素子となる。MOSFET4のドレイン端子とソース端子間に差動増幅回路7を接続し、差動増幅回路の出力から断線を検出する断線検出回路8を接続している。MOSFET3のソース端子とMOSFET4のドレイン端子間にプルダウン抵抗14を介してGND6に接続している。プルダウン抵抗14を介してGNDに接続することで断線した場合には負荷上流の電圧は0Vとなる。

本実施例による負荷の断線検出を実施する回路構成において、断線検出回路の検出処理をローサイド駆動に対応することで、第一実施例と同様に負荷2の断線検出ができる。

図10に本実施例による負荷駆動回路の正常時のシーケンスを示す。図11に本実施例による負荷駆動回路の断線時のシーケンスを示す。

デッドタイムにMOSFET4の寄生ダイオード5で順方向電圧が発生する。差動増幅回路7にて順方向電圧を増幅させ、を断線検出回路9で電圧を確認し、断線診断を行う。第一実施例同様、診断トリガを同期整流制御回路9に入力することで、デッドタイムを延長し高周波による負荷の高速駆動時での断線診断を可能とする。

以上のように本実施例によれば、負荷2をハイサイド駆動する場合においても第一実施例同と同様の効果が得られる。

前述した各実施例のNチャンネルMOSFET3においてPチャンネルMOSFETを用いても良い。素子もMOSFETに限定しない。

前述した各実施例のNチャンネルMOSFET7においてスイッチング素子とダイオードでMOSFETを模擬しても良い。すなわち、本発明は、スイッチ機能とダイオード機能を有するMOS素子を用いて同期整流制御を行う場合に、デッドタイムに駆動用でないMOS素子のスイッチ間電圧を測定することで負荷の断線診断を行う。

このように、以上で説明した実施の形態や各種の変化例はあくまで一例であり、発明の特徴が損なわれない限り、本発明はこれらの内容に限定されない。また、以上で説明した回路構成を複合させたとしても、本発明の特徴は損なわれない。

1：VB(入力電源)
2：負荷
3：NチャンネルMOSFET(駆動用スイッチング素子)
4：NチャンネルMOSFET(回生用スイッチング素子)
5：NチャンネルMOSFET(回生用)寄生ダイオード
6：グランド(GND)
7：差動増幅回路
8：断線検出回路(差動増幅回路接続)
9：同期整流制御回路
10：断線検出回路(パルス未検出カウンタ)
11：断線診断電圧印加手段(VB以下)
12：断線検出回路(断線診断電圧検出用)
13：断線診断電圧印加手段(VB以下)
14：プルダウン抵抗

Claims (9)

1. 負荷の下流側に接続される駆動用MOSFETと、負荷の上流側に接続される回生用MOSFETと、を有する同期整流回路と、
   前記回生用MOSFETのソース‐ドレイン間電圧が入力される診断回路と、を備え、
   前記診断回路は、前記駆動用MOSFETと前記回生用MOSFETが同時に駆動していないデッドタイムに、前記回生用MOS素子の寄生ダイオードの順方向電圧成分が検出されない場合に断線故障と診断する負荷駆動装置。
2. 前記駆動用MOSFET並びに前記回生用MOSFETへ駆動信号を出力する同期整流制御回路を備え、
   前記同期整流制御回路は、一定周期毎に1周期分、前記回生用MOS素子の駆動を停止する信号を出力する請求項1記載の負荷駆動回路。
3. 前記駆動用MOSFET並びに前記回生用MOSFETへ駆動信号を出力する同期整流制御回路を備え、
   前記同期整流回路は、前記診断回路が前記順方向電圧を所定回数連続して検出しなかった場合に、前記回生用MOS素子の駆動を1周期分停止させる信号を出力する請求項1に記載の負荷駆動回路。
4. 負荷の上流側に接続される駆動用MOSFETと、負荷の下流側に接続される還流用MOSFETと、を有する同期整流回路と、
   前記還流用MOSFETのソース‐ドレイン間電圧が入力される診断回路と、を備え、
   前記診断回路は、前記駆動用MOSFETと前記還流用MOSFETが同時に駆動していないデッドタイムに、前記回生用MOS素子の寄生ダイオードの順方向電圧成分が検出されない場合に断線故障と診断する負荷駆動装置。
5. 前記駆動用MOSFET並びに前記還流用MOSFETへ駆動信号を出力する同期整流制御回路を備え、
   前記同期整流制御回路は、一定周期毎に1周期分、前記還流用MOS素子の駆動を停止する信号を出力する請求項4記載の負荷駆動回路。
6. 前記駆動用MOSFET並びに前記還流用MOSFETへ駆動信号を出力する同期整流制御回路を備え、
   前記同期整流回路は、前記診断回路が前記順方向電圧を所定回数連続して検出しなかった場合に、前記還流用MOS素子の駆動を1周期分停止させる信号を出力する請求項4に記載の負荷駆動回路。
7. 前記寄生ダイオードの順方向電圧を増幅する差動増幅器を備え、前記診断回路には前記差動増幅器で増幅された順方向電圧が入力されており、
   前記差動増幅器は、前記デッドタイム中に駆動する請求項１乃至6の何れかに記載の負荷駆動装置。
8. 駆動用MOS素子と回生用MOS素子を有する同期整流回路と、を備え、デッドタイムにおける回生用MOS素子のスイッチ間電圧に基づき断線を診断する負荷駆動回路。
9. 駆動用MOS素子と回生用MOS素子を有する同期整流回路と駆動用MOS素子と回生用MOS素子の間に診断電圧を印加する印加部との間の電圧を検出する断線検出回路を備え、駆動用MOS素子のドレイン端子−グランド間に接続している端子コンデンサの充電期間よりもデッドタイムが長くなるように駆動MOS素子と回生MOS素子を制御する負荷駆動装置。

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