JP2018170670A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】変換速度の低下を抑制しつつ、精度良くアナログ信号を変換することが可能な半導体装置及びその制御方法を提供すること。【解決手段】一実施の形態によれば、半導体装置１００は、サンプリング信号ＳＰのアクティブ期間中に、アナログ信号Ａｉｎに伝搬するノイズの発生を示すノイズ要因信号ＮＳを受信した場合、サンプリング信号ＳＰのアクティブ期間を、少なくともノイズ要因信号ＮＳを受信してから所定期間ｔｄが経過するまで延長する、サンプリング信号調整回路２と、サンプリング信号調整回路２により調整されたサンプリング信号ＳＰのアクティブ期間中に、アナログ信号Ａｉｎをサンプリングするサンプルホールド回路３と、サンプルホールド回路３によりホールドされたアナログ信号Ａｉｎの電圧Ｖａに基づいて動作するアナログ回路５と、を備える。【選択図】図１

Description

本発明は、半導体装置及びその制御方法に関し、例えば、変換速度の低下を抑制しつつ、精度良くアナログ信号を変換するのに適した半導体装置及びその制御方法に関する。

通常、アナログ信号を処理する半導体装置には、アナログ信号をサンプリングしてホールドするサンプルホールド回路と、前記サンプルホールド回路によりホールドされたアナログ信号の電圧に基づいて動作するアナログ回路と、が設けられている。

当然ながら、サンプルホールド回路は、アナログ信号を精度良くサンプリングできることが好ましい。しかしながら、例えば、半導体装置の外部に出力されるデジタル信号の信号変化によって発生したノイズがアナログ信号に伝搬した場合、サンプルホールド回路は、ノイズの影響を受けてアナログ信号を精度良くサンプリングすることができない。その結果、アナログ回路は、アナログ信号を精度良く受信することができないという問題があった。

このような問題に対する解決策が、特許文献１及び特許文献２に開示されている。

特許文献１に開示された構成は、共通のアナログ電源に接続された複数のアナログ回路において、何れかのアナログ回路が動作している期間中、他のアナログ回路の動作の開始を遅延させたり一時的に抑制したりする制御を行う。それにより、何れかのアナログ回路の動作により発生したノイズがアナログ電源の経路を介して他のアナログ回路に伝搬するのを未然に抑制している。

特許文献２に開示された半導体集積回路は、サンプルホールド回路及びＡＤ変換回路を含むＡＤ変換器と、ＣＰＵと、クロック生成ユニットと、サンプルホールド信号発生回路と、を備える。この半導体集積回路は、サンプルホールド信号発生回路により生成された複数のクロック信号を順次にサンプルホールド回路に供給して、ＡＤ変換を行った後、それらのＡＤ変換結果の中から低雑音のホールド動作期間のタイミングのクロック信号を選択する校正動作を行う。通常動作では、校正動作において選択されたクロック信号が用いられる。それにより、この半導体集積回路は、事前に予測することが困難なタイミングで発生するノイズを低減している。

特開２０１１−１５５３６９号公報 特開２０１２−１４７１５３号公報

しかしながら、特許文献１に開示された構成では、何れかのアナログ回路が動作するたびに、ノイズが発生するか否かに関わらず、常に他のアナログ回路の動作の開始を遅延させる必要があるため、回路全体として動作速度が低下してしまうという問題があった。また、特許文献２に開示された構成では、通常動作においてノイズが発生しない場合でも、校正動作においてノイズが発生する可能性があると判断された場合には、サンプルホールド回路に供給されるクロック信号のタイミングを常に遅延させる必要があるため、回路全体として動作速度が低下してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、サンプリング信号のアクティブ期間中に、アナログ信号に伝搬するノイズの発生を示すノイズ要因信号を受信した場合、前記サンプリング信号のアクティブ期間を、少なくとも前記ノイズ要因信号を受信してから第１所定期間が経過するまで延長する、サンプリング信号調整回路と、前記サンプリング信号調整回路により調整された前記サンプリング信号のアクティブ期間中に、前記アナログ信号をサンプリングするサンプルホールド回路と、前記サンプルホールド回路によりホールドされた前記アナログ信号の電圧に基づいて動作するアナログ回路と、を備える。

他の実施の形態によれば、半導体装置の制御方法は、サンプリング信号のアクティブ期間中に、アナログ信号に伝搬するノイズの発生を示すノイズ要因信号を受信した場合、前記サンプリング信号のアクティブ期間を、少なくとも前記ノイズ要因信号を受信してから第１所定期間が経過するまで延長し、延長された前記サンプリング信号のアクティブ期間中に、前記アナログ信号をサンプリングし、サンプリングされた前記アナログ信号の電圧に基づいてアナログ回路を動作させる。

前記一実施の形態によれば、変換速度の低下を抑制しつつ、精度良くアナログ信号を変換することが可能な半導体装置及びその制御方法を提供することができる。

実施の形態１にかかる半導体装置の構成例を示すブロック図である。 図１に示す半導体装置に設けられたサンプリング信号調整回路の構成例を示す図である。 図２に示すサンプリング信号調整回路の動作を示すタイミングチャートである。 図２に示すサンプリング信号調整回路の動作を示すタイミングチャートである。 図２に示すサンプリング信号調整回路の動作を示すタイミングチャートである。 図２に示すサンプリング信号調整回路の第１の具体的構成例を示す図である。 図６に示すサンプリング信号調整回路に設けられたエッジ検出回路の具体的構成例を示す図である。 図７に示すエッジ検出回路の動作を示すタイミングチャートである。 図６に示すサンプリング信号調整回路に設けられた遅延発生回路の第１の具体的構成例を示す図である。 図６に示すサンプリング信号調整回路に設けられた遅延発生回路の第２の具体的構成例を示す図である。 図６に示すサンプリング信号調整回路の動作を示すタイミングチャートである。 図２に示すサンプリング信号調整回路の第１の変形例を示す図である。 図２に示すサンプリング信号調整回路の第２の変形例を示す図である。 ノイズ発生源の具体例、及び、ノイズ発生源からアナログ信号線へのノイズの伝搬を説明するための図である。 サンプルホールド回路のサンプリング電圧の時間変化を示す図である。 ノイズ発生源の他の具体例を示す図である。 図１６に示すノイズ発生源が適用された場合におけるサンプリング信号調整回路の動作を示すタイミングチャートである。 実施の形態２にかかる半導体装置に設けられたサンプリング信号調整回路の構成例を示す図である。 図１８に示すサンプリング信号調整回路の動作を示すタイミングチャートである。 図１８に示すサンプリング信号調整回路の動作を示すタイミングチャートである。 図１８に示すサンプリング信号調整回路の動作を示すタイミングチャートである。 図１８に示すサンプリング信号調整回路の変形例を示す図である。 実施の形態３にかかる半導体装置の構成例を示すブロック図である。 図２３に示す半導体装置に設けられたノイズ要因信号生成回路の具体的構成例を示す図である。 図２４に示すノイズ要因信号生成回路の動作を示すタイミングチャートである。 図２４に示すノイズ要因信号生成回路の動作を説明するための図である。 図２４に示すノイズ要因信号生成回路の変形例を示す図である。 図２７に示すノイズ要因信号生成回路の動作を示すタイミングチャートである。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置１００の構成例を示すブロック図である。本実施の形態にかかる半導体装置１００は、アナログ信号に伝搬するノイズの発生を知らせるノイズ要因信号を検出した場合、アナログ信号に伝搬したノイズが収束するまで、サンプリング信号のアクティブ期間を延長させる。それにより、本実施の形態にかかる半導体装置１００は、サンプルホールド回路において、ノイズの影響を受けることなく精度良くアナログ信号をサンプリングすることできる。その結果、本実施の形態にかかる半導体装置１００は、ノイズの影響を受けることなく精度良くアナログ信号を変換することができる。ここで、本実施の形態にかかる半導体装置１００は、実際にアナログ信号Ａｉｎに伝搬するノイズが発生した場合にのみ、サンプリング信号ＳＰのアクティブ期間を延長させている。それにより、本実施の形態にかかる半導体装置１００は、サンプリング信号ＳＰのアクティブ期間を常に延長させる必要が無いため、変換速度の低下を抑制しつつ、精度良くアナログ信号を変換することができる。以下、具体的に説明する。

図１に示すように、半導体装置１００は、サンプリング信号生成回路１と、サンプリング信号調整回路２と、サンプルホールド回路３と、アナログ入力端子４と、アナログ回路５と、ノイズ発生源６と、を備える。

サンプリング信号生成回路１は、サンプリング信号ＳＰを生成する。ノイズ発生源６は、外部からアナログ入力端子４に供給されるアナログ信号Ａｉｎに伝搬するノイズの発生源であって、例えば、アナログ入力端子４に隣接配置されたデジタル出力回路や外部バス等である。ここで、ノイズ発生源６は、ノイズが発生したか否かを表すノイズ要因信号ＮＳを出力する。例えば、ノイズ要因信号ＮＳがＨレベルからＬレベル又はＬレベルからＨレベルに変化した場合には、ノイズ発生源６においてノイズが発生したことを表している。

サンプリング信号調整回路２は、サンプリング信号ＳＰのアクティブ期間（Ｈレベルの期間）をノイズ要因信号ＮＳに基づいて調整し、調整後サンプリング信号ＭＳＰとして出力する。サンプルホールド回路３は、調整後サンプリング信号ＭＳＰのアクティブ期間中に、外部からアナログ入力端子４に供給されたアナログ信号Ａｉｎをサンプリングしてホールドする。アナログ回路５は、例えば逐次比較型ＡＤ変換器であって、サンプルホールド回路３によりホールドされたアナログ信号Ａｉｎの電圧Ｖａに基づいて動作する。

（サンプリング信号調整回路２の構成例）
図２は、サンプリング信号調整回路２の具体的構成例を示す図である。

図２に示すように、サンプリング信号調整回路２は、遅延回路２１と、ＯＲ回路２２と、遅延調整レジスタ２３と、を備える。遅延回路２１は、サンプリング信号ＳＰ及びノイズ要因信号ＮＳに基づいてサンプリング延長信号ＤＬＹを出力する。ＯＲ回路２２は、サンプリング信号ＳＰ及びサンプリング延長信号ＤＬＹの論理和を、調整後サンプリング信号ＭＳＰとして出力する。遅延調整レジスタ２３には、ＣＰＵ等によって書き抱え可能な遅延量の情報が格納されている。

より具体的には、遅延回路２１は、サンプリング信号ＳＰがアクティブ（Ｈレベル）の期間中に、ノイズ発生源６においてノイズが発生した場合、即ち、ノイズ要因信号ＮＳのレベルが変化した場合、少なくとも、ノイズ要因信号ＮＳのレベルが変化した時点から、遅延調整レジスタ２３により設定された所定期間ｔｄが経過するまで、サンプリング延長信号ＤＬＹをアクティブ（Ｈレベル）にする。なお、所定期間ｔｄは、アナログ信号Ａｉｎに伝搬したノイズの収束時間（ノイズによるサンプリング電圧の振動が収束するまでの時間）に基づいて決定される。そして、ＯＲ回路２２は、サンプリング信号ＳＰ及びサンプリング延長信号ＤＬＹの論理和をとることにより、サンプリング信号ＳＰのアクティブ期間をサンプリング延長信号ＤＬＹにより延長させて、調整後サンプリング信号ＭＳＰとして出力する。

（サンプリング信号調整回路２の動作）
図３〜図５は、サンプリング信号調整回路２の動作を示すタイミングチャートである。

まず、図３に示すタイミングチャートについて説明する。図３の例では、サンプリング信号ＳＰがアクティブ（Ｈレベル）の期間中（時刻ｔ１０〜ｔ１３）に、ノイズ要因信号ＮＳがＬレベルからＨレベルに変化している（時刻ｔ１１）。そのため、遅延回路２１は、ノイズ要因信号ＮＳのレベルが変化した時点から、遅延調整レジスタ２３により設定された所定期間ｔｄが経過するまで、サンプリング延長信号ＤＬＹをアクティブ（Ｈレベル）にする（時刻ｔ１１〜ｔ１４）。その結果、ＯＲ回路２２は、サンプリング信号ＳＰのアクティブ期間をサンプリング延長信号ＤＬＹにより延長させて、調整後サンプリング信号ＭＳＰとして出力する（時刻ｔ１０〜ｔ１４）。

次に、図４に示すタイミングチャートについて説明する。図４の例では、図３の例と同様に、サンプリング信号ＳＰがアクティブの期間中（時刻ｔ１０〜ｔ１３）に、ノイズ要因信号ＮＳがＬレベルからＨレベルに変化している（時刻ｔ１１）。しかしながら、遅延調整レジスタ２３によって設定された所定期間ｔｄが短くなっている。そのため、サンプリング信号ＳＰのアクティブ期間が終了する前に、所定期間ｔｄが経過してしまう（時刻ｔ１４ａ）。その結果、ＯＲ回路２２は、サンプリング信号ＳＰのアクティブ期間をサンプリング延長信号ＤＬＹにより延長させることなく、調整後サンプリング信号ＭＳＰとして出力する。換言すると、ＯＲ回路２２は、サンプリング信号ＳＰをそのまま調整後サンプリング信号ＭＳＰとして出力する。

次に、図５に示すタイミングチャートについて説明する。図５の例では、サンプリング信号ＳＰのアクティブ期間が経過した後に、ノイズ要因信号ＮＳがＬレベルからＨレベルに変化している（時刻ｔ１１ｂ）。この場合、遅延回路２１は、サンプリング延長信号ＤＬＹをアクティブにすることなくインアクティブ（Ｌレベル）を維持する。そのため、ＯＲ回路２２は、サンプリング信号ＳＰのアクティブ期間を延長させることなく調整後サンプリング信号ＭＳＰとして出力する。換言すると、ＯＲ回路２２は、サンプリング信号ＳＰをそのまま調整後サンプリング信号ＭＳＰとして出力する。

このように、本実施の形態にかかる半導体装置１００は、ノイズの発生を知らせるノイズ要因信号ＮＳを検出した場合、アナログ信号Ａｉｎに伝搬したノイズが収束するまで（ノイズによるサンプリング電圧の振動が収束するまで）、サンプリング信号ＳＰのアクティブ期間を延長させている。それにより、本実施の形態にかかる半導体装置１００は、サンプルホールド回路３において、ノイズの影響を受けることなく精度良くアナログ信号をサンプリングすることができる。その結果、本実施の形態にかかる半導体装置１００は、ノイズの影響を受けることなく精度良くアナログ信号を変換することができる。ここで、本実施の形態にかかる半導体装置１００は、実際にアナログ信号Ａｉｎに伝搬するノイズが発生した場合にのみ、サンプリング信号ＳＰのアクティブ期間を延長させている。それにより、本実施の形態にかかる半導体装置１００は、サンプリング信号ＳＰのアクティブ期間を常に延長させる必要が無いため、変換速度の低下を抑制しつつ、精度良くアナログ信号を変換することができる。

（サンプリング信号調整回路２の第１の具体的構成例）
図６は、サンプリング信号調整回路２の第１の具体的構成例を、サンプリング信号調整回路２ａとして示す図である。図６の例では、遅延回路２１の詳細な構成が示されている。以下、具体的に説明する。

遅延回路２１は、エッジ検出回路２４と、ＡＮＤ回路２５と、フリップフロップ２６と、遅延発生回路２７と、ＯＲ回路２８と、を有する。

エッジ検出回路２４は、ノイズ要因信号ＮＳのレベルが変化したことを検出すると、パルス形状の検出結果ＤＥＴを出力する。

（エッジ検出回路２４の具体的構成例）
図７は、エッジ検出回路２４の具体的構成例を示す図である。
図７に示すように、エッジ検出回路２４は、遅延発生回路２４１と、ＥＸＯＲ回路２４２と、を有する。遅延発生回路２４１は、ノイズ要因信号ＮＳを遅延させて出力する。ＥＸＯＲ回路２４２は、ノイズ要因信号ＮＳと、ノイズ要因信号ＮＳを遅延させた信号ＤＮＳと、の排他的論理和を、検出結果ＤＥＴとして出力する。

図８は、エッジ検出回路２４の動作を示すタイミングチャートである。例えば、ノイズ要因信号ＮＳがＬレベルからＨレベルに変化すると（時刻ｔ１５）、所定時間経過後に、ノイズ要因信号ＮＳを遅延させた信号ＤＮＳがＬレベルからＨレベルに変化する（時刻ｔ１６）。それにより、ＥＸＯＲ回路２４２は、パルス形状の検出結果ＤＥＴを出力する（時刻ｔ１５〜ｔ１６）。

なお、パルス形状の検出結果ＤＥＴのパルス幅は、後述する遅延回路２１に設けられたフリップフロップ２６がエッジ検出できる程度の幅を有していればよい。

図６に戻り、説明を続ける。ＡＮＤ回路２５は、サンプリング信号ＳＰと、エッジ検出回路２４の検出結果ＤＥＴと、の論理積を出力信号ｏｕｔ１として出力する。フリップフロップ２６では、データ入力端子Ｄに電源電圧ＶＤＤが入力され、クロック入力端子ＣＫに出力信号ｏｕｔ１が入力され、リセット入力端子Ｒに後述する出力信号ｏｕｔ３が入力され、データ出力端子Ｑから出力信号ｏｕｔ２が出力される。

遅延発生回路２７は、遅延調整レジスタ２３により設定された遅延量だけ出力信号ｏｕｔ２を遅延させて出力信号ｏｕｔ３として出力する。なお、出力信号ｏｕｔ３は、ＯＲ回路２８に供給されるだけでなく、フリップフロップ２６のリセット入力端子Ｒにフィードバックして供給される。

（遅延発生回路２７の第１の具体的構成例）
図９は、遅延発生回路２７の第１の具体的構成例を遅延発生回路２７ａとして示す図である。図９に示すように、遅延発生回路２７ａは、ｓ（ｓは２以上の整数）個の抵抗素子２７１＿１〜２７１＿ｓと、選択回路２７２と、容量素子２７３と、インバータ２７４，２７５と、を有する。

ｓ個の抵抗素子２７１＿１〜２７１＿ｓは、遅延発生回路２７ａの入力端子と選択回路２７２との間に直列に設けられている。選択回路２７２は、ｓ個の抵抗素子２７１＿１〜２７１＿ｓ間の複数のノードのうち、遅延調整レジスタ２３により設定された遅延量に対応する何れかのノードを選択してその電圧を出力する。容量素子２７３は、選択回路２７２の出力とグランドＧＮＤとの間に設けられ、選択回路２７２の出力電圧の電荷を蓄積する。インバータ２７４は、容量素子２７３の電圧を論理反転させて出力する。インバータ２７５は、インバータ２７４の出力信号を論理反転させて出力信号ｏｕｔ３として出力する。ここで、遅延発生回路２７ａは、選択回路２７２により選択されたノードと遅延発生回路２７ａの入力端子との間の抵抗素子の抵抗値と、容量素子２７３の容量値と、によって決まる時定数と、インバータ２７４の閾値電圧と、によって求められる遅延時間だけ出力信号ｏｕｔ２を遅延させて出力信号ｏｕｔ３として出力することができる。

（遅延発生回路２７の第２の具体的構成例）
図１０は、遅延発生回路２７の第２の具体的構成例を遅延発生回路２７ｂとして示す図である。図１０に示すように、遅延発生回路２７ｂは、偶数個のインバータからなるインバータ群２７６と、選択回路２７７と、を有する。

インバータ群２７６を構成する複数のインバータは、遅延発生回路２７ｂの入力端子と選択回路２７７との間に直列に設けられている。選択回路２７７は、遅延発生回路２７ｂの入力端子側から数えて偶数番目に設けられたインバータの出力（即ち、出力信号ｏｕｔ２の正転信号）のうち、遅延調整レジスタ２３により設定された遅延量に対応する何れかを選択して、出力信号ｏｕｔ３として出力する。

なお、遅延発生回路２７の構成は、上述の構成に限られず、遅延量をレジスタに格納された値を用いて調整する等、同等の機能を有する他の構成に適宜変更可能である。また、エッジ検出回路２４に設けられた遅延発生回路２４１についても、遅延発生回路２７ａ及び遅延発生回路２７ｂの構成を採用することができる。

図６に戻り、説明を続ける。ＯＲ回路２８は、フリップフロップ２６の出力信号ｏｕｔ２と、出力信号ｏｕｔ２を遅延させた出力信号ｏｕｔ３と、の論理和をサンプリング延長信号ＤＬＹとして出力する。

（サンプリング信号調整回路２ａの動作）
図１１は、サンプリング信号調整回路２ａの動作を示すタイミングチャートである。なお、図１１に示すタイミングチャートは、図３に示すタイミングチャートに対応している。

図１１に示すように、サンプリング信号ＳＰがアクティブ（Ｈレベル）の期間中（時刻ｔ１０〜ｔ１３）に、ノイズ要因信号ＮＳがＬレベルからＨレベルに変化している（時刻ｔ１１）。それにより、エッジ検出回路２４は、パルス形状の検出結果ＤＥＴを出力する（時刻ｔ１１）。また、それにより、ＡＮＤ回路２５は、パルス形状の検出結果ＤＥＴをそのまま出力信号ｏｕｔ１として出力する（時刻ｔ１１）。

フリップフロップ２６は、パルス形状の出力信号ｏｕｔ１の立ち上がりに同期して、データ入力端子Ｄに供給されたＨレベルの信号を取り込み、データ出力端子Ｑから出力される出力信号ｏｕｔ２をＬレベルからＨレベルに変化させる（時刻ｔ１１）。出力信号ｏｕｔ２がＬレベルからＨレベルに変化してから、遅延発生回路２７による遅延分だけ遅れて、出力信号ｏｕｔ３はＬレベルからＨレベルに変化する（時刻ｔ１２）。このとき、フリップフロップ２６は、Ｈレベルの出力信号ｏｕｔ３によりリセットされるため、出力信号ｏｕｔ２をＨレベルからＬレベルに変化させる（時刻ｔ１２）。出力信号ｏｕｔ２がＨレベルからＬレベルに変化してから、遅延発生回路２７による遅延分だけ遅れて、出力信号ｏｕｔ３はＨレベルからＬレベルに変化する（時刻ｔ１４）。

ＯＲ回路２８は、出力信号ｏｕｔ２及び出力信号ｏｕｔ３の論理和をサンプリング延長信号ＤＬＹとして出力する。そのため、ＯＲ回路２８は、出力信号ｏｕｔ２がＬレベルからＨレベルに変化してから、出力信号ｏｕｔ３がＨレベルからＬレベルに変化するまで、の所定期間ｔｄ、サンプリング延長信号ＤＬＹをアクティブ（Ｈレベル）にする（時刻ｔ１１〜ｔ１４）。その結果、ＯＲ回路２２は、サンプリング信号ＳＰのアクティブ期間をサンプリング延長信号ＤＬＹにより延長させて、調整後サンプリング信号ＭＳＰとして出力する（時刻ｔ１０〜ｔ１４）。

（サンプリング信号調整回路２の第１の変形例）
図１２は、サンプリング信号調整回路２の第１の変形例をサンプリング信号調整回路２ｂとして示す図である。サンプリング信号調整回路２ｂは、サンプリング信号調整回路２ａと比較して、駆動能力制御レジスタ２０１をさらに有するとともに、ＡＮＤ回路２５が、サンプリング信号ＳＰ、エッジ検出回路２４の検出結果ＤＥＴ、及び、駆動能力制御レジスタ２０１に格納された値、のそれぞれの論理積を、出力信号ｏｕｔ１として出力している。サンプリング信号調整回路２ｂのその他の構成については、サンプリング信号調整回路２ａの場合と同様であるため、その説明を省略する。

駆動能力制御レジスタ２０１には、ノイズ発生源６において発生するノイズの強度の変化情報が格納されている。具体的には、例えば、デジタル出力信号Ｄｏｕｔを駆動する出力バッファの駆動能力の切替情報が格納されている。

ここで、サンプリング信号調整回路２ｂは、出力バッファの駆動能力が低くてノイズが無視できる程度に小さい場合には、駆動能力制御レジスタ２０１からＬレベルの制御信号を出力し、サンプリング信号ＳＰの調整を行わない。それに対し、出力バッファの駆動能力が高くてノイズが無視できないほど大きい場合には、駆動能力制御レジスタ２０１からのＨレベルの制御信号を出力し、サンプリング信号ＳＰの調整を行う。

（サンプリング信号調整回路２の第２の変形例）
図１３は、サンプリング信号調整回路２の第２の変形例をサンプリング信号調整回路２ｃとして示す図である。サンプリング信号調整回路２ｃは、サンプリング信号調整回路２ａと比較して、駆動能力制御レジスタ２０２をさらに有するとともに、遅延調整レジスタ２３の格納値が駆動能力制御レジスタ２０２によって書き換え可能に構成されている。サンプリング信号調整回路２ｃのその他の構成については、サンプリング信号調整回路２ａの場合と同様であるため、その説明を省略する。

駆動能力制御レジスタ２０２には、ノイズ発生源６において発生するノイズの強度の変化情報が格納されている。具体的には、例えば、デジタル出力信号Ｄｏｕｔを駆動する出力バッファの駆動能力の切替情報が格納されている。

ここで、サンプリング信号調整回路２ｃは、出力バッファの駆動能力が低くてノイズが小さい場合には、駆動能力制御レジスタ２０２からの制御信号によって、遅延調整レジスタ２３に格納される遅延量を小さくする。それに対し、出力バッファの駆動能力が高くてノイズが大きい場合には、駆動能力制御レジスタ２０２からの制御信号によって、遅延調整レジスタ２３に格納される遅延量を大きくする。

（ノイズ発生源６の具体例）
続いて、ノイズ発生源６の具体例について説明する。
図１４は、ノイズ発生源６の具体例、及び、ノイズ発生源６からアナログ信号線へのノイズの伝搬を説明するための図である。

図１４の例では、ノイズ発生源６として、アナログ入力端子４に隣接配置されたデジタル入出力回路６ａが設けられている。デジタル入出力回路６ａは、半導体装置１００内に設けられ、半導体装置１００内のデジタル回路により生成されたデジタル出力信号Ｄｏｕｔを駆動して外部に出力する回路である。

より具体的には、デジタル入出力回路６ａは、デジタル出力端子６１と、出力バッファ６２と、プリバッファ６３と、入力バッファ６４と、を備える。デジタル出力端子６１とアナログ入力端子４との間には、寄生容量６５が形成されている。

デジタル入出力回路６ａにおいて、プリバッファ６３は、半導体装置１００内で生成されたデジタル出力信号Ｄｏｕｔを駆動して出力する。出力バッファ６２は、プリバッファ６３により駆動されたデジタル出力信号Ｄｏｕｔをさらに駆動して出力する。出力バッファ６２により駆動されたデジタル出力信号Ｄｏｕｔは、デジタル出力端子６１を介して外部に出力される。

ここで、出力バッファ６２により駆動されたデジタル出力信号Ｄｏｕｔのレベルが変化すると、その変化がノイズとなって、寄生容量６５を介して、アナログ信号Ａｉｎに伝搬してしまう。そこで、例えば、出力バッファ６２により駆動される前のデジタル出力信号Ｄｏｕｔ（即ち、プリバッファ６３により駆動されたデジタル出力信号Ｄｏｕｔ）をノイズ要因信号ＮＳとして用いることにより、アナログ信号Ａｉｎにノイズが伝搬することを事前に通知することが可能となる。なお、当然ながら、プリバッファ６３により駆動される前のデジタル出力信号Ｄｏｕｔをノイズ要因信号ＮＳとして用いてもよい。

図１５は、サンプルホールド回路３のサンプリング電圧の時間変化を示す図である。図１５に示すように、サンプルホールド回路３によってアナログ信号Ａｉｎのサンプリングが行われると、サンプルホールド回路３に設けられたサンプリング容量は、アナログ信号Ａｉｎに応じたサンプリング電圧まで充電される。ここで、アナログ信号Ａｉｎにノイズが伝搬すると、ノイズの影響によりサンプリング電圧が振動し、その後、収束する。ノイズによりサンプリング電圧が振動し始めてから収束するまでの時間をｔｃとすると、サンプリング延長信号ＤＬＹのアクティブ期間ｔｄは収束時間ｔｃよりも長くなるように設定すればよい。

（ノイズ発生源６の他の具体例）
図１６は、ノイズ発生源６の他の具体例を示す図である。図１６の例では、ノイズ発生源６として、外部バス６ｂが設けられている。外部バス６ｂは、例えば、半導体装置１００の外部に設けられたメモリとデータの受け渡しを行う回路である。

より具体的には、外部バス６ｂは、外部バス制御回路６６と、複数のデジタル出力回路からなるデジタル出力回路群６７と、を備える。外部バス制御回路６６は、複数のアドレス信号ａｄｄ＿１〜ａｄｄ＿ｐ（ｐは任意の整数）及び、複数のデータ信号ｄｏｕｔ＿１〜ｄｏｕｔ＿ｑ（ｑは任意の整数）を出力する。各アドレス信号及び各データ信号は、プリバッファ及び出力バッファにより順に駆動された後、対応するデジタル出力端子から外部のメモリに出力される。

ここで、複数のデジタル信号のレベルが同時に変化すると、その変化が大きなノイズとなって、寄生容量を介して、アナログ信号Ａｉｎに伝搬してしまう。そこで、例えば、出力バッファにより駆動される前のアドレス信号ａｄｄ＿１〜ａｄｄ＿ｐ及びデータ信号ｄｏｕｔ＿１〜ｄｏｕｔ＿ｑをそれぞれノイズ要因信号ＮＳ＿１〜ＮＳ＿ｎ（ｎはｐ＋ｑ）として用いることにより、アナログ信号Ａｉｎに大きなノイズが伝搬することを事前に通知することが可能となる。なお、当然ながら、プリバッファにより駆動される前のアドレス信号ａｄｄ＿１〜ａｄｄ＿ｐ及びデータ信号ｄｏｕｔ＿１〜ｄｏｕｔ＿ｑをそれぞれノイズ要因信号ＮＳ＿１〜ＮＳ＿ｎとして用いてもよい。

この場合、エッジ検出回路２４として、複数のエッジ検出回路２４＿１〜２４＿ｎが設けられる。エッジ検出回路２４＿１〜２４＿ｎは、それぞれ、ノイズ要因信号ＮＳ＿１〜ＮＳ＿ｎのレベルが変化したことを検出すると、パルス形状の検出結果ＤＥＴ＿１〜ＤＥＴ＿ｎを出力する。そして、ＯＲ回路６８は、検出結果ＤＥＴ＿１〜ＤＥＴ＿ｎの論理和を最終的な検出結果ＤＥＴとして出力する。

図１７は、外部バス６ｂがノイズ発生源６である場合におけるサンプリング信号調整回路２の動作を示すタイミングチャートである。図１７の例では、アドレス信号ａｄｄ＿１〜ａｄｄ＿ｐ及びデータ信号ｄｏｕｔ＿１〜ｄｏｕｔ＿ｑがほぼ同時に変化している（時刻ｔ２１〜ｔ２２）。ここで、アドレス信号ａｄｄ＿１〜ａｄｄ＿ｐのスキューをｔａ、データ信号ｄｏｕｔ＿１〜ｄｏｕｔ＿ｑのスキューをｔｂとすると、スキューｔａ、スキューｔｂ及びサンプリング電圧の振動の収束時間ｔｃから、サンプリング延長信号ＤＬＹのアクティブ期間ｔｄを決定すればよい。なお、スキューｔａ，ｔｂは、外部バス６ｂの通信規格から見積もることが可能である。

このように、本実施の形態にかかる半導体装置１００は、ノイズ発生源６からノイズの発生を知らせるノイズ要因信号ＮＳを検出した場合、アナログ信号Ａｉｎに伝搬したノイズが収束するまで（ノイズによるサンプリング電圧の振動が収束するまで）、サンプリング信号ＳＰのアクティブ期間を延長させている。それにより、本実施の形態にかかる半導体装置１００は、サンプルホールド回路３において、ノイズの影響を受けることなく精度良くアナログ信号をサンプリングすることができる。その結果、本実施の形態にかかる半導体装置１００は、ノイズの影響を受けることなく精度良くアナログ信号を変換することができる。ここで、本実施の形態にかかる半導体装置１００は、実際にアナログ信号Ａｉｎに伝搬するノイズが発生した場合にのみ、サンプリング信号ＳＰのアクティブ期間を延長させている。それにより、本実施の形態にかかる半導体装置１００は、サンプリング信号のアクティブ期間を常に延長させる必要が無いため、変換速度の低下を抑制しつつ、精度良くアナログ信号を変換することができる。

なお、本実施の形態にかかる半導体装置１００は、ノイズ発生源６におけるクロック信号と、サンプルホールド回路３のクロック信号（サンプリング信号）と、が同期しているか否かに関わらず、ノイズ発生源６からノイズの発生を知らせるノイズ要因信号ＮＳを受信することができる。

＜実施の形態２＞
図１８は、実施の形態２にかかる半導体装置２００に設けられたサンプリング信号調整回路２ｄの構成例を示す図である。本実施の形態にかかる半導体装置２００は、ノイズの発生を知らせるノイズ要因信号ＮＳを検出してサンプリング信号ＳＰのアクティブ期間を延長した後、延長されたアクティブ期間中に、再びノイズの発生を知らせるノイズ要因信号ＮＳを検出した場合、延長されたアクティブ期間を再延長することができる。以下、具体的に説明する。

図１８に示すように、サンプリング信号調整回路２ｄは、２つの遅延回路２１＿１，２１＿２と、エッジ検出回路２４と、ＯＲ回路２２と、遅延調整レジスタ２３＿１，２３＿２と、を備える。なお、エッジ検出回路２４は、遅延回路２１＿１，２１＿２によって共用されるため遅延回路２１＿１，２１＿２の外部に設けられているが、遅延回路２１＿１，２１＿２内にそれぞれ個別に設けられてもよい。

遅延回路２１＿１は、ＡＮＤ回路２５＿１と、フリップフロップ２６＿１と、遅延発生回路２７＿１と、ＯＲ回路２８＿１と、を備える。なお、ＡＮＤ回路２５＿１、フリップフロップ２６＿１、遅延発生回路２７＿１、ＯＲ回路２８＿１、及び、遅延調整レジスタ２３＿１は、それぞれ、ＡＮＤ回路２５、フリップフロップ２６、遅延発生回路２７、ＯＲ回路２８、及び、遅延調整レジスタ２３に対応する。

エッジ検出回路２４及び遅延回路２１＿１の構成及び動作については、遅延回路２１と同様であるため、その説明を省略する。

遅延回路２１＿２は、遅延回路２１＿１の構成と比較して、２段のフリップフロップを備えるとともにインバータをさらに備える。具体的には、遅延回路２１＿２は、ＡＮＤ回路２５＿２と、フリップフロップ２６＿２＿１，２６＿２＿２と、遅延発生回路２７＿２と、ＯＲ回路２８＿２と、インバータ２９＿２と、を備える。なお、ＡＮＤ回路２５＿２、フリップフロップ２６＿２＿１〜２６＿２＿２、遅延発生回路２７＿２、ＯＲ回路２８＿２、及び、遅延調整レジスタ２３＿２は、それぞれ、ＡＮＤ回路２５、フリップフロップ２６、遅延発生回路２７、ＯＲ回路２８、及び、遅延調整レジスタ２３に対応する。

遅延回路２１＿２において、ＡＮＤ回路２５＿２は、遅延回路２１＿１から出力されたサンプリング延長信号ＤＬＹ１と、エッジ検出回路２４の検出結果ＤＥＴと、の論理積を出力信号ｏｕｔ５として出力する。フリップフロップ２６＿２＿１では、データ入力端子Ｄに電源電圧ＶＤＤが入力され、クロック入力端子ＣＫに出力信号ｏｕｔ５が入力され、リセット入力端子Ｒにサンプリング延長信号ＤＬＹをインバータ２９＿２で反転させた信号が入力され、データ出力端子Ｑから出力信号ｏｕｔ６が出力される。フリップフロップ２６＿２＿２では、データ入力端子Ｄに出力信号ｏｕｔ６が入力され、クロック入力端子ＣＫに出力信号ｏｕｔ５が入力され、リセット入力端子Ｒに遅延発生回路２７＿２からフィードバックされた出力信号ｏｕｔ８が入力され、データ出力端子Ｑから出力信号ｏｕｔ７が出力される。遅延発生回路２７＿２は、遅延調整レジスタ２３＿２により設定された遅延量だけ出力信号ｏｕｔ７を遅延させて出力信号ｏｕｔ８として出力する。ＯＲ回路２８は、出力信号ｏｕｔ７及び出力信号ｏｕｔ８の論理和をサンプリング延長信号ＤＬＹ２として出力する。

ＯＲ回路２２は、サンプリング信号ＳＰと、遅延回路２１＿１から出力されたサンプリング延長信号ＤＬＹ１と、遅延回路２１＿２から出力されたサンプリング延長信号ＤＬＹ２と、の論理和を調整後サンプリング信号ＭＳＰとして出力する。

（サンプリング信号調整回路２ｄの動作）
図１９〜図２１は、サンプリング信号調整回路２ｄの動作を示すタイミングチャートである。

（図１９に示すタイミングチャートの説明）
まず、図１９に示すタイミングチャートについて説明する。図１９の例では、サンプリング信号ＳＰのアクティブ期間中に、ノイズ要因信号ＮＳがＬレベルからＨレベルに変化し、その後、延長されたサンプリング信号ＳＰのアクティブ期間中に、ノイズ要因信号がＨレベルからＬレベルに変化している。特に、図１９の例では、出力信号ｏｕｔ２がＨレベルの期間中において、ノイズ要因信号ＮＳがＨレベルからＬレベルに変化している。以下、具体的に説明する。

まず、遅延回路２１＿１及びその周辺回路の動作について説明する。
サンプリング信号ＳＰがアクティブ（Ｈレベル）の期間中（時刻ｔ３０〜ｔ３４）に、ノイズ要因信号ＮＳの１回目のレベル変化が起きている（時刻ｔ３１）。それにより、エッジ検出回路２４は、１回目のパルス形状の検出結果ＤＥＴを出力する（時刻ｔ３１）。また、それにより、ＡＮＤ回路２５＿１は、１回目のパルス形状の検出結果ＤＥＴをそのまま出力信号ｏｕｔ１として出力する（時刻ｔ３１）。フリップフロップ２６＿１は、１回目のパルス形状の出力信号ｏｕｔ１の立ち上がりに同期して、出力信号ｏｕｔ２をＬレベルからＨレベルに切り替える（時刻ｔ３１）。

その後、サンプリング延長信号ＤＬＹ１のアクティブ期間のうち出力信号ｏｕｔ２がＨレベルの期間中（時刻ｔ３１〜ｔ３３）に、ノイズ要因信号ＮＳの２回目のレベル変化が起きている（時刻ｔ３２）。それにより、エッジ検出回路２４は、２回目のパルス形状の検出結果ＤＥＴを出力する（時刻ｔ３２）。また、それにより、ＡＮＤ回路２５＿１は、２回目のパルス形状の検出結果ＤＥＴをそのまま出力信号ｏｕｔ１として出力する（時刻ｔ３２）。フリップフロップ２６＿１は、２回目のパルス形状の出力信号ｏｕｔ１の立ち上がりに同期して、引き続きＨレベルの出力信号ｏｕｔ２を出力する。

出力信号ｏｕｔ２がＬレベルからＨレベルに変化してから、遅延発生回路２７＿１による遅延分だけ遅れて、出力信号ｏｕｔ３がＬレベルからＨレベルに変化する（時刻ｔ３３）。このとき、フリップフロップ２６＿１は、Ｈレベルの出力信号ｏｕｔ３によりリセットされるため、出力信号ｏｕｔ２をＨレベルからＬレベルに変化させる（時刻ｔ３３）。出力信号ｏｕｔ２がＨレベルからＬレベルに変化してから、遅延発生回路２７＿１による遅延分だけ遅れて、出力信号ｏｕｔ３がＨレベルからＬレベルに変化する（時刻ｔ３６）。

ＯＲ回路２８＿１は、出力信号ｏｕｔ２及び出力信号ｏｕｔ３の論理和をサンプリング延長信号ＤＬＹ１として出力する。そのため、ＯＲ回路２８＿１は、出力信号ｏｕｔ２がＬレベルからＨレベルに変化してから、出力信号ｏｕｔ３がＨレベルからＬレベルに変化するまで、の所定期間ｔｄ１、サンプリング延長信号ＤＬＹ１をアクティブ（Ｈレベル）にする（時刻ｔ３１〜ｔ３６）。

次に、遅延回路２１＿２及びその周辺回路の動作について説明する。
ノイズ要因信号ＮＳの１回目のレベル変化によりエッジ検出回路２４から１回目のパルス形状の検出結果ＤＥＴが出力されると、サンプリング延長信号ＤＬＹ１がＨレベルを示すことから、ＡＮＤ回路２５＿２は、１回目のパルス形状の検出結果ＤＥＴをそのまま出力信号ｏｕｔ５として出力する（時刻ｔ３１）。フリップフロップ２６＿２＿１は、１回目のパルス形状の出力信号ｏｕｔ５の立ち上がりに同期して、出力信号ｏｕｔ６をＬレベルからＨレベルに切り替える（時刻ｔ３１）。フリップフロップ２６＿２＿２は、１回目のパルス形状の出力信号ｏｕｔ５の立ち上がりに同期して、Ｈレベルに変化する前のＬレベルの出力信号ｏｕｔ６を取り込み、Ｌレベルの出力信号ｏｕｔ７を出力する（時刻ｔ３１）。

その後、ノイズ要因信号ＮＳの２回目のレベル変化によりエッジ検出回路２４から２回目のパルス形状の検出結果ＤＥＴが出力されると、サンプリング延長信号ＤＬＹ１がＨレベルを示すことから、ＡＮＤ回路２５＿２は、２回目のパルス形状の検出結果ＤＥＴをそのまま出力信号ｏｕｔ５として出力する（時刻ｔ３２）。フリップフロップ２６＿２＿１は、２回目のパルス形状の出力信号ｏｕｔ５の立ち上がりに同期して、引き続きＨレベルの出力信号ｏｕｔ６を出力する。フリップフロップ２６＿２＿２は、２回目のパルス形状の出力信号ｏｕｔ５の立ち上がりに同期して、Ｈレベルの出力信号ｏｕｔ６を取り込み、出力信号ｏｕｔ７をＬレベルからＨレベルに切り替える（時刻ｔ３２）。

出力信号ｏｕｔ７がＬレベルからＨレベルに変化してから、遅延発生回路２７＿２による遅延分だけ遅れて、出力信号ｏｕｔ８がＬレベルからＨレベルに変化する（時刻ｔ３５）。このとき、フリップフロップ２６＿２＿２は、Ｈレベルの出力信号ｏｕｔ８によりリセットされるため、出力信号ｏｕｔ７をＨレベルからＬレベルに変化させる（時刻ｔ３５）。なお、フリップフロップ２６＿２＿１は、サンプリング延長信号ＤＬＹ１のアクティブ期間の終了（ＨレベルからＬレベルへの変化）によりリセットされ、出力信号ｏｕｔ６をＨレベルからＬレベルに変化させる（時刻ｔ３６）。出力信号ｏｕｔ７がＨレベルからＬレベルに変化してから、遅延発生回路２７＿２による遅延分だけ遅れて、出力信号ｏｕｔ８がＨレベルからＬレベルに変化する（時刻ｔ３７）。

ＯＲ回路２８＿２は、出力信号ｏｕｔ７及び出力信号ｏｕｔ８の論理和をサンプリング延長信号ＤＬＹ２として出力する。そのため、ＯＲ回路２８＿２は、出力信号ｏｕｔ７がＬレベルからＨレベルに変化してから、出力信号ｏｕｔ８がＨレベルからＬレベルに変化するまで、の所定期間ｔｄ２、サンプリング延長信号ＤＬＹ２をアクティブ（Ｈレベル）にする（時刻ｔ３２〜ｔ３７）。

その結果、ＯＲ回路２２は、サンプリング信号ＳＰのアクティブ期間を、サンプリング延長信号ＤＬＹ１により延長させた後、さらにサンプリング延長信号ＤＬＹ２により再延長させて、調整後サンプリング信号ＭＳＰとして出力する（時刻ｔ３０〜ｔ３７）。

（図２０に示すタイミングチャートの説明）
続いて、図２０に示すタイミングチャートについて説明する。図２０の例では、図１９の例と同様に、サンプリング信号ＳＰのアクティブ期間中に、ノイズ要因信号ＮＳがＬレベルからＨレベルに変化し、その後、延長されたサンプリング信号ＳＰのアクティブ期間中に、ノイズ要因信号がＨレベルからＬレベルに変化している。特に、図２０の例では、出力信号ｏｕｔ３がＨレベルの期間中において、ノイズ要因信号ＮＳがＨレベルからＬレベルに変化している。以下、具体的に説明する。

まず、遅延回路２１＿１及びその周辺回路の動作について説明する。
サンプリング信号ＳＰがアクティブ（Ｈレベル）の期間中（時刻ｔ３０〜ｔ３４）に、ノイズ要因信号ＮＳの１回目のレベル変化が起きている（時刻ｔ３１）。それにより、エッジ検出回路２４は、１回目のパルス形状の検出結果ＤＥＴを出力する（時刻ｔ３１）。また、それにより、ＡＮＤ回路２５＿１は、１回目のパルス形状の検出結果ＤＥＴをそのまま出力信号ｏｕｔ１として出力する（時刻ｔ３１）。フリップフロップ２６＿１は、１回目のパルス形状の出力信号ｏｕｔ１の立ち上がりに同期して、出力信号ｏｕｔ２をＬレベルからＨレベルに切り替える（時刻ｔ３１）。

出力信号ｏｕｔ２がＬレベルからＨレベルに変化してから、遅延発生回路２７＿１による遅延分だけ遅れて、出力信号ｏｕｔ３がＬレベルからＨレベルに変化する（時刻ｔ３３）。このとき、フリップフロップ２６＿１は、Ｈレベルの出力信号ｏｕｔ３によりリセットされるため、出力信号ｏｕｔ２をＨレベルからＬレベルに変化させる（時刻ｔ３３）。出力信号ｏｕｔ２がＨレベルからＬレベルに変化してから、遅延発生回路２７＿１による遅延分だけ遅れて、出力信号ｏｕｔ３がＨレベルからＬレベルに変化する（時刻ｔ３６）。

その後、サンプリング延長信号ＤＬＹ１のアクティブ期間のうち出力信号ｏｕｔ３がＨレベルの期間中（時刻ｔ３３〜ｔ３６）に、ノイズ要因信号ＮＳの２回目のレベル変化が起きている（時刻ｔ３２ａ）。それにより、エッジ検出回路２４は、２回目のパルス形状の検出結果ＤＥＴを出力する（時刻ｔ３２ａ）。また、それにより、ＡＮＤ回路２５＿１は、２回目のパルス形状の検出結果ＤＥＴをそのまま出力信号ｏｕｔ１として出力する（時刻ｔ３２ａ）。しかしながら、フリップフロップ２６＿１は、Ｈレベルの出力信号ｏｕｔ３によりリセットされているため、引き続きＬレベルの出力信号ｏｕｔ２を出力する。そのため、出力信号ｏｕｔ３は、ノイズ要因信号ＮＳの２回目のレベル変化の影響を受けて変化することはない。

ＯＲ回路２８＿１は、出力信号ｏｕｔ２及び出力信号ｏｕｔ３の論理和をサンプリング延長信号ＤＬＹ１として出力する。そのため、ＯＲ回路２８＿１は、出力信号ｏｕｔ２がＬレベルからＨレベルに変化してから、出力信号ｏｕｔ３がＨレベルからＬレベルに変化するまで、の所定期間ｔｄ１、サンプリング延長信号ＤＬＹ１をアクティブ（Ｈレベル）にする（時刻ｔ３１〜ｔ３６）。

次に、遅延回路２１＿２及びその周辺回路の動作について説明する。
遅延回路２１＿２及びその周辺回路の動作については、図１９の例と同様であるため、その説明を省略する。ただし、ノイズ要因信号ＮＳの２回目のレベル変化が、図１９の例と比較して遅れているため、それに伴って、サンプリング延長信号ＤＬＹ２のアクティブ期間も遅れる。

その結果、ＯＲ回路２２は、サンプリング信号ＳＰのアクティブ期間を、図１９の例よりも延長させて、調整後サンプリング信号ＭＳＰとして出力する（時刻ｔ３０〜ｔ３７）。

（図２１に示すタイミングチャートの説明）
続いて、図２１に示すタイミングチャートについて説明する。図２１の例では、サンプリング信号ＳＰのアクティブ期間中に、ノイズ要因信号ＮＳがＬレベルからＨレベルに変化し、その後、延長されたサンプリング信号ＳＰのアクティブ期間が経過した後に、ノイズ要因信号ＮＳがＨレベルからＬレベルに変化している。以下、具体的に説明する。

まず、遅延回路２１＿１及びその周辺回路の動作について説明する。
ノイズ要因信号ＮＳの１回目のレベル変化が起きた場合の遅延回路２１＿１及びその周辺回路の動作については、図１９及び図２０の例と同様であるため、その説明を省略する。

その後、サンプリング延長信号ＤＬＹ１のアクティブ期間（時刻ｔ３１〜ｔ３６）が経過した後に、ノイズ要因信号ＮＳの２回目のレベル変化が起きている（時刻ｔ３２ｂ）。それにより、エッジ検出回路２４は、２回目のパルス形状の検出結果ＤＥＴを出力する（時刻ｔ３２ｂ）。しかしながら、サンプリング信号ＳＰがＬレベルを示しているため、ＡＮＤ回路２５＿１は、Ｌレベルの出力信号ｏｕｔ１を出力し続ける。そのため、出力信号ｏｕｔ２，ｏｕｔ３及びサンプリング延長信号ＤＬＹ１は何れもＬレベルに維持される。

次に、遅延回路２１＿２及びその周辺回路の動作について説明する。
ノイズ要因信号ＮＳの１回目のレベル変化によりエッジ検出回路２４から１回目のパルス形状の検出結果ＤＥＴが出力されると、サンプリング延長信号ＤＬＹ１がＨレベルを示すことから、ＡＮＤ回路２５＿２は、１回目のパルス形状の検出結果ＤＥＴをそのまま出力信号ｏｕｔ５として出力する（時刻ｔ３１）。フリップフロップ２６＿２＿１は、１回目のパルス形状の出力信号ｏｕｔ５の立ち上がりに同期して、出力信号ｏｕｔ６をＬレベルからＨレベルに切り替える（時刻ｔ３１）。フリップフロップ２６＿２＿２は、１回目のパルス形状の出力信号ｏｕｔ５の立ち上がりに同期して、Ｈレベルに変化する前のＬレベルの出力信号ｏｕｔ６を取り込み、Ｌレベルの出力信号ｏｕｔ７を出力する（時刻ｔ３１）。

その後、フリップフロップ２６＿２＿１は、サンプリング延長信号ＤＬＹ１のアクティブ期間の終了（ＨレベルからＬレベルへの変化）によりリセットされ、出力信号ｏｕｔ６をＨレベルからＬレベルに変化させる（時刻ｔ３６）。

その後、ノイズ要因信号ＮＳの２回目のレベル変化によりエッジ検出回路２４から２回目のパルス形状の検出結果ＤＥＴが出力されるが、サンプリング延長信号ＤＬＹ１がＬレベルを示すことから、ＡＮＤ回路２５＿２は、Ｌレベルの出力信号ｏｕｔ５を出力し続ける。そのため、出力信号ｏｕｔ６，ｏｕｔ７，ｏｕｔ８及びサンプリング延長信号ＤＬＹ２は何れもＬレベルに維持される。

その結果、ＯＲ回路２２は、サンプリング信号ＳＰのアクティブ期間を、サンプリング延長信号ＤＬＹ１により延長させるが、サンプリング延長信号ＤＬＹ２により再延長させないで、調整後サンプリング信号ＭＳＰとして出力する（時刻ｔ３０〜ｔ３６）。

このように、本実施の形態にかかる半導体装置２００は、実施の形態１にかかる半導体装置１００の場合と同等程度の効果を奏することができる。さらに、本実施の形態にかかる半導体装置２００は、１回目のノイズの発生を知らせるノイズ要因信号ＮＳを検出してサンプリング信号ＳＰのアクティブ期間を延長した後、延長されたアクティブ期間中に、２回目のノイズの発生を知らせるノイズ要因信号ＮＳを検出した場合、延長されたアクティブ期間を再延長することができる。

（サンプリング信号調整回路２ｄの変形例）
図２２は、サンプリング信号調整回路２ｄの変形例をサンプリング信号調整回路２ｅとして示す図である。サンプリング信号調整回路２ｄでは、２つの遅延回路２１＿１，２１＿２が設けられていた。それに対し、サンプリング信号調整回路２ｅでは、ｍ（ｍは３以上の整数）個の遅延回路２１＿１〜２１＿ｍが設けられている。

具体的には、サンプリング信号調整回路２ｅは、ｍ個の遅延回路２１＿１〜２１＿ｍと、エッジ検出回路２４と、ＯＲ回路２２と、ＯＲ回路３０と、遅延調整レジスタ２３＿１〜２３＿ｍと、を備える。遅延回路２１＿１〜２１＿ｍは、それぞれサンプリング延長信号ＤＬＹ１〜ＤＬＹｍを出力する。ＯＲ回路３０は、サンプリング延長信号ＤＬＹ１〜ＤＬＹｍの論理和を出力する。ＯＲ回路２２は、サンプリング信号ＳＰと、ＯＲ回路３０の出力と、の論理和を、調整後サンプリング信号ＭＳＰとして出力する。

遅延回路２１＿ｉ（ｉは２〜ｍの何れかの整数）は、ＡＮＤ回路２５＿ｉと、ｉ個のフリップフロップ２６＿ｉ＿１〜２６＿ｉ＿ｉと、遅延発生回路２７＿ｉと、ＯＲ回路２８＿ｉと、インバータ２９＿ｉと、を備える。なお、 遅延回路２１＿１の構成については、既に説明した通りである。

ＡＮＤ回路２５＿ｉは、ＯＲ回路３０の出力と、エッジ検出回路２４の検出結果ＤＥＴと、の論理積を出力する。基本的には、各フリップフロップ２６＿ｉ＿１〜２６＿ｉ＿ｉでは、データ入力端子Ｄに前段フリップフロップの出力信号が入力され、クロック入力端子ＣＫにＡＮＤ回路２５＿ｉの出力信号が入力され、リセット入力端子ＲにＯＲ回路３０の出力をインバータ２９＿ｉで反転させた信号が入力され、データ出力端子Ｑから出力信号が出力される。ただし、フリップフロップ２６＿ｉ＿１のデータ入力端子Ｄには、電源電圧ＶＤＤが入力される。また、フリップフロップ２６＿ｉ＿ｉのリセット入力端子Ｒには、遅延発生回路２７＿ｉの出力信号がフィードバックして供給される。

遅延発生回路２７＿ｉは、フリップフロップ２６＿ｉ＿ｉの出力信号を、遅延調整レジスタ２３＿ｉにより設定された遅延分だけ遅延させて出力する。ＯＲ回路２８＿ｉは、フリップフロップ２６＿ｉ＿ｉの出力信号と、遅延発生回路２７＿ｉの出力信号と、の論理和を、サンプリング延長信号ＤＬＹｉとして出力する。

サンプリング信号調整回路２ｅは、ノイズ要因信号ＮＳのレベルが連続して変化した場合でも、ｍ回まではサンプリング信号のアクティブ期間を延長させることができる。

＜実施の形態３＞
図２３は、実施の形態３にかかる半導体装置３００の構成例を示すブロック図である。
半導体装置１００，２００は、ノイズ発生源６から直接ノイズ要因信号ＮＳを取得していた。それに対し、半導体装置３００は、アナログ信号Ａｉｎに伝搬したノイズから、ノイズ要因信号ＮＳを生成している。以下、具体的に説明する。

図２３に示すように、半導体装置３００は、半導体装置１００と比較して、ノイズ発生源６に代えてノイズ要因信号生成回路７を備える。なお、本例では、ノイズ要因信号生成回路７が、ノイズ要因信号ＮＳの検出結果ＤＥＴを出力するように構成されている。そのため、サンプリング信号調整回路２として、エッジ検出回路２４の無いサンプリング信号調整回路２ｆが用いられている。半導体装置３００のその他の構成については、半導体装置１００の場合と同様であるため、その説明を省略する。

（ノイズ要因信号生成回路７の具体的構成例）
図２４は、ノイズ要因信号生成回路７の具体的構成例を示す図である。
図２４に示すように、ノイズ要因信号生成回路７は、スイッチ素子ＳＷ１，ＳＷ２と、容量素子Ｃ１，Ｃ２と、オペアンプＯＰ１，ＯＰ２と、抵抗素子Ｒ１，Ｒ２と、コンパレータＣＭＰ１，ＣＭＰ２と、ＮＡＮＤ回路ＮＤ１と、ＡＮＤ回路ＡＤ１と、アナログ入力端子４と、を備える。

スイッチ素子ＳＷ１は、アナログ入力端子４と、オペアンプＯＰ１の非反転入力端子と、の間に設けられ、制御信号ＣＴＬ１に基づいてオンオフを切り替える。スイッチ素子ＳＷ２は、アナログ入力端子４と、オペアンプＯＰ２の非反転入力端子と、の間に設けられ、制御信号ＣＴＬ２に基づいてオンオフを切り替える。

容量素子Ｃ１は、オペアンプＯＰ１の非反転入力端子と、グランドＧＮＤと、の間に設けられる。容量素子Ｃ２は、オペアンプＯＰ２の非反転入力端子と、グランドＧＮＤと、の間に設けられる。オペアンプＯＰ１の出力端子は、オペアンプＯＰ１の反転入力端子と、コンパレータＣＭＰ１の非反転入力端子と、に接続される。オペアンプＯＰ２の出力端子は、オペアンプＯＰ２の反転入力端子と、コンパレータＣＭＰ２の非反転入力端子と、に接続される。

抵抗素子Ｒ１は、分圧抵抗であって、分圧比をＣＰＵ等により変更可能に構成されている。本例では、抵抗素子Ｒ１の分圧時の抵抗値をそれぞれＲ１１，Ｒ１２とする。抵抗素子Ｒ１は、コンパレータＣＭＰ１の非反転入力端子と、グランドＧＮＤと、の間に設けられる。抵抗素子Ｒ１の出力ノードは、コンパレータＣＭＰ２の反転入力端子に接続される。抵抗素子Ｒ２は、分圧抵抗であって、分圧比をＣＰＵ等によって変更可能に構成されている。本例では、抵抗素子Ｒ２の分圧時の抵抗値をそれぞれＲ２１，Ｒ２２とする。抵抗素子Ｒ２は、コンパレータＣＭＰ２の非反転入力端子と、グランドＧＮＤと、の間に設けられる。抵抗素子Ｒ２の出力ノードは、コンパレータＣＭＰ１の反転入力端子に接続される。

コンパレータＣＭＰ１の出力端子は、ＮＡＮＤ回路ＮＤ１の一方の入力端子に接続され、コンパレータＣＭＰ２の出力端子は、ＮＡＮＤ回路ＮＤ１の他方の入力端子に接続される。ＮＡＮＤ回路ＮＤ１の出力端子は、ＡＮＤ回路ＡＤ１の一方の入力端子に接続される。ＡＮＤ回路ＡＤ１の他方の入力端子には、イネーブル信号ＥＮが入力されている。ＡＮＤ回路ＡＤ１の出力端子から、ノイズ要因信号の検出結果ＤＥＴが出力される。

（ノイズ要因信号生成回路７の動作）
図２５は、ノイズ要因信号生成回路７の動作を示すタイミングチャートである。

制御信号ＣＴＬ１をアクティブにしてスイッチ素子ＳＷ１を一定期間オンすることにより、容量素子Ｃ１を用いてアナログ信号Ａｉｎのサンプリングを行う（時刻ｔ４１）。所定期間ｔｘが経過した後に、制御信号ＣＴＬ２をアクティブにしてスイッチ素子ＳＷ２を一定期間オンすることにより、容量素子Ｃ２を用いてアナログ信号Ａｉｎのサンプリングを行う（時刻ｔ４２）。以下、容量素子Ｃ１に保持されたアナログ信号Ａｉｎの電圧を電圧Ｖ［ｔ］と称し、容量素子Ｃ２に保持されたアナログ信号Ａｉｎの電圧を電圧Ｖ［ｔ＋ｔｘ］と称す。

オペアアンプＯＰ１は、容量素子Ｃ１に蓄積された電荷の放出を防ぐために設けられ、容量素子Ｃ１に保持された電圧Ｖ［ｔ］を出力する。オペアンプＯＰ２は、容量素子Ｃ２に蓄積された電荷の放出を防ぐために設けられ、容量素子Ｃ２に保持された電圧Ｖ［ｔ＋ｔｘ］を出力する。

コンパレータＣＭＰ１は、オペアンプＯＰ１の出力電圧Ｖ［ｔ］と、オペアンプＯＰ２の出力電圧Ｖ［ｔ＋ｔｘ］を抵抗素子Ｒ２の抵抗値Ｒ２１，Ｒ２２で抵抗分圧した電圧Ｖ［ｔ＋ｔｘ］×Ｒ２２／（Ｒ２１＋Ｒ２２）と、を比較して、比較結果を出力する。

本例では、コンパレータＣＭＰ１は、以下の式（１）を満たす場合にＨレベルの比較結果を出力し、それ以外ではＬレベルの比較結果を出力する。

Ｖ［ｔ］＞Ｖ［ｔ＋ｔｘ］×Ｒ２２／（Ｒ２１＋Ｒ２２） ・・・（１）

コンパレータＣＭＰ２は、オペアンプＯＰ２の出力電圧Ｖ［ｔ＋ｔｘ］と、オペアンプＯＰ１の出力電圧Ｖ［ｔ］を抵抗素子Ｒ１の抵抗値Ｒ１１，Ｒ１２で抵抗分圧した電圧Ｖ［ｔ］×Ｒ１２／（Ｒ１１＋Ｒ１２）と、を比較して、比較結果を出力する。

本例では、コンパレータＣＭＰ２は、以下の式（２）を満たす場合にＨレベルの比較結果を出力し、それ以外ではＬレベルの比較結果を出力する。

Ｖ［ｔ＋ｔｘ］＞Ｖ［ｔ］×Ｒ１２／（Ｒ１１＋Ｒ１２） ・・・（２）

式（１）及び式（２）から、以下の式（３）が成り立つ。

Ｖ［ｔ］×Ｒ１２／（Ｒ１１＋Ｒ１２）＜Ｖ［ｔ＋ｔｘ］＜Ｖ［ｔ］×（Ｒ２１＋Ｒ２２）／Ｒ２２ ・・・（３）

図２６は、式（３）の内容を説明するための図である。図２６に示すように、Ｖ［ｔ］×（Ｒ２１＋Ｒ２２）／Ｒ２２が電圧Ｖ［ｔ＋ｔｘ］の上限電圧であり、Ｖ［ｔ］×Ｒ１２／（Ｒ１１＋Ｒ１２）が電圧Ｖ［ｔ＋ｔｘ］の下限電圧である。

例えば、時刻ｔ４１での容量素子Ｃ１の電圧Ｖ［ｔ］と、時刻ｔ４１より所定期間ｔｘ遅い時刻ｔ４２での容量素子Ｃ２の電圧Ｖ［ｔ＋ｔｘ］と、が比較される。本例では、電圧Ｖ［ｔ＋ｔｘ］は、電圧Ｖ［ｔ］に基づいて決定される上限電圧｛Ｖ［ｔ］×（Ｒ２１＋Ｒ２２）／Ｒ２２｝及び下限電圧｛Ｖ［ｔ］×Ｒ１２／（Ｒ１１＋Ｒ１２）｝の範囲内であるため、アナログ信号Ａｉｎにノイズが伝搬していないと判定される。

このとき、コンパレータＣＭＰ１，ＣＭＰ２は、何れもＨレベルの比較結果を出力する。そのため、ＮＡＮＤ回路ＮＤ１は、Ｌレベルの信号を出力する。イネーブル信号ＥＮは、スイッチ素子ＳＷ１，ＳＷ２がオフした後に一定期間立ち上がる。ＡＮＤ回路ＡＤ１は、イネーブル信号ＥＮがＨレベルの期間中、ＮＡＮＤ回路ＮＤ１のＬレベル信号を、ノイズ要因信号ＮＳの検出結果ＤＥＴとして出力する。その結果、サンプリング信号調整回路２においてサンプリング信号ＳＰのアクティブ期間の延長は行われない。

その後、同様の動作が繰り返され、時刻ｔ４３での容量素子Ｃ１の電圧Ｖ［ｔ］と、時刻ｔ４３より所定期間ｔｘ遅い時刻ｔ４４での容量素子Ｃ２の電圧Ｖ［ｔ＋ｔｘ］と、が比較される。本例では、電圧Ｖ［ｔ＋ｔｘ］は、電圧Ｖ［ｔ］に基づいて決定される上限電圧｛Ｖ［ｔ］×（Ｒ２１＋Ｒ２２）／Ｒ２２｝以上であるため、アナログ信号Ａｉｎにノイズが伝搬していると判定される。

このとき、コンパレータＣＭＰ１はＬレベルの比較結果を出力し、コンパレータＣＭＰ２はＨレベルの比較結果を出力する。そのため、ＮＡＮＤ回路ＮＤ１は、Ｈレベルの信号を出力する。イネーブル信号ＥＮは、スイッチ素子ＳＷ１，ＳＷ２がオフした後に一定期間立ち上がる。ＡＮＤ回路ＡＤ１は、イネーブル信号ＥＮがＨレベルの期間中、ＮＡＮＤ回路ＮＤ１のＨレベル信号を、ノイズ要因信号ＮＳの検出結果ＤＥＴとして出力する。その結果、サンプリング信号調整回路２においてサンプリング信号ＳＰのアクティブ期間の延長が行われる。

（ノイズ要因信号生成回路７の変形例）
図２７は、ノイズ要因信号生成回路７の変形例をノイズ要因信号生成回路７ａとして示す図である。ノイズ要因信号生成回路７ａは、ノイズ要因信号生成回路７と比較して、容量素子Ｃ２を備えない。ノイズ要因信号生成回路７ａのその他の構成については、ノイズ要因信号生成回路７の場合と同様であるため、その説明を省略する。

続いて、ノイズ要因信号生成回路７ａの動作を説明する。
図２８は、ノイズ要因信号生成回路７ａの動作を示すタイミングチャートである。

サンプリング信号ＳＰがアクティブ（Ｈレベル）になると、それに応じて制御信号ＣＴＬ１，ＣＴＬ２が何れもアクティブ（Ｈレベル）になる（時刻ｔ５１）。それにより、スイッチ素子ＳＷ１，ＳＷ２が何れもオンする（時刻ｔ５１）。その後、所定期間が経過すると、制御信号ＣＴＬ１のみがインアクティブ（Ｌレベル）になるため、スイッチ素子ＳＷ１のみがオンからオフに切り替わる（時刻ｔ５２）。それにより、容量素子Ｃ１には、アナログ信号Ａｉｎの電圧Ｖ［ｔ］が保持される。なお、制御信号ＣＴＬ１のアクティブ期間は適宜調整可能である。

イネーブル信号ＥＮは、スイッチ素子ＳＷ１がオフすると同時に一定期間立ち上がる（時刻ｔ５２〜ｔ５３）。ＡＮＤ回路ＡＤ１は、イネーブル信号ＥＮがＨレベルの期間中、ＮＡＮＤ回路ＮＤ１の出力信号を、ノイズ要因信号ＮＳの検出結果ＤＥＴとして出力する。

その後、サンプリング信号ＳＰがインアクティブ（Ｌレベル）になると、それに応じて制御信号ＣＴＬ２及びイネーブル信号ＥＮが何れもインアクティブ（Ｌレベル）になる（時刻ｔ５３）。

コンパレータＣＭＰ１は、オペアンプＯＰ１の出力電圧Ｖ［ｔ］と、オペアンプＯＰ２の出力電圧Ｖ［ｔｙ］を抵抗素子Ｒ２の抵抗値Ｒ２１，Ｒ２２で抵抗分圧した電圧Ｖ［ｔｙ］×Ｒ２２／（Ｒ２１＋Ｒ２２）と、を比較して、比較結果を出力する。なお、電圧Ｖ［ｔｙ］とは、制御信号ＣＴＬ１が立ち下がってからサンプリング信号ＳＰが立ち下がるまでの期間ｔｙにおける任意の時刻の電圧を表している。

本例では、コンパレータＣＭＰ１は、以下の式（４）を満たす場合にＨレベルの比較結果を出力し、それ以外ではＬレベルの比較結果を出力する。

Ｖ［ｔ］＞Ｖ［ｔｙ］×Ｒ２２／（Ｒ２１＋Ｒ２２） ・・・（４）

コンパレータＣＭＰ２は、オペアンプＯＰ２の出力電圧Ｖ［ｔｙ］と、オペアンプＯＰ１の出力電圧Ｖ［ｔ］を抵抗素子Ｒ１の抵抗値Ｒ１１，Ｒ１２で抵抗分圧した電圧Ｖ［ｔ］×Ｒ１２／（Ｒ１１＋Ｒ１２）と、を比較して、比較結果を出力する。

本例では、コンパレータＣＭＰ２は、以下の式（５）を満たす場合にＨレベルの比較結果を出力し、それ以外ではＬレベルの比較結果を出力する。

Ｖ［ｔｙ］＞Ｖ［ｔ］×Ｒ１２／（Ｒ１１＋Ｒ１２） ・・・（５）

式（４）及び式（５）から、以下の式（６）が成り立つ。

Ｖ［ｔ］×Ｒ１２／（Ｒ１１＋Ｒ１２）＜Ｖ［ｔｙ］＜Ｖ［ｔ］×（Ｒ２１＋Ｒ２２）／Ｒ２２ ・・・（６）

例えば、時刻ｔ５２での容量素子Ｃ１の電圧Ｖ［ｔ］と、時刻ｔ５２〜ｔ５３でのアナログ信号Ａｉｎの電圧Ｖ［ｔｙ］と、が比較される。本例では、時刻ｔ５２〜ｔ５３の期間中、電圧Ｖ［ｔｙ］は、上限電圧｛Ｖ［ｔ］×（Ｒ２１＋Ｒ２２）／Ｒ２２｝及び下限電圧｛Ｖ［ｔ］×Ｒ１２／（Ｒ１１＋Ｒ１２）｝の範囲内であるため、アナログ信号Ａｉｎにノイズが伝搬していないと判定される。

このとき、コンパレータＣＭＰ１，ＣＭＰ２は、何れもＨレベルの比較結果を出力する（時刻ｔ５２〜ｔ５３）。そのため、ＮＡＮＤ回路ＮＤ１は、Ｌレベルの信号を出力する。イネーブル信号ＥＮはＨレベルを示しているため、ＡＮＤ回路ＡＤ１は、ＮＡＮＤ回路ＮＤ１のＬレベルの信号を、ノイズ要因信号ＮＳの検出結果ＤＥＴとして出力する。その結果、サンプリング信号調整回路２においてサンプリング信号ＳＰのアクティブ期間の延長は行われない。

その後、時刻ｔ５４以降も同様の動作が繰り返され、時刻ｔ５５での容量素子Ｃ１の電圧Ｖ［ｔ］と、時刻ｔ５５〜ｔ５９でのアナログ信号Ａｉｎの電圧Ｖ［ｔｙ］と、が比較される。

本例では、正極性のノイズが発生した場合に、電圧Ｖ［ｔｙ］が上限電圧｛Ｖ［ｔ］×（Ｒ２１＋Ｒ２２）／Ｒ２２｝以上となる（時刻ｔ５６〜ｔ５７）。このとき、コンパレータＣＭＰ１はＬレベルの比較結果を出力し、コンパレータＣＭＰ２はＨレベルの比較結果を出力する（時刻ｔ５６〜ｔ５７）。そのため、ＮＡＮＤ回路ＮＤ１は、Ｈレベルの信号を出力する。イネーブル信号ＥＮはＨレベルを示しているため、ＡＮＤ回路ＡＤ１は、ＮＡＮＤ回路ＮＤ１のＨレベルの信号を、ノイズ要因信号ＮＳの検出結果ＤＥＴとして出力する（時刻ｔ５６〜ｔ５７）。その結果、サンプリング信号調整回路２においてサンプリング信号ＳＰのアクティブ期間の延長が行われる。

また、本例では、負極性のノイズが発生した場合に、電圧Ｖ［ｔｙ］が下限電圧｛Ｖ［ｔ］×Ｒ１２／（Ｒ１１＋Ｒ１２）｝以下となる（時刻ｔ５８〜ｔ５９）。このとき、コンパレータＣＭＰ１はＨレベルの比較結果を出力し、コンパレータＣＭＰ２はＬレベルの比較結果を出力する（時刻ｔ５８〜ｔ５９）。そのため、ＮＡＮＤ回路ＮＤ１は、Ｈレベルの信号を出力する。イネーブル信号ＥＮはＨレベルを示しているため、ＡＮＤ回路ＡＤ１は、ＮＡＮＤ回路ＮＤ１のＨレベルの信号を、ノイズ要因信号ＮＳの検出結果ＤＥＴとして出力する（時刻ｔ５８〜ｔ５９）。したがって、サンプリング信号調整回路２ｄ等のように、２つ以上の遅延回路２１の構成を備えている場合には、延長されたサンプリング信号ＳＰのアクティブ期間の再延長が行われる。

このように、本実施の形態にかかる半導体装置３００は、半導体装置１００，２００と同等程度の効果を奏することができる。さらに、本実施の形態にかかる半導体装置３００は、ノイズ発生源６から直接ノイズ要因信号ＮＳを取得できない場合でも、アナログ信号Ａｉｎからノイズ要因信号ＮＳ（又はその検出結果ＤＥＴ）を生成することができる。また、抵抗素子Ｒ１，Ｒ２の分圧比を変更することができるため、ノイズが発生したと判定する閾値を細かく設定することができる。

以上のように、上記実施の形態１〜３にかかる半導体装置は、ノイズ発生源等からノイズの発生を知らせるノイズ要因信号ＮＳを検出した場合、アナログ信号Ａｉｎに伝搬したノイズが収束するまで（ノイズによるサンプリング電圧の振動が収束するまで）、サンプリング信号ＳＰのアクティブ期間を延長させている。それにより、上記実施の形態１〜３にかかる半導体装置は、サンプルホールド回路において、ノイズの影響を受けることなく精度良くアナログ信号をサンプリングすることができる。その結果、上記実施の形態１〜３にかかる半導体装置は、ノイズの影響を受けることなく精度良くアナログ信号を変換することができる。ここで、上記実施の形態１〜３にかかる半導体装置は、実際にアナログ信号Ａｉｎに伝搬するノイズが発生した場合にのみ、サンプリング信号ＳＰのアクティブ期間を延長させている。それにより、上記実施の形態１〜３にかかる半導体装置は、サンプリング信号のアクティブ期間を常に延長させる必要が無いため、変換速度の低下を抑制しつつ、精度良くアナログ信号を変換することができる。また、それに伴って、遅延を発生させる回路の回路規模の増大を抑制することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

１ サンプリング信号生成回路
２ サンプリング信号調整回路
２ａ〜２ｆ サンプリング信号調整回路
３ サンプルホールド回路
４ アナログ入力端子
５ アナログ回路
６ ノイズ発生源
６ａ デジタル入出力回路
６ｂ 外部バス
７ ノイズ要因信号生成回路
７ａ ノイズ要因信号生成回路
２１ 遅延回路
２１＿１〜２１＿ｍ 遅延回路
２３＿１〜２３＿ｍ 遅延調整レジスタ
２４＿１〜２４＿ｎ エッジ検出回路
２２ ＯＲ回路
２３ 遅延調整レジスタ
２４ エッジ検出回路
２５ ＡＮＤ回路
２６ フリップフロップ
２７ 遅延発生回路
２７ａ 遅延発生回路
２７ｂ 遅延発生回路
２８ ＯＲ回路
２９ インバータ
３０ ＯＲ回路
６１ デジタル出力端子
６２ 出力バッファ
６３ プリバッファ
６４ 入力バッファ
６５ 寄生容量
６６ 外部バス制御回路
６７ デジタル出力回路群
６８ ＯＲ回路
１００ 半導体装置
２００ 半導体装置
３００ 半導体装置
２０１ 駆動能力制御レジスタ
２０２ 駆動能力制御レジスタ
２４１ 遅延発生回路
２４２ ＥＸＯＲ回路
２７１＿１〜２７１＿ｓ 抵抗素子
２７２ 選択回路
２７３ 容量素子
２７４ インバータ
２７５ インバータ
２７６ インバータ群
２７７ 選択回路
ＡＤ１ ＡＮＤ回路
Ｃ１，Ｃ２ 容量素子
ＣＭＰ１，ＣＭＰ２ コンパレータ
ＮＤ１ ＮＡＮＤ回路
ＯＰ１，ＯＰ２ オペアンプ
Ｒ１，Ｒ２ 抵抗素子
ＳＷ１，ＳＷ２ スイッチ素子
Ａｉｎ アナログ入力信号
ＤＬＹ サンプリング延長信号
ＤＬＹ１，ＤＬＹ２ サンプリング延長信号
Ｄｏｕｔ デジタル出力信号
ＭＳＰ 調整後サンプリング信号
ＮＳ ノイズ要因信号
ＳＰ サンプリング信号

Claims (20)

1. サンプリング信号のアクティブ期間中に、アナログ信号に伝搬するノイズの発生を示すノイズ要因信号を受信した場合、前記サンプリング信号のアクティブ期間を、少なくとも前記ノイズ要因信号を受信してから第１所定期間が経過するまで延長する、サンプリング信号調整回路と、
   前記サンプリング信号調整回路により調整された前記サンプリング信号のアクティブ期間中に、前記アナログ信号をサンプリングするサンプルホールド回路と、
   前記サンプルホールド回路によりホールドされた前記アナログ信号の電圧に基づいて動作するアナログ回路と、
   を備えた、半導体装置。
2. 前記サンプリング信号調整回路は、
   前記サンプリング信号のアクティブ期間が終了する前に、前記第１所定期間が経過した場合には、前記サンプリング信号のアクティブ期間を延長しないように構成されている、
   請求項１に記載の半導体装置。
3. 前記サンプリング信号調整回路は、
   前記サンプリング信号のアクティブ期間経過後に、前記ノイズ要因信号を受信した場合、前記サンプリング信号のアクティブ期間を延長しないように構成されている、
   請求項１に記載の半導体装置。
4. 前記第１所定期間は、前記アナログ信号に前記ノイズが伝搬してから収束するまでの時間に基づいて決定される、
   請求項１に記載の半導体装置。
5. 前記ノイズ要因信号は、ノイズ発生源から出力される。
   請求項１に記載の半導体装置。
6. 前記ノイズ発生源は、
   デジタル信号を前記半導体装置の外部に出力するデジタル出力回路である、
   請求項５に記載の半導体装置。
7. 前記ノイズ発生源は、
   前記デジタル信号を駆動して出力する出力バッファを備え、
   前記出力バッファにより駆動される前の前記デジタル信号を前記ノイズ要因信号として出力する、
   請求項６に記載の半導体装置。
8. 前記ノイズ発生源は、
   複数のデジタル信号を前記半導体装置の外部に出力するデジタル出力回路である、
   請求項５に記載の半導体装置。
9. 前記ノイズ発生源は、
   複数のデジタル信号をそれぞれ駆動して出力する複数の出力バッファを備え、
   前記複数の出力バッファにより駆動される前の前記複数のデジタル信号を前記ノイズ要因信号として出力する、
   請求項８に記載の半導体装置。
10. 前記ノイズ発生源をさらに備えた、
    請求項５に記載の半導体装置。
11. 前記ノイズ要因信号は、前記アナログ信号に基づいて生成される、
    請求項１に記載の半導体装置。
12. 第１タイミングにおける前記アナログ信号をサンプリングする第１サンプリング回路と、
    前記第１タイミングより遅い第２タイミングにおける前記アナログ信号をサンプリングする第２サンプリング回路と、
    前記第１サンプリング回路によりサンプリングされた電圧と、前記第２サンプリング回路によりサンプリングされた電圧と、を比較して、比較結果を前記ノイズ要因信号として出力する比較回路と、
    をさらに備えた、
    請求項１１に記載の半導体装置。
13. 前記比較回路は、前記第２サンプリング回路によりサンプリングされた電圧が、前記第１サンプリング回路によりサンプリングされた電圧を基準にして決定される所定電圧の範囲外である場合、ノイズの発生を示す前記ノイズ要因信号を出力する、
    請求項１２に記載の半導体装置。
14. 前記サンプリング信号調整回路は、
    延長された前記サンプリング信号のアクティブ期間中に別のノイズの発生を示す前記ノイズ要因信号を受信した場合、延長された前記サンプリング信号のアクティブ期間を、少なくとも前記別のノイズの発生を示すノイズ要因信号を受信してから第２所定期間が経過するまで再延長するように構成されている、
    請求項１に記載の半導体装置。
15. 前記サンプリング信号調整回路は、
    前記延長されたサンプリング信号のアクティブ期間が終了する前に、前記第２所定期間が経過した場合には、前記延長されたサンプリング信号のアクティブ期間を再延長しないように構成されている、
    請求項１４に記載の半導体装置。
16. 前記サンプリング信号調整回路は、
    前記延長されたサンプリング信号のアクティブ期間経過後に、前記別のノイズの発生を示す前記ノイズ要因信号を受信した場合、前記延長されたサンプリング信号のアクティブ期間を再延長しないように構成されている、
    請求項１４に記載の半導体装置。
17. 前記サンプリング信号調整回路は、
    再延長された前記サンプリング信号のアクティブ期間中にさらに別のノイズの発生を示す前記ノイズ要因信号を受信した場合、再延長された前記サンプリング信号のアクティブ期間を、少なくとも前記さらに別のノイズの発生を示すノイズ要因信号を受信してから第３所定期間が経過するまで再々延長するように構成されている、
    請求項１４に記載の半導体装置。
18. 前記サンプリング信号調整回路は、
    前記再延長されたサンプリング信号のアクティブ期間が終了する前に、前記第３所定期間が経過した場合には、前記再延長されたサンプリング信号のアクティブ期間を再々延長しないように構成されている、
    請求項１７に記載の半導体装置。
19. 前記サンプリング信号調整回路は、
    前記再延長されたサンプリング信号のアクティブ期間経過後に、前記さらに別のノイズの発生を示す前記ノイズ要因信号を受信した場合、前記再延長されたサンプリング信号のアクティブ期間を再々延長しないように構成されている、
    請求項１７に記載の半導体装置。
20. サンプリング信号のアクティブ期間中に、アナログ信号に伝搬するノイズの発生を示すノイズ要因信号を受信した場合、前記サンプリング信号のアクティブ期間を、少なくとも前記ノイズ要因信号を受信してから第１所定期間が経過するまで延長し、
    延長された前記サンプリング信号のアクティブ期間中に、前記アナログ信号をサンプリングし、
    サンプリングされた前記アナログ信号の電圧に基づいてアナログ回路を動作させる、
    半導体装置の制御方法。

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