JP2018160858A

JP2018160858A - 撮像装置

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Publication number: JP2018160858A
Application number: JP2017058161A
Authority: JP
Inventors: 加藤　真一; Shinichi Kato; 真一加藤; 伴照武内; Tomoaki Takeuchi; 土谷　邦彦; Kunihiko Tsuchiya; 邦彦土谷; 渡辺　恭志; Yasushi Watanabe; 恭志渡辺
Original assignee: Ikegami Tsushinki Co Ltd; Japan Atomic Energy Agency; Brookman Technology Inc
Current assignee: Ikegami Tsushinki Co Ltd; Japan Atomic Energy Agency; Brookman Technology Inc
Priority date: 2017-03-23
Filing date: 2017-03-23
Publication date: 2018-10-11
Anticipated expiration: 2037-03-23
Also published as: JP6837640B2

Abstract

【課題】放射線環境下においても、良好な画像を撮像可能な撮像装置を提供する。【解決手段】撮像装置は画素がＰＧ（フォトゲート）型ＣＭＯＳ撮像素子で構成された固体撮像部１と、撮像素子を遮光した状態で得られた電圧レベルに基づいて暗電流の検出をする暗電流検出手段２と、暗電流を検出した場合に、撮像素子のＰＧ電圧を制御することにより暗電流を抑制するＰＧ電圧制御手段６と、電流検出手段で暗電流を検出しなかった場合に、撮像素子を遮光しない状態で得られた電圧レベルに基づいて補正係数を決定する補正係数決定手段と、撮像素子のそれぞれから出力される電圧レベルを、決定した補正係数を用いて補正することによって、最終的に出力される映像信号の輝度階調を制御する輝度階調制御手段３とを備える。ＰＧ電圧制御手段は、ＰＧ電圧を所定値だけ変更したときに変動する飽和電荷量のレベルに応じたＰＧ電圧に設定する。【選択図】図１

Description

本発明は撮像装置に関し、詳細には、耐放射線性のある撮像装置に関する。

原子力関連施設の過酷事故発生時等に原子炉建屋内を監視するためには、ガンマ線放射量が高い線量下においても映像を取得することが可能な耐放射線性のある撮像装置が必要となる。

従来から、ガンマ線環境下において使用可能な耐放射線性のある撮像装置は存在するが、経時的に画質が低下していく傾向がある。画質低下は具体的には画面全体に発生するノイズが主な原因であると考えられる。発生したノイズはガンマ線照射時間の経過に伴い増加し、やがて映像信号レベルを超えることで、被写体を観測できなくなる。これは、撮像装置の部品の中で、特にＣＭＯＳ撮像素子はガンマ線の遮蔽を行うことが困難なため、ガンマ線に曝されたＣＭＯＳ撮像素子によるガンマ線吸収線量の増加に伴い画質が低下するものと考えられる。

画質の低下は暗電流増大によるものであるが、その理由として以下が推測されている。ガンマ線によりＣＭＯＳ撮像素子内の半導体層上部にある酸化膜中に水素イオンが発生し、酸化膜中を拡散して半導体界面に到達し、界面の暗電流を抑えていた水素原子を奪って水素ガスとして放散するため、フォトダイオードが形成されている半導体界面は活性化して大きな暗電流を発生すると考えられている。

このように暗電流増加はガンマ線の吸収線量増加にしたがって、フォトダイオード上面に存在する厚い酸化膜中に水素イオンが発生し、フォトダイオードが形成された半導体界面に拡散することによると考えられる。このような考察の下、光電変換部を単なるフォトダイオードではなく、薄い酸化膜を介してゲート電極（透明電極）を形成した構成として、このゲート電圧を調整することによって半導体界面の活性化を大幅に低減できるようにしたＰＧ(フォトゲート)型ＣＯＭＳ撮像素子が提案されている（特許文献１）。

国際公開第２０１６／０１３２２７号公報

しかしながら、実際にこうしたＰＧ型のＣＭＯＳ撮像素子を用いた撮像装置により映像信号を取得したところ、暗電流を単に抑制するだけでは、依然として画像が不鮮明な領域が存在することが明らかになった。かかる原因について本発明者らが検討したところ、ＰＧ型ＣＭＯＳ撮像素子のＰＧ電圧を制御することによって暗電流を抑制する際に、ＰＧ型ＣＭＯＳ撮像素子の感度や飽和電荷量も低下してしまう結果、ダイナミックレンジが低下してしまうためであることがわかった。この問題についてさらに検討したところ、飽和電荷量の低下とのバランスをとりながらＰＧ電圧の制御により暗電流の抑制を図りつつ、輝度レベルを補正することによってダイナミックレンジを調整する手法により良好な画質を維持できることを見出し本発明に至った。本発明の課題は、放射線環境下においても、良好な画像を撮像可能な撮像装置を提供することにある。

上記の課題を解決するために、一実施形態に記載された発明は、複数の画素を有し、該複数の画素のそれぞれの画素がＰＧ（フォトゲート）型ＣＭＯＳ撮像素子で構成された、固体撮像部と、前記ＰＧ型ＣＭＯＳ撮像素子を遮光した状態で得られた電圧レベルに基づいて暗電流の検出をする暗電流検出手段と、前記暗電流検出手段で暗電流を検出した場合に、前記固体撮像部の前記複数の画素を構成する前記ＰＧ型ＣＭＯＳ撮像素子のＰＧ電圧を制御することにより暗電流を抑制するＰＧ電圧制御手段と、前記暗電流検出手段で暗電流を検出しなかった場合に、前記固体撮像部の前記ＰＧ型ＣＭＯＳ撮像素子を遮光しない状態で得られた電圧レベルに基づいて補正係数を決定する補正係数決定手段と、前記固体撮像部の前記ＰＧ型ＣＭＯＳ撮像素子のそれぞれから出力される電圧レベルを、前記決定した補正係数を用いて補正することによって、最終的に出力される映像信号の輝度階調を制御する輝度階調制御手段とを備え、前記ＰＧ電圧制御手段は、ＰＧ電圧を所定値だけ変更したときに変動する飽和電荷量のレベルに応じたＰＧ電圧に設定することを特徴とする撮像装置。

本実施形態の撮像装置の概略構成を示す図である。本実施形態の固体撮像部の画素領域について説明するための図である。ＰＧ型ＣＭＯＳ撮像素子の光電変換領域の構成例を示す平面図である。ＰＧ型ＣＭＯＳ撮像素子の光電変換領域の構成例を示す断面図である。図４の断面図に示した構成に対応したポテンシャルプロファイルとこのポテンシャルプロファイル中の信号電荷の移動を説明する図である（リセット電圧ＶＲＤ＝高とした場合）。固体撮像部の各画素を構成するＰＧ型ＣＭＯＳ撮像素子の論理回路を示す図である。４つの単位画素を２×２のマトリクス状に２次元配列した平面構造例を示す図である。本実施形態の撮像装置の制御手法を説明するフロー図である。ＰＧ電圧調整の流れを示すフロー図である。ＰＧ電圧制御を説明する図である。輝度階調調整を説明する図である。第２の実施形態の撮像装置の構成例を示すブロック図である。冷却手段の効果を示す図である。第３の実施形態の撮像装置の構成例を示すブロック図である。

以下、本発明の実施の形態について、詳細に説明する。

図１は本実施形態の撮像装置の概略構成を示す図である。本実施形態の撮像装置は、複数の撮像素子で構成される固体撮像部１と、暗電流検出手段２と、輝度階調制御手段３と、映像信号検出手段４と、映像信号適正化手段５と、ＰＧ電圧制御手段６とを備えて構成される。

本実施形態の撮像装置では、ガンマ線の照射下に曝されることにより増加する暗電流をＰＧ（フォトゲート）電圧によって抑えることができるＰＧ型ＣＭＯＳ撮像素子（光検出素子）を各画素として構成した固体撮像部１として用い、暗電流抑制のためのＰＧ電圧の印加に伴い変化してしまう感度および飽和容量の影響を測定し、測定した値に応じて輝度領域ごとに異なる係数を決定し、決定した係数を用いて固体撮像部１から出力された電圧レベルを輝度領域ごとに異なる係数で補正することにより、映像信号として良好な画質を維持している。

暗電流検出手段２は、固体撮像部１の遮光した画素領域にある撮像素子から出力される電圧レベルに基づいて暗電流の検出をして、暗電流を検出した旨を映像信号適正化手段に通知する。

ここで固体撮像部の画素領域について説明する。図２は、本実施形態の固体撮像部の画素領域について説明するための図である。固体撮像部１は、それぞれが画素となる複数の撮像素子で構成されており、図２に示すように有効画素領域１０１と遮光画素領域１０２とを有する。有効画素領域１０１は、光を受光する領域であるが、遮光画素領域１０２は常時遮光した状態となる領域である。暗電流検出手段２は、遮光画素領域１０２の全部または一部の撮像素子からの出力を測定することにより、暗電流の検出を行っている。なお、遮光画素領域１０２と有効画素領域１０１とでガンマ線の吸収量は実質的に同じと考えられる。遮光画素領域１０２面上には遮光材料が存在するが、密度と厚みはほとんどないので、ガンマ線を遮断する量は微々たるものであるからである。また、もしも吸収量に差があるとしても、両者の吸収量の割合を相対的に判断できるため、常時遮光状態の遮光画素領域１０２を暗電流検出のために用いても問題ない。

図１に戻って、映像信号検出手段４は、固体撮像部１の各画素から出力される電圧レベルを取得して映像信号を検出する。映像信号検出手段４は、図２で示される固体撮像部１の有効画素領域１０１および遮光画素領域１０２の撮像素子から出力された電圧レベルを検出することができる。

映像信号適正化手段５は、暗電流検出手段２から暗電流を検出した旨の通知を受けると、ＰＧ電圧の制御量を決定してＰＧ電圧制御手段６にＰＧ電圧の制御を指示する。また映像信号適正化手段５は、映像信号検出手段４で検出した電圧レベルに基づいてＰＧ電圧制御の結果低下した画質を補正する基準となる係数を算出する。

ＰＧ電圧制御手段６は、映像信号適正化手段５で決定された制御量に基づいて固体撮像部１のＰＧ電圧を制御する。

輝度階調制御手段３は、映像信号適正化手段５で算出された基準となる係数に基づいて輝度領域ごとの係数を決定し、固体撮像部１から出力される電圧レベルを輝度領域ごとの係数で補正する。

固体撮像部１を構成する撮像素子としては、ＰＧ電圧を調整することにより暗電流を抑制することができるＰＧ型ＣＭＯＳ撮像素子を用いることができ、ＰＧ型ＣＭＯＳ撮像素子は例えば特許文献１に記載のものを用いることができる。ここでＰＧ型ＣＭＯＳ撮像素子の構成例について説明する。図３、４は、ＰＧ型ＣＭＯＳ撮像素子の光電変換領域の構成例を示す図であり、図３は平面図、図４は断面図である。図３及び図４に示すように、ＰＧ型ＣＭＯＳ撮像素子は、第１導電型（ｐ型）の半導体からなる基体領域１１と、基体領域１１の上面に接して設けられたゲート絶縁膜２３と、ゲート絶縁膜２３に接して基体領域１１の上部に環状（図３の平面図においてリング状）に埋め込まれた第２導電型（ｎ型）の電荷生成埋込領域１３と、電荷生成埋込領域１３の内径側の位置の基体領域１１の上部に環状に埋め込まれた、電荷生成埋込領域１３よりも高不純物密度の第２導電型の電荷読出領域１５_i,jと、電荷読出領域１５_i,jから離間し、電荷読出領域１５_i,jの内径側に埋め込まれた、電荷生成埋込領域１３よりも高不純物密度の第２導電型のリセットドレイン領域１６_i,jと、電荷生成埋込領域１３の上方となるゲート絶縁膜２３上に環状に設けられた透明電極２１_i,jと、電荷読出領域１５_i,jとリセットドレイン領域（ＲＤ）１６_i,jとの間の基体領域１１の上方となるゲート絶縁膜２３上に設けられたリセットゲート電極（ＲＸ）２２_i,jとを備えている。図３に示すように、電荷生成埋込領域１３に電荷読出領域１５_i,jが接している。

図３の平面図では、環状のトポロジーの一例として、透明電極（ＰＧ）２１_i,j及びリセットゲート電極（ＲＸ）２２_i,jの外径側及び内径側の形状が共に八角形をなす連続帯の形状を示したが、図３のトポロジーに限定されるものではない。

ＰＧ型ＣＭＯＳ撮像素子は、図４に示すように、いわゆるフォトゲート（ＰＧ）として外側に透明電極２１_i,jが環状に配置され、透明電極２１_i,jのパターンの内側に電荷読出領域１５_i,jが配置されている。実際には製造プロセス上の熱工程に依存して、図３の平面図に破線で示すように、透明電極２１_i,jの内径線より外側の領域に電荷読出領域１５_i,jの外径線が位置する平面パターンとなるように、電荷読出領域１５_i,jを構成する第２導電型の不純物元素がマスクレベルで決まるパターンの境界位置よりも横方向に熱拡散していてもよい。同様に、図３の平面図において、電荷読出領域１５_i,jの内側には、環状のリセットゲート電極２２_i,jが配置されているが、破線で示すように、リセットゲート電極２２_i,jの外径線より内側の領域に電荷読出領域１５_i,jの内径線が位置する平面パターンとなるように、電荷読出領域１５_i,jを構成する第２導電型の不純物元素がマスクレベルで決まるパターンの境界位置よりも横方向に熱拡散していてもよい。対応する図４の断面図では、電荷読出領域１５_i,jの横方向端部が、透明電極２１_i,jの内側端部及びリセットゲート電極２２_i,jの外側端部とオーバーラップしていることが示されている。電荷読出領域１５_i,jの内側には、環状のリセットゲート電極２２_i,jを設けることで、ゲート形状が方形の一般のトランジスタでは避けられない、チャネル側壁酸化膜境界での放射線照射によるオフ時のリーク電流も抑圧することが可能となる。

図３の平面図において、リセットゲート電極２２_i,jの内側にはリセットドレイン領域１６_i,jが配置されているが、破線で示すように、リセットゲート電極２２_i,jの内径線より外側の領域にまでリセットドレイン領域１６_i,jの外径線が位置する平面パターンとなるように、リセットドレイン領域１６_i,jを構成する第２導電型の不純物元素がマスクレベルで決まるパターンの境界位置よりも横方向に熱拡散していてもよい。対応する図３の断面図では、リセットドレイン領域１６_i,jの横方向端部が、リセットゲート電極２２_i,jの内側端部とオーバーラップしていることが示されている。

図４に示すように、リセットゲート電極２２_i,jの直下となる基体領域１１の上部には、第１導電型で、基体領域１１よりも高不純物密度のウェル領域１２_iが配置されている。平面パターンの図示を省略しているが、ウェル領域１２_iはリセットドレイン領域１６_i,jを囲むように八角形に配置され、ウェル領域１２_iの外径線は、平面パターン上、電荷読出領域１５_i,jの外径線と内径線の間に挟まれた八角形の形状をなしている。図３の断面図では、ウェル領域１２_iはリセットドレイン領域１６_i,jの側面及び底面の全体を囲むように配置され、ウェル領域１２_iの側面が電荷読出領域１５_i,jの底面に接していることが分かる。なお、ウェル領域１２_iの外径線は透明電極２１_i,jの内径線とは離れるのが望ましい。

図４に示すＰＧ型ＣＭＯＳ撮像素子では、ウェル領域１２_iをｐ型の半導体領域で構成しているので、リセットゲート電極２２_i,j、ゲート絶縁膜２３、ウェル領域１２_i、電荷読出領域１５_i,j及びリセットドレイン領域１６_i,jとからなるｎＭＯＳトランジスタでリセットトランジスタを構成している。そして、リセットゲート電極２２_i,jに印加する電圧により、電荷読出領域１５_i,jに蓄積された電荷をリセットドレイン領域１６_i,jへ排出し、電荷読出領域１５_i,jに蓄積されている電荷をリセットする。

図４の断面図の両側の端部側に示されるように、透明電極２１_i,jの外側には第１導電型で、基体領域１１よりも高不純物密度の素子分離領域１２_oが電荷生成埋込領域１３を囲むように配置されている。更に素子分離領域１２_oの表面には第１導電型で、素子分離領域１２_oよりも高不純物密度のチャネルストップ領域１７が配置されている。図３の平面図に破線で示すように、製造プロセス上の熱工程に依存して、透明電極２１_i,jの外径線より内側の領域に素子分離領域１２_oの内径線が位置する平面パターンとなるように、素子分離領域１２_oを構成する第１導電型の不純物元素がマスクレベルで決まるパターンの境界位置よりも横方向に熱拡散していてもよい。

素子分離領域１２_oの内径線が、透明電極２１_i,jの外径線より等間隔で内側に位置する平面パターンとなることで、素子分離領域１２_oの内径線は閉じた幾何学形状をなしている。一方、チャネルストップ領域１７の内径線は、透明電極２１_i,jの平面パターンを囲んでおり、チャネルストップ領域１７の内径線も閉じた幾何学形状をなしている。透明電極２１_i,jの外側に素子分離領域１２_oを配置することで、透明電極２１_i,jの直下に構成される電荷生成埋込領域１３の周辺部での暗電流の発生を抑えることが可能となる。

平面パターンの図示を省略しているが、基体領域１１の表面側に配置される電荷生成埋込領域１３のトポロジーも閉じた幾何学形状である。即ち、電荷生成埋込領域１３の外径線は、図３では素子分離領域１２_oの内径線と共通となる八角形の形状をなす線であり、電荷生成埋込領域１３の内径線は、図３の平面パターン上、電荷読出領域１５_i,jの外径線と内径線の間を通る八角形の形状をなしている。このように、基体領域１１の表面側に環状で八角形の電荷生成埋込領域１３が形成され、この環状で八角形の電荷生成埋込領域１３の上に薄いゲート絶縁膜２３を介して、環状で八角形の透明電極２１_i,jが設けられている。

透明電極２１_i,jは、燐（Ｐ）、砒素（Ａｓ）等の第２導電型の不純物をドープした多結晶シリコン（以下において「ドープドポリシリコン」という。）膜等で形成すれば、透明電極２１_i,jと電荷読出領域１５_i,jとの境界を自己整合的に定めることが可能であるので製造プロセス上便利であるが、酸化錫（ＳｎＯ₂）、錫（Ｓｎ）を添加した酸化インジウム（ＩＴＯ）、アルミニウム（Ａｌ）を添加した酸化亜鉛（ＡＺＯ）、ガリウム（Ｇａ）を添加した酸化亜鉛（ＧＺＯ）、インジウム（Ｉｎ）を添加した酸化亜鉛（ＩＺＯ）等の酸化物薄膜（透明導電性酸化物）を用いてもよい。

リセットゲート電極２２_i,jについても、第２導電型の不純物をドープしたドープドポリシリコンを用いれば、リセットゲート電極２２_i,jと電荷読出領域１５_i,jとの境界、及びリセットゲート電極２２_i,jとリセットドレイン領域１６_i,jとの境界を自己整合的に定めることが可能であるので好適である。

ＰＧ型ＣＭＯＳ撮像素子においては、ＰＧ電極である透明電極２１_i,jに負電圧（ＰＧ電圧）を印加すると、透明電極２１_i,jがゲート絶縁膜２３を介して電荷生成埋込領域１３の表面に及ぼす表面ポテンシャルが、電荷生成埋込領域１３の表面に電荷生成埋込領域１３の少数キャリアとなる電荷でピニングされる。

例えば、電荷生成埋込領域１３がｎ型であれば、少数キャリアは正孔（ホール）であるので、透明電極２１_i,jの直下のゲート絶縁膜２３と半導体との界面、即ち、電荷生成埋込領域１３の表面に多量の正孔（ホール）による反転層１４が形成され、少数キャリアである正孔で表面電位がピニングされる。正孔でピニングされることにより、ゲート絶縁膜２３と半導体との界面の界面準位が不活性化される。逆に、電荷生成埋込領域１３がｐ型であれば、少数キャリアは電子であるので、透明電極２１_i,jの直下のゲート絶縁膜２３と半導体との界面、即ち、電荷生成埋込領域１３の表面に多量の電子による反転層１４を形成して、電子で表面電位がピニングされる。界面に電子でピニングされることにより、ゲート絶縁膜２３と半導体との界面の界面準位が不活性化される。そして、第１の実施形態に係るＰＧ型ＣＭＯＳ撮像素子に対し、ガンマ線が照射された場合は、薄いゲート絶縁膜２３中にも正孔が発生するが、膜厚が薄いためゲート絶縁膜２３中に生成される正孔の絶対量は僅かである。

図５は、図４の断面図に示した横方向の位置に対応して、外側の素子分離領域１２_oから、電荷生成埋込領域１３、電荷読出領域１５_i,j、リセットゲート電極２２_i,j、を経て中央のリセットドレイン領域１６_i,jに至る中心対称のプロファイルとなるポテンシャル分布の例を示した図である。図５の中央の井戸の底において符号ＲＤで示したレベル、即ち図５において左上がりの破線からなる斜線のハッチングで示した上端のレベルが、リセットドレイン領域１６_i,jの電圧であるリセット電圧ＶＲＤとなる。

第１の実施形態に係るＰＧ型ＣＭＯＳ撮像素子においては、図５に示すように、透明電極２１_i,jの直下のチャネルの空乏化電位は電荷読出領域１５_i,jの電位より浅くなっており、透明電極２１_i,jの直下のチャネル部分で光電変換された電荷は、常時、電荷読出領域１５_i,jに転送される。即ち、図５に示したポテンシャル分布の形状に従って、透明電極２１_i,jの直下の電荷生成埋込領域１３で発生した信号電荷（電子）は、図５の中心方向に向かう矢印で示すように、常時、電荷生成埋込領域１３から内側の電荷読出領域１５_i,jに搬送される。

図５において、転送され電荷読出領域１５_i,jに蓄積された電荷は、右上がりの実線からなる斜線のハッチングで示されている。図５に示すようなポテンシャル分布のプロファイルを実現することにより、第１の実施形態に係るＰＧ型ＣＭＯＳ撮像素子の電荷読出領域１５_i,jの容量を小さくでき、信号電荷による変換ゲインを高めることができる。したがって、第１の実施形態に係るＰＧ型ＣＭＯＳ撮像素子の電圧感度を高めることが可能となる。

透明電極２１_i,jの直下の電荷生成埋込領域１３で光電変換された電荷は、電荷読出領域１５_i,jに一定期間蓄積後、電荷読出領域１５_i,jの信号レベルを読み取り、次いでリセット動作によりリセットレベルを読むようにできる。図５では、変換ゲインを大きくするため、信号電荷を電荷読出領域１５_i,jのみに蓄積する動作としたが、用途によっては変換ゲインを小さくして大きな信号電荷量を扱うようにすることも有用である。

なお、図４にその断面の構造を例示的に示す第１の実施形態に係るＰＧ型ＣＭＯＳ撮像素子では、「基体領域１１」として、第１導電型（ｐ型）の半導体基板（Ｓｉ基板）を用いる場合を例示しているが、半導体基板の代わりに、第１導電型の半導体基板上に、半導体基板よりも低不純物密度の第１導電型のエピタキシャル成長層を形成して、エピタキシャル成長層を基体領域１１として採用してもよく、第２導電型（ｎ型）の半導体基板上に、第１導電型（ｐ型）のエピタキシャル成長層を形成して、エピタキシャル成長層を基体領域１１として採用してもよく、ＳＯＩ構造の第１導電型の半導体層（ＳＯＩ層）を基体領域１１として採用してもよい。

第１の実施形態に係るＰＧ型ＣＭＯＳ撮像素子は、ゲート絶縁膜２３としてシリコン酸化膜を用いた単なるＭＯＳ型のトランジスタだけに限定されるものではない。即ち、第１の実施形態に係るＰＧ型ＣＭＯＳ撮像素子のゲート絶縁膜２３としては、シリコン酸化膜の他、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ₃Ｎ₄）膜、アルミニウム酸化物（Ａｌ₂Ｏ₃）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ₂Ｏ₃）膜、ハフニウム酸化物（ＨｆＯ₂）膜、ジルコニウム酸化物（ＺｒＯ₂）膜、タンタル酸化物（Ｔａ₂Ｏ₅）膜、ビスマス酸化物（Ｂｉ₂Ｏ₃）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等を使用して、ＭＩＳ型のトランジスタを構成してもよい。但し、これらゲート絶縁膜材料としては、放射線に対して耐性があることが前提となる。

本実施形態の撮像装置において、固体撮像部１は、各画素となる図３、４に示した撮像素子が複数並列されて構成されている。かかる固体撮像部１の構成について説明する。図６は固体撮像部１の各画素を構成するＰＧ型ＣＭＯＳ撮像素子の論理回路を示す図であり、図７は４つの単位画素を２×２のマトリクス状に２次元配列した平面構造例を示す図である。

図６に示すように、ＰＧ型ＣＭＯＳ撮像素子の読み出し電極１５には、増幅トランジスタＱＡを介して画素選択トランジスタＴＳが接続されている。画素選択トランジスタＴＳのゲート電極に選択信号ＳＬが入力されることにより、読み出し電極１５の値が垂直信号線Ｂから読み出される。また、読み出し電極１５には、リセットゲートＲＸ２２を介してリセットドレインＲＤ１６が接続されており、リセットゲートＲＸ２２に電圧を印加することによって、読み出し電極１５に溜まった電荷をリセットドレインＲＸ２２から排出することができる。

固体撮像部１は、図３及び図４に示した構造のＰＧ型ＣＭＯＳ撮像素子を単位画素とし、多数の単位画素をマトリクス状に２次元配列すれば、本発明の第１の実施形態に係る固体撮像部１（２次元イメージセンサ）のピクセルアレイ領域を実現できる。説明の便宜上、ピクセルアレイ領域を構成する多数の単位画素のうち、図７では、４つの単位画素を２×２のマトリクス状に２次元配列した平面構造によって、第１の実施形態に係る固体撮像装置を模式的に説明する。即ち、図７に示す第１の実施形態に係る固体撮像装置は、左上の（ｉ，ｊ）番目の画素、右上の（ｉ，ｊ＋１）番目の画素、左下の（ｉ−１，ｊ）番目の画素及び右下の（ｉ−１，ｊ＋１）番目の画素によって、２×２のマトリクス構造を構成しているピクセルアレイ領域の一部の領域における平面パターンの一例を示したものである。

ピクセルアレイ領域は、例えば、方形状の撮像領域を構成している。ピクセルアレイ領域の周辺には周辺回路部が配置され、ピクセルアレイ領域と周辺回路部とが同一の半導体チップ上に集積化されている。周辺回路部には、水平シフトレジスタ、垂直シフトレジスタ及びタイミング発生回路等が含まれている。

より具体的には、例えば、方形状のピクセルアレイ領域の下辺部に図７において水平方向に示した画素行の方向に沿って水平シフトレジスタを設けたレイアウト設計が可能である。この場合、例えば、ピクセルアレイ領域の左辺部には、図７において垂直方向に示した画素列の方向に沿って垂直シフトレジスタを設け、垂直シフトレジスタ及び水平シフトレジスタには、タイミング発生回路を接続するようにすればよい。

図７では２本のみが例示されているが、各画素列毎に、垂直信号線Ｂ_j，Ｂ_j+1，……が設けられる。そして、図７の配置の、それぞれの垂直信号線Ｂ_j，Ｂ_j+1，……の上方ないし下方の一端には、定電流負荷となるＭＯＳトランジスタが接続され、画素内のＭＯＳトランジスタＱＡ_ij等とソースフォロワ回路を形成し、垂直信号線Ｂ_i等に画素信号を出力する。そして、それぞれの垂直信号線Ｂ_j，Ｂ_j+1，……の定電流負荷と同じ側ないし反対側の一端には、カラム処理回路が接続されている。それぞれのカラム処理回路には、ノイズキャンセル回路及びＡ／Ｄ変換回路が含まれている。ノイズキャンセル回路は、相関２重サンプリング（ＣＤＳ：Correlated Double Sampling）等により構成すればよい。

図７の左上に示す第１の実施形態に係る固体撮像装置を構成する（ｉ，ｊ）番目の画素の断面構造は、図３に示したＰＧ型ＣＭＯＳ撮像素子を単位画素とするものであるから、図４に示したＰＧ型ＣＭＯＳ撮像素子の断面構造と同様である。よって、図７の平面図には図３に示した基体領域１１、ゲート絶縁膜２３及び電荷生成埋込領域１３等が表現されていないが、（ｉ，ｊ）番目の画素の断面構造は、基本的に図３に示した断面構造と全く同様である。

即ち、図７の左上に示す第１の実施形態に係る固体撮像装置を構成する（ｉ，ｊ）番目の画素は、第１導電型の半導体からなる基体領域（図示省略）と、基体領域の上面に接して設けられたゲート絶縁膜（図示省略）と、ゲート絶縁膜に接して基体領域の上部に環状に埋め込まれた第２導電型の電荷生成埋込領域（図示省略）と、電荷生成埋込領域の内径側の位置の基体領域の上部に環状に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域１５_i,jと、電荷読出領域１５_i,jから離間し、電荷読出領域１５_i,jの内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度のリセットドレイン領域１６_i,jと、電荷生成埋込領域１３の上方となるゲート絶縁膜上に環状に設けられた透明電極２１_i,jと、電荷読出領域１５_i,jとリセットドレイン領域１６_i,jとの間の基体領域の上方となるゲート絶縁膜上に設けられたリセットゲート電極２２_i,jとを備える。図７では図示を省略しているが、図３に示した断面構造と同様に、電荷生成埋込領域に電荷読出領域１５_i,jが接しており、リセットゲート電極２２_i,jの直下となる基体領域の上部には、第１導電型で、基体領域よりも高不純物密度のウェル領域１２_iが配置されている。図３に示した断面構造と同様に、透明電極２１_i,jの外側には第１導電型で、基体領域よりも高不純物密度の素子分離領域が電荷生成埋込領域１３を囲むように配置されている。更に素子分離領域の表面には第１導電型で、素子分離領域よりも高不純物密度のチャネルストップ領域１７が配置されている。

同様に、図７の右上に示すように、２次元マトリクス中の（ｉ，ｊ＋１）番目の画素は、第１導電型の基体領域と、基体領域の上面に接して設けられたゲート絶縁膜と、ゲート絶縁膜に接して基体領域の上部に環状に埋め込まれた第２導電型の電荷生成埋込領域と、電荷生成埋込領域の内径側に埋め込まれた電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域１５_i,j+1と、電荷読出領域１５_i,j+1から離間し電荷読出領域１５_i,j+1の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度のリセットドレイン領域１６_i,j+1と、電荷生成埋込領域１３の上方となるゲート絶縁膜上に環状に設けられた透明電極２１_i,j+1と、電荷読出領域１５_i,j+1とリセットドレイン領域１６_i,j+1との間の上方に設けられたリセットゲート電極２２_i,j+1とを備える。図３の構造と同様に、電荷生成埋込領域に電荷読出領域１５_i,j+1が接しており、リセットゲート電極２２_i,j+1の下方には、第１導電型で基体領域よりも高不純物密度のウェル領域１２_iが配置され、更に、透明電極２１_i,j+1の外側には第１導電型で基体領域よりも高不純物密度の素子分離領域が電荷生成埋込領域１３を囲むように（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。そして、素子分離領域の表面には第１導電型で素子分離領域よりも高不純物密度のチャネルストップ領域１７が、（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。

又、図７の左下に示すように、２次元マトリクス中の（ｉ−１，ｊ）番目の画素は、第１導電型の基体領域と、基体領域の上面に接して設けられたゲート絶縁膜と、ゲート絶縁膜に接して基体領域の上部に埋め込まれた第２導電型の電荷生成埋込領域と、電荷生成埋込領域の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域１５_i-1,jと、電荷読出領域１５_i-1,jの内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度のリセットドレイン領域１６_i-1,jと、電荷生成埋込領域１３の上方に設けられた透明電極２１_i-1,jと、電荷読出領域１５_i-1,jとリセットドレイン領域１６_i-1,jとの間の上方に設けられたリセットゲート電極２２_i-1,jとを備える。図３の構造と同様に、電荷生成埋込領域に電荷読出領域１５_i-1,jが接しており、リセットゲート電極２２_i-1,jの下方には、第１導電型で基体領域よりも高不純物密度のウェル領域１２_i-1が配置され、更に、透明電極２１_i-1,jの外側には第１導電型で基体領域よりも高不純物密度の素子分離領域が電荷生成埋込領域１３を囲むように（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。そして、素子分離領域の表面には第１導電型で素子分離領域よりも高不純物密度のチャネルストップ領域１７が（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。

更に、図７の右下に示すように、２次元マトリクス中の（ｉ−１，ｊ＋１）番目の画素は、第１導電型の基体領域と、基体領域の上面に接して設けられたゲート絶縁膜と、ゲート絶縁膜に接して基体領域の上部に埋め込まれた第２導電型の電荷生成埋込領域と、電荷生成埋込領域の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域１５_i-1,j+1と、電荷読出領域１５_i-1,j+1の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度のリセットドレイン領域１６_i-1,j+1と、電荷生成埋込領域１３の上方に設けられた透明電極２１_i-1,j+1と、電荷読出領域１５_i-1,j+1とリセットドレイン領域１６_i-1,j+1との間の上方に設けられたリセットゲート電極２２_i-1,j+1とを備える。図３の構造と同様に、電荷生成埋込領域に電荷読出領域１５_i-1,j+1が接しており、リセットゲート電極２２_i-1,j+1の下方には、第１導電型で基体領域よりも高不純物密度のウェル領域１２_i-1が配置され、更に、透明電極２１_i-1,j+1の外側には第１導電型で基体領域よりも高不純物密度の素子分離領域が電荷生成埋込領域１３を囲むように、（ｉ−１，ｊ）番目の画素及び（ｉ，ｊ＋１）番目の画素等の他の画素の領域から連続した領域として配置されている。そして、素子分離領域の表面には第１導電型で素子分離領域よりも高不純物密度のチャネルストップ領域１７が（ｉ−１，ｊ）番目の画素及び（ｉ，ｊ＋１）番目の画素等の他の画素の領域から連続した領域として配置されている。

図７に示すように、２次元マトリクス中の（ｉ，ｊ）番目の画素の電荷読出領域１５_i,jには、コンタクトホール３１_i,jを介して右下方向に向かう表面配線３２_i,jの一方の端部が接続され、表面配線３２_i,jの他方の端部には、読出回路部２９_i,jの増幅トランジスタ（信号読出トランジスタ）ＱＡ_i,jのゲート電極が接続されている。即ち、図７に示す回路構成では、電荷読出領域１５_i,jは、リセットトランジスタのソース領域として機能しているので、電荷読出領域１５_i,jに増幅トランジスタＱＡ_i,jのゲート電極とリセットトランジスタＴＲ_i,jのソース領域が接続されていることになる。なお、図７に示した表面配線３２_i,jは、模式的な等価回路上の例示的表示であって、現実には図７に示すような右下方向に向かう配線である必要はない。例えば、多層配線構造を利用して、配線レベルの異なる互いに直交する表面配線（金属配線）で実現してもよい。即ち、互いに直交する表面配線の間に層間絶縁膜を介し、上下の表面配線を層間絶縁膜を貫通するコンタクトプラグ等で結合した構成で実現してもよい。即ち、半導体チップ上のレイアウト設計の要求に従って、任意のトポロジーの表面配線３２_i,jが採用可能である。増幅トランジスタＱＡ_i,jのソース領域には画素選択トランンジスタ（スイッチングトランジスタ）ＴＳ_i,jのドレイン領域が接続され、増幅トランジスタＱＡ_i,jのドレイン領域には電源配線Ｖ_DDが接続されている。画素選択トランンジスタＴＳ_i,jのソース領域には、ｊ番目の列に沿って配列された垂直信号線Ｂ_jが接続され、画素選択トランンジスタＴＳ_i,jのゲート電極には、垂直シフトレジスタからｉ行目の選択信号ＳＬ（ｉ）が入力される。電荷読出領域１５_i,jに転送された電荷量に相当する電圧によって、増幅トランジスタＱＡ_i,jで増幅された出力が、画素選択トランンジスタＴＳ_i,jを介して垂直信号線Ｂ_jに出力される。

図７において、読出回路部２９_i,jを示す八角形の外径線は、増幅トランジスタＱＡ_i,j及び画素選択トランンジスタＴＳ_i,jを形成するためのフィールド絶縁膜領域の外側境界を示す。読出回路部２９_i,jの中の増幅トランジスタＱＡ_i,jの活性領域及び画素選択トランンジスタＴＳ_i,jの活性領域との間にはフィールド絶縁膜に相当する厚い酸化膜が形成される。透明電極２１_i,jのパターンが配置された基体領域の表面と読出回路部２９_i,jのパターンが配置された基体領域の表面との間には、厚い酸化膜は存在せず、基体領域の表面には図３の断面図に例示したのと同様の素子分離領域１２_oとチャネルストップ領域１７が２次元マトリクス中の他の画素の領域から連続した領域として配置されている。

図７において、読出回路部２９_i,j+1を示す八角形の外径線は、増幅トランジスタＱＡ_i,j+1及び画素選択トランンジスタＴＳ_i,j+1を形成するためのフィールド絶縁膜領域の外側境界を示す。読出回路部２９_i,j+1の中の増幅トランジスタＱＡ_i,j+1の活性領域及び画素選択トランンジスタＴＳ_i,j+1の活性領域との間にはフィールド絶縁膜に相当する厚い酸化膜が形成される。透明電極２１_i,j+1のパターンが配置された基体領域の表面と読出回路部２９_i,j+1のパターンが配置された基体領域の表面との間には、厚い酸化膜は存在せず、基体領域の表面には図２の断面図に例示したのと同様の素子分離領域１２_oとチャネルストップ領域１７が、（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。

又、（ｉ−１，ｊ）番目の画素の電荷読出領域１５_i-1,jには、コンタクトホール３１_i-1,jを介して右下方向に向かう表面配線３２_i-1,jの一方の端部が接続され、表面配線３２_i-1,jの他方の端部には、読出回路部２９_i-1,jの増幅トランジスタＱＡ_i-1,jのゲート電極が接続されている。即ち、図７に示す回路構成では、電荷読出領域１５_i-1,jは、リセットトランジスタのソース領域として機能しているので、電荷読出領域１５_i-1,jに増幅トランジスタＱＡ_i-1,jのゲート電極とリセットトランジスタＴＲ_i-1,jのソース領域が接続されていることになる。増幅トランジスタＱＡ_i-1,jのソース領域には画素選択トランンジスタＴＳ_i-1,jのドレイン領域が接続され、増幅トランジスタＱＡ_i-1,jのドレイン領域には電源配線Ｖ_DDが接続されている。画素選択トランンジスタＴＳ_i-1,jのソース領域には垂直信号線Ｂiが接続され、画素選択トランンジスタＴＳ_i-1,jのゲート電極には、垂直シフトレジスタから（ｉ−１）行目の選択信号ＳＬ（ｉ−１）が入力される。電荷読出領域１５_i-1,jに転送された電荷量に相当する電圧によって、増幅トランジスタＱＡ_i-1,jで増幅された出力が、画素選択トランンジスタＴＳ_i-1,jを介して垂直信号線Ｂjに出力される。

図７に示す平面図において、読出回路部２９_i-1,jの外周の位置（境界）を示す八角形の外径線は、増幅トランジスタＱＡ_i-1,j及び画素選択トランンジスタＴＳ_i-1,jが形成される活性領域を規定するフィールド絶縁膜領域が設けられている領域を示す。即ち、読出回路部２９_i-1,jを構成している増幅トランジスタＱＡ_i-1,j及び画素選択トランンジスタＴＳ_i-1,jのそれぞれの活性領域は、平面パターンとしては、フィールド絶縁膜に相当する厚い酸化膜で周囲を囲まれて定義されている。透明電極２１_i-1,jのパターンが配置された基体領域の表面と読出回路部２９_i-1,jのパターンが配置された基体領域の表面との間には、厚い酸化膜は存在せず、基体領域の表面には図４の断面図に例示したのと同様の素子分離領域１２_oとチャネルストップ領域１７が、（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。

更に、（ｉ−１，ｊ＋１）番目の画素の電荷読出領域１５_i-1,j+1には、コンタクトホール３１_i-1,j+1を介して右下方向に向かう表面配線３２_i-1,j+1の一方の端部が接続され、表面配線３２_i-1,j+1の他方の端部には、読出回路部２９_i-1,j+1の増幅トランジスタＱＡ_i-1,j+1のゲート電極が接続されている。即ち、図７に示す回路構成では、電荷読出領域１５_i-1,j+1は、リセットトランジスタのソース領域として機能しているので、電荷読出領域１５_i-1,j+1に増幅トランジスタＱＡ_i-1,j+1のゲート電極とリセットトランジスタＴＲ_i-1,j+1のソース領域が接続されていることになる。増幅トランジスタＱＡ_i-1,j+1のソース領域には画素選択トランンジスタＴＳ_i-1,j+1のドレイン領域が接続され、増幅トランジスタＱＡ_i-1,j+1のドレイン領域には電源配線Ｖ_DDが接続されている。画素選択トランンジスタＴＳ_i-1,j+1のソース領域には垂直信号線Ｂ_j+1が接続され、画素選択トランンジスタＴＳ_i-1,j+1のゲート電極には、垂直シフトレジスタから（ｉ−１）行目の選択信号ＳＬ（ｉ−１）が入力される。電荷読出領域１５_i-1,j+1に転送された電荷量に相当する電圧によって、増幅トランジスタＱＡ_i-1,j+1で増幅された出力が、画素選択トランンジスタＴＳ_i-1,j+1を介して垂直信号線Ｂ_j+1に出力される。

図７において、読出回路部２９_i-1,j+1を示す八角形の外径線は、増幅トランジスタＱＡ_i-1,j+1及び画素選択トランンジスタＴＳ_i-1,j+1を形成するためのフィールド絶縁膜領域の外側境界を示す。読出回路部２９_i-1,j+1の中の増幅トランジスタＱＡ_i-1,j+1の活性領域及び画素選択トランンジスタＴＳ_i-1,j+1の活性領域との間にはフィールド絶縁膜に相当する厚い酸化膜が形成される。透明電極２１_i-1,j+1のパターンが配置された基体領域の表面と読出回路部２９_i-1,j+1のパターンが配置された基体領域の表面との間には、厚い酸化膜は存在せず、基体領域の表面には図４の断面図に例示したのと同様の素子分離領域１２_oとチャネルストップ領域１７が（ｉ−１，ｊ）番目の画素や（ｉ，ｊ＋１）番目の画素等の他の画素の領域から連続した領域として配置されている。

特に、第１の実施形態に係る固体撮像装置においては、それぞれの画素の電荷生成埋込領域１３がｎ型の場合は、それぞれの画素の透明電極２１_i,jに負電圧を印加することにより、それぞれの画素のゲート絶縁膜２３中にガンマ線の照射によって生成される正孔の作用が打ち消される。したがって、暗電流の増大は抑圧され、暗電流によるノイズが少なく、又信号動作マージンとしてのダイナミックレンジも維持された画像を得ることができる。即ち、既に説明したとおり、それぞれの画素の電荷生成埋込領域１３がｎ型であれば、少数キャリアは正孔（ホール）であるので、透明電極２１_i,jの直下のゲート絶縁膜２３と半導体との界面、即ち、電荷生成埋込領域１３の表面に多量の正孔（ホール）による反転層１４が形成され、少数キャリアである正孔で表面電位がピニングされる。それぞれの画素において、正孔でピニングされることにより、ゲート絶縁膜２３と半導体との界面の界面準位が不活性化される。

なお、第１の実施形態に係る固体撮像装置において、それぞれの画素にガンマ線が照射された場合に、それぞれの画素の薄いゲート絶縁膜２３中にも正孔が発生するが、膜厚が薄いためそれぞれの画素のゲート絶縁膜２３中に生成される正孔の絶対量も僅かである。

第１の実施形態に係る固体撮像装置においては、それぞれの画素の透明電極２１_i,j，２１_i,j+1，２１_i-1,j及び２１_i-1,j+1の直下の電荷生成埋込領域１３で光電変換された電荷は、対応する画素のそれぞれの電荷読出領域１５_i,j，１５_i,j+1，１５_i-1,j及び１５_i-1,j+1に一定期間蓄積される。画素からの信号読み出しは行単位で行われる。まずｉ行について、垂直シフトレジスタから選択信号ＳＬ（ｉ）によりこの行を選択して、電荷読出領域１５_i,j，１５_i,j+1等の信号レベルを読む。次いで垂直シフトレジスタによる電荷読出領域１５_i,j，１５_i,j+1等のリセット動作を行った後、電荷読出領域１５_i,j，１５_i,j+1等のリセットレベルを読む。その後、次の（ｉ−１）行について、垂直シフトレジスタから選択信号ＳＬ（ｉ−１）によりこの行を選択して、電荷読出領域１５_i-1,j，１５_i-1,j+1等の信号レベルを読み、次いでその行で垂直シフトレジスタによる電荷読出領域１５_i-1,j，１５_i-1,j+1等のリセット動作を行った後、電荷読出領域１５_i-1,j，１５_i-1,j+1等のリセットレベルを読む。画素から読み出された信号は、各列毎に周辺回路に設けられたカラム処理回路で、信号レベルとリセットレベルの差を読み取る相関２重サンプリング動作を施されることにより、オフセット等が除去された正味の信号のみが順次出力される。但し、信号レベルと、その直後に読み取るリセットレベルにはノイズ相関がない。したがって、相関２重サンプリング動作によってもリセットノイズは除去されない。

次に、上述した固体撮像部１を搭載した本実施形態の撮像装置の制御方法について説明する。図８は、本実施形態の撮像装置の制御手法を説明するフロー図である。まず、撮像装置において、暗電流検出手段２は、固体撮像部１の遮光画素領域１０１に位置する撮像素子から出力される電圧レベルを測定して（Ｓ１）、測定した電圧レベルの平均値を算出する（Ｓ２）。この平均値は、１フレームにおいて測定された遮光画素領域１０１に位置する複数の撮像素子の電圧レベルの平均を用いることができる。暗電流検出手段２は、測定した暗電流を複数フレーム続けて処理して複数フレームに亘る暗電流の平均値を計算してもよい。

次いで、暗電流検出手段２は、測定された電圧レベルの平均値が閾値（所定の範囲）を超えるか否かを判定する（Ｓ３）。測定された電圧レベルの平均値が閾値を超えると判定された場合（Ｓ３：Ｙｅｓ）に暗電流が検出されたと判定し、暗電流検出手段２は、暗電柱を検出したことを映像信号適正化手段５に送る。なお、暗電流の検出は、平均値による方法でなくとも、遮光画素領域１０２において測定した電圧レベルの中央値をとるなど、他の態様でもよい。

測定された電圧レベルの平均値が閾値を超えたことにより、暗電流が検出されたと判定されると、映像信号検出手段４、映像信号適正化手段５、およびＰＧ電圧制御手段６によりＰＧ電圧調整処理が行われる（Ｓ４）。ＰＧ電圧調整処理（Ｓ４）では、映像信号適正化手段５は、暗電流検出手段２から暗電流を検出した旨を受け取ったことに応じてＰＧ電圧の制御値を変化させることを決定し、決定したＰＧ電圧の制御値をＰＧ電圧制御手段６に対して出力する。このとき、映像信号適正化手段５は、ＰＧ電圧の制御値が調整可能範囲を超えたかどうか判断してもよい。ＰＧ電圧の制御値が調整可能範囲を超えた場合、それ以上ＰＧ電圧を制御することによって暗電流の抑制ができないので、撮像装置が壊れた旨か固体撮像部１の取り替えを促す旨の信号を出力する構成とすることもできる。ＰＧ電圧制御手段６は、映像信号適正化手段５から受け取ったＰＧ電圧の制御値に基づいて固体撮像部１を構成する全ての撮像素子のＰＧ電圧を変化させる。

図９はＰＧ電圧調整処理（Ｓ４）の流れを示すフロー図である。図９に示すように、暗電流を検出した旨を受け取った映像信号適正化手段５は、所定値だけＰＧ電圧を上げる（下げる）ように、ＰＧ電圧制御手段６に指示し、ＰＧ電圧制御手段６は、固体撮像部１の全ての画素のＰＧ電圧を指示された値だけＰＧ電圧を上げる（下げる）（Ｓ４１）。

ＰＧ電圧を変更した状態で、固体撮像部１の各画素から出力される電圧レベルは映像信号検出手段４により映像信号として検出される（Ｓ４２）。

映像信号適正化手段５は、映像信号として検出された各画素の電圧レベルに基づいて飽和電荷量レベルを算出する（Ｓ４３）。飽和電荷量レベルとは、ＰＧ電圧を変化させたことに伴って変動する飽和電荷量が、ガンマ線照射がゼロの時に設定されている飽和電荷量からどれだけ変動したかを示す指標である。飽和電荷量の変動は、厳密に画素に飽和電荷量に相当する光量を与えて測定することによらず、通常の撮影により得た画像の電圧レベルを一定の基準レベルと比較することによって推定したものを用いることができる。例えば、最大となる電圧レベルが「１０２３」、基準値が「１８％」に設定されており、有効画素数が「１，３００，０００」であり、映像信号検出手段４で検出された有効画素領域１０１の電圧レベルの総和が２００，０００であった場合について考える。まず、有効画素の全画素の電圧レベルの総和は、１０２３×１，３００，０００＝１，３２９，９００，０００と算出でき、この算出された全画素の電圧レベルの総和に基準値を与えると、基準レベルを求めることができる。基準レベルは、当初設定された状態のときに得られる電圧レベルである。例えば、１，３２９，９００，０００（全画素の電圧レベルの総和）×０．１８（基準値）＝２３９，３８２，０００と基準レベルが算出できる。さらに映像信号検出手段４で検出された有効画素領域１０１の電圧レベルの総和に対する算出した基準レベルの比を取って、２３９，３８２，０００／２００，０００，０００＝１．１９７と飽和電荷量レベルを算出することができる。なお、この例において、算出に用いる画素は、少なくとも有効画素領域を含むものであれば、有効画素領域以外に遮光画素領域を含むことを妨げない。

映像信号適正化手段５は、算出した飽和電荷量レベル１．１９７に基づいて、ＰＧ電圧をさらに増加または減少させることをＰＧ電圧制御手段に指示することができる（Ｓ４４）。もちろん、ＰＧ電圧を変化させないと指示してもよい。飽和電荷レベルがどのような場合にＰＧ電圧を増加、減少、固定のいずれとするのかについては、固体撮像部１や撮像対象、撮像環境等の特性に応じて自由に設定することができる。なおここではＳ４２からＳ４４の処理は１回だけ行う場合を例に挙げて説明しているが、Ｓ４４においてＰＧ電圧を変化させないとの指示を行うまで、Ｓ４２からＳ４４を複数回繰り返してもよい。

一方、暗電流検出手段２は、閾値を超える暗電流は検出されていないと判断する（Ｓ３：Ｎｏ）と、暗電流の検出の終了を輝度階調制御手段３に通知する（Ｓ５）。暗電流検出終了の通知を受けると、輝度階調制御手段３、映像信号検出手段４、および映像信号適正化手段５は、係数算出処理を行なう（Ｓ６）。

基準係数算出処理（Ｓ６）では、固体撮像部１の各画素の電圧レベルが輝度階調制御手段３を介して映像信号検出手段４に送られる。映像信号検出手段４は、固体撮像部１の有効画素領域１０１の各画素の１フレーム当たりの電圧レベルを検出し、映像信号適正化手段５は、検出された電圧レベルに基づいて補正係数の基準となる基準係数を算出する。

映像信号適正化手段５は、固体撮像部１ごとに予め決まっている最大となる電圧レベルと有効画素数に基づいて基準レベルを算出して、算出した基準レベルと検出した１フレーム当たりの全画素の電圧レベルの総和との比から輝度階調補正用の基準係数を決定する。なお、基準レベルの算出は都度行ってもよいが、固体撮像部１によって予め決まっているので最初に算出されたものを記憶しておき、その後も用いるようにしてもよい。基準係数は、例えば飽和電荷量レベルと同様の手法で算出することができるので、Ｓ４で算出した飽和電荷量レベルを用いることができる。例えば、最大となる電圧レベルが「１０２３」、基準値が「１８％」に設定されており、有効画素数が「１，３００，０００」であり、映像信号検出手段４で検出された有効画素領域１０１の電圧レベルの総和が２００，０００であった場合について考える。まず、有効画素の全画素の電圧レベルの総和は、１０２３×１，３００，０００＝１，３２９，９００，０００と算出でき、この算出された全画素の電圧レベルの総和に基準値を与えると、基準レベルを求めることができる。例えば、１，３２９，９００，０００（全画素の電圧レベルの総和）×０．１８（基準値）＝２３９，３８２，０００と基準レベルが算出できる。さらに映像信号検出手段４で検出された有効画素領域１０１の電圧レベルの総和に対する算出した基準レベルの比を取って、２３９，３８２，０００／２００，０００，０００＝１．１９７と輝度階調補正用の基準係数を算出することができる。映像信号適正化手段５は、算出した輝度階調補正用の基準係数を輝度階調制御手段３に送る。なお、基準係数算出処理において、算出に用いる画素は、少なくとも有効画素領域を含むものであれば、有効画素領域以外に遮光画素領域を含むことを妨げない。

このように基準係数算出処理（Ｓ６）で算出した係数は、実際の出力と、本来あるべき出力すなわち当初設定したときの出力とを用いて算出するので、現在の出力特性と本来あるべき出力特性との関係を適切に表しているといえる。

輝度階調制御手段３は、輝度階調補正用の基準係数を受け取ると、受け取った輝度階調補正用の基準係数から補正係数を決定して（Ｓ７）、固体撮像部１から出力される各画素の電圧レベルに対して決定した補正係数を用いて画素毎の電圧レベルの補正を行う（Ｓ８）。補正された各画素の電圧レベルは映像信号検出手段４を介して出力映像信号として出力される。

補正係数は、例えば、以下の３つの例が挙げられる。（例１）電圧レベルＸに係数Ｐ１を乗算し、係数Ｐ２を減算することにより補正後の値Ｙを求める際のＰ１、Ｐ２である。この場合、Ｓ８における補正は、Ｙ＝（Ｘ×Ｐ１）−Ｐ２により行うことができる。例えば、上記基準係数をＰ１として用い、上記基準係数に０．０５を乗算したものをＰ２と用いることができる。

（例２）電圧レベルＸに係数Ｐ１を乗算し、係数Ｐ３をべき乗することにより補正後の値Ｙを求める際のＰ１、Ｐ３である。この場合、上記Ｓ８における補正は、Ｙ＝（Ｘ×Ｐ１）^P3により行うことができる。この例は、ディスプレイ側の映像出力特性を撮像装置側で補正するいわゆるガンマ補正をも加味したものである。例えば、上記基準係数をＰ１として用い、ディスプレイの特性であるガンマ係数２．２の逆数である０．４５をＰ３と用いることができる。

（例３）上記（例１）、（例２）において決定した補正係数Ｐ１、Ｐ２、Ｐ３を光量（電圧レベル）に応じて変化させる。例えば中間領域でＰ３＝０．４５とすると、中間領域よりも光量（電圧レベル）が小さい場合は、Ｐ３＝０．４０とし、中間領域よりも光量が大きい場合は、Ｐ３＝０．５０とすることができる。

輝度階調制御手段３は、所定時間が経過するまで補正を繰り返す（Ｓ９：Ｎｏ）。暗電流検出手段２は、所定時間が経過したと判断したら、Ｓ１に戻り再び暗電流の検出処理を行う（Ｓ９：Ｙｅｓ）
ここで最終的に出力される出力映像信号について、図１０のＰＧ電圧制御を説明する図および図１１の輝度階調調整を説明する図を用いて説明する。

固体撮像部１は、ガンマ線を吸収する前は、各画素に入射される光量（光量）に対する電圧レベル（出力）が、図１０、１１の曲線Ａの特性を示すように設定されている。図１０の曲線Ｂは、撮像装置をガンマ線環境下で使用することによって、固体撮像部１の各画素がガンマ線を所定量以上吸収したときの光量と出力との関係を示している。曲線Ｂによると、光量が低い部分の出力が上昇しており、曲線Ａで示される最初の状態よりも暗電流が上昇していることがわかる。暗電流検出手段２が暗電流を検出したと判定した（図８のＳ３：Ｙｅｓ）ときには、固体撮像部１は曲線Ｂに示すような特性を示している。

図１０及び図１１の曲線Ｃは、所定量以上のガンマ線の吸収をした固体撮像部１に対してＰＧ電圧調整処理（図８のＳ４）をしたときの光量と出力との関係を示している。固体撮像部１が曲線Ｃに示すような特性となるのは、ＰＧ電圧調整処理によって、暗電流が抑制された一方で飽和容量も同時に低下している状態である。

図１１の曲線Ｄは、所定量以上のガンマ線を吸収した固体撮像部１に対してＰＧ電圧調整処理をした後に出力される電圧レベルをさらに輝度階調制御手段３により補正したときに、出力映像信号として出力される信号レベル（出力）を光量に対して示したものである。このように、図１１の曲線Ｃから曲線Ｄのように出力される信号レベルの特性は、輝度階調（光量）に補正処理をすることによって、ガンマ線吸収をする前の曲線Ａに限りなく近づけられることがわかる。

本実施形態では、係数算出処理（Ｓ５）と補正係数の決定（Ｓ６）との処理は一例にすぎない。撮像素子で実際に検出された電圧レベルと基準の電圧レベルとに基づいて係数を算出して、算出した係数に基づいて補正係数をさらに決定することができれば、いずれの手法でもよい。

本実施形態の撮像装置によれば、飽和電荷量の低下とのバランスをとりながらＰＧ電圧の制御により暗電流の抑制を図りつつ、輝度レベルを補正することによってダイナミックレンジを調整することにより、放射線環境下においても、良好な画像を撮像可能となる。

（第２の実施形態）
図１２は、第２の実施形態の撮像装置の構成例を示すブロック図である。第２の実施形態の撮像装置は、図１２に示すように、第１の実施形態の撮像装置に、固体撮像部１を冷却する冷却手段７を追加した構成を備えている。冷却手段７にかかる構成以外は、第１の実施形態と同様であるので、その説明を省略する。

この実施形態の撮像装置では、ガンマ線の吸収による暗電流の増加を、ＰＧ電圧の調整のみによらず、固体撮像部１を冷却することによって抑制することができる。冷却による暗電流の抑制は、ＰＧ電圧の調整よりも前もって行うことが好ましい。冷却手段７としては例えば固体撮像部１に隣接して配置したペルチェ素子を用いることができる。ペルチェ素子に印加する電圧を制御することによってペルチェ素子の温度を下げることによって固体撮像部１を冷却することができる。

図１３は、冷却手段７の効果を示す図である。固体撮像部１の入射光量に対する電圧レベル出力特性は、ガンマ線を吸収すると、直線で示す特性から破線で示す特性に変化する。破線で示す特性に変化したときに、暗電流の上昇を検出すると、上昇した暗電流を抑制するように冷却手段７に対する印加電圧を制御して、固体撮像部１を冷却する。固体撮像部１が冷却されると、図１３の一点鎖線に示すように固体撮像部１の出力特性は暗電流が低下するように変化する。冷却手段７による暗電流の抑制は、飽和容量の低下を招くこと無く、暗電流が低下できるが、その効果には限度がある。したがって、冷却手段７は、ＰＧ電圧制御手段６と組み合わせて用いることによってさらに画質の改善を図ることができる。

（第３の実施形態）
図１４は、第３の実施形態の撮像装置の構成例を示すブロック図である。第３の実施形態の撮像装置は、第１の実施形態の撮像装置をカラー化した構成である。カラー化した以外の構成は他の実施形態と同様であるので、その説明を省略する。第３の実施形態の撮像装置では、図１４に示すように、固体撮像部１と、暗電流検出手段２と、輝度階調制御手段３と、映像信号検出手段４と、ＰＧ電圧制御手段６とを３原色を構成する各色ごとに備えており、さらに、これらの３原色の映像信号検出手段４からの出力が入力される色補正制御手段９および映像信号適正化手段５と、色補正制御手段９からのカラー化された映像信号を検出する色映像信号検出手段１０とを備えている。

この実施形態の撮像装置では、固体撮像部１の入射部位にＲＧＢの３原色のいずれかの色のフィルタを配置しており、それぞれの固体撮像部１は、３原色のいずれかについての光量を測定し、電圧レベルを出力する。

色補正制御手段９は、各色に対応した固体撮像部１の撮像素子から出力される電圧レベルに基づいて色バランスが適正になるように色補正を行う。例えば、色映像信号検出手段１０において、各色ごとに、各画素の１フレーム当たりの電圧レベルを検出し、全画素の総和を検出する。映像信号適正化手段５が検出した各色ごとの全画素の総和を受け取って、各色について比較し、全画素の総和が全ての色で同じになるための係数（色補正係数）を算出する。色補正制御手段９は、算出された色補正係数に基づいて各色の電圧レベルを補正する。

この実施形態の撮像装置によれば、例えば、ガンマ線の照射下に曝されることによりブラウニングが進行した場合でも、Ｂ（青色）に対応する固体撮像部１の出力感度を増幅することによって、経年的な色バランスの劣化による画質の低下を抑えることができる。

この実施形態では、カラー画像を構成する色をＲＧＢの３原色に分けて説明したが、ＲＧＢ以外の３原色でもいいし、４原色やその他の色の組合せでもよい。

また、本実施形態の撮像装置は第１の実施形態に示す撮像装置のように冷却手段のない構成を例に挙げて説明したが、第２の実施形態に示す撮像装置のように、冷却手段を設けた構成でもよい。

いずれの実施形態においても、さらに他のノイズ除去手段を付加してもよい。

１固体撮像部
２暗電流検出手段
３輝度階調制御手段
４映像信号検出手段
５映像信号適正化手段
６ＰＧ電圧制御手段
７冷却手段
９色補正制御手段
１０色映像信号検出手段
１１基体領域
１２_i ウェル領域
１２_o 素子分離領域
１３電荷生成埋込領域
１４反転層
１５_i,j，１５_i,j+1，１５_i-1,j，１５_i-1,j+1 電荷読出領域
１６_i,j，１６_i,j+1，１６_i-1,j，１６_i-1,j+1 リセットドレイン領域
１７チャネルストップ領域
２１_i,j，２１_i,j+1，２１_i-1,j，２１_i-1,j+1 透明電極
２２_i,j，２２_i,j+1，２２_i-1,j，２２_i-1,j+1 リセットゲート電極
２３ゲート絶縁膜
２９_i,j，２９_i,j+1，２９_i-1,j，２９_i-1,j+1 読出回路部
３１_i,j，３１_i,j+1，３１_i-1,j，３１_i-1,j+1 コンタクトホール
３２_i,j，３２_i,j+1，３２_i-1,j，３２_i-1,j+1 表面配線
１０１有効画素領域
１０２遮光画素領域

Claims

複数の画素を有し、該複数の画素のそれぞれの画素がＰＧ（フォトゲート）型ＣＭＯＳ撮像素子で構成された、固体撮像部と、
前記ＰＧ型ＣＭＯＳ撮像素子を遮光した状態で得られた電圧レベルに基づいて暗電流の検出をする暗電流検出手段と、
前記暗電流検出手段で暗電流を検出した場合に、前記固体撮像部の前記複数の画素を構成する前記ＰＧ型ＣＭＯＳ撮像素子のＰＧ電圧を制御することにより暗電流を抑制するＰＧ電圧制御手段と、
前記暗電流検出手段で暗電流を検出しなかった場合に、前記固体撮像部の前記ＰＧ型ＣＭＯＳ撮像素子を遮光しない状態で得られた電圧レベルに基づいて補正係数を決定する補正係数決定手段と、
前記固体撮像部の前記ＰＧ型ＣＭＯＳ撮像素子のそれぞれから出力される電圧レベルを、前記決定した補正係数を用いて補正することによって、最終的に出力される映像信号の輝度階調を制御する輝度階調制御手段とを備え、
前記ＰＧ電圧制御手段は、ＰＧ電圧を所定値だけ変更したときに変動する飽和電荷量のレベルに応じたＰＧ電圧に設定することを特徴とする撮像装置。
前記暗電流検出手段は、前記ＰＧ型ＣＭＯＳ撮像素子を遮光した状態で得られた電圧レベルの平均値を算出し、該平均値が所定範囲内である場合は暗電流を検出しなかったと判断し、該平均値が所定範囲を超えた場合は暗電流を検出したと判断することを特徴とする請求項１の撮像装置。