JP2018157199A - Schottky barrier diode - Google Patents
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Abstract
Description
本発明は、ショットキーバリアダイオードに関する。 The present invention relates to a Schottky barrier diode.
半導体装置の一つとして、ショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）が知られている（例えば、特許文献１）。ショットキーバリアダイオードでは、逆方向電圧が印加された場合、ショットキー接合界面の端部に電界が集中することによって、リーク電流が増加する虞がある。 As one of the semiconductor devices, a Schottky Barrier Diode (SBD) is known (for example, Patent Document 1). In a Schottky barrier diode, when a reverse voltage is applied, the electric field concentrates at the end of the Schottky junction interface, which may increase the leakage current.
特許文献１では、逆方向電圧印加時のリーク電流の増加を抑制するために、図２０に示すように、トレンチ２１０が形成されており、トレンチ２１０に囲まれた半導体層２００の表面Ｇの形状は、長方形の向かい合う二つの短辺が半円となった形状となっている。また、特許文献２から４には、このトレンチと半導体層との異なる形態が開示されている。 In Patent Document 1, in order to suppress an increase in leakage current when a reverse voltage is applied, a trench 210 is formed as shown in FIG. 20 and the shape of the surface G of the semiconductor layer 200 surrounded by the trench 210 is formed. Has a semicircular shape with two short sides facing each other. Patent Documents 2 to 4 disclose different forms of the trench and the semiconductor layer.
しかし、特許文献１に記載された半導体層の端部がある構造を採用した場合、トレンチを形成後の電極形成時に行うフォトリソグラフィにおいて、意図しない部分にフォトレジストが残ってしまうという課題があった。この原因としては、フォトリソグラフィの露光時において、半導体層に浸入した光が屈折及び反射して光の干渉が起こることにより、フォトマスクによる遮光した部分においてもフォトレジストが感光することが考えられる。このため、意図しない部分にフォトレジストが残ることを抑制する技術が望まれていた。 However, when the structure having the end portion of the semiconductor layer described in Patent Document 1 is adopted, there is a problem that the photoresist remains in an unintended portion in photolithography performed at the time of electrode formation after forming the trench. . A possible cause of this is that the light entering the semiconductor layer is refracted and reflected during photolithography exposure to cause light interference, so that the photoresist is exposed even in a portion shielded by the photomask. For this reason, there has been a demand for a technique for preventing the photoresist from remaining in an unintended portion.
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms.
（１）本発明の一形態によれば、ショットキーバリアダイオードが提供される。このショットキーバリアダイオードは、表面と、前記表面に対して窪んだ複数の凹部とを有する半導体層と、前記表面にショットキー接合されたショットキー電極と、を備え、前記半導体層を前記表面側から見たとき、前記表面は、途切れることなくつながっており、隣り合う前記凹部の間の前記表面における距離は、実質的に同じである。この形態のショットキーバリアダイオードによれば、隣り合う凹部の間の表面における距離を、実質的に同じとすることにより、意図しない部分にフォトレジストが残ることを抑制できる。 (1) According to one aspect of the present invention, a Schottky barrier diode is provided. The Schottky barrier diode includes a semiconductor layer having a surface, a plurality of recesses recessed with respect to the surface, and a Schottky electrode bonded to the surface, and the semiconductor layer is disposed on the surface side. When viewed from the above, the surfaces are connected without interruption, and the distance on the surface between the adjacent recesses is substantially the same. According to the Schottky barrier diode of this form, it is possible to suppress the photoresist from remaining in an unintended portion by making the distance on the surface between adjacent recesses substantially the same.
（２）上述のショットキーバリアダイオードであって、前記半導体層を前記表面側から見たとき、前記表面に囲まれた前記凹部の形状は、円形であるか、又は四角形の向かい合う二つの辺が半円となった形状であってもよい。この形態のショットキーバリアダイオードによれば、意図しない部分にフォトレジストが残ることを抑制できる。 (2) In the Schottky barrier diode described above, when the semiconductor layer is viewed from the surface side, the shape of the concave portion surrounded by the surface is circular or two sides facing each other of a square are The shape may be a semicircle. According to this form of the Schottky barrier diode, it is possible to prevent the photoresist from remaining in an unintended portion.
（３）上述のショットキーバリアダイオードであって、前記半導体層を前記表面側から見たとき、前記表面に囲まれた前記凹部の形状は、六角形であってもよい。この形態のショットキーバリアダイオードによれば、意図しない部分にフォトレジストが残ることを抑制できる。 (3) In the Schottky barrier diode described above, when the semiconductor layer is viewed from the surface side, the shape of the recess surrounded by the surface may be a hexagon. According to this form of the Schottky barrier diode, it is possible to prevent the photoresist from remaining in an unintended portion.
（４）上述のショットキーバリアダイオードであって、前記半導体層を前記表面側から見たとき、前記表面に囲まれた複数の前記凹部は、斜方格子状に配列されていてもよい。この形態のショットキーバリアダイオードによれば、オン抵抗を低減できる。 (4) In the Schottky barrier diode described above, when the semiconductor layer is viewed from the surface side, the plurality of recesses surrounded by the surface may be arranged in an orthorhombic lattice shape. According to this form of the Schottky barrier diode, the on-resistance can be reduced.
（５）上述のショットキーバリアダイオードであって、前記半導体層を前記表面側から見たとき、前記表面に囲まれた複数の前記凹部は、互いに平行であり、一列に配列されていてもよい。この形態のショットキーバリアダイオードによれば、意図しない部分にフォトレジストが残ることを抑制できる。 (5) In the Schottky barrier diode described above, when the semiconductor layer is viewed from the surface side, the plurality of recesses surrounded by the surface may be parallel to each other and arranged in a line. . According to this form of the Schottky barrier diode, it is possible to prevent the photoresist from remaining in an unintended portion.
（６）上述のショットキーバリアダイオードであって、隣り合う前記凹部の間の前記表面における距離は、１．０μｍ以上１５μｍ以下であってもよい。この形態のショットキーバリアダイオードによれば、電界強度を低減できる。 (6) In the Schottky barrier diode described above, a distance on the surface between the adjacent concave portions may be 1.0 μm or more and 15 μm or less. According to this form of the Schottky barrier diode, the electric field strength can be reduced.
（７）上述のショットキーバリアダイオードであって、前記凹部の底面と側壁とが成す角は、８５°以上９０°以下であってもよい。この形態のショットキーバリアダイオードによれば、意図しない部分にフォトレジストが残ることを効率的に抑制できる。 (7) In the Schottky barrier diode described above, the angle formed by the bottom surface and the side wall of the recess may be not less than 85 ° and not more than 90 °. According to this form of the Schottky barrier diode, it is possible to efficiently suppress the photoresist from remaining in an unintended portion.
（８）上述のショットキーバリアダイオードであって、前記凹部の深さは、０．１μｍ以上５．０μｍ以下であってもよい。この形態のショットキーバリアダイオードによれば、電界強度を低減できる。 (8) In the Schottky barrier diode described above, the depth of the recess may be not less than 0.1 μm and not more than 5.0 μm. According to this form of the Schottky barrier diode, the electric field strength can be reduced.
（９）上述のショットキーバリアダイオードであって、前記ショットキー電極の端部と、前記凹部の側壁との距離は、２．０μｍ以下であってもよい。この形態のショットキーバリアダイオードによれば、電界強度を低減できる。 (9) In the above Schottky barrier diode, the distance between the end of the Schottky electrode and the sidewall of the recess may be 2.0 μm or less. According to this form of the Schottky barrier diode, the electric field strength can be reduced.
（１０）上述のショットキーバリアダイオードであって、前記ショットキー電極は、ニッケル、パラジウム、白金、イリジウムからなる群より選ばれる少なくとも一つから形成されていてもよい。この形態のショットキーバリアダイオードによれば、逆方向電流を低減できる。 (10) In the Schottky barrier diode described above, the Schottky electrode may be formed of at least one selected from the group consisting of nickel, palladium, platinum, and iridium. According to this form of the Schottky barrier diode, the reverse current can be reduced.
（１１）上述のショットキーバリアダイオードであって、前記半導体層は、窒化ガリウムから形成されていてもよい。この形態のショットキーバリアダイオードによれば、耐圧を向上できる。 (11) In the above Schottky barrier diode, the semiconductor layer may be made of gallium nitride. According to this form of the Schottky barrier diode, the breakdown voltage can be improved.
本発明は、ショットキーバリアダイオード以外の種々の形態で実現することも可能である。例えば、ショットキーバリアダイオードの製造方法やこの製造方法を用いて半導体装置を製造する装置などの形態で実現することができる。 The present invention can be realized in various forms other than the Schottky barrier diode. For example, it can be realized in the form of a manufacturing method of a Schottky barrier diode or a device for manufacturing a semiconductor device using this manufacturing method.
本発明のショットキーバリアダイオードによれば、意図しない部分にフォトレジストが残ることを抑制できる。 According to the Schottky barrier diode of the present invention, it is possible to prevent the photoresist from remaining in an unintended portion.
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１００の構成を模式的に示す断面図である。半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。半導体装置１００は、縦型ショットキーバリアダイオードである。本実施形態では、半導体装置１００は、電力制御に用いられ、パワーデバイスとも呼ばれる。
A. First embodiment A-1. Configuration of Semiconductor Device FIG. 1 is a cross-sectional view schematically showing a configuration of a semiconductor device 100 in the first embodiment. The semiconductor device 100 is a GaN-based semiconductor device formed using gallium nitride (GaN). The semiconductor device 100 is a vertical Schottky barrier diode. In the present embodiment, the semiconductor device 100 is used for power control and is also called a power device.
図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸である。＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸である。＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸である。＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。 FIG. 1 shows XYZ axes orthogonal to each other. Of the XYZ axes in FIG. 1, the X axis is an axis from the left side to the right side in FIG. The + X-axis direction is a direction toward the right side of the paper, and the -X-axis direction is a direction toward the left side of the paper. Of the XYZ axes in FIG. 1, the Y axis is an axis that extends from the front side of the paper in FIG. 1 toward the back of the paper. The + Y-axis direction is a direction toward the back of the sheet, and the -Y-axis direction is a direction toward the front of the sheet. Of the XYZ axes in FIG. 1, the Z axis is an axis that extends from the bottom of FIG. 1 to the top of the page. The + Z-axis direction is a direction toward the paper surface, and the -Z-axis direction is a direction toward the paper surface.
半導体装置１００は、基板１１０と、半導体層１２０と、絶縁膜１３０と、ショットキー電極１４０と、カソード電極１５０と、配線電極１６０とを備える。 The semiconductor device 100 includes a substrate 110, a semiconductor layer 120, an insulating film 130, a Schottky electrode 140, a cathode electrode 150, and a wiring electrode 160.
半導体装置１００の基板１１０及び半導体層１２０は、Ｘ軸及びＹ軸に沿って広がる板状の半導体である。基板１１０及び半導体層１２０は、ｎ型半導体層であり、半導体層１２０は、基板１１０の上に形成されている。本実施形態では、基板１１０及び半導体層１２０は、ＩＩＩ族窒化物半導体から形成されている。ＩＩＩ族窒化物半導体としては、例えば、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）などが例示できる。なお、電力制御用の半導体装置に用いる観点から、ＩＩＩ族窒化物半導体としては、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）が好ましい。本実施形態では、ＩＩＩ族窒化物半導体として、窒化ガリウム（ＧａＮ）を用いる。なお、本実施形態の効果を奏する範囲において、窒化ガリウム（ＧａＮ）の一部をアルミニウム（Ａｌ）やインジウム（Ｉｎ）などの他のＩＩＩ族元素に置換してもよく、他の不純物を含んでいてもよい。 The substrate 110 and the semiconductor layer 120 of the semiconductor device 100 are plate-shaped semiconductors extending along the X axis and the Y axis. The substrate 110 and the semiconductor layer 120 are n-type semiconductor layers, and the semiconductor layer 120 is formed on the substrate 110. In the present embodiment, the substrate 110 and the semiconductor layer 120 are made of a group III nitride semiconductor. Examples of the group III nitride semiconductor include gallium nitride (GaN), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), and indium aluminum gallium nitride (InAlGaN). From the viewpoint of use in a power control semiconductor device, the group III nitride semiconductor is preferably gallium nitride (GaN) or aluminum gallium nitride (AlGaN). In the present embodiment, gallium nitride (GaN) is used as the group III nitride semiconductor. It should be noted that a part of gallium nitride (GaN) may be replaced with another group III element such as aluminum (Al) or indium (In) within the range where the effect of the present embodiment is obtained, and other impurities may be included. May be.
図２は、半導体層１２０を表面Ｓ側から見たときの凹部１２５の形状を示す模式図である。図２のＩＩ−ＩＩ断面が、図１に示す断面と対応する。図２に示されるとおり、半導体層１２０は、表面（＋Ｚ軸方向側の面）Ｓと、表面Ｓに対して窪んだ複数の凹部１２５とを有する。表面Ｓは、凹部１２５に対して凸となっている部分である。また、半導体層１２０を表面Ｓ側から見たとき、半導体層１２０の表面Ｓは、途切れることなく無端状につながっている。 FIG. 2 is a schematic diagram showing the shape of the recess 125 when the semiconductor layer 120 is viewed from the surface S side. The II-II cross section of FIG. 2 corresponds to the cross section shown in FIG. As shown in FIG. 2, the semiconductor layer 120 has a surface (surface on the + Z-axis direction side) S and a plurality of recesses 125 that are recessed with respect to the surface S. The surface S is a portion that is convex with respect to the recess 125. Further, when the semiconductor layer 120 is viewed from the surface S side, the surface S of the semiconductor layer 120 is connected in an endless manner without interruption.
表面Ｓに囲まれた凹部１２５の形状は、四角形の向かい合う二つの辺が半円となった形状である。換言すると、表面Ｓに囲まれた凹部１２５の形状は、先端が半円状に丸まった長尺な棒形状である。具体的には、表面Ｓに囲まれた凹部１２５の形状は、長方形の向かい合う二つの短辺が半円となった形状である。このようにすることにより、表面Ｓの面内であり、かつ凹部１２５の側面である部分に角がなくなるため、逆方向電圧印加時において静電ポテンシャルの分布が滑らかとなる。この結果として、逆方向電圧印加時におけるリーク電流の増加を抑制できる。また、表面Ｓに囲まれた複数の凹部１２５は、互いに平行であり、一列に配列されている。 The shape of the concave portion 125 surrounded by the surface S is a shape in which two opposite sides of the square are semicircles. In other words, the shape of the recess 125 surrounded by the surface S is a long bar shape whose tip is rounded in a semicircle. Specifically, the shape of the concave portion 125 surrounded by the surface S is a shape in which two opposing short sides of the rectangle are semicircles. By doing so, the corners of the portion that is in the plane of the surface S and that is the side surface of the recess 125 are eliminated, so that the electrostatic potential distribution becomes smooth when the reverse voltage is applied. As a result, an increase in leakage current during reverse voltage application can be suppressed. The plurality of recesses 125 surrounded by the surface S are parallel to each other and arranged in a line.
凹部１２５は、隣り合う凹部１２５の間の距離ｄ１を実質的に同じとするように形成されている。隣り合う凹部１２５の間の距離ｄ１を実質的に同じとするため、表面Ｓの外周に位置する凹部１２５の側壁は、隣り合う凹部１２５の間が距離ｄ１となるように折れ曲がる屈曲部Ｑを有する。なお、表面Ｓの外周に位置する凹部１２５の領域Ｆは、半導体装置１００の終端構造が形成された終端領域である。終端領域に取り囲まれた領域であり、表面Ｓが位置する領域が素子領域である。ここで、「距離ｄ１が実質的に同じ」とは、各距離ｄ１の差が１０％以内であることを示す。 The recess 125 is formed so that the distance d1 between the adjacent recesses 125 is substantially the same. In order to make the distance d1 between adjacent recesses 125 substantially the same, the side wall of the recess 125 located on the outer periphery of the surface S has a bent portion Q that bends so that the distance d1 is between the adjacent recesses 125. . Note that the region F of the recess 125 located on the outer periphery of the surface S is a termination region where the termination structure of the semiconductor device 100 is formed. The region surrounded by the termination region and the region where the surface S is located is the element region. Here, “the distance d1 is substantially the same” indicates that the difference between the distances d1 is within 10%.
本実施形態において、隣り合う凹部１２５の間の表面Ｓにおける距離ｄ１は、６μｍである。電界強度を低減する観点から、距離ｄ１は、１５μｍ以下であることが好ましく、１０μｍ以下であることがより好ましく、６μｍ以下であることがさらに好ましい。また、加工精度を維持する観点から、距離ｄ１は、１μｍ以上とすることが好ましく、２μｍ以上とすることがより好ましい。 In the present embodiment, the distance d1 on the surface S between the adjacent recesses 125 is 6 μm. From the viewpoint of reducing the electric field strength, the distance d1 is preferably 15 μm or less, more preferably 10 μm or less, and even more preferably 6 μm or less. Further, from the viewpoint of maintaining the processing accuracy, the distance d1 is preferably 1 μm or more, and more preferably 2 μm or more.
また、凹部１２５の底面と側壁とが成す角度θ（図１参照）は、８５°以上９０°以下が好ましい。角度θを８５°以上とすることにより、この後に行う電極形成時のフォトリソグラフィにおいて、意図しない部分にフォトレジストが残ることを効果的に抑制できる。本実施形態では、角度θは９０°である。 Moreover, the angle θ (see FIG. 1) formed by the bottom surface and the side wall of the recess 125 is preferably 85 ° or more and 90 ° or less. By setting the angle θ to 85 ° or more, it is possible to effectively prevent the photoresist from remaining in an unintended portion in photolithography at the time of subsequent electrode formation. In the present embodiment, the angle θ is 90 °.
凹部１２５の深さＤｐは、電界強度を低減する観点から、０．１μｍ以上であることが好ましく、１．０μｍ以上であることがより好ましく、２．０μｍ以上であることがさらに好ましい。また、加工精度を維持する観点から、深さＤｐは、５．０μｍ以下とすることが好ましい。ここで、「凹部１２５の深さＤｐ」とは、基板１１０と半導体層１２０との積層方向（Ｚ軸方向）における半導体層１２０の表面Ｓから凹部１２５の底面までの距離をいう。 From the viewpoint of reducing the electric field strength, the depth Dp of the recess 125 is preferably 0.1 μm or more, more preferably 1.0 μm or more, and further preferably 2.0 μm or more. Further, from the viewpoint of maintaining the processing accuracy, the depth Dp is preferably set to 5.0 μm or less. Here, the “depth Dp of the recess 125” refers to the distance from the surface S of the semiconductor layer 120 to the bottom surface of the recess 125 in the stacking direction (Z-axis direction) of the substrate 110 and the semiconductor layer 120.
また、半導体装置１００のショットキー電極１４０は、半導体層１２０の表面Ｓの上に形成されており、表面Ｓにショットキー接合されたアノード電極である。本実施形態では、ショットキー電極１４０は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、イリジウム（Ｉｒ）からなる群より選ばれる少なくとも一つから形成されている。本実施形態では、ショットキー電極１４０は、半導体層１２０の表面Ｓに、ニッケル（Ｎｉ）から形成される層と、パラジウム（Ｐｄ）から形成される層とをこの順に形成されている。ここで、ショットキー電極１４０の端部と凹部１２５の側壁との距離ｄ２は、電界強度を低減する観点から、２．０μｍ以下が好ましい。 The Schottky electrode 140 of the semiconductor device 100 is an anode electrode that is formed on the surface S of the semiconductor layer 120 and is Schottky joined to the surface S. In the present embodiment, the Schottky electrode 140 is formed of at least one selected from the group consisting of nickel (Ni), palladium (Pd), platinum (Pt), and iridium (Ir). In the present embodiment, the Schottky electrode 140 includes a layer formed of nickel (Ni) and a layer formed of palladium (Pd) in this order on the surface S of the semiconductor layer 120. Here, the distance d2 between the end of the Schottky electrode 140 and the sidewall of the recess 125 is preferably 2.0 μm or less from the viewpoint of reducing the electric field strength.
半導体装置１００の絶縁膜１３０は、半導体層１２０の凹部１２５を覆い、かつ、半導体層１２０の表面Ｓの一部及びショットキー電極１４０の一部を覆う絶縁特性を有する膜である。絶縁膜１３０は、ショットキー電極１４０の一部を露出するための開口部１３５を有する。配線電極１６０は、絶縁膜１３０の上に形成されており、絶縁膜１３０の開口部１３５においてショットキー電極１４０と接する。ここで、絶縁膜１３０の絶縁破壊を抑制する観点から、絶縁膜１３０の厚さは、５０ｎｍ以上が好ましく、１００ｎｍ以上がより好ましく、２００ｎｍ以上がさらに好ましい。また、電界強度を低減する観点から、絶縁膜１３０の厚さは、１０００ｎｍ以下が好ましい。 The insulating film 130 of the semiconductor device 100 is a film having an insulating characteristic that covers the recess 125 of the semiconductor layer 120 and covers part of the surface S of the semiconductor layer 120 and part of the Schottky electrode 140. The insulating film 130 has an opening 135 for exposing a part of the Schottky electrode 140. The wiring electrode 160 is formed on the insulating film 130 and is in contact with the Schottky electrode 140 at the opening 135 of the insulating film 130. Here, from the viewpoint of suppressing the dielectric breakdown of the insulating film 130, the thickness of the insulating film 130 is preferably 50 nm or more, more preferably 100 nm or more, and further preferably 200 nm or more. From the viewpoint of reducing the electric field strength, the thickness of the insulating film 130 is preferably 1000 nm or less.
半導体装置１００のカソード電極１５０は、基板１１０において半導体層１２０が形成されている側とは反対側の面に形成された裏面電極である。本実施形態では、カソード電極１５０は、基板１１０の−Ｚ軸方向側の面に形成されている。カソード電極１５０は、基板１１０に対してオーミック接触する。 The cathode electrode 150 of the semiconductor device 100 is a back electrode formed on the surface of the substrate 110 opposite to the side on which the semiconductor layer 120 is formed. In the present embodiment, the cathode electrode 150 is formed on the surface of the substrate 110 on the −Z axis direction side. The cathode electrode 150 is in ohmic contact with the substrate 110.
Ａ−２．半導体装置の製造方法
図３は、第１実施形態における半導体装置１００の製造方法を示す工程図である。まず、製造者は、基板１１０の上に半導体層１２０を形成する（工程Ｐ１１０）。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によって、基板１１０における＋Ｚ軸方向側の表面に半導体層１２０を形成する。本実施形態において、半導体層１２０の厚さ（Ｚ軸方向の長さ）は１０μｍであり、半導体層１２０のドナー濃度は、１．０×１０１６ｃｍ−３である。
A-2. Manufacturing Method of Semiconductor Device FIG. 3 is a process diagram showing a manufacturing method of the semiconductor device 100 according to the first embodiment. First, the manufacturer forms the semiconductor layer 120 on the substrate 110 (process P110). In the present embodiment, the manufacturer forms the semiconductor layer 120 on the surface on the + Z-axis direction side of the substrate 110 by metal organic chemical vapor deposition (MOCVD). In the present embodiment, the thickness of the semiconductor layer 120 (the length in the Z-axis direction) is 10 μm, and the donor concentration of the semiconductor layer 120 is 1.0 × 10 16 cm −3 .
半導体層１２０を形成した後（工程Ｐ１１０）、製造者は、凹部１２５を形成する（工程Ｐ１２０）。本実施形態では、製造者は、プラズマＣＶＤ（Plasma-enhanced chemical vapor deposition）により二酸化ケイ素（ＳｉＯ２）を堆積させる。その後、製造者は、二酸化ケイ素（ＳｉＯ２）の層の上に、フォトレジストによりレジストパターンを形成し、フッ化炭素（ＣＦ）系のドライエッチングによりフォトレジストで覆われた部分以外の二酸化ケイ素（ＳｉＯ２）の層を除去する。次に、製造者は、二酸化ケイ素（ＳｉＯ２）の層をエッチングマスクとして、塩素（Ｃｌ）系のドライエッチングによって半導体層１２０をエッチングすることにより、複数の凹部１２５を形成する。なお、エッチングマスクとして、二酸化ケイ素（ＳｉＯ２）を用いたが、これに限られず、例えば、フォトレジストを用いてもよい。また、ドライエッチング後、さらに、エッチング面にアルカリ溶液を用いたウェットエッチングを行ってもよい。このようにすることにより、エッチング面のダメージ層を除去できるため、逆方向電圧印加時におけるリーク電流の増加を抑制できる。 After forming the semiconductor layer 120 (process P110), the manufacturer forms the recess 125 (process P120). In the present embodiment, the manufacturer deposits silicon dioxide (SiO 2 ) by plasma CVD (plasma-enhanced chemical vapor deposition). Thereafter, the manufacturer forms a resist pattern on the silicon dioxide (SiO 2 ) layer with a photoresist, and silicon dioxide other than the portion covered with the photoresist by fluorocarbon (CF) based dry etching. The layer of SiO 2 ) is removed. Next, the manufacturer forms a plurality of recesses 125 by etching the semiconductor layer 120 by chlorine (Cl) -based dry etching using the silicon dioxide (SiO 2 ) layer as an etching mask. Incidentally, as the etching mask, it was used silicon dioxide (SiO 2), not limited to this, for example, may be used photoresist. Further, after the dry etching, wet etching using an alkaline solution may be further performed on the etching surface. By doing so, the damaged layer on the etched surface can be removed, so that an increase in leakage current during reverse voltage application can be suppressed.
凹部１２５を形成した後（工程Ｐ１２０）、製造者は、ショットキー電極１４０を形成する（工程Ｐ１３０）。本実施形態では、製造者は、リフトオフ法を用いた電子ビーム蒸着法によって、半導体層１２０の表面Ｓに、ニッケル（Ｎｉ）から形成される層（厚さ：１００ｎｍ）と、パラジウム（Ｐｄ）から形成される層（厚さ：１００ｎｍ）とをこの順に形成する。つまり、製造者は、フォトリソグラフィによりレジストパターンを形成後、電子ビーム蒸着法によりショットキー電極１４０を形成する。なお、電子ビーム蒸着法に代えて、例えば、抵抗加熱蒸着法やスパッタ法を用いてもよい。また、リフトオフ法に代えて、半導体層１２０の＋Ｚ軸方向側の面全体に金属層を形成後、フォトリソグラフィによるレジストパターンを形成し、その後、エッチングやイオンミリングなどを行う方法を用いてもよい。 After forming the recess 125 (process P120), the manufacturer forms the Schottky electrode 140 (process P130). In this embodiment, the manufacturer uses a layer (thickness: 100 nm) formed of nickel (Ni) and palladium (Pd) on the surface S of the semiconductor layer 120 by an electron beam evaporation method using a lift-off method. The layers to be formed (thickness: 100 nm) are formed in this order. That is, the manufacturer forms the resist pattern by photolithography and then forms the Schottky electrode 140 by electron beam evaporation. Instead of the electron beam evaporation method, for example, a resistance heating evaporation method or a sputtering method may be used. Instead of the lift-off method, a method may be used in which a metal layer is formed on the entire surface on the + Z-axis direction side of the semiconductor layer 120, a resist pattern is formed by photolithography, and then etching or ion milling is performed. .
ショットキー電極１４０を形成した後（工程Ｐ１３０）、製造者は、絶縁膜１３０を形成する。本実施形態では、製造者は、（ｉ）半導体層１２０及びショットキー電極１４０の上に、ＡＬＤ（Atomic layer deposition）により酸化アルミニウム（Ａｌ２Ｏ３）の層（厚さ：１００ｎｍ）を堆積させ、（ｉｉ）酸化アルミニウム（Ａｌ２Ｏ３）の層の上に、プラズマＣＶＤ（Plasma-enhanced chemical vapor deposition）によりニ酸化ケイ素（ＳｉＯ２）の層（厚さ：５００ｎｍ）を堆積させる。次に、製造者は、ニ酸化ケイ素（ＳｉＯ２）の層の上に、フォトレジストによりレジストパターンを形成し、フッ酸（ＨＦ）系のウェットエッチングにより、ショットキー電極１４０の上に開口部１３５を形成する。なお、エッチングとしては、フッ酸（ＨＦ）系のウェットエッチングに限らず、例えば、ドライエッチングに分類される反応性イオンエッチングや、ウェットエッチングとドライエッチングとを組み合わせてもよい。 After forming the Schottky electrode 140 (process P130), the manufacturer forms the insulating film 130. In the present embodiment, the manufacturer (i) deposits an aluminum oxide (Al 2 O 3 ) layer (thickness: 100 nm) on the semiconductor layer 120 and the Schottky electrode 140 by atomic layer deposition (ALD). (Ii) A silicon dioxide (SiO 2 ) layer (thickness: 500 nm) is deposited on the aluminum oxide (Al 2 O 3 ) layer by plasma-enhanced chemical vapor deposition (CVD). Next, the manufacturer forms a resist pattern with a photoresist on the silicon dioxide (SiO 2 ) layer, and opens 135 on the Schottky electrode 140 by wet etching using hydrofluoric acid (HF). Form. Etching is not limited to hydrofluoric acid (HF) wet etching, and for example, reactive ion etching classified as dry etching, or wet etching and dry etching may be combined.
絶縁膜１３０を形成した後（工程Ｐ１４０）、製造者は、配線電極１６０を形成する（工程Ｐ１５０）。本実施形態では、製造者は、絶縁膜１３０及びショットキー電極１４０の露出面の全体に、スパッタ法により、窒化チタン（ＴｉＮ）の層（厚さ：３５ｎｍ）と、アルミニウムケイ素（ＡｌＳｉ）の層（厚さ：１０００ｎｍ）とをこの順に形成する。その後、製造者は、フォトレジストによるレジストパターンを形成する。レジストパターンは、半導体層１２０の表面Ｓを取り囲むように形成される。そして、製造者は、塩素（Ｃｌ）系のドライエッチングによって、フォトレジストに覆われた部分以外を除去する。配線電極１６０における窒化チタン（ＴｉＮ）は、バリアメタルとして電極層間における電極材料の相互拡散を防止する。配線電極１６０におけるアルミニウムケイ素（ＡｌＳｉ）は、配線電極１６０における電気抵抗を抑制する。 After forming the insulating film 130 (process P140), the manufacturer forms the wiring electrode 160 (process P150). In this embodiment, the manufacturer applies a titanium nitride (TiN) layer (thickness: 35 nm) and an aluminum silicon (AlSi) layer to the entire exposed surfaces of the insulating film 130 and the Schottky electrode 140 by sputtering. (Thickness: 1000 nm) are formed in this order. Thereafter, the manufacturer forms a resist pattern using a photoresist. The resist pattern is formed so as to surround the surface S of the semiconductor layer 120. Then, the manufacturer removes portions other than the portion covered with the photoresist by chlorine (Cl) -based dry etching. Titanium nitride (TiN) in the wiring electrode 160 serves as a barrier metal to prevent interdiffusion of electrode materials between electrode layers. Aluminum silicon (AlSi) in the wiring electrode 160 suppresses electrical resistance in the wiring electrode 160.
配線電極１６０を形成した後（工程Ｐ１５０）、製造者は、カソード電極１５０を形成する（工程Ｐ１６０）。製造者は、基板１１０の裏面（−Ｚ軸方向の面）全体にカソード電極１５０を形成する。これらの工程を経て、半導体装置１００が完成する。 After forming the wiring electrode 160 (process P150), the manufacturer forms the cathode electrode 150 (process P160). The manufacturer forms the cathode electrode 150 on the entire back surface (surface in the −Z-axis direction) of the substrate 110. Through these steps, the semiconductor device 100 is completed.
Ａ−３．効果
以上説明した第１実施形態の半導体装置１００では、半導体層１２０を表面Ｓ側から見たとき、半導体層１２０の表面は、途切れることなくつながっており、また、隣り合う凹部１２５の間の表面Ｓにおける距離ｄ１は、実質的に同じである。このため、第１実施形態の半導体装置１００によれば、意図しない部分にフォトレジストが残ることを抑制できる。以下、この効果を裏付ける評価試験の結果を示す。
A-3. Effects In the semiconductor device 100 of the first embodiment described above, when the semiconductor layer 120 is viewed from the surface S side, the surface of the semiconductor layer 120 is connected without interruption, and the surface between the adjacent recesses 125 The distance d1 in S is substantially the same. For this reason, according to the semiconductor device 100 of 1st Embodiment, it can suppress that a photoresist remains in the part which is not intended. The results of evaluation tests that support this effect are shown below.
Ａ−４．試験結果など
図４から図６は、評価試験の結果を示す図である。図４から図６は、いずれも凹部１２５を形成後、ショットキー電極１４０形成時におけるレジストパターン作成後の状態について、光学顕微鏡を用いて撮影した画像を示す。図４から図６において、黒い部分はフォトレジストが形成されている部分を示し、白い部分はフォトレジストが形成されていない開口部を示す。また、フォトレジストの開口部を取り囲むように、半導体層の表面が形成されている。
A-4. Test Results, etc. FIGS. 4 to 6 are diagrams showing the results of evaluation tests. FIGS. 4 to 6 show images taken using an optical microscope with respect to the state after the resist pattern is created when the Schottky electrode 140 is formed after the recess 125 is formed. 4 to 6, black portions indicate portions where the photoresist is formed, and white portions indicate openings where the photoresist is not formed. Further, the surface of the semiconductor layer is formed so as to surround the opening of the photoresist.
図４及び図５において比較例を示し、図６において実施例を示す。具体的には、図４において、凹部に囲まれた半導体層の表面の形状は、長方形の向かい合う二つの短辺が半円となった形状である。図５において、半導体層の表面の形状は、六角形である。図６において、本実施形態と同じように、表面に囲まれた凹部の形状は、長方形の向かい合う二つの短辺が半円となった形状である。 4 and 5 show a comparative example, and FIG. 6 shows an example. Specifically, in FIG. 4, the shape of the surface of the semiconductor layer surrounded by the recesses is a shape in which two short sides of a rectangle facing each other become a semicircle. In FIG. 5, the shape of the surface of the semiconductor layer is a hexagon. In FIG. 6, as in the present embodiment, the shape of the recess surrounded by the surface is a shape in which two short sides of the rectangle facing each other become a semicircle.
図４の領域Ｔ１において、半導体層の表面にフォトレジストが残っていることが分かる。同様に、図５の領域Ｔ２においても、半導体層の表面にフォトレジストが残っていることが分かる。一方、図６において、半導体層の表面には、フォトレジストが残っていないことが分かる。このように、本実施形態の構造では、意図しない部分にフォトレジストが残ることを抑制できるのに対して、その他の構造では、意図しない部分にフォトレジストが残る虞がある。この現象の推定メカニズムを以下に説明する。 In the region T1 of FIG. 4, it can be seen that the photoresist remains on the surface of the semiconductor layer. Similarly, in the region T2 of FIG. 5, it can be seen that the photoresist remains on the surface of the semiconductor layer. On the other hand, in FIG. 6, it can be seen that no photoresist remains on the surface of the semiconductor layer. As described above, in the structure of this embodiment, it is possible to prevent the photoresist from remaining in an unintended portion, whereas in other structures, there is a possibility that the photoresist remains in an unintended portion. An estimation mechanism of this phenomenon will be described below.
図７は、フォトリソグラフィでの露光時の状態を説明する説明図である。図７において、半導体層１２０の上方の面全体が、ネガ型フォトレジスト１７０により覆われている。そして、光を遮断する遮光部１８２と、光を透過する透過部１８４とを備えるマスク１８０が、ネガ型フォトレジスト１７０の上方に配された状態において、光を照射する。 FIG. 7 is an explanatory diagram for explaining a state during exposure by photolithography. In FIG. 7, the entire upper surface of the semiconductor layer 120 is covered with a negative photoresist 170. Then, in a state where a mask 180 including a light shielding portion 182 that blocks light and a transmission portion 184 that transmits light is disposed above the negative photoresist 170, light is irradiated.
通常、マスク１８０の透過部１８４を透過した光によって感光した部分のネガ型フォトレジスト１７０は残り、マスク１８０の遮光部１８２によって遮光された部分のネガ型フォトレジスト１７０は残らない。しかし、図７に示すとおり、マスク１８０の透過部１８４を透過した光が、半導体層１２０により屈折及び反射をした結果として干渉しあうことにより、マスク１８０の遮光部１８２によって遮光された部分の中の特定の部分のネガ型フォトレジスト１７０が感光して残ることがある。このような現象は、半導体層が凹部の側面に囲まれた部分で、より顕著となる。 Normally, the portion of the negative photoresist 170 exposed by the light transmitted through the transmission portion 184 of the mask 180 remains, and the portion of the negative photoresist 170 shielded by the light shielding portion 182 of the mask 180 does not remain. However, as shown in FIG. 7, the light transmitted through the transmission part 184 of the mask 180 interferes as a result of refraction and reflection by the semiconductor layer 120, so that the light is shielded by the light shielding part 182 of the mask 180. In certain cases, the negative photoresist 170 may remain exposed. Such a phenomenon becomes more prominent in the portion where the semiconductor layer is surrounded by the side surface of the recess.
図８及び図９は、フォトレジストが残る部分を示す説明図である。図８及び図９は、半導体層を表面側から見たときの状態を示す。図８は、凹部に囲まれた半導体層の表面端部を示す説明図であり、図９は、凹部に囲まれた半導体層の表面が六角形である場合を示す説明図である。図８では、半導体層の表面のうち、半円状部分の中心付近に屈折及び反射した光が集中しやすいことを示し、図９では、半導体層の表面のうち、六角形の中心付近に屈折及び反射した光が集中しやすいことを示す。 8 and 9 are explanatory views showing a portion where the photoresist remains. 8 and 9 show a state when the semiconductor layer is viewed from the surface side. FIG. 8 is an explanatory view showing a surface end portion of the semiconductor layer surrounded by the recess, and FIG. 9 is an explanatory view showing a case where the surface of the semiconductor layer surrounded by the recess is a hexagon. FIG. 8 shows that the light refracted and reflected tends to concentrate near the center of the semicircular portion of the surface of the semiconductor layer, and FIG. 9 refracts near the hexagonal center of the surface of the semiconductor layer. And that the reflected light tends to concentrate.
図１０は、本実施形態におけるフォトリソグラフィでの露光時の状態を示す説明図である。本実施形態の半導体装置１００において、半導体層１２０を表面Ｓ側から見たとき、半導体層１２０の表面Ｓは、途切れることなくつながっており、隣り合う凹部１２５の間の表面Ｓにおける距離ｄ１は、実質的に同じである。このため、特定の部分に屈折及び反射した光が集中することを抑制できる。この結果として、本実施形態の半導体装置１００によれば、意図しない部分にフォトレジストが残ることを抑制できる。 FIG. 10 is an explanatory diagram showing a state at the time of exposure by photolithography in the present embodiment. In the semiconductor device 100 of the present embodiment, when the semiconductor layer 120 is viewed from the surface S side, the surface S of the semiconductor layer 120 is connected without interruption, and the distance d1 on the surface S between the adjacent recesses 125 is It is substantially the same. For this reason, it can suppress that the light refracted | reflected and reflected on the specific part concentrates. As a result, according to the semiconductor device 100 of the present embodiment, it is possible to prevent the photoresist from remaining in an unintended portion.
図１１は、半導体層１２０の表面Ｓがつながっていない比較例を示す説明図である。図１１において、半導体層１２０の表面Ｓは、３つに分かれて同心円状に配置されており、その間には、凹部１２５が設けられている。図１１に示す構造を採用することにより、隣り合う凹部１２５の間の表面Ｓにおける距離ｄ１が実質的に同じとなるため、特定の部分に屈折及び反射した光が集中することを抑制できる。しかし、図１１に示す構造を採用した場合、配線電極は、凹部１２５を跨いで形成する必要があるため好ましくない。 FIG. 11 is an explanatory diagram illustrating a comparative example in which the surface S of the semiconductor layer 120 is not connected. In FIG. 11, the surface S of the semiconductor layer 120 is divided into three and arranged concentrically, and a recess 125 is provided therebetween. By adopting the structure shown in FIG. 11, the distance d1 on the surface S between the adjacent recesses 125 becomes substantially the same, so that it is possible to suppress concentration of the refracted and reflected light on a specific portion. However, when the structure shown in FIG. 11 is adopted, the wiring electrode is not preferable because it needs to be formed across the recess 125.
図１２は、配線電極が跨ぐ凹部１２５の個数と抵抗率との関係を示す図である。図１２において、縦軸は抵抗率（Ωｃｍ）を示し、横軸は配線電極が跨ぐ凹部１２５の個数を示す。配線電極が跨ぐ凹部１２５の個数が多くなるほど、配線電極の抵抗率が増大することが、図１２から分かる。なお、この比較例と比較して、本実施形態の半導体装置１００では、半導体層１２０を表面Ｓ側から見たとき、半導体層１２０の表面Ｓは、途切れることなくつながっているため、配線電極の抵抗率が増大することを抑制できる。 FIG. 12 is a diagram showing the relationship between the number of the recesses 125 and the resistivity that the wiring electrodes straddle. In FIG. 12, the vertical axis indicates the resistivity (Ωcm), and the horizontal axis indicates the number of recesses 125 that the wiring electrode straddles. It can be seen from FIG. 12 that the resistivity of the wiring electrode increases as the number of recesses 125 that the wiring electrode straddles increases. Compared to this comparative example, in the semiconductor device 100 of the present embodiment, when the semiconductor layer 120 is viewed from the surface S side, the surface S of the semiconductor layer 120 is connected without interruption. An increase in resistivity can be suppressed.
図１３は、隣り合う凹部１２５の間の表面Ｓにおける距離ｄ１を長くすることと、その影響とを説明する説明図である。図１３は、図７と比較して、隣り合う凹部１２５の間の表面Ｓにおける距離ｄ１が長いが、それ以外は同じである。図１３に示すように、距離ｄ１を長くすることにより、特定の部分に屈折及び反射した光が集中することを抑制できる。しかし、距離ｄ１を長くすることにより、電界強度が増大する虞がある。 FIG. 13 is an explanatory diagram for explaining an increase in the distance d1 on the surface S between adjacent recesses 125 and the influence thereof. In FIG. 13, the distance d1 on the surface S between the adjacent recesses 125 is longer than that in FIG. As shown in FIG. 13, by increasing the distance d1, it is possible to suppress concentration of light refracted and reflected on a specific portion. However, increasing the distance d1 may increase the electric field strength.
図１４は、距離ｄ１と電界強度との関係を示す図である。図１４において、縦軸は電界強度（Ｖ／ｃｍ）を示し、横軸は表面Ｓの一端から他端までの距離を示す。図１４から、表面Ｓの端部においては電界強度が小さいが、端部から中心にいくほど電界強度が大きくなる。このため、距離ｄ１を長くするほど、電界強度が増大することが分かる。なお、電界強度が増大することにより、リーク電流が増大する。このため、本実施形態の半導体装置１００では、電界強度を低減する観点から、距離ｄ１は、１５μｍ以下であることが好ましく、１０μｍ以下であることがより好ましく、６μｍ以下であることがさらに好ましい。さらに、本実施形態では、屈曲部Ｑが設けられていることにより、場所によらず、距離ｄ１が一定となるように構成されている。これにより、表面内での電界強度のばらつきを抑制できるほか、屈曲部Ｑがない場合と比べて、電界強度が小さい表面Ｓの端部の長さを増すことができ、素子全体として電界強度を低減できる。 FIG. 14 is a diagram showing the relationship between the distance d1 and the electric field strength. In FIG. 14, the vertical axis represents the electric field strength (V / cm), and the horizontal axis represents the distance from one end to the other end of the surface S. From FIG. 14, the electric field strength is small at the end portion of the surface S, but the electric field strength increases from the end portion to the center. For this reason, it turns out that electric field strength increases, so that distance d1 is lengthened. Note that the leakage current increases as the electric field strength increases. For this reason, in the semiconductor device 100 of this embodiment, from the viewpoint of reducing the electric field strength, the distance d1 is preferably 15 μm or less, more preferably 10 μm or less, and further preferably 6 μm or less. Furthermore, in this embodiment, since the bending part Q is provided, it is comprised so that the distance d1 may become fixed irrespective of a place. As a result, variations in the electric field strength within the surface can be suppressed, and the length of the end portion of the surface S where the electric field strength is small can be increased as compared with the case where there is no bent portion Q. Can be reduced.
Ｂ．その他の実施形態
Ｂ１．第２実施形態
図１５は、第２実施形態の凹部１２５Ａの形状を示す模式図である。第２実施形態は、第１実施形態と比較して、凹部１２５Ａの形状が異なるが、それ以外は同じである。第２実施形態において、半導体層１２０を表面Ｓ側から見たとき、表面Ｓに囲まれた凹部１２５Ａの形状は、六角形である。
B. Other Embodiment B1. Second Embodiment FIG. 15 is a schematic diagram showing the shape of a recess 125A of a second embodiment. The second embodiment differs from the first embodiment in the shape of the recess 125A, but is otherwise the same. In the second embodiment, when the semiconductor layer 120 is viewed from the surface S side, the shape of the recess 125A surrounded by the surface S is a hexagon.
Ｂ２．第３実施形態
図１６は、第３実施形態の凹部１２５Ｂの形状を示す模式図である。第３実施形態は、第１実施形態と比較して、凹部１２５Ｂの形状が異なるが、それ以外は同じである。
B2. Third Embodiment FIG. 16 is a schematic diagram showing the shape of a recess 125B of a third embodiment. The third embodiment differs from the first embodiment in the shape of the recess 125B, but is otherwise the same.
第３実施形態において、表面Ｓに囲まれた凹部１２５Ｂの形状は円形である。また、第３実施形態において、半導体層１２０を表面Ｓ側から見たとき、表面Ｓに囲まれた凹部１２５Ｂは、斜方格子状に配列されている。「表面Ｓに囲まれた複数の凹部１２５Ｂが、斜方格子状に配列されている」とは、均等な間隔で並べられた列の上に均等な間隔で凹部１２５Ｂが並んでおり、かつ、各列は配置間隔の半分ずつ互い違いにずれていることをいう。表面Ｓに囲まれた凹部１２５Ｂが斜方格子状に配列されているため、第３実施形態の半導体装置によれば、第１実施形態よりも、半導体デバイス全体に対する表面Ｓの面積割合を向上できるため、オン抵抗を低減できる。 In the third embodiment, the shape of the recess 125B surrounded by the surface S is circular. In the third embodiment, when the semiconductor layer 120 is viewed from the surface S side, the recesses 125B surrounded by the surface S are arranged in an orthorhombic lattice shape. "The plurality of recesses 125B surrounded by the surface S are arranged in an orthorhombic lattice" means that the recesses 125B are arranged at equal intervals on the columns arranged at equal intervals, and Each row is staggered by half of the arrangement interval. Since the recesses 125B surrounded by the surface S are arranged in an orthorhombic lattice shape, according to the semiconductor device of the third embodiment, the area ratio of the surface S to the entire semiconductor device can be improved as compared to the first embodiment. Therefore, the on-resistance can be reduced.
Ｂ３．第４実施形態
図１７は、第４実施形態の凹部１２５Ｃの形状を示す模式図である。第４実施形態は、第３実施形態と比較して、凹部１２５Ｃの形状が異なるが、それ以外は同じである。第４実施形態において、表面Ｓに囲まれた凹部１２５Ｃの形状は六角形である。
B3. Fourth Embodiment FIG. 17 is a schematic diagram showing the shape of a recess 125C of the fourth embodiment. The fourth embodiment differs from the third embodiment in the shape of the recess 125C, but is otherwise the same. In the fourth embodiment, the shape of the recess 125C surrounded by the surface S is a hexagon.
Ｂ４．第５実施形態
図１８は、第５実施形態の凹部１２５Ｄの形状を示す模式図である。第５実施形態は、第４実施形態と比較して、凹部１２５Ｄの形状が異なるが、それ以外は同じである。第５実施形態において、表面Ｓに囲まれた凹部１２５Ｄの形状は、長方形の向かい合う二つの短辺が半円となった形状である。第５実施形態の半導体装置は、第４実施形態の半導体装置と比較して、表面Ｓに囲まれた凹部１２５Ｄに長辺部分を備える。このため、第４実施形態の半導体装置と比較して、第５実施形態の半導体装置のほうが、凹部１２５Ｄ形成時のフォトリソグラフィによる微細なパターニングが容易となるため、製造が容易となる。
B4. Fifth Embodiment FIG. 18 is a schematic diagram showing the shape of a recess 125D of a fifth embodiment. The fifth embodiment is the same as the fourth embodiment except for the shape of the recess 125D. In the fifth embodiment, the shape of the recess 125D surrounded by the surface S is a shape in which two opposing short sides of the rectangle are semicircles. The semiconductor device of the fifth embodiment includes a long side portion in the recess 125D surrounded by the surface S, as compared with the semiconductor device of the fourth embodiment. For this reason, compared with the semiconductor device of the fourth embodiment, the semiconductor device of the fifth embodiment can be easily manufactured because fine patterning by photolithography at the time of forming the recess 125D is facilitated.
Ｂ５．第６実施形態
図１９は、第６実施形態の凹部１２５Ｅの形状を示す模式図である。第６実施形態は、第５実施形態と比較して、凹部１２５Ｅの形状が異なるが、それ以外は同じである。第６実施形態において、表面Ｓに囲まれた凹部１２５Ｅの形状は、向かい合う二つの辺が他の辺よりも長い六角形である。
B5. Sixth Embodiment FIG. 19 is a schematic diagram showing the shape of a recess 125E of a sixth embodiment. The sixth embodiment differs from the fifth embodiment in the shape of the recess 125E, but is otherwise the same. In 6th Embodiment, the shape of the recessed part 125E enclosed by the surface S is a hexagon in which two sides which face each other are longer than another side.
Ｃ．変形例
上述の実施形態において、基板及び半導体層の材料は、窒化ガリウム（ＧａＮ）に限らず、例えば、サファイア（Ａｌ２Ｏ３）、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、酸化ガリウム（Ｇａ２Ｏ３）、ガリウム砒素（ＧａＡｓ）、ダイヤモンド（Ｃ）などであってもよい。
C. In the above-described embodiment, the material of the substrate and the semiconductor layer is not limited to gallium nitride (GaN), and for example, sapphire (Al 2 O 3 ), silicon (Si), silicon carbide (SiC), gallium oxide (Ga). 2 O 3 ), gallium arsenide (GaAs), diamond (C), or the like.
上述の実施形態において、各電極の材質は、上述の実施形態の材質に限らず、他の材質であってもよい。例えば、上述の実施形態では、ショットキー電極１４０として、ニッケル（Ｎｉ）とパラジウム（Ｐｄ）とを用いたが、これに限られず、例えば、白金（Ｐｔ）やイリジウム（Ｉｒ）などの他の材料を組み合わせた積層構造としてもよく、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、イリジウム（Ｉｒ）の単層構造としてもよい。 In the above-described embodiment, the material of each electrode is not limited to the material of the above-described embodiment, and may be other materials. For example, in the above-described embodiment, nickel (Ni) and palladium (Pd) are used as the Schottky electrode 140. However, the present invention is not limited thereto, and other materials such as platinum (Pt) and iridium (Ir) are used. Alternatively, a single layer structure of nickel (Ni), palladium (Pd), platinum (Pt), or iridium (Ir) may be used.
上述の実施形態では、配線電極１６０として、窒化チタン（ＴｉＮ）と、アルミニウムケイ素（ＡｌＳｉ）とを用いたが、これに限られず、例えば、銅（Ｃｕ）や金（Ａｕ）などの他の材料を組み合わせた積層構造としてもよく、窒化チタン（ＴｉＮ）、アルミニウムケイ素（ＡｌＳｉ）、銅（Ｃｕ）、金（Ａｕ）の単層構造としてもよい。また、配線電極１６０のバリアメタルとして、タングステン（Ｗ）、バナジウム（Ｖ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）などの材料をさらに組み合わせた積層構造としてもよい。 In the above-described embodiment, titanium nitride (TiN) and aluminum silicon (AlSi) are used as the wiring electrode 160. However, the present invention is not limited to this, and other materials such as copper (Cu) and gold (Au) are used. Alternatively, a single layer structure of titanium nitride (TiN), aluminum silicon (AlSi), copper (Cu), or gold (Au) may be used. Further, the barrier metal of the wiring electrode 160 may have a stacked structure in which materials such as tungsten (W), vanadium (V), tantalum (Ta), and molybdenum (Mo) are further combined.
上述の実施形態では、絶縁膜１３０として、二酸化ケイ素（ＳｉＯ２）と、酸化アルミニウム（Ａｌ２Ｏ３）とを用いたが、これに限られず、単層構造でもよく、他の積層構造でもよい。絶縁膜１３０の材料としては、例えば、二酸化ケイ素（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化ジルコニウム（ＺｒＯ２）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ケイ素（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ２）が挙げられる。 In the above-described embodiment, silicon dioxide (SiO 2 ) and aluminum oxide (Al 2 O 3 ) are used as the insulating film 130, but the present invention is not limited to this, and a single layer structure or another laminated structure may be used. . Examples of the material of the insulating film 130 include silicon dioxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), aluminum oxynitride (AlON), zirconium oxide (ZrO 2 ), and zirconium oxynitride ( ZrON), silicon oxynitride (SiON), and hafnium oxide (HfO 2 ).
本発明は、上述の実施形態に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。 The present invention is not limited to the above-described embodiment, and can be realized with various configurations without departing from the spirit of the present invention. For example, the technical features in the embodiments, examples, and modifications corresponding to the technical features in each embodiment described in the summary section of the invention are to solve some or all of the above-described problems, or In order to achieve part or all of the above-described effects, replacement or combination can be performed as appropriate. Further, if the technical feature is not described as essential in the present specification, it can be deleted as appropriate.
１００…半導体装置
１１０…基板
１２０…半導体層
１２５…凹部
１２５Ａ…凹部
１２５Ｂ…凹部
１２５Ｃ…凹部
１２５Ｄ…凹部
１２５Ｅ…凹部
１３０…絶縁膜
１３５…開口部
１４０…ショットキー電極
１５０…カソード電極
１６０…配線電極
１７０…ネガ型フォトレジスト
１８０…マスク
１８２…遮光部
１８４…透過部
Ｆ…領域
Ｑ…屈曲部
Ｓ…表面
Ｔ１…領域
Ｔ２…領域
ｄ１…距離
ｄ２…距離
DESCRIPTION OF SYMBOLS 100 ... Semiconductor device 110 ... Substrate 120 ... Semiconductor layer 125 ... Concave 125A ... Concave 125B ... Concave 125C ... Concave 125D ... Concave 125E ... Concave 130 ... Insulating film 135 ... Opening 140 ... Schottky electrode 150 ... Cathode electrode 160 ... Wiring electrode 170 ... Negative photoresist 180 ... Mask 182 ... Shading part 184 ... Transmission part F ... Area Q ... Bending part S ... Surface T1 ... Area T2 ... Area d1 ... Distance d2 ... Distance
Claims (11)
表面と、前記表面に対して窪んだ複数の凹部とを有する半導体層と、
前記表面にショットキー接合されたショットキー電極と、を備え、
前記半導体層を前記表面側から見たとき、
前記表面は、途切れることなくつながっており、
隣り合う前記凹部の間の前記表面における距離は、実質的に同じである、ショットキーバリアダイオード。 A Schottky barrier diode,
A semiconductor layer having a surface and a plurality of recesses recessed with respect to the surface;
A Schottky electrode that is Schottky bonded to the surface;
When the semiconductor layer is viewed from the surface side,
The surface is connected without interruption,
A Schottky barrier diode, wherein the distance on the surface between adjacent recesses is substantially the same.
前記半導体層を前記表面側から見たとき、
前記表面に囲まれた前記凹部の形状は、円形であるか、又は四角形の向かい合う二つの辺が半円となった形状である、ショットキーバリアダイオード。 The Schottky barrier diode according to claim 1,
When the semiconductor layer is viewed from the surface side,
The shape of the concave portion surrounded by the surface is a circular shape, or a shape in which two opposite sides of a quadrangle are semicircular.
前記半導体層を前記表面側から見たとき、
前記表面に囲まれた前記凹部の形状は、六角形である、ショットキーバリアダイオード。 The Schottky barrier diode according to claim 1,
When the semiconductor layer is viewed from the surface side,
The shape of the concave portion surrounded by the surface is a Schottky barrier diode, which is a hexagon.
前記半導体層を前記表面側から見たとき、
前記表面に囲まれた複数の前記凹部は、斜方格子状に配列されている、ショットキーバリアダイオード。 The Schottky barrier diode according to any one of claims 1 to 3,
When the semiconductor layer is viewed from the surface side,
A plurality of the concave portions surrounded by the surface is a Schottky barrier diode arranged in an orthorhombic lattice shape.
前記半導体層を前記表面側から見たとき、
前記表面に囲まれた複数の前記凹部は、互いに平行であり、一列に配列されている、ショットキーバリアダイオード。 The Schottky barrier diode according to any one of claims 1 to 3,
When the semiconductor layer is viewed from the surface side,
The plurality of recesses surrounded by the surface are parallel to each other and are arranged in a row.
隣り合う前記凹部の間の前記表面における距離は、１．０μｍ以上１５μｍ以下である、ショットキーバリアダイオード。 The Schottky barrier diode according to any one of claims 1 to 5,
The distance in the said surface between the said recessed parts adjacent is a Schottky barrier diode which is 1.0 micrometer or more and 15 micrometers or less.
前記凹部の底面と側壁とが成す角は、８５°以上９０°以下である、ショットキーバリアダイオード。 The Schottky barrier diode according to any one of claims 1 to 6,
The angle formed by the bottom surface and the side wall of the recess is a Schottky barrier diode that is 85 ° or more and 90 ° or less.
前記凹部の深さは、０．１μｍ以上５．０μｍ以下である、ショットキーバリアダイオード。 The Schottky barrier diode according to any one of claims 1 to 7,
The depth of the concave portion is a Schottky barrier diode, which is 0.1 μm or more and 5.0 μm or less.
前記ショットキー電極の端部と、前記凹部の側壁との距離は、２．０μｍ以下である、ショットキーバリアダイオード。 The Schottky barrier diode according to any one of claims 1 to 8,
The distance between the end of the Schottky electrode and the side wall of the recess is 2.0 μm or less.
前記ショットキー電極は、ニッケル、パラジウム、白金、イリジウムからなる群より選ばれる少なくとも一つから形成されている、ショットキーバリアダイオード。 The Schottky barrier diode according to any one of claims 1 to 9,
The Schottky electrode is a Schottky barrier diode formed of at least one selected from the group consisting of nickel, palladium, platinum, and iridium.
前記半導体層は、窒化ガリウムから形成されている、ショットキーバリアダイオード。 The Schottky barrier diode according to any one of claims 1 to 10,
The semiconductor layer is a Schottky barrier diode made of gallium nitride.
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