JP2018148175A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2018148175A
JP2018148175A JP2017045001A JP2017045001A JP2018148175A JP 2018148175 A JP2018148175 A JP 2018148175A JP 2017045001 A JP2017045001 A JP 2017045001A JP 2017045001 A JP2017045001 A JP 2017045001A JP 2018148175 A JP2018148175 A JP 2018148175A
Authority
JP
Japan
Prior art keywords
transistor
electrode
semiconductor device
channel
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017045001A
Other languages
English (en)
Inventor
田代 浩子
Hiroko Tashiro
浩子 田代
秀樹 北田
Hideki Kitada
秀樹 北田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2017045001A priority Critical patent/JP2018148175A/ja
Publication of JP2018148175A publication Critical patent/JP2018148175A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】貫通電極が設けられた半導体層におけるKOZ(Keep−out Zone)を狭くして、更なる小型化・高集積化を実現する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、Si基板11と、Si基板11を貫通する貫通電極16と、ゲート幅が相異なる第1トランジスタ12Aa及び第2トランジスタ12Abとを備えている。第1トランジスタ12Aa及び第2トランジスタ12Abは、Si基板11上で貫通電極16を中心として、貫通電極16の周縁から貫通電極16の直径の4倍までの範囲内にチャネル中心部が位置するように配置されている。
【選択図】図5

Description

本発明は、半導体装置及びその製造方法に関するものである。
近年、半導体回路の高密度化や信号伝送の高速化を図るべく、シリコン基板等の半導体基板に、TSV(Through Silicon Via)等の貫通電極を設け、3次元実装する技術が注目されている。
特表2014−519716号公報 特開2012−124484号公報
上記のような半導体装置では、貫通電極を設けることにより、Si基板における当該貫通電極の周囲に応力(ストレス)が発生し、Si基板に設けられたトランジスタ等の特性が影響を受ける。そのため、貫通電極の周囲にはトランジスタ等を配置することができない領域(Keep-out Zone:KOZ)が存在する。近時では、半導体装置の更なる高集積化の要請が高まっており、高集積化のためには、KOZを狭くすることが望まれる。
本発明は、貫通電極が設けられた半導体層におけるKOZを狭くして、更なる小型化・高集積化を実現する半導体装置及び積層半導体装置を提供することを目的とする。
一つの態様では、半導体装置は、半導体層と、前記半導体層を貫通する貫通電極と、ゲート幅が相異なる第1トランジスタ及び第2トランジスタとを備えており、前記第1トランジスタ及び前記第2トランジスタは、双方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の4倍までの範囲内に、且つ少なくとも一方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の2倍までの範囲内に、チャネル中心部が位置するように配置されている。
一つの態様では、半導体層上に、ゲート幅が相異なる第1トランジスタ及び第2トランジスタを形成する工程と、前記半導体層を貫通する貫通電極を形成する工程とを含み、前記第1トランジスタ及び前記第2トランジスタは、双方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の4倍までの範囲内に、且つ少なくとも一方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の2倍までの範囲内に、チャネル中心部が位置するように形成される。
一つの側面では、貫通電極が設けられた半導体層におけるKOZを狭くして、更なる小型化・高集積化を可能とする半導体装置が実現する。
第1の実施形態による半導体装置の構成を示す概略断面図である。 Si基板における貫通電極の周辺の応力状態をシミュレーションにより調べた結果を示す特性図である。 ゲート幅が同一のnMOSトランジスタの水平配置及び垂直配置において、チャネル中心部の貫通電極からの距離とドレイン電流変動との関係をシミュレーションにより調べた結果を示す特性図である。 トランジスタの配置状態を説明するための概略平面図である。 第1の実施形態による半導体装置の貫通電極及びその周囲の様子を示す概略平面図である。 第1の実施形態による半導体装置の応力影響領域に配置されたトランジスタのドレイン電流の状態を示す特性図である。 従来及び第1の実施形態の半導体装置において、KOZの範囲を示す概略平面図である。 第1の実施形態による半導体装置において、貫通電極により発生する応力の影響を受けると評価される範囲である応力影響領域内のMOSトランジスタを形成する諸工程を示す概略平面図である。 図8に引き続き、第1の実施形態による半導体装置において、貫通電極により発生する応力の影響を受けると評価される範囲である応力影響領域内のMOSトランジスタを形成する諸工程を示す概略平面図である。 貫通電極を形成する諸工程を示す概略断面図である。 第1の実施形態の変形例1による半導体装置において、貫通電極及びその周囲の様子を示す概略平面図である。 第1の実施形態の変形例2による半導体装置において、貫通電極及びその周囲の様子を示す概略平面図である。 第1の実施形態の変形例3による半導体装置において、貫通電極及びその周囲の様子を示す概略平面図である。 第2の実施形態による積層半導体装置の構成を示す概略断面図である。
以下、好適な諸実施形態について、図面を参照しながら詳細に説明する。
[第1の実施形態]
本実施形態では、半導体基板(半導体層)を貫通する貫通電極を備えた半導体装置及びその製造方法を開示する。
(半導体装置の構成)
図1は、本実施形態による半導体装置の構成を示す概略断面図である。
この半導体装置は、第1半導体チップ1及び第2半導体チップ2を備えており、第1半導体チップ1上に第2半導体チップ2が積層されている。
第1半導体チップ1は、Si層、ここではSi基板11と、Si基板11上に形成されたトランジスタ、ここではMOSトランジスタ12と、MOSトランジスタ12上に形成された多層配線層13とを有している。ここで図1では、第1半導体チップ1の上下が逆転しているため、Si基板11下にMOSトランジスタ12及び多層配線層13が順次設けられている。Si基板11は、表面のミラー指数である面指数が(100)とされており、ミラー指数の方位指数が<110>([110])である第1結晶軸A1と、方位指数が<110>である第2結晶軸A2([011])とを有しており、A1とA2とは直交している。
Si基板11上には、層間絶縁膜14が形成されており、Si基板11及び層間絶縁膜14を貫通する貫通孔10が形成されている。貫通孔10内には、絶縁膜15を介して貫通電極(TSV)16が形成されている。即ち絶縁膜15は、貫通電極16の側面とSi基板11との間に設けられている。貫通電極16は、その径方向の断面形状(横断面形状)が略円形状とされている。絶縁膜15は、例えばシリコン酸化物で形成されている。ナノ・クラスタリング・シリカ(NSC:Nano Clustering Silica)、フッ素をドープしたシリコンガラス(FSG:Fluorine doped Silicon Glass)等の低誘電率(low-k)材料や有機シロキサン等の有機絶縁材料で絶縁膜15を形成しても良い。
MOSトランジスタ12は、チャネル領域20上にゲート絶縁膜24を介して形成されたゲート電極21と、チャネル領域20におけるゲート電極21の側方に形成されたソース領域22及びドレイン領域23とを有している。チャネル領域20は、Si基板11に形成された素子分離構造25により活性領域として画定されたものである。素子分離構造25は、例えばSi基板11の素子分離領域に形成された溝内を絶縁物で充填してなるSTI(Shallow Trench Isolation)素子分離領域である。素子分離構造25としては、STI素子分離領域の代わりに例えばフィールド絶縁膜等を形成しても良い。
図2は、Si基板における貫通電極の周辺の応力状態をシミュレーションにより調べた結果を示す特性図であり、(a)が貫通電極の径(直径)が5μmの場合を、(b)が貫通電極の径(直径)が10μmの場合をそれぞれ示している。
貫通電極の存在に起因して、貫通電極がその周囲に及ぼす応力は、貫通電極の周縁をピークとして、当該周縁から離間するほど急峻に低下してゆく。図2(a),(b)のシミュレーション結果より、貫通電極を中心として、貫通電極の周縁から貫通電極の径(直径)の4倍の範囲を超えれば、貫通電極が周辺に及ぼす応力はほぼ無視し得る程度に低下していることが確認された。以上より、本実施形態では、貫通電極を中心として、貫通電極の周縁から貫通電極の径(直径)の4倍までの範囲を、貫通電極の応力が及ぶ範囲である応力影響領域と規定する。
全てのMOSトランジスタ12は、トランジスタ等の排他領域であるKOZ101の外側(KOZ101の周縁上を含む)に配置されている。MOSトランジスタ12には、KOZ101の外側で応力影響領域102内に配置された(MOSトランジスタ12のチャネル中心部が応力影響領域102内に位置する)ものがある。応力影響領域102内のMOSトランジスタ12をMOSトランジスタ12Aと表記する。MOSトランジスタ12Aでは、ソース領域22及びドレイン領域23は、チャネル領域20のゲート電極21の両側の部位にn型不純物、例えばリン(P)又は砒素(As)等がイオン注入等で導入されてなるものである。
多層配線層13は、層間絶縁膜13A内において、配線13aが複数層に積層されており、下層の配線13aと上層の配線13aとがビア13bを介して電気的に接続されている。最下層(図1では最上層)の配線13aは、接続部29を介してMOSトランジスタ12と電気的に接続されている。最下層の他の配線13aには、貫通電極16の一端が電気的に接続されている。最上層(図1では最下層)の配線13aには、接続用パッド13cを介してハンダバンプ13dが設けられている。
第2半導体チップ2は、多層配線層17を有している。
多層配線層17は、層間絶縁膜17A内において、配線17aが複数層に積層されており、下層の配線17aと上層の配線17aとがビア17bを介して電気的に接続されている。最下層の配線17aにはハンダバンプ17cが設けられており、ハンダバンプ17cに貫通電極16の他端が電気的に接続されている。この半導体装置では、貫通電極16を介して第1半導体チップ1の多層配線層13と第2半導体チップ2の多層配線層17とが電気的に接続された構造を採る。
貫通電極が設けられた半導体層(半導体基板)において、貫通電極の応力影響領域内にトランジスタを配置する場合、貫通電極に対するトランジスタの配置状態に依存してトランジスタのドレイン電流が変動する。ドレイン電流変動を抑えるためには、ドレイン電流変化率に応じてゲート幅(ゲート電極のチャネル領域と重なる長手方向部位の長さ)を調節したトランジスタを形成すれば良い。
図3は、ゲート幅及びゲート長を同一としたnMOSトランジスタの水平配置及び垂直配置において、チャネル中心部の貫通電極からの距離とドレイン電流変動との関係をシミュレーションにより調べた結果を示す特性図である。水平配置及び垂直配置の定義を図4に示す。「水平配置」とは、応力影響領域内において、トランジスタのチャネル方向(ドレイン電流の流れる方向)をSi基板の第1結晶軸A1の方向と平行とするとき、貫通電極からの応力方向がチャネル方向と平行となるようにトランジスタを配置した場合を言う。「垂直配置」とは、応力影響領域内において、トランジスタのチャネル方向をSi基板の第1結晶軸A1の方向と平行とするとき、貫通電極からの応力方向がチャネル方向と垂直となるようにトランジスタを配置した場合を言う。トランジスタの配置位置は、そのチャネル中心部の位置で規定される。
図3のように、水平配置では、nMOSトランジスタのドレイン電流は、チャネル中心部が貫通電極16の周縁に近いほど増加傾向となる。垂直配置では、nMOSトランジスタのドレイン電流は、チャネル中心部が貫通電極16の周縁に近いほど減少傾向となる。本実施形態では、貫通電極から及ぼされる応力の影響で変動するドレイン電流変化率に合わせて、トランジスタのゲート幅を増減させる。具体的には、ドレイン電流変化率が増加傾向である場合には、ゲート幅を同じ比率(絶対値)で減少させる。一方、ドレイン電流変化率が減少傾向である場合には、ゲート幅を同じ比率(絶対値)で増加させる。このように、応力影響領域内にトランジスタを配置する場合、貫通電極とトランジスタとの離間距離、トランジスタの配置、半導体層(半導体基板)の結晶軸方向を考慮し、トランジスタのゲート幅を適宜調節して最適化する。これにより、ドレイン電流変動が抑制され、トランジスタの貫通電極からの離間距離に依らずにドレイン電流を略一定値(略一定と見做せる範囲内の値)に抑えることができる。
上記のように、トランジスタの貫通電極からの離間距離に依らずにドレイン電流を略一定値とすることができることから、理想的にはトランジスタを貫通電極に極限まで近づけて配置することが可能となる。本実施形態では、トランジスタのレイアウト設計上の制約等を考慮して、KOZを貫通電極の周縁から2μm程度の範囲内と規定する。
従来の半導体装置では、貫通電極の応力影響領域内には、ゲート幅が同一のトランジスタが複数配置される。従来のKOZは、トランジスタ特性の劣化を考慮して、ドレイン電流変化率が例えば±10%以上となる領域であると定義される。図3を参照(よりドレイン電流変化率が大きい垂直配置を参照)すると、ドレイン電流変化率が±10%以上となる従来のKOZの範囲は、貫通電極の周縁から10μm程度の範囲内であると見積もることができる。図3では貫通電極の径(直径)は5μmであることから、10μmは当該径の2倍に相当する。これを踏まえ、図2を参照すると、貫通電極の径の2倍の位置における応力は、貫通電極の径が5μmの場合と10μmの場合とで略同等であることが判る。以上より、ドレイン電流変化率が±10%以上となる従来のKOZの範囲は、貫通電極を中心として、貫通電極の周縁から貫通電極の径(直径)の2倍までの範囲であると規定することができる。
以上を踏まえて、本実施形態における貫通電極及びその周囲の様子は、図5のようになる。
nMOSトランジスタ12Aa,12Ab,12Acは、応力影響領域102内において、貫通電極16を起点とした相異なる方向に位置している。本実施形態では、例えば、nMOSトランジスタ12Aa,12Ab,12Acの各ゲート電極21のゲート長(ゲート電極の短手方向の幅)は同一とされている。nMOSトランジスタ12Aa,12Ab,12Acは全て、これらのチャネル中心部が上記した従来のKOZの範囲内、具体的には本実施形態のKOZ101の周縁上に位置するように配置されている。nMOSトランジスタ12Aaは、貫通電極16を起点とした第1方向(第1結晶軸A1に平行な方向)に水平配置されている。nMOSトランジスタ12Abは、貫通電極16を起点とした第2方向(第2結晶軸A2に平行な方向)に垂直配置されている。nMOSトランジスタ12Acは、第1方向と第2方向との間である、貫通電極16を起点とした第3方向に配置されている。nMOSトランジスタ12Aa,12Ab,12Acのチャネル領域20a,20b,20cの各チャネル方向は、全てSi基板11の第1結晶軸A1の方向と平行とされている。
nMOSトランジスタ12Aaのゲート幅W1と、nMOSトランジスタ12Abのゲート幅W2と、nMOSトランジスタ12Acのゲート幅W3との関係は、以下のようになる。
W1<W3<W2
ゲート幅W1,W2,W3は、例えば図3の関係から規定される値である。ここで、仮想的に、貫通電極の応力影響領域の周縁にチャネル中心部が位置するトランジスタを考える。このトランジスタについて、所期のトランジスタ特性を得ることができるゲート幅をW0とする。本実施形態では、nMOSトランジスタ12Aa,12Ab,12Acは、これらのチャネル中心部がKOZ101の周縁上に位置するように配置される。KOZ101の周縁は、貫通電極の周縁から2μm程度に位置している。そうすると、図3によれば、貫通電極の周縁からの距離が2μmである水平配置のnMOSトランジスタでは、ドレイン電流が20%程度増加しているため、nMOSトランジスタ12Aaは、チャネル幅を0.8W0程度とすれば良い。貫通電極の周縁からの距離が2μmである垂直配置のnMOSトランジスタでは、ドレイン電流が20%程度減少しているため、nMOSトランジスタ12Abは、チャネル幅を1.2W0程度とすれば良い。nMOSトランジスタ12Acは、チャネル幅を0.8W0と1.2W0との中間値程度とすれば良い。このようにnMOSトランジスタ12Aa,12Ab,12Acを配置することにより、図6に示すように、nMOSトランジスタ12Aa,12Ab,12Acのドレイン電流が略一定値の範囲内に抑えられる。
このように本実施形態では、ゲート幅の調節によりトランジスタの貫通電極からの離間距離に依らずにドレイン電流が略一定値の範囲内に抑えられ、従来のKOZ内にもトランジスタを配置することができる。本実施形態のKOZは、従来のKOZよりも狭くなる。上述したように、本実施形態による半導体装置におけるKOZは貫通電極の周縁から2μm程度の範囲内である。
従来の半導体装置のKOZ111を図7(a)に、本実施形態による半導体装置のKOZ101を図7(b)にそれぞれ示す。本実施形態による半導体装置では、従来の半導体装置に比べて、KOZの面積が約78%程度低減する。このように本実施形態では、nMOSトランジスタ12Aa,12Ab,12Acを、そのトランジスタ特性を劣化させることなく、従来のKOZ内で貫通電極16の近傍に配置することが可能となり、半導体装置の更なる小型化・高集積化が実現する。
(半導体装置の製造方法)
次いで、本実施形態による半導体装置の製造方法について説明する。図8〜図9は、本実施形態による半導体装置において、貫通電極により発生する応力の影響を受けると評価される範囲である応力影響領域内のMOSトランジスタを形成する諸工程を示す概略平面図である。図10は、貫通電極を形成する諸工程を示す概略断面図である。
図1の第1半導体チップについては、先ず、Si基板11上にMOSトランジスタ12を形成する。以下、MOSトランジスタ12のうち、貫通電極の応力影響領域102内に配置されるMOSトランジスタ12A(nMOSトランジスタ12Aa,12Ab,12Ac)の形成方法について詳述する。
先ず、図8に示すように、Si基板11上に素子分離構造25を形成する。
詳細には、Si基板11の面指数(100)の表面に、例えばSTI法により、素子分離領域に溝を形成し、当該溝内をシリコン酸化物等の絶縁物で充填して素子分離構造25を形成する。これにより、Si基板11上でチャネル領域20a,20b,20cが画定される。
チャネル領域20a,20b,20cは、Si基板11上の貫通電極の応力影響領域102内において、これらのチャネル中心部30がKOZ101の周縁に位置するように形成される。KOZ101は、貫通電極に起因して、貫通電極の周囲でトランジスタを配置することができない排他領域であり、形成予定部位16aの周囲に規定されている。
チャネル領域20a,20b,20cは、矩形状とされており、その下辺(及び上辺)がSi基板11の第1結晶軸A1(方位指数<110>)の方向と平行となるように形成される。チャネル領域20aは水平配置される。チャネル領域20bは垂直配置される。チャネル領域20cは、チャネル領域20a,20b間に配置される。本実施形態では、チャネル領域20a,20b,20cの各辺a,b,cは、例えば図3の関係に基づいて、a<c<bを満たす所定値とされる。
続いて、図9に示すように、ゲート電極21、ソース領域22、及びドレイン領域23を形成する。
詳細には、先ず、チャネル領域20a,20b,20cの全面にシリコン酸化膜等を形成し、その上に多結晶シリコン膜又は金属膜等を形成して、これらを電極形状にパターニングする。以上により、チャネル領域20a,20b,20c上にそれぞれ、ゲート絶縁膜を介したゲート電極21が形成される。ゲート電極21は、長手方向がチャネル領域20a,20b,20cの各辺a,b,cと平行に形成され、チャネル領域20a,20b,20cでゲート幅W1,W2,W3が規定される。ゲート幅W1は辺aと、ゲート幅W2は辺bと、ゲート幅W3は辺cとそれぞれ同値である。
次に、ゲート電極12aの両側におけるチャネル領域20a,20b,20cの表層に、所定の導電型の不純物、ここではn型不純物である例えばリン(P)又は砒素(As)等をイオン注入等で導入する。アニール処理を行い、導入された不純物を活性化する。以上により、チャネル領域22a,20b,20cにおける各ゲート電極21の側方に、それぞれソース領域22及びドレイン領域23が形成される。
以上により、nMOSトランジスタ12Aa,12Ab,12Acが形成される。
続いて、図1のように、ゲート電極21を覆うように層間絶縁膜14を形成する。層間絶縁膜14を貫通してゲート電極21、ソース領域22、又はドレイン領域23と導通する接続部29を形成する。
続いて、Si基板11及び層間絶縁膜14を貫通する貫通電極16及びその側面の絶縁膜15を形成する。
先ず、図10(a)に示すように、Si基板11及び層間絶縁膜14の形成予定部位16aに貫通孔(第1貫通孔)10を形成する。詳細には、Si基板11の表面にレジストマスクを形成し、このレジストマスクを用いてSi基板11及び層間絶縁膜14をエッチングする。これにより、横断面が略円形状の貫通孔10が形成される。レジストマスクはウェット処理又はアッシング処理により除去される。
次に、図10(b)に示すように、貫通孔10を絶縁材料26で埋め込む。
詳細には、CVD法等により、貫通孔10を埋め込むように、Si基板11上に絶縁材料26を堆積する。絶縁材料26としては、例えばシリコン酸化物を用いる。NSCやFSG等の低誘電率材料や有機シロキサン等の有機絶縁材料を用いても良い。
次に、図10(c)に示すように、Si基板11上の絶縁材料26を平坦化する。
詳細には、例えば化学機械研磨法(Chemical-Mechanical Polishing:CMP法)により、Si基板11上の絶縁材料26を研磨する。これにより、Si基板11上の絶縁材料26が除去され、貫通孔10内のみを充填するように、表面が平坦化された絶縁材料26が残存する。
次に、図10(d)に示すように、絶縁材料26に貫通孔27を形成する。
詳細には、Si基板11の表面にレジストマスクを形成し、このレジストマスクを用いて絶縁材料26をエッチングする。これにより、貫通孔(第2貫通孔)27が形成される。貫通孔27は、絶縁材料26の中央部位に、その横断面形状が略円形状に形成される。このとき、貫通孔27の側面に絶縁膜15が形成される。レジストマスクはウェット処理又はアッシング処理により除去される。
次に、図10(e)に示すように、貫通孔27を導電材料28で埋め込む。
詳細には、メッキ法等により、貫通孔27を埋め込むように、Si基板11上に導電材料28を堆積する。導電材料28としては、例えば銅(Cu)を用いる。
次に、図10(f)に示すように、Si基板11上の導電材料28を平坦化する。
詳細には、例えばCMP法により、Si基板11上の導電材料28を研磨する。これにより、Si基板11上の導電材料28が除去され、貫通孔27内のみを充填するように、表面が平坦化された導電材料28が残存する。この導電材料28により、貫通電極16が形成される。
続いて、図1の多層配線層13を形成する。多層配線層13の各層を構成する配線13a及びビア13bは、例えばCuを材料として形成される。最下層(図1では最上層)の配線13aは、接続部29を介してMOSトランジスタ12と電気的に接続される。最下層の配線13aには、貫通電極16の一端が電気的に接続される。最上層(図1では最下層)の配線13aには、接続用パッド13cを介してハンダバンプ13dが設けられる。
図1の第2半導体チップ2については、多層配線層17を形成する。多層配線層17の各層を構成する配線17a及びビア17bは、例えばCuを材料として形成される。最下層の配線17aにはハンダバンプ17cが設けられ、ハンダバンプ17cに貫通電極16の他端が電気的に接続される。
以上により、貫通電極16を介して第1半導体チップ1の多層配線層13と第2半導体チップ2の多層配線層17とが電気的に接続された半導体装置が形成される。
以上説明したように、本実施形態によれば、貫通電極16が設けられたSi基板11におけるKOZ101を狭くして、更なる小型化・高集積化を可能とする半導体装置が実現する。
−変形例−
以下、本実施形態の諸変形例について説明する。
(変形例1)
本変形例では、本実施形態と同様の半導体装置を開示するが、貫通電極の応力影響領域内に配置されるMOSトランジスタがpMOSトランジスタである点で本実施形態と相違する。
図11は、本実施形態の変形例1による半導体装置において、貫通電極及びその周囲の様子を示す概略平面図である。
本変形例の半導体装置では、応力影響領域102内のMOSトランジスタはpMOSトランジスタであり、これらをpMOSトランジスタ12Ba,12Bb,12Bcとする。pMOSトランジスタ12Ba,12Bb,12Bcは、矩形状のチャネル領域20a,20b,20cにゲート電極21、ソース領域31、及びドレイン領域32が形成されている。ソース領域31及びドレイン領域32は、チャネル領域20a,20b,20cのゲート電極21の両側の部位にp型不純物、例えばホウ素(B)がイオン注入等で導入されてなるものである。本変形例では、例えば、pMOSトランジスタ12Ba,12Bb,12Bcの各ゲート電極21のゲート長は同一とされている。
pMOSトランジスタ12Ba,12Bb,12Bcは、応力影響領域102内において、貫通電極16を起点とした相異なる方向に位置している。nMOSトランジスタ12Ba,12Bb,12Bcは全て、これらのチャネル中心部が上記した従来のKOZの範囲内、具体的には本実施形態のKOZ101の周縁上に位置するように配置されている。pMOSトランジスタ12Baは、貫通電極16を起点とした第1方向(第1結晶軸A1に平行な方向)に水平配置されている。pMOSトランジスタ12Bbは、貫通電極16を起点とした第2方向(第2結晶軸A2に平行な方向)に垂直配置されている。pMOSトランジスタ12Bcは、第1方向と第2方向との間である、貫通電極16を起点とした第3方向に配置されている。pMOSトランジスタ12Ba,12Bb,12Bcのチャネル領域20a,20b,20cの各チャネル方向は、全てSi基板11の第1結晶軸A1の方向と平行とされている。
pMOSトランジスタでは、チャネル中心部の貫通電極からの距離とドレイン電流変動との関係は、本実施形態の図3に示したnMOSトランジスタとは逆の関係となる。即ち、水平配置では、pMOSトランジスタのドレイン電流は、チャネル中心部が貫通電極の周縁に近いほど減少傾向となる。垂直配置では、pMOSトランジスタのドレイン電流は、チャネル中心部が貫通電極の周縁に近いほど増加傾向となる。本変形例では、貫通電極から及ぼされる応力の影響で変動するドレイン電流変化率に合わせて、トランジスタのゲート幅を増減させる。具体的には、ドレイン電流変化率が増加傾向である場合には、ゲート幅を同じ絶対値の比率で減少させる。一方、ドレイン電流変化率が減少傾向である場合には、ゲート幅を同じ絶対値の比率で増加させる。このように、応力影響領域内にトランジスタを配置する場合、貫通電極とトランジスタとの離間距離、トランジスタの配置、半導体層(半導体基板)の結晶軸方向を考慮し、トランジスタのゲート幅を適宜調節して最適化する。これにより、ドレイン電流変動が抑制されてトランジスタの貫通電極からの離間距離に依らずにドレイン電流を略一定と見做せる範囲内に抑えられる。
pMOSトランジスタ12Baのゲート幅W1と、pMOSトランジスタ12Bbのゲート幅W2と、pMOSトランジスタ12Bcのゲート幅W3との関係は、以下のようになる。
W2<W3<W1
本変形例では、本実施形態と同様に、pMOSトランジスタ12Ba,12Bb,12Bcこれらのチャネル中心部がKOZ101の周縁上に位置するように配置される。そうすると、貫通電極の応力影響領域の周縁にチャネル中心部が位置すると仮定したトランジスタのゲート幅をW0として、pMOSトランジスタ12Baのチャネル幅を1.2W0程度、pMOSトランジスタ12Bbのチャネル幅を0.8W0程度とすれば良い。このようにpMOSトランジスタ12Ba,12Bb,12Bcを配置することにより、pMOSトランジスタ12Ba,12Bb,12Bcのドレイン電流が略一定値の範囲内に抑えられる。
本変形例による半導体装置では、ゲート幅の調節によりトランジスタの貫通電極からの離間距離に依らずにドレイン電流が略一定値の範囲内に抑えられ、従来のKOZ内にもトランジスタを配置することができる。即ち本変形例では、そのKOZが従来のKOZよりも狭くなる。具体的には、本実施形態と同様に、本変形例による半導体装置では、従来の半導体装置に比べて、KOZの面積が約78%低減する。このように本変形例では、pMOSトランジスタ12Ba,12Bb,12Bcを、そのトランジスタ特性を劣化させることなく、従来のKOZ内で貫通電極16の近傍に配置することが可能となり、半導体装置の更なる小型化・高集積化が実現する。
(変形例2)
本変形例では、本実施形態と同様の半導体装置を開示するが、貫通電極の応力影響領域内に配置されるMOSトランジスタの配置状態が異なる点で本実施形態と相違する。
図12は、本実施形態の変形例2による半導体装置において、貫通電極及びその周囲の様子を示す概略平面図である。
本変形例の半導体装置では、応力影響領域102内のMOSトランジスタはnMOSトランジスタであり、これらをnMOSトランジスタ12Ca,12Cb,12Cc,12Cd,12Da,12Db,12Dc,12Ddとする。nMOSトランジスタ12Ca〜12Cd,12Da〜12Ddは、矩形状のチャネル領域33a,33b,33c,33d,34a,34b,34c,34dにゲート電極21、ソース領域22、及びドレイン領域23が形成されている。ソース領域22及びドレイン領域23は、チャネル領域20のゲート電極21の両側の部位にn型不純物、例えばリン(P)又は砒素(As)等がイオン注入等で導入されてなるものである。本変形例では、例えば、nMOSトランジスタ12Ca〜12Cd,12Da〜12Ddの各ゲート電極21のゲート長は同一とされている。
nMOSトランジスタ12Ca〜12Cd,12Da〜12Ddは、応力影響領域102内に設けられている。nMOSトランジスタ12Ca,12Daは、これらのチャネル中心部が上記した従来のKOZの範囲内、具体的には本実施形態のKOZ101の周縁上に位置するように配置されている。nMOSトランジスタ12Cb〜12Cd,12Db〜12Ddは、これらのチャネル中心部がKOZ101の外側に位置するように配置されている。nMOSトランジスタ12Ca〜12Cdは、貫通電極16を起点とした第1方向、ここでは第1結晶軸A1の方向に並んで水平配置されている。nMOSトランジスタ12Da〜12Ddは、貫通電極16を起点とした、第1方向とは異なる第2方向、ここでは第2結晶軸A2の方向に並んで垂直配置されている。nMOSトランジスタ12Ca〜12Cd,12Da〜12Ddのチャネル領域33a〜33d,34a〜34dのチャネル方向は、全てSi基板11の第1結晶軸A1の方向と平行とされている。
本変形例では、貫通電極から及ぼされる応力の影響で変動するドレイン電流変化率に合わせて、トランジスタのゲート幅を増減させる。具体的には、ドレイン電流変化率が増加傾向である場合には、ゲート幅を同じ絶対値の比率で減少させる。一方、ドレイン電流変化率が減少傾向である場合には、ゲート幅を同じ絶対値の比率で増加させる。このように、応力影響領域内にトランジスタを配置する場合、貫通電極とトランジスタとの離間距離、トランジスタの配置、半導体層(半導体基板)の結晶軸方向を考慮し、トランジスタのゲート幅を適宜調節して最適化する。これにより、ドレイン電流変動が抑制されてトランジスタの貫通電極からの離間距離に依らずにドレイン電流を略一定と見做せる範囲内に抑えられる。
水平配置されたnMOSトランジスタ12Ca〜12Cdのゲート幅W11,W12,W13,W14の関係は、以下のようになる。
W11<W12<W13<W14
垂直配置されたnMOSトランジスタ12Da〜12Ddのゲート幅W21,W22,W23,W24の関係は、以下のようになる。
W24<W23<W22<W21
ゲート幅W11〜W14,W21〜W24は、例えば図3の関係から規定される値である。
このようにnMOSトランジスタ12Ca〜12Cd,12Da〜12Ddを配置することにより、nMOSトランジスタ12Ca〜12Cd,12Da〜12Ddのドレイン電流が略一定値の範囲内に抑えられる。
本変形例による半導体装置では、ゲート幅の調節によりトランジスタの貫通電極からの離間距離に依らずにドレイン電流が略一定値の範囲内に抑えられ、従来のKOZ内にもトランジスタを配置することができる。即ち本変形例では、そのKOZが従来のKOZよりも狭くなる。本変形例では、nMOSトランジスタ12Ca〜12Cd,12Da〜12Ddを、そのトランジスタ特性を劣化させることなく貫通電極16の近傍に配置することが可能となり、半導体装置の更なる小型化・高集積化が実現する。
(変形例3)
本変形例では、本実施形態と同様の半導体装置を開示するが、貫通電極の応力影響領域内に配置されるMOSトランジスタの配置状態が異なる点で本実施形態と相違する。
図13は、本実施形態の変形例3による半導体装置において、貫通電極及びその周囲の様子を示す概略平面図である。
本変形例の半導体装置では、応力影響領域102内のMOSトランジスタはnMOSトランジスタであり、これらをnMOSトランジスタ12Ea,12Eb,12Ec,12Ed,12Fa,12Fb,12Fc,12Fdとする。nMOSトランジスタ12Ea〜12Ed,12Fa〜12Fdは、矩形状のチャネル領域35a,35b,35c,35d,36a,36b,36c,36dにゲート電極21、ソース領域22、及びドレイン領域23が形成されている。ソース領域22及びドレイン領域23は、チャネル領域20のゲート電極21の両側の部位にn型不純物、例えばリン(P)又は砒素(As)等がイオン注入等で導入されてなるものである。本変形例では、例えば、nMOSトランジスタ12Ea〜12Ed,12Fa〜12Fdの各ゲート電極21のゲート長は同一とされている。
nMOSトランジスタ12Ea〜12Ed,12Fa〜12Fdは、応力影響領域102内で本実施形態のKOZの外側(KOZの周縁上を含む)に設けられている。例えばnMOSトランジスタ12Ea,12Faは、これらのチャネル中心部が上記した従来のKOZの範囲内に配置されている。nMOSトランジスタ12Ea〜12Edは、貫通電極16を起点とした第4方向、ここではSi基板11の方位指数<100>方向に並んで配置されている。nMOSトランジスタ12Fa〜12Fdも同様に、貫通電極16を起点とした第4方向に並んで配置されている。nMOSトランジスタ12Ea〜12Edのチャネル領域35a〜35dのチャネル方向は、全てSi基板11の第1結晶軸A1の方向と平行とされている。nMOSトランジスタ12Fa〜12Fdのチャネル領域36a〜36dのチャネル方向は、全てSi基板11の第1結晶軸A1の方向と垂直(第2結晶軸A2の方向と平行)とされている。
本変形例では、貫通電極から及ぼされる応力の影響で変動するドレイン電流変化率に合わせて、トランジスタのゲート幅を増減させる。具体的には、ドレイン電流変化率が増加傾向である場合には、ゲート幅を同じ絶対値の比率で減少させる。一方、ドレイン電流変化率が減少傾向である場合には、ゲート幅を同じ絶対値の比率で増加させる。このように、応力影響領域内にトランジスタを配置する場合、貫通電極とトランジスタとの離間距離、トランジスタの配置、半導体層(半導体基板)の結晶軸方向を考慮し、トランジスタのゲート幅を適宜調節して最適化する。これにより、ドレイン電流変動が抑制されてトランジスタの貫通電極からの離間距離に依らずにドレイン電流を略一定と見做せる範囲内に抑えられる。
nMOSトランジスタ12Ea〜12Edのゲート幅W11,W12,W13,W14の関係は、以下のようになる。
W11<W12<W13<W14
nMOSトランジスタ12Fa〜12Fdのゲート幅W21,W22,W23,W24の関係は、以下のようになる。
W24<W23<W22<W21
ゲート幅W11〜W14,W21〜W24は、例えば図3の関係から規定される値である。
このようにnMOSトランジスタ12Ea〜12Ed,12Fa〜12Fdを配置することにより、nMOSトランジスタ12Ea〜12Ed,12Fa〜12Fdのドレイン電流が略一定値の範囲内に抑えられる。
本変形例による半導体装置では、ゲート幅の調節によりトランジスタの貫通電極からの離間距離に依らずにドレイン電流が略一定値の範囲内に抑えられ、従来のKOZ内にもトランジスタを配置することができる。即ち本変形例では、そのKOZが従来のKOZよりも狭くなる。本変形例では、nMOSトランジスタ12Ea〜12Ed,12Fa〜12Fdを、そのトランジスタ特性を劣化させることなく貫通電極16の近傍に配置することが可能となり、半導体装置の更なる小型化・高集積化が実現する。
なお、変形例2において、応力影響領域102内のトランジスタをpMOSトランジスタとしても良い。この場合、水平配置されたpMOSトランジスタのゲート幅は、貫通電極16から離れるほど小さくなる。垂直配置されたpMOSトランジスタのゲート幅は、貫通電極16から離れるほど大きくなる。
同様に、変形例3において、応力影響領域102内のトランジスタをpMOSトランジスタとしても良い。この場合、チャネル方向がSi基板11の第1結晶軸A1の方向と平行とされたpMOSトランジスタのゲート幅は、貫通電極16から離れるほど小さくなる。チャネル方向がSi基板11の第2結晶軸A2の方向と平行とされたpMOSトランジスタのゲート幅は、貫通電極16から離れるほど大きくなる。
また、本実施形態及び変形例1〜3において、応力影響領域102内のトランジスタとして、nMOSトランジスタとpMOSトランジスタを混合して配置するようにしても良い。この場合、トランジスタの導電型、チャネル方向のSi基板の結晶軸との関係等に依存して、各トランジスタのゲート幅が適宜調節される。
[第2の実施形態]
本実施形態では、半導体基板(半導体層)を貫通する貫通電極を備えた半導体装置がパッケージ基板上に実装された積層半導体装置を開示する。
図14は、本実施形態による積層半導体装置の構成を示す概略断面図である。なお、第1の実施形態による半導体装置と同様の構成部材等については、同符号を付して詳しい説明を省略する。
この積層半導体装置は、パッケージ基板50上に半導体装置40が搭載されている。半導体装置40は、第1の実施形態及びその変形例1〜3から選ばれた1種の半導体装置であり、本実施形態では第1の実施形態による半導体装置を例示する。半導体装置40は、パッケージ基板50上にハンダバンプ46により電気的に接続されており、パッケージ基板50の裏面にはハンダバンプ51が設けられている。ハンダバンプ46は、径が150μm程度〜180μm程度のいわゆるC4バンプである。ハンダバンプ51は、径が500μm程度のいわゆるBGAである。
半導体装置40は、第1半導体チップ41及び第2半導体チップ42を備えており、第1半導体チップ41上に第2半導体チップ42が積層されている。
第1半導体チップ41は、Si基板11、Si基板11上に形成されたMOSトランジスタ12及びその上に形成された多層配線層13を有している。Si基板11は、表面のミラー指数である面指数が(100)とされている。本実施形態では、応力影響領域102内のMOSトランジスタはMOSトランジスタ12Aとされている。
(図5におけるnMOSトランジスタ12Aa〜12Ac)とされている。
Si基板11上には、層間絶縁膜14が形成されており、Si基板11及び層間絶縁膜14を貫通する貫通孔10が形成されている。貫通孔10内には、絶縁膜15を介して貫通電極16が形成されている。
貫通電極16は、一端が多層配線層13の下部に設けられた接続用パッド44と、他端がSi基板11の下部に設けられた接続用パッド45とそれぞれ電気的に接続されている。接続用パッド45とパッケージ基板50とがハンダバンプ46で電気的に接続されている。この構造により、第1半導体チップ41の多層配線層13とパッケージ基板50とが、貫通電極16等を介して電気的に接続されることになる。
第2半導体チップ2は、Si基板47上(図14では、第2半導体チップ2の上下が逆転しているため、Si基板47下とされている。)に多層配線層17を有している。
第1半導体チップ41の多層配線層13と第2半導体チップ2の多層配線層17とは、ハンダバンプ43により電気的に接続されている。ハンダバンプ43は、径が20μm程度〜30μm程度のいわゆるマイクロバンプである。
以上説明したように、本実施形態によれば、貫通電極16が設けられたSi基板11におけるKOZ101を狭くして、更なる小型化・高集積化を可能とする積層半導体装置が実現する。
上述した第1の実施形態及びその諸変形例並びに及び第2の実施形態では、半導体装置の半導体基板(半導体層)にSi基板を用い、Si基板を貫通する貫通電極を設ける場合について説明したが、この態様に限定されるものではない。例えば、Si基板の替わりに他の半導体基板(半導体層)、例えばGaN基板、GaAs基板、InP基板、SiGe基板等に適用することができる。これらの半導体基板を用いる場合でも、半導体基板は互いに直交する第1結晶軸及び第2結晶軸を有しており、貫通電極の応力が及ぶ範囲である応力影響領域が同様に規定される。そこで、貫通電極の応力影響領域内に、第1の実施形態及びその諸変形例から選ばれた1種の態様の、ゲート幅が適宜調節されたトランジスタを設ける。この構成を採ることにより、貫通電極が設けられた半導体基板におけるKOZを狭くして、更なる小型化・高集積化を可能とする半導体装置が実現する。
なお、上述した第1の実施形態及びその諸変形例並びに及び第2の実施形態、上記の半導体基板(半導体層)について、第1結晶軸及び第2結晶軸等は、X線回折(X‐ray diffraction:XRD)法やラマン分光法等の手法により見出すことができる。
以下、半導体装置及びその製造方法の諸態様について、付記としてまとめて記載する。
(付記1)半導体層と、
前記半導体層を貫通する貫通電極と、
ゲート幅が相異なる第1トランジスタ及び第2トランジスタと
を備えており、
前記第1トランジスタ及び前記第2トランジスタは、双方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の4倍までの範囲内に、且つ少なくとも一方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の2倍までの範囲内に、チャネル中心部が位置するように配置されていることを特徴とする半導体装置。
(付記2)前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が平行であることを特徴とする付記1に記載の半導体装置。
(付記3)前記第1トランジスタは、前記貫通電極を起点とした第1方向に配置されており、
前記第2トランジスタは、前記貫通電極を起点とした、前記第1方向とは異なる第2方向に配置されていることを特徴とする付記1又は2に記載の半導体装置。
(付記4)前記第1トランジスタは、チャネル方向が前記貫通電極からの応力方向と平行となるように配置され、
前記第2トランジスタは、チャネル方向が前記貫通電極からの応力方向と直交するように配置されていることを特徴とする付記2又は3に記載の半導体装置。
(付記5)前記第1トランジスタ及び前記第2トランジスタが共にn型トランジスタであり、
前記第1トランジスタは、前記第2トランジスタよりもゲート幅が小さいことを特徴とする付記4に記載の半導体装置。
(付記6)前記第1トランジスタ及び前記第2トランジスタが共にp型トランジスタであり、
前記第2トランジスタは、前記第1トランジスタよりもゲート幅が小さいことを特徴とする付記4に記載の半導体装置。
(付記7)前記第1トランジスタ及び前記第2トランジスタは、前記貫通電極を起点とした所定の方向に並んで配置されていることを特徴とする付記1又は2に記載の半導体装置。
(付記8)前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が共に前記貫通電極からの応力方向と平行となるように配置されていることを特徴とする付記7に記載の半導体装置。
(付記9)前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が共に前記貫通電極からの応力方向と垂直となるように配置されていることを特徴とする付記7に記載の半導体装置。
(付記10)前記第1トランジスタ及び前記第2トランジスタが共にn型トランジスタであり、
前記第1トランジスタは、前記第2トランジスタよりも前記貫通電極からの距離が近く、前記第2トランジスタよりもゲート幅が小さいことを特徴とする付記8に記載の半導体装置。
(付記11)前記第1トランジスタ及び前記第2トランジスタが共にn型トランジスタであり、
前記第1トランジスタは、前記第2トランジスタよりも前記貫通電極からの距離が近く、前記第2トランジスタよりもゲート幅が大きいことを特徴とする付記9に記載の半導体装置。
(付記12)前記第1トランジスタ及び前記第2トランジスタが共にp型トランジスタであり、
前記第1トランジスタは、前記第2トランジスタよりも前記貫通電極からの距離が近く、前記第2トランジスタよりもゲート幅が大きいことを特徴とする付記8に記載の半導体装置。
(付記13)前記第1トランジスタ及び前記第2トランジスタが共にp型トランジスタであり、
前記第1トランジスタは、前記第2トランジスタよりも前記貫通電極からの距離が近く、前記第2トランジスタよりもゲート幅が小さいことを特徴とする付記9に記載の半導体装置。
(付記14)前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が共に前記半導体層の1つの結晶軸の方向と平行であることを特徴とする付記1〜13のいずれか1項に記載の半導体装置。
(付記15)前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が相異なることを特徴とする付記1に記載の半導体装置。
(付記16)前記第1トランジスタは、チャネル方向が前記半導体層の第1結晶軸の方向と平行であり、
前記第2トランジスタは、チャネル方向が前記半導体層の前記第1結晶軸の方向と直交する第2結晶軸の方向と平行であることを特徴とする付記15に記載の半導体装置。
(付記17)前記第1トランジスタ及び前記第2トランジスタは、共にn型トランジスタ又はp型トランジスタであることを特徴とする付記15又は16に記載の半導体装置。
(付記18)半導体層上に、ゲート幅が相異なる第1トランジスタ及び第2トランジスタを形成する工程と、
前記半導体層を貫通する貫通電極を形成する工程と
を含み、
前記第1トランジスタ及び前記第2トランジスタは、双方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の4倍までの範囲内に、且つ少なくとも一方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の2倍までの範囲内に、チャネル中心部が位置するように形成されることを特徴とする半導体装置の製造方法。
(付記19)前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が平行であることを特徴とする付記18に記載の半導体装置の製造方法。
(付記20)前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が相異なることを特徴とする付記18に記載の半導体装置の製造方法。
(付記21)前記第1トランジスタは、前記貫通電極を起点とした第1方向に配置されており、
前記第2トランジスタは、前記貫通電極を起点とした、前記第1方向とは異なる第2方向に配置されていることを特徴とする付記18又は19に記載の半導体装置の製造方法。
(付記22)前記第1トランジスタは、チャネル方向が前記貫通電極からの応力方向と平行となるように配置され、
前記第2トランジスタは、チャネル方向が前記貫通電極からの応力方向と直交するように配置されていることを特徴とする付記21に記載の半導体装置の製造方法。
(付記23)前記第1トランジスタ及び前記第2トランジスタは、前記貫通電極を起点とした所定の方向に並んで配置されていることを特徴とする付記18又は19に記載の半導体装置の製造方法。
1,41 第1半導体チップ
2,42 第2半導体チップ
10,27 貫通孔
11,47 Si基板
12,12A MOSトランジスタ
12Aa,12Ab,12Ac,12Ca,12Cb,12Cc,12Cd,12Da,12Db,12Dc,12Dd,12Ea,12Eb,12Ec,12Ed,12Fa,12Fb,12Fc,12Fd nMOSトランジスタ
12Ba,12Bb,12Bc pMOSトランジスタ
13,17 多層配線層
13A,14,17A 層間絶縁膜
13a,17a 配線
13b,17b ビア
13c 接続用パッド
13d,17c ハンダバンプ
15 絶縁膜
16 貫通電極
16a 形成予定部位
17c,46,43,51 ハンダバンプ
20,20a,20b,20c,33a,33b,33c,33d,34a,34b,34c,34d,35a,35b,35c,35d,36a,36b,36c,36d チャネル領域
21 ゲート電極
22,31 ソース領域
23,32 ドレイン領域
24 ゲート絶縁膜
25 素子分離構造
26 絶縁材料
28 導電材料
29 接続部
30 チャネル中心部
40 半導体装置
44,45 接続用パッド
50 パッケージ基板
101,111 KOZ
102 応力影響領域

Claims (13)

  1. 半導体層と、
    前記半導体層を貫通する貫通電極と、
    ゲート幅が相異なる第1トランジスタ及び第2トランジスタと
    を備えており、
    前記第1トランジスタ及び前記第2トランジスタは、双方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の4倍までの範囲内に、且つ少なくとも一方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の2倍までの範囲内に、チャネル中心部が位置するように配置されていることを特徴とする半導体装置。
  2. 前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が平行であることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1トランジスタは、前記貫通電極を起点とした第1方向に配置されており、
    前記第2トランジスタは、前記貫通電極を起点とした、前記第1方向とは異なる第2方向に配置されていることを特徴とする請求項1又は2に記載の半導体装置。
  4. 前記第1トランジスタは、チャネル方向が前記貫通電極からの応力方向と平行となるように配置され、
    前記第2トランジスタは、チャネル方向が前記貫通電極からの応力方向と直交するように配置されていることを特徴とする請求項2又は3に記載の半導体装置。
  5. 前記第1トランジスタ及び前記第2トランジスタは、前記貫通電極を起点とした所定の方向に並んで配置されていることを特徴とする請求項1又は2に記載の半導体装置。
  6. 前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が共に前記貫通電極からの応力方向と平行となるように配置されていることを特徴とする請求項5に記載の半導体装置。
  7. 前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が共に前記貫通電極からの応力方向と垂直となるように配置されていることを特徴とする請求項5に記載の半導体装置。
  8. 前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が共に前記半導体層の1つの結晶軸の方向と平行であることを特徴とする請求項1〜7のいずれか1項に記載の半導体装置。
  9. 前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が相異なることを特徴とする請求項1に記載の半導体装置。
  10. 前記第1トランジスタは、チャネル方向が前記半導体層の第1結晶軸の方向と平行であり、
    前記第2トランジスタは、チャネル方向が前記半導体層の前記第1結晶軸の方向と直交する第2結晶軸の方向と平行であることを特徴とする請求項9に記載の半導体装置。
  11. 半導体層上に、ゲート幅が相異なる第1トランジスタ及び第2トランジスタを形成する工程と、
    前記半導体層を貫通する貫通電極を形成する工程と
    を含み、
    前記第1トランジスタ及び前記第2トランジスタは、双方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の4倍までの範囲内に、且つ少なくとも一方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の2倍までの範囲内に、チャネル中心部が位置するように形成されることを特徴とする半導体装置の製造方法。
  12. 前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が平行であることを特徴とする請求項11に記載の半導体装置の製造方法。
  13. 前記第1トランジスタ及び前記第2トランジスタは、チャネル方向が相異なることを特徴とする請求項11に記載の半導体装置の製造方法。
JP2017045001A 2017-03-09 2017-03-09 半導体装置及びその製造方法 Pending JP2018148175A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017045001A JP2018148175A (ja) 2017-03-09 2017-03-09 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017045001A JP2018148175A (ja) 2017-03-09 2017-03-09 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2018148175A true JP2018148175A (ja) 2018-09-20

Family

ID=63592415

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017045001A Pending JP2018148175A (ja) 2017-03-09 2017-03-09 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2018148175A (ja)

Similar Documents

Publication Publication Date Title
TWI512896B (zh) 半導體晶粒及在基板穿孔上形成內連線結構的方法
JP5799235B2 (ja) 半導体装置
TWI731782B (zh) 半導體結構及其形成方法
US11081559B1 (en) Backside contact of a semiconductor device
JP5955706B2 (ja) 半導体装置及びその製造方法
US20170352598A1 (en) Double Sided NMOS/PMOS Structure and Methods of Forming the Same
KR20150012574A (ko) Tsv 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법
TWI553802B (zh) 矽中介板結構、封裝體結構以及矽中介板結構的製造方法
JP2010161367A (ja) ダイ、スタック構造、及びシステム
TW202133455A (zh) 積體電路裝置
TWI793501B (zh) 積體晶片結構及其形成方法
TWI785475B (zh) 半導體結構及其形成方法
US11699646B2 (en) Semiconductor structure
KR20200001361A (ko) 반도체 장치 및 그 제조 방법
US9461017B1 (en) Electronic package that includes a plurality of integrated circuit devices bonded in a three-dimensional stack arrangement
CN115966536A (zh) 包括硅通孔的半导体装置
TWI809525B (zh) 在環繞式閘極電晶體之間具有氣隙之半導體元件及其製備方法
JP2018148175A (ja) 半導体装置及びその製造方法
TW202234635A (zh) 半導體元件
US20210257296A1 (en) Structure and method of forming a semiconductor device with resistive elements
US20180174906A1 (en) Semiconductor device and method of manufacturing the same, and stacked semiconductor device
US20190148266A1 (en) Semiconductor structure and manufacturing method for the same
JP6173531B2 (ja) 半導体装置及びその製造方法
US20180012999A1 (en) Semiconductor device and electronic apparatus
US20230131382A1 (en) Three-dimensional integrated circuit structure and method of manufacturing the same