JP2018148175A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】貫通電極が設けられた半導体層におけるＫＯＺ（Ｋｅｅｐ−ｏｕｔ Ｚｏｎｅ）を狭くして、更なる小型化・高集積化を実現する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、Ｓｉ基板１１と、Ｓｉ基板１１を貫通する貫通電極１６と、ゲート幅が相異なる第１トランジスタ１２Ａａ及び第２トランジスタ１２Ａｂとを備えている。第１トランジスタ１２Ａａ及び第２トランジスタ１２Ａｂは、Ｓｉ基板１１上で貫通電極１６を中心として、貫通電極１６の周縁から貫通電極１６の直径の４倍までの範囲内にチャネル中心部が位置するように配置されている。
【選択図】図５

Description

本発明は、半導体装置及びその製造方法に関するものである。

近年、半導体回路の高密度化や信号伝送の高速化を図るべく、シリコン基板等の半導体基板に、ＴＳＶ（Through Silicon Via）等の貫通電極を設け、３次元実装する技術が注目されている。

特表２０１４−５１９７１６号公報 特開２０１２−１２４４８４号公報

上記のような半導体装置では、貫通電極を設けることにより、Ｓｉ基板における当該貫通電極の周囲に応力（ストレス）が発生し、Ｓｉ基板に設けられたトランジスタ等の特性が影響を受ける。そのため、貫通電極の周囲にはトランジスタ等を配置することができない領域（Keep-out Zone：ＫＯＺ）が存在する。近時では、半導体装置の更なる高集積化の要請が高まっており、高集積化のためには、ＫＯＺを狭くすることが望まれる。

本発明は、貫通電極が設けられた半導体層におけるＫＯＺを狭くして、更なる小型化・高集積化を実現する半導体装置及び積層半導体装置を提供することを目的とする。

一つの態様では、半導体装置は、半導体層と、前記半導体層を貫通する貫通電極と、ゲート幅が相異なる第１トランジスタ及び第２トランジスタとを備えており、前記第１トランジスタ及び前記第２トランジスタは、双方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の４倍までの範囲内に、且つ少なくとも一方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の２倍までの範囲内に、チャネル中心部が位置するように配置されている。

一つの態様では、半導体層上に、ゲート幅が相異なる第１トランジスタ及び第２トランジスタを形成する工程と、前記半導体層を貫通する貫通電極を形成する工程とを含み、前記第１トランジスタ及び前記第２トランジスタは、双方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の４倍までの範囲内に、且つ少なくとも一方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の２倍までの範囲内に、チャネル中心部が位置するように形成される。

一つの側面では、貫通電極が設けられた半導体層におけるＫＯＺを狭くして、更なる小型化・高集積化を可能とする半導体装置が実現する。

第１の実施形態による半導体装置の構成を示す概略断面図である。 Ｓｉ基板における貫通電極の周辺の応力状態をシミュレーションにより調べた結果を示す特性図である。 ゲート幅が同一のｎＭＯＳトランジスタの水平配置及び垂直配置において、チャネル中心部の貫通電極からの距離とドレイン電流変動との関係をシミュレーションにより調べた結果を示す特性図である。 トランジスタの配置状態を説明するための概略平面図である。 第１の実施形態による半導体装置の貫通電極及びその周囲の様子を示す概略平面図である。 第１の実施形態による半導体装置の応力影響領域に配置されたトランジスタのドレイン電流の状態を示す特性図である。 従来及び第１の実施形態の半導体装置において、ＫＯＺの範囲を示す概略平面図である。 第１の実施形態による半導体装置において、貫通電極により発生する応力の影響を受けると評価される範囲である応力影響領域内のＭＯＳトランジスタを形成する諸工程を示す概略平面図である。 図８に引き続き、第１の実施形態による半導体装置において、貫通電極により発生する応力の影響を受けると評価される範囲である応力影響領域内のＭＯＳトランジスタを形成する諸工程を示す概略平面図である。 貫通電極を形成する諸工程を示す概略断面図である。 第１の実施形態の変形例１による半導体装置において、貫通電極及びその周囲の様子を示す概略平面図である。 第１の実施形態の変形例２による半導体装置において、貫通電極及びその周囲の様子を示す概略平面図である。 第１の実施形態の変形例３による半導体装置において、貫通電極及びその周囲の様子を示す概略平面図である。 第２の実施形態による積層半導体装置の構成を示す概略断面図である。

以下、好適な諸実施形態について、図面を参照しながら詳細に説明する。

［第１の実施形態］
本実施形態では、半導体基板（半導体層）を貫通する貫通電極を備えた半導体装置及びその製造方法を開示する。

（半導体装置の構成）
図１は、本実施形態による半導体装置の構成を示す概略断面図である。
この半導体装置は、第１半導体チップ１及び第２半導体チップ２を備えており、第１半導体チップ１上に第２半導体チップ２が積層されている。

第１半導体チップ１は、Ｓｉ層、ここではＳｉ基板１１と、Ｓｉ基板１１上に形成されたトランジスタ、ここではＭＯＳトランジスタ１２と、ＭＯＳトランジスタ１２上に形成された多層配線層１３とを有している。ここで図１では、第１半導体チップ１の上下が逆転しているため、Ｓｉ基板１１下にＭＯＳトランジスタ１２及び多層配線層１３が順次設けられている。Ｓｉ基板１１は、表面のミラー指数である面指数が（１００）とされており、ミラー指数の方位指数が＜１１０＞（［１１０］）である第１結晶軸Ａ１と、方位指数が＜１１０＞である第２結晶軸Ａ２（［０１１］）とを有しており、Ａ１とＡ２とは直交している。

Ｓｉ基板１１上には、層間絶縁膜１４が形成されており、Ｓｉ基板１１及び層間絶縁膜１４を貫通する貫通孔１０が形成されている。貫通孔１０内には、絶縁膜１５を介して貫通電極（ＴＳＶ）１６が形成されている。即ち絶縁膜１５は、貫通電極１６の側面とＳｉ基板１１との間に設けられている。貫通電極１６は、その径方向の断面形状（横断面形状）が略円形状とされている。絶縁膜１５は、例えばシリコン酸化物で形成されている。ナノ・クラスタリング・シリカ（ＮＳＣ：Nano Clustering Silica）、フッ素をドープしたシリコンガラス（ＦＳＧ：Fluorine doped Silicon Glass）等の低誘電率（low-k）材料や有機シロキサン等の有機絶縁材料で絶縁膜１５を形成しても良い。

ＭＯＳトランジスタ１２は、チャネル領域２０上にゲート絶縁膜２４を介して形成されたゲート電極２１と、チャネル領域２０におけるゲート電極２１の側方に形成されたソース領域２２及びドレイン領域２３とを有している。チャネル領域２０は、Ｓｉ基板１１に形成された素子分離構造２５により活性領域として画定されたものである。素子分離構造２５は、例えばＳｉ基板１１の素子分離領域に形成された溝内を絶縁物で充填してなるＳＴＩ（Shallow Trench Isolation）素子分離領域である。素子分離構造２５としては、ＳＴＩ素子分離領域の代わりに例えばフィールド絶縁膜等を形成しても良い。

図２は、Ｓｉ基板における貫通電極の周辺の応力状態をシミュレーションにより調べた結果を示す特性図であり、（ａ）が貫通電極の径（直径）が５μｍの場合を、（ｂ）が貫通電極の径（直径）が１０μｍの場合をそれぞれ示している。
貫通電極の存在に起因して、貫通電極がその周囲に及ぼす応力は、貫通電極の周縁をピークとして、当該周縁から離間するほど急峻に低下してゆく。図２（ａ），（ｂ）のシミュレーション結果より、貫通電極を中心として、貫通電極の周縁から貫通電極の径（直径）の４倍の範囲を超えれば、貫通電極が周辺に及ぼす応力はほぼ無視し得る程度に低下していることが確認された。以上より、本実施形態では、貫通電極を中心として、貫通電極の周縁から貫通電極の径（直径）の４倍までの範囲を、貫通電極の応力が及ぶ範囲である応力影響領域と規定する。

全てのＭＯＳトランジスタ１２は、トランジスタ等の排他領域であるＫＯＺ１０１の外側（ＫＯＺ１０１の周縁上を含む）に配置されている。ＭＯＳトランジスタ１２には、ＫＯＺ１０１の外側で応力影響領域１０２内に配置された（ＭＯＳトランジスタ１２のチャネル中心部が応力影響領域１０２内に位置する）ものがある。応力影響領域１０２内のＭＯＳトランジスタ１２をＭＯＳトランジスタ１２Ａと表記する。ＭＯＳトランジスタ１２Ａでは、ソース領域２２及びドレイン領域２３は、チャネル領域２０のゲート電極２１の両側の部位にｎ型不純物、例えばリン（Ｐ）又は砒素（Ａｓ）等がイオン注入等で導入されてなるものである。

多層配線層１３は、層間絶縁膜１３Ａ内において、配線１３ａが複数層に積層されており、下層の配線１３ａと上層の配線１３ａとがビア１３ｂを介して電気的に接続されている。最下層（図１では最上層）の配線１３ａは、接続部２９を介してＭＯＳトランジスタ１２と電気的に接続されている。最下層の他の配線１３ａには、貫通電極１６の一端が電気的に接続されている。最上層（図１では最下層）の配線１３ａには、接続用パッド１３ｃを介してハンダバンプ１３ｄが設けられている。

第２半導体チップ２は、多層配線層１７を有している。
多層配線層１７は、層間絶縁膜１７Ａ内において、配線１７ａが複数層に積層されており、下層の配線１７ａと上層の配線１７ａとがビア１７ｂを介して電気的に接続されている。最下層の配線１７ａにはハンダバンプ１７ｃが設けられており、ハンダバンプ１７ｃに貫通電極１６の他端が電気的に接続されている。この半導体装置では、貫通電極１６を介して第１半導体チップ１の多層配線層１３と第２半導体チップ２の多層配線層１７とが電気的に接続された構造を採る。

貫通電極が設けられた半導体層（半導体基板）において、貫通電極の応力影響領域内にトランジスタを配置する場合、貫通電極に対するトランジスタの配置状態に依存してトランジスタのドレイン電流が変動する。ドレイン電流変動を抑えるためには、ドレイン電流変化率に応じてゲート幅（ゲート電極のチャネル領域と重なる長手方向部位の長さ）を調節したトランジスタを形成すれば良い。

図３は、ゲート幅及びゲート長を同一としたｎＭＯＳトランジスタの水平配置及び垂直配置において、チャネル中心部の貫通電極からの距離とドレイン電流変動との関係をシミュレーションにより調べた結果を示す特性図である。水平配置及び垂直配置の定義を図４に示す。「水平配置」とは、応力影響領域内において、トランジスタのチャネル方向（ドレイン電流の流れる方向）をＳｉ基板の第１結晶軸Ａ１の方向と平行とするとき、貫通電極からの応力方向がチャネル方向と平行となるようにトランジスタを配置した場合を言う。「垂直配置」とは、応力影響領域内において、トランジスタのチャネル方向をＳｉ基板の第１結晶軸Ａ１の方向と平行とするとき、貫通電極からの応力方向がチャネル方向と垂直となるようにトランジスタを配置した場合を言う。トランジスタの配置位置は、そのチャネル中心部の位置で規定される。

図３のように、水平配置では、ｎＭＯＳトランジスタのドレイン電流は、チャネル中心部が貫通電極１６の周縁に近いほど増加傾向となる。垂直配置では、ｎＭＯＳトランジスタのドレイン電流は、チャネル中心部が貫通電極１６の周縁に近いほど減少傾向となる。本実施形態では、貫通電極から及ぼされる応力の影響で変動するドレイン電流変化率に合わせて、トランジスタのゲート幅を増減させる。具体的には、ドレイン電流変化率が増加傾向である場合には、ゲート幅を同じ比率（絶対値）で減少させる。一方、ドレイン電流変化率が減少傾向である場合には、ゲート幅を同じ比率（絶対値）で増加させる。このように、応力影響領域内にトランジスタを配置する場合、貫通電極とトランジスタとの離間距離、トランジスタの配置、半導体層（半導体基板）の結晶軸方向を考慮し、トランジスタのゲート幅を適宜調節して最適化する。これにより、ドレイン電流変動が抑制され、トランジスタの貫通電極からの離間距離に依らずにドレイン電流を略一定値（略一定と見做せる範囲内の値）に抑えることができる。

上記のように、トランジスタの貫通電極からの離間距離に依らずにドレイン電流を略一定値とすることができることから、理想的にはトランジスタを貫通電極に極限まで近づけて配置することが可能となる。本実施形態では、トランジスタのレイアウト設計上の制約等を考慮して、ＫＯＺを貫通電極の周縁から２μｍ程度の範囲内と規定する。

従来の半導体装置では、貫通電極の応力影響領域内には、ゲート幅が同一のトランジスタが複数配置される。従来のＫＯＺは、トランジスタ特性の劣化を考慮して、ドレイン電流変化率が例えば±１０％以上となる領域であると定義される。図３を参照（よりドレイン電流変化率が大きい垂直配置を参照）すると、ドレイン電流変化率が±１０％以上となる従来のＫＯＺの範囲は、貫通電極の周縁から１０μｍ程度の範囲内であると見積もることができる。図３では貫通電極の径（直径）は５μｍであることから、１０μｍは当該径の２倍に相当する。これを踏まえ、図２を参照すると、貫通電極の径の２倍の位置における応力は、貫通電極の径が５μｍの場合と１０μｍの場合とで略同等であることが判る。以上より、ドレイン電流変化率が±１０％以上となる従来のＫＯＺの範囲は、貫通電極を中心として、貫通電極の周縁から貫通電極の径（直径）の２倍までの範囲であると規定することができる。

以上を踏まえて、本実施形態における貫通電極及びその周囲の様子は、図５のようになる。
ｎＭＯＳトランジスタ１２Ａａ，１２Ａｂ，１２Ａｃは、応力影響領域１０２内において、貫通電極１６を起点とした相異なる方向に位置している。本実施形態では、例えば、ｎＭＯＳトランジスタ１２Ａａ，１２Ａｂ，１２Ａｃの各ゲート電極２１のゲート長（ゲート電極の短手方向の幅）は同一とされている。ｎＭＯＳトランジスタ１２Ａａ，１２Ａｂ，１２Ａｃは全て、これらのチャネル中心部が上記した従来のＫＯＺの範囲内、具体的には本実施形態のＫＯＺ１０１の周縁上に位置するように配置されている。ｎＭＯＳトランジスタ１２Ａａは、貫通電極１６を起点とした第１方向（第１結晶軸Ａ１に平行な方向）に水平配置されている。ｎＭＯＳトランジスタ１２Ａｂは、貫通電極１６を起点とした第２方向（第２結晶軸Ａ２に平行な方向）に垂直配置されている。ｎＭＯＳトランジスタ１２Ａｃは、第１方向と第２方向との間である、貫通電極１６を起点とした第３方向に配置されている。ｎＭＯＳトランジスタ１２Ａａ，１２Ａｂ，１２Ａｃのチャネル領域２０ａ，２０ｂ，２０ｃの各チャネル方向は、全てＳｉ基板１１の第１結晶軸Ａ１の方向と平行とされている。

ｎＭＯＳトランジスタ１２Ａａのゲート幅Ｗ１と、ｎＭＯＳトランジスタ１２Ａｂのゲート幅Ｗ２と、ｎＭＯＳトランジスタ１２Ａｃのゲート幅Ｗ３との関係は、以下のようになる。
Ｗ１＜Ｗ３＜Ｗ２

ゲート幅Ｗ１，Ｗ２，Ｗ３は、例えば図３の関係から規定される値である。ここで、仮想的に、貫通電極の応力影響領域の周縁にチャネル中心部が位置するトランジスタを考える。このトランジスタについて、所期のトランジスタ特性を得ることができるゲート幅をＷ₀とする。本実施形態では、ｎＭＯＳトランジスタ１２Ａａ，１２Ａｂ，１２Ａｃは、これらのチャネル中心部がＫＯＺ１０１の周縁上に位置するように配置される。ＫＯＺ１０１の周縁は、貫通電極の周縁から２μｍ程度に位置している。そうすると、図３によれば、貫通電極の周縁からの距離が２μｍである水平配置のｎＭＯＳトランジスタでは、ドレイン電流が２０％程度増加しているため、ｎＭＯＳトランジスタ１２Ａａは、チャネル幅を０．８Ｗ₀程度とすれば良い。貫通電極の周縁からの距離が２μｍである垂直配置のｎＭＯＳトランジスタでは、ドレイン電流が２０％程度減少しているため、ｎＭＯＳトランジスタ１２Ａｂは、チャネル幅を１．２Ｗ₀程度とすれば良い。ｎＭＯＳトランジスタ１２Ａｃは、チャネル幅を０．８Ｗ₀と１．２Ｗ₀との中間値程度とすれば良い。このようにｎＭＯＳトランジスタ１２Ａａ，１２Ａｂ，１２Ａｃを配置することにより、図６に示すように、ｎＭＯＳトランジスタ１２Ａａ，１２Ａｂ，１２Ａｃのドレイン電流が略一定値の範囲内に抑えられる。

このように本実施形態では、ゲート幅の調節によりトランジスタの貫通電極からの離間距離に依らずにドレイン電流が略一定値の範囲内に抑えられ、従来のＫＯＺ内にもトランジスタを配置することができる。本実施形態のＫＯＺは、従来のＫＯＺよりも狭くなる。上述したように、本実施形態による半導体装置におけるＫＯＺは貫通電極の周縁から２μｍ程度の範囲内である。

従来の半導体装置のＫＯＺ１１１を図７（ａ）に、本実施形態による半導体装置のＫＯＺ１０１を図７（ｂ）にそれぞれ示す。本実施形態による半導体装置では、従来の半導体装置に比べて、ＫＯＺの面積が約７８％程度低減する。このように本実施形態では、ｎＭＯＳトランジスタ１２Ａａ，１２Ａｂ，１２Ａｃを、そのトランジスタ特性を劣化させることなく、従来のＫＯＺ内で貫通電極１６の近傍に配置することが可能となり、半導体装置の更なる小型化・高集積化が実現する。

（半導体装置の製造方法）
次いで、本実施形態による半導体装置の製造方法について説明する。図８〜図９は、本実施形態による半導体装置において、貫通電極により発生する応力の影響を受けると評価される範囲である応力影響領域内のＭＯＳトランジスタを形成する諸工程を示す概略平面図である。図１０は、貫通電極を形成する諸工程を示す概略断面図である。

図１の第１半導体チップについては、先ず、Ｓｉ基板１１上にＭＯＳトランジスタ１２を形成する。以下、ＭＯＳトランジスタ１２のうち、貫通電極の応力影響領域１０２内に配置されるＭＯＳトランジスタ１２Ａ（ｎＭＯＳトランジスタ１２Ａａ，１２Ａｂ，１２Ａｃ）の形成方法について詳述する。

先ず、図８に示すように、Ｓｉ基板１１上に素子分離構造２５を形成する。
詳細には、Ｓｉ基板１１の面指数（１００）の表面に、例えばＳＴＩ法により、素子分離領域に溝を形成し、当該溝内をシリコン酸化物等の絶縁物で充填して素子分離構造２５を形成する。これにより、Ｓｉ基板１１上でチャネル領域２０ａ，２０ｂ，２０ｃが画定される。

チャネル領域２０ａ，２０ｂ，２０ｃは、Ｓｉ基板１１上の貫通電極の応力影響領域１０２内において、これらのチャネル中心部３０がＫＯＺ１０１の周縁に位置するように形成される。ＫＯＺ１０１は、貫通電極に起因して、貫通電極の周囲でトランジスタを配置することができない排他領域であり、形成予定部位１６ａの周囲に規定されている。

チャネル領域２０ａ，２０ｂ，２０ｃは、矩形状とされており、その下辺（及び上辺）がＳｉ基板１１の第１結晶軸Ａ１（方位指数＜１１０＞）の方向と平行となるように形成される。チャネル領域２０ａは水平配置される。チャネル領域２０ｂは垂直配置される。チャネル領域２０ｃは、チャネル領域２０ａ，２０ｂ間に配置される。本実施形態では、チャネル領域２０ａ，２０ｂ，２０ｃの各辺ａ，ｂ，ｃは、例えば図３の関係に基づいて、ａ＜ｃ＜ｂを満たす所定値とされる。

続いて、図９に示すように、ゲート電極２１、ソース領域２２、及びドレイン領域２３を形成する。
詳細には、先ず、チャネル領域２０ａ，２０ｂ，２０ｃの全面にシリコン酸化膜等を形成し、その上に多結晶シリコン膜又は金属膜等を形成して、これらを電極形状にパターニングする。以上により、チャネル領域２０ａ，２０ｂ，２０ｃ上にそれぞれ、ゲート絶縁膜を介したゲート電極２１が形成される。ゲート電極２１は、長手方向がチャネル領域２０ａ，２０ｂ，２０ｃの各辺ａ，ｂ，ｃと平行に形成され、チャネル領域２０ａ，２０ｂ，２０ｃでゲート幅Ｗ１，Ｗ２，Ｗ３が規定される。ゲート幅Ｗ１は辺ａと、ゲート幅Ｗ２は辺ｂと、ゲート幅Ｗ３は辺ｃとそれぞれ同値である。

次に、ゲート電極１２ａの両側におけるチャネル領域２０ａ，２０ｂ，２０ｃの表層に、所定の導電型の不純物、ここではｎ型不純物である例えばリン（Ｐ）又は砒素（Ａｓ）等をイオン注入等で導入する。アニール処理を行い、導入された不純物を活性化する。以上により、チャネル領域２２ａ，２０ｂ，２０ｃにおける各ゲート電極２１の側方に、それぞれソース領域２２及びドレイン領域２３が形成される。
以上により、ｎＭＯＳトランジスタ１２Ａａ，１２Ａｂ，１２Ａｃが形成される。

続いて、図１のように、ゲート電極２１を覆うように層間絶縁膜１４を形成する。層間絶縁膜１４を貫通してゲート電極２１、ソース領域２２、又はドレイン領域２３と導通する接続部２９を形成する。

続いて、Ｓｉ基板１１及び層間絶縁膜１４を貫通する貫通電極１６及びその側面の絶縁膜１５を形成する。
先ず、図１０（ａ）に示すように、Ｓｉ基板１１及び層間絶縁膜１４の形成予定部位１６ａに貫通孔（第１貫通孔）１０を形成する。詳細には、Ｓｉ基板１１の表面にレジストマスクを形成し、このレジストマスクを用いてＳｉ基板１１及び層間絶縁膜１４をエッチングする。これにより、横断面が略円形状の貫通孔１０が形成される。レジストマスクはウェット処理又はアッシング処理により除去される。

次に、図１０（ｂ）に示すように、貫通孔１０を絶縁材料２６で埋め込む。
詳細には、ＣＶＤ法等により、貫通孔１０を埋め込むように、Ｓｉ基板１１上に絶縁材料２６を堆積する。絶縁材料２６としては、例えばシリコン酸化物を用いる。ＮＳＣやＦＳＧ等の低誘電率材料や有機シロキサン等の有機絶縁材料を用いても良い。

次に、図１０（ｃ）に示すように、Ｓｉ基板１１上の絶縁材料２６を平坦化する。
詳細には、例えば化学機械研磨法（Chemical-Mechanical Polishing：ＣＭＰ法）により、Ｓｉ基板１１上の絶縁材料２６を研磨する。これにより、Ｓｉ基板１１上の絶縁材料２６が除去され、貫通孔１０内のみを充填するように、表面が平坦化された絶縁材料２６が残存する。

次に、図１０（ｄ）に示すように、絶縁材料２６に貫通孔２７を形成する。
詳細には、Ｓｉ基板１１の表面にレジストマスクを形成し、このレジストマスクを用いて絶縁材料２６をエッチングする。これにより、貫通孔（第２貫通孔）２７が形成される。貫通孔２７は、絶縁材料２６の中央部位に、その横断面形状が略円形状に形成される。このとき、貫通孔２７の側面に絶縁膜１５が形成される。レジストマスクはウェット処理又はアッシング処理により除去される。

次に、図１０（ｅ）に示すように、貫通孔２７を導電材料２８で埋め込む。
詳細には、メッキ法等により、貫通孔２７を埋め込むように、Ｓｉ基板１１上に導電材料２８を堆積する。導電材料２８としては、例えば銅（Ｃｕ）を用いる。

次に、図１０（ｆ）に示すように、Ｓｉ基板１１上の導電材料２８を平坦化する。
詳細には、例えばＣＭＰ法により、Ｓｉ基板１１上の導電材料２８を研磨する。これにより、Ｓｉ基板１１上の導電材料２８が除去され、貫通孔２７内のみを充填するように、表面が平坦化された導電材料２８が残存する。この導電材料２８により、貫通電極１６が形成される。

続いて、図１の多層配線層１３を形成する。多層配線層１３の各層を構成する配線１３ａ及びビア１３ｂは、例えばＣｕを材料として形成される。最下層（図１では最上層）の配線１３ａは、接続部２９を介してＭＯＳトランジスタ１２と電気的に接続される。最下層の配線１３ａには、貫通電極１６の一端が電気的に接続される。最上層（図１では最下層）の配線１３ａには、接続用パッド１３ｃを介してハンダバンプ１３ｄが設けられる。

図１の第２半導体チップ２については、多層配線層１７を形成する。多層配線層１７の各層を構成する配線１７ａ及びビア１７ｂは、例えばＣｕを材料として形成される。最下層の配線１７ａにはハンダバンプ１７ｃが設けられ、ハンダバンプ１７ｃに貫通電極１６の他端が電気的に接続される。
以上により、貫通電極１６を介して第１半導体チップ１の多層配線層１３と第２半導体チップ２の多層配線層１７とが電気的に接続された半導体装置が形成される。

以上説明したように、本実施形態によれば、貫通電極１６が設けられたＳｉ基板１１におけるＫＯＺ１０１を狭くして、更なる小型化・高集積化を可能とする半導体装置が実現する。

−変形例−
以下、本実施形態の諸変形例について説明する。

（変形例１）
本変形例では、本実施形態と同様の半導体装置を開示するが、貫通電極の応力影響領域内に配置されるＭＯＳトランジスタがｐＭＯＳトランジスタである点で本実施形態と相違する。
図１１は、本実施形態の変形例１による半導体装置において、貫通電極及びその周囲の様子を示す概略平面図である。

本変形例の半導体装置では、応力影響領域１０２内のＭＯＳトランジスタはｐＭＯＳトランジスタであり、これらをｐＭＯＳトランジスタ１２Ｂａ，１２Ｂｂ，１２Ｂｃとする。ｐＭＯＳトランジスタ１２Ｂａ，１２Ｂｂ，１２Ｂｃは、矩形状のチャネル領域２０ａ，２０ｂ，２０ｃにゲート電極２１、ソース領域３１、及びドレイン領域３２が形成されている。ソース領域３１及びドレイン領域３２は、チャネル領域２０ａ，２０ｂ，２０ｃのゲート電極２１の両側の部位にｐ型不純物、例えばホウ素（Ｂ）がイオン注入等で導入されてなるものである。本変形例では、例えば、ｐＭＯＳトランジスタ１２Ｂａ，１２Ｂｂ，１２Ｂｃの各ゲート電極２１のゲート長は同一とされている。

ｐＭＯＳトランジスタ１２Ｂａ，１２Ｂｂ，１２Ｂｃは、応力影響領域１０２内において、貫通電極１６を起点とした相異なる方向に位置している。ｎＭＯＳトランジスタ１２Ｂａ，１２Ｂｂ，１２Ｂｃは全て、これらのチャネル中心部が上記した従来のＫＯＺの範囲内、具体的には本実施形態のＫＯＺ１０１の周縁上に位置するように配置されている。ｐＭＯＳトランジスタ１２Ｂａは、貫通電極１６を起点とした第１方向（第１結晶軸Ａ１に平行な方向）に水平配置されている。ｐＭＯＳトランジスタ１２Ｂｂは、貫通電極１６を起点とした第２方向（第２結晶軸Ａ２に平行な方向）に垂直配置されている。ｐＭＯＳトランジスタ１２Ｂｃは、第１方向と第２方向との間である、貫通電極１６を起点とした第３方向に配置されている。ｐＭＯＳトランジスタ１２Ｂａ，１２Ｂｂ，１２Ｂｃのチャネル領域２０ａ，２０ｂ，２０ｃの各チャネル方向は、全てＳｉ基板１１の第１結晶軸Ａ１の方向と平行とされている。

ｐＭＯＳトランジスタでは、チャネル中心部の貫通電極からの距離とドレイン電流変動との関係は、本実施形態の図３に示したｎＭＯＳトランジスタとは逆の関係となる。即ち、水平配置では、ｐＭＯＳトランジスタのドレイン電流は、チャネル中心部が貫通電極の周縁に近いほど減少傾向となる。垂直配置では、ｐＭＯＳトランジスタのドレイン電流は、チャネル中心部が貫通電極の周縁に近いほど増加傾向となる。本変形例では、貫通電極から及ぼされる応力の影響で変動するドレイン電流変化率に合わせて、トランジスタのゲート幅を増減させる。具体的には、ドレイン電流変化率が増加傾向である場合には、ゲート幅を同じ絶対値の比率で減少させる。一方、ドレイン電流変化率が減少傾向である場合には、ゲート幅を同じ絶対値の比率で増加させる。このように、応力影響領域内にトランジスタを配置する場合、貫通電極とトランジスタとの離間距離、トランジスタの配置、半導体層（半導体基板）の結晶軸方向を考慮し、トランジスタのゲート幅を適宜調節して最適化する。これにより、ドレイン電流変動が抑制されてトランジスタの貫通電極からの離間距離に依らずにドレイン電流を略一定と見做せる範囲内に抑えられる。

ｐＭＯＳトランジスタ１２Ｂａのゲート幅Ｗ１と、ｐＭＯＳトランジスタ１２Ｂｂのゲート幅Ｗ２と、ｐＭＯＳトランジスタ１２Ｂｃのゲート幅Ｗ３との関係は、以下のようになる。
Ｗ２＜Ｗ３＜Ｗ１

本変形例では、本実施形態と同様に、ｐＭＯＳトランジスタ１２Ｂａ，１２Ｂｂ，１２Ｂｃこれらのチャネル中心部がＫＯＺ１０１の周縁上に位置するように配置される。そうすると、貫通電極の応力影響領域の周縁にチャネル中心部が位置すると仮定したトランジスタのゲート幅をＷ₀として、ｐＭＯＳトランジスタ１２Ｂａのチャネル幅を１．２Ｗ₀程度、ｐＭＯＳトランジスタ１２Ｂｂのチャネル幅を０．８Ｗ₀程度とすれば良い。このようにｐＭＯＳトランジスタ１２Ｂａ，１２Ｂｂ，１２Ｂｃを配置することにより、ｐＭＯＳトランジスタ１２Ｂａ，１２Ｂｂ，１２Ｂｃのドレイン電流が略一定値の範囲内に抑えられる。

本変形例による半導体装置では、ゲート幅の調節によりトランジスタの貫通電極からの離間距離に依らずにドレイン電流が略一定値の範囲内に抑えられ、従来のＫＯＺ内にもトランジスタを配置することができる。即ち本変形例では、そのＫＯＺが従来のＫＯＺよりも狭くなる。具体的には、本実施形態と同様に、本変形例による半導体装置では、従来の半導体装置に比べて、ＫＯＺの面積が約７８％低減する。このように本変形例では、ｐＭＯＳトランジスタ１２Ｂａ，１２Ｂｂ，１２Ｂｃを、そのトランジスタ特性を劣化させることなく、従来のＫＯＺ内で貫通電極１６の近傍に配置することが可能となり、半導体装置の更なる小型化・高集積化が実現する。

（変形例２）
本変形例では、本実施形態と同様の半導体装置を開示するが、貫通電極の応力影響領域内に配置されるＭＯＳトランジスタの配置状態が異なる点で本実施形態と相違する。
図１２は、本実施形態の変形例２による半導体装置において、貫通電極及びその周囲の様子を示す概略平面図である。

本変形例の半導体装置では、応力影響領域１０２内のＭＯＳトランジスタはｎＭＯＳトランジスタであり、これらをｎＭＯＳトランジスタ１２Ｃａ，１２Ｃｂ，１２Ｃｃ，１２Ｃｄ，１２Ｄａ，１２Ｄｂ，１２Ｄｃ，１２Ｄｄとする。ｎＭＯＳトランジスタ１２Ｃａ〜１２Ｃｄ，１２Ｄａ〜１２Ｄｄは、矩形状のチャネル領域３３ａ，３３ｂ，３３ｃ，３３ｄ，３４ａ，３４ｂ，３４ｃ，３４ｄにゲート電極２１、ソース領域２２、及びドレイン領域２３が形成されている。ソース領域２２及びドレイン領域２３は、チャネル領域２０のゲート電極２１の両側の部位にｎ型不純物、例えばリン（Ｐ）又は砒素（Ａｓ）等がイオン注入等で導入されてなるものである。本変形例では、例えば、ｎＭＯＳトランジスタ１２Ｃａ〜１２Ｃｄ，１２Ｄａ〜１２Ｄｄの各ゲート電極２１のゲート長は同一とされている。

ｎＭＯＳトランジスタ１２Ｃａ〜１２Ｃｄ，１２Ｄａ〜１２Ｄｄは、応力影響領域１０２内に設けられている。ｎＭＯＳトランジスタ１２Ｃａ，１２Ｄａは、これらのチャネル中心部が上記した従来のＫＯＺの範囲内、具体的には本実施形態のＫＯＺ１０１の周縁上に位置するように配置されている。ｎＭＯＳトランジスタ１２Ｃｂ〜１２Ｃｄ，１２Ｄｂ〜１２Ｄｄは、これらのチャネル中心部がＫＯＺ１０１の外側に位置するように配置されている。ｎＭＯＳトランジスタ１２Ｃａ〜１２Ｃｄは、貫通電極１６を起点とした第１方向、ここでは第１結晶軸Ａ１の方向に並んで水平配置されている。ｎＭＯＳトランジスタ１２Ｄａ〜１２Ｄｄは、貫通電極１６を起点とした、第１方向とは異なる第２方向、ここでは第２結晶軸Ａ２の方向に並んで垂直配置されている。ｎＭＯＳトランジスタ１２Ｃａ〜１２Ｃｄ，１２Ｄａ〜１２Ｄｄのチャネル領域３３ａ〜３３ｄ，３４ａ〜３４ｄのチャネル方向は、全てＳｉ基板１１の第１結晶軸Ａ１の方向と平行とされている。

本変形例では、貫通電極から及ぼされる応力の影響で変動するドレイン電流変化率に合わせて、トランジスタのゲート幅を増減させる。具体的には、ドレイン電流変化率が増加傾向である場合には、ゲート幅を同じ絶対値の比率で減少させる。一方、ドレイン電流変化率が減少傾向である場合には、ゲート幅を同じ絶対値の比率で増加させる。このように、応力影響領域内にトランジスタを配置する場合、貫通電極とトランジスタとの離間距離、トランジスタの配置、半導体層（半導体基板）の結晶軸方向を考慮し、トランジスタのゲート幅を適宜調節して最適化する。これにより、ドレイン電流変動が抑制されてトランジスタの貫通電極からの離間距離に依らずにドレイン電流を略一定と見做せる範囲内に抑えられる。

水平配置されたｎＭＯＳトランジスタ１２Ｃａ〜１２Ｃｄのゲート幅Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１４の関係は、以下のようになる。
Ｗ１１＜Ｗ１２＜Ｗ１３＜Ｗ１４
垂直配置されたｎＭＯＳトランジスタ１２Ｄａ〜１２Ｄｄのゲート幅Ｗ２１，Ｗ２２，Ｗ２３，Ｗ２４の関係は、以下のようになる。
Ｗ２４＜Ｗ２３＜Ｗ２２＜Ｗ２１

ゲート幅Ｗ１１〜Ｗ１４，Ｗ２１〜Ｗ２４は、例えば図３の関係から規定される値である。
このようにｎＭＯＳトランジスタ１２Ｃａ〜１２Ｃｄ，１２Ｄａ〜１２Ｄｄを配置することにより、ｎＭＯＳトランジスタ１２Ｃａ〜１２Ｃｄ，１２Ｄａ〜１２Ｄｄのドレイン電流が略一定値の範囲内に抑えられる。

本変形例による半導体装置では、ゲート幅の調節によりトランジスタの貫通電極からの離間距離に依らずにドレイン電流が略一定値の範囲内に抑えられ、従来のＫＯＺ内にもトランジスタを配置することができる。即ち本変形例では、そのＫＯＺが従来のＫＯＺよりも狭くなる。本変形例では、ｎＭＯＳトランジスタ１２Ｃａ〜１２Ｃｄ，１２Ｄａ〜１２Ｄｄを、そのトランジスタ特性を劣化させることなく貫通電極１６の近傍に配置することが可能となり、半導体装置の更なる小型化・高集積化が実現する。

（変形例３）
本変形例では、本実施形態と同様の半導体装置を開示するが、貫通電極の応力影響領域内に配置されるＭＯＳトランジスタの配置状態が異なる点で本実施形態と相違する。
図１３は、本実施形態の変形例３による半導体装置において、貫通電極及びその周囲の様子を示す概略平面図である。

本変形例の半導体装置では、応力影響領域１０２内のＭＯＳトランジスタはｎＭＯＳトランジスタであり、これらをｎＭＯＳトランジスタ１２Ｅａ，１２Ｅｂ，１２Ｅｃ，１２Ｅｄ，１２Ｆａ，１２Ｆｂ，１２Ｆｃ，１２Ｆｄとする。ｎＭＯＳトランジスタ１２Ｅａ〜１２Ｅｄ，１２Ｆａ〜１２Ｆｄは、矩形状のチャネル領域３５ａ，３５ｂ，３５ｃ，３５ｄ，３６ａ，３６ｂ，３６ｃ，３６ｄにゲート電極２１、ソース領域２２、及びドレイン領域２３が形成されている。ソース領域２２及びドレイン領域２３は、チャネル領域２０のゲート電極２１の両側の部位にｎ型不純物、例えばリン（Ｐ）又は砒素（Ａｓ）等がイオン注入等で導入されてなるものである。本変形例では、例えば、ｎＭＯＳトランジスタ１２Ｅａ〜１２Ｅｄ，１２Ｆａ〜１２Ｆｄの各ゲート電極２１のゲート長は同一とされている。

ｎＭＯＳトランジスタ１２Ｅａ〜１２Ｅｄ，１２Ｆａ〜１２Ｆｄは、応力影響領域１０２内で本実施形態のＫＯＺの外側（ＫＯＺの周縁上を含む）に設けられている。例えばｎＭＯＳトランジスタ１２Ｅａ，１２Ｆａは、これらのチャネル中心部が上記した従来のＫＯＺの範囲内に配置されている。ｎＭＯＳトランジスタ１２Ｅａ〜１２Ｅｄは、貫通電極１６を起点とした第４方向、ここではＳｉ基板１１の方位指数＜１００＞方向に並んで配置されている。ｎＭＯＳトランジスタ１２Ｆａ〜１２Ｆｄも同様に、貫通電極１６を起点とした第４方向に並んで配置されている。ｎＭＯＳトランジスタ１２Ｅａ〜１２Ｅｄのチャネル領域３５ａ〜３５ｄのチャネル方向は、全てＳｉ基板１１の第１結晶軸Ａ１の方向と平行とされている。ｎＭＯＳトランジスタ１２Ｆａ〜１２Ｆｄのチャネル領域３６ａ〜３６ｄのチャネル方向は、全てＳｉ基板１１の第１結晶軸Ａ１の方向と垂直（第２結晶軸Ａ２の方向と平行）とされている。

本変形例では、貫通電極から及ぼされる応力の影響で変動するドレイン電流変化率に合わせて、トランジスタのゲート幅を増減させる。具体的には、ドレイン電流変化率が増加傾向である場合には、ゲート幅を同じ絶対値の比率で減少させる。一方、ドレイン電流変化率が減少傾向である場合には、ゲート幅を同じ絶対値の比率で増加させる。このように、応力影響領域内にトランジスタを配置する場合、貫通電極とトランジスタとの離間距離、トランジスタの配置、半導体層（半導体基板）の結晶軸方向を考慮し、トランジスタのゲート幅を適宜調節して最適化する。これにより、ドレイン電流変動が抑制されてトランジスタの貫通電極からの離間距離に依らずにドレイン電流を略一定と見做せる範囲内に抑えられる。

ｎＭＯＳトランジスタ１２Ｅａ〜１２Ｅｄのゲート幅Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１４の関係は、以下のようになる。
Ｗ１１＜Ｗ１２＜Ｗ１３＜Ｗ１４
ｎＭＯＳトランジスタ１２Ｆａ〜１２Ｆｄのゲート幅Ｗ２１，Ｗ２２，Ｗ２３，Ｗ２４の関係は、以下のようになる。
Ｗ２４＜Ｗ２３＜Ｗ２２＜Ｗ２１

ゲート幅Ｗ１１〜Ｗ１４，Ｗ２１〜Ｗ２４は、例えば図３の関係から規定される値である。
このようにｎＭＯＳトランジスタ１２Ｅａ〜１２Ｅｄ，１２Ｆａ〜１２Ｆｄを配置することにより、ｎＭＯＳトランジスタ１２Ｅａ〜１２Ｅｄ，１２Ｆａ〜１２Ｆｄのドレイン電流が略一定値の範囲内に抑えられる。

本変形例による半導体装置では、ゲート幅の調節によりトランジスタの貫通電極からの離間距離に依らずにドレイン電流が略一定値の範囲内に抑えられ、従来のＫＯＺ内にもトランジスタを配置することができる。即ち本変形例では、そのＫＯＺが従来のＫＯＺよりも狭くなる。本変形例では、ｎＭＯＳトランジスタ１２Ｅａ〜１２Ｅｄ，１２Ｆａ〜１２Ｆｄを、そのトランジスタ特性を劣化させることなく貫通電極１６の近傍に配置することが可能となり、半導体装置の更なる小型化・高集積化が実現する。

なお、変形例２において、応力影響領域１０２内のトランジスタをｐＭＯＳトランジスタとしても良い。この場合、水平配置されたｐＭＯＳトランジスタのゲート幅は、貫通電極１６から離れるほど小さくなる。垂直配置されたｐＭＯＳトランジスタのゲート幅は、貫通電極１６から離れるほど大きくなる。

同様に、変形例３において、応力影響領域１０２内のトランジスタをｐＭＯＳトランジスタとしても良い。この場合、チャネル方向がＳｉ基板１１の第１結晶軸Ａ１の方向と平行とされたｐＭＯＳトランジスタのゲート幅は、貫通電極１６から離れるほど小さくなる。チャネル方向がＳｉ基板１１の第２結晶軸Ａ２の方向と平行とされたｐＭＯＳトランジスタのゲート幅は、貫通電極１６から離れるほど大きくなる。

また、本実施形態及び変形例１〜３において、応力影響領域１０２内のトランジスタとして、ｎＭＯＳトランジスタとｐＭＯＳトランジスタを混合して配置するようにしても良い。この場合、トランジスタの導電型、チャネル方向のＳｉ基板の結晶軸との関係等に依存して、各トランジスタのゲート幅が適宜調節される。

［第２の実施形態］
本実施形態では、半導体基板（半導体層）を貫通する貫通電極を備えた半導体装置がパッケージ基板上に実装された積層半導体装置を開示する。
図１４は、本実施形態による積層半導体装置の構成を示す概略断面図である。なお、第１の実施形態による半導体装置と同様の構成部材等については、同符号を付して詳しい説明を省略する。

この積層半導体装置は、パッケージ基板５０上に半導体装置４０が搭載されている。半導体装置４０は、第１の実施形態及びその変形例１〜３から選ばれた１種の半導体装置であり、本実施形態では第１の実施形態による半導体装置を例示する。半導体装置４０は、パッケージ基板５０上にハンダバンプ４６により電気的に接続されており、パッケージ基板５０の裏面にはハンダバンプ５１が設けられている。ハンダバンプ４６は、径が１５０μｍ程度〜１８０μｍ程度のいわゆるＣ４バンプである。ハンダバンプ５１は、径が５００μｍ程度のいわゆるＢＧＡである。

半導体装置４０は、第１半導体チップ４１及び第２半導体チップ４２を備えており、第１半導体チップ４１上に第２半導体チップ４２が積層されている。
第１半導体チップ４１は、Ｓｉ基板１１、Ｓｉ基板１１上に形成されたＭＯＳトランジスタ１２及びその上に形成された多層配線層１３を有している。Ｓｉ基板１１は、表面のミラー指数である面指数が（１００）とされている。本実施形態では、応力影響領域１０２内のＭＯＳトランジスタはＭＯＳトランジスタ１２Ａとされている。
（図５におけるｎＭＯＳトランジスタ１２Ａａ〜１２Ａｃ）とされている。
Ｓｉ基板１１上には、層間絶縁膜１４が形成されており、Ｓｉ基板１１及び層間絶縁膜１４を貫通する貫通孔１０が形成されている。貫通孔１０内には、絶縁膜１５を介して貫通電極１６が形成されている。

貫通電極１６は、一端が多層配線層１３の下部に設けられた接続用パッド４４と、他端がＳｉ基板１１の下部に設けられた接続用パッド４５とそれぞれ電気的に接続されている。接続用パッド４５とパッケージ基板５０とがハンダバンプ４６で電気的に接続されている。この構造により、第１半導体チップ４１の多層配線層１３とパッケージ基板５０とが、貫通電極１６等を介して電気的に接続されることになる。

第２半導体チップ２は、Ｓｉ基板４７上（図１４では、第２半導体チップ２の上下が逆転しているため、Ｓｉ基板４７下とされている。）に多層配線層１７を有している。
第１半導体チップ４１の多層配線層１３と第２半導体チップ２の多層配線層１７とは、ハンダバンプ４３により電気的に接続されている。ハンダバンプ４３は、径が２０μｍ程度〜３０μｍ程度のいわゆるマイクロバンプである。

以上説明したように、本実施形態によれば、貫通電極１６が設けられたＳｉ基板１１におけるＫＯＺ１０１を狭くして、更なる小型化・高集積化を可能とする積層半導体装置が実現する。

上述した第１の実施形態及びその諸変形例並びに及び第２の実施形態では、半導体装置の半導体基板（半導体層）にＳｉ基板を用い、Ｓｉ基板を貫通する貫通電極を設ける場合について説明したが、この態様に限定されるものではない。例えば、Ｓｉ基板の替わりに他の半導体基板（半導体層）、例えばＧａＮ基板、ＧａＡｓ基板、ＩｎＰ基板、ＳｉＧｅ基板等に適用することができる。これらの半導体基板を用いる場合でも、半導体基板は互いに直交する第１結晶軸及び第２結晶軸を有しており、貫通電極の応力が及ぶ範囲である応力影響領域が同様に規定される。そこで、貫通電極の応力影響領域内に、第１の実施形態及びその諸変形例から選ばれた１種の態様の、ゲート幅が適宜調節されたトランジスタを設ける。この構成を採ることにより、貫通電極が設けられた半導体基板におけるＫＯＺを狭くして、更なる小型化・高集積化を可能とする半導体装置が実現する。

なお、上述した第１の実施形態及びその諸変形例並びに及び第２の実施形態、上記の半導体基板（半導体層）について、第１結晶軸及び第２結晶軸等は、Ｘ線回折（X‐ray diffraction：ＸＲＤ）法やラマン分光法等の手法により見出すことができる。

以下、半導体装置及びその製造方法の諸態様について、付記としてまとめて記載する。

（付記１）半導体層と、
前記半導体層を貫通する貫通電極と、
ゲート幅が相異なる第１トランジスタ及び第２トランジスタと
を備えており、
前記第１トランジスタ及び前記第２トランジスタは、双方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の４倍までの範囲内に、且つ少なくとも一方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の２倍までの範囲内に、チャネル中心部が位置するように配置されていることを特徴とする半導体装置。

（付記２）前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が平行であることを特徴とする付記１に記載の半導体装置。

（付記３）前記第１トランジスタは、前記貫通電極を起点とした第１方向に配置されており、
前記第２トランジスタは、前記貫通電極を起点とした、前記第１方向とは異なる第２方向に配置されていることを特徴とする付記１又は２に記載の半導体装置。

（付記４）前記第１トランジスタは、チャネル方向が前記貫通電極からの応力方向と平行となるように配置され、
前記第２トランジスタは、チャネル方向が前記貫通電極からの応力方向と直交するように配置されていることを特徴とする付記２又は３に記載の半導体装置。

（付記５）前記第１トランジスタ及び前記第２トランジスタが共にｎ型トランジスタであり、
前記第１トランジスタは、前記第２トランジスタよりもゲート幅が小さいことを特徴とする付記４に記載の半導体装置。

（付記６）前記第１トランジスタ及び前記第２トランジスタが共にｐ型トランジスタであり、
前記第２トランジスタは、前記第１トランジスタよりもゲート幅が小さいことを特徴とする付記４に記載の半導体装置。

（付記７）前記第１トランジスタ及び前記第２トランジスタは、前記貫通電極を起点とした所定の方向に並んで配置されていることを特徴とする付記１又は２に記載の半導体装置。

（付記８）前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が共に前記貫通電極からの応力方向と平行となるように配置されていることを特徴とする付記７に記載の半導体装置。

（付記９）前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が共に前記貫通電極からの応力方向と垂直となるように配置されていることを特徴とする付記７に記載の半導体装置。

（付記１０）前記第１トランジスタ及び前記第２トランジスタが共にｎ型トランジスタであり、
前記第１トランジスタは、前記第２トランジスタよりも前記貫通電極からの距離が近く、前記第２トランジスタよりもゲート幅が小さいことを特徴とする付記８に記載の半導体装置。

（付記１１）前記第１トランジスタ及び前記第２トランジスタが共にｎ型トランジスタであり、
前記第１トランジスタは、前記第２トランジスタよりも前記貫通電極からの距離が近く、前記第２トランジスタよりもゲート幅が大きいことを特徴とする付記９に記載の半導体装置。

（付記１２）前記第１トランジスタ及び前記第２トランジスタが共にｐ型トランジスタであり、
前記第１トランジスタは、前記第２トランジスタよりも前記貫通電極からの距離が近く、前記第２トランジスタよりもゲート幅が大きいことを特徴とする付記８に記載の半導体装置。

（付記１３）前記第１トランジスタ及び前記第２トランジスタが共にｐ型トランジスタであり、
前記第１トランジスタは、前記第２トランジスタよりも前記貫通電極からの距離が近く、前記第２トランジスタよりもゲート幅が小さいことを特徴とする付記９に記載の半導体装置。

（付記１４）前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が共に前記半導体層の１つの結晶軸の方向と平行であることを特徴とする付記１〜１３のいずれか１項に記載の半導体装置。

（付記１５）前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が相異なることを特徴とする付記１に記載の半導体装置。

（付記１６）前記第１トランジスタは、チャネル方向が前記半導体層の第１結晶軸の方向と平行であり、
前記第２トランジスタは、チャネル方向が前記半導体層の前記第１結晶軸の方向と直交する第２結晶軸の方向と平行であることを特徴とする付記１５に記載の半導体装置。

（付記１７）前記第１トランジスタ及び前記第２トランジスタは、共にｎ型トランジスタ又はｐ型トランジスタであることを特徴とする付記１５又は１６に記載の半導体装置。

（付記１８）半導体層上に、ゲート幅が相異なる第１トランジスタ及び第２トランジスタを形成する工程と、
前記半導体層を貫通する貫通電極を形成する工程と
を含み、
前記第１トランジスタ及び前記第２トランジスタは、双方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の４倍までの範囲内に、且つ少なくとも一方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の２倍までの範囲内に、チャネル中心部が位置するように形成されることを特徴とする半導体装置の製造方法。

（付記１９）前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が平行であることを特徴とする付記１８に記載の半導体装置の製造方法。

（付記２０）前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が相異なることを特徴とする付記１８に記載の半導体装置の製造方法。

（付記２１）前記第１トランジスタは、前記貫通電極を起点とした第１方向に配置されており、
前記第２トランジスタは、前記貫通電極を起点とした、前記第１方向とは異なる第２方向に配置されていることを特徴とする付記１８又は１９に記載の半導体装置の製造方法。

（付記２２）前記第１トランジスタは、チャネル方向が前記貫通電極からの応力方向と平行となるように配置され、
前記第２トランジスタは、チャネル方向が前記貫通電極からの応力方向と直交するように配置されていることを特徴とする付記２１に記載の半導体装置の製造方法。

（付記２３）前記第１トランジスタ及び前記第２トランジスタは、前記貫通電極を起点とした所定の方向に並んで配置されていることを特徴とする付記１８又は１９に記載の半導体装置の製造方法。

１，４１ 第１半導体チップ
２，４２ 第２半導体チップ
１０，２７ 貫通孔
１１，４７ Ｓｉ基板
１２，１２Ａ ＭＯＳトランジスタ
１２Ａａ，１２Ａｂ，１２Ａｃ，１２Ｃａ，１２Ｃｂ，１２Ｃｃ，１２Ｃｄ，１２Ｄａ，１２Ｄｂ，１２Ｄｃ，１２Ｄｄ，１２Ｅａ，１２Ｅｂ，１２Ｅｃ，１２Ｅｄ，１２Ｆａ，１２Ｆｂ，１２Ｆｃ，１２Ｆｄ ｎＭＯＳトランジスタ
１２Ｂａ，１２Ｂｂ，１２Ｂｃ ｐＭＯＳトランジスタ
１３，１７ 多層配線層
１３Ａ，１４，１７Ａ 層間絶縁膜
１３ａ，１７ａ 配線
１３ｂ，１７ｂ ビア
１３ｃ 接続用パッド
１３ｄ，１７ｃ ハンダバンプ
１５ 絶縁膜
１６ 貫通電極
１６ａ 形成予定部位
１７ｃ，４６，４３，５１ ハンダバンプ
２０，２０ａ，２０ｂ，２０ｃ，３３ａ，３３ｂ，３３ｃ，３３ｄ，３４ａ，３４ｂ，３４ｃ，３４ｄ，３５ａ，３５ｂ，３５ｃ，３５ｄ，３６ａ，３６ｂ，３６ｃ，３６ｄ チャネル領域
２１ ゲート電極
２２，３１ ソース領域
２３，３２ ドレイン領域
２４ ゲート絶縁膜
２５ 素子分離構造
２６ 絶縁材料
２８ 導電材料
２９ 接続部
３０ チャネル中心部
４０ 半導体装置
４４，４５ 接続用パッド
５０ パッケージ基板
１０１，１１１ ＫＯＺ
１０２ 応力影響領域

Claims (13)

1. 半導体層と、
   前記半導体層を貫通する貫通電極と、
   ゲート幅が相異なる第１トランジスタ及び第２トランジスタと
   を備えており、
   前記第１トランジスタ及び前記第２トランジスタは、双方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の４倍までの範囲内に、且つ少なくとも一方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の２倍までの範囲内に、チャネル中心部が位置するように配置されていることを特徴とする半導体装置。
2. 前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が平行であることを特徴とする請求項１に記載の半導体装置。
3. 前記第１トランジスタは、前記貫通電極を起点とした第１方向に配置されており、
   前記第２トランジスタは、前記貫通電極を起点とした、前記第１方向とは異なる第２方向に配置されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１トランジスタは、チャネル方向が前記貫通電極からの応力方向と平行となるように配置され、
   前記第２トランジスタは、チャネル方向が前記貫通電極からの応力方向と直交するように配置されていることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記第１トランジスタ及び前記第２トランジスタは、前記貫通電極を起点とした所定の方向に並んで配置されていることを特徴とする請求項１又は２に記載の半導体装置。
6. 前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が共に前記貫通電極からの応力方向と平行となるように配置されていることを特徴とする請求項５に記載の半導体装置。
7. 前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が共に前記貫通電極からの応力方向と垂直となるように配置されていることを特徴とする請求項５に記載の半導体装置。
8. 前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が共に前記半導体層の１つの結晶軸の方向と平行であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が相異なることを特徴とする請求項１に記載の半導体装置。
10. 前記第１トランジスタは、チャネル方向が前記半導体層の第１結晶軸の方向と平行であり、
    前記第２トランジスタは、チャネル方向が前記半導体層の前記第１結晶軸の方向と直交する第２結晶軸の方向と平行であることを特徴とする請求項９に記載の半導体装置。
11. 半導体層上に、ゲート幅が相異なる第１トランジスタ及び第２トランジスタを形成する工程と、
    前記半導体層を貫通する貫通電極を形成する工程と
    を含み、
    前記第１トランジスタ及び前記第２トランジスタは、双方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の４倍までの範囲内に、且つ少なくとも一方が前記半導体層上で前記貫通電極を中心とした前記貫通電極の周縁から前記貫通電極の径の２倍までの範囲内に、チャネル中心部が位置するように形成されることを特徴とする半導体装置の製造方法。
12. 前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が平行であることを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記第１トランジスタ及び前記第２トランジスタは、チャネル方向が相異なることを特徴とする請求項１１に記載の半導体装置の製造方法。

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