JP2018124524A - アクティブマトリクス基板 - Google Patents

Abstract

【課題】 大面積アクティブマトリクス基板を作製するには、大型基板を扱える製造装置を導入しなければならず、大掛かりな初期投資が必要となる。また、初期投資を抑え別基板で作成したトランジスタ回路基板を大型基板へ転写・実装する方法も提唱されているが、アクティブマトリクスの解像度向上と共に実装箇所の大幅な増加や実装に求められる位置精度などが高くなり、実装工程に要する時間や実装歩留まり低下などによるコストアップが問題となっている。更に現在、可撓性基板を高精度に転写することが求められている。【解決手段】アスペクト比が１：１以上の長方形をしたフレキシブル基板上に形成された回路基板を輪転式転写装置にて連続的に大型基板上の所定の箇所へ転写していく。特に、回路基板を短冊状に繋げておけば、転写回数を大幅に減らし精度良く可撓性基板を転写すことができる。【選択図】図１

Description

本発明は、大面積のアクティブマトリクス基板に係り、詳しくはアクティブマトリクスで駆動や読み出しができる自発光型表示装置、液晶表示装置、エレクトロクロミック表示装置、自発光型照明装置、センサーデバイス、多点センサーデバイス、多機能センサーデバイスおよび、その製造方法に関する。

近年、液晶ディスプレイを中心に薄膜トランジスタで形成されたアクティブマトリクス型デバイスの普及が進み、様々な分野に浸透してきた。高精細化や大型化など用途に応じて技術の進化も激しくなり、アクティブマトリクスのフレキシブル化という機能面での技術革新が進んでいる。例えば、アクティブマトリクス型の表示装置としては、液晶方式が現在の主流となっており、中小型ディスプレイを中心に有機ＥＬを採用した方式もシェアを伸ばしている。またＬＥＤを使用したディスプレイも屋外用途中心に大型ディスプレイとして増加傾向にあるが、ＬＥＤを発光素子として使用した表示装置はパッシブマトリクス型でありアクティブマトリクス型で駆動されている例は殆ど無い。

アクティブマトリクス型デバイスの新しい分野として、交通機関や小売店等で紙に代わる広告媒体としてディスプレイを使用するデジタルサイネージ市場の拡大が期待されている。現在は、小型のディスプレイによる電車内での広告や情報発信、小売店でのＰＯＰ広告的な使われ方が主流だが、大型ディスプレイにデジタルサイネージに対する潜在的なニーズが高い。大型商業施設や繁華街或はイベント会場にて、ロケーションや消費者の行動状況に応じた映像系広告や販促情報さらにはイベント・サービスの案内等を大型のディスプレイを用いて発信することにより消費行動を促進することが検討されている。大型ディスプレイによる広告効果の高さは実証実験等でも確認されている。
ディスプレイ以外では、圧力センサー等をアクティブマトリクス上に形成して、歩行時や運動時の荷重移動を観察するアプリケーション等の提案も行われている。

特開２０１２−２２７５１４

しかしながら、既存のアクティブマトリクス技術では、大きなガラス基板上に製造する性格上、大型化に伴い製造設備コストが急激に上昇するうえ、製造可能なサイズに上限が存在する。例えば超大型サイネージ向けディスプレイ等を実現する場合では、４０〜１００インチ程度の液晶ディスプレイを複数組み合わせることで大型化させているが、筐体全体の重量増や屋外等への設置性が乏しいことなどから広く普及するに至っていない。そのため、屋内外等で使用する超大型のディスプレイはＬＥＤディスプレイが主流となってきている。しかし、現状の技術ではパッシブマトリクス駆動方式で専用の駆動回路がセットで設置されるため、ディスプレイユニットの高精細化、軽量・薄型化が困難であり、基板のフレキシブル性（以後、可撓性）への制約にもなっている。

これを解決する方法として、半導体基板上に作製された１または複数の駆動回路が形成されたドライバＩＣ上に１または複数のＬＥＤを積層して一体化しかつ、トランジスタの誤動作の対策まで含まれた画素チップが提唱されている（特許文献１）。本方式では、ドライバＩＣ単位で高精細にデバイスを実装可能であるうえ、複数画素を纏めて転写・実装することが可能となりＲＧＢ個別や１画素毎に実装する場合と比べて実装工程を大幅に短縮できる。しかしながら、デバイス実装エリアを含んだ複数画素分の大きさが有るドライバＩＣを実装していくため、大型化した場合の軽量・薄型化や可撓性が犠牲になる。更に、非常に複雑な形状をドライバＩＣ上に作製しマイクロＬＥＤ等のデバイスを積層しなければならず製造工程も非常に複雑となる。また、各チップを例えば、平版上の仮転写基板単位毎に転写を繰り返さなければならず、隣り合う画素に対して転写毎に精度高くアライメントしなければならない。

更には、アクティブマトリクスの解像度向上と共に実装箇所の大幅な増加や実装に求められる位置精度なども高くなり、実装工程に要する時間や実装歩留まり低下などによるコストアップが問題となっている。そのうえ、現在、可撓性基板を高精度に転写する技術が切望されている。

このような状況を鑑み、本発明は、複雑な工程を最小限に抑え、アクティブマトリクスを構成する薄膜トランジスタの転写実装工程を更に簡易化する事で大幅に短縮し、軽量・薄膜で可撓性を最大限維持できる超大型アクティブマトリクスを実現するものである。更に、可撓性を最大限維持できることで、既存の大型アクティブマトリクスには無い、新たなアプリケーションの創出に繋げるものである。

基板とその上に形成された、少なくとも第1の電極層、第1の絶縁層、第1の半導体層、第2の電極層を備えた第1の基板、基板とその上に形成された、少なくとも第1の電極層を備えた第2の基板であって、前記第1の基板と前記第2の基板は別々の工程で作製され、前記第1の基板は、前記第2の基板上に実装され電気的に接続されており、かつ、少なくとも１以上のトランジスタで形成された駆動回路が１回路以上備えられた、基板外形のアスペクト比が１：１より大きいアクティブマトリクス基板。

第1の基板は、アスペクト比が１：２以上の長方形であるアクティブマトリクス基板。

第1の基板は、可撓性を有する部材で構成されているアクティブマトリクス基板。

第1の基板の第2の電極層上に開口部を有する第2の絶縁層を更に備えており、第2の基板の第1の電極層上に部品を実装するための開口部を有する第1の絶縁層を更に備えているアクティブマトリクス基板。

基板上に形成された１回路以上の駆動回路は、前記アクティブマトリクスを構成する行方向か列方向の最小構成単位の回路が、１行と複数列もしくは、１列と複数行が複数列もしくは、複数行方向に連続して繰り返し並んで配置されているアクティブマトリクス基板。

第2の基板上には、長方形の形状をした前記第1の基板が行方向もしくは、列方向に連続的に実装されており、行方向に連続的な場合は列方向には離散的に実装され、列方向に連続的な場合は行方向には離散的に実装されているアクティブマトリクス基板。

第1の基板は、アクティブマトリクスを構成する最小構成単位の行および列に相当する領域の境界部分に他基板と接続可能な開口部もしくは、電極を備えているアクティブマトリクス基板。

第１の基板および、第２の基板には、第２の基板へ第１の基板を実装するときに必要な位置情報を認識するための位置情報認識マークを夫々備えているアクティブマトリクス基板。

基板とその上に形成された、少なくとも第1の電極層、第1の絶縁層、第1の半導体層、第2の電極層を備えた第1の基板、基板とその上に形成された、少なくとも第1の電極層を備えた第2の基板であって、第1の基板と第2の基板は別々の工程で作製され、第1の基板は、第2の基板上に実装され電気的に接続されており、第1の基板は、第1の基板を仮固定する仮固定基板が輪転式の版胴に設置されている輪転式の可撓性基板実装装置により第2の基板に実装されるアクティブマトリクス基板の製造方法。

本発明によれば、アクティブマトリックスディスプレイで必要となる行選択線、列選択線、電源線、グランド線等のディスプレイの表示エリア全面に張りめぐらせる配線類、表示素子、画素駆動回路を、各々にとって最も経済効率の高いプロセス方法や密度で形成することができるため、ディスプレイの大型化に伴う製造装置の大型化を限定的にすることが可能になる。

具体的には、薄膜トランジスタなどを作製するための複雑なプロセスを要する第１の基板を、比較的小型の基板を用いて作製できるため、設備投資および製造コストを抑える事ができる。更に、大型の第２の基板は、スクリーン印刷という簡易な方法で製造でき、かつ、薄膜トランジスタなどの複雑なデバイスが無いため、高歩留りで作製することが可能である。また、大型アクティブマトリクスを製造する場合には、第２の基板を貼り合せることで実現可能である。

本発明の第１の実施の形態を示す図面である。 本発明の第２の実施の形態を示す図面である。 本発明の第３の実施の形態を示す図面である。 本発明の第３の実施の形態の実装工程１を示す図面である。 本発明の第３の実施の形態の実装工程２を示す図面である。 本発明の第３の実施の形態の実装工程３を示す図面である。 本発明の第４の実施の形態を示す図面である。 本発明の第４の実施の形態の実装工程１を示す図面である。 本発明の第４の実施の形態の実装工程２を示す図面である。 本発明の第４の実施の形態の実装工程３を示す図面である。 第１の基板104上に形成される画素駆動回路の回路図である。 第１の基板104上に形成される画素駆動回路基板の段面図である。 第２の基板204の断面図である。 第２の基板204に第１の基板104と部品400を実装した断面図である。 第２の基板204を繋ぎ合せて大型アクティブマトリクス基板を作製する方法を示す概念図である。 第１の基板104と第２の基板204を繋ぎ合わせるときの位置情報認識マークの１例を示す概念図である。

先ずは、本発明を実施するための第１の基板100、101、102、103、104（以後、本説明では第１の基板104に統一）と第２の基板200、201、202、203、204、210、211、212、213（以後、本説明では第２の基板204に統一）について詳細を説明する。

最初に、第１の基板104上に図１１に示す２トランジスタ１キャパシタ（２Ｔｒ１Ｃ）構成の薄膜トランジスタで形成された画素駆動回路基板（図１２）を形成する。但し、図１２とそれ以降の図面では簡略化のため１トランジスタの簡略表示にて説明するが、実際には、図１１に代表される回路を構成する要素が入っているものとする。

第１の基板104の構成は、工程中のハンドリング用仮固定基板301（キャリア基板ともいう）上に可撓性を有する樹脂製基板300が形成されているものである。この時、ハンドリング用仮固定基板301としては、無アルカリガラス、石英ガラス、Ｓｉ基板等に代表される寸法安定性の良いリジットな基板なら特に制限されるものではない。
また、可撓性を有する樹脂製基板300としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエーテルサルホン（ＰＥＳ）、ポリエーテルイミド（ＰＥＩ）、ポリフェニレンサルファイド（ＰＰＳ）、全芳香族ポリアミド（別名：アラミド）、ポリフェニレンエーテル（ＰＰＥ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリオキシメチレン（ＰＯＭ、別名：ポリアセタール）、ポリエーテルエーテルケトン（ＰＥＥＫ）、液晶ポリマー（ＬＣＰ）（例：溶融液晶性全芳香族ポリエステル（基本骨格：パラヒドロキシ安息香酸、ビフェノール、フタル酸））、パリレン、金属ホイル基板等が挙げられる。
また、樹脂製基板300の膜厚は１μｍ〜５００μｍで目的に応じて自由に設定でき、より好ましくは１μｍ〜１５０μｍ、最も好ましいのは１μｍ〜５０μｍである。

次に、樹脂基板上300に導電性薄膜310を形成する。導電性薄膜310を形成する方法としては、例えば、スパッタリング法、真空蒸着法に代表されるＰＶＤ法、または、導電性膜材料を含むインクを用いた塗布法により導電性薄膜310を樹脂製基板300上に成膜した後、フォトリソグラフィー法により所定の形状にパターニングを実施することにより形成する方法が挙げられる。
導電性薄膜310を形成する材料としては、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｍｏ、Ｗ、Ｔｉ、Ａｌ、Ｐｄ、Ｐｔ、Ｔａ等の金属、これらの金属の合金、および、これらの金属の化合物が挙げられる。導電性膜を形成する材料としては、導電性が高い材料が好ましい。

また、導電性薄膜310を形成する他の方法としては、例えば、有版印刷法または無版印刷法により、樹脂製基板300上に、所定の形状にパターニングされた導電性薄膜310を直接形成する方法が挙げられる。所定の形状にパターニングされた導電性薄膜310を直接形成することにより工程を簡略化することができる。
有版印刷法または無版印刷法により、所定の形状にパターニングされた導電性薄膜310を直接形成する場合、種々の導電性材料を含むインクを用いることができる。導電性材料を含むインクとしては、導電性の高い材料を含むインクが好ましく、例えば、ＰＥＤＯＴ／ＰＳＳ等の導電性高分子化合物を含むインク、無機材料のナノパーティクル微粒子を分散させた微粒子分散インク、銅塩、銀塩等の金属化合物インクが挙げられる。微粒子分散インクに含まれる微粒子としては、例えば、ナノ−Ａｕ、ナノ−Ａｇ、ナノ−Ｃｕ、ナノ−Ｐｄ、ナノ−Ｐｔ、ナノ−Ｎｉ、ナノ−ＩＴＯ、ナノ−酸化銀、ナノ−酸化銅が挙げられる。ナノ−酸化銀およびナノ−酸化銅を含む微粒子分散インクには、還元剤が含まれていてもよい。

また、めっき法により導電性薄膜310を形成してもよい。めっき法により導電性薄膜310を形成する方法としては、例えば、フォトリソグラフィー法、有版印刷法または無版印刷法により、あらかじめ所定の形状にパターニングされためっきプライマー層を樹脂製基板300上に形成しておき、無電解めっき法、または、無電解めっき法と電解めっき法との組合せにより、所定の位置に導電性薄膜310を形成する方法が挙げられる。

導電性薄膜310の膜厚は特に限定されないが、２０ｎｍ〜１μmであることが好ましく、２０ｎｍ〜３００ｎｍであることがより好ましい。無機材料のナノパーティクル微粒子を分散させた微粒子分散インクを用いて導電性薄膜310を形成する場合、導電性薄膜310の膜厚は、１００ｎｍ〜３００ｎｍであることが好ましく、１５０ｎｍ〜２５０ｎｍであることがより好ましい。微粒子分散インクに含まれる分散剤成分等の残留や導電性薄膜310の成膜後のベーク処理において、ナノパーティクル微粒子が粒子成長することで導電性薄膜310に含まれるナノパーティクル微粒子が不均一となることにより導電性の阻害が発生する可能性があるため、１００ｎｍ以下の膜厚では導電性が低下する可能性があるためである。
一方、銀塩等を用いて導電性薄膜310を形成する場合は、膜厚は２０ｎｍ〜１００ｎｍが好ましく、２０ｎｍ〜６０ｎｍがより好ましい。これは、銀塩などではナノパーティクル微粒子の成長よりも緻密な膜が形成されより薄い膜厚でも導電性が発現するからである。更に薄くできることで、ゲート電極の段差が低くなりその上の絶縁膜の信頼性向上にも寄与できる。

次に、樹脂製基板300および導電性薄膜310の上に、ゲート絶縁膜311を形成する。ゲート絶縁膜311としては、高い比誘電率を有する強誘電体や高分子化合物を含有する有機絶縁膜が好ましい。高い比誘電率を有する強誘電体としては、アルミナ（ＡｌｘＯｙ）、酸化ハフニウム（ＨｆｘＯｙ）に代表される無機の金属化合物があげられる。高分子化合物としては、例えば、ＰＳ樹脂、ＰＶＰ樹脂、ＰＭＭＡ樹脂、含フッ素樹脂、ＰＩ（ポリイミド）樹脂、ＰＣ（ポリカーボネート）樹脂、ＰＶＡ（ポリビニルアルコール）樹脂、パリレン樹脂および、これらの樹脂に含まれる繰り返し単位を複数含む共重合体が挙げられる。これらの中でも、高分子化合物としては、耐溶剤性に代表されるプロセス耐性および安定性に優れるため、架橋性の高分子化合物が好ましい。

ゲート絶縁膜311の膜厚は特に限定されないが、１ｎｍ〜１μmであることが好ましく、２０ｎｍ〜６００ｎｍであることがより好ましく、３０ｎｍ〜２００ｎｍであること
が更に好ましい。

ゲート絶縁膜311を形成するより好ましい構造は、強誘電体と有機絶縁膜の積層膜がより好ましく、アルミナ／ＰＳ樹脂、アルミナ／ＰＶＰ樹脂、アルミナ／ＰＭＭＡ樹脂、アルミナ／含フッ素樹脂、アルミナ／ポリイミド樹脂、アルミナ／ＰＶＡ樹脂、アルミナ／パリレン樹脂などに代表される構造が考えられる。各構造の膜厚は、強誘電体が１０ｎｍ〜５００ｎｍ、有機絶縁膜が１０ｎｍ〜５００ｎｍが好ましく、強誘電体が１０ｎｍ〜５０ｎｍ、有機絶縁膜が１０ｎｍ〜１００ｎｍがより好ましく、強誘電体が１０ｎｍ〜４０ｎｍ、有機絶縁膜が１０ｎｍ〜４０ｎｍが更に好ましい。

ゲート絶縁膜311をパターニングする方法としては、有版印刷法や無判印刷法を用いて直接パターニング形成する方法が好ましい。もしくは、フォトパターナブルな材料を用いる事で、フォトリソグラフィー法を用いてパターニングを行っても良い。更に別の方法として、アルミナなどの無機膜との積層膜をゲート絶縁膜311としている場合などは、工程簡略化のためレーザーアブレーションにより所定の形状に加工しても良い。これらのパターニングは、特に、コンタクトホールを形成する場合などに必要となる。

次にゲート絶縁膜311上に有機半導体薄膜312を形成する。有機半導体薄膜312を形成する方法としては、例えば、有機半導体薄膜312が形成されるべき所定の領域にのみ、選択的に有機半導体薄膜312を形成する材料を成膜する方法が挙げられる。
具体的には、メタルマスク等に代表されるマスクを介して、真空蒸着法に代表されるＰＶ
Ｄ法により有機半導体薄膜312を形成する材料を所定の領域にのみ成膜することによって有機半導体薄膜312を形成する。
さらには、有機半導体薄膜312が形成されるべき所定の領域のみ、開口部を有する樹脂膜を形成し、その後、有機半導体薄膜312を真空蒸着法で一面に形成してもよい。この場合、樹脂膜の開口部は、樹脂製基板300から離間するほどその開口面積が小さくなる逆テーパー形状に形成されていることが好ましい。逆テーパー形状に形成された開口部を有する樹脂膜を用いることにより、開口部内に形成された有機半導体薄膜312、樹脂膜上に形成された有機半導体薄膜312とが切断されることになり、樹脂膜がセパレーターとして好適に機能するためである。

また、有機半導体薄膜312を形成する他の方法としては、例えば、真空蒸着法に代表されるＰＶＤ法、または、有機半導体材料を含むインクを用いた塗布法により有機半導体薄膜312をゲート絶縁膜311上に成膜した後、フォトリソグラフィー法により所定の形状にパターニングを実施することにより形成する方法が挙げられる。

更に、有機半導体薄膜312を形成する他の方法としては、例えば、有版印刷法または無版印刷法により、ゲート絶縁膜311上に、所定の形状にパターニングされた有機半導体薄膜312を直接形成する方法が挙げられる。所定の形状にパターニングされた有機半導体薄膜312を直接形成することにより、有機半導体薄膜312を形成する工程を簡略化することができる。
より高い性能が必要な場合は、無版印刷法を用いた塗布法によりゲート絶縁膜311上全面に１軸方向に配向した有機単結晶膜を成膜し、フォトリソグラフィー法により所定の形状にパターニングされた有機半導体薄膜312を得る方法が最も好ましい。

無版印刷法を用いた塗布法によりゲート絶縁膜311上全面に１軸方向に配向した有機単結晶膜を成膜し、その後、フォトリソグラフィー法により所定の形状にパターニングされた有機半導体薄膜312を形成する場合、種々の有機半導体材料を含むインクを用いることができるが、低分子有機半導体材料を含むインクを用いることが好ましい。また、有機半導体薄膜312を成膜した後に、有機半導体薄膜3112のモルフォロジーを制御するためや有機半導体薄膜312に含まれる溶媒を揮発させるために、焼成処理を実施してもよい。有機半導体薄膜312の膜厚は特に限定されないが、１ｎｍ〜１０００ｎｍであることが好ましく、１ｎｍ〜１００ｎｍであることがより好ましく、１ｎｍ〜５０ｎｍであることが更に好ましい。最良な膜は、膜厚ではなく３〜５分子層以下の結晶膜で有るのがより好ましく、２分子層であるのがもっとも好ましい。

有機半導体材料としては、蒸着により成膜可能な低分子化合物として、例えば、ペンタセン(Pentacene)、銅フタロシアニンが挙げられ、塗布により成膜可能な化合物として、例えば、６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセン(6,13-bis(triisopropylsilylethynyl)pentacene(Tips-Pentacene))、１３，６−Ｎ−スルフィニルアセトアミドペンタセン(13,6-N-sulfinylacetamidopentacene(NSFAAP))、６，１３−ジヒドロ−６，１３−メタノペンタセン−１５−オン(6,13-Dihydro-6,13-methanopentacene-15-one(DMP))、ペンタセン−Ｎ−スルフィニル−ｎ−ブチルカルバマート付加物(Pentacene-N-sulfinyl-n-butylcarbamate adduct)、ペンタセン−Ｎ−スルフィニル−ｔｅｒｔ−ブチルカルバマート(Pentacene-N-sulfinyl-tert-butylcarbamate)等に代表されるペンタセン前駆体、［１］ベンゾチエノ［３，２−ｂ］ベンゾチオフェン([1]Benzothieno[3,2-b]benzothiophene(BTBT))、３,１１-ジデシルジナフト[２,３−ｄ:２’,３’−ｄ’]ベンゾ[１,２−ｂ:４,５−ｂ’]ジチオフェン(3,11-didecyldinaphto[2,3-d:2’,3’-d’]benzo[1,2-b:4,5-b’]dithiophene (C10-DNBDT))、ベンゾビスチアジアゾール骨格を有するもの、ポルフィリン、ベンゾポルフィリン、可溶性基としてアルキル基等を有するオリゴチオフェン等に代表される低分子化合物またはオリゴマー、ポリチオフェン、フルオレンコポリマーやＤ−Ａ構造を有するＩＤＴ−ＢＴ（indacenodithiophene benzothiadiazole）、ＣＤＴ−ＢＴ(Cyclopentadithiophene benzothiadiazole)等に代表される高分子化合物が挙げられる。

次に、ゲート絶縁膜311および有機半導体薄膜312の上に、パターニングされた導電性薄膜315を形成する。この導電性薄膜315によって、有機薄膜トランジスタのソース電極およびドレイン電極が形成される。

導電性薄膜315は、前述の導電性薄膜310と同様の方法で形成することができる。なお、導電性薄膜315の形成は、導電性薄膜310の形成と同じ方法で形成しても異なる方法で形成してもよい。また必要に応じて有機半導体薄膜312と導電性薄膜315の間に、有機半導体薄膜312と導電性薄膜315をオーミック接合させるための電荷注入層313、314を設けても良い。

導電性薄膜315の膜厚（すなわち、有機薄膜トランジスタのソース電極およびドレイン電極の膜厚）は特に限定されないが、２０ｎｍ〜１μｍであることが好ましく、２０ｎｍ〜６００ｎｍであることがより好ましく、２０ｎｍ〜５００ｎｍであることが更に好ましい。

次に、ゲート絶縁膜311、有機半導体薄膜312と導電性薄膜315上に保護膜316を形成する。 保護膜316を形成する方法としては、例えば、真空蒸着法に代表されるＰＶＤ法、ＡＬＤ(atomic layer deposition)法に代表されるＣＶＤ法、保護層材料を含むインクを用いた塗布法により保護層316を成膜した後、フォトリソグラフィー法により所定の形状にパターニングを実施することにより形成する方法が挙げられる。また、保護層316を形成する他の方法としては、例えば、有版印刷法または無版印刷法により、所定の形状にパターニングされた保護膜316を直接形成する方法が挙げられる。所定の形状にパターニングされた保護層316を直接形成することにより、保護層316を形成する工程を簡略化することができる。
これらの中では、有版印刷法または無版印刷法により、所定の形状にパターニングされた保護層316を直接形成する方法が好ましい。更に別の方法として、レーザーアブレーションにより所定の箇所に穴を開けパターニングを実施しても良い。

有版印刷法または無版印刷法により、所定の形状にパターニングされた保護層316を直接形成する場合、種々の保護層材料を含むインクを用いることができる。保護層材料を含むインクとしては、例えば、無機材料を含む分散インク、ＳＯＧ（スピンオングラス）材料、低分子保護層材料を含むインク、高分子保護層材料を含むインクが挙げられるが、高分子保護層材料を含むインクが好ましい。

保護膜316を形成する材料としては、例えば、上記のインクに含まれる材料、ＳＯＧ材料のほか、前述のゲート絶縁膜311において例示した材料と同様のものが挙げられる。

保護膜316の膜厚は特に限定されないが、５０ｎｍ〜５μmであることが好ましく、５００ｎｍ〜３．０μmであることがより好ましい。

最後に、保護層316上に上部電極318を形成することにより画素駆動回路が形成された第１の基板が完成する。上部電極318を形成する方法は特に限定されないが、例えば、フォトリソグラフィー法、有版印刷法および無版印刷法が挙げられ、中でも有版印刷法の一つであるスクリーン（孔版）印刷法を用いる方法が好ましい。
その他の方法としては、親撥性を利用した導電性インクの塗り分けを利用して上部電極318をパターニングする方法を用いても良い。
このようにして、第１の基板104を形成することができる。

ここで、第１の基板104を構成する最小構成単位の行および列に相当する領域（１ピクセル）毎の境界部分に他基板と接続可能な開口部もしくは、電極を備えている構成を本発明はとっている。これは、第１の基板104の一部に欠陥があった場合、欠陥があった箇所のみ未欠陥の第１の基板104により選択的にリペアができるようにするためである。

次に第２の基板204（図１３）を作製する。第２の基板204の作製は第１の基板104と同様にキャリア基板に固定されていてもよいし、ロール to ロールでプロセスを実施しても良く、その時の最も最適な方法を用いることができる。

最初に、第２の基板204を構成するベース基板500上に電極パターン510を形成する。電極パターン510をパターン形成する方法としてはスクリーン印刷法が最も好ましいが、フォトリソグラフィー法を用いてパターニングしても良い。その後、適宜、焼成工程等を経る事で電極パターン510を得る。

次にその上に基板端の端子部、第１の基板104と部品400を実装する位置に開口がある絶縁膜パターン520をパターン形成する。絶縁膜パターン520をパターン形成する方法としてはスクリーン印刷法が最も好ましいが、スリットコート塗布やスピンコートで塗布を行い、フォトリソグラフィー法やレーザーアブレーションを用いてパターニングしても良い。この工程もまた、適宜、焼成工程等を経る事で絶縁膜パターン520を得る。
この工程を経ることで、第２の基板204が完成する。

次に第２の基板204上へ第１の基板104と部品400を実装する（図１４）。実装する方法としては、一般的なチップマウンタ装置を用いて実装を行っても良い。第２の基板204上へ第１の基板104と部品400を固定化する方法については、予め実装する位置に接着剤600をスクリーン印刷法などでパターン形成していても良い。更に実装前後にスクリーン印刷で第１の基板104と部品400を実装する箇所に焼結前のＡｇペースト610を塗布しておき、実装後に焼結させることで実装部品を固定化しても良い。
最も最良な実装方法は、接着剤600を予め第１の基板104と部品400の実装箇所に塗布しておき、その上に先ずはフェイスアップにて第１の基板104を実装し固定化、次にＡｇペースト610をスクリーン印刷にて第１の基板104の端子部と第２の基板204上に設けられた第１の基板104と接続するための接続端子を跨ぐ様に印刷し、更に同じ工程で部品400を実装するための接続端子部分にもＡｇペースト610をパターン形成しておく。次にフェイスアップ方向にて部品400を実装し、最後に例えば１００℃３０分、Ａｇペースト610を乾燥させる。これにより、第２の基板204上への部品の実装は完了する。

ところで、第２の基板204の大きさは、基本的にプリント回路基板のワークサイズに合わせて設定しても良く、その方が、スクリーン印刷機などの製造装置の導入に際して特別な仕様を入れ込む必要が無くなる。例えば、銅張積層板は１０００（１０２０）×１０００（１０２０）ｍｍか１０００（１０２０）×１２００（１２２０）ｍｍと最大サイズが決まっており、これを４分割して５００（５１０）×５００（５１０）ｍｍ□のワークサイズやそれ以下のワークサイズとして使う事ができる。

次に、第２の基板204同士を貼り合せて大型ディスプレイを作製する場合について説明する。５００×５００ｍｍ□基板を列方向や行方向に複数枚貼り合せる事で大型アクティブマトリクスＬＥＤディスプレイを実現することができるが、この時の第２の基板204同士を接続する接合面700は、少なくとも電極端子部には導電性を有する接着剤710を用いて接着を行い、それ以外の基板部分は、樹脂製の接着剤720で接続されていることが好ましい（図１５（ａ））。もしくは、各パネル端に磁石730等を用いた接合機構7400があり、ワンタッチで各基板間が接続されるのが最も好ましい（図１５（ｂ））。

以下、図面を参照して本発明の第１の実施形態について詳細に説明する。尚、以後の説明では、アクティブマトリクスを構成する最小単位の1行、1列の領域を１画素もしくは、１ピクセル、その１ピクセルを構成する更に小さい単位をサブピクセルと記述する。

本第１の実施の形態を図１に示す。図１は、本発明の最小単位の構成を示すものである。第１の基板の１ピクセルを表す100、第２の基板の１ピクセルを示す200、第１の基板を実装した形の第２の基板の１ピクセル210、実際に第１の基板が実装された第２の基板211を示す。

特徴は、第１の基板100のアスペクト比が１：１より大きい、１：１．５の長方形であり、かつ、第２の基板の１ピクセルを示す200の少なくとも行もしくは列方向１辺と同じ長さで構成されている物である。このような構成をとることで、第２の基板211上に実装したときに、１方向に連続的に第１の基板が並ぶような構成をとることができる。

次に、前記第１の実施形態の変形例である第２の実施形態について説明する。

本第２の実施の形態を図２に示す。図２は、各サブピクセルに対応する駆動回路を構成する第１の基板101、102、103、第２の基板のピクセルを構成する第２の基板のサブピクセル201、202、203、第２の基板のサブピクセルに第１の基板のサブピクセルの駆動回路を実装した形を示す212、実際に第２の基板へ実装した形態を示す213を示す。

本第２の実施形態の特徴は、各サブピクセルの駆動回路101、102、103の配置領域を繋ぎ合わせた形がアスペクト比１：２以上、この場合は、１：３の長方形となり、第１の実施の形態と同じように、１ピクセルで見た時、行もしくは列方向１辺と同じ長さで構成されている。このような構成をとることで、第２の基板213上に実装したときに、１方向に連続的に第１の基板が並ぶような構成をとることができる。

ここで第１の実施の形態および、第２の実施の形態で示した１方向に連続的に第１の基板が並ぶような構成をとることで得られる効果について図３から図６をもちいて説明する。本実施の形態は、第１の実施の形態および、第２の実施の形態を実現するための製造方法に関する薄膜トランジスタを貼り合せる為のものである。

図３は、第１の基板104が集積されて形成されているマザー基板と第１の基板104が実装されている第２の基板204を示している。前記第１の実施の形態および第２の実施の形態で示した第１の基板104は、縦横１辺のアスペクト比が１：１より大きい長方形をしている。この中には、第２の実施の形態で示した通り１ピクセル内のサブピクセル等も含まれている。この様な構成をとることで、第１の基板104を第２の基板204へ実装するとき、第１の基板104上に例えばＲＧＢサブピクセルが含まれた構成の場合、各サブピクセルに対応する薄膜トランジスタを別々で実装する場合に比べて、１行もしくは、１列辺りの実装時間が１／３となる。更に本発明では、ピクセル辺りのアスペクト比１：６以上の長方形とした場合は、２ピクセル以上のピクセルを含む事となり実装時間は１／６以下となる。より好ましくは、アスペクト比１：９以上である。例えば、第１の基板104上に形成された０．２×０．２ｍｍのサブピクセルを１ピクセルで考えた場合、ディスプレイ等の１ピクセルは大体正方形で構成されているため０．２×０．２ｍｍをそれぞれ３倍にした０．６×０．６ｍｍのピクセルに対して０．２×０．６ｍｍの３サブピクセルを実装すれば良い。この０．２×０．２ｍｍサブピクセル領域の薄膜トランジスタを２００×２００ｍｍ（有効成膜面積１８０×１８０ｍｍ）のマザー基板上に作製した場合、９００×３００ピクセル（９００×９００サブピクセル）を形成できる。これを、１×３００ピクセルの短冊状に切り出して第１の基板104とし第２の基板204へ短冊状の単位で１行と複数列もしくは、１列と複数行を実装していくことで、１度に３００ピクセル（９００サブピクセル）を転写実装できる。これで１行もしくは、１列辺りの実装時間は１／９００となる。

より実装時間を短縮する方法としては、実装工程で用いる仮転写基板のサイズと薄膜トランジスタを作製するマザー基板のサイズが同じかそれ以上のサイズとし、マザー基板上に作製される第１の基板104全てを一度に仮転写基板に転写する。この原理を図４から図６を用いて説明する。

図４(a)はマザー基板上に作製された第１の基板104のアレイを示している。図４(b)は、仮転写基板付き版胴500に第１の基板104が仮転写されている様子を示している。図４(c)は、仮転写基板付き版胴500から第２の基板204へ第１の基板104が転写されている様子を示している物である。
図５と図６は、第１の基板104がマザー基板の長さ分、第２の基板204へ転写された後、仮転写基板付き版胴500が１行分シフトして連続的に転写実装工程を繰り返している様子を示している。この図４(b)、図４(c)、図５、図６の工程を繰り返すことで、図３に示した第１の基板104が実装された第２の基板204を得る事ができる。

上記図４から図６を用いた説明では3行3列の3回転写実装による9行3列で説明したが、
上記２００×２００ｍｍマザー基板上に形成された第１の基板104を転写実装する場合について説明する。上記に示した様に、２００×２００ｍｍ（有効成膜面積１８０×１８０ｍｍ）上には１度に１×３００ピクセルの短冊状の第１の基板104を９００行もしくは、９００列作製することができる。ここで、仮転写基板付き版胴500の面積を２００×２００ｍｍマザー基板と同じ面積とした場合、１ピクセル０．６×０．６ｍｍに対して第１の基板104は１行もしくは１列辺り０．２×０．６ｍｍであるため、９００×３００ピクセル分の第１の基板104を仮転写基板付き版胴500に仮転写できる。従って、３：１のピッチで転写をすれば良いため、３００行もしくは、３００列を１回で転写する事ができる。この様にすることで、実装工程の時間を１／９０，０００に減らすことが可能である。この場合は、１度に３００行もしくは３００列転写が行えるので、行もしくは、列方向に０．６ｍｍピッチで離散的に実装を繰り返すことで、９００行もしくは９００列を形成できる２００×２００ｍｍ基板で連続３回実装工程を実施することができ、実装工程を更に効率化でき実装時間を短縮できる。

本方式の更なる特徴を説明すると、第１の基板104を短冊状にすることでハンドリング時の基板面積を大きくできるので、可撓性基板上に作製された薄膜トランジスタ基板でもハンドリング性を損なわずに転写実装でき、更にその実装する方法として、印刷装置の輪転機を応用することで非常に簡易的な装置構成で実装することが可能となる点である。また、輪転機の方式を用いることで、従来方式に比べて第２の基板204と線接触で転写実装を行えるため、短冊状の面積が大きな基板を実装する場合でも、基板転写時に第１の基板104と第２の基板204の間に泡が噛み込む等の不良を最小限に抑えることができ、実装工程の信頼性を高くすることができる。

このように、本発明の方式を使う事で大型アクティブマトリクスを既存の方式と違った方法で作る事が可能となる。更には、本発明の第１の実施の形態および、第２の実施の形態で示した第１の基板104を用いる事で実装工程の時間を大幅に短縮することが可能となる。

更に、図３〜図６で説明した第３の実施の形態の変形例について図７から図１０をもちいながら説明する。本実施の形態は、第１の実施の形態および、第２の実施の形態を実現するための製造方法に関する薄膜トランジスタを貼り合せる為のものである。

図７に、第１の基板104と第１の基板104が実装されている第２の基板204を示す。第３の実施の形態との違いは、第１の基板104が本発明の最小構成である１ピクセル単位で区切られている事である。
図８(a)はマザー基板上に作製された第１の基板104のアレイを示している。図８(b)は、仮転写基板付き版胴500に第１の基板104が仮転写されている様子を示している。図８(c)は、仮転写基板付き版胴500から第２の基板204へ第１の基板104が転写されている様子を示している物である。
図９と図１０は、第１の基板104がマザー基板の長さ分、第２の基板204へ転写された後、仮転写基板付き版胴500が１行分シフトして連続的に転写実装工程を繰り返している様子を示している。この図８(b)、図８(c)、図９、図１０の工程を繰り返すことで、図７に示した第１の基板104が実装された第２の基板204を得る事ができる。
この様に、本発明の最小構成単位である本実施の形態でも、第３の実施の形態で示した方法を使う事で同様の効果を得ることができる。

このような行もしくは、列方向に離散的な形で第２の基板204に第１の基板104を実装するには、従来の方法では、一度、薄膜トランジスタを吸着もしくは、仮接着させるための仮固定基板に転写する部分のみを吸着して転写する。そのフローを簡単に示すと、転写毎に（１）アライメント→（２）吸着→（３）移動→（４）アライメント→（５）転写→（６）移動の６サイクルを繰り返す。
一方、本発明の方式によるプロセスフローを簡単に説明すると、（１）アライメント→（２）吸着→（３）移動→（４）アライメント→（５）転写→（６）移動→（７）転写→（８）移動という形になる。本フローは、従来方式と最初の６サイクルは同じだが、その後、（７）転写→（８）移動の２サイクルを繰り返すのみで転写を実施する事ができ、転写効率を大幅に向上させることができる。その大きな要因は、本発明で用いられる転写対象物が可撓性基板上に形成された薄膜トランジスタのため、基板を折り曲げることが可能であり、これを転写する場合には、輪転印刷装置を応用した輪転式転写装置を用いる事ができることによる。輪転式印刷装置と同様に輪転式転写装置は、一度、Ｘ，Ｙ，θのアライメントを実施した後は、基板を新たに置き換えない限り移動が１方向のため、装置の繰り返し精度を高めておけばアライメントが大きく狂う事は無いからである。

また、より高速で正確な位置への繰り返し転写を実現するため、第１の基板104と第２の基板204に位置情報を認識するための位置情報認識マークを夫々備えている事が望ましい。これらを備える事により、高速に転写用版胴やステージが移動しても画像認識を用いる事で高い繰り返し精度を確保することができるからである。
本機構を備える事で、繰り返し位置精度を±100μｍ以下に抑える事が好ましく、より好ましくは、±50μｍ以下、最も最良なものは、±10μｍ以下である。
位置情報認識マークの形状は、設計者が自由に設定することができる。例えば、第1の基板104には●、第２の基板204には第１の基板104の●を内包する〇の様な物を設けても良い。（図１６）

（作用及び効果）
本実施の形態によれば、高性能有機ＴＦＴと大型アクティブマトリクス基板を構成する基板を別々の基板上で独立に作製したものを実装し組み合わせることでアクティブマトリクスを実現できることを示した。本発明により、実装に掛かるコストを最小限に抑える事ができるようになり、大型のアクティブマトリクス基板を低コストで作製することが可能となる。更に、実装する高性能有機ＴＦＴに動作不良がある場合には、別途、不良個所にのみ良品の第１の基板104を実装することでリペアが可能である。

１００、１０１、１０２、１０３、１０４ 第１の基板
２００、２０１、２０２、２０３ サブピクセル単位の第２の基板
２０４、２１０、２１１、２１２、２１３ 第２の基板
５００ 仮転写基板付き版胴
３００ 樹脂製基板
３０１ ハンドリング用の仮固定基板
３１０ 第１の基板上の有機ＴＦＴのゲート電極
３１１ 第１の基板上の有機ＴＦＴのゲート絶縁膜
３１２ 第１の基板上の有機ＴＦＴの有機半導体膜
３１３ 第１の基板上の有機ＴＦＴのソース電極部の電荷注入層
３１４ 第１の基板上の有機ＴＦＴのドレイン電極部の電荷注入層
３１５ 第１の基板上の有機ＴＦＴの配線層、ソース電極、ドレイン電極
３１６ 第１の基板上の有機ＴＦＴの絶縁膜
３１７ 第１の基板上の有機ＴＦＴ配線層間の接続をとるためのコンタクトホール
３１８ 第１の基板上の有機ＴＦＴの上部電極層
３２１ 第１の基板の電極パッドで行選択線と接続する
３２２ 第１の基板の電極パッドで列選択線と接続する
３２３ 第１の基板の電極パッドで電源線もしくは、ＬＥＤの陰極と接続する
３２５ 第１の基板の電極パッドでグランド線もしくは、ＬＥＤの陽極と接続する
３５０ 第１の基板における選択用ＴＦＴ
３６０ 第１の基板における駆動用ＴＦＴ
３７０ 第１の基板における保持用容量素子
５００ 第２の基板
５１０ 第２の基板上の電極パターン
５２０ 第２の基板上の絶縁膜パターン
６００ 第１の基板および部品等を実装するための接着剤
６１０ Ａｇペースト
７００ 基板同士の接合面
７１０ 基板同士を接合するための導電性を有する接着剤
７２０ 基板同士を接合するための樹脂製の接着剤
７３０ 磁石
７４０ 接合機構

Claims (12)

1. 基板とその上に形成された、少なくとも第1の電極層、第1の絶縁層、第1の半導体層、第2の電極層を備えた第1の基板、
   基板とその上に形成された、少なくとも第1の電極層を備えた第2の基板であって、
   前記第1の基板と前記第2の基板は別々の工程で作製され、
   前記第1の基板は、前記第2の基板上に実装され電気的に接続されており、かつ、
   少なくとも１以上のトランジスタで形成された駆動回路が１回路以上備えられた、基板外形のアスペクト比が１：１より大きいことを特徴とするアクティブマトリクス基板。
2. 前記第1の基板は、アスペクト比が１：２以上の長方形であることを特徴とする請求項1に記載のアクティブマトリクス基板。
3. 少なくとも前記第1の基板は、可撓性を有する部材で構成されている事を特徴とする請求項１と２に記載のアクティブマトリクス基板。
4. 前記第1の基板の前記第2の電極層上に開口部を有する第2の絶縁層を更に備えており、
   前記第2の基板の第1の電極層上に部品を実装するための開口部を有する第1の絶縁層を更に備えていることを特長とする請求項１から３に記載のアクティブマトリクス基板
5. 前記第1の基板上に形成された１回路以上の駆動回路は、前記アクティブマトリクスを構成する行方向か列方向の最小構成単位の回路が、１行と複数列もしくは、１列と複数行が複数列もしくは、複数行方向に連続して繰り返し並んで配置されている事を特徴とする請求項１と４に記載のアクティブマトリクス基板。
6. 前記第2の基板上には、長方形の形状をした前記第1の基板が行方向もしくは、列方向に連続的に実装されており、
   行方向に連続的な場合は列方向には離散的に実装され、列方向に連続的な場合は行方向には離散的に実装されている事を特徴とする請求項１から５に記載のアクティブマトリクス基板。
7. 前記第1の基板は、アクティブマトリクスを構成する最小構成単位の行および列に相当する領域の境界部分に他基板と接続可能な開口部もしくは、電極を備えている事を特徴とする請求項１から６に記載のアクティブマトリクス基板。
8. 前記第2の基板上には、前記第1の基板の他に自発光素子が実装されている、請求項１から７に記載のアクティブマトリクス基板。
9. 前記第2の基板上には、前記第1の基板の他に液晶素子もしくは、エレクトロクロミック素子が実装されている請求項１から８に記載のアクティブマトリクス基板。
10. 前記第2の基板上には、前記第1の基板の他にセンサーデバイスが実装されている、請求項１から９に記載のアクティブマトリクス基板。
11. 前記第１の基板および、前記第２の基板には、前記第２の基板へ前記第１の基板を実装するときに必要な位置情報を認識するための位置情報認識マークを夫々備えている事を特長とする請求項１から１０に記載のアクティブマトリクス基板。
12. 基板とその上に形成された、少なくとも第1の電極層、第1の絶縁層、第1の半導体層、第2の電極層を備えた第1の基板、
    基板とその上に形成された、少なくとも第1の電極層を備えた第2の基板であって、
    前記第1の基板と前記第2の基板は別々の工程で作製され、
    前記第1の基板は、前記第2の基板上に実装され電気的に接続されており、
    前記第1の基板は、前記第1の基板を仮固定する仮固定基板が輪転式の版胴に設置されている輪転式の可撓性基板実装装置により前記第2の基板に実装される、
    アクティブマトリクス基板の製造方法。