JP2018117081A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
窒化ガリウム（ＧａＮ）をはじめとするIII族窒化物を用いた半導体装置（半導体デバイス、半導体素子）を製造する際、III族窒化物系のｐ型半導体をイオン注入によって形成する技術が、特許文献１に開示されている。特許文献１の技術では、窒化ガリウム系のｎ型半導体層の上にスルー絶縁膜を形成した後、例えば、絶縁膜やレジストからなるイオン注入用マスクを形成して、イオン注入によって半導体層にｐ型不純物を注入している。 Patent Document 1 discloses a technique for forming a group III nitride-based p-type semiconductor by ion implantation when manufacturing a semiconductor device (semiconductor device, semiconductor element) using group III nitride such as gallium nitride (GaN). 1 is disclosed. In the technique of Patent Document 1, after a through insulating film is formed on a gallium nitride-based n-type semiconductor layer, for example, an ion implantation mask made of an insulating film or a resist is formed, and p is formed on the semiconductor layer by ion implantation. Type impurities are implanted.
ところで、イオン注入用マスクは、酸化シリコン（ＳｉＯ２）からなる絶縁膜を用いた場合、以下の工程により形成することができる。 By the way, the ion implantation mask can be formed by the following steps when an insulating film made of silicon oxide (SiO 2 ) is used.
工程１：半導体層の上に酸化シリコン（ＳｉＯ２）からなる絶縁膜を形成する。
工程２：絶縁膜の上に、レジストパターンを形成する。
工程３：ドライエッチング又はウェットエッチングにより、絶縁膜を開口させる。
Step 1: An insulating film made of silicon oxide (SiO 2 ) is formed on the semiconductor layer.
Step 2: A resist pattern is formed on the insulating film.
Step 3: Open the insulating film by dry etching or wet etching.
しかし、酸化シリコン（ＳｉＯ２）からなる絶縁膜を用いてイオン注入用マスクを形成する場合には、工程１においてIII族窒化物系の半導体層の表面がシリコン（Ｓｉ）で汚染されるおそれがあった。このような場合には、ｐ型不純物のイオン注入の際に、半導体層にｐ型不純物とともに酸化シリコン（ＳｉＯ２）中のシリコン（Ｓｉ）が打ち込まれてしまい、半導体装置の導電性の制御が困難になるおそれがあった。また、工程３において、ドライエッチングにより酸化シリコン（ＳｉＯ２）からなる絶縁膜を開口させる場合には、半導体層の表面にドライエッチングによるダメージが生じるおそれがあった。また、工程３において、フッ酸（ＨＦ）等を用いたウェットエッチングにより酸化シリコン（ＳｉＯ２）からなる絶縁膜を開口させる場合には、ウェットエッチングの等方性によって、絶縁膜の開口を所望のサイズに制御することが困難になるおそれがあった。そのため、酸化シリコン（ＳｉＯ２）からなる絶縁膜をイオン注入用マスクとして用いると、半導体層に所望のサイズのｐ型半導体領域を形成することが困難な場合があった。 However, when an ion implantation mask is formed using an insulating film made of silicon oxide (SiO 2 ), the surface of the group III nitride semiconductor layer may be contaminated with silicon (Si) in step 1. there were. In such a case, at the time of ion implantation of the p-type impurity, silicon (Si) in silicon oxide (SiO 2 ) is implanted into the semiconductor layer together with the p-type impurity, and the conductivity of the semiconductor device is controlled. There was a risk of difficulty. In Step 3, when an insulating film made of silicon oxide (SiO 2 ) is opened by dry etching, the surface of the semiconductor layer may be damaged by dry etching. Further, in the step 3, when the insulating film made of silicon oxide (SiO 2 ) is opened by wet etching using hydrofluoric acid (HF) or the like, the opening of the insulating film is desired due to the isotropic property of the wet etching. There was a risk that it would be difficult to control the size. Therefore, when an insulating film made of silicon oxide (SiO 2 ) is used as an ion implantation mask, it may be difficult to form a p-type semiconductor region having a desired size in the semiconductor layer.
また、レジストをイオン注入用マスクとして用いる場合には、例えば、５００℃のような比較的高温下でイオン注入が行われると、レジストが変形するおそれがあった。そのため、レジストをイオン注入用マスクとして用いると、半導体層に所望のサイズのｐ型半導体領域を形成することが困難な場合があった。 Further, when a resist is used as an ion implantation mask, if the ion implantation is performed at a relatively high temperature such as 500 ° C., the resist may be deformed. Therefore, when a resist is used as an ion implantation mask, it may be difficult to form a p-type semiconductor region having a desired size in the semiconductor layer.
そのため、イオン注入用マスクを用いてIII族窒化物系の半導体層にｐ型不純物をイオン注入する技術において、半導体層に汚染やダメージが与えられることを抑制しつつ、イオン注入用マスクの開口のサイズを制御可能な技術が求められていた。そのほか、半導体装置の製造方法においては、低コスト化、微細化、製造の容易化などが望まれていた。 Therefore, in the technique of ion-implanting p-type impurities into a group III nitride semiconductor layer using an ion implantation mask, the semiconductor layer is prevented from being contaminated or damaged, and the opening of the ion implantation mask is suppressed. A technology capable of controlling the size was demanded. In addition, in the manufacturing method of the semiconductor device, it is desired to reduce the cost, miniaturize, and facilitate the manufacturing.
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms.
（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この製造方法は；III族窒化物から主に成り第１の方向に沿って広がる半導体層の上に、イオン注入用マスクを形成するイオン注入用マスク形成工程と；前記イオン注入用マスクが形成された半導体層に、イオン注入によってｐ型不純物を注入するイオン注入工程と、を備え；前記イオン注入用マスク形成工程は；（ａ）前記半導体層の上に、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）の少なくとも一つから主になる第１層と、耐アルカリ性を有する金属から主になる第２層と、を順に積層する工程と；（ｂ）前記第２層の上にレジストパターンを形成する工程と；（ｃ）前記レジストパターンの上から前記第２層をドライエッチングして、第２マスク層を形成する工程と；（ｄ）アルカリ性溶液によって、前記第１の方向において、前記第１層の端部の位置が、前記第２マスク層の端部の位置と同じ又は前記第２マスク層の端部の位置よりも内側になるように前記第１層をウェットエッチングして、第１マスク層を形成する工程と、を備える。この形態によれば、第１層は酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）の少なくとも一つから主になるため、III族窒化物からなる半導体層の表面がシリコン（Ｓｉ）によって汚染されることを抑制することができる。また、ドライエッチング時には、第１層が半導体層の保護層として機能するため、半導体層にダメージが導入されることを抑制することができる。また、第２マスク層はドライエッチングによって形成されるため、第２マスク層の開口を所望のサイズに制御することができる。また、第２マスク層は耐アルカリ性を有するため、第２マスク層の形状がウェットエッチングによって変化することを抑制することができる。そのため、イオン注入用マスクを用いたイオン注入によって、半導体層に所望のサイズのｐ型半導体領域を形成することができ、微細化された半導体装置を製造することができる。 (1) According to an aspect of the present invention, a method for manufacturing a semiconductor device is provided. The manufacturing method includes: an ion implantation mask forming step of forming an ion implantation mask on a semiconductor layer mainly made of group III nitride and extending along the first direction; and the ion implantation mask is formed. An ion implantation step of implanting p-type impurities into the semiconductor layer by ion implantation; the ion implantation mask formation step; (a) aluminum oxide (Al 2 O 3 ) on the semiconductor layer; Laminating a first layer mainly composed of at least one of aluminum nitride (AlN) and aluminum oxynitride (AlON) and a second layer mainly composed of a metal having alkali resistance; (b) Forming a resist pattern on the second layer; (c) dry etching the second layer from above the resist pattern to form a second mask layer; and (d) a. The position of the end portion of the first layer is the same as the position of the end portion of the second mask layer or inward of the position of the end portion of the second mask layer in the first direction. The first layer is wet-etched to form a first mask layer. According to this embodiment, the first layer is mainly composed of at least one of aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and aluminum oxynitride (AlON). It is possible to suppress the surface from being contaminated by silicon (Si). In addition, since the first layer functions as a protective layer for the semiconductor layer during dry etching, it is possible to suppress the introduction of damage to the semiconductor layer. Further, since the second mask layer is formed by dry etching, the opening of the second mask layer can be controlled to a desired size. Further, since the second mask layer has alkali resistance, it is possible to suppress the shape of the second mask layer from being changed by wet etching. Therefore, a p-type semiconductor region having a desired size can be formed in the semiconductor layer by ion implantation using an ion implantation mask, and a miniaturized semiconductor device can be manufactured.
（２）上記形態の製造方法において、前記耐アルカリ性を有する金属は、６０℃、２２質量％の水酸化テトラメチルアンモニウム（ＴＭＡＨ）に浸漬した場合のエッチングレートが、５ｎｍ／ｍｉｎ未満の性質を有してもよい。この形態によれば、第２マスク層の形状が、ウェットエッチングによって変化することを抑制することができる。 (2) In the manufacturing method of the above aspect, the metal having alkali resistance has a property that the etching rate when immersed in tetramethylammonium hydroxide (TMAH) at 60 ° C. and 22% by mass is less than 5 nm / min. May be. According to this form, it is possible to suppress the shape of the second mask layer from being changed by wet etching.
（３）上記形態の製造方法において、前記耐アルカリ性を有する金属は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）の少なくとも一つであってもよい。この形態によれば、第２マスク層の形状が、ウェットエッチングによって変化することを抑制することができる。 (3) In the manufacturing method of the above aspect, the alkali-resistant metal is at least one of titanium (Ti), zirconium (Zr), hafnium (Hf), vanadium (V), chromium (Cr), and manganese (Mn). It may be one. According to this form, it is possible to suppress the shape of the second mask layer from being changed by wet etching.
（４）上記形態の製造方法において、前記工程（ｄ）では、前記第１の方向において、前記第１層の端部の位置と、前記第２マスク層の端部の位置と、の差が、前記第２マスク層の膜厚の半分以下になるように前記第１層をウェットエッチングして前記第１マスク層を形成してもよい。この形態によれば、第２マスク層が第１マスク層から剥離することを抑制することができる。また、イオン注入の方向が第１マスク層と第２マスク層とが積層される方向に対して傾斜する場合に、第２マスク層の開口の内側に位置する半導体層にイオンが注入されることを抑制することができる。 (4) In the manufacturing method of the above aspect, in the step (d), the difference between the position of the end portion of the first layer and the position of the end portion of the second mask layer is the first direction. The first mask layer may be formed by wet etching the first layer so that it is less than half the film thickness of the second mask layer. According to this form, it can suppress that a 2nd mask layer peels from a 1st mask layer. In addition, when the direction of ion implantation is inclined with respect to the direction in which the first mask layer and the second mask layer are stacked, ions are implanted into the semiconductor layer located inside the opening of the second mask layer. Can be suppressed.
（５）上記形態の製造方法において、前記工程（ａ）では、前記半導体層の上に、前記第１層を５０ｎｍ以上５００ｎｍ以下の厚さで形成してもよい。この形態によれば、第１層の厚さが５０ｎｍ以上であるため、ドライエッチングによって半導体層にダメージが導入されることをより抑制することができる。また、第１層の厚さが５００ｎｍ以下であるため、第１層の形成及び第１層のウェットエッチングに要する時間が増加することを抑制することができる。また、第１層の厚さが５００ｎｍ以下であるため、ウェットエッチングによって第１マスク層の端部の位置と、第２マスク層の端部の位置との差が大きくなることを抑制することができる。そのため、第２マスク層が第１マスク層から剥離することを抑制できるとともに、イオン注入の方向が第１の方向に対して傾斜する場合に、第２マスク層の開口の内側に位置する半導体層にイオンが注入されることを抑制することができる。 (5) In the manufacturing method of the above aspect, in the step (a), the first layer may be formed on the semiconductor layer with a thickness of 50 nm to 500 nm. According to this aspect, since the thickness of the first layer is 50 nm or more, it is possible to further suppress the introduction of damage to the semiconductor layer by dry etching. In addition, since the thickness of the first layer is 500 nm or less, it is possible to suppress an increase in time required for forming the first layer and performing wet etching of the first layer. In addition, since the thickness of the first layer is 500 nm or less, it is possible to suppress an increase in the difference between the position of the end portion of the first mask layer and the position of the end portion of the second mask layer due to wet etching. it can. Therefore, the second mask layer can be prevented from peeling from the first mask layer, and the semiconductor layer located inside the opening of the second mask layer when the direction of ion implantation is inclined with respect to the first direction. Ion can be suppressed from being implanted.
（６）上記形態の製造方法において、前記第１層は、酸化アルミニウム（Ａｌ２Ｏ３）により形成されており；前記イオン注入工程の後に、フッ酸（ＨＦ）によって前記第１マスク層と前記第２マスク層とを除去する工程を備えてもよい。この形態によれば、第１マスク層と第２マスク層とをフッ酸によって一度に除去することができるので、半導体装置の製造工程を簡略化することができる。 (6) In the manufacturing method of the above aspect, the first layer is formed of aluminum oxide (Al 2 O 3 ); and after the ion implantation step, the first mask layer and the You may provide the process of removing a 2nd mask layer. According to this aspect, since the first mask layer and the second mask layer can be removed at once by hydrofluoric acid, the manufacturing process of the semiconductor device can be simplified.
本発明は、上述した半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、イオン注入用マスクの製造方法、ｐ型半導体領域の製造方法、イオン注入用マスク、ｐ型半導体領域、半導体装置として実現することができる。 The present invention can be realized in various forms other than the above-described method for manufacturing a semiconductor device. For example, it can be realized as an ion implantation mask manufacturing method, a p-type semiconductor region manufacturing method, an ion implantation mask, a p-type semiconductor region, and a semiconductor device.
本発明によれば、第１層は酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）の少なくとも一つから主になるため、III族窒化物からなる半導体層の表面がシリコン（Ｓｉ）によって汚染されることを抑制することができる。また、ドライエッチング時には、第１層が半導体層の保護層として機能するため、半導体層にダメージが導入されることを抑制することができる。また、第２マスク層はドライエッチングによって形成されるため、第２マスク層の開口を所望のサイズに制御することができる。また、第２マスク層は耐アルカリ性を有するため、第２マスク層の形状がウェットエッチングによって変化することを抑制することができる。そのため、イオン注入用マスクを用いたイオン注入によって、半導体層に所望のサイズのｐ型半導体領域を形成することができ、微細化された半導体装置を製造することができる。 According to the present invention, the first layer is mainly composed of at least one of aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and aluminum oxynitride (AlON). It is possible to suppress the surface from being contaminated by silicon (Si). In addition, since the first layer functions as a protective layer for the semiconductor layer during dry etching, it is possible to suppress the introduction of damage to the semiconductor layer. Further, since the second mask layer is formed by dry etching, the opening of the second mask layer can be controlled to a desired size. Further, since the second mask layer has alkali resistance, it is possible to suppress the shape of the second mask layer from being changed by wet etching. Therefore, a p-type semiconductor region having a desired size can be formed in the semiconductor layer by ion implantation using an ion implantation mask, and a miniaturized semiconductor device can be manufactured.
Ａ．実施形態：
Ａ１．半導体装置の構成：
図１は、本発明の製造方法により製造された半導体装置１００の構成を模式的に示す図である。図１には、本実施形態における半導体装置１００の断面の一部を簡略化して示している。なお、図１は、半導体装置１００の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。
A. Embodiment:
A1. Semiconductor device configuration:
FIG. 1 is a diagram schematically showing the configuration of a semiconductor device 100 manufactured by the manufacturing method of the present invention. In FIG. 1, a part of the cross section of the semiconductor device 100 according to the present embodiment is simplified. Note that FIG. 1 is a diagram for clearly showing the technical features of the semiconductor device 100, and does not accurately show the dimensions of each part.
図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸は、他の図のＸＹＺ軸に対応する。なお、以降の説明では、＋Ｚ軸方向側を「上」又は「上側」とも呼ぶ。 In FIG. 1, XYZ axes orthogonal to each other are shown for ease of explanation. The XYZ axes in FIG. 1 correspond to the XYZ axes in the other drawings. In the following description, the + Z-axis direction side is also referred to as “upper” or “upper”.
半導体装置１００は、III族窒化物から主になる半導体を用いて形成されている。本実施形態では、半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１００は、縦型トレンチＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置１００は、電力制御に用いられ、パワーデバイスとも呼ばれる。 The semiconductor device 100 is formed using a semiconductor mainly composed of group III nitride. In the present embodiment, the semiconductor device 100 is a GaN-based semiconductor device formed using gallium nitride (GaN). In the present embodiment, the semiconductor device 100 is a vertical trench MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor). In the present embodiment, the semiconductor device 100 is used for power control and is also called a power device.
半導体装置１００は、基板１１０と、半導体層１１１と、半導体層１１３と、半導体層１１４と、を備える。半導体装置１００は、また、ｐ型不純物のイオン注入によって形成されたｐ型半導体領域１１２を備える。半導体装置１００は、これらの半導体層及び半導体領域に形成された構造として、トレンチ１２２と、リセス１２４と、段差部１２６と、終端部１２９とを有する。半導体装置１００は、更に、絶縁膜１３０と、ゲート電極１４２と、ソース電極１４４とドレイン電極１４８とを備える。本実施形態では、半導体装置１００は、更に、絶縁膜１５０と、配線電極１６０とを備える。図１には、これらの構造の他に、ソース電極１４４とドレイン電極１４８と、の間に流れる電流を制御するための制御領域Ｃが示されている。 The semiconductor device 100 includes a substrate 110, a semiconductor layer 111, a semiconductor layer 113, and a semiconductor layer 114. The semiconductor device 100 also includes a p-type semiconductor region 112 formed by ion implantation of p-type impurities. The semiconductor device 100 includes a trench 122, a recess 124, a step portion 126, and a termination portion 129 as a structure formed in these semiconductor layers and semiconductor regions. The semiconductor device 100 further includes an insulating film 130, a gate electrode 142, a source electrode 144 and a drain electrode 148. In the present embodiment, the semiconductor device 100 further includes an insulating film 150 and a wiring electrode 160. In addition to these structures, FIG. 1 shows a control region C for controlling a current flowing between the source electrode 144 and the drain electrode 148.
基板１１０は、第１の方向（Ｘ軸方向およびＹ軸方向）に沿って広がる板状を成す半導体である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主になる。なお、「窒化ガリウム（ＧａＮ）から主になる」とは、モル分率において窒化ガリウム（ＧａＮ）を９０％以上含有することを意味する。本実施形態では、基板１１０は、シリコン（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、基板１１０に含まれるシリコン（Ｓｉ）濃度の平均値は、約１×１０１８ｃｍ−３である。 The substrate 110 is a semiconductor having a plate shape extending along a first direction (X-axis direction and Y-axis direction). In the present embodiment, the substrate 110 is mainly made of gallium nitride (GaN). Note that “mainly composed of gallium nitride (GaN)” means that 90% or more of gallium nitride (GaN) is contained in a molar fraction. In the present embodiment, the substrate 110 is an n-type semiconductor containing silicon (Si) as a donor element. In this embodiment, the average value of the silicon (Si) concentration contained in the substrate 110 is about 1 × 10 18 cm −3 .
半導体層１１１は、基板１１０の上（＋Ｚ軸方向側）に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。本実施形態では、半導体層１１１は、窒化ガリウム（ＧａＮ）から主になる。本実施形態では、半導体層１１１は、ｎ型の特性を有するｎ型半導体である。本実施形態では、半導体層１１１は、シリコン（Ｓｉ）をドナー元素として含有する。本実施形態では、半導体層１１１に含まれるシリコン（Ｓｉ）濃度の平均値は、約８×１０１５ｃｍ−３である。本実施形態では、半導体層１１１の厚さ（Ｚ軸方向の長さ）は、５〜３０μｍ（マイクロメートル）の間の厚さであり、例えば、１０μｍ（マイクロメートル）である。半導体層１１１は、例えば、基板１１０の上に、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によって形成される。半導体層１１１を形成する原料ガスのＶ／III比は、例えば、９００以上３０００以下である。Ｖ／III比は、III族原料に対するＶ族原料のモル比である。 The semiconductor layer 111 is a semiconductor layer that is located on the substrate 110 (on the + Z-axis direction side) and extends along the X-axis and the Y-axis. In the present embodiment, the semiconductor layer 111 is mainly made of gallium nitride (GaN). In the present embodiment, the semiconductor layer 111 is an n-type semiconductor having n-type characteristics. In the present embodiment, the semiconductor layer 111 contains silicon (Si) as a donor element. In this embodiment, the average value of the silicon (Si) concentration contained in the semiconductor layer 111 is about 8 × 10 15 cm −3 . In the present embodiment, the thickness (length in the Z-axis direction) of the semiconductor layer 111 is a thickness between 5 and 30 μm (micrometer), for example, 10 μm (micrometer). For example, the semiconductor layer 111 is formed on the substrate 110 by metal organic chemical vapor deposition (MOCVD). The V / III ratio of the source gas for forming the semiconductor layer 111 is, for example, 900 or more and 3000 or less. The V / III ratio is the molar ratio of the Group V material to the Group III material.
ｐ型半導体領域１１２は、半導体層１１１の一部に対するｐ型不純物のイオン注入によって形成された領域である。ｐ型半導体領域１１２における半導体は、ｐ型の特性を有する。本実施形態では、ｐ型半導体領域１１２は、半導体層１１１及び半導体層１１３に隣接する。ｐ型半導体領域１１２は、ソース電極１４４とドレイン電極１４８と、の間に流れる電流を制御するための制御領域Ｃから離れて位置している。また、本実施形態では、図１に示す複数のｐ型半導体領域１１２のうち、図１の−Ｘ軸方向側におけるｐ型半導体領域１１２は、後述の段差部１２６に位置している。本実施形態では、ｐ型半導体領域１１２は、半導体層１１１と同様に、窒化ガリウム（ＧａＮ）から主になる。本実施形態では、ｐ型半導体領域１１２は、マグネシウム（Ｍｇ）をアクセプタ元素（ｐ型不純物）として含有する。ｐ型半導体領域１１２に含まれるマグネシウム（Ｍｇ）の平均濃度は、例えば、約１×１０２０ｃｍ−３である。ｐ型半導体領域１１２のＺ軸方向の厚さは、約０．６μｍ（マイクロメートル）である。ｐ型半導体領域１１２を形成する方法については、後述する。 The p-type semiconductor region 112 is a region formed by ion implantation of p-type impurities into a part of the semiconductor layer 111. The semiconductor in the p-type semiconductor region 112 has p-type characteristics. In the present embodiment, the p-type semiconductor region 112 is adjacent to the semiconductor layer 111 and the semiconductor layer 113. The p-type semiconductor region 112 is located away from the control region C for controlling the current flowing between the source electrode 144 and the drain electrode 148. In the present embodiment, among the plurality of p-type semiconductor regions 112 shown in FIG. 1, the p-type semiconductor region 112 on the −X axis direction side in FIG. In the present embodiment, the p-type semiconductor region 112 is mainly made of gallium nitride (GaN), like the semiconductor layer 111. In the present embodiment, the p-type semiconductor region 112 contains magnesium (Mg) as an acceptor element (p-type impurity). The average concentration of magnesium (Mg) contained in the p-type semiconductor region 112 is, for example, about 1 × 10 20 cm −3 . The thickness of the p-type semiconductor region 112 in the Z-axis direction is about 0.6 μm (micrometer). A method for forming the p-type semiconductor region 112 will be described later.
半導体層１１３は、半導体層１１１及びｐ型半導体領域１１２の上に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。本実施形態では、半導体層１１３は、窒化ガリウム（ＧａＮ）から主になる。本実施形態では、半導体層１１３は、ｐ型の特性を有するｐ型半導体である。本実施形態では、半導体層１１３は、マグネシウム（Ｍｇ）をアクセプタ元素として含有する。本実施形態では、半導体層１１３に含まれるマグネシウム（Ｍｇ）濃度の平均値は、約２×１０１８ｃｍ−３である。本実施形態では、半導体層１１３の厚さ（Ｚ軸方向の長さ）は、０．５〜１．０μｍ（マイクロメートル）の間の厚さであり、例えば、０．７μｍ（マイクロメートル）である。半導体層１１３は、例えば、ｐ型半導体領域１１２が形成された半導体層１１１の上に、ＭＯＣＶＤ法によって形成される。半導体層１１３を形成する原料ガスのＶ／III比は、例えば、９００以上３０００以下である。 The semiconductor layer 113 is a semiconductor layer located on the semiconductor layer 111 and the p-type semiconductor region 112 and extending along the X axis and the Y axis. In the present embodiment, the semiconductor layer 113 is mainly made of gallium nitride (GaN). In the present embodiment, the semiconductor layer 113 is a p-type semiconductor having p-type characteristics. In the present embodiment, the semiconductor layer 113 contains magnesium (Mg) as an acceptor element. In the present embodiment, the average value of the magnesium (Mg) concentration contained in the semiconductor layer 113 is about 2 × 10 18 cm −3 . In the present embodiment, the thickness (length in the Z-axis direction) of the semiconductor layer 113 is between 0.5 and 1.0 μm (micrometer), for example, 0.7 μm (micrometer). is there. The semiconductor layer 113 is formed by, for example, the MOCVD method on the semiconductor layer 111 in which the p-type semiconductor region 112 is formed. The V / III ratio of the source gas for forming the semiconductor layer 113 is, for example, 900 or more and 3000 or less.
半導体層１１４は、半導体層１１３の上に位置し、Ｘ軸及びＹ軸に沿って広がる半導体層である。本実施形態では、半導体層１１４は、窒化ガリウム（ＧａＮ）から主になる。本実施形態では、半導体層１１４は、ｎ型の特性を有するｎ型半導体である。本実施形態では、半導体層１１４は、シリコン（Ｓｉ）をドナー元素として含有する。本実施形態では、半導体層１１４に含まれるシリコン（Ｓｉ）濃度の平均値は、約６×１０１８ｃｍ−３である。本実施形態では、半導体層１１４の厚さ（Ｚ軸方向の長さ）は、０．１〜０．５μｍ（マイクロメートル）の間の厚さであり、例えば、０．２μｍ（マイクロメートル）である。半導体層１１４は、例えば、半導体層１１３の上に、ＭＯＣＶＤ法によって形成される。半導体層１１４を形成する原料ガスのＶ／III比は、例えば、９００以上３０００以下である。 The semiconductor layer 114 is a semiconductor layer located on the semiconductor layer 113 and extending along the X axis and the Y axis. In the present embodiment, the semiconductor layer 114 is mainly made of gallium nitride (GaN). In the present embodiment, the semiconductor layer 114 is an n-type semiconductor having n-type characteristics. In the present embodiment, the semiconductor layer 114 contains silicon (Si) as a donor element. In this embodiment, the average value of the silicon (Si) concentration contained in the semiconductor layer 114 is about 6 × 10 18 cm −3 . In the present embodiment, the thickness (length in the Z-axis direction) of the semiconductor layer 114 is between 0.1 and 0.5 μm (micrometer), for example, 0.2 μm (micrometer). is there. For example, the semiconductor layer 114 is formed on the semiconductor layer 113 by MOCVD. The V / III ratio of the source gas for forming the semiconductor layer 114 is, for example, 900 or more and 3000 or less.
トレンチ１２２は、半導体層１１４から半導体層１１３を貫通し半導体層１１１にまで落ち込んだ溝部である。トレンチ１２２の下面は、半導体層１１１内に位置する。本実施形態では、トレンチ１２２は、半導体層１１４、１１３、１１１に対するドライエッチングによって形成された構造である。 The trench 122 is a groove portion that penetrates the semiconductor layer 113 from the semiconductor layer 114 to the semiconductor layer 111. The lower surface of the trench 122 is located in the semiconductor layer 111. In the present embodiment, the trench 122 has a structure formed by dry etching on the semiconductor layers 114, 113, and 111.
リセス１２４は、半導体層１１４の上側から半導体層１１３にわたって窪んだ凹部である。本実施形態では、リセス１２４は、半導体層１１４、１１３に対するドライエッチングによって形成された構造である。 The recess 124 is a recess recessed from the upper side of the semiconductor layer 114 to the semiconductor layer 113. In the present embodiment, the recess 124 has a structure formed by dry etching on the semiconductor layers 114 and 113.
段差部１２６は、半導体層１１４の上側から半導体層１１３を貫通し半導体層１１１にまで落ち込んだ部位である。本実施形態では、段差部１２６は、半導体層１１４、１１３、１１１に対するドライエッチングによって形成された構造である。半導体装置１００の終端部１２９は、段差部１２６に隣接し、半導体層１１４、１１３、１１１の終端を構成する部位である。本実施形態では、終端部１２９は、ダイシングによって形成された構造である。 The stepped portion 126 is a portion that penetrates the semiconductor layer 113 from the upper side of the semiconductor layer 114 and falls into the semiconductor layer 111. In the present embodiment, the stepped portion 126 has a structure formed by dry etching on the semiconductor layers 114, 113, and 111. The termination portion 129 of the semiconductor device 100 is a portion that is adjacent to the stepped portion 126 and constitutes the termination of the semiconductor layers 114, 113, and 111. In the present embodiment, the termination portion 129 has a structure formed by dicing.
半導体装置１００の絶縁膜１３０は、電気絶縁性を有する膜である。本実施形態では、絶縁膜１３０は、トレンチ１２２の内側から外側にわたって形成されている。本実施形態では、絶縁膜１３０は、二酸化シリコン（ＳｉＯ２）から主になる。 The insulating film 130 of the semiconductor device 100 is a film having electrical insulation. In the present embodiment, the insulating film 130 is formed from the inside to the outside of the trench 122. In the present embodiment, the insulating film 130 is mainly made of silicon dioxide (SiO 2 ).
ゲート電極１４２は、絶縁膜１３０を介してトレンチ１２２に形成された電極である。本実施形態では、ゲート電極１４２は、トレンチ１２２の内側に加え、トレンチ１２２の外側にわたって形成されている。本実施形態では、ゲート電極１４２は、アルミニウム（Ａｌ）から主になる。ゲート電極１４２に電圧が印加された場合、ｐ型の半導体層１１３に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極１４４とドレイン電極１４８との間に導通経路が形成される。 The gate electrode 142 is an electrode formed in the trench 122 with the insulating film 130 interposed therebetween. In the present embodiment, the gate electrode 142 is formed not only inside the trench 122 but also outside the trench 122. In the present embodiment, the gate electrode 142 is mainly made of aluminum (Al). When voltage is applied to the gate electrode 142, an inversion layer is formed in the p-type semiconductor layer 113, and this inversion layer functions as a channel, thereby forming a conduction path between the source electrode 144 and the drain electrode 148. Is done.
ソース電極１４４は、リセス１２４に形成され、半導体層１１４にオーミック接触する電極である。本実施形態では、ソース電極１４４は、チタン（Ｔｉ）から主になる層にアルミニウム（Ａｌ）から主になる層を積層した後に熱処理を加えた電極である。 The source electrode 144 is an electrode formed in the recess 124 and in ohmic contact with the semiconductor layer 114. In the present embodiment, the source electrode 144 is an electrode in which a layer mainly made of aluminum (Al) is laminated on a layer mainly made of titanium (Ti) and then heat treatment is applied.
ドレイン電極１４８は、基板１１０の−Ｚ軸方向側の表面にオーミック接触する電極である。本実施形態では、ドレイン電極１４８は、チタン（Ｔｉ）から主になる層にアルミニウム（Ａｌ）から主になる層を積層した後に熱処理を加えた電極である。 The drain electrode 148 is an electrode that makes ohmic contact with the surface of the substrate 110 on the −Z axis direction side. In this embodiment, the drain electrode 148 is an electrode in which a layer mainly made of aluminum (Al) is laminated on a layer mainly made of titanium (Ti) and then heat treatment is applied.
本実施形態では、半導体装置１００は、トレンチ１２２に絶縁膜１３０およびゲート電極１４２を形成した複数のトレンチ構造と、リセス１２４にソース電極１４４を形成した複数のリセス構造とを備える。本実施形態では、トレンチ構造およびリセス構造は、Ｘ軸方向において交互に配置されている。本実施形態では、トレンチ構造およびリセス構造は、Ｙ軸方向に延びている。本実施形態では、複数のゲート電極１４２は、半導体装置１００の面内において並列に接続されている。本実施形態では、複数のソース電極１４４は、配線電極１６０を通じて並列に接続されている。 In the present embodiment, the semiconductor device 100 includes a plurality of trench structures in which the insulating film 130 and the gate electrode 142 are formed in the trench 122, and a plurality of recess structures in which the source electrode 144 is formed in the recess 124. In the present embodiment, the trench structure and the recess structure are alternately arranged in the X-axis direction. In the present embodiment, the trench structure and the recess structure extend in the Y-axis direction. In the present embodiment, the plurality of gate electrodes 142 are connected in parallel within the plane of the semiconductor device 100. In the present embodiment, the plurality of source electrodes 144 are connected in parallel through the wiring electrode 160.
絶縁膜１５０は、段差部１２６、絶縁膜１３０、ゲート電極１４２およびソース電極１４４を被覆する。本実施形態では、絶縁膜１５０は、二酸化シリコン（ＳｉＯ２）から主になる。 The insulating film 150 covers the stepped portion 126, the insulating film 130, the gate electrode 142, and the source electrode 144. In the present embodiment, the insulating film 150 is mainly made of silicon dioxide (SiO 2 ).
配線電極１６０は、絶縁膜１５０の上に形成された電極である。配線電極１６０は、絶縁膜１５０を貫通しソース電極１４４の各々に接続する接続部を有する。本実施形態では、配線電極１６０は、アルミニウム（Ａｌ）から主になる。本実施形態では、配線電極１６０は、段差部１２６において配線電極１６０と共にフィールドプレート構造を形成する。 The wiring electrode 160 is an electrode formed on the insulating film 150. The wiring electrode 160 has a connection portion that penetrates the insulating film 150 and is connected to each of the source electrodes 144. In the present embodiment, the wiring electrode 160 is mainly made of aluminum (Al). In the present embodiment, the wiring electrode 160 forms a field plate structure together with the wiring electrode 160 at the step portion 126.
本実施形態の半導体装置１００によれば、トレンチ１２２の下面が存在する半導体層１１１内に、ｐ型半導体領域１１２が位置するため、ｐ型半導体領域１１２によって、トレンチ１２２の下面に発生する電界集中を緩和することができる。 According to the semiconductor device 100 of this embodiment, since the p-type semiconductor region 112 is located in the semiconductor layer 111 where the lower surface of the trench 122 exists, electric field concentration generated on the lower surface of the trench 122 by the p-type semiconductor region 112. Can be relaxed.
また、段差部１２６の箇所におけるｐ型半導体領域１１２によって、段差部１２６における電界集中を緩和することができる。 Further, the p-type semiconductor region 112 at the position of the step portion 126 can alleviate electric field concentration in the step portion 126.
また、配線電極１６０は、段差部１２６において配線電極１６０とともにフィールドプレート構造を形成するため、段差部１２６に現れるｐｎ接合界面の端部における電界集中を緩和できる。 Further, since the wiring electrode 160 forms a field plate structure together with the wiring electrode 160 at the stepped portion 126, the electric field concentration at the end of the pn junction interface appearing at the stepped portion 126 can be reduced.
また、本実施形態の半導体装置１００では、後述の方法によってｐ型半導体領域１１２が形成されるため、半導体層１１１の表面の汚染及びダメージが抑制されている。以下、半導体装置１００の製造方法のうち、特に、ｐ型半導体領域１１２を形成する方法について説明する。 Moreover, in the semiconductor device 100 of this embodiment, since the p-type semiconductor region 112 is formed by a method described later, contamination and damage on the surface of the semiconductor layer 111 are suppressed. Hereinafter, among the methods for manufacturing the semiconductor device 100, a method for forming the p-type semiconductor region 112 will be described.
Ａ２．半導体装置の製造方法：
図２は、半導体装置１００の製造方法について示す工程図である。図２には、半導体装置１００の製造方法のうち、特に、ｐ型半導体領域１１２の形成方法が示されている。ｐ型半導体領域１１２は、半導体層１１１に対するｐ型不純物のイオン注入によって形成される。本実施形態では、まず、基板１１０の上に形成された半導体層１１１の上に、イオン注入用マスクが形成されるイオン注入用マスク形成工程が行われる（Ｓ１１０）。
A2. Manufacturing method of semiconductor device:
FIG. 2 is a process diagram showing a method for manufacturing the semiconductor device 100. FIG. 2 shows a method for forming the p-type semiconductor region 112, among other methods for manufacturing the semiconductor device 100. The p-type semiconductor region 112 is formed by ion implantation of p-type impurities into the semiconductor layer 111. In this embodiment, first, an ion implantation mask forming process is performed in which an ion implantation mask is formed on the semiconductor layer 111 formed on the substrate 110 (S110).
図３は、イオン注入用マスク形成工程について示す工程図である。図４〜図９は、イオン注入用マスク２０を形成する様子を示す説明図である。 FIG. 3 is a process diagram showing the ion implantation mask forming process. 4 to 9 are explanatory views showing how the ion implantation mask 20 is formed.
イオン注入用マスク２０の形成工程では、半導体層１１１の上に、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）の少なくとも一つから主になる第１層２１ｐが形成される（図３、Ｓ１１１）。なお、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）の少なくとも一つから主になるとは、モル分率において、これらの材料の含有率の合計が９０％以上であることを意味する。 In the step of forming the ion implantation mask 20, the first layer 21 p mainly composed of at least one of aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and aluminum oxynitride (AlON) is formed on the semiconductor layer 111. Is formed (FIG. 3, S111). Note that the main content of at least one of aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and aluminum oxynitride (AlON) is 90% or more in terms of molar fraction. It means that.
図４は、第１層２１ｐが形成された、製造過程における半導体装置１００ａを示す図である。図４及び以降の図に示す半導体装置では、半導体層１１１の−Ｚ軸方向に位置する基板１１０を省略して示す。本実施形態では、第１層２１ｐは、酸化アルミニウム（Ａｌ２Ｏ３）から主になる。なお、第１層２１ｐの厚さは、５０ｎｍ（ナノメートル）以上であることが好ましく、５００ｎｍ（ナノメートル）以下であることが好ましい。本実施形態では、第１層２１ｐの厚さは、２００ｎｍ（ナノメートル）である。第１層２１ｐは、例えば原子層堆積法（ＡＬＤ：Atomic Layer Deposition）により、半導体層１１１上に積層される。なお、後の工程において行われるウェットエッチングから、半導体層１１１の−Ｚ軸方向に位置する基板１１０の−Ｚ軸方向側の表面を保護するために、基板１１０の−Ｚ軸方向側の表面に、保護膜を形成することが好ましい。保護膜として、例えば、酸化シリコン（ＳｉＯ２）を用いることができる。保護膜は、例えば、プラズマＣＶＤ法により形成することができる。保護膜の厚さは、例えば、３００ｎｍ（ナノメートル）である。 FIG. 4 is a diagram showing the semiconductor device 100a in the manufacturing process in which the first layer 21p is formed. In the semiconductor device illustrated in FIG. 4 and the subsequent drawings, the substrate 110 located in the −Z-axis direction of the semiconductor layer 111 is omitted. In the present embodiment, the first layer 21p is mainly made of aluminum oxide (Al 2 O 3 ). Note that the thickness of the first layer 21p is preferably 50 nm (nanometers) or more, and preferably 500 nm (nanometers) or less. In the present embodiment, the thickness of the first layer 21p is 200 nm (nanometers). The first layer 21p is stacked on the semiconductor layer 111 by, for example, atomic layer deposition (ALD). In order to protect the surface of the substrate 110 on the −Z axis direction side of the substrate 110 located in the −Z axis direction of the semiconductor layer 111 from the wet etching performed in a later step, the surface of the substrate 110 on the −Z axis direction side is protected. It is preferable to form a protective film. For example, silicon oxide (SiO 2 ) can be used as the protective film. The protective film can be formed by, for example, a plasma CVD method. The thickness of the protective film is, for example, 300 nm (nanometer).
第１層２１ｐが形成されると、第１層２１ｐの上に、耐アルカリ性を有する金属から主になる第２層２２ｐが形成される（図３、Ｓ１１２）。図５は、第２層２２ｐが形成された、製造過程における半導体装置１００ｂを示す図である。本実施形態において、耐アルカリ性を有する金属は、６０℃、２２質量％の水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液に浸漬した場合のエッチングレートが、５ｎｍ／ｍｉｎ（ナノメートル／分）未満の性質を有する。耐アルカリ性を有する金属は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、クロム（Ｃｒ）、又はマンガン（Ｍｎ）のうちの少なくとも一つから選択されることが好ましい。本実施形態では、第２層２２ｐは、チタン（Ｔｉ）である。第２層２２ｐの厚さは、例えば、１ｕｍ（マイクロメートル）である。第２層２２ｐは、例えば、電子ビーム蒸着（ＥＢ蒸着）により第１層２１ｐ上に積層される。他の実施形態では、第２層２２ｐは、抵抗加熱蒸着により形成されてもよく、スパッタによって形成されてもよい。半導体層１１１の上に、第１層２１ｐ及び第２層２２ｐが順に積層される工程（図３、Ｓ１１１、Ｓ１１２）をまとめて、「工程（ａ）」とも呼ぶ。 When the first layer 21p is formed, the second layer 22p mainly made of a metal having alkali resistance is formed on the first layer 21p (FIG. 3, S112). FIG. 5 is a diagram illustrating the semiconductor device 100b in the manufacturing process in which the second layer 22p is formed. In this embodiment, the metal having alkali resistance has a property that the etching rate when immersed in an aqueous solution of tetramethylammonium hydroxide (TMAH) at 60 ° C. and 22% by mass is less than 5 nm / min (nanometer / min). Have. The metal having alkali resistance is preferably selected from at least one of titanium (Ti), zirconium (Zr), hafnium (Hf), vanadium (V), chromium (Cr), or manganese (Mn). . In the present embodiment, the second layer 22p is titanium (Ti). The thickness of the second layer 22p is, for example, 1 um (micrometer). The second layer 22p is laminated on the first layer 21p by, for example, electron beam vapor deposition (EB vapor deposition). In other embodiments, the second layer 22p may be formed by resistance heating vapor deposition or may be formed by sputtering. The process of sequentially stacking the first layer 21p and the second layer 22p on the semiconductor layer 111 (FIG. 3, S111, S112) is also collectively referred to as “process (a)”.
第１層２１ｐ及び第２層２２ｐが形成されると、第２層２２ｐの上に、レジストパターン２３が形成される（図３、Ｓ１１３）。図６は、レジストパターン２３が形成された、製造過程における半導体装置１００ｃを示す図である。本実施形態では、第２層２２ｐの上に、フォトレジストからなる層が形成された後、フォトリソグラフィ技術によって、レジストパターン（レジストパターン２３）が形成される。レジストパターン２３は、ｐ型半導体領域１１２が形成される領域に対応する箇所が開口するように形成される。本工程を「工程（ｂ）」とも呼ぶ。 When the first layer 21p and the second layer 22p are formed, a resist pattern 23 is formed on the second layer 22p (FIG. 3, S113). FIG. 6 is a diagram showing the semiconductor device 100c in the manufacturing process in which the resist pattern 23 is formed. In the present embodiment, after a layer made of a photoresist is formed on the second layer 22p, a resist pattern (resist pattern 23) is formed by a photolithography technique. The resist pattern 23 is formed so that a portion corresponding to a region where the p-type semiconductor region 112 is formed is opened. This step is also referred to as “step (b)”.
レジストパターン２３が形成されると、レジストパターン２３の上から第２層２２ｐがドライエッチングされることによって、第２マスク層２２が形成される（図３、Ｓ１１４）。図７は、第２マスク層２２が形成された、製造過程における半導体装置１００ｄを示す図である。本工程では、レジストパターン２３をマスクとして第２層２２ｐがドライエッチングされる。本工程を「工程（ｃ）」とも呼ぶ。ドライエッチングは、例えば、塩素系ガスを用いて行われる。 When the resist pattern 23 is formed, the second layer 22p is dry-etched from above the resist pattern 23, thereby forming the second mask layer 22 (FIG. 3, S114). FIG. 7 is a diagram showing the semiconductor device 100d in the manufacturing process in which the second mask layer 22 is formed. In this step, the second layer 22p is dry etched using the resist pattern 23 as a mask. This step is also referred to as “step (c)”. Dry etching is performed using, for example, a chlorine-based gas.
ドライエッチングが行われると、半導体装置１００ｃからレジストパターン２３が除去される（図３、Ｓ１１５）。図８は、レジストパターン２３が除去された、製造過程における半導体装置１００ｅを示す図である。レジストパターン２３は、例えば、半導体装置１００ｃを剥離液に浸漬することによって除去することができる。 When dry etching is performed, the resist pattern 23 is removed from the semiconductor device 100c (FIG. 3, S115). FIG. 8 is a diagram showing the semiconductor device 100e in the manufacturing process from which the resist pattern 23 has been removed. The resist pattern 23 can be removed, for example, by immersing the semiconductor device 100c in a stripping solution.
レジストパターン２３が除去されると、アルカリ性溶液を用いて第１層２１ｐがウェットエッチングされることによって、第１マスク層２１が形成される（図３、Ｓ１１５）。図９は、第１マスク層２１が形成された、製造過程における半導体装置１００ｆを示す図である。本工程では、半導体装置１００ｄがアルカリ性溶液に浸漬されることによって第１層２１ｐが開口し、第１マスク層２１が形成される。第２マスク層２２は耐アルカリ性を有するため、本工程の前後において、第２マスク層２２の開口のサイズ及び第２マスク層２２の端部２２ｔの形状の変化は、抑制される。本工程を「工程（ｄ）」とも呼ぶ。 When the resist pattern 23 is removed, the first mask layer 21 is formed by wet etching of the first layer 21p using an alkaline solution (FIG. 3, S115). FIG. 9 is a diagram showing the semiconductor device 100f in the manufacturing process in which the first mask layer 21 is formed. In this step, the first layer 21p is opened by immersing the semiconductor device 100d in an alkaline solution, and the first mask layer 21 is formed. Since the second mask layer 22 has alkali resistance, changes in the size of the opening of the second mask layer 22 and the shape of the end 22t of the second mask layer 22 are suppressed before and after this step. This step is also referred to as “step (d)”.
本工程では、第１の方向において、第１層２１ｐの端部２１ｔの位置が、第２マスク層２２の端部２２ｔの位置と同じ、又は、第２マスク層２２の端部２２ｔの位置よりも内側になるように、ウェットエッチングが行われる。本実施形態では、第１の方向において、第１層２１ｐの端部２１ｔの位置が、第２マスク層２２の端部２２ｔの位置よりも内側になるように、ウェットエッチングが行われる。図９には、端部の位置が、第２マスク層２２の端部２２ｔの位置よりも内側に位置する第１マスク層２１が示されている。また、本実施形態では、第１の方向において、第１層２１ｐの端部２１ｔの位置と、第２マスク層２２の端部２２ｔの位置と、の差ｄが、第２マスク層２２の膜厚の半分以上になるようにウェットエッチングが行われる。ウェットエッチングは、例えば、第１層２１ｐが、４０ｎｍ／ｍｉｎのエッチングレートでエッチングされる条件で行われる。 In this step, in the first direction, the position of the end portion 21t of the first layer 21p is the same as the position of the end portion 22t of the second mask layer 22, or from the position of the end portion 22t of the second mask layer 22. Wet etching is performed so as to be inside. In the present embodiment, wet etching is performed so that the position of the end 21t of the first layer 21p is inside the position of the end 22t of the second mask layer 22 in the first direction. FIG. 9 shows the first mask layer 21 in which the position of the end portion is located inside the position of the end portion 22 t of the second mask layer 22. In the present embodiment, the difference d between the position of the end portion 21t of the first layer 21p and the position of the end portion 22t of the second mask layer 22 in the first direction is the film of the second mask layer 22. Wet etching is performed so as to be more than half of the thickness. The wet etching is performed, for example, under the condition that the first layer 21p is etched at an etching rate of 40 nm / min.
以上のようにして、第１マスク層２１と第２マスク層２２を備えるイオン注入用マスク２０が形成される。 As described above, the ion implantation mask 20 including the first mask layer 21 and the second mask layer 22 is formed.
図２に戻り、イオン注入用マスク２０が形成されると、イオン注入によって半導体層１１１にｐ型不純物が注入されるイオン注入工程が行われる（図２、Ｓ１３０）。図１０は、イオン注入工程の様子を示す図である。本実施形態では、＋Ｚ軸方向側から半導体層１１１にｐ型不純物が注入される。こうすることにより、＋Ｚ軸方向側における半導体層１１１のイオン注入用マスク２０（第２マスク層２２）の開口に対応する領域に、ｐ型不純物が注入されたｐ型注入領域１１２ｐが形成される。本実施形態では、イオン注入されるｐ型不純物はマグネシウム（Ｍｇ）であり、ドーズ量は３×１０１５ｃｍ−２である。また、イオン注入の温度は５００℃であり、イオン注入エネルギーは３５０ｋｅＶである。なお、このエネルギーは、形成すべきｐ型半導体領域１１２の厚さ（イオン注入の深さ）により適宜変更することができる。本実施形態では、イオン注入の方向は、第１マスク層２１と第２マスク層２２とが積層される方向（Ｚ軸方向）に対して、ほぼ等しい。図１０には、ｐ型注入領域１１２ｐが形成された半導体装置１００ｇが示されている。 Returning to FIG. 2, when the ion implantation mask 20 is formed, an ion implantation process is performed in which p-type impurities are implanted into the semiconductor layer 111 by ion implantation (FIG. 2, S130). FIG. 10 is a diagram showing a state of the ion implantation process. In this embodiment, p-type impurities are implanted into the semiconductor layer 111 from the + Z-axis direction side. By doing so, a p-type implanted region 112p into which a p-type impurity is implanted is formed in a region corresponding to the opening of the ion implantation mask 20 (second mask layer 22) of the semiconductor layer 111 on the + Z-axis direction side. . In the present embodiment, the p-type impurity to be ion-implanted is magnesium (Mg), and the dose is 3 × 10 15 cm −2 . The ion implantation temperature is 500 ° C., and the ion implantation energy is 350 keV. This energy can be appropriately changed depending on the thickness of the p-type semiconductor region 112 to be formed (the depth of ion implantation). In the present embodiment, the direction of ion implantation is substantially equal to the direction in which the first mask layer 21 and the second mask layer 22 are stacked (Z-axis direction). FIG. 10 shows a semiconductor device 100g in which the p-type implantation region 112p is formed.
イオン注入工程が行われた後、イオン注入用マスク除去工程が行われる（図２、Ｓ１４０）。イオン注入用マスク２０は、ウェットエッチングによって半導体層１１１の上から除去される。図１１は、イオン注入用マスク２０が除去された、製造過程における半導体装置１００ｈを示す図である。本実施形態では、イオン注入用マスク除去工程において、フッ酸（ＨＦ）を用いたウェットエッチングが行われる。そのため、本工程では、酸化アルミニウム（Ａｌ２Ｏ３）から主になる第１マスク層２１と、チタン（Ｔｉ）から主になる第２マスク層２２と、がともに除去される。また、基板１１０の−Ｚ軸方向側の表面に形成された酸化シリコン（ＳｉＯ２）からなる保護膜も、第１マスク層２１及び第２マスク層２２とともに除去される。 After the ion implantation process is performed, a mask removal process for ion implantation is performed (FIG. 2, S140). The ion implantation mask 20 is removed from above the semiconductor layer 111 by wet etching. FIG. 11 is a diagram showing the semiconductor device 100h in the manufacturing process from which the ion implantation mask 20 has been removed. In this embodiment, wet etching using hydrofluoric acid (HF) is performed in the ion implantation mask removing step. Therefore, in this step, both the first mask layer 21 mainly made of aluminum oxide (Al 2 O 3 ) and the second mask layer 22 mainly made of titanium (Ti) are removed. The protective film made of silicon oxide (SiO 2 ) formed on the surface of the substrate 110 on the −Z axis direction side is also removed together with the first mask layer 21 and the second mask layer 22.
なお、第１マスク層２１が窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）で形成されている場合には、イオン注入用マスク除去工程において、第２マスク層２２をフッ酸で除去した後、第１層２１ｐを水酸化テトラメチルアンモニウム（ＴＭＡＨ）などのアルカリ性溶液で除去してもよい。 When the first mask layer 21 is formed of aluminum nitride (AlN) or aluminum oxynitride (AlON), after removing the second mask layer 22 with hydrofluoric acid in the ion implantation mask removing step, The first layer 21p may be removed with an alkaline solution such as tetramethylammonium hydroxide (TMAH).
イオン注入用マスク除去工程が行われた後、イオン注入されたｐ型不純物を活性化させる活性化工程が行われる（図２、Ｓ１５０）。活性化工程は、例えば、１１５０℃の温度において、アンモニア（ＮＨ3）を含む雰囲気下で、２分間行われる。熱処理の温度は、不純物をより確実に活性化させる観点から、１０００℃以上であることが好ましく、１０５０℃以上であることがより好ましい。また、熱処理温度は１２００℃以下であることが好ましく、１１５０℃以下であることがより好ましい。熱処理の時間は、１分以上であることが好ましく、１０分以下であることが好ましい。熱処理はアンモニアを含む雰囲気、水素を含む雰囲気、アンモニア及び水素を含む雰囲気、窒素を含む雰囲気で行われてもよく、アンモニア（ＮＨ3）を含む雰囲気下で行われることが好ましい。なお、熱処理時に、ｐ型注入領域１１２ｐが形成された半導体層１１１の上面が荒れることを抑制するために、保護膜を形成してもよい。保護膜の材料としては、例えば、窒化アルミニウム（ＡｌＮ）を用いることができる。保護膜が形成されている場合、保護膜は熱処理後に除去される。活性化工程が行われることで、ｐ型注入領域１１２ｐのドナー元素が活性化し、ｐ型半導体領域１１２が形成される。図１３は、ｐ型半導体領域１１２が形成された、製造過程における半導体装置１００ｉを示す図である。 After the ion implantation mask removing process is performed, an activation process for activating the ion-implanted p-type impurity is performed (FIG. 2, S150). The activation step is performed, for example, at a temperature of 1150 ° C. for 2 minutes in an atmosphere containing ammonia (NH 3 ). The temperature of the heat treatment is preferably 1000 ° C. or higher, more preferably 1050 ° C. or higher, from the viewpoint of more reliably activating the impurities. The heat treatment temperature is preferably 1200 ° C. or lower, more preferably 1150 ° C. or lower. The heat treatment time is preferably 1 minute or longer, and preferably 10 minutes or shorter. The heat treatment may be performed in an atmosphere containing ammonia, an atmosphere containing hydrogen, an atmosphere containing ammonia and hydrogen, or an atmosphere containing nitrogen, and is preferably performed in an atmosphere containing ammonia (NH 3 ). Note that a protective film may be formed in order to prevent the upper surface of the semiconductor layer 111 in which the p-type implantation region 112p is formed from being roughened during the heat treatment. As a material for the protective film, for example, aluminum nitride (AlN) can be used. When the protective film is formed, the protective film is removed after the heat treatment. By performing the activation process, the donor element in the p-type implantation region 112p is activated, and the p-type semiconductor region 112 is formed. FIG. 13 is a diagram showing the semiconductor device 100i in the manufacturing process in which the p-type semiconductor region 112 is formed.
以上のようにして、イオン注入用マスク２０を用いたイオン注入によってｐ型半導体領域１１２が形成される。 As described above, the p-type semiconductor region 112 is formed by ion implantation using the ion implantation mask 20.
本実施形態では、ｐ型半導体領域１１２が形成された半導体層１１１の上に、半導体層１１３、半導体層１１４が順に積層された積層体が形成される。その後、積層体に対してドライエッチングが行われることによってトレンチ１２２及びリセス１２４が形成され、各絶縁膜及び各電極が形成されて、半導体装置１００が製造される。 In the present embodiment, a stacked body in which the semiconductor layer 113 and the semiconductor layer 114 are sequentially stacked is formed on the semiconductor layer 111 in which the p-type semiconductor region 112 is formed. Thereafter, dry etching is performed on the stacked body to form the trench 122 and the recess 124, and each insulating film and each electrode are formed, whereby the semiconductor device 100 is manufactured.
図１３は、イオン注入用マスク２０の断面ＳＥＭ像を示す図である。図１３には、上述のイオン注入用マスク２０の形成工程（図３、Ｓ１１１〜Ｓ１１６）によって形成された、イオン注入用マスク２０が示されている。図１３には、第１の方向であるＸ方向と、第２マスク層２２の端部２２ｔと、のなす角θが示されている。図１３に示す角θは、８６．４°である。一般的に、ドライエッチングによって形成される形状は、ウェットエッチングによって形成される形状よりも明確である。本実施形態では、第２層２２ｐのドライエッチングによって第２マスク層２２が形成されるため、図１３に示すように、形成されたイオン注入用マスク２０は、第２マスク層２２の端部２２ｔの垂直性がよい。なお、図１３に示すイオン注入用マスク２０において、第１マスク層２１（ウェットエッチングされた第１層２１ｐ）の端部２１ｔの位置と、第２マスク層２２の端部２２ｔの位置と、の差ｄは、第２マスク層２２の膜厚Ｄの半分以下である。 FIG. 13 is a cross-sectional SEM image of the ion implantation mask 20. FIG. 13 shows the ion implantation mask 20 formed by the above-described ion implantation mask 20 formation step (FIG. 3, S111 to S116). FIG. 13 shows an angle θ formed by the X direction, which is the first direction, and the end 22 t of the second mask layer 22. The angle θ shown in FIG. 13 is 86.4 °. In general, the shape formed by dry etching is clearer than the shape formed by wet etching. In the present embodiment, since the second mask layer 22 is formed by dry etching of the second layer 22p, the formed ion implantation mask 20 has an end portion 22t of the second mask layer 22 as shown in FIG. Good verticality. In the ion implantation mask 20 shown in FIG. 13, the position of the end 21t of the first mask layer 21 (the first layer 21p subjected to wet etching) and the position of the end 22t of the second mask layer 22 The difference d is less than half of the film thickness D of the second mask layer 22.
Ａ３．効果：
本実施形態の半導体装置１００の製造方法によれば、第１層２１ｐは酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）の少なくとも一つから主になるため、III族窒化物からなる半導体層１１１の表面がシリコン（Ｓｉ）によって汚染されることを抑制することができる。また、ドライエッチング時には、第１層２１ｐが半導体層１１１の保護層として機能するため、半導体層１１１にダメージが導入されることを抑制することができる。また、第２マスク層２２はドライエッチングによって形成されるため、第２マスク層２２の開口を所望のサイズに制御することができる。そのため、イオン注入用マスク２０を用いたイオン注入によって、半導体層１１１に所望のサイズのｐ型半導体領域１１２を形成することができる。また、第２マスク層２２は耐アルカリ性を有するため、第２マスク層２２の形状がウェットエッチングによって変化することを抑制することができる。そのため、イオン注入用マスク２０を用いたイオン注入によって、半導体層１１１に所望のサイズのｐ型半導体領域１１２を形成することができ、微細化された半導体装置１００を製造することができる。
A3. effect:
According to the method for manufacturing the semiconductor device 100 of the present embodiment, the first layer 21p is mainly composed of at least one of aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and aluminum oxynitride (AlON). It is possible to suppress contamination of the surface of the semiconductor layer 111 made of group III nitride with silicon (Si). Further, since the first layer 21p functions as a protective layer for the semiconductor layer 111 during dry etching, it is possible to prevent damage to the semiconductor layer 111. Further, since the second mask layer 22 is formed by dry etching, the opening of the second mask layer 22 can be controlled to a desired size. Therefore, the p-type semiconductor region 112 having a desired size can be formed in the semiconductor layer 111 by ion implantation using the ion implantation mask 20. Moreover, since the 2nd mask layer 22 has alkali resistance, it can suppress that the shape of the 2nd mask layer 22 changes with wet etching. Therefore, a p-type semiconductor region 112 having a desired size can be formed in the semiconductor layer 111 by ion implantation using the ion implantation mask 20, and the miniaturized semiconductor device 100 can be manufactured.
また、第１マスク層２１は酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）の少なくとも一つから主に成り、第２マスク層２２は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）の少なくとも一つから主になることにより、イオン注入用マスク２０を用いて、５００℃のような比較的高温でイオン注入を行うことができる。そのため、イオン注入によって半導体層１１１にダメージが与えられることを抑制することができる。 The first mask layer 21 is mainly composed of at least one of aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and aluminum oxynitride (AlON), and the second mask layer 22 includes titanium (Ti), Comparison at 500 ° C. using the ion implantation mask 20 by mainly comprising at least one of zirconium (Zr), hafnium (Hf), vanadium (V), chromium (Cr), and manganese (Mn). The ion implantation can be performed at a high temperature. Therefore, damage to the semiconductor layer 111 due to ion implantation can be suppressed.
また、本実施形態では、耐アルカリ性を有する金属は、６０℃、２２質量％の水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液に浸漬した場合のエッチングレートが、５ｎｍ／ｍｉｎ未満の性質を有しているため、第２マスク層２２の形状が、ウェットエッチングによって変化することを抑制することができる。 Moreover, in this embodiment, the metal which has alkali resistance has the property that the etching rate at the time of being immersed in 60 degreeC and 22 mass% tetramethylammonium hydroxide aqueous solution (TMAH) is less than 5 nm / min. Therefore, it is possible to suppress the shape of the second mask layer 22 from being changed by wet etching.
また、本実施形態では、第１の方向において、第１層２１ｐの端部２１ｔの位置と、第２マスク層２２の端部２２ｔの位置と、の差ｄが、第２マスク層２２の膜厚Ｄの半分以下になるように第１層２１ｐをウェットエッチングするため、第２マスク層２２が第１マスク層２１から剥離することを抑制することができる。また、イオン注入の方向が第１マスク層２１と第２マスク層２２とが積層される方向に対して傾斜する場合に、第２マスク層２２の開口の内側に位置する半導体層１１１にイオンが注入されることを抑制することができる。 In the present embodiment, the difference d between the position of the end portion 21t of the first layer 21p and the position of the end portion 22t of the second mask layer 22 in the first direction is the film of the second mask layer 22. Since the first layer 21p is wet-etched so as to be less than half of the thickness D, the second mask layer 22 can be prevented from being peeled off from the first mask layer 21. Further, when the direction of ion implantation is inclined with respect to the direction in which the first mask layer 21 and the second mask layer 22 are stacked, ions are injected into the semiconductor layer 111 located inside the opening of the second mask layer 22. The injection can be suppressed.
また、本実施形態では、第１層２１ｐの厚さが５０ｎｍ以上であるため、ドライエッチングによって半導体層１１１にダメージが導入されることをより抑制することができる。また、第１層２１ｐの厚さが５００ｎｍ以下であるため、第１層２１ｐの厚さが５００ｎｍより厚い場合と比較して、第１層２１ｐの形成及び第１層２１ｐのウェットエッチングに要する時間が増加することを抑制することができる。 In the present embodiment, since the thickness of the first layer 21p is 50 nm or more, it is possible to further suppress the introduction of damage to the semiconductor layer 111 by dry etching. Further, since the thickness of the first layer 21p is 500 nm or less, the time required for the formation of the first layer 21p and the wet etching of the first layer 21p as compared with the case where the thickness of the first layer 21p is larger than 500 nm. Can be prevented from increasing.
また、第１層２１ｐの厚さが、比較的厚い場合には、ウェットエッチングによって第１層２１ｐを開口させる間に、ウェットエッチングの等方性により、第２マスク層２２の下側（−Ｚ軸方向側）に位置する第１層２１ｐのウェットエッチングが進行しすぎるおそれがある。このような場合には、ウェットエッチングされた第１層２１ｐの端部（第１マスク層２１の端部２１ｔ）の位置と、第２マスク層２２の端部２２ｔの位置との差ｄが大きくなり、第２マスク層２２が第１マスク層２１から剥離するおそれがある。しかし、本実施形態では、第１層２１ｐの厚さが５００ｎｍ以下であるため、ウェットエッチングされた第１層２１ｐの端部（第１マスク層２１の端部２１ｔ）の位置と、第２マスク層２２の端部２２ｔの位置との差ｄが大きくなることを抑制することができる。 In addition, when the thickness of the first layer 21p is relatively thick, the lower side of the second mask layer 22 (-Z) due to the isotropic property of the wet etching while the first layer 21p is opened by the wet etching. There is a possibility that wet etching of the first layer 21p located on the axial direction side) proceeds excessively. In such a case, the difference d between the position of the end portion of the first layer 21p (end portion 21t of the first mask layer 21) subjected to wet etching and the position of the end portion 22t of the second mask layer 22 is large. Therefore, the second mask layer 22 may be peeled off from the first mask layer 21. However, in this embodiment, since the thickness of the first layer 21p is 500 nm or less, the position of the end portion of the first layer 21p (end portion 21t of the first mask layer 21) subjected to the wet etching and the second mask An increase in the difference d from the position of the end 22t of the layer 22 can be suppressed.
また、本実施形態では、第１層２１ｐは、酸化アルミニウム（Ａｌ２Ｏ３）により形成されており、イオン注入工程後に、フッ酸（ＨＦ）によって第１マスク層２１と第２マスク層２２とが一度に除去されるため、半導体装置の製造工程を簡略化することができる。 In the present embodiment, the first layer 21p is formed of aluminum oxide (Al 2 O 3 ). After the ion implantation process, the first mask layer 21 and the second mask layer 22 are formed by hydrofluoric acid (HF). Is removed at a time, the manufacturing process of the semiconductor device can be simplified.
Ｂ．変形例：
上述の実施形態では、耐アルカリ性を有する金属は、６０℃、２２質量％の水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液に浸漬した場合のエッチングレートが、５ｎｍ／ｍｉｎ未満の性質を有している。これに対し、耐アルカリ性を有する金属は、６０℃、２２質量％の水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液に浸漬した場合のエッチングレートが、５ｎｍ／ｍｉｎ以上であってもよく、例えば、６ｎｍ／ｍｉｎ、１０ｎｍ／ｍｉｎ等の他の値であってもよい。
B. Variations:
In the above-described embodiment, the metal having alkali resistance has a property that the etching rate when immersed in an aqueous solution of tetramethylammonium hydroxide (TMAH) at 60 ° C. and 22 mass% is less than 5 nm / min. In contrast, the metal having alkali resistance may have an etching rate of 5 nm / min or more when immersed in an aqueous solution of tetramethylammonium hydroxide (TMAH) at 60 ° C. and 22% by mass, for example, 6 nm / min. Other values such as min and 10 nm / min may be used.
上述の実施形態では、第１の方向において、第１層２１ｐの端部２１ｔの位置と、第２マスク層２２の端部２２ｔの位置と、の差ｄが、第２マスク層２２の膜厚Ｄの半分以下になるように第１層２１ｐがウェットエッチングされている。これに対し、差ｄは、膜厚Ｄの半分よりも大きくてもよい。 In the above-described embodiment, the difference d between the position of the end portion 21t of the first layer 21p and the position of the end portion 22t of the second mask layer 22 in the first direction is the film thickness of the second mask layer 22. The first layer 21p is wet etched so as to be less than half of D. On the other hand, the difference d may be larger than half of the film thickness D.
上述の実施形態では、第１層２１ｐの厚さは、５０ｎｍ以上５００ｎｍ以下である。これに対し、第１層２１ｐの厚さは、５０ｎｍよりも小さくてもよく、例えば、４０ｎｍ、３５ｎｍ等であってもよい。また、第１層の厚さは、５００ｎｍよりも大きくてもよく、例えば、５５０ｎｍ、６００ｎｍであってもよい。 In the above-described embodiment, the thickness of the first layer 21p is not less than 50 nm and not more than 500 nm. On the other hand, the thickness of the first layer 21p may be smaller than 50 nm, for example, 40 nm, 35 nm, or the like. The thickness of the first layer may be larger than 500 nm, for example, 550 nm and 600 nm.
上述の実施形態において、第１層２１ｐをウェットエッチングするアルカリ性溶液には、水酸化カリウム（ＫＯＨ）、水酸化アンモニウム（ＮＨ4ＯＨ）、水酸化ナトリウム（ＮａＯＨ）などの他のアルカリ系のエッチャントを用いてもよい。 In the above-described embodiment, other alkaline etchants such as potassium hydroxide (KOH), ammonium hydroxide (NH 4 OH), sodium hydroxide (NaOH) are used as the alkaline solution for wet etching the first layer 21p. It may be used.
上述の実施形態では、各半導体層は、窒化ガリウム（ＧａＮ）を用いて形成されており、半導体装置１００は、ＧａＮ系の半導体装置である。これに対し、半導体層１１１は、III族窒化物から主になればよく、各半導体層は窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）といった他の材料により構成されていてもよい。 In the above-described embodiment, each semiconductor layer is formed using gallium nitride (GaN), and the semiconductor device 100 is a GaN-based semiconductor device. On the other hand, the semiconductor layer 111 only needs to be mainly made of group III nitride, and each semiconductor layer may be made of other materials such as aluminum nitride (AlN) and indium nitride (InN).
本発明が適用される半導体層は、上述の半導体層１１１に限られず、他の半導体層であってもよい。また、本発明が適用される半導体装置は、上述の実施形態で説明したトレンチＭＯＳＦＥＴに限られず、イオン注入によってｐ型半導体領域が形成された半導体装置であればよく、例えば、ショットキーバリアダイオード、接合型トランジスタ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、ＭＥＳＦＥＴ（metal-semiconductor field effect transistor）及びサイリスタなどであってもよい。 The semiconductor layer to which the present invention is applied is not limited to the semiconductor layer 111 described above, and may be another semiconductor layer. The semiconductor device to which the present invention is applied is not limited to the trench MOSFET described in the above embodiment, and may be any semiconductor device in which a p-type semiconductor region is formed by ion implantation, for example, a Schottky barrier diode, A junction transistor, a bipolar transistor, an insulated gate bipolar transistor (IGBT), a metal-semiconductor field effect transistor (MESFET), a thyristor, or the like may be used.
本発明は、上述した実施形態、実施例及び変形例に限られず、その趣旨を逸脱しない範囲において種々の構成で実現できる。例えば、実施形態、実施例及び変形例における技術的特徴のうち、発明の概要の欄に記載した各形態における技術的特徴に対応するものは、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替え及び組み合わせを行うことが可能である。また、本明細書中に必須なものとして説明されていない技術的特徴については、適宜、削除することが可能である。 The present invention is not limited to the above-described embodiments, examples, and modifications, and can be realized with various configurations without departing from the spirit thereof. For example, among the technical features in the embodiments, examples, and modifications, those corresponding to the technical features in the embodiments described in the summary column of the invention are for solving some or all of the above-described problems. Alternatively, in order to achieve part or all of the above effects, replacement and combination can be performed as appropriate. Further, technical features that are not described as essential in the present specification can be appropriately deleted.
２０…イオン注入用マスク
２１…第１マスク層
２１ｐ…第１層
２１ｔ…端部
２２…第２マスク層
２２ｐ…第２層
２２ｔ…端部
２３…レジストパターン
１００…半導体装置
１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ、１００ｉ…製造過程における半導体装置
１１０…基板
１１１…半導体層
１１２…ｐ型半導体領域
１１２ｐ…ｐ型注入領域
１１３…半導体層
１１４…半導体層
１２２…トレンチ
１２４…リセス
１２６…段差部
１２９…終端部
１３０…絶縁膜
１４２…ゲート電極
１４４…ソース電極
１４８…ドレイン電極
１５０…絶縁膜
１６０…配線電極
Ｃ…制御領域
Ｄ…膜厚
ｄ…差
DESCRIPTION OF SYMBOLS 20 ... Mask for ion implantation 21 ... 1st mask layer 21p ... 1st layer 21t ... End part 22 ... 2nd mask layer 22p ... 2nd layer 22t ... End part 23 ... Resist pattern 100 ... Semiconductor device 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i ... Semiconductor device in manufacturing process 110 ... Substrate 111 ... Semiconductor layer 112 ... p-type semiconductor region 112p ... p-type implanted region 113 ... Semiconductor layer 114 ... Semiconductor layer 122 ... Trench 124 ... Recess 126 ... Step part 129 ... Terminal part 130 ... Insulating film 142 ... Gate electrode 144 ... Source electrode 148 ... Drain electrode 150 ... Insulating film 160 ... Wiring electrode C ... Control region D ... Thickness d ... Difference
Claims (6)
III族窒化物から主に成り第１の方向に沿って広がる半導体層の上に、イオン注入用マスクを形成するイオン注入用マスク形成工程と、
前記イオン注入用マスクが形成された半導体層に、イオン注入によってｐ型不純物を注入するイオン注入工程と、を備え、
前記イオン注入用マスク形成工程は、
（ａ）前記半導体層の上に、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）の少なくとも一つから主になる第１層と、耐アルカリ性を有する金属から主になる第２層と、を順に積層する工程と、
（ｂ）前記第２層の上にレジストパターンを形成する工程と、
（ｃ）前記レジストパターンの上から前記第２層をドライエッチングして、第２マスク層を形成する工程と、
（ｄ）アルカリ性溶液によって、前記第１の方向において、前記第１層の端部の位置が、前記第２マスク層の端部の位置と同じ又は前記第２マスク層の端部の位置よりも内側になるように前記第１層をウェットエッチングして、第１マスク層を形成する工程と、を備える、
半導体装置の製造方法。 A method for manufacturing a semiconductor device, comprising:
An ion implantation mask forming step of forming an ion implantation mask on the semiconductor layer mainly made of group III nitride and extending along the first direction;
An ion implantation step of implanting a p-type impurity by ion implantation into the semiconductor layer on which the ion implantation mask is formed,
The ion implantation mask forming step includes:
(A) On the semiconductor layer, from a first layer mainly composed of at least one of aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and aluminum oxynitride (AlON), and a metal having alkali resistance A step of sequentially laminating a second layer to be main,
(B) forming a resist pattern on the second layer;
(C) dry etching the second layer from above the resist pattern to form a second mask layer;
(D) With the alkaline solution, in the first direction, the position of the end of the first layer is the same as the position of the end of the second mask layer or more than the position of the end of the second mask layer. Forming the first mask layer by wet-etching the first layer so as to be inside, and
A method for manufacturing a semiconductor device.
前記耐アルカリ性を有する金属は、６０℃、２２質量％の水酸化テトラメチルアンモニウム（ＴＭＡＨ）に浸漬した場合のエッチングレートが、５ｎｍ／ｍｉｎ未満の性質を有する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The manufacturing method of a semiconductor device, wherein the metal having alkali resistance has a property that an etching rate when immersed in 22% by mass of tetramethylammonium hydroxide (TMAH) at 60 ° C. is less than 5 nm / min.
前記耐アルカリ性を有する金属は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）の少なくとも一つである、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1 or 2,
The method for manufacturing a semiconductor device, wherein the metal having alkali resistance is at least one of titanium (Ti), zirconium (Zr), hafnium (Hf), vanadium (V), chromium (Cr), and manganese (Mn).
前記工程（ｄ）では、前記第１の方向において、前記第１層の端部の位置と、前記第２マスク層の端部の位置と、の差が、前記第２マスク層の膜厚の半分以下になるように前記第１層をウェットエッチングして前記第１マスク層を形成する、半導体装置の製造方法。 It is a manufacturing method of the semiconductor device according to any one of claims 1 to 3,
In the step (d), in the first direction, the difference between the position of the end of the first layer and the position of the end of the second mask layer is the film thickness of the second mask layer. A method of manufacturing a semiconductor device, wherein the first mask layer is formed by wet-etching the first layer so as to be less than half.
前記工程（ａ）では、前記半導体層の上に、前記第１層を５０ｎｍ以上５００ｎｍ以下の厚さで形成する、半導体装置の製造方法。 It is a manufacturing method of the semiconductor device according to any one of claims 1 to 4,
In the step (a), the first layer is formed with a thickness of 50 nm to 500 nm on the semiconductor layer.
前記第１層は、酸化アルミニウム（Ａｌ２Ｏ３）により形成されており、
前記イオン注入工程の後に、フッ酸（ＨＦ）によって前記第１マスク層と前記第２マスク層とを除去する工程を備える、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 1 to 5,
The first layer is made of aluminum oxide (Al 2 O 3 ),
A method of manufacturing a semiconductor device comprising a step of removing the first mask layer and the second mask layer with hydrofluoric acid (HF) after the ion implantation step.
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