JP2018113679A - Method for manufacturing electronic device formed in cavity between boards and including vias - Google Patents
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
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- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05171—Chromium [Cr] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
- H01L2224/13082—Two-layer arrangements
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13109—Indium [In] as principal constituent
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13111—Tin [Sn] as principal constituent
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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Abstract
Description
従来、携帯電話機等の通信デバイスにおいては、送信信号及び受信信号のような異なる帯域の信号を分離するためのフィルタデバイスが使用されている。圧電薄膜共振器(Film Bulk Acoustic Resonator(FBAR))及び音響多層膜共振器(Solidly Mounted Resonator(SMR))のようなバルク弾性波(Bulk Acoustic Resonator(BAW))共振器を含む電子デバイスが、フィルタデバイスとして使用されている。かかる電子デバイスには、電子回路が配置されたデバイス基板、及びキャップ基板が含まれ得る。かかる電子デバイスは、以下のように製造される。すなわち、デバイス基板及びキャップ基板間の接合部分が、金又は銅のような同種の金属で形成され、当該金属部分が高温高圧で共有接合され、その後、デバイス基板及びキャップ基板が一緒に接合される。 Conventionally, in a communication device such as a mobile phone, a filter device for separating signals of different bands such as a transmission signal and a reception signal is used. An electronic device comprising a bulk acoustic wave resonator (BAW) resonator such as a piezoelectric bulk resonator (FBAR) and an acoustic multilayer resonator (SMR) Used as a device. Such an electronic device may include a device substrate on which electronic circuits are disposed, and a cap substrate. Such an electronic device is manufactured as follows. That is, a joint portion between the device substrate and the cap substrate is formed of the same kind of metal as gold or copper, and the metal portion is covalently bonded at a high temperature and a high pressure, and then the device substrate and the cap substrate are bonded together. .
FBARフィルタ及び弾性表面波(Surface Acoustic Wave(SAW))フィルタを記載する背景資料には、非特許文献1が含まれる。
ここに開示される側面及び実施形態は、基板間のキャビティに形成されてビアを含むフィルタのような電子デバイスとその製造方法に関する。 Aspects and embodiments disclosed herein relate to electronic devices such as filters formed in cavities between substrates and including vias and methods of manufacturing the same.
電子デバイスを作製するいくつかの従来型の方法には、高温高圧のプロセスを必要とし得る金と金との接合、又は銅と銅との接合が含まれるので、デバイス基板、キャップ基板等の破損が生じたり、製造歩留まりが低下したりすることがある。これらの従来型のプロセスには、常温常圧ステップと高温高圧ステップとの間の繰り返しが含まれるので、サイクルタイムが不必要に長くなることがある。なおもさらに、これらの従来型のプロセスでは、スルーホールの形成プロセスにおけるオーバーエッチングに起因する欠陥が生じ得るので、製造の歩留まりが低下する。 Some conventional methods of making electronic devices include gold-gold bonding or copper-copper bonding, which can require high temperature and high pressure processes, which can damage device substrates, cap substrates, etc. May occur or the manufacturing yield may be reduced. These conventional processes involve repetitions between a normal temperature and normal pressure step and a high temperature and high pressure step, which can unnecessarily increase cycle time. Still further, in these conventional processes, defects due to over-etching in the through-hole formation process can occur, reducing manufacturing yield.
本開示の複数の側面により、歩留まりを向上させ、サイクルタイムを短縮し、スルーホール形成プロセス中のオーバーエッチング又は上述のすべてによる欠陥を防止するべく使用可能な電子デバイス及び当該電子デバイスの製造方法が得られる。 Several aspects of the present disclosure provide an electronic device that can be used to improve yield, reduce cycle time, and prevent over-etching during the through-hole formation process or defects due to all of the above, and a method for manufacturing the electronic device. can get.
所定の実施形態に係る電子デバイスを製造する方法は、底面の周縁に沿って形成された所定高さの、当該底面に配置された電子回路を取り囲む第1側壁を有する第1基板を与えることであって、第1側壁は第1金属からなる第1金属層により形成されることと、頂面の周縁に沿って形成された所定高さの第2側壁を有する第2基板を与えることであって、第2側壁は第2金属からなる第2金属層と第3金属からなる第3金属層とが順に積層されて形成されることと、第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁によって内部にキャビティが画定されるように第1基板と第2基板とを位置合わせすることであって、第1側壁は第2側壁に対向かつ接触することと、第1側壁と第2側壁とを互いに接合するべく第1基板及び第2基板を加熱することであって、第1金属層、第2金属層及び第3金属層が液相拡散接合による合金層を形成するべく加熱されることとを含んでよい。第1基板は圧電体からなってよい。電子回路は、圧電薄膜共振器、バルク弾性波素子及び弾性表面波素子の少なくとも一つを含んでよい。 A method of manufacturing an electronic device according to a predetermined embodiment provides a first substrate having a first wall formed around a periphery of a bottom surface and having a first side wall surrounding an electronic circuit disposed on the bottom surface. The first side wall is formed by a first metal layer made of a first metal and provides a second substrate having a second side wall of a predetermined height formed along the periphery of the top surface. The second sidewall is formed by sequentially laminating a second metal layer made of the second metal and a third metal layer made of the third metal, a bottom surface of the first substrate, a top surface of the second substrate, Aligning the first substrate and the second substrate such that a cavity is defined therein by the first sidewall and the second sidewall, wherein the first sidewall faces and contacts the second sidewall; A first substrate and a second substrate for joining the first sidewall and the second sidewall to each other; The method comprising heating the first metal layer, second metal layer and the third metal layer may include a be heated to form an alloy layer by liquid-phase diffusion bonding. The first substrate may be made of a piezoelectric body. The electronic circuit may include at least one of a piezoelectric thin film resonator, a bulk acoustic wave element, and a surface acoustic wave element.
第3金属の融点は第2金属の融点より低くてよい。第3金属は第2金属とは異なってよい。第1基板及び第2基板を加熱することは、第3金属層を溶融させて第1金属層及び第2金属層それぞれと第1合金層及び第2合金層を形成させることを含んでよい。第1合金層及び第2合金層が形成されるときに第3金属層が消費されてよい。 The melting point of the third metal may be lower than the melting point of the second metal. The third metal may be different from the second metal. Heating the first substrate and the second substrate may include melting the third metal layer to form a first alloy layer and a second alloy layer, respectively, with the first metal layer and the second metal layer. The third metal layer may be consumed when the first alloy layer and the second alloy layer are formed.
第2側壁の高さは、第1側壁の高さよりも大きくてよい。第3金属層と第2金属層との間で合金の形成が開始される温度は、第3金属層と第1金属層との間で合金の形成が開始される温度よりも低くてよい。液相拡散接合の間に、第1金属、第2金属及び第3金属が一緒に溶融する状態が存在しなくともよい。第1基板の厚さは、第2基板の厚さと異なってよい。 The height of the second side wall may be greater than the height of the first side wall. The temperature at which alloy formation is started between the third metal layer and the second metal layer may be lower than the temperature at which alloy formation is started between the third metal layer and the first metal layer. There may not be a state in which the first metal, the second metal, and the third metal melt together during the liquid phase diffusion bonding. The thickness of the first substrate may be different from the thickness of the second substrate.
第1金属は金(Au)を含んでよい。第2金属は銅(Cu)を含んでよい。第3金属は、錫(Sn)及びインジウム(In)の少なくとも一方を含んでよい。 The first metal may include gold (Au). The second metal may include copper (Cu). The third metal may include at least one of tin (Sn) and indium (In).
所定の実施形態によれば、電子デバイスを製造する方法はさらに、プリント基板を与えることを含み、第1側壁及び第2側壁を介して互いに接合された第1基板及び第2基板がプリント基板の頂面に取り付けられ、第1基板及び第2基板が取り付けられたプリント基板の頂面は、所定径のフィラーを含む樹脂で覆われかつ封止され、第1側壁及び第2側壁はそれぞれ、第1基板第2基板の周縁から内側に、当該フィラーの平均径の半分以下である所定距離だけ後退して形成される。 According to certain embodiments, a method of manufacturing an electronic device further includes providing a printed circuit board, wherein the first substrate and the second substrate bonded together via the first sidewall and the second sidewall are of the printed circuit board. The top surface of the printed circuit board attached to the top surface, to which the first substrate and the second substrate are attached, is covered and sealed with a resin containing a filler having a predetermined diameter, and the first side wall and the second side wall are respectively The first substrate is formed so as to recede from the periphery of the second substrate by a predetermined distance that is not more than half of the average diameter of the filler.
所定の実施形態によれば、電子デバイスは、底面の周縁に沿って形成された所定高さの、当該底面に配置された電子回路を取り囲む第1側壁を有する第1基板と、頂面の周縁に沿って形成された所定高さの第2側壁を有する第2基板とを含み、第2側壁は、第1側壁が第2側壁に対向かつ接触して第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁により画定されたキャビティが内部に形成されるように、第1側壁に位置合わせされて接合され、第1側壁は、液相拡散接合により第2側壁と接合されてよい。 According to certain embodiments, an electronic device includes a first substrate having a first wall formed around a periphery of the bottom surface and having a first side wall surrounding the electronic circuit disposed on the bottom surface, and a periphery of the top surface. A second substrate having a second side wall of a predetermined height formed along the first side wall, the second side wall being opposed to and in contact with the second side wall, the bottom surface of the first substrate, Aligned and bonded to the first sidewall such that a cavity defined by the top surface, the first sidewall, and the second sidewall is formed therein, and the first sidewall is bonded to the second sidewall by liquid phase diffusion bonding. May be joined.
所定の実施形態によれば、電子デバイスは、底面及び頂面を有する第1基板と、当該底面に配置された電子回路を取り囲むべく当該底面の周縁に沿って形成された所定高さの第1側壁と、当該頂面に形成された外部電極と、頂面の周縁に沿って形成された所定高さの第2側壁を有する第2基板とを含み、当該外部電極は、当該底面に連通するビアを介して当該電子回路に接続され、第2側壁は、第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁により画定されたキャビティを内部に形成するべく、第1側壁に位置合わせされて接合されてよい。 According to certain embodiments, an electronic device includes a first substrate having a bottom surface and a top surface, and a first height of a predetermined height formed along a periphery of the bottom surface to surround an electronic circuit disposed on the bottom surface. Including a side wall, an external electrode formed on the top surface, and a second substrate having a second side wall having a predetermined height formed along the periphery of the top surface, and the external electrode communicates with the bottom surface The second sidewall is connected to the electronic circuit through the via, and the second sidewall forms a cavity defined therein by the bottom surface of the first substrate, the top surface of the second substrate, the first sidewall, and the second sidewall. One side wall may be aligned and joined.
外部電極は、ビアの直上に配置されてよい。第1基板の厚さは、第2基板の厚さより小さくてよい。第1基板の頂面の表面粗さは、第1基板の底面の表面粗さよりも大きくてよい。ビアの側面の表面粗さは、第1基板の頂面の表面粗さよりも大きくてよい。第1基板は、キャビティを画定する一部分の厚さが周縁部の厚さよりも大きくてよい。 The external electrode may be disposed immediately above the via. The thickness of the first substrate may be smaller than the thickness of the second substrate. The surface roughness of the top surface of the first substrate may be greater than the surface roughness of the bottom surface of the first substrate. The surface roughness of the side surface of the via may be larger than the surface roughness of the top surface of the first substrate. The first substrate may have a thickness of a portion defining the cavity larger than a thickness of the peripheral portion.
所定の実施形態によれば、電子デバイスを製造する方法は、底面及び頂面を有する第1基板の底面の周縁に沿って、当該底面に配置された電子回路を取り囲むべく所定高さの第1側壁を形成することと、当該底面及び当該頂面間を連通させるビアを形成することと、第2基板の頂面の周縁に沿って所定高さの第2側壁を形成することと、第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁によりキャビティを内部に画定するべく第1側壁及び第2側壁を位置合わせして接合することとを含み、当該ビアを形成することは、当該ビアに対応する第1基板の底面の一部分に第1ストッパ層及び第2ストッパ層を順に積層することと、当該ビアに対応するスルーホールを形成するべく第1基板をエッチングすることとを含み、第1基板をエッチングする速度は第1ストッパ層をエッチングする速度よりも大きく、第1ストッパ層をエッチングする速度は第2ストッパ層をエッチングする速度よりも大きくてよい。 According to certain embodiments, a method of manufacturing an electronic device includes: a first having a predetermined height to surround an electronic circuit disposed on a bottom surface along a periphery of a bottom surface of a first substrate having a bottom surface and a top surface. Forming a side wall; forming a via that communicates between the bottom surface and the top surface; forming a second side wall having a predetermined height along the periphery of the top surface of the second substrate; Aligning and bonding the first sidewall and the second sidewall to define a cavity therein by the bottom surface of the substrate, the top surface of the second substrate, the first sidewall, and the second sidewall, and forming the via To do this, a first stopper layer and a second stopper layer are sequentially stacked on a part of the bottom surface of the first substrate corresponding to the via, and the first substrate is etched to form a through hole corresponding to the via. The first substrate is Rate of quenching is greater than the speed of etching the first stopper layer, the rate of etching the first stopper layer may be greater than the speed of etching the second stopper layer.
第1基板の頂面に、ビアに接続された外部電極を配置してよい。第1基板のエッチングは、ドライエッチングにより行われてよい。第1ストッパ層はチタン(Ti)及びクロム(Cr)の少なくとも一方を含んでよく、第2ストッパ層は金(Au)を含んでよい。第2ストッパ層の厚さは、第1ストッパ層の厚さよりも大きくてよい。電子回路は配線パッド及び第1ストッパ層を含んでよく、第2ストッパ層は、配線パッドの上まで拡張されるように形成されてよい。 An external electrode connected to the via may be disposed on the top surface of the first substrate. The first substrate may be etched by dry etching. The first stopper layer may include at least one of titanium (Ti) and chromium (Cr), and the second stopper layer may include gold (Au). The thickness of the second stopper layer may be larger than the thickness of the first stopper layer. The electronic circuit may include a wiring pad and a first stopper layer, and the second stopper layer may be formed to extend over the wiring pad.
所定の実施形態によれば、電子デバイスを製造する方法は、底面及び頂面を有する第1基板を与えることであって、所定高さの第1側壁が第1基板の底面の周縁に沿って形成されて当該底面に配置された電子回路を取り囲み、当該底面及び当該頂面間を連通させるビアが形成され、当該底面において当該ビアの直下には当該ビアよりも直径が大きい所定高さの第1柱が配置され、第1側壁及び第1柱は第1金属からなる第1金属層により形成されることと、頂面を有する第2基板を与えることであって、所定高さの第2側壁が第2基板の頂面の周縁に沿って形成され、第1基板の底面に形成された第1柱に対応する位置において所定高さの第2柱が当該頂面に形成され、第2側壁及び第2柱は、第2金属からなる第2金属層と第3金属からなる第3金属層とが順に積層されることにより形成されることと、第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁によりキャビティを内部に画定するべく第1側壁が第2側壁に対向かつ接触し、第1柱が第2柱に対向かつ接触するように第1側壁を第2側壁に位置合わせすることと、第1柱及び第2柱が溶融して互いに接合されるように第1基板及び第2基板を加熱することであって、第1金属層、第2金属層及び第3金属層が加熱されて液相拡散接合により合金層を形成することとを含んでよい。 According to certain embodiments, a method of manufacturing an electronic device is to provide a first substrate having a bottom surface and a top surface, the first sidewall having a predetermined height being along the periphery of the bottom surface of the first substrate. A via that is formed and surrounds the electronic circuit disposed on the bottom surface and communicates between the bottom surface and the top surface is formed, and on the bottom surface, a via having a predetermined height larger than the via is directly below the via. One pillar is disposed, the first side wall and the first pillar are formed by a first metal layer made of a first metal, and a second substrate having a top surface is provided, and a second of a predetermined height is provided. A side wall is formed along the periphery of the top surface of the second substrate, and a second column having a predetermined height is formed on the top surface at a position corresponding to the first column formed on the bottom surface of the first substrate. The side wall and the second pillar are made of the second metal layer made of the second metal and the third metal. The first metal sidewall is formed by sequentially stacking the third metal layer, and the first sidewall is defined by the bottom surface of the first substrate, the top surface of the second substrate, the first sidewall, and the second sidewall. Aligning the first side wall with the second side wall so that the first column faces and contacts the second side wall, and the first column and the second column melt to each other. Heating the first substrate and the second substrate so as to be bonded, and heating the first metal layer, the second metal layer, and the third metal layer to form an alloy layer by liquid phase diffusion bonding; May be included.
所定の実施形態において、電子デバイスは、底面及び頂面を有する第1基板と、頂面を有する第2基板とを含み、当該底面に配置された電子回路を取り囲むように第1基板の底面の周縁に沿って所定高さの第1側壁が形成され、当該底面及び当該頂面間を連通させるようにビアが形成され、当該ビアよりも直径が大きい所定高さの第1柱が当該底面において当該ビアの直下に配置され、所定高さの第2側壁が第2基板の頂面の周縁に沿って形成され、第1基板の底面に形成された第1柱に対応する位置において当該頂面に所定高さの第2柱が形成され、第2側壁及び第2柱が、第1側壁が第2側壁に対向かつ接触して第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁により画定されたキャビティが内部に形成されるように、第1側壁及び第1柱に位置合わせされて接合され、第1側壁及び第1柱は、液相拡散接合により第2側壁及び第2柱それぞれと接合されてよい。 In certain embodiments, an electronic device includes a first substrate having a bottom surface and a top surface, and a second substrate having a top surface, wherein the electronic device surrounds an electronic circuit disposed on the bottom surface. A first side wall having a predetermined height is formed along the peripheral edge, a via is formed so as to communicate between the bottom surface and the top surface, and a first column having a predetermined height larger than the via is formed on the bottom surface. The top surface is located immediately below the via, and a second side wall having a predetermined height is formed along the periphery of the top surface of the second substrate, and corresponds to the first pillar formed on the bottom surface of the first substrate. A second pillar having a predetermined height is formed, and the second side wall and the second pillar face the first side wall opposite to and in contact with the second side wall, the bottom surface of the first substrate, the top surface of the second substrate, and the first side wall. , And a first side such that a cavity defined by the second sidewall is formed therein And which are joined aligned in the first column, the first side wall and the first pillar may be bonded to the second side wall and the second pillar respectively by the liquid phase diffusion bonding.
圧電体は、タンタル酸リチウム及びニオブ酸リチウムの少なくとも一方を含んでよい。ビアは、ドライエッチングにより形成されたスルーホールを含んでよい。第1基板の頂面には、ビアに接続された外部電極がさらに配置されてよい。第1柱の直径は、第2柱の直径よりも大きくてよい。第2基板の頂面には他の電子回路が配置されてよく、第2側壁は当該他の電子回路を取り囲むように形成されてよい。第2基板は圧電体からなってよい。第2基板の頂面に配置された電子回路は、圧電薄膜共振器、バルク弾性波素子及び弾性表面波素子の少なくとも一つを含んでよい。 The piezoelectric body may include at least one of lithium tantalate and lithium niobate. The via may include a through hole formed by dry etching. An external electrode connected to the via may be further disposed on the top surface of the first substrate. The diameter of the first pillar may be larger than the diameter of the second pillar. Another electronic circuit may be disposed on the top surface of the second substrate, and the second side wall may be formed so as to surround the other electronic circuit. The second substrate may be made of a piezoelectric body. The electronic circuit disposed on the top surface of the second substrate may include at least one of a piezoelectric thin film resonator, a bulk acoustic wave element, and a surface acoustic wave element.
所定の実施形態によれば、電子デバイスは、底面の周縁に沿って形成された所定高さの、当該底面に配置された電子回路を取り囲む第1側壁を有する第1基板と、頂面の周縁に沿って形成された所定高さの第2側壁を有する第2基板とを含み、第2側壁は、第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁によりキャビティを内部に画定するべく、第1側壁に位置合わせされて接合され、当該キャビティは、1気圧よりも低い圧力の雰囲気を含んでよい。 According to certain embodiments, an electronic device includes a first substrate having a first wall formed around a periphery of the bottom surface and having a first side wall surrounding the electronic circuit disposed on the bottom surface, and a periphery of the top surface. A second substrate having a second sidewall having a predetermined height and formed along the second sidewall, wherein the second sidewall is a cavity formed by a bottom surface of the first substrate, a top surface of the second substrate, a first sidewall, and a second sidewall. And the cavity may include an atmosphere at a pressure lower than 1 atmosphere.
所定の実施形態において、電子デバイスを製造する方法は、底面の周縁に沿って形成された所定高さの、当該底面に配置された電子回路を取り囲む第1側壁を有する第1基板を与えることと、所定高さの第2側壁を有して平坦な頂面の周縁に沿って形成された第2基板を与えることと、第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁により内部にキャビティを画定するように第1基板と第2基板とを位置合わせすることであって、第1側壁は第2側壁に対向かつ接触することと、第1側壁と第2側壁とを互いに接合するべく第1基板及び第2基板を加熱することであって、当該加熱は真空下で行われることとを含んでよい。 In certain embodiments, a method of manufacturing an electronic device provides a first substrate having a first sidewall formed around a peripheral edge of a bottom surface and surrounding a electronic circuit disposed on the bottom surface. Providing a second substrate having a second sidewall of a predetermined height and formed along the periphery of the flat top surface; the bottom surface of the first substrate; the top surface of the second substrate; the first sidewall; Aligning the first substrate and the second substrate so as to define a cavity therein by the second side wall, wherein the first side wall faces and contacts the second side wall; and the first side wall and the second side wall Heating the first substrate and the second substrate to join the sidewalls to each other, the heating may include performing under vacuum.
加熱における真空度は、コントロールバルブによって制御されてよい。第1基板及び第2基板は、加熱の前に大気圧下かつ温度100℃以下で予備加熱されてよい。 The degree of vacuum in heating may be controlled by a control valve. The first substrate and the second substrate may be preheated at atmospheric pressure and at a temperature of 100 ° C. or lower before heating.
所定の実施形態によれば、電子デバイスを製造する方法は、底面及び頂面を有する第1基板の当該底面の周縁に沿って所定高さの第1側壁を形成し、当該底面に配置された電子回路を取り囲むことと、当該底面及び当該頂面間を連通させるビアと当該頂面の外部電極とを形成することと、第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁により内部にキャビティを画定するべく第1側壁及び第2側壁を位置合わせして接合することとを含み、当該ビア及び当該外部電極を形成することは、第1基板において当該ビアに対応するスルーホールを形成することと、第1基板の頂面にスパッタ膜を形成することと、当該外部電極に対応するパターンをフォトリソグラフィーにより当該スパッタ膜上に形成することと、金属をメッキして当該スルーホール内に充填することにより当該ビア及び当該外部電極を同時に形成することとを含んでよい。フォトリソグラフィーには、ネガ型液体レジストを使用してよい。 According to certain embodiments, a method of manufacturing an electronic device includes forming a first sidewall having a predetermined height along a periphery of a bottom surface of a first substrate having a bottom surface and a top surface, and arranging the first sidewall on the bottom surface. Surrounding the electronic circuit, forming vias that communicate between the bottom surface and the top surface and external electrodes on the top surface, the bottom surface of the first substrate, the top surface of the second substrate, the first sidewall, and Forming the via and the external electrode correspond to the via in the first substrate, including aligning and joining the first and second sidewalls to define a cavity therein by the second sidewall Forming a through hole to be formed, forming a sputtered film on the top surface of the first substrate, forming a pattern corresponding to the external electrode on the sputtered film by photolithography, plating a metal This It may include and forming the via and the external electrodes at the same time by filling in the through holes. For photolithography, a negative liquid resist may be used.
所定の実施形態によれば、電子デバイスを製造する方法が与えられ、当該電子デバイスは、底面に配置された電子回路を取り囲むように周縁に沿って形成された所定高さの第1側壁を有する第1基板と、頂面の周縁に沿って形成された所定高さの第2側壁を有する第2基板とを含み、第1側壁は、第1基板の底面として第1ウェハの底面に形成され、所定高さの第1封止部が当該周縁に沿って形成され、第2側壁は、第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁によりキャビティを内部に画定するべく、第1側壁に位置合わせされて接合されてよい。方法は、第1基板の底面としての第1ウェハの底面に第1側壁を形成するとともに周縁に沿って所定高さを有する第1封止部を形成することと、第2基板の頂面としての第2ウェハの頂面に第2側壁を形成するとともに当該周縁に沿って所定高さの第2封止部を形成することと、第1ウェハの底面、第2ウェハの頂面、第1封止部、及び第2封止部により内部にキャビティを画定するべく第1ウェハと第2ウェハとを互いに位置合わせして接合することとを含み、第1封止部及び第1側壁はそれぞれが、液相拡散接合により第2封止部及び第2側壁と接合されてよい。 According to certain embodiments, a method of manufacturing an electronic device is provided, the electronic device having a first sidewall of a predetermined height formed along a periphery to surround an electronic circuit disposed on a bottom surface. A first substrate and a second substrate having a second sidewall having a predetermined height formed along the periphery of the top surface, the first sidewall being formed on the bottom surface of the first wafer as the bottom surface of the first substrate. The first sealing portion having a predetermined height is formed along the peripheral edge, and the second side wall has the cavity inside by the bottom surface of the first substrate, the top surface of the second substrate, the first side wall, and the second side wall. To define, it may be aligned and joined to the first sidewall. The method includes forming a first side wall on the bottom surface of the first wafer as the bottom surface of the first substrate and forming a first sealing portion having a predetermined height along the periphery, and as a top surface of the second substrate. Forming a second side wall on the top surface of the second wafer and forming a second sealing portion having a predetermined height along the peripheral edge, the bottom surface of the first wafer, the top surface of the second wafer, The first and second wafers are aligned and joined to each other to define a cavity therein by the sealing portion and the second sealing portion, and the first sealing portion and the first sidewall are respectively However, the second sealing portion and the second sidewall may be joined by liquid phase diffusion joining.
第1ウェハ及び第2ウェハはそれぞれが、実質的に円板形状を有してよい。方法はさらに、第1ウェハ及び第2ウェハにおいて、第1封止部及び第2封止部の外側エッジをトリミングすることを含んでよい。トリミングすることは、第1封止部及び/又は第2封止部を、第1ウェハ及び第2ウェハの周縁に露出させてよい。トリミングすることは、第1ウェハ及び第2ウェハにおいて、第1ウェハの底面又は第2ウェハの頂面に対して所定角度をなす封止部を形成してよい。第1ウェハの頂面及び第2ウェハの底面それぞれを、所定深さまで研磨してよい。電子デバイスは、第1ウェハ及び第2ウェハをダイシングにより個片化して形成してよい。第1側壁及び第2側壁並びに第1封止部及び第2封止部は、液相拡散接合により接合された第1合金層及び第2合金層を含んでよい。 Each of the first wafer and the second wafer may have a substantially disk shape. The method may further include trimming outer edges of the first sealing portion and the second sealing portion in the first wafer and the second wafer. Trimming may expose the first sealing portion and / or the second sealing portion to the periphery of the first wafer and the second wafer. Trimming may form a sealing portion at a predetermined angle with respect to the bottom surface of the first wafer or the top surface of the second wafer in the first wafer and the second wafer. Each of the top surface of the first wafer and the bottom surface of the second wafer may be polished to a predetermined depth. The electronic device may be formed by dicing the first wafer and the second wafer by dicing. The first side wall and the second side wall, and the first sealing portion and the second sealing portion may include a first alloy layer and a second alloy layer joined by liquid phase diffusion bonding.
所定の実施形態によれば、電子デバイスを製造する方法が与えられ、当該電子デバイスは、底面に配置された電子回路を取り囲む周縁に沿って形成された所定高さの第1側壁を有する第1基板と、頂面の周縁に沿って形成された所定高さの第2側壁を有する第2基板とを含み、第2側壁は、第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁により内部にキャビティを画定するべく、液相拡散接合により第1側壁と位置合わせされて接合されてよい。方法は、第1基板の底面としての第1ウェハの底面に第1側壁を形成するとともに周縁に沿って所定高さの第1封止部を形成することと、第2基板の頂面としての第2ウェハの頂面に第2側壁を形成することと、周縁に沿って所定高さの第2封止部を形成し、第1ウェハの底面、第2ウェハの頂面、第1封止部、及び第2封止部により内部にキャビティを画定するべく、第1ウェハと第2ウェハとを互いに位置合わせして接合することと、第1封止部と第2封止部とを接合することにより、第1ウェハ及び第2ウェハの周縁に沿って第1ウェハの底面と第2ウェハの頂面との間に封止部を形成することと、当該封止部により画定された内部領域において第1ウェハ及び第2ウェハをプラズマにより適切に切り離して個片化することとを含んでよい。封止部は、リング形状を有してよい。 According to certain embodiments, there is provided a method of manufacturing an electronic device, the electronic device having a first sidewall having a predetermined height formed along a periphery surrounding an electronic circuit disposed on a bottom surface. And a second substrate having a second sidewall having a predetermined height formed along the periphery of the top surface, wherein the second sidewall is a bottom surface of the first substrate, a top surface of the second substrate, and a first sidewall. , And the second sidewall may be aligned and bonded to the first sidewall by liquid phase diffusion bonding to define a cavity therein. The method includes forming a first side wall on the bottom surface of the first wafer as the bottom surface of the first substrate and forming a first sealing portion having a predetermined height along the peripheral edge, and forming a top surface of the second substrate. Forming a second side wall on the top surface of the second wafer, forming a second sealing portion having a predetermined height along the periphery, and forming the bottom surface of the first wafer, the top surface of the second wafer, and the first sealing; The first wafer and the second wafer are aligned and joined to each other, and the first sealing part and the second sealing part are joined together to define a cavity inside the part and the second sealing part By forming a sealing portion between the bottom surface of the first wafer and the top surface of the second wafer along the peripheral edges of the first wafer and the second wafer, and an interior defined by the sealing portion Appropriately separating the first wafer and the second wafer by plasma in a region and dividing them into pieces. There. The sealing part may have a ring shape.
ここに記載される複数の側面及び実施形態によれば、液相拡散接合を使用することにより、電子デバイスのデバイス基板とキャップ基板とを、高温高圧プロセスを必要とすることなく接合することができる。ひいては、電子デバイスを製造するサイクルタイムを低減することができる。さらに、スルーホールを形成するプロセスにおけるオーバーエッチングゆえに生じる欠陥を防止し、ひいては歩留まりを向上させることができる。 According to the multiple aspects and embodiments described herein, the device substrate and cap substrate of an electronic device can be joined without the need for high temperature and high pressure processes by using liquid phase diffusion bonding. . As a result, the cycle time which manufactures an electronic device can be reduced. Furthermore, defects caused by over-etching in the process of forming a through hole can be prevented, and thus the yield can be improved.
所定の実施形態によれば、電子デバイスを製造する方法は、底面の周縁に沿って形成された第1側壁を有する第1基板を与えることであって、第1側壁は第1基板の底面に配置された電子回路を取り囲み、第1側壁は第1金属からなる第1金属層から形成されることと、頂面の周縁に沿って形成された第2側壁を有する第2基板を与えることであって、第2側壁は、第2金属からなる第2金属層と第3金属からなる第3金属層とが順に積層されることにより形成され、第2金属及び第3金属は互いに異なりかつ第1金属と異なることと、第1基板の底面、第2基板の頂面、第1側壁、及び第1側壁により内部にキャビティを画定するべく、第1基板と第2基板とを位置合わせすることであって、第1側壁は第2側壁に対向かつ接触することと、液相拡散接合により第1側壁と第2側壁とを互いに接合させるべく第1基板及び第2基板を加熱することであって、第3金属層が溶融されて第1金属層及び第2金属層それぞれと第1合金層及び第2合金層を形成することとを含んでよい。 According to certain embodiments, a method of manufacturing an electronic device provides a first substrate having a first sidewall formed along a periphery of a bottom surface, the first sidewall being on the bottom surface of the first substrate. Surrounding the disposed electronic circuit, the first sidewall is formed from a first metal layer made of a first metal, and a second substrate having a second sidewall formed along the periphery of the top surface is provided. The second side wall is formed by sequentially stacking a second metal layer made of the second metal and a third metal layer made of the third metal, the second metal and the third metal being different from each other and the second metal layer. The first substrate and the second substrate are aligned to be different from one metal and to define a cavity therein by the bottom surface of the first substrate, the top surface of the second substrate, the first sidewall, and the first sidewall. The first side wall is opposite and in contact with the second side wall; Heating the first substrate and the second substrate to bond the first side wall and the second side wall to each other by liquid phase diffusion bonding, the third metal layer being melted and the first metal layer and the second metal layer Forming each with a first alloy layer and a second alloy layer.
所定の実施形態によれば、電子デバイスを製造する方法は、第1基板の底面の周縁に沿って第1側壁を形成して第1基板の底面に配置された電子回路を取り囲むことと、第1基板の底面と第1基板の頂面とを連通させるビアを形成することと、第2基板の頂面において周縁に沿って第2側壁を形成することと、第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁により内部にキャビティを画定するべく第1側壁と第2側壁とを位置決めして接合することとを含み、当該ビアを形成することは、当該ビアに対応する第1基板の底面の一部分に第1ストッパ層及び第2ストッパ層を順に積層することと、当該ビアに対応するスルーホールを形成するべく第1基板をエッチングすることとを含み、第1基板をエッチングする速度は第1ストッパ層をエッチングする速度よりも大きく、第1ストッパ層をエッチングする速度は第2ストッパ層をエッチングする速度よりも大きくてよい。 According to certain embodiments, a method of manufacturing an electronic device includes forming a first sidewall along a peripheral edge of a bottom surface of a first substrate and surrounding an electronic circuit disposed on the bottom surface of the first substrate; Forming a via that connects the bottom surface of the first substrate and the top surface of the first substrate; forming a second sidewall along the periphery of the top surface of the second substrate; Forming and forming the via includes positioning and bonding the first and second sidewalls to define a cavity therein by the top surface of the substrate, the first sidewall, and the second sidewall. And sequentially stacking a first stopper layer and a second stopper layer on a part of the bottom surface of the first substrate corresponding to the first substrate, and etching the first substrate to form a through hole corresponding to the via, The rate at which one substrate is etched is the first Greater than the speed of etching the path layer, the rate of etching the first stopper layer may be greater than the speed of etching the second stopper layer.
所定の実施形態によれば、底面に配置された電子回路を取り囲むように周縁に沿って形成された第1側壁を有する第1基板と、頂面において周縁に沿って形成された第2側壁を有する第2基板とを含む電子デバイスであって、第2側壁は、第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁により内部にキャビティを画定するべく、第1側壁と位置合わせされて接合される電子デバイスを製造する方法は、第1基板の底面としての第1ウェハの底面に第1側壁を形成するとともに第1ウェハの底面の周縁まわりに第1封止部を形成することと、第2基板の頂面としての第2ウェハの頂面に第2側壁を形成するとともに第2ウェハの頂面の周縁まわりに第2封止部を形成することと、第1ウェハの底面、第2ウェハの頂面、第1封止部、及び第2封止部により内部にキャビティを画定するべく、第1ウェハと第2ウェハとを互いに位置合わせして接合することとを含み、第1封止部及び第1側壁はそれぞれが、液相拡散接合により第2封止部及び第2側壁と接合されてよい。 According to certain embodiments, a first substrate having a first sidewall formed along the periphery to surround an electronic circuit disposed on the bottom surface, and a second sidewall formed along the periphery on the top surface. And a second substrate having a first sidewall to define a cavity therein by a bottom surface of the first substrate, a top surface of the second substrate, a first sidewall, and a second sidewall. A method of manufacturing an electronic device that is aligned and bonded to a side wall includes: forming a first side wall on a bottom surface of a first wafer as a bottom surface of a first substrate; and first sealing around a periphery of the bottom surface of the first wafer. Forming a portion, forming a second side wall on the top surface of the second wafer as the top surface of the second substrate and forming a second sealing portion around the periphery of the top surface of the second wafer; Bottom surface of first wafer, top surface of second wafer, first sealing portion And aligning and bonding the first wafer and the second wafer to each other to define a cavity therein by the second sealing portion, wherein the first sealing portion and the first sidewall are each a liquid The second sealing portion and the second sidewall may be joined by phase diffusion joining.
所定の実施形態によれば、電子デバイスは、第1基板、外部電極及び第2基板を含み、第1基板は、第1基板の底面の周縁に沿って形成された第1側壁であって、第1基板の底面に配置された電子回路を取り囲む第1側壁を有し、当該外部電極は第1基板の頂面に形成され、当該外部電極は、第1基板の底面と連通するビアを介して当該電子回路に接続され、第2基板は、第2基板の頂面の周縁にそって形成された第2側壁を有し、第2側壁は、第1基板の底面、第2基板の頂面、第1側壁、及び第2側壁により内部にキャビティを画定するべく、第1側壁と位置合わせされて接合され、第1側壁は第1金属と第3金属との第1合金を含み、第2側壁は第2金属と第3金属との第2合金を含み、第1金属は、第2金属と異なりかつ第3金属とも異なってよい。 According to certain embodiments, the electronic device includes a first substrate, an external electrode, and a second substrate, the first substrate being a first sidewall formed along the periphery of the bottom surface of the first substrate, A first side wall surrounding the electronic circuit disposed on the bottom surface of the first substrate; the external electrode is formed on the top surface of the first substrate; and the external electrode is connected via a via communicating with the bottom surface of the first substrate. The second substrate has a second side wall formed along the periphery of the top surface of the second substrate, and the second side wall is a bottom surface of the first substrate and a top surface of the second substrate. A surface, a first side wall, and a second side wall to align and join the first side wall to define a cavity therein, the first side wall including a first alloy of a first metal and a third metal; The two sidewalls include a second alloy of a second metal and a third metal, the first metal being different from the second metal and the third metal It may be different.
少なくとも一つの実施形態の様々な側面が、縮尺どおりであることを意図しない添付図面を参照して以下に説明される。図面は、様々な側面及び実施形態の例示及びさらなる理解を与えるべく含められ、本明細書に組み入れられかつその一部を構成するが、本発明の限界を定めることは意図しない。図面において、様々な図面に例示される同一又はほぼ同一の構成要素はそれぞれが、同じ番号で表される。明確性を目的として、すべての図面においてすべての構成要素が標識されているわけではない。 Various aspects of at least one embodiment are described below with reference to the accompanying drawings, which are not intended to be drawn to scale. The drawings are included to provide illustration and further understanding of various aspects and embodiments, and are incorporated in and constitute a part of this specification, but are not intended to limit the invention. In the drawings, each identical or nearly identical component that is illustrated in various figures is represented by a like numeral. For clarity, not all components are labeled in all drawings.
理解するべきことだが、ここで述べられた方法及び装置の実施形態は、以下の明細書に記載され又は添付図面に例示された構成要素の構造及び配列の詳細への適用に限られない。方法及び装置は、他の実施形態で実装し、様々な態様で実施又は実行することができる。特定の実装例は、例示のみを目的としてここに与えられ、限定されることを意図しない。また、ここで使用される表現及び用語は、説明目的であって、限定としてみなすべきではない。ここでの「含む」、「備える」、「有する」、「包含する」及びこれらの変形の使用は、以降に列挙される項目及びその均等物並びに付加項目の包括を意味する。「又は(若しくは)」の言及は、「又は(若しくは)」を使用して記載される任意の用語が、当該記載の用語の一つの、一つを超える、及びすべてのものを示すように解釈され得る。前後左右、頂底上下、及び横縦への言及はいずれも、記載の便宜を意図しており、本システム及び方法又はこれらの構成要素がいずれか一つの位置的又は空間的配向に限られるものではない。 It should be understood that the method and apparatus embodiments described herein are not limited to application to the details of the structure and arrangement of components set forth in the following specification or illustrated in the accompanying drawings. The method and apparatus may be implemented in other embodiments and implemented or performed in various ways. Particular implementations are provided herein for illustrative purposes only and are not intended to be limiting. Also, the terms and terms used herein are for illustrative purposes and should not be considered limiting. The use of “including”, “comprising”, “having”, “including” and variations thereof herein means inclusion of items listed below and equivalents thereof and additional items. Reference to “or (or)” is intended to be interpreted as any term described using “or (or)” indicates one, more than one, and all of the described terms. Can be done. All references to front, back, left and right, top and bottom, top and bottom, and horizontal and vertical are intended for convenience of description, and the system and method or components thereof are limited to any one positional or spatial orientation. is not.
以下、本開示の複数の側面に係る電子デバイス及びその製造方法について図面を参照して詳細に説明する。図1は、一実施形態に係る電子デバイスの模式的構成を示す断面図である。図2は、一実施形態に係る電子デバイスがプリント基板に実装された一構造を示す断面図である。 Hereinafter, an electronic device according to a plurality of aspects of the present disclosure and a manufacturing method thereof will be described in detail with reference to the drawings. FIG. 1 is a cross-sectional view illustrating a schematic configuration of an electronic device according to an embodiment. FIG. 2 is a cross-sectional view showing a structure in which an electronic device according to an embodiment is mounted on a printed circuit board.
図1に示すように、一実施形態によれば、電子デバイス100は、所定厚さを有する第1基板10と、所定厚さを有して第1基板10と所定間隔で対向する第2基板20とを含む。第1基板10はデバイス基板と称してよい。第1基板10の底面10aは第2基板20に対向し、圧電薄膜共振器(FBAR)11を含む電子回路18が設けられる。第2基板20はキャップ基板と称してよい。第2基板20の頂面20aと第1基板10の底面10aとの間には側壁30が形成されて所定間隔が画定される。第1基板10の底面10a、第2基板20の頂面20a、及び側壁30により、第1基板10の底面10aに配置された電子回路18が内部に含まれるキャビティ19が画定される。
As shown in FIG. 1, according to one embodiment, an
電子デバイス100がプリント基板110に実装された構造150を示す図2を参照すると、図1の電子デバイス100が、ここでは上下を反転されてプリント基板110の頂面110aに配置される。プリント基板110の頂面110aには、電子デバイス100を覆う樹脂層120が配置される。この構造150において、第2基板20は、電子デバイス100の上にある樹脂層120を支持してキャビティ19を保護するキャップの役割を果たす。
Referring to FIG. 2 showing the
詳しくは、第1基板10は、窒化アルミニウム(AlN)及び酸化亜鉛(ZnO)のような圧電体からなる。第1基板10の底面10aには、圧電体の薄膜により複数の圧電薄膜共振器11が形成される。圧電薄膜共振器11は配線パッド12により互いに適切に接続され、フィルタ及びフィルタデバイスのような電子回路18を形成する。なお、電子回路18が圧電薄膜共振器11を含むにもかかわらず、圧電薄膜共振器11とともに、又は圧電薄膜共振器11に代えて、弾性表面波(SAW)素子、又は音響多層膜共振器(SMR)のようなバルク弾性波(BAW)素子を使用することもできる。
Specifically, the
第2基板20は、例えばシリコン又は同様の材料からなる。第2基板20は、第1基板10の底面10aと第2基板20の頂面20aとが所定間隔を介して離間されるように、第1基板10上の側壁30によって支持される。側壁30は、第1基板10の底面10aに配置された電子回路18を取り囲むように、かつ、第1基板10の周縁10d及び第2基板20の周縁20dに沿って延びるように形成される。側壁30は、第1基板10の底面10aと第2基板20の頂面20aとの間に、金(Au)及び錫(Sn)の合金からなる第1合金層31と、錫(Sn)及び銅(Cu)の合金からなり第1合金層31に積層された第2合金層32とを含む。
The
図3は、第1基板10と第2基板20との位置合わせを示す断面図である。この断面図は、第1基板10と第2基板20とが側壁30によって接合される前の状態を示す。第1基板10の底面10aにはその周縁10dに沿って第1側壁33が形成され、第2基板20の頂面20aにはその周縁20dに沿って第2側壁34が形成される。第1側壁33は、所定高さを有し、第1基板10の周縁10dから内側に所定距離だけ後退して配置される。第1側壁33は、第1厚さを有して第1金属としての金(Au)からなる第1金属層36により形成される。第2側壁34は、所定高さを有し、第2基板20の周縁20dから内側に所定距離だけ後退して配置される。第2側壁34は、第2厚さを有して第2金属としての銅(Cu)からなる第2金属層37と、第3厚さを有して第3金属としての錫(Sn)からなる第3金属層38とにより形成され、第3金属層38が第2金属層37上に積層される。ここで、第1側壁33の幅は、第2側壁34の幅よりも小さい。
FIG. 3 is a cross-sectional view showing alignment between the
第1基板10は、第1基板10の底面10a、第2基板20の頂面20a、第1側壁33、及び第2側壁34が内部にキャビティ19を画定するように、及び第1側壁33が第2側壁34に対向かつ接触するように、第2基板20に位置合わせされる。すなわち、第1側壁33の底面が第2側壁34の頂面に当接する。本開示の一側面によれば、第1基板10及び第2基板20は、位置合わせされた状態が維持されて加熱され、第1側壁33及び第2側壁34が互いに液相拡散(TLP)接合により接合されて単一の側壁30が形成される。
The
図4A〜4Cは、TLP接合を説明する一部拡大断面図である。図4A〜4Cは特に、図3に示した第1基板10及び第2基板20において、第1側壁33及び第2側壁34を含む一部分を示す。図4Aは、位置合わせ前の第1基板10及び第2基板20を示す。第1基板10の底面10aには、第1厚さを有して第1金属としての金(Au)からなる第1金属層36が配置されて第1側壁33が形成される。第2基板20の頂面20aには、第2厚さを有して第2金属としての銅(Cu)からなる第2金属層37が配置され、第2金属層37には、第3厚さを有して第3金属としての錫(Sn)からなる第3金属層38が積層され、第2金属層37と第3金属層38とにより第2側壁34が形成される。
4A to 4C are partially enlarged cross-sectional views illustrating TLP bonding. 4A to 4C show a part including the
図4Bは、第1基板10及び第2基板20が互いに位置決めされ、第1側壁33の底面と第2側壁34の頂面とが対向かつ接触することを示す。すなわち、第1側壁33の底面が第2側壁34の頂面に当接する。
FIG. 4B shows that the
本開示の一側面によれば、第1側壁33及び第2側壁34が、図4Bに示すように、第1側壁33の底面と第2側壁34の頂面とが接触した状態で加熱され、ひいてはTLP接合により互いに接合され、第1合金層31及び第2合金層32からなる側壁30が形成される。この加熱プロセスは、第1基板10及び第2基板20を240℃から260℃の温度範囲で5分から10分にわたり低圧の雰囲気に維持している間に行われる。このプロセスにより、第1側壁33の第1金属層36の第1金属としての金と、第2側壁34の第3金属層38の第3金属としての錫とに由来する金及び錫の第1合金からなる第1合金層31がもたらされる。このプロセスにより、第2金属層37の第2金属としての銅と、第2側壁34の第3金属層38の第3金属としての錫とに由来する銅及び錫の第2合金からなる第2合金層32も、もたらされる。
According to one aspect of the present disclosure, the
図4Cは、第1側壁33及び第2側壁34がTLP接合によって互いに接合された状態を示す。第1側壁33及び第2側壁34はTLP接合によって接合され、第1基板10の底面10aと第2基板20の頂面20aとの間に第1合金層31及び第2合金層32が順に積層される。第1合金層31は、第1金属層36の第1金属としての金と、第3金属層38の第3金属としての錫とに由来する金及び錫の第1合金からなる。第2合金層32は、第2金属層37の第2金属としての銅と、第3金属層38の第3金属としての錫とに由来する銅及び錫の第2合金からなる。
FIG. 4C shows a state in which the
本開示の一側面によれば、第2側壁34を形成する第3金属層38の第3金属の融点は、第2金属層37の第2金属の融点よりも低い。実際のところ、第3金属としての錫の融点は、第2金属としての銅の融点よりも低い。このように、第3金属の融点を第2金属の融点よりも低くすることにより、第1側壁33と第2側壁34とを低温かつ短時間で接合することができる。ここで、低温で接合することにより、第1基板10及び第2基板20の内部に累積される加工歪み等が、望ましくない程度に高くなることが回避されるので、接合を安定して行うことができる。さらに、接合が短時間で行うことができるので、生産性が向上する。
According to one aspect of the present disclosure, the melting point of the third metal of the
加えて、本開示によれば、第2側壁34において、第2金属層37の第2金属と第3金属層38の第3金属とが異なる。第2金属は銅でよく、第3金属は錫でよい。すなわち、第2側壁34が異なる金属からなるように構成され、第2金属層37及び第3金属層38がそれぞれ第2金属及び第3金属からなるので、合金形成開始温度及び合金形成速度が第2金属層37と第3金属層38とで異なる。したがって、第3金属層38の第3金属が、第2金属層37の第2金属よりも融点が低いことに起因して流れ出すことを抑制することができる。
In addition, according to the present disclosure, the second metal of the
さらに、本開示の複数の側面によれば、図4A及び4Bに示すように、第1金属としての金の第1金属層36により形成された第1側壁33の幅は、第2金属としての銅の第2金属層37と、第3金属としての錫の第3金属層38とにより形成された第2側壁34の幅よりも小さくなるように構成される。これにより、第1側壁33の第1金属層36において使用され得る第1金属としての高価な金の使用量が少なくなるとともに、第2側壁34の大きな幅により側壁30の強度を確保することができる。
Furthermore, according to multiple aspects of the present disclosure, as shown in FIGS. 4A and 4B, the width of the
図5A及び5Bは、金及び錫(Au−Sn)、並びに銅及び錫(Cu−Sn)それぞれの状態図である。これらの状態図からわかるように、第1金属としての金、第2金属としての銅、及び第3金属としての錫は融点が異なり、第3金属としての錫の融点が当該3つの金属中、最も低い。したがって、加熱により周囲温度が上昇すると、第3金属としての錫が溶融を開始し、第1金属としての金と金−錫の第1合金を形成し、その後、第2金属としての銅と銅−錫の第2合金を形成する。 5A and 5B are phase diagrams of gold and tin (Au—Sn), and copper and tin (Cu—Sn), respectively. As can be seen from these phase diagrams, gold as the first metal, copper as the second metal, and tin as the third metal have different melting points, and the melting point of tin as the third metal is in the three metals, The lowest. Therefore, when the ambient temperature rises due to heating, tin as the third metal begins to melt, forming a first alloy of gold and gold-tin as the first metal, and then copper and copper as the second metal -Forming a second alloy of tin.
図5Aに示す温度T1、及び図5Bに示す温度T2は、加熱の工程で予測される温度の上限を示す。これらの温度T1及びT2を上限とする領域では、所定の構成成分を有する合金の融点が一意に決まるので、合金の形成を容易に管理することができる。さらに、図5A及び5Bからわかるように、合金の形成開始温度、又は合金形成温度が、金及び錫(Au−Sn)の第1合金と、銅及び錫(Cu−Sn)の第2合金とでは異なる。したがって、3元系の溶融状態ではなく、実質的に2元系の溶融状態が重なった状態となり、合金の形成を容易に管理することができる。 A temperature T1 shown in FIG. 5A and a temperature T2 shown in FIG. 5B indicate the upper limit of the temperature predicted in the heating process. In the region where the temperatures T1 and T2 are the upper limit, the melting point of the alloy having a predetermined constituent component is uniquely determined, so that the formation of the alloy can be easily managed. Further, as can be seen from FIGS. 5A and 5B, the alloy formation start temperature or alloy formation temperature is such that the first alloy of gold and tin (Au—Sn) and the second alloy of copper and tin (Cu—Sn) It is different. Therefore, not the ternary molten state but the binary molten state is substantially overlapped, and the formation of the alloy can be easily managed.
図4Cに示すように、TLP接合により形成された側壁30は、第1合金層31及び第2合金層32を含むので、第3金属としての錫からなる第3金属層38は消費されて第1合金層31及び第2合金層32に組み入れられている。ここで、融点が低い第3金属としての錫を含まない側壁30は、300℃を超える再溶融温度を有している。したがって、側壁30を含む電子デバイス100は、リフロー及び実装時に求められる耐熱基準を満たすことができる。
As shown in FIG. 4C, the
図3、4A又は4Bに示すように、第2側壁34の高さは、第1側壁33の高さよりも大きくなるように構成される。すなわち、第2側壁34に含まれる第2金属層37の第2厚さと第3金属層38の第3厚さとの合計が、第1側壁33に含まれる第1金属層36の第1厚さよりも大きくなるように構成される。さらに、合金形成が開始されるときの温度について、第3金属としての錫の融点は銅又は金よりも低く、第2側壁34を形成する第2金属層37の第2金属としての銅の融点は、第1側壁33を形成する第1金属層36の第1金属としての金よりも高い。したがって、第3金属層38の、融点が低い第3金属としての錫は、当該融点に到達する前に、厚さが大きく第2側壁34を形成する第2金属層37の第2金属としての銅との合金形成を開始する。加えて、第3金属層38の厚さが小さくなるように構成することで、第3金属層38の、接合中に溶融して側方に流れる第3金属としての錫の量を、第3金属としての錫が融点に到達するときの適切な温度プロファイルに従って制御することができる。
As shown in FIG. 3, 4 </ b> A or 4 </ b> B, the height of the
図6A及び6Bは、金及びインジウム(Au−In)、並びに銅及びインジウム(Cu−In)それぞれの状態図である。図1〜5に示す実施形態において、第2側壁34を形成する第3金属層の第3金属として錫が例示されるが、インジウム(In)も第3金属として代替的に使用することができる。図6A及び6Bの状態図からわかるように、インジウムが第3金属として使用される場合、第1金属としての金、第2金属としての銅、及び第3金属としてのインジウムの融点は異なり、第3金属としてのインジウムの融点が最も低い。したがって、加熱により周囲温度が上昇すると、第3金属としてのインジウムが溶融し、第1金属としての金と金−インジウムの第1合金を形成し、その後、第2金属としての銅と銅−インジウムの第2合金を形成する。
6A and 6B are phase diagrams of gold and indium (Au—In), and copper and indium (Cu—In), respectively. In the embodiment shown in FIGS. 1 to 5, tin is exemplified as the third metal of the third metal layer forming the
インジウムが第3金属として使用される場合、加熱プロセスは、第1基板10及び第2基板20が、170℃から200℃の温度範囲で5分から10分にわたり低圧の雰囲気に維持されている間に行われる。図6Aに示す温度T3、及び図6Bに示す温度T4は、加熱の工程で予測される温度の上限を示す。加熱された周囲温度等を除き、インジウムが第3金属層38の第3金属として使用される場合も、錫が第3金属層38の第3金属として使用された実施形態と同様である。
When indium is used as the third metal, the heating process is performed while the
本開示の一側面によれば、第1基板10の厚さは、第2基板20の厚さと異なる。例えば、第1基板10の厚さは第2基板20の厚さよりも大きくてよく、さらには第1基板10の厚さは第2基板20の厚さよりも小さくてよい。第1基板10の厚さは第2基板20の厚さと異なるので、図3に示すように第1側壁33及び第2側壁34が互いに位置決めされて接触した場合、第3金属層38に接触する第1金属層36の温度は、熱伝導の差に起因して、第3金属層38が積層された第2金属層37の温度とは異なる。本開示の一側面によれば、第3金属層38の第3金属としての錫は、第1金属層36の第1金属としての金、及び第2金属層37の第2金属としての銅それぞれとの合金形成の開始温度が異なるので、当該開始温度の差は、第1基板10と第2基板20との厚さの差に由来する温度の差よりも大きい。したがって、第1基板10と第2基板20との厚さの差の影響を受けることなく接合を行うことができる。
According to one aspect of the present disclosure, the thickness of the
図2に示すように電子デバイス100がプリント基板110に実装された構造150において、樹脂層120は、それぞれが所定の直径を有するフィラー121を含む。ここで、樹脂層120は、例えば、エポキシ樹脂からなり、フィラー121はシリカからなる。本開示の一側面によれば、第1基板10の周縁10d及び第2基板20の周縁20dから内部に後退した側壁30により画定される距離tと、フィラー121の粒径dとの間には以下の関係が存在する。
t≦(dの平均)/2
As shown in FIG. 2, in the
t ≦ (average of d) / 2
すなわち、第1基板10の周縁10d及び第2基板20の周縁20dから内部に後退した側壁30が画定する距離tは、樹脂層120に含まれるフィラー121の粒径の平均の半分以下である。
That is, the distance t defined by the
本開示の一側面によれば、第1基板10の周縁10d及び第2基板20の周縁20dから内部に後退した側壁30が画定する距離tが、上述したフィラー121の粒径dとの関係を満たす場合、フィラー121は、第1基板10の底面10aと第2基板20の頂面20aとの間に画定された間隙内に侵入することが防止される。したがって、この間隙は、弾性率の高いフィラー121ではなく、弾性率の低い樹脂層120によって充填されるので、電子デバイス100がプリント基板110に実装された構造150の耐ヒートサイクル性を向上させることができる。さらに、本開示によれば、側壁30が第1基板10の周縁10d及び第2基板20の周縁20dから所定距離tだけ内部に後退しているので、ウェハから第1基板10及び第2基板20を個片化するダイシングプロセスにおいて金属からなる側壁30を切断する必要がなく、当該ダイシングプロセスを容易に行うことができる。例えば、ウェハ切断用のダイシングブレードは、金属側壁30を切断する必要がないので、厚さを大きく構成する必要がない。
According to one aspect of the present disclosure, the distance t defined by the
図1に示すように、本開示によれば、外部電極40が、電子デバイス100におけるデバイス基板として構成された第1基板10の頂面10bに形成される。外部電極40は、ビア42を介して第1基板10の底面10aに配置された電子回路18の配線パッド12に接続される。ビア42は、頂面10b及び底面10a間で第1基板10を貫通するスルーホール10c(図7参照)に形成される。外部電極40は、ビア42と、ビア42の頂面に配置された外部電極層43とを含む。本開示の一側面によれば、ビア42は、スルーホール10cに充填される金属のみで形成されるわけではなく、頂面10bにおいてスルーホール10cまわりの所定領域に所定厚さを有するように形成された金属層とも一体となって形成される。ここで、ビア42は銅メッキにより形成され、外部電極層43は半田メッキにより形成される。ビア42の一部分は、下地処理を目的として成膜されたスパッタ膜41の上に形成される。
As shown in FIG. 1, according to the present disclosure, the
一実施形態によれば、外部電極40は、電子回路18が配置されるデバイス基板として構成された第1基板10に配置される。さらに、外部電極40は、頂面10bのレベルにおいてスルーホール10c(図7参照)の直上に配置される。したがって、電子回路18から外部電極40まで延びる配線の距離が短くなるように構成されるので、接続点数を減らすことができる。ひいては、フィルタ特性の挿入損失のような電子デバイスの特性を向上させることができる。
According to one embodiment, the
さらに、図2に示すように電子デバイス100がプリント基板110に実装された構造150において、電子デバイス100は、デバイス基板として構成された第1基板10の頂面10bに配置された外部電極40を介して電極111に接続される。この電極111は、プリント基板110の頂面110aに配置される。したがって、プリント基板110及び第1基板10間の距離、すなわちプリント基板110の頂面110aと第1基板10の頂面10bとの間の距離を最小限にすることができるので、プリント基板110と第1基板10又はキャップ基板として構成された第2基板20との線膨張係数の差に起因して作用する応力を低減することができる。ひいては、信頼性試験における周波数変動を低減することができる。
Further, in the
さらに、本開示に係る電子デバイスは、第1基板10を第2基板20よりも薄く構成することができる。一実施形態によれば、電子回路18は、スルーホール10c及び外部電極40を含むデバイス基板として構成された第1基板の底面10aに配置されるので、図2に示すように実装された後の第1基板10における応力を低減することができる。その結果、第1基板10の厚さを低減するように構成することができる。第1基板10の厚さが小さくなればなるほど、スルーホール10cのアスペクト比も小さくなる。したがって、スルーホール10cに充填したビア42の金属と第1基板10との線膨張係数の差に由来する応力を低減し、ひいては耐ヒートサイクル性を向上させることができる。
Furthermore, in the electronic device according to the present disclosure, the
図1に示す実施形態の電子デバイス100において、外部電極40が配置される第1基板10の頂面10bは、電子回路18が配置される底面10aよりも粗くなるように構成される。さらに、外部電極40と第1基板10の頂面10bとの密着性を確保するために、スパッタ膜41が配置される。このため、第1基板10の頂面10bが粗く構成されるので、スパッタ膜41との接触面積が増えて密着強度が向上される。
In the
さらに、本開示の電子デバイス100において、第1基板10に形成されたスルーホール10cの側面の粗さは、電子回路18が配置された第1基板の底面10aの粗さよりも大きい。スルーホール10cにはビア42を形成する金属が充填されるが、スルーホール10cの側面が斜行するように構成されるので、成膜エネルギーが分散されて密着強度が低下することがある。本開示によれば、スルーホール10cの粗い側面にスパッタ膜41が成膜されるので、スパッタ膜41とスルーホール10cの側面との密着強度が、スパッタ膜41と頂面10bとの密着強度と同様に確保される。
Furthermore, in the
図1に示す実施形態の電子デバイス100において、第1基板10の厚さは、電子回路18を含んでキャビティ19を画定する部分が、第1基板10の底面10aと第2基板20の頂面20aとが側壁30により接続される部分よりも厚くなるように勾配がつけられてよい。勾配のついた厚さにより、第1基板10の電子回路18を含んでキャビティ19を画定する部分が、プリント基板110が実装された構造150において、基板撓み試験等で生じる引っ張り応力に耐えることができる。
In the
図7は、ビアのストッパ層を説明する一部拡大断面図である。図1に示すように、電子デバイス100において、第1基板10の底面10aには、ビア42の直下に第1ストッパ層16及び第2ストッパ層17が順に積層される。第1基板10、第1ストッパ層16及び第2ストッパ層間でエッチング速度が異なる。特に、第1基板10のエッチング速度が第1ストッパ層16のエッチング速度よりも大きい一方、第1ストッパ層16のエッチング速度は第2ストッパ層17のエッチング速度よりも大きい。
FIG. 7 is a partially enlarged cross-sectional view for explaining the stopper layer of the via. As shown in FIG. 1, in the
本開示の電子デバイス100は、第1基板10においてビア42の直下に第1ストッパ層16及び第2ストッパ層17が順に積層されるように構成されるとともに、第1基板10のエッチング速度が第1ストッパ層16のエッチング速度よりも大きく、かつ、第1ストッパ層16のエッチング速度が第2ストッパ層17のエッチング速度よりも大きくなるように構成される。その結果、ビア42の底部において、すなわち、スルーホール10cの側面が第1基板10の底面10aと交差する部分において、スルーホール10cの形成時にオーバーエッチングによるノッチの発生を抑制することができる。これにより、ビア42の形成時に欠陥を有することなくスルーホール10cに金属を充填することができるので、製品の歩留まり及び信頼性を向上させることができる。
The
ここに開示の実施形態によれば、第1基板10のスルーホール10cは、ドライエッチングプロセスにより形成することができる。第1基板10のエッチング速度を第1ストッパ層16のエッチング速度よりも大きくなるように構成し、かつ、第1ストッパ層16のエッチング速度を第2ストッパ層17のエッチング速度よりも大きくなるように構成することにより、材料の広範な選択肢によるドライエッチングが可能となる。対照的に、スルーホール10cがウェットエッチングプロセスにより形成される場合、第1基板10のエッチング速度を第1ストッパ層16のエッチング速度よりも大きくし、かつ、第1ストッパ層16のエッチング速度を第2ストッパ層17のエッチング速度よりも大きくするような材料の選択は困難となる。
According to the embodiment disclosed herein, the through
本開示によれば、第1ストッパ層16のためにチタン(Ti)、クロム(Cr)等が使用され、第2ストッパ層17のために金(Au)等が使用される。これらの種類の金属を使用すると、第1基板10のエッチング速度が第1ストッパ層16のエッチング速度よりも大きく、かつ、第1ストッパ層16のエッチング速度が第2ストッパ層17のエッチング速度よりも大きい関係を達成することができるので、ビア42の底部におけるノッチ発生を抑制することができる。
According to the present disclosure, titanium (Ti), chromium (Cr) or the like is used for the
本開示の一側面によれば、チタン又はクロムからなる第1ストッパ層16が与えられるので、第2ストッパ層17を密着させるための密着層が不要となる。かかる密着層は通常、当該面と蒸着又はスパッタリングで成膜された膜との密着を目的として使用されてきたが、チタン又はクロムからなる第1ストッパ層16は、密着層として機能することができる。
According to one aspect of the present disclosure, since the
本開示の一側面によれば、第1ストッパ層16は第2ストッパ層17よりも薄い。第1ストッパ層16の厚さを低減することにより、第1ストッパ層16をエッチングするときのエッチング速度の低下に起因する面内でのエッチング状態のばらつきを防止することができる。すなわち、第1ストッパ層16がエッチングによりスルーホール10cの底面から完全に除去され得ることを保証することができるので、第1ストッパ層16が部分的に残存することがなくなる。さらに、第2ストッパ層17の厚さを大きくすることにより、エッチング後に第2ストッパ層17の強度を確保することができる。エッチングが完了すると、スルーホール10cの底面には、薄くなった第2ストッパ層17が残存する。
According to one aspect of the present disclosure, the
図1及び7に示すように、第1ストッパ層16及び第2ストッパ層17が第1基板10の底面10aにおいてビア42の直下に配置されるが、第1ストッパ層16及び第2ストッパ層17は、第1基板10の底面10aに配置された電子回路18の配線パッド12を覆うように拡張されてよい。さらに、第1ストッパ層16及び第2ストッパ層17は、電子回路18の配線パッド12の代替として、使用することができる。第1ストッパ層16及び第2ストッパ層17は、配線パッド12よりも厚さが大きいので、配線抵抗を下げることができる。したがって、第1ストッパ層16及び第2ストッパ層17を配線パッド12の上まで拡張したり配線パッド12のために使用することができるので、電子デバイス100の挿入損失を低減することができる。
As shown in FIGS. 1 and 7, the
図8A〜8Cは、比較例として、底にストッパ層が存在しない従来型のビアを説明する一部拡大断面図である。図8Aに示すように、電子回路18の配線パッド12は、ビア42の直下の位置まで延ばされ、ストッパ層の介在なしにビア42に接続される。図8Bに示すこのような従来型の構成によれば、エッチングにより第1基板10にスルーホール10cが形成されるとき、スルーホール10cの側面が底面10aと交差する部分において、オーバーエッチングによりノッチ10dが発生することがある。図8Cに示すように、底部に生じたノッチ10dを含むスルーホール10cに金属を充填してビア42を形成すると、金属がノッチ10dの部分に入らずに不十分な金属の欠陥がもたらされる場合があり、ひいては電子デバイス100の歩留まりが低下することがある。
8A to 8C are partially enlarged sectional views for explaining a conventional via having no stopper layer at the bottom as a comparative example. As shown in FIG. 8A, the
図1に示す実施形態の電子デバイス100は、第1基板10の底面10aと第2基板20の頂面20aとの間においてビア42の直下に形成された柱50を含む。柱50の直径は、ビア42の直径よりも大きくなるように構成される。第1基板10の底面10aと柱50との間には、第1ストッパ層16及び第2ストッパ層17が介在される。側壁30と同様、柱50も、金−錫の合金からなる第1合金層51と、錫−銅の合金からなる第2合金層52とが順に積層されることにより形成される。
The
図3に示すように第1基板10及び第2基板20が位置合わせされると、第1基板10の底面10aにはビア42の直下に第1柱53が配置され、第1基板10の頂面20aには第1柱53に対応する箇所に第2柱54が配置される。第1柱53は、第1金属としての金からなる第1厚さを有する第1金属層56によって形成される。第2柱54は、第2金属層57及び第3金属層58が順に積層されることによって形成される。第2金属層57は、第2金属としての銅からなり、第2厚さを有する。第3金属層58は、第3金属としての錫からなり、第3厚さを有する。ここで、第1柱53の直径は、第2柱54の直径よりも大きい。
As shown in FIG. 3, when the
図3に示すように、第1基板10及び第2基板20が互いに位置合わせされ、第1基板10の底面10a、第2基板20の頂面20a、第2側壁34、及び第1側壁33が内部にキャビティ19を画定する。第1側壁33及び第2側壁34が互いに対向かつ接触する一方、第1柱53及び第2柱54が互いに対向かつ接触する。すなわち、第1柱53の底面と第2柱54の頂面とが当接する。本開示の一側面によれば、第1基板10及び第2基板20は、位置合わせされかつ加熱された状態に維持され、液相拡散(TLP)接合により第1側壁33及び第2側壁34が互いに接合されて単一の側壁30となり、第1柱53及び第2柱54もTLP接合により互いに接合されて単一の柱50となる。第1柱53及び第2柱54に適用されるTLP接合プロセスは、図4に示す第1側壁33及び第2側壁34のTLP接合プロセスと同様である。
As shown in FIG. 3, the
図2に示すように電子デバイス100がプリント基板110に実装された構造150によれば、プリント基板110の頂面110aと電子デバイス100との間に樹脂層120が介在される。構造150に対してヒートサイクル試験が行われると、プリント基板110と電子デバイス100との間に介在する樹脂層120が膨張及び収縮することによりビア42に対する引っ張り応力が発生する。本開示によれば、ビア42よりも直径が大きい柱50が、ビア42の直下に配置される。したがって、かかる引っ張り応力及びヒートサイクルによりもたらされるビア42への影響に耐える強度が確保され、信頼性を向上させることができる。例えば、ビア42と第1ストッパ層16、第2ストッパ層17又は配線パッド12との間の金属疲労による断線を防止することができる。
As shown in FIG. 2, according to the
さらに、本開示によれば、第1金属としての金からなる第1金属層56により形成された第1柱53の直径は、第2金属としての銅からなる第2金属層57と、第3金属としての錫からなる第3金属層58とにより形成された第2柱54の直径よりも大きい。TLP接合により、融点の低い第3金属層58の第3金属としての錫が、第1金属層56の第1金属としての金の側に濡れ広がり、金−錫合金からなる第1合金層51の断面が、なだらかなテーパー状になる。したがって、第1基板10の底面10aと柱50とが交差する部分における応力集中を回避することができるので、さらに信頼性を向上させることができる。
Further, according to the present disclosure, the diameter of the
さらに、本開示の複数の側面によれば、スルーホール10cは、レーザによって第1基板10に形成することができる。図1に示すように、一実施形態によれば、柱50は、第1ストッパ層16及び第2ストッパ層17が介在されてスルーホール10cの底部に配置される。したがって、スルーホール10cがレーザにより形成されるときに第1ストッパ層16及び第2ストッパ層17がスルーホール10cの底部から加熱されても、第1ストッパ層16及び第2ストッパ層17の直下に接続された柱50によって熱が速やかに散逸されるので、第1ストッパ層16及び第2ストッパ層17は熱から保護される。したがって、スルーホール10cを形成するときにウェットエッチング又はドライエッチングによっては加工が困難なタンタル酸リチウム、ニオブ酸リチウム、サファイア、ガラス等も、レーザにより加工される第1基板10の材料として使用することができる。
Furthermore, according to a plurality of aspects of the present disclosure, the through
図1に示すように、電子デバイス100は、第1基板10の底面10a、第2基板20の頂面20a、及び側壁30により内部に画定されたキャビティ19を有する。本開示の一側面によれば、キャビティ19は、窒素又は空気が充填されて1気圧よりも低い圧力の雰囲気に維持される。キャビティ19を1気圧よりも低い気圧の雰囲気に維持することにより、電子回路18の圧電薄膜共振器11がキャビティ19内で振動するときに作用する空気抵抗を低減することができるので、Q値を確保して良好な特性を実現することができる。
As shown in FIG. 1, the
本開示の一側面によれば、第1基板10及び第2基板20が図3に示すように位置合わせされた状態のまま、第1側壁33及び第2側壁34は、真空下でTLP接合により接合される。したがって、TLP接合プロセス中に第1側壁33及び第2側壁34が加熱されても、第1側壁33を形成する第1金属層36の第1金属としての金、並びに第2側壁34を形成する第2金属層37の第2金属としての銅、及び第3金属層38の第3金属としてのインジウムの、酸化及び窒化を防止することができる。酸化防止が本開示のTLP接合にとって有利なのは、第2金属層37の第2金属としての銅が酸化されると、図1に示す側壁30の第2合金層32に、銅及び錫からなる第2合金が形成できなくなるからである。
According to one aspect of the present disclosure, the
なおもさらに、本開示の複数の側面によれば、図3に示すように位置合わせされた第1基板10及び第2基板20は、低圧コントロールバルブにより適切な真空度に維持され得る適切なチャンバに格納してもよい。これにより、電子デバイス100のキャビティ19の内部を、適切な真空度に設定することができ、ひいては第1基板10と第2基板20とのTLP接合を確実に実現することができる。またなおもさらに、図3Aに示す位置合わせ状態にある第1基板10と第2基板20とのTLP接合に先立って、100℃以下の温度で予備加熱プロセスが行われる。予備加熱プロセスは、予備加熱温度が100℃以下に設定されるので、第2側壁34を形成する第3金属層38の第3金属としての低融点のインジウムでさえ溶融させることがない。加えて、第2側壁34における第2金属層37の第2金属としての銅もまた、酸化が防止され得る。したがって、図1に示す側壁30の第2合金層32の銅−錫からなる第2合金の形成が阻害されることはない。
Still further, according to aspects of the present disclosure, the
図1に示すように、電子デバイス100は、互いに一体に形成された外部電極40及びビア42を有する。ビア42は、第1基板10の頂面10b及び底面10a間を貫通するスルーホール10cに充填された金属によるのみでなく、スルーホール10cまわりの所定領域において頂面10bに所定厚さを有するように形成された金属層によっても一体に形成される。外部電極層43はビア42上に配置される。
As shown in FIG. 1, the
図9は、本開示に係るビア及び外部電極を形成する一連のステップを示すフローチャートである。ステップ905において、第1基板10の底面10a及び頂面10b間を貫通するようにスルーホール10cが形成される。スルーホール10cの形成は、例えば、レーザ、ドライエッチング、又はウェットエッチングによってもよい。ステップ910において、第1基板10の頂面10b及びスルーホール10cの側面にスパッタ膜41が形成される。ここで、スパッタ膜41は、メッキによる金属の密着を可能にする。ステップ915において、ネガ型液体レジストが使用されて外部電極40のレジストパターンが形成される。
FIG. 9 is a flowchart illustrating a series of steps for forming vias and external electrodes according to the present disclosure. In
ステップ920において、スパッタ膜41に銅がメッキされる。これにより、銅が、スルーホール10cの中に充填されるとともに、第1基板10の頂面10bにおけるスルーホール10cまわりの所定領域に金属層としてもメッキされ、ビア42が形成される。さらに、ビア42の頂面には、外部電極層43が半田メッキにより所定厚さを有するように形成される。ビア42及び外部電極層43によって外部電極40が構成される。ステップ925において、ステップ915で形成されたレジストが除去される。ステップ930において、外部電極40が形成された領域を除き、第1基板10の頂面10bからスパッタ膜41が除去される。
In
一実施形態によれば、第1基板10のスルーホール10cに充填された金属と、外部電極層43を支持するべく第1基板10の頂面10bでスルーホール10cまわりの所定領域に形成された金属層とが一体となってビア42を形成する。したがって、ビア42が、第1基板10の頂面10bに配置された外部電極40の外部電極層43と、第1基板10の底面10aに配置された第1ストッパ層16、第2ストッパ層17又は配線パッド12とを直接的に接続するので、電子デバイスの接続抵抗ひいては挿入損失を低下させることができる。
According to one embodiment, the metal filled in the through
さらに、本開示の一側面によれば、ネガ型液体レジストを使用して外部電極40のパターンが形成される。したがって、スルーホール10cの中へのレジストの流れ込みを防止することにより、外部電極40をパターニングすることができる。この防止は、スルーホール10の直径及び深さ、すなわちビア42の体積、レジストの粘度、並びに/又はレジストのプリベーク時間を制御することによって達成することができる。
Furthermore, according to one aspect of the present disclosure, the pattern of the
図10は、比較例としての従来型のビア及び外部電極の一構造を説明する一部拡大断面図である。従来型のビアは、第1スパッタ膜41aが介在されて第1基板10のスルーホール10cに形成された金属充填部42aを含む。従来型の外部電極40は、外部電極支持層42b及び外部電極層43を含む。第1基板10の頂面10bには、第2スパッタ膜41bが介在されて外部電極支持層42bが形成される。外部電極支持層42bには外部電極層43が形成される。従来型のビアの金属充填部42aと、外部電極40の外部電極支持層42bとは、既に述べた実施形態にかかる外部電極40のビア42と同様に銅メッキによって形成されるが、金属充填部42aと外部電極支持層42bとの間に第2スパッタ膜41bが介在される点が異なる。
FIG. 10 is a partially enlarged cross-sectional view illustrating one structure of a conventional via and an external electrode as a comparative example. The conventional via includes a
図11は、従来型のビア及び外部電極を形成する一連のステップを示すフローチャートである。ステップ1105において、第1基板10にスルーホール10cが形成される。ステップ1110において、1回目のスパッタリングにより、スルーホール10cの側面を含む領域を覆うように第1スパッタ膜41aが形成される。ステップ1115において、スルーホール10cの第1スパッタ膜41aには、銅メッキにより金属充填部42aが形成される。ステップ1120において、第1基板10の頂面10bが研磨され、頂面10bに形成された銅メッキ部分及び第1スパッタ膜41aが除去される。
FIG. 11 is a flowchart illustrating a series of steps for forming a conventional via and external electrode. In
ステップ1125において、2回目のスパッタリングにより、金属充填部42aを含む第1基板10の頂面10bに第2スパッタ膜41bが形成される。ステップ1130において、フォトリソグラフィーにより外部電極40のレジストパターンが形成される。ステップ1135において、銅メッキにより外部電極支持層42bが形成され、半田メッキにより外部電極層43が形成される。ステップ1140において、レジストが除去される。ステップ1145において、外部電極40が形成された部分を除き、第1基板10の頂面10bから第2スパッタ膜41bが除去される。
In
図10に示す従来型のビア及び外部電極40、並びに図11に示す従来型のビア及び外部電極40を製造する方法によれば、金属充填部42a及び外部電極支持層42bが別個のステップにより形成されるので、金属充填部42aと外部電極支持層42bとの間に第2スパッタ膜41bが介在される。このため、工数が増加するとともに、第2スパッタ膜41bが介在することにより金属充填部42aと外部電極層43との間の接続抵抗が増加する。
According to the conventional via and
図1及び2への参照、並びに図13A及び13Bへの参照に引き続き、図12A及び12Bは、本開示に係る電子デバイスを製造する方法を例示する。図12Aは、電子デバイス100を形成するべく配列された複数の第1基板10を有する第1ウェハ210と、同じ電子デバイス100を形成するべく配列された複数の第2基板20を有する第2ウェハ220とを含む構造200を示し、第1ウェハ210と第2ウェハ220とは互いに位置合わせされてTLP接合により接合される。換言すれば、図12Aは、図1に示す電子デバイス100が、第1ウェハ210及び第2ウェハ220から未だ個片化されておらず、複数の電子デバイス100が互いに結合されている状態を示す。
Following reference to FIGS. 1 and 2 and to FIGS. 13A and 13B, FIGS. 12A and 12B illustrate a method of manufacturing an electronic device according to the present disclosure. FIG. 12A shows a
図12Bは、実質的に円形状の第1ウェハ210及び第2ウェハ220を含む構造200を示す図12Aにおけるボックス領域Rの一部拡大図である。図12A及び12Bに示すように、電子デバイス100の構成が形成された部分が有効エリア201に対応する。有効エリア201から外側において周縁205に沿って所定幅の無効エリア202、リング状の封止部203、及びメッキ給電部204が順に形成される。
FIG. 12B is a partially enlarged view of box region R in FIG. 12A showing a
本開示によれば、封止部203は、第1基板10の底面10aに配置された第1側壁33、及び第2基板20の頂面20aに配置された第2側壁34と同様に構成される。すなわち、第1ウェハの底面210には周縁205に沿って第1封止部が形成され、第2ウェハの頂面220において第1封止部に対応する部分には第2封止部が形成される。第1封止部は、第1金属としての金からなり第1厚さを有する第1金属層を含む。第2封止部は、第2金属としての銅からなり第2厚さを有する第2金属層と、第3金属としての錫からなり第3厚さを有する第3金属層とが、順に積層されて構成される。
According to the present disclosure, the sealing
第1ウェハ210と第2ウェハ220とを互いに位置合わせしてTLP接合により接合するとき、図3に示すように第1基板10及び第2基板20が位置合わせされる場合と同様、第1側壁33及び第2側壁34が互いに対向かつ接触するように位置合わせされる一方、第1封止部及び第2封止部は互いに対向かつ接触するように位置合わせされ、第1ウェハ210に形成された第1側壁33と第2ウェハ220に形成された第2側壁34とによりキャビティ19が内部に画定される。すなわち、第1封止部の底面と第2封止部の頂面とが当接する。第1ウェハ210及び第2ウェハ220はその後、位置合わせされた状態で加熱されると、第1側壁33及び第2側壁34がTLP接合により接合されて単一の側壁30を形成する一方、第1封止部及び第2封止部がTLP接合により接合されて単一の封止部203を形成する。第1封止部及び第2封止部のTLP接合プロセスは、図4A〜4Cに示す第1側壁33及び第2側壁34のTLP接合プロセスと同様である。
When the
図13Aは、第1ウェハ210及び第2ウェハ220が互いに接合された構造00にエッジトリミングが施された状態を説明する断面図である。図13Aに示すように、第1ウェハ210及び第2ウェハ220が互いに接合された構造200は、周縁205から、リング状の封止部203が形成された位置まで研削される。ここで、封止部203は、第1ウェハの底面210又は第2ウェハの頂面220に沿って、例えば150μmの長さw1が確保されるように加工される。研削により加工された斜面251は、第1ウェハの底面210又は第2ウェハの頂面220に対して、例えば60度の角度θをなす。さらに、エッジトリミングによる斜面251は、第2ウェハの頂面220から深さd3まで形成され、深さd3を超えるフランジ部255は残される。深さd3は、例えば210μmである。
FIG. 13A is a cross-sectional view illustrating a state in which edge trimming is performed on the structure 00 in which the
図13Aに示すように、第1ウェハ210及び第2ウェハ220が接合されて構造200となるが、構成200がエッジトリミングされて斜面251が形成された後、第1ウェハ210は、厚さd1が達成されるまで頂面から研磨される。厚さd1は、例えば70μmである。第2ウェハ220は、厚さd2が達成されるまで底面から研磨される。厚さd2は、例えば110μmである。この研磨加工の間にフランジ部255は、研削されて除去される。
As shown in FIG. 13A, the
上述した製造方法により、第1ウェハ210及び第2ウェハ220が互いに接合された構造200は、周縁205からリング状の封止部203まで研削によりエッジトリミングされる。第1ウェハ210及び第2ウェハ220は封止部203により支持されるので、第1ウェハ210及び第2ウェハ220が薄くなるように研磨されるときでも、第1ウェハ210及び第2ウェハ220が破壊されることがない。
The
さらに、上述した製造方法によれば、第1ウェハ210及び第2ウェハ220が互いに接合された構造200は、エッジトリミングにより形成されて、第1ウェハの底面210又は第2ウェハの頂面220に対し、例えば60度の角度θを有する斜面251を含む。封止部203が斜面251で露出するので、メッキ用のシード層を、斜面251に沿って周縁205から第1ウェハ210及び第2ウェハ220の中心まで連続して、低抵抗で成膜することができる。
Furthermore, according to the manufacturing method described above, the
ここで、角度θを90度未満に構成することにより、斜面251上の封止部203の露出面積が大きくなるので、当該低抵抗に寄与し得る。しかしながら、角度θが小さくなりすぎると、封止部203がウェハの中に入り込むので有効エリア201が狭まり、結果的に、第1ウェハ210及び第2ウェハ220からダイシングして取り出せる電子デバイスの数が減少し得る。したがって、ダイシングして取り出せる電子デバイスの数の低下を防止し、かつ、メッキ用のシード層の低抵抗を確保するべく、角度θは60±20度又は60±10度とすることができる。
Here, by configuring the angle θ to be less than 90 degrees, the exposed area of the sealing
さらに、上述した製造方法によれば、エッジトリミングにより形成された斜面251は、封止部203を含む。したがって、第1ウェハ210及び第2ウェハ220が薄くなるように研磨するか又はウェットプロセスに投入するとき、封止部203は、第1ウェハの底面210と第2ウェハの頂面220とにより画定されるキャビティへの水の侵入を阻止することができる。なおもさらに、第2ウェハの底面220が研磨されるとき、第2ウェハ220の周縁205に沿って形成されたフランジ部255を、同時に研削して除去することができる。
Furthermore, according to the manufacturing method described above, the
図13Bは、比較例として、第1ウェハ210及び第2ウェハ220が互いに接合された構造200が、従来型の製造方法によりエッジトリミングが施された状態を説明する断面図である。従来型の製造方法では、第1ウェハ210はエッジトリミングにより研削され、第1ウェハの底面210又は第2ウェハの頂面220に対して90度をなす垂直面253が形成される。第1ウェハ210及び第2ウェハ220が互いに接合されてエッジトリミングされた構造200は、第1ウェハの底面210と第2ウェハの頂面220との間に封止部203を含まない。このため、第1ウェハ210及び第2ウェハ220が互いに接合された構造では、第1ウェハの頂面210又は第2ウェハの底面220を研磨するか又はウェットプロセスに投入するとき、第1ウェハの底面210と第2ウェハの頂面220との間のギャップに水が浸入することがある。
FIG. 13B is a cross-sectional view illustrating a state in which the
図14A及び14Bは、本開示のさらなる側面に係る電子デバイスを製造する方法を説明する。図14Aに示すように、第1ウェハ210及び第2ウェハ220が位置合わせされて接合された構造200は、裏面研削保護テープ250に貼り付けられて固定される。ここで、構造200は図12Aに示すようになる。詳しくは、電子デバイス100を形成するべく配列された複数の第1基板10を有する第1ウェハ210と、同じ電子デバイス100を形成するべく配列された複数の第2基板20を有する第2ウェハ220とが、互いに位置合わせされて接合される。第1ウェハ210及び第2ウェハ220は、周縁205に沿ってリング状の封止部203により接合される。この接合はTLP接合により行われるが、適切な接合を達成するべく他のオプションを使用することもできる。例えば、有機樹脂による接着を使用することができる。
14A and 14B illustrate a method of manufacturing an electronic device according to a further aspect of the present disclosure. As shown in FIG. 14A, the
本開示によれば、第1ウェハ210及び第2ウェハ220が封止部203で接合された構造200が、プラズマダイシングビフォアグラインディング(Dicing−Before−Grinding(DBG))技術を使用してダイシングされ、別個の電子デバイス100のチップに個片化される。詳しくは、第1ウェハ210及び第2ウェハ220が封止部203で接合された構造200に電子デバイス100の複数のチップが形成された有効エリア201が、第1ウェハの頂面210から適切な深さまで、プラズマによりダイシングされる。その後、裏面研削保護テープ250が剥離され、他の裏面研削保護テープが第1ウェハの頂面210に貼り付けられる。引き続き、第2ウェハの底面220が適切な深さまで研磨されて別個のチップが形成される。当該頂面から裏面研削保護テープが剥離されて構造200が分離されて個片化されることにより、最終製品としての電子デバイス100を得ることができる。
According to the present disclosure, the
本開示の一側面によれば、第2ウェハの底面220が研磨された後であっても、リング状の封止部203の剛性ゆえに、第1ウェハ210及び第2ウェハ220の形状を維持することができる。したがって、研磨プロセス中にチップが研磨抵抗を受けて動くことが防止されるので、互いに隣接して配列されたチップが、チッピングを引き起こすことがなくなり、ひいては損傷なく電子デバイス100を分離することができる。したがって、ダイシングされる隣接チップ同士間の幅を狭くすることができるので、有効エリア201内で得られるチップの数を最大化することができる。
According to one aspect of the present disclosure, the shape of the
図14Bは、比較例として、従来型のダイシングプロセスを説明する。従来、周縁205に沿って封止部203を固定することなく第1ウェハ210及び第2ウェハ220を含む構造200は、裏面研削保護テープ250に接着され、電子デバイス100の複数のチップが有効エリア201から切り出されていた。ウェハは、ダイヤモンド砥石を使用したメカニカルな研磨及びダイシング技術によって薄膜化されていた。かかる従来型のメカニカルな研磨及びダイシング技術は、チッピング、チップ割れ及びウェア割れを引き起こし、歩留まり及び生産性が低下し得る。
FIG. 14B illustrates a conventional dicing process as a comparative example. Conventionally, the
図15A〜15Iは、本開示の複数の側面に係る電子デバイスを製造する方法の一連のステップを説明する。図15Aに示すように、第2ウェハ220が用意され、第2ウェハ220の頂面220aにスパッタ膜311が形成される。図15Bに示すように、第2ウェハ220上に形成されたスパッタ膜311に、スピンコーティングによりレジスト313が塗布される。図15Cに示すように、レジスト313が塗布された第2ウェハ220は、露光されて所定パターンが転写される。図15Dに示すように、露光された第2ウェハ220に露光後ベーク(PEB)及び現像が施される。これにより、レジスト313から所定部分が除去され、凹部315が形成される。図15Eに示すように、凹部315には銅メッキ317が形成される。図15Fに示すように、レジスト313及び銅メッキ317が研磨されて表面が平坦にされる。図15Gに示すように、銅メッキ317の上には錫メッキ319が施される。図15Hに示すように、レジスト313が除去される。図15Iに示すように、さらにスパッタ膜311が除去される。図15Iからわかるように、第2金属としての銅からなる第2金属層と、第3金属としての錫からなる第3金属層とが順に、第2ウェハ220の頂面220aに積層される。
15A-15I illustrate a series of steps in a method of manufacturing an electronic device according to aspects of the present disclosure. As shown in FIG. 15A, a
図16A〜16Eは、図15A〜15Iのステップに引き続いての、本開示の複数の側面に係る電子デバイスを製造する方法の一連のステップを説明する。図16Aに示すように、圧電薄膜共振器325と、ストッパ層323と、及び底面210aに適切に形成された第1金属としての金からなる第1金属層36(図3及び4を参照)とを含む第1ウェハ210が、図15Iに示す第2ウェハ220と位置合わせされる。その後、第2ウェハ220の頂面220aに順に積層された第2金属層及び第3金属層と、第1ウェハ210の底面210aに形成された第1金属層とが、TLP接合により接合される。この接合により、金−錫の合金からなる第1合金層321と、銅−錫の合金からなる第2合金層322とが、第1ウェハ210の底面210aと第2ウェハ220の頂面220aとの間に順に積層される。図16Bに示すように、第1ウェハ210がその周縁に沿って研削され、第1合金層321及び第2合金層322が露出する斜面327が形成される。図16Cに示すように、第2ウェハ220の底面220bには裏面研削保護テープ329が貼り付けられる。図16Dに示すように、第1ウェハ210が所定厚さになるように、第1ウェハ210が頂面210bから研磨される。図16Eに示すように、第2ウェハ220の底面220bから裏面研削保護テープ329が剥離される。
16A-16E illustrate a series of steps in a method of manufacturing an electronic device according to aspects of the present disclosure following the steps of FIGS. 15A-15I. As shown in FIG. 16A, a piezoelectric
図17A〜17Eは、図16A〜16Eのステップに引き続いての、本開示の複数の側面に係る電子デバイスを製造する方法の一連のステップを説明する。図17Aに示すように、第1ウェハ210の頂面210bにはスピンコーティングによりレジスト337が塗布される。図17Bに示すように、レジスト337が塗布された第1ウェハ210は、露光されて所定パターンが転写される。図17Cに示すように、露光された第1ウェハ210にPEB及び現像が施される。これにより、レジスト337から所定部分が除去され、凹部339が形成される。図17Dに示すように、第1ウェハ210が加工されるように凹部339を介するドライエッチングが行われ、頂面210bが底面210aと連通し、スルーホール341が、底面210aに形成されたストッパ層323に到達するようになる。図17Eに示すように、レジスト337が除去される。
17A-17E illustrate a series of steps in a method for manufacturing an electronic device according to aspects of the present disclosure following the steps of FIGS. 16A-16E. As shown in FIG. 17A, a resist 337 is applied to the
図18A〜18Gは、図17A〜17Eのステップに引き続いての、本開示の一側面に係る電子デバイスを製造する方法の一連のステップを説明する。図18Aに示すように、第1ウェハ210の頂面210bと、スルーホール341の側面及び底面とが覆われるようにスパッタ膜345が形成される。図18Bに示すように、第1ウェハ210の頂面210bには、スピンコーティングによりレジスト347が、スパッタ膜345が介在されて塗布される。図18Cに示すように、露光、PEB及び現像により、スルーホール341の頂部のレジスト347が除去され、凹部349が形成される。図18Dに示すように、スルーホール341及び凹部349に銅メッキ351が形成される。図18Eに示すように、銅メッキ351に半田メッキ353が施される。図18Fに示すように、レジスト347が除去される。図18Gに示すように、スパッタ膜345が除去される。
18A-18G illustrate a series of steps in a method of manufacturing an electronic device according to one aspect of the present disclosure following the steps of FIGS. 17A-17E. As shown in FIG. 18A, the sputtered
図19A〜19Dは、図18A〜18Gのステップに引き続いての、本開示の一側面に係る電子デバイスを製造する方法の一連のステップを説明する。図19Aに示すように、第1ウェハ210及び第2ウェハ220が上下に反転され、ここで下側になった第1ウェハ210の頂面210bに裏面研削保護テープ357が貼り付けられる。図19Bに示すように、ここで上側になった第2ウェハ220の底面220bが、第2ウェハ220所定厚さを有するまで研磨される。図19Cに示すように、ここで下側になった第1ウェハ210の頂面210bから、裏面研削保護テープ357が剥離される。図19Dに示すように、構造200はプラズマDBGによりダイシングされて電子デバイス100の別個のチップに個片化される。すなわち、構造200は、第1ウェハ210の頂面210bから適切な深さまでプラズマによりダイシングされ、切目359が形成される。引き続き、第1ウェハ210の頂面210bに裏面研削保護テープが貼り付けられ、第2ウェハ220の底面220bが研磨されて電子デバイス100の複数のチップが分離され、個片化される。
19A-19D illustrate a series of steps in a method of manufacturing an electronic device according to one aspect of the present disclosure following the steps of FIGS. 18A-18G. As shown in FIG. 19A, the
図20は、本開示のさらなる側面に係る電子デバイスの第1変形例を示す断面図である。図21は、電子デバイスの第1変形例がプリント基板に実装された一構造を示す断面図である。第2基板20の底面20bに外部電極40が配置された第1変形例は、図1に示すように第1基板10の頂面10bに外部電極40が配置された既に述べた実施形態の電子デバイスとは異なる。第1変形例の他の構成は、既に述べた実施形態の電子デバイスのものと同様である。
FIG. 20 is a cross-sectional view illustrating a first modification of the electronic device according to a further aspect of the present disclosure. FIG. 21 is a cross-sectional view showing a structure in which a first modification of the electronic device is mounted on a printed circuit board. The first modification in which the
図22は、第1変形例に係る電子デバイスの第1基板と第2基板との位置合わせを示す断面図である。第1変形例においてはまた、図3に示す電子デバイスと同様、第1基板10の底面10a、第2基板20の頂面20a、第1側壁33及び第2側壁34により内部にキャビティ19が画定されて第1側壁33が第2側壁34に対向かつ接触するように、第1基板10と第2基板20とが位置合わせされる。第1基板10及び第2基板20が、位置合わせされた状態で維持されて加熱され、第1側壁33及び第2側壁34は互いにTLP接合により接合されて単一の側壁30となる。
FIG. 22 is a cross-sectional view showing alignment between the first substrate and the second substrate of the electronic device according to the first modification. In the first modification, as in the electronic device shown in FIG. 3, the
圧電薄膜共振器11を含む図1及び図2に例示される電子回路18は、第1基板10に配置されるが、第1変形例の電子デバイスにおいて外部電極40は第2基板20に配置される。これにより、電子回路18を第1基板10に配置するプロセスを、外部電極40を第2基板20に配置するプロセスから分離することができるので、各基板を個別に加工することができる。したがって、第1基板10及び第2基板20について各プロセスの工数を低減するとともに、当該プロセスを容易に行うことができる。
The
図23は、本開示のなおもさらなる側面に係る電子デバイスの第2変形例を示す断面図である。図1に示す電子デバイス100と比べると、第2変形例においては、第2基板20の頂面20aにも圧電薄膜共振器21を含む電子回路28が配置される。電子回路28は、配線パッド22により互いに適切に接続された圧電薄膜共振器21を有し、第1基板10の底面10aに配置された電子回路18とともにフィルタ、フィルタデバイス等を形成する。第2変形例によれば、第2基板20にも電子回路28が配置されるので、電子デバイス100における集積度を向上させて電子デバイス100の小型化とともに高機能化を図ることができる。
FIG. 23 is a cross-sectional view illustrating a second modification of the electronic device according to still further aspects of the present disclosure. Compared with the
フィルタ回路群18の複数の実施形態は、例えば無線通信デバイスのような電子デバイスにおいて究極的に使用されるモジュールに組み入れられて当該モジュールとしてパッケージ化され得る。図24は、フィルタ回路群18を含むモジュール2400の一例を説明するブロック図である。フィルタ回路群18は、一以上の接続パッド、例えば図1に示す外部電極40、を含む一以上のダイ100に実装することができる。例えば、フィルタ回路群18は、フィルタ回路群18の入力接触部に対応する接続パッド40と、フィルタ回路群18の出力接触部に対応する他の接続パッド40とを含んでよい。パッケージ状モジュール2400は、例えば、図2に示すプリント基板110のような、ダイ100を含む複数の構成要素を受容するように構成されたパッケージ基板を含む。例えば、図2に示す電極111のような複数の接続パッドを、パッケージ基板110に配置することができ、様々なフィルタ回路群18の様々な接続パッド40を、当該フィルタ回路群18への及びフィルタ回路群18からの様々な信号を通過させるべく、パッケージ基板110上の電極111に接続することができる。図24には、接続パッド40及び電極111が重なるように例示される。モジュール2400はさらに、オプションとして、ここでの開示に鑑みて半導体製作の当業者に知られているような、例えば一以上の付加フィルタ、増幅器、前置フィルタ、変調器、復調器、ダウンコンバータ等のような、他の回路群ダイ2410を含む。いくつかの実施形態において、モジュール2400はまた、例えば、モジュール2400の保護を与えてその取り扱いを容易にする一以上のパッケージ構造を含み得る。かかるパッケージ構造は、パッケージ基板110を覆うように形成されてその上に様々な回路及び構成要素を実質的にカプセル化する寸法とされたオーバーモールドを含み得る。オーバーモールドは、例えば、図2に示す樹脂120を含み得る。
Embodiments of the
上述したように、フィルタ回路群18の様々な例及び実施形態を、多様な電子デバイスに使用することができる。例えば、フィルタ回路群18は、アンテナデュプレクサにおいて使用することができる。アンテナデュプレクサは、それ自体が、RFフロントエンドモジュール及び通信デバイスのような様々な電子デバイスに組み入れ可能である。
As described above, various examples and embodiments of the
図25を参照すると、例えば、無線通信デバイス(例えば携帯電話機)のような電子デバイスにおいて使用され得るフロントエンドモジュール2500の一例のブロック図が示される。フロントエンドモジュール2500は、共通ノード2502、入力ノード2504及び出力ノード2506を有するアンテナデュプレクサ2510を含む。共通ノード2502にはアンテナ2610が接続される。
Referring to FIG. 25, a block diagram of an example of a
アンテナデュプレクサ2510は、入力ノード2504及び共通ノード2502間に接続された一以上の送信フィルタ2512と、共通ノード2502及び出力ノード2506間に接続された一以上の受信フィルタ2514とを含んでよい。送信フィルタの通過帯域は、受信フィルタの通過帯域とは異なる。フィルタ回路18の実施形態は、一以上の送信フィルタ2512又は一以上の受信フィルタ2514に含まれ得る。インダクタ又は他の整合要素2520を共通ノード2502に接続することができる。
The
フロントエンドモジュール2500はさらに、デュプレクサ2510の入力ノード2504に接続された送信器回路2532と、デュプレクサ2510の出力ノード2506に接続された受信器回路2534とを含む。送信器回路2532は、アンテナ2610を介して送信される信号を生成し、受信器回路2534は、アンテナ2610を介して信号を受信して処理することができる。いくつかの実施形態において、受信器回路及び送信器回路は、図25に示すように別個の構成要素として実装されるが、他の実施形態において、これらの構成要素は共通の送受信器回路又はモジュールに組み入れることができる。当業者にわかることだが、フロントエンドモジュール2500は、図25に示されないスイッチ、電磁カプラ、増幅器、プロセッサ等を含むがこれらに限られない他の構成要素も含み得る。
図26は、図25に示すアンテナデュプレクサ2510を含む無線デバイス2600の一例のブロック図である。無線デバイス2600は、音声又はデータ通信のために構成されたセルラー電話機、スマートフォン、タブレット、モデム、通信ネットワーク、又は任意の他のポータブル若しくは非ポータブルデバイスであってよい。無線デバイス2600は、アンテナ2610から信号を送受信することができる。無線デバイスは、図25を参照して上述したものと同様にフロントエンドモジュール2500の一実施形態を含む。フロントエンドモジュール2500は、上述したように、デュプレクサ2510を含む。図26に示される例において、フロントエンドモジュール2500はさらに、アンテナスイッチ2540を含む。これは、例えば送信モード及び受信モードのような異なる周波数帯域又はモードで切り替わるように構成することができる。図26に示される例において、アンテナスイッチ2540は、デュプレクサ2510及びアンテナ2610間に位置決めされる。しかしながら、他例において、デュプレクサ2510は、アンテナスイッチ2540及びアンテナ2610間に位置決めされてよい。他例において、アンテナスイッチ2540及びデュプレクサ2510は単一の構成要素に統合することができる。
FIG. 26 is a block diagram of an example of a
フロントエンドモジュール2500は、送信用の信号を生成し、又は受信された信号を処理するように構成された送受信器2530を含む。送受信器2530は、図25の例に示すように、デュプレクサ2510の入力ノード2504に接続することができる送信器回路2532と、デュプレクサ2510の出力ノード2506に接続することができる受信器回路2534とを含み得る。
送信器回路2532による送信のために生成された信号が、電力増幅器(PA)モジュール2550によって受信される。PAモジュール2550は、送受信器2530の送信器回路2532からの生成信号を増幅する。電力増幅器モジュール2550は一以上の電力増幅器を含み得る。電力増幅器モジュール2550は、多様なRF又は他の周波数帯域の送信信号を増幅するべく使用することができる。例えば、電力増幅器モジュール2550は、無線ローカルエリアネットワーク(WLAN)信号又は任意の他の適切なパルス信号を送信する補助となるように、電力増幅器の出力をパルス化するべく使用可能なイネーブル信号を受信することができる。電力増幅器モジュール2550は、例えば、GSM(Global System for Mobile)(登録商標)信号、符号分割多元接続(CDMA)信号、広帯域符号分割多元接続(W−CDMA)信号、ロングタームエボリューション(LTE)信号又はEDGE信号を含む様々なタイプの信号のいずれかを増幅するように構成することができる。所定の実施形態において、スイッチ等を含む電力増幅器モジュール2550及び関連構成要素は、例えば高電子移動度トランジスタ(pHEMT)若しくは絶縁ゲートバイポーラトランジスタ(BiFET)を使用してガリウム砒素(GaAs)基板に、又は相補型金属酸化物半導体(CMOS)電界効果トランジスタを使用してシリコン基板に作製することができる。
A signal generated for transmission by
なおも図26を参照すると、フロントエンドモジュール2500はさらに、アンテナ2610からの受信信号を増幅して当該増幅信号を送受信器2530の受信回路2534に与える低雑音増幅器モジュール2560を含む。
Still referring to FIG. 26, the
図26の無線デバイス2600はさらに、送受信器2530に接続されて無線デバイス2600の動作のための電力を管理する電力管理サブシステム2620を含む。電力管理システム2620はまた、ベース帯域サブシステム2630、及び無線デバイス2600の様々な他の構成要素の動作を制御することができる。電力管理システム2620はまた、無線デバイス2600の様々な構成要素のために電力を供給する電池(図示せず)を含み又は当該電池に接続されてよい。電力管理システム2620はさらに、例えば信号の送信を制御することができる一以上のプロセッサ又はコントローラを含み得る。一実施形態において、ベース帯域サブシステム2630は、ユーザとの間でやりとりされる音声又はデータの様々な入力及び出力を容易にするべくユーザインタフェイス2640に接続される。ベース帯域サブシステム2630はまた、無線デバイスの動作を容易にし及び/又はユーザのための情報を格納するべく、データ及び/又は命令を格納するように構成されたメモリ2650に接続することができる。
The
少なくとも一つの実施形態のいくつかの側面を上述したが、様々な改変、修正及び改善が当業者にとって容易に想起されることを理解されたい。かかる改変、修正及び改善は、本開示の一部となることが意図され、かつ、本発明の範囲内にあることが意図される。理解するべきことだが、ここで述べられた方法及び装置の実施形態は、本明細書に記載され又は添付図面に例示された構成要素の構造及び配列の詳細への適用に限られない。方法及び装置は、他の実施形態で実装し、様々な態様で実施又は実行することができる。特定の実装例は、例示のみを目的としてここに与えられ、限定されることを意図しない。また、ここで使用される表現及び用語は、説明目的であって、限定としてみなすべきではない。ここでの「含む」、「備える」、「有する」、「包含する」及びこれらの変形の使用は、以降に列挙される項目及びその均等物並びに付加項目の包括を意味する。「又は(若しくは)」の言及は、「又は(若しくは)」を使用して記載される任意の用語が、当該記載の用語の一つの、一つを超える、及びすべてのものを示すように解釈され得る。前後左右、頂底上下、及び横縦への言及はいずれも、記載の便宜を意図しており、本システム及び方法又はこれらの構成要素がいずれか一つの位置的又は空間的配向に限られるものではない。したがって、上記説明及び図面は例示にすぎず、本発明の範囲は、添付の特許請求の範囲の適切な構造及びその均等物から決定されるべきである。
Although several aspects of at least one embodiment have been described above, it should be understood that various alterations, modifications, and improvements will readily occur to those skilled in the art. Such alterations, modifications, and improvements are intended to be part of this disclosure, and are intended to be within the scope of the invention. It should be understood that the method and apparatus embodiments described herein are not limited to application to the details of the structure and arrangement of the components described herein or illustrated in the accompanying drawings. The method and apparatus may be implemented in other embodiments and implemented or performed in various ways. Particular implementations are provided herein for illustrative purposes only and are not intended to be limiting. Also, the terms and terms used herein are for illustrative purposes and should not be considered limiting. The use of “including”, “comprising”, “having”, “including” and variations thereof herein means inclusion of items listed below and equivalents thereof and additional items. Reference to “or (or)” is intended to be interpreted as any term described using “or (or)” indicates one, more than one, and all of the described terms. Can be done. All references to front, back, left and right, top and bottom, top and bottom, and horizontal and vertical are intended for convenience of description, and the system and method or components thereof are limited to any one positional or spatial orientation. is not. Accordingly, the foregoing description and drawings are exemplary only, and the scope of the present invention should be determined from the appropriate structure of the appended claims and equivalents thereof.
Claims (31)
第1基板の底面の周縁に沿って第1側壁を形成して前記第1基板の底面に配置された電子回路を取り囲むことと、
前記第1基板の底面と前記第1基板の頂面とに連通するビアを形成することと、
第2基板の頂面の周縁に沿って第2側壁を形成することと、
前記第1基板の底面、前記第2基板の頂面、前記第1側壁、及び前記第2側壁により内部にキャビティを画定するべく前記第1側壁と前記第2側壁とを位置決めして接合することと
を含み、
前記ビアを形成することは、
前記ビアに対応する前記第1基板の底面の一部分に第1ストッパ層及び第2ストッパ層を順に積層することと、
前記ビアに対応するスルーホールを形成するべく前記第1基板をエッチングすることと
を含み、
前記第1基板のエッチング速度は前記第1ストッパ層のエッチング速度よりも大きく、
前記第1ストッパ層のエッチング速度は前記第2ストッパ層のエッチング速度よりも大きい方法。 A method of manufacturing an electronic device comprising:
Forming a first sidewall along a peripheral edge of the bottom surface of the first substrate to surround an electronic circuit disposed on the bottom surface of the first substrate;
Forming vias communicating with the bottom surface of the first substrate and the top surface of the first substrate;
Forming a second sidewall along the periphery of the top surface of the second substrate;
Positioning and bonding the first and second sidewalls to define a cavity therein by the bottom surface of the first substrate, the top surface of the second substrate, the first sidewall, and the second sidewall. Including
Forming the via includes
Laminating a first stopper layer and a second stopper layer in order on a part of the bottom surface of the first substrate corresponding to the via;
Etching the first substrate to form a through hole corresponding to the via;
The etching rate of the first substrate is larger than the etching rate of the first stopper layer,
The etching rate of the first stopper layer is larger than the etching rate of the second stopper layer.
前記第1ストッパ層及び前記第2ストッパ層は前記配線パッドの上まで拡張されるように形成される請求項1の方法。 The electronic circuit includes a wiring pad;
The method of claim 1, wherein the first stopper layer and the second stopper layer are formed to extend over the wiring pads.
前記第1ストッパ層及び前記第2ストッパ層は前記配線パッドを形成する請求項1の方法。 The electronic circuit includes a wiring pad;
The method of claim 1, wherein the first stopper layer and the second stopper layer form the wiring pad.
液相拡散接合により第1合金層が形成され、液相拡散接合により第2合金層が形成される請求項1の方法。 Heating the first sidewall and the second sidewall;
The method of claim 1, wherein the first alloy layer is formed by liquid phase diffusion bonding and the second alloy layer is formed by liquid phase diffusion bonding.
前記第2側壁は、順に積層された第2金属の第2金属層及び第3金属の第3金属層を含み、
前記第3金属層は、第1金属層及び前記第2金属層それぞれと前記第1合金層及び前記第2合金層を形成するべく溶融される請求項11の方法。 The first sidewall includes a first metal layer of a first metal;
The second sidewall includes a second metal layer of a second metal and a third metal layer of a third metal, which are sequentially stacked.
12. The method of claim 11, wherein the third metal layer is melted to form the first metal layer and the second metal layer, respectively, and the first alloy layer and the second alloy layer.
前記第2金属層を前記第2基板の頂面に成膜することと、
前記第3金属層を第2金属層に成膜することと
を含み、
前記第3金属層の厚さは前記第2金属層の厚さよりも小さい請求項12の方法。 Forming the second sidewall includes:
Depositing the second metal layer on the top surface of the second substrate;
Depositing the third metal layer on the second metal layer,
The method of claim 12, wherein the thickness of the third metal layer is less than the thickness of the second metal layer.
前記第2基板は第2ウェハであり、
前記方法は、
前記第1ウェハの底面の周縁まわりに第1封止壁を形成することと、
前記第2ウェハの頂面の周縁まわりに第2封止壁を形成することと、
前記第1封止壁と前記第2封止壁とを位置合わせすることと、
前記第1ウェハと前記第2ウェハとの間にウェハ封止部を形成するべく前記第1封止壁と前記第2封止壁とを接合することと
を含む請求項1の方法。 The first substrate is a first wafer;
The second substrate is a second wafer;
The method
Forming a first sealing wall around the periphery of the bottom surface of the first wafer;
Forming a second sealing wall around the periphery of the top surface of the second wafer;
Aligning the first sealing wall and the second sealing wall;
The method of claim 1, comprising bonding the first sealing wall and the second sealing wall to form a wafer sealing portion between the first wafer and the second wafer.
液相拡散接合により前記第1封止壁を接合することと、
液相拡散接合により前記第2封止壁を接合することと
を含む請求項28の方法。 Joining the first sealing wall and the second sealing wall,
Bonding the first sealing wall by liquid phase diffusion bonding;
29. The method of claim 28, comprising joining the second sealing wall by liquid phase diffusion bonding.
前記第1ウェハ及び前記第2ウェハの一方の周縁をトリミングすることにより、前記第1ウェハ及び前記第2ウェハの前記一方の周縁においてウェハ封止部が露出する請求項28の方法。 Trimming one peripheral edge of the first wafer and the second wafer;
29. The method of claim 28, wherein a wafer sealing portion is exposed at the one peripheral edge of the first wafer and the second wafer by trimming one peripheral edge of the first wafer and the second wafer.
30. The method of claim 29, wherein joining the first sealing wall and the second sealing wall is performed simultaneously with joining the first sidewall and the second sidewall.
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