JP2018088056A - ビアモデル生成プログラム、ビアモデル生成方法及び情報処理装置 - Google Patents

Abstract

【課題】プリント基板に形成されたビアを短時間で精度良くモデル化する。
【解決手段】コンピュータ１は、ビアの口径、グランド導体とビアとの間の逃げ距離、及びビアとグランドビアとの間のグランドビア距離を含むビア配置情報を取得する。次いで、コンピュータ１は、ビアの口径と逃げ距離と基板の比誘電率とを使用した第１の２．５次元電磁界解析によりビアのキャパシタンス成分を算出する。次いで、コンピュータ１は、ビアの口径とグランドビア距離と基板の比誘電率とを使用した第２の２．５次元電磁界解析によりビアのインダクタンス成分を算出する。そして、コンピュータ１は、第１の２．５次元電磁界解析により算出されたキャパシタンス成分、及び第２の２．５次元電磁界解析により算出されたインダクタンス成分を含むビアモデルを生成する。
【選択図】図６

Description

本発明は、ビアモデル生成方法、ビアモデル生成プログラム及びビアモデル生成プログラムを実行する情報処理装置に関する。

差動信号を伝送する伝送線路に形成されるビアとも称されるスルーホールと、接地されたスルーホールとの間の距離、及びスルーホールの口径を適宜設計することにより基板の特性インピーダンスを整合させることが知られてる（例えば、特許文献１を参照）。

また、多層配線基板に形成されるビアを、ビアのランド径、逃げ径を使用して、層毎にキャパシタンス成分及びリアクタンス成分を抽出してモデル化することが知られている（例えば、特許文献２を参照）。

特開２００７−２５８３５８号公報 特開２００６−１１７５３号公報

プリント基板上で信号を伝送する伝送線路の通信速度が高速化することに従って、伝送線路のＳＩ（signal integrity）解析等の伝送線路解析に使用される伝送線路モデルの精度を向上させることが望まれている。伝送線路モデルの精度を向上させるため、伝送線路に含まれるビアは、３次元電磁界解析を使用してモデル化されることがある。

しかしながら、３次元電磁界解析を使用してビアをモデル化する場合、ビアの配置情報を示すＣＡＤ（computer-aided design）データを生成する等の工程の数が多くなるため、短時間でビアをモデル化することは容易ではない。

一実施形態では、短時間で精度良くビアをモデル化することができるビアモデル生成プログラムを提供することを目的とする。

１つの態様では、ビアモデル生成プログラムは以下の処理をコンピュータに実行させる。コンピュータは、複数の配線層を有する基板に形成されるビアの口径、複数の配線層の何れかに形成されるグランド導体とビアとの間の逃げ距離、及びビアとグランド導体に接続されたグランドビアとの間のグランドビア距離を含むビア配置情報を取得する。次いで、コンピュータは、基板の比誘電率を含む基板情報を取得する。次いで、コンピュータは、ビアの口径と逃げ距離と基板の比誘電率とを使用した第１の２．５次元電磁界解析によりビアのキャパシタンス成分を算出する。次いで、コンピュータは、ビアの口径とグランドビア距離と基板の比誘電率とを使用した第２の２．５次元電磁界解析によりビアのインダクタンス成分を算出する。そして、コンピュータは、第１の２．５次元電磁界解析により算出されたキャパシタンス成分、及び第２の２．５次元電磁界解析により算出されたインダクタンス成分を含むビアモデルを生成する。

一実施形態では、短時間で精度良くビアをモデル化することができる。

（ａ）は通信速度が低速な基板に形成されるビアの第１のモデル化を示す図であり、（ｂ）は通信速度が低速な基板に形成されるビアの第２のモデル化を示す図である。 ３次元電磁界解析を使用する第３のモデル化の工程を示す図である。 ３次元電磁界解析を使用する第３のモデル化の特徴を説明するための図である。 ビアとビアに隣接するグランドビアとの間を電流が流れる状態の電磁界解析を示す図であり、（ａ）は３次元電磁界解析を示し、（ｂ）は２．５次元電磁界解析を示す。 ２．５次元電磁界解析を使用してビアをモデル化するときの問題点を説明するための図である。 実施形態に係るビアモデル生成プログラムの工程を概略的に示す図である。 第１実施形態に係る情報処理装置を示す図である。 図７に示す情報処理装置におけるビアモデル生成処理のフローチャートである。 （ａ）は図８に示すＳ１０１の処理で信号配線データが抽出されるＣＡＤデータに対応するＣＡＤ画像の一例を示す図であり、（ｂ）は（ａ）に示すＣＡＤ画像を示すＣＡＤデータをモデル化した伝送線路を示す図である。 図８に示すＳ１０４の処理のより詳細な処理を示すフローチャートである。 図１０に示すＳ２０４の処理の一例を説明するための図である。 図１０に示すＳ２０６の処理の一例を説明するための図である。 第２実施形態に係る情報処理装置を示す図である。 図１３に示す情報処理装置におけるビアモデル生成処理のフローチャートである。 ３次元電磁界解析を使用する第３のモデル化の特徴と、２．５次元電磁界解析を使用する実施形態に係るモデル化の特徴を比較するための図である。

以下図面を参照して、本発明に係るビアモデル生成方法、ビアモデル生成プログラム及びビアモデル生成プログラムを実行する情報処理装置について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されない。実施形態に係るビアモデル生成プログラムは、２．５次元電磁界解析によりビアをモデル化するときに、キャパシタンス成分はグランド導体との間の逃げ距離を使用して算出するのに対し、インダクタンス成分はグランドビアとの距離を使用して算出する。実施形態に係るビアモデル生成プログラムは、２．５次元電磁界解析によりビアをモデル化するので、３次元電磁界解析によりビアをモデル化するよりも短時間でビアをモデル化してビアモデルを生成することができる。また、実施形態に係るビアモデル生成プログラムは、ビアのインダクタンス成分の算出は、グランドビアとの距離を使用するので、逃げの影響によりインダクタンス成分の算出誤差が大きくなることを防止できる。

（関連するビアのモデル化方法について）
実施形態に係るビアモデル生成プログラムについて説明する前に、ＳＩ解析等のプリント基板の伝送線路解析に使用されるビアのモデル化方法について説明する。

図１（ａ）は通信速度が低速な基板に形成されるビアの第１のモデル化を示す図であり、図１（ｂ）は通信速度が低速な基板に形成されるビアの第２のモデル化を示す図である。

図１（ａ）に示される第１のモデル化ではビアは単純な容量としてモデル化され、図１（ｂ）に示される第２のモデル化ではビアはＬＣ等価回路としてモデル化される。ビアをＬＣ等価回路としてモデル化する一例は、「Method of Modeling differential Vias Issue: 2.1 Date: Jan. 25, 2011 Lambert Simonovich, Dr. Eric Bogatin, Dr. Yazi Cao」に記載される。第１のモデル化及び第２のモデル化によりモデル化されたビアは、通信速度が１Ｇｂｐｓ以下のときには有用であるが、通信速度が１Ｇｂｐｓを超えるとＳＩ解析の解析精度が悪くなる。通信速度が１０Ｇｂｐｓ等である場合等において高精度のＳＩ解析を実現するために、３次元電磁界解析でビアのＳパラメータを抽出してモデル化する第３のモデル化により、ビアをモデル化する。

図２は、３次元電磁界解析を使用する第３のモデル化の工程を示す図である。

まず、オペレータは、円筒形状等のビアの概形等をＣＡＤツール等により作成すると共に、ビアの径、差動ビア間隔、逃げ形状等のビアのサイズ等のビア配置情報をビアの概形にパラメータとしてＧＵＩを介して入力する（ＳＴＥＰ１）。次いで、オペレータの指示に応じて、情報処理装置は、ＡＮＳＳＹＳ社ＨＦＳＳ等の３次元電磁界解析シミュレータを使用して、ＳＴＥＰ１で作成されたビアの３次元電磁界解析を実行してビアのＳパラメータをビアモデルとして抽出する（ＳＴＥＰ２）。そして、オペレータの指示に応じて、情報処理装置は、ＳＴＥＰ２で抽出されたＳパラメータを使用して、ＳＩ解析を実行する（ＳＴＥＰ３）。

３次元電磁界解析を使用する第３のモデル化によりビアをモデル化することにより、高精度のＳＩ解析が実現される。しかしながら、３次元電磁界解析を使用する第３のモデル化によりビアをモデル化する場合、ＳＩ解析のターンアラウンドタイムが長くなるという課題があった。

図３は、３次元電磁界解析を使用する第３のモデル化の特徴を説明するための図である。

３次元電磁界解析を使用する第３のモデル化は、高精度のＳＩ解析が可能になるものの、ＳＩ解析のターンアラウンドタイムが長くなるという問題がある。一例では、図２においてＳＴＥＰ１で示されるＳパラメータの生成に３〜５時間掛かり、図２においてＳＴＥＰ２で示される３次元電磁界解析で１０時間程度掛かるため、ＳＩ解析のターンアラウンドタイムが１日程度になるおそれがある。

（実施形態に係るビアのモデル化方法について）
実施形態に係るビアのモデル化は、３次元電磁界解析ではなく２．５次元電磁界解析を使用して、ビアを高精度且つ短時間でモデル化するものである。ここで、３次元電磁界解析は電磁界解析対象の形状を立体的にモデル化するものであり、２．５次元電磁界解析は電磁界解析対象の形状を平面的にモデル化するものである。２．５次元は、３次元を張る基底ベクトルの１つの方向、例えばｚ軸方向の形状や特性は均一であるとして３次元形状を２次元として扱い、解析対象物の実際のｚ軸方向の特性を簡略化する。一方、３次元は、解析対象物のｚ軸方向の特性を忠実に模擬するため、２．５次元より精度は高いが、電磁界解析モデルの作成時間が長くなり、２．５次元と比較して電磁界解析の計算量も増加する。

図４はビアとビアに隣接するグランドビアとの間を電流が流れる状態の電磁界解析を示す図であり、図４（ａ）は３次元電磁界解析を示し、図４（ｂ）は２．５次元電磁界解析を示す。

ビアは、信号層、電源層及びグランド層が多層配線された基板の表面から裏面まで貫通する、または一部の層間を貫く非貫通の導電性の部材であり、ビアの基板の表面及び裏面の周囲には半田を接着するためのランドが形成される。グランドビアは、ビアと同様に基板の表面から裏面まで貫通する、または一部の層間を貫く非貫通の導電性の部材である。グランドビアは、グランド層に形成されるグランド導体と接続される。ここで、グランド導体とビアとの間の空間を逃げ又はクリアランスと称し、グランド導体とビアとの間の距離を逃げ距離と称する。また、ビアとグランドビアとの間の距離は、グランドビア距離と称する。

図４（ａ）に示すように、３次元電磁界解析は、グランド層に配置されたグランド導体の形状を反映して、導体の断面形状の表面に分布する電荷、導体表面に与えた電圧から、導体のキャパシタンス成分及びインダクタンス成分を算出する。

図４（ｂ）に示すように、２．５次元電磁界解析は、導体の長手方向すなわち電流が流れる方向の特性が均一であるとして、導体の断面形状の表面に分布する電荷、導体表面に与えた電圧から、導体のキャパシタンス成分及びインダクタンス成分を算出する。

２．５次元電磁界解析は、電流が流れる方向の特性が均一であるとして導体のキャパシタンス成分及びインダクタンス成分を算出するため、３次元電磁界解析よりも高速に解析が実行可能である。しかしながら、２．５次元電磁界解析は、電流が流れる方向の特性が均一であるとするため、実際にグランドビアに電流が流れる経路と、解析上グランドビアに電流が流れる経路とが相違するという問題がある。

図５は、２．５次元電磁界解析を使用してビアをモデル化するときの問題点を説明するための図である。図５において、差動ビアは、信号を伝送する伝送線路に組み込まれたビアであり、信号の伝送に応じた電流が流れる。一方、グランドビアは、差動ビアに流れる電流のリターン電流が流れるビアである。

２．５次元電磁界解析は、電流が流れる方向の特性が均一であるとするため、グランドビアを流れるリターン電流のリターン経路は、グランド層に形成されるグランド導体の先端部になり、リターン経路とビアとの間の距離は逃げ距離となる。しかしながら、実際のリターン経路は、グランドビアであるので、実際のリターン経路とビアとの間の距離はグランドビアとビアとの間の距離であるグランドビア距離となる。２．５次元電磁界解析では、リターン経路とビアとの間の距離が実際の距離であるグランドビア距離よりも短い逃げ距離になるので、ビアのリアクタンス成分の抽出精度が悪くなる。一方、ビアのキャパシタンス成分は、ビアとの間の距離が逃げ距離であるグランド導体の結合が強く、ビアのキャパシタンス成分の算出にはグランドビアの影響はほとんど影響しない。

（実施形態に係るビアモデル生成プログラムの概要）
図６は、実施形態に係るビアモデル生成プログラムの工程を概略的に示す図である。図６に示す例では、差動信号が入力される一対のビアと、一対のビアの外側に離隔して配置される一対のグランドビアが配置される。

まず、情報処理装置は、層厚及び比誘電率を含む層構成、ビアの口径、逃げの形状及びサイズ、並びにグランドビアの位置等を含むビア配置情報を取得する（ＳＴＥＰ１）。一例では、情報処理装置は、オペレータの入力に応じてＧＵＩを介して、ビア配置情報を取得する。他の例では、情報処理装置は、記憶部に記憶されるＣＡＤデータ及び層構成ライブラリからビア配置情報を取得する。また、情報処理装置は、ビアの口径、逃げの形状及びサイズ、並びにグランドビアの位置等をオペレータの入力に応じてＧＵＩを介して取得し、層厚及び比誘電率を含む層構成を層構成ライブラリから取得してもよい。次いで、情報処理装置は、ビアの口径と逃げの形状及びサイズと基板の比誘電率とを使用した第１の２．５次元電磁界解析によりビアのキャパシタンス成分を算出する（ＳＴＥＰ２）。次いで、情報処理装置は、ビアの口径とグランドビアの位置から演算されるグランド距離と基板の比誘電率とを使用した第２の２．５次元電磁界解析によりビアのインダクタンス成分を算出する（ＳＴＥＰ３）。

次いで、情報処理装置は、第１の２．５次元電磁界解析により算出されたキャパシタンス成分、及び第２の２．５次元電磁界解析により算出されたインダクタンス成分により一対のビアをモデル化して、ビアモデルを生成する（ＳＴＥＰ４）。一例では、ビアモデルは、Ｓパラメータとして生成される。他の例では、ビアモデルは、キャパシタンス成分及びインダクタンス成分をＨＳＰＩＣＥによるシミュレーションが可能なＷ−エレメントとして伝送線路のシンボルに割り付けて生成される。そして、一例では、情報処理装置は、ＳＴＥＰ４で生成されたビアモデルを出力する（ＳＴＥＰ５）。他の例では、情報処理装置は、ＳＴＥＰ４で生成されたビアモデルを使用して、ビアを含む伝送線路を伝送する信号のＳＩ解析を実行する（ＳＴＥＰ６）。

実施形態に係るビアモデル生成プログラムでは、ＳＴＥＰ１〜ＳＴＥＰ４による２．５次元モデルの作成時間は、１分程度であるので、Ｓパラメータ等のビアモデルを早急に生成することができる。実施形態に係るビアモデル生成プログラムでは、Ｓパラメータ等のビアモデルを早急に生成することができるので、ＳＩ解析のターンアラウンドタイムは数分程度と短くすることができる。また、実施形態に係るビアモデル生成プログラムでは、ビアを周波数に依存する有損失の伝送線路モデルとしてモデル化することができる。

（第１実施形態に係る情報処理装置の構成及び機能）
図７は、第１実施形態に係る情報処理装置を示す図である。

情報処理装置１は、通信部１１と、記憶部１２と、入力部１３と、出力部１４と、処理部２０とを有する。通信部１１、記憶部１２、入力部１３、出力部１４及び処理部２０は、バス２００を介して互いに接続される。情報処理装置１は、２．５次元電磁界解析によりビアのキャパシタンス成分をグランド導体との間の逃げ距離を使用して算出し、ビアのインダクタンス成分をグランドビアとの距離を使用して算出するビアモデル生成プログラムを実行する。

通信部１１は、イーサネット（登録商標）などの有線の通信インターフェース回路を有する。通信部１１は、不図示のＬＡＮを介して他の情報処理装置と通信を行う。

記憶部１２は、例えば、半導体記憶装置、磁気テープ装置、磁気ディスク装置、又は光ディスク装置のうちの少なくとも一つを備える。記憶部１２は、処理部２０での処理に用いられるオペレーティングシステムプログラム、ドライバプログラム、アプリケーションプログラム、データ等を記憶する。例えば、記憶部１２は、アプリケーションプログラムとして、ビアモデル生成プログラム等を記憶する。ビアモデル生成プログラムは、例えばＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ等のコンピュータ読み取り可能な可搬型記録媒体から、公知のセットアッププログラム等を用いて記憶部１２にインストールされてもよい。

また、記憶部１２は、ビアモデル生成プログラムを使用して実行される処理で使用される種々のデータを記憶する。例えば、記憶部１２は、ビアの口径、逃げ径、ランド径、差動ビアを形成するＰＯＳビアとＮＥＧビアとの間の距離、ビアの中心を基点としたときのグランドビアの位置等を記憶する。さらに、記憶部１２は、所定の処理に係る一時的なデータを一時的に記憶してもよい。

入力部１３は、データの入力が可能であればどのようなデバイスでもよく、例えば、タッチパネル、キーボード等である。オペレータは、入力部１３を用いて、文字、数字、記号等を入力することができる。入力部１３は、オペレータにより操作されると、その操作に対応する信号を生成する。そして、生成された信号は、オペレータの指示として、処理部２０に供給される。

出力部１４は、映像や画像等の表示が可能であればどのようなデバイスでもよく、例えば、液晶ディスプレイ又は有機ＥＬ（Electro−Luminescence）ディスプレイ等である。出力部１４は、処理部２０から供給された映像データに応じた映像や、画像データに応じた画像等を表示する。また、出力部１４は、紙などの表示媒体に、映像、画像又は文字等を印刷する出力装置であってもよい。

処理部２０は、一又は複数個のプロセッサ及びその周辺回路を有する。処理部２０は、情報処理装置１の全体的な動作を統括的に制御するものであり、例えば、ＣＰＵである。処理部２０は、記憶部１２に記憶されているプログラム（ドライバプログラム、オペレーティングシステムプログラム、アプリケーションプログラム等）に基づいて処理を実行する。また、処理部２０は、複数のプログラム（アプリケーションプログラム等）を並列に実行できる。

処理部２０は、信号配線データ抽出部２１と、配線ビア分離部２２と、基板配線モデル化部２３と、ビアモデル化部２４と、ビアモデル出力部２５とを有する。ビアモデル化部２４は、ビア配置情報取得部２４１と、基板情報取得部２４２と、キャパシタンス成分解析データ生成部２４３と、キャパシタンス成分算出部２４４とを有する。ビアモデル化部２４は、インダクタンス成分解析データ生成部２４５と、インダクタンス成分算出部２４６と、ビアモデル生成部２４７とを更に有する。これらの各部は、処理部２０が備えるプロセッサで実行されるプログラムにより実現される機能モジュールである。あるいは、これらの各部は、ファームウェアとして情報処理装置１に実装されてもよい。

（第１実施形態に係る情報処理装置のビアモデル生成処理）
図８は、情報処理装置１におけるビアモデル生成処理のフローチャートである。図８に示すビアモデル生成処理は、予め記憶部１２に記憶されているプログラムに基づいて、主に処理部２０により情報処理装置１の各要素と協働して実行される。

まず、信号配線データ抽出部２１は、信号配線データを抽出する（Ｓ１０１）。ビアモデル生成処理で生成されたビアモデルをプリレイアウトシミュレーションで使用する場合、信号配線データは、ＧＵＩを介してオペレータによって入力された情報から抽出されてもよい。また、生成されたビアモデルをポストレイアウトシミュレーションで使用する場合、信号配線データは、基板配線の配線幅及び配線ピッチ、並びにビアの形状等の配置配線情報を含むレイアウト情報を示すＣＡＤデータから抽出されてもよい。次いで、配線ビア分離部２２は、Ｓ１０１の処理で抽出された信号配線データに対応する信号配線を基板配線とビアとに分離する（Ｓ１０２）。次いで、基板配線モデル化部２３は、Ｓ１０２の処理で分離された基板配線のそれぞれをキャパシタンス成分及びインダクタンス成分としてモデル化する（Ｓ１０３）。一例では、基板配線モデル化部２３は、２．５次元電磁界解析又は３次元電磁界解析により基板配線をキャパシタンス成分及びインダクタンス成分としてモデル化する。また、基板配線モデル化部２３は、モデル化した基板配線のキャパシタンス成分及びインダクタンス成分からＳパラメータを生成してもよく、モデル化したキャパシタンス成分及びインダクタンス成分をＷ−エレメントとして伝送線路のシンボルに割り付けてもよい。次いで、ビアモデル化部２４は、Ｓ１０２の処理で分離されたビアのそれぞれをキャパシタンス成分及びインダクタンス成分としてモデル化してビアモデルを生成する（Ｓ１０４）。ビアモデル化部２４は、モデル化したキャパシタンス成分及びインダクタンス成分を示すビアモデルを生成する。ビアモデル化部２４は、モデル化したビアのキャパシタンス成分及びインダクタンス成分からＳパラメータを生成してもよく、モデル化したキャパシタンス成分及びインダクタンス成分をＷ−エレメントとして伝送線路のシンボルに割り付けてもよい。そして、ビアモデル出力部２５は、Ｓ１０４の処理で生成されたビアモデルを出力する（Ｓ１０５）。

図９（ａ）はＳ１０１の処理で信号配線データが抽出されるＣＡＤデータに対応するＣＡＤ画像の一例を示す図であり、図９（ｂ）は図９（ａ）に示すＣＡＤ画像を示すＣＡＤデータをモデル化した伝送線路を示す図である。

図９に示す例は、基板は１６層であり、１６層配線から差動ビアを介して１０層配線に接続される。１０層配線の下方のビアはスタブである。

図１０は、Ｓ１０４の処理のより詳細な処理を示すフローチャートである。

まず、ビア配置情報取得部２４１は、ビア配置情報を取得する（Ｓ２０１）。ビア配置情報は、基板に形成されるビアの口径、複数の配線層の何れかに形成されるグランド導体と信号を伝送する差動ビアとの間の逃げ距離、及びビアとグランド導体に接続されたグランドビアとの間のグランドビア距離を含む。また、ビア配置情報は、差動ビアのランド径、差動ビアを形成するＰＯＳビアとＮＥＧビアとの間の距離を含む。ビア配置情報は、図９（ａ）に示すような配置配線情報を含むＣＡＤデータから取得してもよく、オペレータによってＧＵＩに入力された情報から取得されてもよい。ビア配置情報取得部２４１は、取得したビア配置情報を記憶部１２に記憶されるビア情報テーブルに保存する。

次いで、基板情報取得部２４２は、基板情報を取得する（Ｓ２０２）。基板情報は、基板の層厚、誘電体である基板材料の比誘電率を含む。基板情報は、記憶部１２に記憶される層構成ライブラリから取得されてもよく、オペレータによってＧＵＩに入力された情報から取得されてもよい。基板情報取得部２４２は、取得した基板情報を記憶部１２に記憶される基板情報テーブルに保存する。

次いで、キャパシタンス成分解析データ生成部２４３は、ビアの口径と逃げ距離と基板の比誘電率とを含むキャパシタンス成分解析データを生成する（Ｓ２０３）。キャパシタンス成分解析データ生成部２４３は、記憶部１２に記憶されるビア情報テーブルからビアの口径及び逃げ距離を取得し、記憶部１２に記憶される基板情報テーブルから基板の比誘電率を取得する。次いで、キャパシタンス成分算出部２４４は、Ｓ２０３の処理で生成されたキャパシタンス成分解析データを使用した第１の２．５次元電磁界解析によりビアのキャパシタンス成分を算出する（Ｓ２０４）。

図１１は、Ｓ２０４の処理の一例を説明するための図である。

図１１に示す例では、逃げの断面形状は円形であるので、キャパシタンス成分解析データ生成部２４３は、ビアの構造を同軸構造に近似してビアのキャパシタンス成分を算出する。図１１に示す例では、逃げの断面形状は円形であるが、逃げの断面形状は矩形等の他の形状であってもよい。また、図１１に示す例では、逃げはＰＯＳビア及びＮＥＧビアのそれぞれに対応して形成されるが、逃げはＰＯＳビア及びＮＥＧビアの双方を含むように形成されてもよい。

次いで、インダクタンス成分解析データ生成部２４５は、ビアの口径とグランドビア距離と基板の比誘電率とを含むインダクタンス成分解析データを生成する（Ｓ２０５）。インダクタンス成分解析データ生成部２４５は、記憶部１２に記憶されるビア情報テーブルからビアの口径及びグランドビア距離を取得し、記憶部１２に記憶される基板情報テーブルから基板の比誘電率を取得する。次いで、インダクタンス成分算出部２４６は、Ｓ２０５の処理で生成されたインダクタンス成分解析データを使用した第２の２．５次元電磁界解析によりビアのインダクタンス成分を算出する（Ｓ２０６）。

図１２は、Ｓ２０６の処理の一例を説明するための図である。

図１２に示す例では、ＰＯＳビアはＰＯＳグランドビア及びＮＥＧビアとの間のインダクタンス成分が算出され、ＮＥＧビアはＮＥＧグランドビア及びＰＯＳビアとの間のインダクタンス成分が算出される。

次いで、ビアモデル生成部２４７は、Ｓ２０４の処理により算出されたキャパシタンス成分、及びＳ２０６の処理により算出されたインダクタンス成分によりビアをモデル化してビアモデルを生成する（Ｓ２０７）。ビアモデル生成部２４７は、Ｓ２０４の処理により算出されたキャパシタンス成分、及びＳ２０６の処理により算出されたインダクタンス成分、及び記憶部１２に記憶される基板情報テーブルから基板の層厚を取得してビアモデルを生成する。

次いで、ビア配置情報取得部２４１は、Ｓ１０２の処理で分離された全てのビアをモデル化したか否かを判定する（Ｓ２０８）。ビア配置情報取得部２４１は、Ｓ１０２の処理で分離された全てのビアをモデル化していないと判定した（Ｓ２０８−ＮＯ）とき、次のビアのビア配置情報を取得する（Ｓ２０１）。以降、ビア配置情報取得部２４１が、Ｓ１０２の処理で分離された全てのビアをモデル化したと判定する（Ｓ２０８−ＹＥＳ）まで、Ｓ２０１〜Ｓ２０８の処理が繰り返される。

（第２実施形態に係る情報処理装置の構成及び機能）
図１３は、第２実施形態に係る情報処理装置を示す図である。

情報処理装置２は、処理部３０を処理部２０の代わりに有することが情報処理装置１と相違する。処理部３０は、ＳＩ解析実行部３１、及びＳＩ解析結果出力部３２をビアモデル出力部２５の代わりに有することが処理部２０と相違する。ＳＩ解析実行部３１、及びＳＩ解析結果出力部３２以外の情報処理装置２の構成要素の構成及び機能は、同一符号が付された情報処理装置１の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。

（第２実施形態に係る情報処理装置のビアモデル生成処理）
図１４は、情報処理装置２におけるビアモデル生成処理のフローチャートである。図１４に示すビアモデル生成処理は、予め記憶部１２に記憶されているプログラムに基づいて、主に処理部３０により情報処理装置１の各要素と協働して実行される。図１４に示すビアモデル生成処理は、ビアモデルを出力するのではなく、生成されたビアモデルを使用してＳＩ解析を実行し、実行したＳＩ解析の解析結果を出力することが、図８に示すビアモデル生成処理と相違する。

Ｓ３０１〜Ｓ３０４の処理は、Ｓ１０１〜Ｓ１０４の処理と同様なので、ここでは、詳細な説明は省略する。ＳＩ解析実行部３１は、Ｓ３０３の処理でモデル化された基板配線及びＳ３０４の処理で生成されたビアモデルを含む伝送線路を伝送する信号のＳＩ解析を実行する（Ｓ３０５）。そして、ＳＩ解析結果出力部２６は、Ｓ３０５の処理で実行されたＳＰ解析の解析結果を出力する（Ｓ３０６）。
（実施形態に係る情報処理装置の作用効果）
図１３は、３次元電磁界解析を使用する第３のモデル化の特徴と、２．５次元電磁界解析を使用する実施形態に係るモデル化の特徴を比較するための図である。

実施形態に係る情報処理装置は、ビアのモデル化において２．５次元電磁界解析を使用するため、３次元電磁界解析を使用するモデル化と同様に、１０Ｇｂｐｓの高速伝送のＳＩ解析において使用可能な高精度のモデルを提供することができる。

また、実施形態に係る情報処理装置は、ビアのモデル化において２．５次元電磁界解析によりビアをモデル化するので、３次元電磁界解析によりビアをモデル化するよりも短時間でビアをモデル化することができる。例えば、実施形態に係るビアのモデル化では、３次元モデルは、３次元電磁界解析では３〜５時間掛かっていたものが、１分程度で生成することができる。また、実施形態に係るビアのモデル化では、モデル化のための解析時間は、３次元電磁界解析では１０時間程度掛かっていたものが、５分程度で生成することができる。一例として基板一枚のビア箇所モデリングに要する時間として、高速伝送パターンが１０本（ビア種類２×１０本）あるとすると、３次元電磁界解析では、ビアのモデル化は、最大２６０時間以上掛かかる。一方、実施形態に係る情報処理装置によるモデル化では、ＧＵＩによる情報入力又はＣＡＤデータからの情報抽出の時間だけなので、ビアのモデル化は、数分で可能である。

また、実施形態に係るビアのモデル化では、ビアのインダクタンス成分の算出は、グランドビアとの距離を使用するので、逃げの影響によりインダクタンス成分の算出誤差が大きくなることを防止できる。

（実施形態に係る情報処理装置の変形例）
図１２に示す例では、差動ビアのＰＯＳビア及びＮＥＧビアのそれぞれに単一のグランドビアが関連付けられる。しかしながら、差動ビアのＰＯＳビア及びＮＥＧビアのそれぞれに複数のグランドビアが関連付けられてもよい。差動ビアのＰＯＳビア及びＮＥＧビアのそれぞれに複数のグランドビアが関連付けられることで、ビアをより高精度にモデル化することができる。

また、情報処理装置１は、ＳＩ解析に使用されるが、実施形態に係る情報処理装置は、ＰＩ（Power Integrity）解析、及び電磁波妨害（electromagnetic inter- ference、ＥＭＩ）解析等の他の伝送線路解析に使用されてもよい。

１ 情報処理装置
２４ ビアモデル化部
２５ ＳＩ解析実行部（解析実行部）
２４１ ビア配置情報取得部
２４２ 基板情報取得部
２４３ キャパシタンス成分解析データ生成部
２４４ キャパシタンス成分算出部
２４５ インダクタンス成分解析データ生成部
２４６ インダクタンス成分算出部
２４７ ビアモデル生成部

Claims (8)

1. 複数の配線層を有する基板に形成されるビアの口径、前記複数の配線層の何れかに形成されるグランド導体と前記ビアとの間の逃げ距離、及び前記ビアと前記グランド導体に接続されたグランドビアとの間のグランドビア距離を含むビア配置情報を取得し、
   前記基板の比誘電率を含む基板情報を取得し、
   前記ビアの口径と前記逃げ距離と前記基板の比誘電率とを使用した第１の２．５次元電磁界解析により前記ビアのキャパシタンス成分を算出し、
   前記ビアの口径と前記グランドビア距離と前記基板の比誘電率とを使用した第２の２．５次元電磁界解析により前記ビアのインダクタンス成分を算出し、
   前記第１の２．５次元電磁界解析により算出されたキャパシタンス成分、及び前記第２の２．５次元電磁界解析により算出されたインダクタンス成分を含むビアモデルを生成する、
   ことを含む処理をコンピュータに実行させるビアモデル生成プログラム。
2. 前記生成されたビアモデルを出力することを更に含む、請求項１に記載のビアモデル生成プログラム。
3. 前記生成されたビアモデルは、Ｓパラメータを含む、請求項１又は２に記載のビアモデル生成プログラム。
4. 前記ビアモデルを使用して、前記ビアを含む伝送線路を伝送する信号を解析することを更に含む、請求項１〜３の何れか一項に記載のビアモデル生成プログラム。
5. 前記ビア配置情報は、差動信号を伝送する一対のビアの間の距離を更に含み、
   前記一対のビアの間の距離は、前記ビアのインダクタンス成分を算出するときに使用される、請求項１〜４の何れか一項に記載のビアモデル生成プログラム。
6. 前記グランドビア距離は、複数のグランドビアとの間の距離を含み、
   前記複数のグランドビアとの間の距離は、前記ビアのインダクタンス成分を算出するときに使用される、請求項１〜５の何れか一項に記載のビアモデル生成プログラム。
7. 複数の配線層を有する基板に形成されるビアの口径、前記複数の配線層の何れかに形成されるグランド導体と前記ビアとの間の逃げ距離、及び前記ビアと前記グランド導体に接続されたグランドビアとの間のグランドビア距離を含むビア配置情報を取得し、
   前記基板の比誘電率を含む基板情報を取得し、
   前記ビアの口径と前記逃げ距離と前記基板の比誘電率とを使用した第１の２．５次元電磁界解析により前記ビアのキャパシタンス成分を算出し、
   前記ビアの口径と前記グランドビア距離と前記基板の比誘電率とを使用した第２の２．５次元電磁界解析により前記ビアのインダクタンス成分を算出し、
   前記第１の２．５次元電磁界解析により算出されたキャパシタンス成分、及び前記第２の２．５次元電磁界解析により算出されたインダクタンス成分を含むビアモデルを生成する、
   ことを含むビアモデル生成方法。
8. 複数の配線層を有する基板に形成されるビアの口径、前記複数の配線層の何れかに形成されるグランド導体と前記ビアとの間の逃げ距離、及び前記ビアと前記グランド導体に接続されたグランドビアとの間のグランドビア距離を含むビア配置情報を取得するビア配置情報取得部と、
   前記基板の比誘電率を含む基板情報を取得する基板情報取得部（２４２）と、
   前記ビアの口径と前記逃げ距離と前記基板の比誘電率とを使用した第１の２．５次元電磁界解析により前記ビアのキャパシタンス成分を算出するキャパシタンス成分算出部と、
   前記ビアの口径と前記グランドビア距離と前記基板の比誘電率とを使用した第２の２．５次元電磁界解析により前記ビアのインダクタンス成分を算出するインダクタンス成分算出部と、
   前記第１の２．５次元電磁界解析により算出されたキャパシタンス成分、及び前記第２の２．５次元電磁界解析により算出されたインダクタンス成分を含むビアモデルを生成するビアモデル生成部と、
   ことを有する情報処理装置。