JP2018078533A - Power module - Google Patents
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Abstract
Description
本発明は、パワー素子等が1つのパッケージに収容されたパワーモジュールに関するものである。 The present invention relates to a power module in which power elements and the like are accommodated in one package.
パワーモジュールを構成するパワー半導体素子としては、例えば、パワーMOSFET(以下単に「パワーMOS」という。)、絶縁制御型バイポーラ・トランジスタ(以下「IGBT」という。)、窒化ガリウム(GaN)パワーデバイス、炭化珪素(SiC)パワーデバイス等のパワートランジスタが知られている。 Examples of power semiconductor elements constituting the power module include a power MOSFET (hereinafter simply referred to as “power MOS”), an insulation-controlled bipolar transistor (hereinafter referred to as “IGBT”), a gallium nitride (GaN) power device, and carbonized carbon. Power transistors such as silicon (SiC) power devices are known.
特許文献1には、IGBTを用い、交流モータ等の誘導性負荷を駆動制御する半導体装置において、誘導性負荷に流れる電流を正確に検出することができる電流検出機能付き半導体装置の技術が記載されている。
特許文献2には、絶縁ゲート型スイッチング素子として例えばIGBTを用いたパワーモジュールとしての駆動回路において、消費電流を低減するために、カレントミラーを用いた定電流源、切替回路、及び電流モード選択回路を有する駆動回路の技術が記載されている。 Patent Document 2 discloses a constant current source, a switching circuit, and a current mode selection circuit that use a current mirror to reduce current consumption in a drive circuit as a power module using, for example, an IGBT as an insulated gate switching element. The technology of a drive circuit having
図5は、従来のNチャネル型パワーMOSの概略を示す等価回路図である。
Nチャネル型パワーMOS1は、ゲートG、ドレインD、及びソースSの3つの電極を有している。Nチャネル型パワーMOS1のドレイン・ソースには、例えば、負荷回路6側の負荷抵抗Rlと電源電圧Vddを出力する電源Eと、が直列に接続される。このNチャネル型パワーMOS1では、ゲートGに印加されるゲート電圧Vgが上昇して閾値電圧Vthを超えると、ドレイン・ソース間がターンオンし、ゲート電圧Vgが低下して閾値電圧Vthを下回ると、ドレイン・ソース間がターンオフする。
FIG. 5 is an equivalent circuit diagram showing an outline of a conventional N-channel power MOS.
The N-
ゲートG、ドレインD及びソースSには、寄生容量や寄生インダクタンス等が存在している。例えば、ゲート・ドレイン間には寄生容量Cgdが、ゲート・ソース間には寄生容量Cgsが、及び、ドレイン・ソース間には寄生容量Cdsが、それぞれ存在している。又、ドレインD側には寄生インダクタンスLdが、ソースS側には寄生インダクタンスLsがそれぞれ存在している。 The gate G, drain D, and source S have parasitic capacitance, parasitic inductance, and the like. For example, a parasitic capacitance Cgd exists between the gate and the drain, a parasitic capacitance Cgs exists between the gate and the source, and a parasitic capacitance Cds exists between the drain and the source. A parasitic inductance Ld exists on the drain D side, and a parasitic inductance Ls exists on the source S side.
スイッチング特性に大きく影響するのは、ゲート・ドレイン間の寄生容量Cgdである。ゲート・ドレイン間の寄生容量Cgdは、ドレイン・ソース間電圧Vdsがゲート・ソース間電圧Vgs以下になると、例えば、約10倍に急激に上昇する。パワーMOS1の各容量には、次式(1)のような関係式が成り立つ。
入力容量Ciss≒Cgd+Cgs
帰還容量Crss≒Cgd
出力容量Coss≒Cgd+Cds・・・・(1)
It is the parasitic capacitance Cgd between the gate and the drain that greatly affects the switching characteristics. The parasitic capacitance Cgd between the gate and the drain rapidly increases, for example, about 10 times when the drain-source voltage Vds becomes equal to or lower than the gate-source voltage Vgs. A relational expression such as the following expression (1) is established for each capacitor of the
Input capacitance Ciss≈Cgd + Cgs
Feedback capacity Crss≈Cgd
Output capacity Coss≈Cgd + Cds (1)
パワーMOS1は、電圧制御型素子であるため、オン状態又はオフ状態を保持する時は駆動電流を必要としないが、スイッチング動作を行う時は、そのたびに入力容量Cissに対して充放電電流が流れる。
Since the
図6は、図5の負荷抵抗Rlに対するパワーMOS1のスイッチング動作波形図である。
図5のパワーMOS1では、ドレイン・ソース間電圧Vdsが高(以下「H」という。)レベルから低(以下「L」という。)レベルに立ち下がると(即ち、ドレイン電流IdがLレベルからHレベルに立ち上がると)、ターンオンし、ドレイン・ソース間電圧VdsがLレベルからHレベルに立ち上がると(即ち、ドレイン電流IdがHレベルからLレベルに立ち下がると)、ターンオフする。
FIG. 6 is a switching operation waveform diagram of the
In the
ここで、ターンオン時間trは、ドレイン・ソース間電圧Vdsの立ち下がり波形において、立ち下がり開始から90%の時刻と、立ち下がり終了前の10%の時刻と、の間の時間である。更に、ターンオフ時間tfは、ドレイン・ソース間電圧Vdsの立ち上がり波形において、立ち上がり開始から10%の時刻と、立ち上がり終了前の90%の時刻と、の間の時間である。 Here, the turn-on time tr is the time between 90% of the falling waveform of the drain-source voltage Vds and the time of 10% before the falling end. Further, the turn-off time tf is a time between a time of 10% from the start of the rise and a time of 90% before the end of the rise in the rising waveform of the drain-source voltage Vds.
ドレイン・ソース間電圧Vdsの立ち下がりとドレイン電流Idの立ち上がりとの交差箇所のハッチング領域と、ドレイン・ソース間電圧Vdsの立ち上がりとドレイン電流Idの立ち下がりとの交差箇所のハッチング領域と、はオン/オフの切り替え時に発生するスイッチング損失Sloss(=Vds×Id)である。ドレイン・ソース間電圧Vdsの立ち上がり時には、寄生インダクタンスLd,Lsの影響により、過電圧のサージ電圧Vdsg[=(Ld+Ls)×di/dt、但し、di/dtはスイッチング時間]が発生することがある。 The hatching region at the intersection of the falling of the drain-source voltage Vds and the rising of the drain current Id and the hatching region at the intersection of the rising of the drain-source voltage Vds and the falling of the drain current Id are on. This is a switching loss Sloss (= Vds × Id) that occurs at the time of switching off / off. When the drain-source voltage Vds rises, an overvoltage surge voltage Vdsg [= (Ld + Ls) × di / dt, where di / dt is a switching time] may occur due to the influence of the parasitic inductances Ld and Ls.
図7は、図5のパワーMOS1の電気的・熱的特性(ケース温度Tc=25℃)の一例を示すデータシート図である。ケース温度Tcとは、パワーMOS1を収容するパッケージであるケースの温度である。
FIG. 7 is a data sheet diagram showing an example of electrical and thermal characteristics (case temperature Tc = 25 ° C.) of the
図7において、ドレイン・ソース間オン抵抗Ronは、ドレイン電流Id=25A、及びゲート・ソース間電圧Vgs=10Vの場合、規格値として標準値TYP=6.9mΩ、最大値MAX=8.7mΩである。ゲート閾値電圧Vthは、ドレイン電流Id=1mA、及びドレイン・ソース間電圧Vds=10Vの場合、規格値として最小値MIN=2.0V、標準値TYP=3.0V、最大値MAX=4.0Vである。 In FIG. 7, the drain-source on-resistance Ron has a standard value TYP = 6.9 mΩ and a maximum value MAX = 8.7 mΩ as standard values when the drain current Id = 25 A and the gate-source voltage Vgs = 10 V. is there. As for the gate threshold voltage Vth, when the drain current Id = 1 mA and the drain-source voltage Vds = 10 V, the standard value is the minimum value MIN = 2.0 V, the standard value TYP = 3.0 V, and the maximum value MAX = 4.0 V. It is.
ドレイン・ソース間電圧Vds=25V、ゲート・ソース間電圧Vgs=0V、及び動作周波数f=1MHzの場合、入力容量Cissは、規格値として標準値TYP=5880pFであり、帰還容量Crssは、規格値として標準値TYP=250pFであり、更に、出力容量Cossは、規格値として標準値TYP=530pFである。 When the drain-source voltage Vds = 25 V, the gate-source voltage Vgs = 0 V, and the operating frequency f = 1 MHz, the input capacitance Ciss is the standard value TYP = 5880 pF, and the feedback capacitance Crss is the standard value. The standard value TYP = 250 pF, and the output capacitance Coss is the standard value TYP = 530 pF.
又、ドレイン電流Id=25A、負荷抵抗Rl=2Ω、電源電圧Vdd=50V、ゲート抵抗Rg=0Ω、(+)側ゲート・ソース間電圧Vgs(+)=10V、及び(−)側ゲート・ソース間電圧Vgs(−)=0Vの場合、ターンオン時間trは、規格値として標準値TYP=28nsであり、ターンオフ時間tfは、規格値として標準値TYP=49nsである。 Also, drain current Id = 25A, load resistance Rl = 2Ω, power supply voltage Vdd = 50V, gate resistance Rg = 0Ω, (+) side gate-source voltage Vgs (+) = 10V, and (−) side gate-source When the inter-voltage Vgs (−) = 0V, the turn-on time tr is a standard value TYP = 28 ns as a standard value, and the turn-off time tf is a standard value TYP = 49 ns as a standard value.
従来のパワーMOS1等のパワー半導体素子を用いたパワーモジュールでは、次の(a)、(b)のような課題があった。
Conventional power modules using power semiconductor elements such as the
(a) パワーMOS1の電気的・熱的特性を示す図7のデータシートにおいて、ターンオン時間tr及びターンオフ時間tfの規格値として標準値TYPのみが規定されている場合(例えば、ターンオン時間trの標準値TYPが28ns、ターンオフ時間tfの標準値TYPが49ns)、装置設計上の最大値MAX/最小値MINの規格値が無いため、モジュールの最悪(ワースト)設計ができない。つまり、図6のスイッチング動作波形において、スイッチング損失Sloss(=Vds×Id)とサージ電圧Vdsg[=(Ld+Ls)×di/dt]のワースト値が分からない。 (A) When only the standard value TYP is defined as the standard value of the turn-on time tr and the turn-off time tf in the data sheet of FIG. 7 showing the electrical and thermal characteristics of the power MOS 1 (for example, the standard of the turn-on time tr) The value TYP is 28 ns, the standard value TYP of the turn-off time tf is 49 ns), and there is no standard value of the maximum value MAX / minimum value MIN in the device design, so the worst (worst) design of the module cannot be performed. That is, in the switching operation waveform of FIG. 6, the worst values of the switching loss Sloss (= Vds × Id) and the surge voltage Vdsg [= (Ld + Ls) × di / dt] are not known.
仮に、ターンオン時間tr/ターンオフ時間tfの最大値MAX/最小値MINが規格化できたとしても、パワーMOS1の製造ばらつきのため、一般的には、標準値TYP(例えば、tr=28ns、tf=49ns)に対し、最大値MAX/最小値MINが−50%/+100%の範囲となる。パワーモジュールの設計において、その値をそのまま使用すると、スイッチング損失Slossのワースト値が標準値TYPの2倍となり、放熱設計も2倍を想定しなければならない。又、ターンオン時間tr/ターンオフ時間tfの最小値MINについては、寄生インダクタンスLd,Lsによって発生するサージ電圧Vdsgが標準値TYPに対して2倍となるため、パワーMOS1の電圧定格オーバや電磁妨害ノイズ(Electro-Magnetic Interference noise;EMIノイズ)の悪化が懸念される。 Even if the maximum value MAX / minimum value MIN of the turn-on time tr / turn-off time tf can be normalized, the standard value TYP (for example, tr = 28 ns, tf = 49 ns), the maximum value MAX / minimum value MIN is in the range of −50% / + 100%. If the value is used as it is in the design of the power module, the worst value of the switching loss Sloss becomes twice the standard value TYP, and the heat radiation design must be twice as much. Further, regarding the minimum value MIN of the turn-on time tr / turn-off time tf, the surge voltage Vdsg generated by the parasitic inductances Ld and Ls is twice as large as the standard value TYP. There is concern over the deterioration of (Electro-Magnetic Interference noise; EMI noise).
(b) 図7のデータシートにおいて、パワーMOS1のオン時(導通時)のオン抵抗Ronは、オン/オフ動作等によってケース温度Tcが上がると大きくなり、ケース温度Tcが下がると小さくなる特性を有している。そのため、パワーMOS1のオン/オフ動作によってケース温度Tcが高くなると、モジュール損失(つまり導通損失)Rlossが大きくなるので、スイッチング損失Slossと導通損失Rlossとの合計である総合損失が大きくなる、という課題がある。
(B) In the data sheet of FIG. 7, the on-resistance Ron when the
本発明のパワーモジュールは、パワー半導体素子、第1定電流回路、第1スイッチ、第2定電流回路、第2スイッチ、及び温度補償回路を備えている。 The power module of the present invention includes a power semiconductor element, a first constant current circuit, a first switch, a second constant current circuit, a second switch, and a temperature compensation circuit.
ここで、前記パワー半導体素子は、第1電極と、第2電極と、制御電圧が印加されると前記第1電極及び前記第2電極間をオン/オフ動作する制御電極と、を有し、前記制御電極に生じる寄生容量からなる入力容量に第1制御駆動電流が注入されとターンオンし、前記入力容量の蓄積電荷が放電されて第2制御駆動電流が放出されるとターンオフするスイッチング素子である。前記第1定電流回路は、入力される第1基準電圧に対応した一定の前記第1制御駆動電流を流す回路である。前記第1スイッチは、駆動信号によりオン/オフ動作し、オン状態の時に前記第1制御駆動電流を前記入力容量へ注入するスイッチである。 Here, the power semiconductor element includes a first electrode, a second electrode, and a control electrode that performs an on / off operation between the first electrode and the second electrode when a control voltage is applied, The switching element is turned on when a first control drive current is injected into an input capacitance composed of a parasitic capacitance generated in the control electrode, and is turned off when a stored charge of the input capacitance is discharged and a second control drive current is discharged. . The first constant current circuit is a circuit for supplying a constant first control drive current corresponding to an input first reference voltage. The first switch is an on / off operation according to a drive signal, and injects the first control drive current into the input capacitance when the first switch is in an on state.
前記第2定電流回路は、入力される第2基準電圧に対応した一定の前記第2制御駆動電流を流す回路である。前記第2スイッチは、前記駆動信号により、前記第1スイッチがオン状態の時にオフ状態になり、前記第1スイッチがオフ状態の時にオン状態になって、前記第2制御駆動電流を接地側へ放出するスイッチである。更に、前記温度補償回路は、前記パワー半導体素子の動作温度を検出し、この温度検出結果に応じて前記第1基準電圧及び/又は前記第2基準電圧を変化させる回路である。 The second constant current circuit is a circuit for supplying a constant second control drive current corresponding to the input second reference voltage. The second switch is turned off when the first switch is turned on by the drive signal, and turned on when the first switch is turned off, and the second control drive current is grounded. It is a switch to release. Further, the temperature compensation circuit is a circuit that detects an operating temperature of the power semiconductor element and changes the first reference voltage and / or the second reference voltage according to the temperature detection result.
前記温度補償回路は、例えば、前記パワー半導体素子の動作温度を検出して前記温度検出結果を出力する温度検出素子(例えば、サーミスタ及び感温ダイオードを含む感温素子)と、前記温度検出結果に基づいて変化する前記第1基準電圧及び/又は前記第2基準電圧を供給する基準電圧供給回路と、を有している。 The temperature compensation circuit includes, for example, a temperature detection element (for example, a temperature sensing element including a thermistor and a temperature sensing diode) that detects an operating temperature of the power semiconductor element and outputs the temperature detection result, and a temperature detection result. A reference voltage supply circuit that supplies the first reference voltage and / or the second reference voltage that change based on the first reference voltage.
前記基準電圧供給回路は、例えば、前記温度検出結果に基づいて変化する前記第1基準電圧及び/又は前記第2基準電圧を供給する基準電源により構成されている。又、前記基準電圧供給回路は、例えば、電源電圧が印加される前記温度検出素子に対して、直列に接続された分圧抵抗により構成されている。 The reference voltage supply circuit includes, for example, a reference power supply that supplies the first reference voltage and / or the second reference voltage that changes based on the temperature detection result. In addition, the reference voltage supply circuit includes, for example, a voltage dividing resistor connected in series to the temperature detection element to which a power supply voltage is applied.
前記第1定電流回路は、例えば、第1駆動電流に比例した前記第1制御駆動電流を流す1段又は複数段の第1カレントミラー回路と、前記第1駆動電流を検出してこれに対応する第1駆動電圧を生成し、前記第1駆動電圧を前記第1基準電圧に追従させて前記第1駆動電流を変化させる第1誤差増幅回路と、を有している。 The first constant current circuit detects, for example, a first stage or a plurality of stages of a first current mirror circuit that passes the first control drive current proportional to the first drive current and detects the first drive current. And a first error amplification circuit that changes the first drive current by causing the first drive voltage to follow the first reference voltage.
前記第2定電流回路は、例えば、第2駆動電流に比例した前記第2制御駆動電流を流す1段又は複数段の第2カレントミラー回路と、前記第2駆動電流を検出してこれに対応する第2駆動電圧を生成し、前記第2駆動電圧を前記第2基準電圧に追従させて前記第2駆動電流を変化させる第2誤差増幅回路2と、を有している。 The second constant current circuit detects, for example, a first stage or a plurality of stages of a second current mirror circuit that passes the second control drive current proportional to the second drive current and detects the second drive current. And a second error amplification circuit 2 that changes the second drive current by causing the second drive voltage to follow the second reference voltage.
本発明のパワーモジュールによれば、次の(A)、(B)のような効果がある。 The power module of the present invention has the following effects (A) and (B).
(A) 第1定電流回路及び第2定電流回路を有しているので、パワー半導体素子のばらつきに応じて第1基準電圧及び/又は第2基準電圧を調整することにより、ターンオン時間/ターンオフ時間の最大値/最小値における初期のばらつきを改善できる。これにより、スイッチング損失とサージ電圧のばらつきの少ないパワーモジュールを実現できる。 (A) Since the first constant current circuit and the second constant current circuit are provided, the turn-on time / turn-off can be achieved by adjusting the first reference voltage and / or the second reference voltage according to variations in the power semiconductor elements. The initial variation in the maximum / minimum time can be improved. Thereby, a power module with little variation in switching loss and surge voltage can be realized.
(B) 温度補償回路を有しているので、パワー半導体素子の動作温度の変化に応じてターンオン時間/ターンオフ時間が調整される。これにより、総合損失(=スイッチング損失+導通損失)の温度変動が少ないパワーモジュールを実現できる。 (B) Since the temperature compensation circuit is provided, the turn-on time / turn-off time is adjusted according to the change in the operating temperature of the power semiconductor element. Thereby, it is possible to realize a power module in which the temperature variation of the total loss (= switching loss + conduction loss) is small.
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。 Modes for carrying out the present invention will become apparent from the following description of the preferred embodiments when read in light of the accompanying drawings. However, the drawings are only for explanation and do not limit the scope of the present invention.
(実施例1の構成)
図1は、本発明の実施例1におけるパワーモジュールの原理を示す概略の回路図である。
(Configuration of Example 1)
FIG. 1 is a schematic circuit diagram showing the principle of a power module in
このパワーモジュール10は、パワー半導体素子等を収容するパッケージ10aを有している。パッケージ10aは、高耐熱性・高絶縁性の樹脂やセラミックス等により形成されている。このパッケージ10aには、直流の電源電圧VDDを入力する(+)側電源端子11a、接地側の(−)側電源端子11b、直流の第1基準電圧Vtrを入力する制御端子12a、直流の第2基準電圧Vtfを入力する制御端子12b、駆動信号(例えば、ゲートパルス)Pgを入力する制御端子13、(+)側出力端子14a、及び接地側の(−)側出力端子14bが設けられている。
The
パッケージ10a内には、第1定電流回路20、第2定電流回路30、第1スイッチ41、第2スイッチ42、及びパワー半導体素子(例えば、Nチャネル型パワーMOS)43が収容されている。第1定電流回路20、第1スイッチ41、第2スイッチ42、及び第2定電流回路30は、(+)側電源端子11aと(−)側電源端子11bとの間に直列に接続されている。第1スイッチ41と第2スイッチ42との接続点には、パワーMOS43の制御電極としてのゲートが接続されている。パワーMOS43の第1電極としてのドレインは(+)側出力端子14aに接続され、パワーMOS43の第2電極としてのソースが(−)側出力端子14bに接続されている。
The package 10a accommodates a first constant
第1定電流回路20は、制御端子12aから入力される第1基準電圧Vtrに対応した一定の第1制御駆動電流I41を第1スイッチ41側へ流す回路である。第1基準電圧Vtrは、パワーMOS43のターンオン時間trを調整するための電圧である。第2定電流回路30は、制御端子12bから入力される第2基準電圧Vtfに対応した一定の第2制御駆動電流I42を接地側へ流す回路である。第2基準電圧Vtfは、パワーMOS43のターンオン時間tfを調整するための電圧である。
The first constant
第1スイッチ41は、制御端子13から入力されるゲートパルスPgによりオン/オフ動作し(例えば、ゲートパルスPgのLレベルによりオン状態、Hレベルによりオフ状態になり)、オン状態の時に、第1定電流回路20からの第1制御駆動電流I41を、パワーMOS43のゲートを通してその寄生容量からなる入力容量Cissへ注入するものである。第2スイッチ42は、制御端子13から入力されるゲートパルスPgにより、第1スイッチ41がオン状態の時にオフ状態(例えば、ゲートパルスPgのLレベルによりオフ状態)になり、第1スイッチ41がオフ状態の時にオン状態(例えば、ゲートパルスPgのHレベルによりオン状態)になって、パワーMOS43のゲートからの第2制御駆動電流I42を、第2定電流回路30側へ放出するものである。
The
パワーMOS43は、ゲートに生じる入力容量Cissに第1制御駆動電流I41が注入され、その入力容量Cissに掛かる制御電圧としてのゲート電圧Vgが上昇して閾値電圧Vthを超えるとターンオンし、その入力容量Cissの蓄積電荷が放電されて第2制御駆動電流I42が放出され、その入力容量Cissに掛かるゲート電圧Vgが低下して閾値電圧Vthを下回るとターンオフするスイッチング素子である。 The power MOS 43 is turned on when the first control drive current I41 is injected into the input capacitance Ciss generated at the gate and the gate voltage Vg as the control voltage applied to the input capacitance Ciss rises and exceeds the threshold voltage Vth, and the input capacitance This is a switching element that is turned off when the accumulated charge of Ciss is discharged and the second control drive current I42 is discharged and the gate voltage Vg applied to the input capacitance Ciss falls and falls below the threshold voltage Vth.
(+)側電源端子11aと(−)側電源端子11bとの間には、電源電圧VDDを印加するためのゲートドライブ用電源50が接続される。パッケージ10a内のおけるパワーMOS43の近傍には、温度検出素子51が設けられている。温度検出素子51は、パワーMOS43の動作温度を検出して温度検出結果としての温度検出信号S51を出力する素子であり、例えば、温度を電気量に変換して温度検出信号S51を出力するサーミスタ、感温ダイオード等の感温素子により構成されている。
A gate
温度検出素子51は、基準電圧供給回路(例えば、ターンオン時間(tr)調整用の基準電源52)を介して、制御端子12aに接続されると共に、他の基準電圧供給回路(例えば、ターンオフ時間(tf)調整用の基準電源53)を介して、制御端子12bに接続される。ターンオン時間(tr)調整用の基準電源52は、温度検出信号S51に基づいて変化する第1基準電圧Vtrを供給するものである。ターンオフ時間(tf)調整用の基準電源53は、温度検出信号S51に基づいて変化する第2基準電圧Vtfを供給するものである。これらの温度検出素子51及び基準電源52,53により、温度補償回路が構成されている。
The temperature detection element 51 is connected to the
又、(+)側出力端子14a及び(−)側出力端子14bには、負荷回路60が接続される。負荷回路60は、例えば、負荷抵抗61及び直流の駆動電源62等を有し、これらが(+)側出力端子14aと(−)側出力端子14bとの間に直列に接続されている。
A
図2は、本発明の実施例1における図1のパワーモジュールの構成例を示す回路図である。
図2のパワーモジュール10において、第1定電流回路20は、1段の第1カレントミラー回路21と第1誤差増幅回路22とによって構成されている。第1カレントミラー回路21は、入力側に流れる第1駆動電流I21aに比例した第1制御駆動電流I41を出力側に流す回路である。第1誤差増幅回路22は、第1カレントミラー回路21の入力側に流れる第1駆動電流I21aを検出してこれに対応する第1駆動電圧V22bを生成し、この第1駆動電圧V22bを、制御端子12aから入力される第1基準電圧Vtrに追従させて、第1カレントミラー回路21の入力側に流れる第1駆動電流I21aを変化させる回路である。
FIG. 2 is a circuit diagram illustrating a configuration example of the power module of FIG. 1 according to the first embodiment of the present invention.
In the
第1カレントミラー回路21は、トランジスタサイズが1:x(例えば、1:100)の一対のトランジスタ(例えば、Pチャネル型MOSFET、以下「PMOS」という。)21a,21bにより構成されている。一対のPMOS21a,21bは、ゲートが共通に接続され、それらのソースが(+)側電源端子11aに対して並列に接続されている。PMOS21aのドレインは、PMOS21a,21bのゲートに接続されている。
The first
第1誤差増幅回路22は、第1駆動電流I21aの電流値を変化させるトランジスタ(例えば、Nチャネル型MOSFET、以下「NMOS」という。)22aと、第1駆動電流I21aを検出してこれに対応する第1駆動電圧V22bを生成する抵抗22bと、演算増幅器(以下「オペアンプ」という。)22cと、により構成されている。PMOS21aのドレイン及びPMOS21a,21bのゲートと接地側との間には、NMOS22aのドレイン・ソースと抵抗22bとが直列に接続されている。NMOS22aのソースは、オペアンプ22cの(−)側入力端子に接続され、そのNMOS22aのゲートがオペアンプ22cの出力端子に接続されている。オペアンプ22cは、(+)側入力端子が制御端子12aに接続され、(−)側入力端子に入力される第1駆動電圧V22bを、(+)側入力端子に入力される第1基準電圧Vtrに追従させて、NMOS22aに流れる第1駆動電流I21aを変化させる機能を有している。
The first
第2定電流回路30は、2段の第2カレントミラー回路31と第2誤差増幅回路32とによって構成されている。第2カレントミラー回路31は、入力側に流れる第2駆動電流I31aに比例した第2制御駆動電流I42を出力側に流す回路である。第2誤差増幅回路32は、第2カレントミラー回路31の入力側に流れる第2駆動電流I31aを検出してこれに対応する第2駆動電圧V32bを生成し、この第2駆動電圧V32bを、制御端子12bから入力される第2基準電圧Vtfに追従させて、第2カレントミラー回路31の入力側に流れる第2駆動電流I31aを変化させる回路である。
The second constant
第2カレントミラー回路31は、トランジスタサイズが1:1の一対の前段側のトランジスタ(例えば、PMOS)31a,31bと、トランジスタサイズが1:x(例えば、1:100)の一対の後段側のトランジスタ(例えば、NMOS)31c,31dと、により構成されている。
The second
前段側のPMOS31a,31bは、ゲートが共通に接続され、それらのソースが(+)側電源端子11aに対して並列に接続されている。PMOS31aのドレインは、PMOS31a,31bのゲートに接続されている。後段側のNMOS31c,31dは、ゲートが共通に接続され、そのゲートがPMOS31bのドレイン及びNMOS31cのドレインに接続されている。NMOS31c,31dのソースは、(−)側電源端子11bに対して並列に接続されている。
The PMOSs 31a and 31b on the front stage side have gates connected in common and their sources connected in parallel to the (+) side
第2誤差増幅回路32は、第2駆動電流I31aの電流値を変化させるトランジスタ(例えば、NMOS)32aと、第2駆動電流I31aを検出してこれに対応する第2駆動電圧V32bを生成する抵抗32bと、オペアンプ32cと、により構成されている。PMOS31aのドレイン及びPMOS31a,31bのゲートと接地側の(−)側電源端子11bとの間には、NMOS32aのドレイン・ソースと抵抗32bとが直列に接続されている。NMOS32aのソースは、オペアンプ32cの(−)側入力端子に接続され、そのNMOS32aのゲートがオペアンプ32cの出力端子に接続されている。オペアンプ32cは、(+)側入力端子が制御端子12bに接続され、(−)側入力端子に入力される第2駆動電圧V32bを、(+)側入力端子に入力される第2基準電圧Vtfに追従させて、NMOS32aに流れる第2駆動電流I31aを変化させる機能を有している。
The second error amplification circuit 32 detects a second drive current I31a by generating a transistor (for example, NMOS) 32a that changes the current value of the second drive current I31a and a second drive voltage V32b corresponding thereto. 32b and an
第1スイッチ41及び第2スイッチ42は、相補的にオン/オフ動作する相補型トランジスタ(例えば、直列に接続されたPMOS41a及びNMOS42aからなるCMOSトランジスタ)により構成されている。制御端子13は、バッファ15を介して、PMOS41a及びNMOS42aのゲートに共通に接続されている。PMOS41aのドレイン及びNMOS42aのドレインは、相互に接続され、この接続点が、パワーMOS43のゲートに接続されている。
The
温度検出素子51は、(+)側電源端子11aに並列に接続された2つの感温素子51a,51bにより構成されている。2つの感温素子51a,51bは、パッケージ10aの温度であるケース温度Tcを検出し、この温度検出に応じて該感温素子51a,51bの大きさが変化する素子であり、例えば、温度上昇と共に抵抗値が低下する負特性(NTC)サーミスタにより構成されている。
The temperature detection element 51 includes two temperature sensing elements 51a and 51b connected in parallel to the (+) side
一方の感温素子51aに接続されるターンオン時間(tr)調整用の基準電源52は、例えば、2つの分圧抵抗52a,52bにより構成されている。感温素子51aと2つの分圧抵抗52a,52bとは、(+)側電源端子11aと(−)側電源端子11bとの間に直列に接続され、その2つの分圧抵抗52a,52bの接続点が、制御端子12aに接続される。同様に、他方の感温素子51bに接続されるターンオフ時間(tf)調整用の基準電源53は、例えば、2つの分圧抵抗53a,53bにより構成されている。感温素子51bと2つの分圧抵抗53a,53bとは、(+)側電源端子11aと(−)側電源端子11bとの間に直列に接続され、その2つの分圧抵抗53a,53bの接続点が、制御端子12bに接続される。
The
(図2のパワーモジュールの動作) (Operation of the power module in FIG. 2)
図3は、図2のパワーモジュール10の動作を示す電圧・電流波形図である。
図3の横軸は時間t、縦軸はパワーMOS43におけるソース・ドレイン間電圧Vds波形の電圧値、及びそのパワーMOS43におけるドレイン電流Id波形の電流値である。パワーMOS43の電気的・熱的特性には、素子によってはばらつきがあるため、例えば、ターンオン時間trの最低値tr_minは50ns、最大値tr_maxは200ns、及び標準値tr_typは100nsである。同様に、ターンオフ時間tfの最低値tf_minは50ns、最大値tf_maxは200ns、及び標準値tf_typは100nsである。ドレイン・ソース間電圧Vdsの立ち下がりとドレイン電流Idの立ち上がりとの交差箇所のハッチング領域と、ドレイン・ソース間電圧Vdsの立ち上がりとドレイン電流Idの立ち下がりとの交差箇所のハッチング領域と、はオン/オフの切り替え時に発生するスイッチング損失Sloss(=Vds×Id)である。ドレイン・ソース間電圧Vdsの立ち上がり時には、寄生インダクタンスLd,Lsの影響により、過電圧のサージ電圧Vdsg[=(Ld+Ls)×di/dt]が発生することがある。
FIG. 3 is a voltage / current waveform diagram showing the operation of the
3, the horizontal axis represents time t, and the vertical axis represents the voltage value of the source-drain voltage Vds waveform in the power MOS 43 and the current value of the drain current Id waveform in the power MOS 43. Since the electrical and thermal characteristics of the power MOS 43 vary depending on the element, for example, the minimum value tr_min of the turn-on time tr is 50 ns, the maximum value tr_max is 200 ns, and the standard value tr_typ is 100 ns. Similarly, the minimum value tf_min of the turn-off time tf is 50 ns, the maximum value tf_max is 200 ns, and the standard value tf_typ is 100 ns. The hatching region at the intersection of the falling of the drain-source voltage Vds and the rising of the drain current Id and the hatching region at the intersection of the rising of the drain-source voltage Vds and the falling of the drain current Id are on. This is a switching loss Sloss (= Vds × Id) that occurs at the time of switching off / off. When the drain-source voltage Vds rises, an overvoltage surge voltage Vdsg [= (Ld + Ls) × di / dt] may occur due to the influence of the parasitic inductances Ld and Ls.
例えば、パワーMOS43の規格値において、ターンオン時間tr及びターンオフ時間tfが標準値tr_typ(=50ns),tf_typ(=50ns)の場合には、以下のように動作する。 For example, when the turn-on time tr and the turn-off time tf are standard values tr_typ (= 50 ns) and tf_typ (= 50 ns) in the standard value of the power MOS 43, the operation is as follows.
制御端子13に印加されるゲートパルスPgがLレベルの場合、これがバッファ15で駆動されてPMOS41a及びNMOS42aのゲートに供給される。すると、PMOS41aがオンする共に、NMOS42aがオフする。
When the gate pulse Pg applied to the
オペアンプ22cは、制御端子12aに印加された第1基準電圧Vtrと、抵抗22bで検出された第1駆動電圧V22bと、の誤差を求め、この誤差が減少するように(つまり、第1駆動電圧V22bが第1基準電圧Vtrに追従するように)、NMOS22aをゲート制御して、(+)側電源端子11a→PMOS21a→NMOS22a→抵抗22b→接地側、へ流れる第1駆動電流I21aを変化させる。変化した第1駆動電流I21aは、一対のPMOS21a,21bからなる第1カレントミラー回路21により、例えば、100倍に増幅され、この増幅された第1制御駆動電流I41が、(+)側電源端子11a→PMOS21bのソース・ドレイン→PMOS41aのソース・ドレイン→パワーMOS43のゲート、へ流れる。
The operational amplifier 22c obtains an error between the first reference voltage Vtr applied to the
第1制御駆動電流I41がパワーMOS43のゲートに流れると、その第1制御駆動電流I41がパワーMOS43の入力容量Cissに注入され、そのパワーMOS43のゲート電圧Vgが上昇する。ゲート電圧Vgが上昇してパワーMOS43の閾値電圧Vthを超えると、このパワーMOS43が、所定のターンオン時間(標準値のターンオン時間tr_typ=100ns)をおいてターンオンする。パワーMOS43がターンオンすると、負荷回路60内の駆動電源62→負荷抵抗61→パワーMOS43、へ駆動電流が流れて負荷回路60が動作する。
When the first control drive current I41 flows to the gate of the power MOS 43, the first control drive current I41 is injected into the input capacitor Ciss of the power MOS 43, and the gate voltage Vg of the power MOS 43 rises. When the gate voltage Vg rises and exceeds the threshold voltage Vth of the power MOS 43, the power MOS 43 is turned on after a predetermined turn-on time (standard turn-on time tr_typ = 100 ns). When the power MOS 43 is turned on, a drive current flows from the
制御端子13に印加されるゲートパルスPgがHレベルになると、これがバッファ15で駆動されて、PMOS41aがオフする共にNMOS42aがオンする。
When the gate pulse Pg applied to the
オペアンプ32cは、制御端子12bに印加された第2基準電圧Vtfと、抵抗32bで検出された第2駆動電圧V32bと、の誤差を求め、この誤差が減少するように(つまり、第2駆動電圧V32bが第2基準電圧Vtfに追従するように)、NMOS32aをゲート制御して、(+)側電源端子11a→PMOS31a→NMOS32a→抵抗32b→(−)側電源端子11b、へ流れる第2駆動電流I31aを変化させる。変化した第2駆動電流I31aは、第2カレントミラー回路31における前段のPMOS31a,31b対によって1:1に変換された後、後段のNMOS31c,31d対により、例えば、100倍に増幅され、この増幅された第2制御駆動電流I42が、パワーMOS43のゲート→NMOS42aのドレイン・ソース→NMOS31dのドレイン・ソース→(−)側電源端子11b、へ流れてパワーMOS43の入力容量Cissに蓄積された電荷が、(−)側電源端子11bへ放電される。
The
パワーMOS43の入力容量Cissに蓄積された電荷が放電され、ゲート電圧Vgが低下して閾値電圧Vthを下回ると、このパワーMOS43が、所定のターンオフ時間(標準値のターンオフ時間tf_typ=100ns)をおいてターンオフする。パワーMOS43がターンオフすると、負荷回路60内の駆動電流が遮断されて動作が停止する。
When the electric charge accumulated in the input capacitance Ciss of the power MOS 43 is discharged and the gate voltage Vg drops below the threshold voltage Vth, the power MOS 43 has a predetermined turn-off time (standard turn-off time tf_typ = 100 ns). And turn off. When the power MOS 43 is turned off, the drive current in the
次に、パワーMOS43のばらつきについて説明する。 Next, variations in the power MOS 43 will be described.
パワーMOS43のばらつきにより、パワーモジュール10毎に、スイッチング損失Sloss(=Vds×Id)とサージ電圧Vdsg[=(Ld+Ls)×di/dt)]がばらつく。そこで、初期状態として、2つの分圧抵抗52a,52bと感温素子51aの大きさにより決まる第1基準電圧Vtrによって第1制御駆動電流I41を調整し、図3に示すように、パワーMOS43のターンオン時間tr(つまり、ドレイン・ソース間電圧Vdsの立ち下がり時間)が大きい場合には、小さくし、そのターンオン時間trが小さい場合には、大きくする。又、2つの分圧抵抗53a,53bと感温素子51bの大きさにより決まる第2基準電圧Vtfによって第2制御駆動電流I42を調整し、パワーMOS43のターンオフ時間tf(つまり、ドレイン・ソース間電圧Vdsの立ち上がり時間)が大きい場合には、小さくし、そのターンオン時間tfが小さい場合には、大きくする。このように、パワーモジュール10毎に最適な第1制御駆動電流I41及び第2制御駆動電流I42を設定することにより、スイッチング損失Slossとサージ電圧Vdsgの初期のばらつきを少なくすることが可能になる。
Due to variations in the power MOS 43, the switching loss Sloss (= Vds × Id) and the surge voltage Vdsg [= (Ld + Ls) × di / dt)] vary for each
最後に、温度変化によるパワーMOS43の導通損失Rlossについて説明する。 Finally, the conduction loss Rloss of the power MOS 43 due to temperature change will be described.
パワーMOS43のオン抵抗Ronは、オン/オフ動作等により、パッケージ10aの温度であるケース温度Tcが上がると大きくなり、ケース温度Tcが下がると小さくなる。そのため、パワーMOS1のオン/オフ動作によってケース温度Tcが高くなると、図3に示すように、導通損失Rlossが大きくなり、スイッチング損失Slossと導通損失Rlossとの合計である総合損失も大きくなる。 The on-resistance Ron of the power MOS 43 increases as the case temperature Tc, which is the temperature of the package 10a, increases due to an on / off operation or the like, and decreases as the case temperature Tc decreases. Therefore, when the case temperature Tc increases due to the on / off operation of the power MOS1, the conduction loss Rloss increases as shown in FIG. 3, and the total loss, which is the sum of the switching loss Sloss and the conduction loss Rloss, also increases.
そこで、これを解決するために、本実施例1では、パワーMOS43の近傍に温度検出素子51(例えば、NTCサーミスタからなる2つの感温素子51a,51b)を設けている。パワーMOS43のオン/オフ動作によってケース温度Tcが高くなると、このケース温度Tcが感温素子51a,51bにより検出され、これらの感温素子51a,51bの大きさが検出温度により変化する。一方の感温素子51aの大きさに応じて、この感温素子51a及び分圧抵抗52a,52bで分圧された第1基準電圧Vtrが変化する。更に、他方の感温素子51bの大きさに応じて、この感温素子51b及び分圧抵抗53a,53bで分圧された第2基準電圧Vtfが変化する。 In order to solve this problem, in the first embodiment, the temperature detection element 51 (for example, two temperature sensing elements 51 a and 51 b made of NTC thermistors) is provided in the vicinity of the power MOS 43. When the case temperature Tc is increased by the on / off operation of the power MOS 43, the case temperature Tc is detected by the temperature sensing elements 51a and 51b, and the size of the temperature sensing elements 51a and 51b varies depending on the detected temperature. The first reference voltage Vtr divided by the temperature sensing element 51a and the voltage dividing resistors 52a and 52b changes according to the size of the one temperature sensing element 51a. Furthermore, the second reference voltage Vtf divided by the temperature sensing element 51b and the voltage dividing resistors 53a and 53b changes according to the size of the other temperature sensing element 51b.
本実施例1では、パワーMOS43の温度が高くなった場合、基準電圧Vtr/Vtfが大きくなるため、パワーMOS43の入力容量Cissに注入される第1制御駆動電流I41と、その入力容量Cissから放出される第2制御駆動電流I42と、が変化し、パワーMOS43におけるドレイン・ソース間電圧Vdsのターンオン時間trとターンオフ時間tfとが調整される。これにより、パワーMOS43のスイッチング損失Slossが小さくなり、このスイッチング損失Slossと導通損失Rlossとの合計である総合損失も、温度が高くなる前と比較して変化が小さくなる。 In the first embodiment, when the temperature of the power MOS 43 increases, the reference voltage Vtr / Vtf increases, so that the first control drive current I41 injected into the input capacitor Ciss of the power MOS 43 and the input capacitor Ciss are discharged. The second control drive current I42 is changed, and the turn-on time tr and the turn-off time tf of the drain-source voltage Vds in the power MOS 43 are adjusted. As a result, the switching loss Sloss of the power MOS 43 is reduced, and the total loss, which is the sum of the switching loss Sloss and the conduction loss Rloss, is also less changed than before the temperature is increased.
(実施例1の効果)
本実施例1のパワーモジュール10によれば、次の(1)〜(5)のような効果がある。
(Effect of Example 1)
The
(1) 第1定電流回路20及び第2定電流回路30を有しているので、パワーMOS43のばらつきに応じて第1基準電圧Vtr及び第2基準電圧Vtfが調整され、ターンオン時間tr/ターンオフ時間tfの最大値MAX/最小値MINにおける初期のばらつきが改善される。これにより、スイッチング損失Slossとサージ電圧Vdsgのばらつきの少ないパワーモジュール10を実現できる。
(1) Since the first constant
(2) 温度検出素子51及び基準電源52,53からなる温度補償回路を有しているので、ケース温度Tcの温度変化(つまりパワーMOS43の温度変化)に応じてターンオン時間tr/ターンオフ時間tfが調整される。これにより、総合損失(=スイッチング損失Sloss+導通損失Rloss)の温度変動が少ないパワーモジュール10を実現できる。なお、感温素子51a,51bは、温度上昇と共に抵抗値が増大する正特性(PTC)サーミスタを用いた構成に変形しても良い。又、パワーモジュール10を半導体集積回路(IC)化する場合は、感温素子51a,51bとして、サーミスタではなく、感温ダイオードで構成することが好ましい。
(2) Since the temperature compensation circuit including the temperature detecting element 51 and the
(3) 第1定電流回路20及び第2定電流回路30を、例えば、第1、第2カレントミラー回路21,31及び第1、第2誤差増幅回路22,32でそれぞれ構成した場合、その第2カレントミラー回路31を1段で構成しても良い。又、第1カレントミラー回路21や第2カレントミラー回路31を多段(例えば、2段)にすれば、電流増幅率の増加と特性の安定性を実現できる。
(3) When the first constant
(4) 例えば、分圧抵抗52a,52b,53a,53bによって第1基準電圧Vtr及び第2基準電圧Vtfを生成する構成にした場合、パワーモジュール10の外付け回路を簡単にできる。
(4) For example, when the first reference voltage Vtr and the second reference voltage Vtf are generated by the voltage dividing resistors 52a, 52b, 53a, 53b, the external circuit of the
(5) 本実施例1では、第1基準電圧Vtr及び第2基準電圧Vtfの2つを変化させているが、第1基準電圧Vtr又は第2基準電圧Vtfのいずれか一方を変化させる構成に変形しても、本発明の課題を解決することができる。 (5) In the first embodiment, the first reference voltage Vtr and the second reference voltage Vtf are changed. However, either the first reference voltage Vtr or the second reference voltage Vtf is changed. Even if it deform | transforms, the subject of this invention can be solved.
図4は、本発明の実施例2におけるパワー半導体素子としてのIGBTの概略を示す等価回路図である。
本実施例2のIGBT54は、エミッタE、コレクタC、及びゲートGの3つの電極を有し、実施例1のパワーMOS43と略同様の作用効果を奏するものである。
FIG. 4 is an equivalent circuit diagram showing an outline of an IGBT as a power semiconductor element in Example 2 of the present invention.
The
なお、パワー半導体素子としては、窒化ガリウム(GaN)パワーデバイス、炭化珪素(SiC)パワーデバイス等の他のパワートランジスタを使用しても良い。 In addition, as a power semiconductor element, you may use other power transistors, such as a gallium nitride (GaN) power device and a silicon carbide (SiC) power device.
(実施例1、2の他の変形例)
本発明は、上記実施例1、2に限定されず、他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(i)〜(iii)のようなものがある。
(Other variations of Examples 1 and 2)
The present invention is not limited to the first and second embodiments, and other forms of use and modifications are possible. For example, the following forms (i) to (iii) are used as the usage form and the modification examples.
(i) 第1、第2定電流回路20,30は、第1、第2カレントミラー回路21,31及び第1、第2誤差増幅回路22,32以外の他の回路で構成しても良い。
(I) The first and second constant
(ii) 第1、第2スイッチ41,42は、PMOS41a及びNMOS42aからなるCMOSトランジスタ以外の他の半導体素子を用いて構成しても良い。
(Ii) The first and
(iii) 図2中の感温素子51a,51bは、サーミスタや感温ダイオード以外の素子によって構成しても良い。 (Iii) The temperature sensitive elements 51a and 51b in FIG. 2 may be constituted by elements other than the thermistor and the temperature sensitive diode.
10 パワーモジュール
10a パッケージ
20,30 第1、第2定電流回路
21,31 第1、第2カレントミラー回路
22,32 第1、第2誤差増幅回路
41,42 第1、第2スイッチ
41a PMOS
42a NMOS
43 パワーMOS
51 温度検出素子
51a,51b 感温素子
52 ターンオン時間(tr)調整用の基準電源
52a,52b,53a,53b 分圧抵抗
53 ターンオフ時間(tf)調整用の基準電源
54 IGBT
DESCRIPTION OF
42a NMOS
43 Power MOS
51 Temperature detection element 51a, 51b
Claims (8)
入力される第1基準電圧に対応した一定の前記第1制御駆動電流を流す第1定電流回路と、
駆動信号によりオン/オフ動作し、オン状態の時に前記第1制御駆動電流を前記入力容量へ注入する第1スイッチと、
入力される第2基準電圧に対応した一定の前記第2制御駆動電流を流す第2定電流回路と、
前記駆動信号により、前記第1スイッチがオン状態の時にオフ状態になり、前記第1スイッチがオフ状態の時にオン状態になって、前記第2制御駆動電流を接地側へ放出する第2スイッチと、
前記パワー半導体素子の動作温度を検出し、この温度検出結果に応じて前記第1基準電圧及び/又は前記第2基準電圧を変化させる温度補償回路と、
を備えることを特徴とするパワーモジュール。 A first electrode; a second electrode; and a control electrode that performs on / off operation between the first electrode and the second electrode when a control voltage is applied, and includes a parasitic capacitance generated in the control electrode. A power semiconductor device that is turned on when a first control drive current is injected into an input capacitor, and that is turned off when a charge stored in the input capacitor is discharged and a second control drive current is discharged;
A first constant current circuit for supplying a constant first control drive current corresponding to the input first reference voltage;
A first switch that is turned on / off by a drive signal and injects the first control drive current into the input capacitor when the drive signal is on;
A second constant current circuit for supplying a constant second control drive current corresponding to the input second reference voltage;
A second switch that is turned off when the first switch is turned on by the drive signal, and turned on when the first switch is turned off, and discharges the second control drive current to the ground side; ,
A temperature compensation circuit that detects an operating temperature of the power semiconductor element and changes the first reference voltage and / or the second reference voltage according to the temperature detection result;
A power module comprising:
前記パワー半導体素子の動作温度を検出して前記温度検出結果を出力する温度検出素子と、
前記温度検出結果に基づいて変化させる前記第1基準電圧及び/又は前記第2基準電圧を供給する基準電圧供給回路と、
を有することを特徴とする請求項1記載のパワーモジュール。 The temperature compensation circuit is:
A temperature detection element that detects an operating temperature of the power semiconductor element and outputs the temperature detection result; and
A reference voltage supply circuit for supplying the first reference voltage and / or the second reference voltage to be changed based on the temperature detection result;
The power module according to claim 1, comprising:
温度を電気量に変換して電気信号からなる前記温度検出結果を出力するサーミスタ及び感温ダイオードを含む感温素子である、
ことを特徴とする請求項2記載のパワーモジュール。 The temperature detecting element is
A temperature sensing element including a thermistor that converts the temperature into an electrical quantity and outputs the temperature detection result including an electrical signal and a temperature sensing diode,
The power module according to claim 2.
前記温度検出結果に基づいて変化する前記第1基準電圧及び/又は前記第2基準電圧を供給する基準電源により構成されている、
ことを特徴とする請求項2又は3記載のパワーモジュール。 The reference voltage supply circuit includes:
It is constituted by a reference power supply that supplies the first reference voltage and / or the second reference voltage that changes based on the temperature detection result.
The power module according to claim 2 or 3, wherein
電源電圧が印加される前記温度検出素子に対して、直列に接続された分圧抵抗により構成されている、
ことを特徴とする請求項2又は3記載のパワーモジュール。 The reference voltage supply circuit includes:
It is constituted by a voltage dividing resistor connected in series with respect to the temperature detection element to which the power supply voltage is applied.
The power module according to claim 2 or 3, wherein
第1駆動電流に比例した前記第1制御駆動電流を流す1段又は複数段の第1カレントミラー回路と、
前記第1駆動電流を検出してこれに対応する第1駆動電圧を生成し、前記第1駆動電圧を前記第1基準電圧に追従させて前記第1駆動電流を変化させる第1誤差増幅回路と、
を有し、
前記第2定電流回路は、
第2駆動電流に比例した前記第2制御駆動電流を流す1段又は複数段の第2カレントミラー回路と、
前記第2駆動電流を検出してこれに対応する第2駆動電圧を生成し、前記第2駆動電圧を前記第2基準電圧に追従させて前記第2駆動電流を変化させる第2誤差増幅回路と、
を有する、
ことを特徴とする請求項1〜5のいずれか1項記載のパワーモジュール。 The first constant current circuit includes:
A first stage or a plurality of stages of first current mirror circuits for passing the first control drive current proportional to the first drive current;
A first error amplifying circuit that detects the first drive current, generates a first drive voltage corresponding to the first drive current, and changes the first drive current by causing the first drive voltage to follow the first reference voltage; ,
Have
The second constant current circuit includes:
A one-stage or multiple-stage second current mirror circuit for flowing the second control drive current proportional to the second drive current;
A second error amplification circuit that detects the second drive current, generates a second drive voltage corresponding thereto, and changes the second drive current by causing the second drive voltage to follow the second reference voltage; ,
Having
The power module according to any one of claims 1 to 5, wherein:
前記駆動信号により相補的にオン/オフ動作する相補型トランジスタにより構成されていることを特徴とする請求項1〜6のいずれか1項記載のパワーモジュール。 The first switch and the second switch are:
The power module according to claim 1, wherein the power module is configured by complementary transistors that are complementarily turned on / off by the drive signal.
パワーMOSFET、IGBT、GaNパワーデバイス、及びSiCパワーデバイスを含むパワートランジスタであることを特徴とする請求項1〜7のいずれか1項記載のパワーモジュール。 The power semiconductor element is
The power module according to claim 1, which is a power transistor including a power MOSFET, IGBT, GaN power device, and SiC power device.
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2018078533A true JP2018078533A (en) | 2018-05-17 |
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ID=62151062
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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---|---|
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